JP4018309B2 - Circuit parameter extracting method, designing method and apparatus for a semiconductor integrated circuit - Google Patents

Circuit parameter extracting method, designing method and apparatus for a semiconductor integrated circuit Download PDF

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【0001】 [0001]
【発明が属する技術分野】 TECHNICAL FIELD invention belongs]
本発明は、主に半導体集積回路設計における配線抵抗値、配線容量値、トランジスタのゲート幅等の回路パラメータ抽出方法、及び抽出した回路パラメータを用いて半導体集積回路のタイミング検証シミュレーションを実行する半導体集積回路の設計方法および装置に関する。 The present invention mainly wiring resistance in the semiconductor integrated circuit design, the wiring capacitance, the semiconductor integrated performing timing verification simulation of the semiconductor integrated circuit using the circuit parameter extracting method of the gate width of the transistors, and the circuit parameters extracted for designing a method and apparatus for circuit.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来の半導体集積回路設計においては、レイアウトデータからタイミング検証のためのシミュレーション用回路データを抽出/作成する際に、配線容量に関しては周囲に存在する配線との関係を考慮して計算されているが、配線抵抗に関しては、その配線自身がマスク的に描かれている幅と長さのみを考慮して計算されていた。 In the conventional semiconductor integrated circuit design, when extracting / creating simulation circuit data for timing verification from the layout data, it has been calculated taking into account the relationship between the wiring existing around with respect to the wiring capacitance , with respect to the wiring resistance, the wiring itself has been calculated taking into account only the width and length depicted masked manner. 少なくとも現在市販されている自動配置配線ツールと組み合わせて用いられるタイミングシミュレーションを行う際には、同層配線との配線間隔は考慮されていないのが現状である。 When performing timing simulation used in combination with automatic placement and routing tool that is at least currently marketed wiring distance between the same layer wiring is it has not yet been considered.
【0003】 [0003]
しかしながら、配線抵抗は周囲の配線とは関係が無く、配線容量は周囲配線との関係で決まるということは、物理現象的な観点においては正しいが、実際の半導体製造工程では、配線のパターン形成はリソグラフィ工程やエッチング工程によって形成されるため、対象とする配線と同層の配線が周囲に存在するか否か、周囲配線との距離、配線パターンの面積率等により、その仕上がり配線幅や断面形状に差が出てくる。 However, the wiring resistance is not relevant to the surrounding wires, wiring capacitance that depends on the relationship with the surrounding wiring is correct in physics standpoint, in the actual semiconductor manufacturing process, patterning of the wiring because it is formed by a lithography process and an etching process, whether the wiring of wiring the same layer of interest is present in the periphery, the distance between the peripheral wires, by the area ratio and the like of the wiring pattern, the finished line width and cross-sectional shape the difference comes out to.
【0004】 [0004]
特に近年はプロセス微細化が加速度的に進んでおり、リソグラフィ工程で加工対象とするパターンの最小寸法に対して、リソグラフィ工程で使用するステッパー光源波長の余裕度が益々少なくなってきている。 Particularly in recent years it is progressing process miniaturization acceleratingly, for the minimum dimension of the pattern to be processed object in a lithography process, margin of stepper light source wavelength used in a lithography process has become increasingly less. そのため、配線パターン間の距離を検出して、所望の仕上がり幅となるような補正をマスクパターンに加える光近接効果補正(Optical Proximity Correction、略してOPCと称する)が考案され、ゲート電極層に関しては、このOPCを用いるのが最近の微細プロセスでは一般的となっている。 Therefore, by detecting the distance between the wiring patterns, a desired finished width becomes such a correction optical proximity correction applied to the mask pattern (Optical Proximity Correction, short referred to as OPC by) been devised, with respect to the gate electrode layer , to use this OPC recent miniaturization process has become common.
【0005】 [0005]
メタル配線層に関して言えば、パターン描画にリソグラフィ工程が使われる点についてはゲート電極層と同じであるが、同一プロセス世代ではゲート電極層よりも最小加工寸法が大きい場合が一般的である。 With respect to the metal wiring layer, but the point that a lithography step a pattern drawing is used is the same as the gate electrode layer, when the minimum feature size than the gate electrode layer is large it is common in the same process generation. 具体的な数値で述べると、0.18μm世代では、ゲート電極幅が約0.18μm程度で、メタル配線幅が0.20〜0.35μm程度というのが一般的なレイアウトルールである。 Stated specific numerical values, the 0.18 .mu.m generation, the gate electrode width of about 0.18 .mu.m, metal wire width is that about 0.20~0.35μm a general layout rules. メタル配線については、トランジスタ特性に直接的に大きな影響を与えるゲート寸法よりは厳しい寸法規格値を要求されてこなかったため、OPC等はほとんど用いられていないのが現状一般的である。 For metal wiring, because that has not been requested tight dimensional standard value than gate dimensions give a direct significant effect on the transistor characteristics, the OPC, etc. are not used most at present common. 言い換えれば、OPCを用いなくても所望のレジスト寸法制御(リソグラフィ性能)が確保可能だからである。 In other words, the desired resist dimensional control without using the OPC (lithography performance) and capability ensured.
【0006】 [0006]
また、拡散層の分離領域形成もプロセスの微細化に伴って、従来のLOCOSからSTI(Shallow Trench Isolation)に移行して来ている。 Moreover, the isolation region formation of the diffusion layer even with miniaturization of the process, are coming transition from conventional LOCOS to STI (Shallow Trench Isolation). LOCOSではシリコンの熱酸化によって分離用のSiO 2膜を形成していたが、バーズビークと呼ばれる大きな入り込み量が生じてしまうという短所を有しており、微細化には不向きであった。 It was to form a SiO 2 film for separation by thermal oxidation of the silicon in the LOCOS but has the disadvantage that large enter amount called bird's beak occurs, was not suitable for miniaturization. STIは、このバーズビーク発生の不具合を回避して微細なトランジスタ分離領域を形成するために考案された。 STI was devised in order to form a fine transistor isolation regions to avoid a problem of the bird's beak occurs. その概要としては、ドライエッチングで彫り込んだ部分にSiO 2膜を埋め込むフローによって分離膜を形成するプロセスフローである。 As the outline is a process flow for forming a separation membrane by flow embedding the SiO 2 film at a portion carved by dry etching. 微細な分離パターンを形成可能という長所に加えて、LOCOSが拡散層側面部にチャネルストッパ注入と呼ばれる大きな寄生容量成分を持っていたのに対し、STIはSiO 2膜でトランジスタ活性領域の側面部を分離するので寄生容量が少ないという長所もある。 In addition to the advantage that can form a fine separation patterns, while LOCOS had a large parasitic capacitance component called a channel stopper injected into the diffusion layer side surface portion, STI is a side surface portion of the transistor active region in the SiO 2 film since the separation is also advantageous in that the parasitic capacitance is small.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、従来方法には以下のような問題点がある。 However, the conventional method has the following problems.
【0008】 [0008]
考慮せねばならないのは、配線の製造工程は、配線のリソグラフィ工程だけではなく、レジスト形成後の配線ドライエッチ工程も含むことである。 The must be considered, manufacturing process of the wiring is not only wiring of the lithography process, is that also includes interconnect dry etch step after the resist formation. 以下に、LSI製造工程を含めて図13を用いて説明する。 It will be described below with reference to FIG. 13, including the LSI manufacturing process.
【0009】 [0009]
図13に示すように、配線の製造工程は、(a)配線層を堆積、(b)レジストを塗布、(c)マスクを用いて感光、(d)不要なレジストパターン除去、(e)レジストパターンを用いて配線層をドライエッチングでパターン形成、からなる。 As shown in FIG. 13, the manufacturing process of the wiring, (a) depositing an interconnect layer, (b) a resist coating, light-sensitive with (c) a mask, (d) unnecessary resist pattern is removed, (e) the resist pattern formed by dry etching the wiring layer using the pattern made of.
【0010】 [0010]
まず、工程(c)、(d)でレジストパターンを形成するのであるが、近辺に存在するパターンとの光学的干渉や面積率の関係から、マスク上に描いたパターン寸法通りに仕上がらないという問題がある。 First, step (c), although to form a resist pattern (d), a problem that the optical interference and area ratio relationship between patterns existing in the vicinity, not be finished to the pattern to scale drawn on the mask there is. この問題に対しては、従来の技術に示したような、ゲート電極に対して用いられている光近接効果補正(OPC)が有効である。 For this problem, as shown in the prior art, the optical proximity correction is used with respect to the gate electrode (OPC) is valid.
【0011】 [0011]
そしてさらに、リソグラフィ工程でレジストが寸法通りに形成されていたとしても、配線パターン形成におけるドライエッチング工程において、その配線パターンの近くに別の配線が存在するか否かで配線形状に差が生じてしまうという問題が新たに存在する。 And further, even as the resist in the lithography process has been formed to scale, in the dry etching process in the wiring pattern formation, whether in by a difference in wiring shape occurs that another wire near the wiring pattern is present a problem that put away there is a new.
【0012】 [0012]
配線のエッチング条件を、最小のライン&スペースピッチ、またはASIC設計手法における自動配置配線ツールでの配線グリッドのように、非常に多く用いられる狭いピッチに最適設定したとする。 The etching conditions of the wiring, as the wiring grid in the automatic placement and routing tool at the minimum line and space pitch or ASIC design methodology, and optimally set to a very much narrower pitch used. ここで、最適設定とは、そうしたレイアウト状態の場合にエッチング対象の配線断面形状がほぼ真四角になるようにエッチング条件を設定することを意味している。 Here, the optimal setting, which means that the etched wiring cross-sectional shape in the case of such a layout condition to set the etching conditions to be substantially square.
【0013】 [0013]
こうしたエッチング条件設定の場合、あるモデル配線の周囲に他の配線が存在しないようなレイアウトパターンに対しては、そのモデル配線のボトム部が太まり、配線抵抗値が低くなる傾向がある。 For these etching conditions set for the layout patterns as there are no other wiring around some model lines, the bottom portion is thick rounding of the model wiring, the wiring resistance tends to be low. この理由としては、周囲に配線が存在しない場合、ドライエッチング時に取り除くメタルの量が非常に多くなり、一旦プラズマエッチングで飛ばされたエッチング対象であるメタルが、再度配線パターンの側壁に堆積するメカニズム等により説明されている。 The reason for this is that if there is no wire around, the amount of metal to remove during dry etching is very large, once the metal to be etched which was blown by the plasma etching, the mechanism or the like is deposited on the side wall of the back wiring pattern It has been described by. (図14(a)、図14(b)、および図14(c)にそれぞれ示す、ライン&スペース・パターンの断面図、孤立パターンの断面図、および図14(b)の拡大図を参照) (See enlarged view in FIG. 14 (a), FIG. 14 (b), the and shown respectively in FIG. 14 (c), cross-sectional view of a line-and-space pattern, cross-sectional view of the isolated pattern, and FIG. 14 (b))
よって、着目配線の隣に来る配線が遠い程エッチング時に側壁近傍で飛ばされるメタル量が増え、たとえ着目配線のトップ部が光近接効果補正等により所望のレジスト幅に仕上がっていたとしても、配線ボトム部の幅が広がった、上底よりも下底の方が大きな台形形状になってしまうという課題がある。 Thus, increasing the metal volume that is blown in the side wall near the time as the wiring is long to come next to the etching of the target wiring, even if the top portion of the target wiring is finished in a desired resist width by the optical proximity effect correction, and the like, wiring bottom width parts is widened, there is a problem that the bottom base becomes larger trapezoidal shape than the upper base.
【0014】 [0014]
図15に、その配線スペースと配線仕上がり幅との依存性グラフ(実測値)を示す。 15 shows a dependency graph (actually measured value) between the wiring space and the wiring finished width. 図15からもわかるように、配線のトップ部の寸法は配線間距離(スペース幅)が変わってもほとんど変化しておらず、ボトム側の寸法が変化している。 As can be seen from Figure 15, the dimensions of the top portion of the wiring is hardly changed even change the wiring distance (space width) dimension of the bottom side is changed. このことから、リソグラフィをケアしてレジスト寸法がきちんと出るように光近接効果補正や孤立パターンに対する補正等をいくら行ったとしても、このボトム部の太りに対しては精度良く扱いきれないことが判る。 Therefore, even when performed much correction, etc. with respect to the optical proximity effect correction and isolated patterns as the resist size out neat with care lithography, it can be seen that that can not be handled accurately for thickening of the bottom portion .
【0015】 [0015]
より正確に言うと、エッチングプラズマはレジストの上から配線パターンに垂直に飛んでくるのでレジスト寸法以上には削れないという理由付けで上記説明を行ったが、エッチング工程の条件設定によっては、配線パターンの側面部に飛び込んでくる速度成分を持ったエッチングプラズマによってレジスト下の配線トップ部寸法もレジスト寸法以上に削れてしまうこともあり得る。 Rather, the etch plasma has been subjected to the above described reasoning that no scraping or more resist dimension since flies perpendicularly to the wiring pattern over the resist, the conditions set for the etching process, the wiring pattern resist under the wiring top portion size by etching plasma having jumped by coming velocity component to the side surface portion of the well may also be scraped to more resist dimension.
【0016】 [0016]
また、こうしたプロセス工程に対しては、パターン面積率というファクターが重要な因子なのであるが、この配線ドライエッチの工程に対しても、従来から光近接効果等を用いて議論されているレジストのリソグラフィ工程に対しても、対象パターンの面積率が未考慮であり、それを考慮に入れることで配線の仕上がりパターン形状、及びそれから導出される機能確認シミュレーションで使用する配線抵抗や容量等の回路パラメータの精度をさらに向上出来ることが判った。 Further, for such a process step, but is important factor factor of pattern area ratio, lithography of the wiring with respect to the dry etching process, the resist being discussed by using the optical proximity effect and the like conventionally even for step, the area ratio of the pattern is not yet taken into account, it finished pattern shape of the wiring in taking into account, and the wiring resistance and capacitance of the circuit parameters to be used in the function confirmation simulations derived therefrom it was found that the accuracy can be further improved.
【0017】 [0017]
図16に、メタルをドライエッチング工程で削るプロセスにおける配線パターン面積率(開口率=100−パターン面積率で表す)と配線仕上がり幅のズレ量との相関データ(実測値)を示す。 Figure 16 shows the rate wiring pattern area in a process cutting the metal in the dry etching process correlation data (measured value) of the (numerical aperture = 100 represents the pattern area rate) the shift amount of the wiring finished width. 図16に示すように、配線パターン面積率が小さくなる(開口率が大きくなる)ほど、配線仕上がり幅は太めになっていくことがわかる。 As shown in FIG. 16, the wiring pattern area ratio becomes smaller (the aperture ratio increases) as the wiring finished width is seen that we become thick. ちなみに、ゲート電極は配線とはエッチングされる材料が異なるので、エッチング時に付くテーパー角は配線ほど問題になるレベルではない。 Incidentally, since the material gate electrode to be etched and the wiring are different, taper angle stick during etching is not a level that becomes a problem as the wiring.
【0018】 [0018]
また最近、配線の低抵抗化/高信頼性化を狙って、配線材料をアルミでなく銅(Cu)を用いるプロセスも用いられて来つつある。 Recently, aiming at low resistance / high reliability of the wiring is becoming come process also used to use copper (Cu) instead of aluminum wiring material. Cuの場合はエッチングが難しく、層間膜を掘り込んでおいてその中にCuを埋め込み、CuをCMP(Chemical Mechanical Polishing:化学的機械研磨)して形成するダマシンプロセスを用いるのが現在の主流プロセスである。 Difficult etching in the case of Cu, embedded Cu therein in advance by digging an interlayer film, Cu and CMP (Chemical Mechanical Polishing: chemical mechanical polishing) to the current mainstream process to use a damascene process for forming it is. しかし、このダマシンプロセスにおいてもエッチング工程を用いているので、この配線間の距離や面積率によってテーパー角が変わる問題は同一である。 However, since an etching process in this damascene process, the problem of the taper angle is changed depending on the distance and the area ratio between the wires are the same. 但し、配線自体をエッチングするのとポジとネガが逆の関係であり、配線自体をエッチングする場合とは配線間距離や配線パターン面積率と仕上がり幅との相関関係は増減が逆の関係となる。 However, a relationship with positive and negative reverse of the wiring itself is etched, correlation increase or decrease of the distance between wirings and the wiring pattern area ratio and the finished width is inversely related to the case where the wiring itself is etched . また、配線幅が太いパターンにおいて、メタルCMP時に配線幅がすり鉢型に中央程薄くなるディッシングと呼ばれる不具合が発生すること等が配線自体をエッチングするプロセスとは異なる。 Further, in the wiring width of the thick pattern differs from the process that such a problem that the metal CMP during the wiring width is called thinning dishing as center bowl type is generated etches wiring itself.
【0019】 [0019]
また、前述のトランジスタ分離領域形成プロセスSTIにおいても、分離領域を掘り込む際にエッチング工程が存在するので、詳細はそのエッチング特性にも依存するが、トランジスタ活性領域間の距離が変わればSTI端のテーパー角が変わり、トランジスタゲート幅が変化する可能性がある。 Further, even in a transistor isolation region formation process STI described above, the etching process is present during recessing isolation regions, details of which will be dependent on the etching characteristics, the STI edge if Kaware the distance between the transistor active region change the taper angle, there is a possibility that the transistor gate width changes.
【0020】 [0020]
したがって、本発明は、上記課題に鑑みてなされたものであり、高精度な配線仕上がり幅算出および高精度な回路シミュレーションを可能にする回路パラメータ抽出方法、それを用いた半導体集積回路の設計方法および装置を提供することを目的とする。 Accordingly, the invention has been made in view of the above problems, a circuit parameter extraction method allowing a highly accurate wiring finished width calculation and highly accurate circuit simulation, the design method and a semiconductor integrated circuit using the same and to provide a device.
【0021】 [0021]
【課題を解決するための手段】 In order to solve the problems]
前記の目的を達成するため、本発明の第1回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線のマスクレイアウト幅と仕上がり幅との差との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅と、同じく抽出した前記解析配線と前記解析配線の周囲に存在する前記配線との距離とに対して、前記相関データを参照することによって得られる配線仕上がり幅を用いて、配線抵抗値と配線容量値を算出することを特徴とする。 To achieve the object, the first circuit parameter extracting method of the present invention is a method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit, around the model wiring and the model wiring the distance between the wiring of the layers present, to prepare a correlation data between a difference between a mask layout width and finished width of the model wiring, from the actual layout, extracts the wiring width and the wiring length of the analysis lines extracts the distance between the wiring existing around in the analysis lines and the same layer, extracting and layout wiring width of said analysis lines that, with the wire also present around the extracted said analysis lines and the analysis lines relative distance, using said wiring finished width obtained by referring to the correlation data, and calculates the wiring resistance wiring capacitance.
【0022】 [0022]
この第1回路パラメータ抽出方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗/容量の抽出、及び高精度な回路シミュレーションが可能となる。 According to the first circuit parameter extraction methods, in the prior art by using the correlation data and the distance between the wiring existing around the finished width of the analysis lines were not yet considered and Analysis wiring, more than conventional precision wiring resistance / capacitance extraction, and highly accurate circuit simulation is possible. これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Thus, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the inter-wire distance differences at each location on the chip.
【0023】 [0023]
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。 Further, since the present method can be used, including a change in the wiring finished width arising due to the lithography process, the dimensional wiring top portion is not finished in the dimensions of the street mask layout pattern, also the difference It can be extracted to simulate wiring parameter with high accuracy, including. その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないOKのレベルだが仕上がりバラツキに関する規格値としてはOPCを用いねば実現不可能な精度を要求されているような場合において、OPC無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、OPC用の微細追加パターンを扱える高精度な高額マスクや長時間のOPCマスク処理が不要となる。 As the application methods of use, resists used for the wiring is required to unrealizable accuracy if Ne using OPC as standard values ​​for level but has finished dispersion of not lead OK to disconnection or short-circuit in the processing rule basis in case that, by using also the circuit parameters considering inter-wiring distance between the wiring finished width dependency of the present invention extracted without OPC, high-precision high mask or prolonged OPC mask handle fine additional patterns for OPC processing is not required.
【0024】 [0024]
前記の目的を達成するため、本発明の第2回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線の配線層の、ある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の仕上がり幅の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線の配線長と配線幅と、計算した前記解析配線層の前記パターン面積率とに対して、前記相関データを参照することによって得られる、面積率に起因した配線仕上がり幅の変化量を用いて、配線仕上がり幅を求め、配線抵抗値と配線容量値を算出することを特徴と To achieve the above object, the second circuit parameter extracting method of the present invention is a method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit, the wiring layer of the model wiring, there a wiring pattern area ratio in the set area is the presence ratio of the wiring pattern, prepares correlation data between the amount of change in the finished width of the model wiring, from the actual layout, extracts the wiring width and the wiring length of the analysis lines with the pattern area ratio of the wiring layer of the analysis lines are calculated, the extracted wiring lengths of said analysis lines and the wiring width, with respect to said pattern area ratio of the calculated the analyzed wiring layer, referring to the correlation data obtained by using the change amount of the wiring finished width due to the area ratio, determine the wiring finished width, and characterized by calculating the wiring resistance of the wiring capacitance value る。 That.
【0025】 [0025]
この第2回路パラメータ抽出方法によれば、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。 According to the second circuit parameter extracting method, by using the correlation data between the wiring layer area ratio analysis routing analysis and the wiring finished width, it is possible to extract a high precision wiring resistance and wiring capacitance parameters. また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Further, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the density difference and the inter-wiring distance differences of the wiring at each location on the chip.
【0026】 [0026]
前記第1および第2回路パラメータ抽出方法において、準備する前記相関データ 、前記モデル配線の配線断面を、長方形、長方形以外の鋭角や鈍角の角を有する四角形、四角以上の多角形、ある辺の形状をある曲率の円周曲線として表現する形状、およびある辺をある関数曲線で表現する形状のいずれかの変化として表現し、前記抽出した前記解析配線のレイアウト上の配線長と配線幅に加えて、前記相関データを参照することで求められる仕上がり後の配線断面形状の断面積を計算することにより単位長当たりの配線抵抗値を求め、該単位長当たりの配線抵抗値とレイアウト上の配線長より解析配線の抵抗値と容量値を算出することが好ましい。 In the first and second circuit parameter extracting method, the correlation data to prepare the wiring section of said model wiring, rectangle, square with acute and obtuse corner of the non-rectangular, square or polygon, is the side shape expressed as a circumferential curve of the curvature in the shape, and expressed as a change in any of shape expressed by a function curve that a certain side, the wiring length and the wiring width of the layout of the extracted said analysis lines in addition, the correlation data calculated wiring resistance per unit length by calculating the cross-sectional area of ​​the wiring section shape after finish obtained by reference to the wiring resistance per the unit length wiring on the layout it is preferable to calculate the resistance value and the capacitance value of the analysis lines than the length.
【0027】 [0027]
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。 According to this method, than those treated as conventional square cross section thereby enabling more accurate resistance calculations.
【0028】 [0028]
また、前記配線断面形状を台形形状として取り扱うことが好ましい。 Further, it is preferable to handle the wiring cross-sectional shape as the trapezoidal shape.
【0029】 [0029]
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。 According to this method, than those treated as conventional square cross section thereby enabling more accurate resistance calculations. 特に、台形形状は扱いがさほど複雑ではなく、かつ、配線仕上がり形状をかなり精度良く取り扱える近似形状である。 In particular, a trapezoidal shape not very complicated to handle, and is fairly accurately handle similarly shaped wiring finished shape.
【0030】 [0030]
前記の目的を達成するため、本発明の第3回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の抵抗値及び容量値の変化量とを表現した相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。 To achieve the above object, the third circuit parameter extracting method of the present invention is a method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit, the wiring width of the layout of the model wiring as a parameter, prepares the distance between the wiring in the same layer existing in the periphery of the model wiring and the model lines, the correlation data representing the variation of the resistance value and the capacitance value of the model wiring, actual layout from extracts the wiring width and the wiring length of the analysis lines to extract the distance between the wiring existing in the periphery in the analysis lines and the same layer, the extracted layout wiring width of said analysis lines as parameters, the correlation data see to the result, and calculates a finishing resistance value and capacitance value of the analysis line.
【0031】 [0031]
この第3回路パラメータ抽出方法によれば、ASIC設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、隣接配線間距離が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。 According to the third circuit parameter extraction method, in the main case layout in fixed wiring width as ASIC design methodology, is preferable to use the resistance value of the direct target wiring, calculation amount is small efficient , allows circuit simulation considering the effect of distance between adjacent lines is applied to the wiring resistance.
【0032】 [0032]
前記の目的を達成するため、本発明の第4回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線の配線層のある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の抵抗値及び容量値の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。 To achieve the above object, the fourth circuit parameter extracting method of the present invention is a method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit, the wiring width of the layout of the model wiring as a parameter, prepares a wiring pattern area ratio is the presence ratio of the wiring pattern in the set area with interconnection layers of the model wiring, the correlation data between the amount of change in the resistance value and the capacitance value of the model wiring, actual from the layout, extracts the wiring width and the wiring length of the analysis lines, the pattern area ratio of the wiring layer of the analysis lines are calculated, as extraction parameter layout wiring width of said analysis lines that, referring to the correlation data it makes and calculates a finishing resistance value and capacitance value of the analysis line.
【0033】 [0033]
この第4回路パラメータ抽出方法によれば、ASIC設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、配線層面積率が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。 According to the fourth circuit parameter extraction method, in the main case layout in fixed wiring width as ASIC design methodology, is preferable to use the resistance value of the direct target wiring, calculation amount is small efficient , allows circuit simulation wiring layer area ratio is taken into consideration the influence of the wiring resistance.
【0034】 [0034]
前記第1から第4回路パラメータ抽出方法において、準備する前記相関データ 、テーブル化もしくは近似計算式化されていることが好ましい。 In the fourth circuit parameter extracting method from the first, the correlation data to prepare are preferably converted into a table or an approximate equation of.
【0035】 [0035]
この方法によれば、テーブル化表現ではそのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、(ポイント間は通常一次あるいはさらに高次の関数等で補間)近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。 According to this method, a table representation allows the simulation at the desired value itself which is prepared by the measured value based, etc. in the table point (point-to-point is typically interpolated by a linear or higher order function or the like) approximate calculation of the expression, accurate crowded combined becomes possible in successive points for wiring space or the like.
【0036】 [0036]
前記第2および第4回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。 In the second and fourth circuit parameter extraction method, when performing the calculation of the wiring pattern area ratio, it is preferable to calculate the area ratio of the wiring pattern in the entire chip area.
【0037】 [0037]
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないCAD処理及びCADオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。 According to this method, unless density significant wiring patterns in among chips, with less CAD processing and CAD operations count, high precision in wiring resistance and wiring capacitance calculation is possible with the wiring pattern area ratio.
【0038】 [0038]
または、前記第2および第4回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。 Or, in the second and fourth circuit parameter extraction method, when performing the calculation of the wiring pattern area ratio, it is preferable to calculate the area ratio of the wiring pattern for each circuit block.
【0039】 [0039]
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のCAD処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。 According to this method, when performing area ratio calculation, by using the area ratio for the block area, the area ratio calculation is improved by several times to several tens times, without performing the CAD processing high-load a, it is possible to circuit parameter extraction that takes into account the wiring area ratio. また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、CAD負荷量も考慮に入れた場合には非常に有効な手法となる。 Further, at a block level, or wires more or less, whether using a large number of large transistor gate width, since it is often features are determined that whether the transistors and wiring which is determined the area, CAD load the amount is also a very effective technique when taking into account.
【0040】 [0040]
または、前記第2および第4回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。 Or, in the second and fourth circuit parameter extraction method, when performing the calculation of the wiring pattern area ratio, within a wiring processing process steps may be affected area ratio of a wiring pattern existing around the pattern it is preferable to perform the calculation of the area ratio.
【0041】 [0041]
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。 According to this method, when performing area ratio calculation, by calculating the area ratio taking area interest process step are affected, since an ideal form process finish as processing care, high precision circuit parameter extraction is possible.
【0042】 [0042]
また、最小加工寸法の10倍の領域範囲内において、前記配線パターン面積率の計算を行うことが好ましい。 Also within 10 times the area range of the minimum processing dimension, it is preferably performed calculations of the wiring pattern area ratio.
【0043】 [0043]
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の10倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。 Thus, when the process dependence degree of the wiring layer area ratio is large is a wiring etching process, greatly affects the area to the amount of change of the wiring finished width thereof wiring area ratio with respect to the wiring layout width, to analyze wiring since in the range of 10 times the minimum feature size Te, it is possible to highly accurate circuit parameter extraction.
【0044】 [0044]
前記の目的を達成するため、本発明の半導体集積回路の第1設計方法は、前記第1から第4回路パラメータ抽出方法と、半導体リソグラフィ工程で使用するフォトマスクデータ生成工程におけるリソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、及びレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正とを合わせて用いることを特徴とする。 To achieve the object, the first method of designing a semiconductor integrated circuit of the present invention, due to the lithography process in the from first and fourth circuit parameter extracting method, the photomask data generation process for use in semiconductor lithography process optical proximity correction for correcting the variation of the resist finished width, and is characterized by using together with the resist thinning variation correction in isolated pattern due to the resist etching step.
【0045】 [0045]
この第1設計方法によれば、半導体リソグラフィ工程での光近接効果補正や孤立パターンに対するエッチングのレジスト細り補正を行った上でもまだ残る、配線エッチングに起因した仕上がり形状とのズレを補正することが可能になる。 According to the first design method, to correct the deviation of the optical proximity effect correction and isolated patterns still remain even after conducting the resist thinning correction of etching the finish shape due to the wiring etching in semiconductor lithography process possible to become.
【0046】 [0046]
前記の目的を達成するため、本発明の半導体集積回路の第2設計方法は、マスクレイアウトデータを一旦参照して、前記第1から第4回路パラメータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及び配線容量値を算出した上で、前記配線抵抗値及び配線容量値と設計時に設定した所望の配線抵抗値及び配線容量値とを比較し、レイアウト配線幅に対して前記所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるように前記レイアウト配線幅に補正を加え、再度、前記レイアウト配線幅を補正した後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミングシ検証ミュレーションを行うことを特徴とする。 To achieve the above object, a second method for designing a semiconductor integrated circuit of the present invention, by referring to the mask layout data once from said first using a fourth circuit parameter extracting method, the wiring resistance and the wiring finished width on calculated values ​​and the wiring capacitance value, the wiring resistance and the wiring capacitance value is compared with the desired wiring resistance and wiring capacitance value set at design time, the desired wiring resistance value for layout wiring width and determines whether adding the correction closer to the wiring capacitance value, the result of the determination, when the correction is necessary, the desired wiring resistance value and the correction in the layout wiring width as closer to the wiring capacitance value in addition, again, using said layout wiring width wiring resistance and the wiring capacitance value after correction of the, and performs timing verify simulation of the semiconductor integrated circuit.
【0047】 [0047]
この第2設計方法によれば、解析対象の配線仕上がり時の抵抗値及び容量値を正確に取り扱えるだけでなく、再度、論理&タイミング設計時に想定していた抵抗値に近づける処理が施されるので、最終タイミング検証シミュレーションでの検証結果がよりOKになり易くなる。 According to the second design method, not only the handle correctly the resistance value and the capacitance value when the wiring finish analyzed, again, since the processing to approximate the resistance value that was assumed at the time of logic & timing design is performed , the final timing verification simulation verification results is likely to be more OK. また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Further, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the density difference and the inter-wiring distance differences of the wiring at each location on the chip.
【0048】 [0048]
前記の目的を達成するため、本発明の半導体集積回路の第3設計方法は、配線の断面形状を台形形状として扱い、リソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、およびレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正を加えるレイアウト補正を行い、前記レイアウト補正を用いた上での、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の仕上がり形状の上底及び下底との第1相関データと共に、前記レイアウト補正を用いた上での、前記モデル配線の配線層の面積率と、前記モデル配線の仕上がり形状の上底及び下底の仕上がり値との第2相関データとを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に To achieve the above object, a third method for designing a semiconductor integrated circuit of the present invention treats wire cross-sectional shape as the trapezoidal shape, optical proximity correction for correcting the variation of the resist finish width due to the lithography process, and it performs a layout correction adding resist thinning variation correction at the resist isolated pattern due to etching process, in terms of using the layout correction, in the same layer existing around the model wiring and the model wiring lines the distance between, the first correlation data between the upper base and lower base of the finished shape of the model wiring, the on using the layout correction, and the area ratio of the wiring layer of the model lines, the model wiring preparing a second correlation data between a critical value of the upper base and the lower base of the finished shape, the actual layout, extracts the wiring width and the wiring length of the analysis lines 該解析配線と同層で周囲に存在する配線との距離を抽出し、前記解析配線の配線層のパターン面積率を計算し、抽出した解析配線の前記配線長、前記配線幅、前記解析配線と同層で周囲に存在する配線との前記距離、および前記解析配線の配線層の前記パターン面積率を用いて、前記解析配線の台形形状断面における上底及び下底の変化量、前記解析配線の配線断面積、および配線抵抗値を計算し、計算した前記解析配線抵抗値に対して、設計時に意図した所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるようにレイアウト配線幅を変化させる補正を加え、再度、前記補正を行った後の配線抵抗値及び配線容量値を用い Extracting the distance between the wiring existing around in the analysis lines and the same layer, the pattern area ratio of the wiring layer of said analysis lines to calculate the line length of the extracted analysis wiring, the wiring width, and the analyzing lines the distance between the wiring existing around in the same layer, and using the pattern area ratio of the wiring layer of said analysis lines, the variation of the upper base and the lower base of the trapezoidal cross section of the analyzing line, said analysis lines wiring cross-sectional area, and the wiring resistance value was calculated, and determined for calculated the analyzed wiring resistance value, whether adding the correction closer to desired wiring resistance and wiring capacitance value intended in the design, the determination as a result, when the correction is necessary, the desired correction is added to change the layout wiring width as closer to the wiring resistance and wiring capacitance again, the wiring resistance and the wiring capacitance after the correction using the value 、半導体集積回路のタイミング検証シミュレーションを行うことを特徴とする。 , And it performs the timing verification simulation of the semiconductor integrated circuit.
【0049】 [0049]
この第3設計方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との第1相関データ、および解析配線の配線層面積率と解析配線仕上がり幅との第2相関データを、比較的扱い易く高い精度が出る台形断面形状として扱うことにより、仕上がり等の配線抵抗及び配線容量を容易かつ高精度に抽出可能となり、再度、論理&タイミング設計時に想定していた抵抗値に近づける処理が施されることにより、最終タイミング検証シミュレーションでの検証結果がよりOKになり易くなる。 According to the third design method, the wiring layer area ratio of the first correlation data, and analyzing the wiring of the prior art the distance between the wiring existing around the finished width of the analysis lines were not yet considered and Analysis wiring and the second correlation data and analysis wiring finished width, by treating a trapezoidal cross-sectional shape leaving a relatively easy to handle high precision, enables extraction wiring resistance and wiring capacitance of the finished like easily and highly accurately, again, logic and by timing the process closer to the resistance value that was assumed at the time of design it is applied, the final timing verification simulation verification results is likely to be more OK.
【0050】 [0050]
前記第3設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。 In the third design method, in calculating the pattern area ratio of the wiring layer of said analysis lines, it is preferable to calculate the area ratio of the wiring pattern in the entire chip area.
【0051】 [0051]
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないCAD処理及びCADオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。 According to this method, unless density significant wiring patterns in among chips, with less CAD processing and CAD operations count, high precision in wiring resistance and wiring capacitance calculation is possible with the wiring pattern area ratio.
【0052】 [0052]
または、前記第3設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。 Or, in the third design method, in calculating the pattern area ratio of the wiring layer of said analysis lines, preferably calculates the area ratio of the wiring pattern in each circuit block.
【0053】 [0053]
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のCAD処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。 According to this method, when performing area ratio calculation, by using the area ratio for the block area, the area ratio calculation is improved by several times to several tens times, without performing the CAD processing high-load a, it is possible to circuit parameter extraction that takes into account the wiring area ratio. また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、CAD負荷量も考慮に入れた場合には非常に有効な手法となる。 Further, at a block level, or wires more or less, whether using a large number of large transistor gate width, since it is often features are determined that whether the transistors and wiring which is determined the area, CAD load the amount is also a very effective technique when taking into account.
【0054】 [0054]
または、前記第3設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。 Or, in the third design method, when calculating the pattern area ratio of the wiring layer of said analysis lines, to the extent that the wiring processing process steps may be affected area ratio of a wiring pattern existing around the pattern it is preferable to perform the calculation of the area ratio.
【0055】 [0055]
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。 According to this method, when performing area ratio calculation, by calculating the area ratio taking area interest process step are affected, since an ideal form process finish as processing care, high precision circuit parameter extraction is possible.
【0056】 [0056]
また、最小加工寸法の10倍の領域範囲内において、前記解析配線の配線層の前記パターン面積率の計算を行うことが好ましい。 Also within 10 times the area range of the minimum feature size, it is preferable to perform the calculation of the pattern area ratio of the wiring layer of said analysis lines.
【0057】 [0057]
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の10倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。 Thus, when the process dependence degree of the wiring layer area ratio is large is a wiring etching process, greatly affects the area to the amount of change of the wiring finished width thereof wiring area ratio with respect to the wiring layout width, to analyze wiring since in the range of 10 times the minimum feature size Te, it is possible to highly accurate circuit parameter extraction.
【0079】 [0079]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を用いて本発明の実施の形態について詳細に説明する。 It will be described in detail embodiments of the present invention with reference to the drawings.
【0080】 [0080]
(第1の実施形態) (First Embodiment)
本発明の第1の実施形態について、図1および図2を参照して説明する。 A first embodiment of the present invention will be described with reference to FIGS. 図1は、本発明の第1の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図2は、配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図である。 Figure 1 is a flow chart showing a circuit parameter extracting method according to a first embodiment of the present invention, FIG. 2 is a schematic diagram showing in cross section a wiring finished shape due to the size of the space between the wirings.
【0081】 [0081]
まず、レイアウトデータ100と、モデル配線に対して同層で隣りに存在する配線との距離とモデル配線の仕上がり幅との相関データ101を用意する。 First, a layout data 100, the correlation data 101 of the finished width of the distance and the model wiring to the wiring that exists next to the same layer for the model lines. 相関データ101は、上述したが、図2に示すように、配線が狭いスペースでレイアウトされている時はほぼ真四角な形状に仕上がっていても、同層配線間の寄生容量を減らす等のために配線間隔を広げてレイアウトを行った場合に、配線エッチング工程の特性から配線のボトム部の幅が広がってしまうことに基づいて作成している。 Correlation data 101 has been described above, as shown in FIG. 2, also be finished in approximately square shape when the lines are laid in a narrow space, such as for reducing the parasitic capacitance between the same layer wirings and when performing layout to expand the wiring space, created based on the width of the bottom portion of the wiring from the characteristics of the wiring etching step will spread. データとしては、図15のようなデータを計算式化もしくはテーブル化して準備することになる。 The data will be prepared by formula of or table of the data as shown in FIG. 15. 具体的に数値を用いて計算する例は第4の実施形態にて説明する。 Examples of calculating using specific numerical values ​​will be described in the fourth embodiment.
【0082】 [0082]
また、この相関データ101は、実測データやプロセスシミュレーションによって得るものであるが、光近接効果補正の有無やその仕様等に関しては、実際にレイアウトデータからマスクデータを作成する際に用いるものと同一仕様でなくてはならない。 Moreover, the correlation data 101 is those obtained by actual measurement data and process simulation, with regard to the existence and the specification of the optical proximity correction, identical to that used at the time of actually creating the mask data from the layout data specifications must not.
【0083】 [0083]
ある配線幅ごとに左右の配線間距離をパラメータとしたテーブルあるいは関数でもって表現したものを用意した場合の利点として、テーブル化表現では、そのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、(ポイント間は通常一次あるいはさらに高次の関数等で補完)近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。 The advantage in the case of providing a representation with a table or a function that the left and right inter-wiring distance as a parameter for each certain wiring width, the table representation of the desired value which is prepared by Found based, etc. in the table point simulation allows a becomes in itself (between points typically primary or even supplemented with higher-order functions, etc.) in the approximate calculation representation, accurate crowded combined becomes possible in successive points for wiring space or the like.
【0084】 [0084]
また、データの持ち方としては、配線幅個別にでなく、レイアウト配線端においてトップ及びボトム部の増減量を表現することにより、異なる配線幅ごとにデータを準備するよりもデータ量を減らしても良い。 As the method of holding the data, the wiring width rather than individually, by expressing the increase or decrease amount of the top and bottom portions in the layout wiring ends, even reduce the amount of data than to prepare data for different wiring widths good.
【0085】 [0085]
さらには、ASIC設計手法のように、使用する配線幅がある程度限られているような場合には、101の同層配線間レイアウト距離と配線仕上がり幅依存性の配線仕上がり幅の代わりに、同層配線間レイアウト距離と仕上がりの配線抵抗値との依存性データを用いてもかまわない。 Furthermore, as an ASIC design method, if the wiring width to be used as somewhat limited, instead of the same layer inter-wiring layout distance between the wiring finished width dependency of the wiring finished width of 101, the same layer it may be used dependent data and the wiring resistance of the wiring between the layout distance and finish.
【0086】 [0086]
ASIC設計手法のように、決まった配線幅でのレイアウトが主たるケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な回路シミュレーションが可能となる。 Like the ASIC design methodologies, in layout main case in a fixed line width, is preferable to use the resistance value of the direct target wiring, the calculation amount is small efficient circuit simulation is possible.
【0087】 [0087]
図1において、まず、レイアウトデータ100より、従来手法と同じく、配線幅、配線長、配線間距離を抽出工程102により抽出する。 In Figure 1, first, from the layout data 100, the conventional technique as well, the wiring width, the wiring length, the distance between wirings is extracted by the extraction step 102. ここで言う配線間距離は容量計算にも用いられるため、それには異層メタルに対する距離の抽出も含まれる。 Wiring distance mentioned here since the used capacity calculation, it is also included the extraction of distance to picolinimidate metal.
【0088】 [0088]
次に、工程102において抽出した配線幅に対して、同じく工程102で抽出した同層の配線間距離と先に準備していた配線仕上がり幅の配線間距離依存性データ101を用いて、各々着目する配線のレイアウト幅に対して補正をかけることで配線仕上がり幅を予想する(工程103)。 Next, using the wiring width extracted in step 102, the same steps 102 inter-wire distance dependence data 101 of the wiring finished width was preparing the wiring distance between the previous extracted same layer in each interest to predict the wiring finished width by applying a correction to the layout width of the wiring (step 103). この補正された予想仕上がり配線幅及び配線間距離と配線容量データ104を用いることで、配線抵抗及び配線容量をプロセス工程後の実物仕上がり値により近いものとして高精度に計算することが可能となる(工程105)。 By this corrected predicted finished wiring width and the wiring distance using wiring capacitance data 104, it is possible to calculate with high precision the line resistance and line capacitance as closer to the real finish value after process steps ( step 105).
【0089】 [0089]
本実施形態により、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗/容量抽出、及び高精度な回路シミュレーションが可能となる。 The present embodiment, by the conventional technique using the correlation data and the distance between the wiring existing around the finished width of the analysis lines were not yet considered and Analysis wiring, high precision more than the conventional wiring resistance / capacitance extraction, and highly accurate circuit simulation is possible. これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Thus, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the inter-wire distance differences at each location on the chip.
【0090】 [0090]
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。 Further, since the present method can be used, including a change in the wiring finished width arising due to the lithography process, the dimensional wiring top portion is not finished in the dimensions of the street mask layout pattern, also the difference It can be extracted to simulate wiring parameter with high accuracy, including. その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないOKのレベルだが仕上がりバラツキに関する規格値としてはOPCを用いねば実現不可能な精度を要求されているような場合において、OPC無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、OPC用の微細追加パターンを扱える高精度な高額マスクや長時間のOPCマスク処理が不要となる。 As the application methods of use, resists used for the wiring is required to unrealizable accuracy if Ne using OPC as standard values ​​for level but has finished dispersion of not lead OK to disconnection or short-circuit in the processing rule basis in case that, by using also the circuit parameters considering inter-wiring distance between the wiring finished width dependency of the present invention extracted without OPC, high-precision high mask or prolonged OPC mask handle fine additional patterns for OPC processing is not required.
【0091】 [0091]
(第2の実施形態) (Second Embodiment)
本発明の第2の実施形態について、図3および図4を参照して説明する。 A second embodiment of the present invention will be described with reference to FIGS. 図3は、本発明の第2の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図4は、図3の一部を変更したフローチャートである。 Figure 3 is a flow chart showing a circuit parameter extracting method according to the second embodiment of the present invention, FIG 4 is a flowchart for changing a portion of FIG. なお、本実施形態は、配線仕上がり幅の配線面積率依存性データの活用方法に関するものである。 The present embodiment relates to a method utilizing the wiring area ratio dependent data wiring finished width.
【0092】 [0092]
また、配線面積率の考慮だけでなく、第1の実施形態に示した配線仕上がり幅の配線間距離依存性データ101を合わせて用いる場合を例に説明する。 In addition to consideration of the interconnect area ratio, it will be described as an example when used in conjunction with inter-wiring distance dependence data 101 of the wiring finished width shown in the first embodiment.
【0093】 [0093]
まず、図3のフローチャートから説明する。 First, a description from the flowchart of FIG.
【0094】 [0094]
図3において、レイアウトデータ100より配線幅、配線長、配線間距離を抽出する工程102、参照する配線間隔−配線仕上がり幅相関データ101、および相関データ101を用いて仕上がり配線幅補正予測する工程103については、第1の実施形態と同一である。 3, the wiring width from the layout data 100, the wiring length, the step 102 of extracting a distance between wirings, reference to wire spacing - wire finished width correlation data 101 step 103 of predicting the finished line width correction and using the correlation data 101, for is identical to the first embodiment.
【0095】 [0095]
本実施形態では新たに、図13に示すような配線面積率と配線仕上がり幅との相関データ201を準備する。 In the present embodiment newly prepares the correlation data 201 of a wiring area ratio as shown in FIG. 13 and the wiring finished width. レイアウトデータ100とそこから抽出した配線データとを基に、配線面積率計算工程200によって配線面積率を計算する。 Based on a wiring data extracted therefrom and the layout data 100, it calculates the wiring area ratio by a wiring area ratio calculation step 200. 配線面積率計算工程200は、理想的には着目するプロセス工程が周辺のパターンに影響を受ける領域範囲に適切に分割しながら面積率を求めるのが望ましい。 Interconnect area ratio calculation step 200, the ideally seek proper division while the area ratio in the area ranges noted that process steps is affected around the pattern is desirable. エッチング工程においては、最小加工サイズの約10倍程度の範囲内における面積率を計算するのが望ましく、ダマシンプロセスで用いられるメタルCMP工程におけるディッシングやエロージョンといった配線膜厚の減少を扱う場合には、研磨パッドの硬さ等に依存するが100〜500μm範囲内で扱うのが望ましい。 In the etching process, it is desirable to calculate the area ratio in the range of about 10 times the minimum processing size, when dealing with reduction of wiring layer thickness such dishing or erosion in the metal CMP process used in the damascene process, It depends on the hardness and the like of the polishing pad desirably handled within 100~500μm range.
【0096】 [0096]
しかしながら、その着目配線すべてに対してある限定した範囲内の面積率を計算していくことはCAD処理上負荷が大きいので、チップの中において著しい粗密が無い限りは、請求項11に記載のように、着目ブロック単位あるいはチップ全体に対して面積率を計算して用いてもかまわない。 However, since the to continue to calculate the area ratio within the range limited by the with respect to all the target wiring is CAD processing on the load is large, as long as significant density is not in the inside of the chips, as described in claim 11 to, it may be used to calculate the area ratio for the entire target block unit or chip.
【0097】 [0097]
この配線面積率計算工程200で求めた面積率を配線面積率−配線仕上がり幅との相関データ201に参照して、仕上がり配線幅補正予測する工程103で求めた配線幅の補正予測値に対してさらに配線幅に補正をかける(工程202)。 The interconnect area ratio calculation step 200 in the obtained area ratio of the wiring area ratio - with reference to the correlation data 201 of the wiring finished width for correcting the predicted value of the wiring width obtained in step 103 of predicting the finished line width correction further applying a correction to the wiring width (step 202). 以上の工程を通して算出した配線幅及び配線間隔を用いて、配線容量データ104を参照し、工程105により配線抵抗と配線容量の最終仕上がり予測値を求める。 Using the above wiring width and wiring interval calculated through step, with reference to the wiring capacity data 104, the process 105 obtains the final predicted final value of the wiring capacitance and wiring resistance.
【0098】 [0098]
以上の図3に示す方法は、補正工程を配線間隔依存性と配線面積率依存性との2段階に分けたフローチャートで表現したが、図4の工程203に示すように、用意する相関データを配線面積率もパラメータとした同層配線間隔−配線仕上がり幅相関データとして準備すれば、フロー的には簡略化される。 The method illustrated in Figure 3 above, has been represented in the flow chart divided the correction process into two steps of the wiring spacing dependency between the wiring area ratio dependent, as shown in step 203 of FIG. 4, the correlation data to prepare same layer wiring interval interconnect area ratio is also a parameter - if provided as wiring finished width correlation data, the flow type is simplified. (但し、考え方としては図3と図4は同一である。) (However, the idea FIGS. 3 and 4 are identical.)
扱う面積率計算範囲の利点を再度まとめると以下の通りである。 They are summarized below advantages area ratio calculation range dealing again.
【0099】 [0099]
(1)面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算する場合、エッチング工程で言うと最小加工寸法の約10倍程度の範囲で計算すると、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。 (1) When performing the area ratio calculation, if the area ratio is calculated by taking the area interest process step is affected, as calculated in the range of about 10 times the minimum feature size in terms of the etching process, the process finished since an ideal shape as processing care, high precision becomes possible circuit parameter extraction.
【0100】 [0100]
(2)面積率計算を行う際に、チップ面積に対する面積率を使用すれば、面積率計算が一度で良くなるので、高負荷のCAD処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。 (2) when performing area ratio calculation, using the area ratio to the chip area, since the area ratio calculation is good in time, without performing a CAD processing high load, taking into account the wiring area ratio it is possible to circuit parameters extracted.
【0101】 [0101]
(3)面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のCAD処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。 (3) when performing area ratio calculation, by using the area ratio for the block area, the area ratio calculation is improved by several times to several tens times, without performing the CAD processing high-load, wire circuit parameter extraction containing the area ratio into account becomes possible.
【0102】 [0102]
また、ブロックレベルでは、▲1▼配線が多いか少ないか、▲2▼ゲート幅の大きいトランジスタを多数使っているか否か、▲3▼トランジスタと配線どちらが面積を決めているのか、という特徴はだいたい決定していることが多いので、CAD負荷量も考慮に入れた場合には有効な手法である。 Further, the block level, ▲ 1 ▼ or wires or fewer, ▲ 2 ▼ whether using a large number of large transistor gate width, ▲ 3 ▼ whether transistors and wiring which is determined the area, generally the feature that since it is often determined, it is an effective approach in the case of also taking into account CAD load.
【0103】 [0103]
以上のように、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。 As described above, by using the correlation data between the wiring layer area ratio analysis routing analysis and the wiring finished width, it is possible to extract a high precision wiring resistance and wiring capacitance parameters. また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Further, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the density difference and the inter-wiring distance differences of the wiring at each location on the chip.
【0104】 [0104]
(第3の実施形態) (Third Embodiment)
本発明の第3の実施形態について、図5から図8を参照して説明する。 A third embodiment of the present invention will be described with reference to FIGS. 5 to 8.
【0105】 [0105]
なお、本実施形態では主に、配線断面形状を台形として扱う手法について説明する。 In the present embodiment will be described mainly techniques to handle wire cross-sectional shape as a trapezoid. さらに、第1、第2の実施形態でも示した配線仕上がり幅の同層配線間距離依存性と面積率の両方を扱うとともに、光近接効果補正等のレジスト仕上がり幅に対する補正を加える場合も合わせて示す。 Further, first, with handles both in the same layer wiring distance dependence and the area ratio of the wire finish width shown in the second embodiment, also to the case of adding the correction for resist finishing width, such as an optical proximity correction show.
【0106】 [0106]
図5は、本発明の第3の実施形態に係る回路パラメータ抽出方法を示すフローチャートである。 Figure 5 is a flowchart illustrating a circuit parameter extracting method according to a third embodiment of the present invention. 図5において、301は、レジストに対する光近接効果補正等の補正を加えたマスクを用いて拡散された実際の半導体から測定した、面積率をパラメータとした、配線間距離−配線仕上がり幅相関データである。 5, 301, was determined from the actual semiconductor diffused using a mask plus correction such as optical proximity correction for resist was an area ratio as a parameter, the wiring distance - a wire finished width correlation data is there.
【0107】 [0107]
たとえマスクのリソグラフィ実力に余裕が無く、配線間距離によってエッチング前のレジスト幅自体が異なるような場合でも、マスクデータにOPC補正を加えることでレジスト仕上がり寸法としてほぼ所望の値が実現可能になる。 Even no margin in lithography capability of the mask, even if the resist width itself before etching the wiring distance is different as almost a desired value can be realized as a resist trim size by adding OPC correction mask data. レジスト寸法は一般的に、パターン同士の距離がある程度以上接近すると光の干渉によりレジスト仕上がりパターンが細くなるので、OPC対応ではそのような近接パターンのマスクを太目に補正しておく。 Resist size is generally because the resist finished pattern becomes narrower due to interference of light when the distance between the patterns is closer than a certain, previously corrected mask such close pattern chubby in OPC compatible. ある程度の距離が離れるとマスクパターン寸法通りにレジスト寸法が仕上がる。 Resist dimension finished in as mask pattern size leaves a certain amount of distance. しかしながら今度は、孤立のパターンとなった場合は、レジストのオーバーエッチングによりレジストが細くなる傾向もまたある。 However this time, if it becomes isolated patterns, trends resist becomes narrower by over-etching of the resist also is. 但し、レジストのエッチングは薬液によるものが多く感光工程で所望のパターンサイズにパターンニングされていれば、孤立パターンのレジストエッチングはさほど問題にならないのが一般的である。 However, the etching of the resist if it is patterned into a desired pattern size is most sensitive step by chemical resist etching of the isolated pattern are less common that not a problem.
【0108】 [0108]
本発明が問題にするのは、たとえ上記のようなOPCを活用してレジストが所望の値に仕上がったとしても、そのサイズに仕上がるのは配線断面のトップ部のみであり、配線間距離が離れるに従いボトム部は太くなってしまう、という点にある。 The present invention is a problem, even if the resist by utilizing OPC described above is finished to a desired value, the finished its size is only the top portion of the wiring section, leaves the wiring distance in accordance with the bottom part becomes thick, it lies in that. 図6に、ドライエッチング工程により形成される配線の断面形状を模式的に示す。 6 shows a cross-sectional shape of the wiring formed by the dry etching process schematically.
【0109】 [0109]
図7は、図6の模式図に基づき実測値をベースに作成したものであるが、配線間距離に対する仕上がり幅を示すグラフ(a)、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ(b)である。 FIG. 7 is was developed based on the measured value on the basis of the schematic diagram of FIG. 6, a graph showing the finished width for the wiring distance (a), and the difference between the top and bottom of one side with respect to inter-wire distance a graph (b) showing the. 図7(a)に示すように、配線間距離が最小スペースの6倍程度離れるとボトムはトップの2倍近いサイズになる。 As shown in FIG. 7 (a), the bottom will be nearly twice the size of the top when the distance between wirings leaves 6 times the minimum space. 配線断面形状を台形形状、配線膜厚を0.4μmと仮定して、単位長さ当たりの配線抵抗比を概算すると、レジスト寸法通りの幅で真四角で仕上がったとした場合の約1.5倍の抵抗値になることになる。 Trapezoidal wiring cross-sectional shape, assuming a wiring layer thickness and 0.4 .mu.m, when estimating the wiring resistance ratio per unit length, about 1.5 times the case of the finished in a square with a width of the resist to scale It will be made to the resistance value.
【0110】 [0110]
ちなみに、この隣り合う同層配線間の距離を大きくすることは、配線容量を削減して高速化を図る際によく用いられる設計手法である。 Incidentally, it is a well design method for use in speeding up and reducing the wiring capacitance to increase the distance between the adjacent same layer wiring. 図7のデータを基に、配線間距離と片側辺りのトップとボトムとの仕上がり値差を示しているのが図8(b)である。 Data based on the FIG. 7, the shows finish value difference between the top and bottom of the wiring distance between the side Atari is a diagram 8 (b).
【0111】 [0111]
再度図5に戻って、設計フローを順に辿って説明する。 Returning to FIG 5 again, it will be described by following the design flow in order.
【0112】 [0112]
まず、論理及びタイミング設計を行い(工程300)、そのネットリストを元に作成したレイアウトデータ100から配線幅、配線長、同層/異層含めての配線間距離を抽出し(工程102)、抽出した配線幅に対して、図8(b)に示すように、配線間距離依存性を配線の右端/左端それぞれに対して使用し、単位長さ当たりの仕上がり幅を算出し、その台形形状の断面積に応じて配線抵抗及び配線容量を求める(工程105)。 First, the logic and timing design (step 300), the wiring width from the layout data 100 created based on the net list, wire length, extracts the inter-wire distance including the same layer / different layers (step 102), on the extracted line width, as shown in FIG. 8 (b), the inter-wiring distance dependence using relative rightmost / leftmost respective wires, calculate the finished width per unit length, the trapezoidal shape depending on the cross-sectional area of ​​determining the wiring resistance and wiring capacitance (step 105). この配線抵抗算出は、長さ方向に対しては、隣り合う配線との距離が異なる複数の部分に分割して活用する方がなお高精度となる。 The wiring resistance calculation, to the length direction, towards which the distance between adjacent wiring lines are utilized by being divided into different portions is still a high degree of accuracy.
【0113】 [0113]
その後は、工程105で高精度に算出した配線抵抗及び容量を用いて、工程304にて最終のタイミング検証シミュレーションを行って動作確認を行い、タイミング検証結果判定工程306において、タイミング検証NGであれば再度OKになるように、タイミング調整用の回路及びレイアウト修正を工程303において実施し、抵抗値/容量値計算工程105に戻る。 Then, by using the wiring resistance and capacitance were calculated with high accuracy in step 105, performs the final timing verification simulation check the operation at step 304, the timing verification result determining step 306, if the timing verification NG so that again OK, implement circuit and layout correction for timing adjustment in step 303, it returns to the resistance / capacitance values ​​calculating step 105. 工程306にてタイミングがOKになったところで、前述の301のデータを収集する際に用いたと同一処理のレジスト寸法補正工程302の処理を行った後、工程303でマスクデータ処理しマスクデータを作成する設計手順となる。 When the timing in step 306 becomes OK, after the treatment of the resist dimension correction process 302 in the same process as that used when collecting data in the above described 301, mask data processing mask data in step 303 the design procedure for.
【0114】 [0114]
以上のように、配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。 As described above, by handling the wiring section as a trapezoid shape, thereby enabling more accurate resistance calculations than those treated as conventional square cross-section. 台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、本実施形態によれば、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。 While the top side of the trapezoidal shape was determined by the lithography accuracy of the wiring resist, according to this embodiment, it can be handled in exactly the shape close thickening tapered and bottom More real generated in wiring dry etching to become.
【0115】 [0115]
また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。 Further, by leaving expressed only in fat content of the lower base of the correlation data between the wiring distance and the wiring area ratio upper base, reducing the preparation data amount than prepares correlation data for each line thickness It can be.
【0116】 [0116]
さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。 Furthermore, by using together measures such as resist thinning with respect to the optical proximity effect correction and isolated patterns to compensate for changes in finished width of the resist due to lithography, high accuracy simulation can be realized at a value close to the design value.
【0117】 [0117]
次に、本実施形態による配線断面形状を台形として扱う手法についてより具体的な数値例を用いて説明する。 It will now be described with reference to more specific numerical examples for the method to handle the wiring cross section according to the present embodiment as a trapezoid.
【0118】 [0118]
図8(a)に示すように、配線幅0.4μmで配線長1mm、解析配線の左右にそれぞれ、距離0.9μm、1.5μmの間隔で隣接配線が長さ1mmに渡って解析配線に対して配置されているものとする。 As shown in FIG. 8 (a), the wiring length 1mm in wiring width 0.4 .mu.m, respectively to the left and right analysis wiring distance 0.9 .mu.m, the analysis neighboring wires over a length of 1mm wire at intervals of 1.5μm It assumed to be arranged for. 配線断面形状は、台形形状として扱うものとする。 Wire cross section, are intended to cover a trapezoidal shape. また、配線膜厚は0.4μmとし、レイアウト上の配線間隔が0.5μmで両脇に存在した場合、配線トップ部幅が0.4μm、配線ボトム部幅が0.5μmであるとする。 The wiring thickness was 0.4 .mu.m, when the wiring spacing on the layout is present on both sides with 0.5 [mu] m, wiring top portion width 0.4 .mu.m, wire bottom portion width is assumed to be 0.5 [mu] m.
【0119】 [0119]
ここで、配線の抵抗値R[Ω]は、配線断面積をA[μm 2 ]、配線長をL[mm]とすると、 Here, the resistance value of the wiring R [Omega] is a wiring cross-sectional area A [μm 2], when the wiring length is L [mm],
(数1) (Number 1)
R[Ω]=(0.18/A)×L[mm]×200[Ω/mm] R [Ω] = (0.18 / A) × L [mm] × 200 [Ω / mm]
という配線断面積Aに反比例、配線長Lに比例する形で与えられるものとする。 Inversely proportional to the wire cross-sectional area A that is assumed to be given in the form of proportional to the wiring length L.
【0120】 [0120]
隣接配線との距離がS[μm]の時のトップ部及びボトム部の変化量は、図8(b)で与えられるような、トップ部は常に増減が無く一定で、ボトム部が配線間距離が開くに従って距離1.5μmまでは幅が太くなり、距離1.5μm以上では太り幅は増えないというように近似表現されるものとする。 Top portion and the amount of change in the bottom portion when the distance is S [[mu] m] between adjacent wires, such as given in FIG. 8 (b), the the top portion is always increased or decreased without constant, the wiring distance between the bottom portion distance to 1.5μm will thicker width according opens, the distance width thickening is 1.5μm or more is assumed to be approximated expressed as that does not increase. なお、図8(b)はテーブル形式表記であるが、その下に示すような関数式で表現しても良い。 Although FIG. 8 (b) is a table format notation may be expressed by a function formula shown below it.
【0121】 [0121]
今、解析配線と左の隣接配線との距離は0.9μmであるので、図8(b)より、ボトム幅増分は0.1μmである。 Now, the distance between the analysis lines and left adjacent wiring because we are 0.9 .mu.m, from FIG. 8 (b), the bottom width increment is 0.1 [mu] m. また、解析配線と右の隣接配線との距離は1.5μmであるので、図8(b)より、ボトム幅増分は0.25μmである。 The distance between the analysis lines and right adjacent wiring because it is 1.5 [mu] m, from FIG. 8 (b), the bottom width increment is 0.25 [mu] m. 故に、解析配線のトップ幅は0.4μm、ボトム幅は0.5+0.1+0.25=0.85μmとなる。 Thus, the top width of the analysis lines are 0.4 .mu.m, the bottom width is 0.5 + 0.1 + 0.25 = 0.85μm.
【0122】 [0122]
配線断面積は、台形面積の計算式である(上底+下底)×高さ÷2で計算出来るので、(0.4+0.85)×0.4÷2=0.25[μm 2 ]となる。 Wiring cross-sectional area is the calculation formula of the trapezoidal area since (upper base + lower base) × be calculated height ÷ 2, (0.4 + 0.85) × 0.4 ÷ 2 = 0.25 [μm 2] to become.
【0123】 [0123]
よって、上記式1を用いることにより、配線の抵抗値はR=(0.18/0.25)×1×200=144[Ω]と算出される。 Therefore, the use of Equation 1, the resistance value of the wiring is calculated as R = (0.18 / 0.25) × 1 × 200 = 144 [Ω].
【0124】 [0124]
配線間距離による変化を考慮しない場合には、常に断面積は0.18μm 2であるとして扱うことになるので、配線抵抗は200[Ω]であるから、抵抗値誤差が{(200−144)/200}×100=28%存在していることになる。 If you do not account for changes due to the wiring distance, so always be treated as the cross-sectional area is 0.18 .mu.m 2, since the wiring resistance is 200 [Omega], the resistance value error is {(200-144) / 200} will be present × 100 = 28%.
【0125】 [0125]
このように、配線断面を台形形状で表現し、解析配線と隣接配線との距離と解析配線仕上がり幅との相関データを、またテーブル表記あるいは関数表記を用いることにより、配線抵抗パラメータの抽出精度をより向上させることが可能となる。 Thus, to express the wire cross-sectional trapezoidal shape, the correlation data between the distance and the analysis wiring finished width of the analysis lines and the adjacent wire, also by using a table representation or function notation, the extraction accuracy of the wiring resistance parameter it is possible to further improve.
【0126】 [0126]
(第4の実施形態) (Fourth Embodiment)
本発明の第4の実施形態について、図9を参照して説明する。 A fourth embodiment of the present invention will be described with reference to FIG.
【0127】 [0127]
図9は、本発明の第4の実施形態に係る回路パラメータ抽出方法を示すフローチャートであり、工程105までは第3の実施形態をベースとしている。 Figure 9 is a fourth flowchart showing a circuit parameter extracting method according to a third embodiment of the present invention, up to the step 105 is based on the third embodiment. それに加えて、工程105による計算後の抵抗値が実レイアウト前の論理&タイミング設計300で用いられていた時に仮定されていた形状(ここでは、通常のライン&スペース時に実現されるほぼ真四角に近い断面形状の際に仕上がる場合とする)での配線抵抗値と比較してその差を検出する工程701と、ある規定値以上のズレがある場合に、元のレイアウトデータ100に対して配線幅の補正処理を行うべきとの判定を行う判定工程702と、実際にレイアウト配線幅に対して修正処理を行う工程703とを有するものである。 In addition, a shape (here was assumed when a resistance value after calculation has been used in the logic & timing design 300 before the actual layout by the step 105, substantially square to be achieved during a normal line and space compared to the wiring resistance in the case a) honed in close cross-sectional shape with step 701 to detect the difference, if there is a specified value or more shift, line width with respect to the original layout data 100 a determination step 702 for determining the to be subjected to the correction process, but actually a step 703 of correcting processing for layout wiring width.
【0128】 [0128]
このフローに基づいて処理されることで、解析対象配線は、再度工程300の論理&タイミング設計時に想定していた抵抗値に近づくようになるので、最終タイミング検証シミュレーション工程304での検証結果がよりOKになり易くなる。 By being processed on the basis of this flow, analyzed wiring, since the closer to the resistance value has been assumed at the time of logic & timing design again step 300, more verification result in the final timing verification simulation step 304 easily become OK. また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となるちなみに、最新の自動配置配線ツールは、配線抵抗をそろえてクロックスキューを抑制するために、クロック分配ポイントから各フリップフロップへの配線長をほぼ同一にしてレイアウトする機能を有している。 The timing errors of the timing skew which may occur by the difference in wiring resistance caused by the density difference and the inter-wiring distance differences of the wiring at each location on the chip also enables suppression Incidentally, the latest automatic wiring tool, in order to suppress the clock skew by aligning the wiring resistance, and has a function of layout from the clock distribution point in substantially the same wiring length to each flip-flop. こうした機能を有していても、配線の粗密や配線間距離によって配線抵抗に差が生ずる場合は未考慮であるので、本実施形態が有効なスキュー抑制手法となる。 It has these features, since when a difference in wiring resistance due to density and wiring distance of the wiring occurs is a non-consideration, the present embodiment is an effective skew suppression scheme.
【0129】 [0129]
(第5の実施形態) (Fifth Embodiment)
本発明の第5の実施形態について、図10を参照して説明する。 The fifth embodiment of the present invention will be described with reference to FIG. 10.
【0130】 [0130]
図10は、ゲート長の想定プロセス変動範囲を示す模式図である。 Figure 10 is a schematic diagram showing an assumed process variation range of the gate length.
【0131】 [0131]
図10に示すように、LSI設計時に仮定される主要な設計マージンは、電源電圧変動分や温度依存性分の他に、プロセス変動分という重要なファクターがある。 As shown in FIG. 10, the primary design margin is assumed at the time of LSI design, in addition to the power supply voltage change and temperature dependence content, there is an important factor that process variation. プロセス変動分の中でLSIの動作スピードに最も効くのは、通常、トランジスタの駆動電流(Ids)であり、そのIdsのバラツキ量の支配的要因はゲート長である。 Most effective against is given to an LSI operation speed in the process variation, usually, a drive current of the transistor (Ids), the dominant factor in variations in the amount of Ids is the gate length. ASIC設計手法の場合、セルレベルで用意された部品(ライブラリ)を組み合わせて所望の機能を実現するのだが、結果として対応する品種数分の種々のレイアウトが存在することとなり、その多数のレイアウト全てに対してLSIの正常動作を保証しなくてはならないので、必然的にある程度ゲート電極の加工精度を広めに仮定せざるを得ない。 For ASIC design methodologies, but he realizes desired functions by combining components that are available (libraries) at the cell level, and that the corresponding various layouts varieties minutes as a result is present, the number of layout all since it must ensure the correct operation of the LSI against inevitably somewhat hypothetical forced to spread the processing accuracy of the gate electrode. しかしながら、実際にレイアウトが終了した段階ではゲート電極面積率は決定しているため、レイアウト確定後はその想定バラツキ範囲を狭く設定することが可能である。 However, in actual stage layout is finished because it determines the gate electrode area ratio, after the layout finalized can be set narrow the assumed variation range.
【0132】 [0132]
ゲート電極の形成はそのパターンが非常に微細であるため、パターン形成用レジストの寸法精度の影響が大きく出る。 For formation of the gate electrode and the pattern is very fine, out greatly affected by the dimensional accuracy of the pattern forming resist. そのため、電極素材自体のエッチングよりもレジスト仕上がり寸法の影響の方が大きく、ゲート電極面積率が小さい場合は、レジストがオーバーエッチング気味になってゲート長が細めに仕上がることになる。 Therefore, larger in the effect of the resist finished size than the etching of the electrode material itself, when the gate electrode area ratio is small, resist gate length becomes over-etching slightly will be finished to narrow. この場合には、ゲート長が細い領域でショートチャネル効果を示しているトランジスタの閾値電圧は低め、トランジスタ駆動電流値は高めとなり、動作スピード的には高速条件となる。 In this case, the threshold voltage of the transistor gate length shows a short-channel effect in a narrow region lower, the transistor drive current value becomes increased, and high-speed conditions in operation speed manner. 結果として、スピード面での保証値を高目に設定可能となる。 As a result, it is possible set the guaranteed value of a speed surface high eyes.
【0133】 [0133]
逆にゲート電極面積率が大きい場合は、レジストがアンダーエッチング気味になってゲート長が太目に仕上がる。 If the gate electrode area ratio is large in the reverse, the resist is finished to the thickness th gate length becomes under-etching slightly. この場合、ゲート長が細い領域でショートチャネル効果を示しているトランジスタでは閾値電圧は高めとなり、ゲート幅の管理規格的にはOKの範囲であるとは言えスピードマージンは少なくなる方向であり、配線遅延の増加等何かしらのプロセス的な不具合が生じた場合には、スピード未達による歩留りロスに至るリスクが高まる。 In this case, the threshold voltage becomes elevated in transistor gate length indicates the short channel effect by the thin region, the control standard specific gate width speed margin be said to be the range of OK is a direction decreases, wire If the process increase, etc. of some kind of delay defect occurs, it increases the risk of leading to yield loss due to speed unachieved.
【0134】 [0134]
ゲート長が太目に仕上がる場合の利点としては、トランジスタのオフ電流が少なくなるので、携帯機器等で重要な性能項目であるスタンバイ電流規格に対して余裕が生ずる。 The advantages of the gate length is finished to a chubby, because off-state current of the transistor is reduced, a margin is generated for critical performance items in a standby current standards on mobile devices. 特に、LSIのレイアウトでは最小ゲート長が用いられることが多いのだが、このスタンバイ電流について、最小ゲート長トランジスタを用いてレイアウトしている場合には、平均的な条件に対する最良および最悪条件は各々約1/10倍および約10倍程度バラツクのが一般的である。 In particular, although I minimum gate length is often used in LSI layout for the standby current, when using a minimum gate length transistors are laid to best and worst conditions for average conditions respectively about the 1/10 and about 10 times fluctuates in general. このため、この面積率を考慮に入れることによって、ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。 Therefore, by placing this area ratio into account, it is possible to make estimates of the standard value by eliminating the area ratio dependent portion of the gate length variation, more guaranteed standard value of the standby current value in consideration of process variations min It can be set to a small value. また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でVt注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。 Also other words, like when the gate length is as finished to the details, by estimating in advance the risk to off-current increases, again set a higher Vt implantation conditions in the process specific spreading conditions even after the layout is completed it can be subjected to a precise deal of early.
【0135】 [0135]
(第6の実施形態) (Sixth Embodiment)
本発明の第6の実施形態について、図11を参照して説明する。 Sixth embodiment of the present invention will be described with reference to FIG. 11.
【0136】 [0136]
また、本実施形態では、第5の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をブロックごとに用いる。 Further, in the present embodiment uses a fifth concept finished width of the gate electrode material was the area ratio dependence described in the embodiments for each block.
【0137】 [0137]
現在の微細プロセスは、微細化が進んで集積度が増したことから、一つのチップの中に複数の機能ブロックを有しているのが一般的である。 Current microfabrication process, since the degree of integration has increased progressed miniaturization, it is common and has a plurality of functional blocks in a single chip. このブロックについては、▲1▼配線でブロック面積が決まる場合、▲2▼配線工程以前のバルク部分でブロック面積が決まる場合、▲3▼メモリセルのようにゲート電極面積が非常に高い場合等、ブロックごとにゲート電極の面積率が異なる傾向が出て来ている。 For this block, ▲ 1 ▼ when the wiring block area is determined by, ▲ 2 ▼ If the block area is determined by the wiring process prior bulk portion, ▲ 3 ▼ If the gate electrode area as the memory cell is very high or the like, the area ratio of the gate electrode is coming out different trend for each block.
【0138】 [0138]
図11は、本発明の第6の実施形態におけるLSIのブロック配置を示す概略図である。 Figure 11 is a schematic diagram showing a block arrangement of an LSI according to a sixth embodiment of the present invention.
【0139】 [0139]
図11において、ブロックA(902)はゲート面積率が小さく、ブロックB(903)はゲート面積率が大きく、ブロックC(904)はゲート面積率がブロックAとBの中間であると仮定する。 11, it is assumed that the block A (902) has a small gate area ratio, the block B (903) is a gate area ratio is large, the block C (904) is a gate area ratio is an intermediate block A and B. 元々の設計方針として、プロセスバラツキに起因した平均からのスピード増減バラツキ幅が、高速条件側に+30%、遅い条件側に+30%であるとし、ブロックA、B、Cの想定スピード範囲はそれぞれ、ブロックAが+30%〜−20%、ブロックBが+20%〜−30%、ブロックCが+25%〜−25%になるものとする。 As the original design policy, speed increase and decrease the variation width from the average due to process variations, the high-speed condition side + 30%, and a + 30% slower condition side, block A, B, respectively assumed speed range and C, block a + 30% to -20% block B + 20% to -30% and made to block C + 25% to -25%. ブロックAは遅い側には−30%でなく−20%分だけしか見なくて良くなるので、その分スピード面で余裕が生じる。 Since the block A is better without looking only -20% min instead of 30% for late side margin occurs correspondingly speed plane. 汎用マイクロプロセッサ等で、周波数に応じてチップ価値が変わるようなものに対しては、高速になる分付加価値が高まるし、なにより、例えば図11のブロックC(904)に対してブロックA(902)から来る信号905と、ブロックB(903)から来る信号906との間で、LSI内のトランジスタ仕上がり寸法が同様であるとして扱う限りは検出不可能な、ブロック毎のゲート電極の粗密から生ずるトランジスタ駆動電流差、及びそこから生じるタイミングスキューが検出可能になる。 A general purpose microprocessor, etc., for such things as change the chip value depending on the frequency, to increase the amount added value to be faster, above all, the block A, for example with respect to the block C (904) of FIG. 11 ( a signal 905 coming from 902), with the signal 906 coming from the block B (903), as long as the transistor finished dimension in the LSI is treated as the same is undetectable, resulting from density of the gate electrode of each block transistor drive current difference, and timing skew resulting therefrom becomes detectable.
【0140】 [0140]
従来は、LSIチップ上に形成されるトランジスタは全て同じ条件下で形成されるものとして扱われ、シミュレーション等によりタイミング検証が行われていた。 Conventionally are treated as all transistors formed on the LSI chip are formed under the same conditions, the timing verification has been carried out by simulation or the like. しかしながら実際には、このゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いがあるので、ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でLSI設計が可能となる。 In practice, however, differences in the finished width of the gate length caused by a difference in the gate electrode area ratio, and so thereby there is a difference of differences and the circuit operation speed of the resulting transistor driving ability, the density of the gate area of ​​each block by performing the timing verification simulation is taken into consideration, it is possible to LSI design at optimum margin set for each block.
【0141】 [0141]
また、対象とするLSI(900)が非同期設計である場合には、ブロックC(904)に対するブロックA(902)からの信号905とブロックB(903)からの信号906との間で発生し得るタイミングスキューに関しても高精度に取り扱うことが可能となり、LSIの設計品質の向上が図れる。 Also, when LSI of interest (900) is asynchronous design may occur between the signal 906 from signal 905 and the block B (903) from the block A (902) to the block C (904) also it is possible to deal with high accuracy with respect to timing skew, it is possible to improve the design quality of the LSI.
【0142】 [0142]
(第7の実施形態) (Seventh Embodiment)
本発明の第7の実施形態について、図12を参照して説明する。 The seventh embodiment of the present invention will be described with reference to FIG. 12.
【0143】 [0143]
本実施形態は、第6の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をさらにスタンダードセルレベルに適用したものである。 This embodiment is applied to a sixth further standard cell level the finished width of the gate electrode material and the concept of the area ratio dependence described in the embodiments.
【0144】 [0144]
図12は、本発明の第7の実施形態におけるLSIのスタンダードセルライブラリ配置を示す概略図である。 Figure 12 is a schematic diagram showing a standard cell library arrangement of the LSI in the seventh embodiment of the present invention.
【0145】 [0145]
図12において、スタンダードセルユニット907が横方向に繋がって行きスタンダードセルレーン908を形成し、さらにそれと使用セルは異なるが同様の構造のスタンダードセルレーンが縦方向に複数並ぶ形で回路ブロックを形成している。 12, standard cell unit 907 to form a standard cell lanes 908 go connected laterally further it and use the cell to form a circuit block in a manner different but aligned plurality of standard cells lane longitudinal same structure ing. 実際には、個々のスタンダードセルの横幅はその機能や駆動能力によって回路構成内容が異なるので、当然ながら各セルの面積及び横幅も異なっている。 In practice, the width of the individual standard cells so the circuit configuration contents by the function and drivability is different, and of course also the area and width of each cell different.
【0146】 [0146]
ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違いをより正確に扱うために、ブロックをゲート電極形成工程が影響を受ける領域範囲に切り分けた上でゲート電極面積率を計算する。 To handle the differences in the finished width of the gate length due to the gate electrode area ratio difference more precisely, to compute the gate electrode area ratio in terms of cut into the area range where the gate electrode forming process blocks are affected.
【0147】 [0147]
理想的には、セル1A、1B、1C…と一つ一つのセルについてスキャンさせて行く形で全セルについてゲート電極面積率を計算した方がより正確である。 Ideally, the cell 1A, 1B, it is more accurate direction which the gate electrode area ratio was calculated for 1C ... and every single cell all cells in the form of go is scanned for. しかしながら、CAD計算の負荷を減らすために、スタンダードセルブロックをゲート電極形成工程が影響を受ける領域範囲程度のサイズに切り分けて、その分割ブロック内毎にゲート電極面積率を計算してその計算面積率をその領域内に存在する全セルに対して使用することも可能である。 However, in order to reduce the load of CAD calculations, to isolate and standard cell blocks with the size of about the area range where the gate electrode forming step is affected, the calculation area ratio by calculating a gate electrode area ratio for each within its split blocks it is also possible to use for all the cells present in that area.
【0148】 [0148]
これにより、ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いを、プロセス形成工程に対してブロック全体という領域範囲で扱うよりも、プロセス的な現象をより忠実かつ詳細に扱うことが可能となり、シミュレーション精度が向上する。 Thus, differences in the finished width of the gate length caused by a difference in the gate electrode area ratio, and by the difference between the differences and the circuit operation speed of the transistor drivability caused it treats the area range of the entire block to the process forming step than it is possible to handle process phenomena more faithfully and detail, simulation accuracy is improved.
【0149】 [0149]
よって、適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なLSI設計が可能となる。 Therefore, the it becomes possible design in the appropriate gate width and cell size, timing skew due to the driving current difference between cells gate electrode area ratio that can be different but because generation can also be suppressed, and high quality LSI design is possible.
【0150】 [0150]
(第8の実施形態) (Eighth Embodiment)
本発明の第8の実施形態について、図17から図19を参照して説明する。 The eighth embodiment of the present invention will be described with reference to FIGS. 17 to 19.
【0151】 [0151]
STI(Shallow Trench Isolation)においても、STIの分離部分を形成する際にエッチング工程が用いられるので、その分離領域と活性領域の境界部に対してもエッチング起因のテーパーが生ずることになる。 Also in STI (Shallow Trench Isolation), the etching process is used in forming the separation portion of the STI, it becomes that the taper of the etching caused by raised against the boundary portion of the isolation region and the active region.
【0152】 [0152]
図17は、トランジスタ活性領域間の距離が近い場合のSTI構造を示すための平面図(a)および断面図(b)である。 Figure 17 is a plan view for illustrating the STI structure when the distance between the transistor active region is near (a) and a sectional view (b). 図18は、トランジスタ活性領域間の距離が離れている場合のSTI構造を示すための平面図(a)および断面図(b)である。 Figure 18 is a plan view for illustrating the STI structure when the distance between the transistor active region are separated (a) and a sectional view (b).
【0153】 [0153]
図17に示す状態から、図18に示すようなトランジスタ活性領域間の距離が離れた場合に、STIに付くテーパー角が大きくなる。 From the state shown in FIG. 17, when a distance is the distance between the transistor active region as shown in FIG. 18, the taper angle stick to STI increases. 但し、エッチング条件にもよるのであるが、STI形成時には、レジストはトランジスタ活性領域の上に存在するので、前記配線パターンのレジスト寸法通りに仕上がり易いトップ側がトランジスタゲート幅を決めることになるので、その分離端のテーバー形状の影響を著しく受ける形にはならない。 However, although the well due to etching conditions at the time of STI formation, since the resist is present on the transistor active region, because it is easy top side finish resist to scale of the wiring pattern is to determine the transistor gate width, the not in the form of significantly influenced Taber shape of the separation edge.
【0154】 [0154]
しかし、チャネルが表面よりも若干下目に形成されていたり、STIエッチング条件がレジスト下のトップ側部の方がより狭まるようなエッチング条件に設定されている場合には、レイアウトデータからシミュレーション用の回路データを抽出する際に、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差が無視できなくなる。 However, if the channel is set slightly or is formed under eyes, the more narrowed such etching conditions towards the top side under STI etching conditions resist than surfaces for simulation from the layout data when extracting circuit data, a difference between the mask layout width and finish width of the transistor gate width caused by the arrangement distance of the transistor to each other can not be ignored.
【0155】 [0155]
そこで、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差をゲート幅抽出時に補正して抽出することにより、より高精度にトランジスタパラメータを抽出することが可能になり、タイミング検証シミュレーションの高精度化を図ることが出来る。 Accordingly, by extracting and correcting a difference between a mask layout width and finish width of the transistor gate width caused by the arrangement distance of the transistor between the time of the gate width extraction, it is possible to extract the transistor parameters more accurately , it is possible to improve the accuracy of the timing verification simulation.
【0156】 [0156]
次に、図19および図20を参照して、具体的に数値を用いた例について説明する。 Next, with reference to FIGS. 19 and 20, an example will be described below using specific numerical values.
【0157】 [0157]
図19は、解析トランジスタの左右にSTI分離を挟み2つのトランジスタが隣接している様子を模式的に示す平面図(a)および断面図(b)である。 Figure 19 is a plan view schematically showing a state in which two transistors sandwiching the STI isolation is adjacent to the left and right analysis transistor (a) and a sectional view (b). 図20は、トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関関係を示している。 Figure 20 shows a correlation between the gate width enter the amount from the end of the transistor between the distance and the mask layout.
【0158】 [0158]
図19に示すように、解析トランジスタのレイアウト上の配線幅が0.4μmで、ゲート幅が伸びている方向に対して、左側に距離0.7μm、右側に距離1.5μmの間隔で隣接トランジスタが存在するものとする。 As shown in FIG. 19, the wiring width of 0.4μm on the layout analysis transistors, with respect to the direction in which the gate width is extended, the distance to the left 0.7 [mu] m, the adjacent transistor at intervals of a distance 1.5μm on the right there shall be present.
【0159】 [0159]
トランジスタはSTIで分離されており、その端部の仕上がりは隣接トランジスタ同士の距離に応じてテーパーが付く。 Transistors are separated by STI, finish of its end taper are attached in accordance with the distance between adjacent transistors. 解析対象のトランジスタのゲート幅に影響が出るか否かはエッチング条件にも依存するが、本例では、STI分離のトップとボトムの中間点がレイアウト幅通りにエッチングされるような条件であると仮定し、隣接トランジスタ間の距離が0.5μmの場合にトランジスタ活性領域のレイアウト境界部にトランジスタの電気的なゲート幅の仕上がりエッジが形成され、その隣接トランジスタ間距離が離れるに従い、図20に示すようなトランジスタゲート幅入り込み量ΔWgになるものとする。 Although whether affect the gate width of the transistor to be analyzed comes out also depends on the etching conditions, in this example, if it is a condition, such as the top and the middle point of the bottom of the STI isolation is etched to the layout width as assumed, in accordance with the distance between adjacent transistors finished edge electrical gate width of the transistor is formed in the layout boundary portion of the transistor active region in the case of 0.5 [mu] m, between adjacent transistors with distance thereof, shown in FIG. 20 shall become transistor gate width enters amount ΔWg like. 図20は、テーブル形式表記になっているが、関数式で表現しても良い。 Figure 20 is has become table format notation may be expressed by a function formula.
【0160】 [0160]
図19に示すレイアウトを行った場合、解析トランジスタと左の隣接トランジスタとの距離は0.7μmであるので、図20に示すように、トランジスタゲート幅の左側からの入り込み量は0.01μmとなり、解析トランジスタと右の隣接トランジスタとの距離は1.5μmであるので、トランジスタゲート幅の右側からの入り込み量は0.05μmとなる。 When performing the layout shown in FIG. 19, the distance between the analysis transistors and left adjacent transistors is a 0.7 [mu] m, as shown in FIG. 20, entering amount of the left transistor gate width 0.01μm, and the the distance between the analysis transistors and right adjacent transistors is a 1.5 [mu] m, entering amount of the right side of the transistor gate width is 0.05 .mu.m.
【0161】 [0161]
故に、解析トランジスタの仕上がりのゲート幅は、0.4−0.01−0.05=0.34μmとなる。 Therefore, the gate width of the finished analytical transistor becomes 0.4-0.01-0.05 = 0.34μm.
【0162】 [0162]
ゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による変化を考慮しない場合には、常にトランジスタゲート幅はレイアウト寸法通りの0.4μmであるとすると、トランジスタゲート幅は0.34/0.4=0.85となり、15%の誤差を含むことになる。 If you do not account for changes due to the distance between the adjacent transistors present in the direction in which the gate width is extended, when always the transistor gate width is 0.4μm in street layout dimensions, the transistor gate width 0.34 / 0 .4 = 0.85, will contain an error of 15%.
【0163】 [0163]
このように、解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。 Thus, by considering the change in the gate width of the analysis transistors by the distance between the adjacent transistors present in the direction in which the gate width extend the analysis target transistor, we can improve the extraction accuracy of the transistor gate width become.
【0164】 [0164]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、以下に列記する効果を奏する。 As described above, according to the present invention, an effect that listed below.
【0165】 [0165]
(1)着目配線の仕上がり幅とその着目配線の周囲に存在する配線との距離との相関データを用いることにより、高精度な配線抵抗/容量抽出、及び高精度な回路シミュレーションが可能となる。 (1) By using the correlation data and the distance finished width of the target wiring and the wiring that exists around the target wiring, high-precision wiring resistance / capacitance extraction, and highly accurate circuit simulation is possible. これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Thus, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the inter-wire distance differences at each location on the chip.
【0166】 [0166]
(2)リソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能である。 (2) it can be used, including a change in the wiring finished width arising due to the lithography process. その応用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないOKのレベルだが仕上がりバラツキに関する規格値としてはOPCを用いねば実現不可能な精度を要求されているような場合においても、OPC無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した正確な回路パラメータ抽出も用いることで、OPC用の微細追加パターンを扱える高精度な高額マスクや長時間のOPCマスク処理が不要になる。 As the application method, such as a resist used for the wiring is required to unrealizable accuracy if Ne using OPC as standard values ​​for level but has finished dispersion of not lead OK to disconnection or short-circuit in the processing rule basis in case, the use is also accurate circuit parameters extraction wiring distance considering wiring finished width dependence of the present invention without OPC, high-precision high mask or prolonged OPC to handle fine additional patterns for OPC mask processing is not required.
【0167】 [0167]
(3)解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。 (3) By using the correlation data between the wiring layer area ratio analysis routing analysis and the wiring finished width, it is possible to extract a high precision wiring resistance and wiring capacitance parameters. また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。 Further, it becomes possible to suppress the timing error of the timing skew which may occur by the difference in wiring resistance caused by the density difference and the inter-wiring distance differences of the wiring at each location on the chip.
【0168】 [0168]
(4)配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。 (4) By handling the wiring section as a trapezoid shape, thereby enabling more accurate resistance calculations than those treated as conventional square cross-section. 台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。 While the top side of the trapezoidal shape was determined by the lithography accuracy of the wiring resist, it is possible to handle correctly the thickening tapered and bottom generated by the wiring dry etch more in the form close to real. また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。 Further, by leaving expressed only in fat content of the lower base of the correlation data between the wiring distance and the wiring area ratio upper base, reducing the preparation data amount than to prepare the correlation data for each line thickness It can be. さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。 Furthermore, by using together measures such as resist thinning with respect to the optical proximity effect correction and isolated patterns to compensate for changes in finished width of the resist due to lithography, high accuracy simulation can be realized at a value close to the design value.
【0169】 [0169]
(5)ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。 (5) eliminating the area ratio dependent portion of the gate length variation it is possible to make estimates of the standard value, it is possible to set the guaranteed standard value of the standby current value in consideration of process variations partial fewer values . また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でVt注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。 Also other words, like when the gate length is as finished to the details, by estimating in advance the risk to off-current increases, again set a higher Vt implantation conditions in the process specific spreading conditions even after the layout is completed it can be subjected to a precise deal of early.
【0170】 [0170]
(6)ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でLSI設計が可能となる。 (6) by taking into account the density of the gate area of ​​each block to perform the timing verification simulation, it is possible to LSI design at optimum margin set for each block.
【0171】 [0171]
(7)適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なLSI設計が可能となる。 (7) together becomes possible design in the appropriate gate width and cell size, timing skew due to the driving current difference between cells gate electrode area ratio that can be different but because generation can also be prevented, high quality an LSI design is possible.
【0172】 [0172]
(8)解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。 (8) by considering the change in the gate width of the analysis transistors by the distance between the adjacent transistors present in the direction in which the gate width extend the analysis target transistor, to be capable to improve the extraction accuracy of the transistor gate width Become.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の第1の実施形態に係る回路パラメータ抽出方法を示すフローチャート【図2】 配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図【図3】 本発明の第2の実施形態に係る回路パラメータ抽出方法を示すフローチャート【図4】 図3の一部を変更したフローチャート【図5】 本発明の第3の実施形態に係る回路パラメータ抽出方法を示すフローチャート【図6】 ドライエッチング工程により形成される配線の断面形状を示す模式図【図7】 配線間距離に対する仕上がり幅を示すグラフ(a)、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ(b) [1] the second first flowchart Figure 2 showing a circuit parameter extracting method according to an embodiment of the schematic diagram showing a wiring finished shape due to the size of the space between the wirings in section [3] The present invention of the present invention flowchart Figure 6 showing a circuit parameter extracting method according to a third embodiment of a flow chart FIG. 4 is a flowchart for changing a part of FIG. 3 and FIG. 5 of the present invention showing a circuit parameter extracting method according to the embodiment of graph showing the difference between the top and bottom of one side against the schematic diagram FIG. 7 is a graph showing the finished width for the wiring distance (a), and inter-wire distance indicating the cross-sectional shape of the wiring formed by the dry etching process ( b)
【図8】 本発明の第3の実施形態に係る配線レイアウト及び断面図(a)、および配線間距離と片側辺りのトップとボトムとの仕上がり値差の相関データを示す図(b) [Figure 8] Figure 3 showing the correlation data for the finished value difference between the top and bottom of the exemplary wiring layout and a sectional view according to the embodiment (a), and the wiring distance between the side Atari of the present invention (b)
【図9】 本発明の第4の実施形態に係る回路パラメータ抽出方法を示すフローチャート【図10】 本発明の第5の実施形態に係るゲート長の想定プロセス変動範囲を示す模式図【図11】 本発明の第6の実施形態に係るLSIのブロック配置を示す概略図【図12】 本発明の第7の実施形態に係るLSIのスタンダードセルライブラリ配置を示す概略図【図13】 配線の製造工程を示す断面図【図14】 ライン&スペース・パターンの断面図(a)、孤立パターンの断面図(b)、および拡大断面図(c) Schematic diagram showing an assumed process variation range of the gate length according to the fifth embodiment of a flow chart 10 shows the invention showing a circuit parameter extracting method according to a fourth embodiment of the present invention; FIG 11 manufacturing process of the sixth schematic diagram showing a standard cell library arrangement of an LSI according to a seventh embodiment of a schematic diagram showing a block arrangement of the LSI 12 of the present invention according to the embodiment of FIG. 13 lines of the present invention cross-sectional view showing the FIG. 14 is a cross-sectional view of a line-and-space pattern (a), cross-sectional view of the isolated pattern (b), and enlarged cross-sectional view (c)
【図15】 配線間距離と配線仕上がり幅との相関関係を示すグラフ【図16】 配線面積率と配線仕上がり幅との相関関係を示すグラフ【図17】 トランジスタ活性領域間の距離が近い場合のSTI構造を示すための平面図(a)および断面図(b) [Figure 15] when the distance between the graph Figure 17 transistor active region showing the correlation graph showing the correlation between [16] and the wiring area ratio and the wiring finished width between the wiring distance between the wiring finished width is close plan view for illustrating the STI structures (a) and a sectional view (b)
【図18】 トランジスタ活性領域間の距離が離れている場合のSTI構造を示すための平面図(a)および断面図(b) Figure 18 is a plan view for illustrating the STI structure when the distance between the transistor active region are separated (a) and a sectional view (b)
【図19】 本発明の第8の実施形態について説明するための、解析トランジスタの左右にSTI分離を挟み2つのトランジスタが隣接している様子を模式的に示す平面図(a)および断面図(b) Eighth embodiment for illustrating the plan view schematically showing a state in which two transistors sandwiching the STI isolation is adjacent to the left and right analysis transistor (a) and a cross-sectional view of Figure 19 the present invention ( b)
【図20】 トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関データを示す図【符号の説明】 [20] [Description of symbols] shows the correlation data between the gate width enter the amount from the end of the transistor between the distance and the mask layout
100 レイアウトデータ101 配線間隔−配線仕上がり幅相関データ102 配線幅、配線長、配線間距離抽出工程103 配線幅(及び配線間隔)補正工程104 配線間隔−配線容量相関データ105 配線抵抗及び配線容量算出工程200 配線面積率計算工程201 配線面積率−配線仕上がり幅相関データ202 配線幅(及び配線間隔)補正工程203 配線面積率を加味した配線間隔−配線仕上がり幅相関データ300 論理&タイミング設計工程301 配線面積率を加味した配線間隔−配線仕上がり幅相関データ(レジストに対する光近接効果等の補正入り) 100 layout data 101 wire spacing - wire finished width correlation data 102 wire width, length, distance between the extraction step 103 interconnect width (and wiring interval) correcting step 104 wire spacing - wiring capacitance correlation data 105 wiring resistance and wiring capacity calculating step 200 interconnect area ratio calculation step 201 interconnect area ratio - wiring Finished width correlation data 202 wiring width (and wiring interval) wiring interval in consideration of the correction process 203 interconnect area ratio - wiring Finished width correlation data 300 logic & timing design step 301 wiring area wiring interval in consideration of the rate - wiring Finished width correlation data (correction containing such optical proximity to the resist)
302 光近接効果補正等のレジスト寸法制御補正工程303 マスクデータ処理工程304 最終タイミング検証シミュレーション工程305 タイミング調整用の回路及びレイアウト修正工程306 タイミング検証結果判定工程701 補正前後での配線抵抗値比較、及び差の検出工程702 レイアウト配線幅修正の必要性判定工程703 レイアウト配線幅修正工程900 対象LSI 302 OPC resist width control adjustment step 303 mask data processing step 304 final timing verification simulation step 305 circuits and the wiring resistance value comparison at the layout modification step 306 the timing verification result determining step 701 before and after correction for timing adjustment of such, and detection step 702 necessity judgment step 703 layout wiring width correction step 900 the target LSI layout wiring width correction of the difference
901 I/Oセル部902 ブロックA 901 I / O cell portion 902 blocks A
903 ブロックB 903 block B
904 ブロックC 904 block C
905 ブロックAからブロックCへの信号906 ブロックBからブロックCへの信号907 スタンダードセルライブラリ・ユニット908 スタンダードセル・レーン909 ゲート電極パターンの面積率計算範囲 905 block signal 907 standard cell library unit 908 standard cell Lane 909 area ratio calculation range of the gate electrode pattern from the signal 906 blocks B from A to block C to block C

Claims (18)

  1. 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、 A method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit,
    モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線のマスクレイアウト幅と仕上がり幅との差との相関データを準備し、 The distance between the wiring in the same layer existing around the model wiring and the model lines, the correlation data between a difference between a mask layout width and finished width of the model wiring prepared,
    実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、 From the actual layout, it extracts the wiring width and the wiring length of the analysis lines to extract the distance between the wiring existing around in the analysis lines and the same layer,
    抽出した前記解析配線のレイアウト配線幅と、同じく抽出した前記解析配線と前記解析配線の周囲に存在する前記配線との距離とに対して、前記相関データを参照することによって得られる配線仕上がり幅を用いて、配線抵抗値と配線容量値を算出することを特徴とする回路パラメータ抽出方法。 And extracted layout wiring width of said analysis lines, against the distance between the wires also present extracted with the analyzed line around the analysis lines, wiring finished width obtained by referring to the correlation data used, the circuit parameter extracting method characterized by calculating the wiring resistance wiring capacitance.
  2. 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、 A method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit,
    モデル配線の配線層の、ある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の仕上がり幅の変化量との相関データを準備し、 Wiring layers of model lines, preparing a wiring pattern area ratio is the presence ratio of the wiring pattern in the set area in the correlation data between the amount of change in the finished width of the model wiring,
    実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、 From the actual layout, it extracts the wiring width and the wiring length of the analysis lines, calculates the pattern area ratio of the wiring layer of said analysis lines,
    抽出した前記解析配線の配線長と配線幅と、計算した前記解析配線層の前記パターン面積率とに対して、前記相関データを参照することによって得られる、面積率に起因した配線仕上がり幅の変化量を用いて、配線仕上がり幅を求め、配線抵抗値と配線容量値を算出することを特徴とする回路パラメータ抽出方法。 The wiring length of the extracted said analysis lines and the wiring width, with respect to said pattern area ratio of the calculated the analyzed wiring layer, the obtained by reference to the correlation data, the change of the wiring finished width due to the area ratio using the amounts, determined wiring finished width, circuit parameter extracting method characterized by calculating the wiring resistance wiring capacitance.
  3. 備する前記相関データ 、前記モデル配線の配線断面を、長方形、長方形以外の鋭角や鈍角の角を有する四角形、四角以上の多角形、ある辺の形状をある曲率の円周曲線として表現する形状、およびある辺をある関数曲線で表現する形状のいずれかの変化として表現し、 It said correlation data to prepare expresses the wire cross section of the model wiring, rectangle, square with acute and obtuse corner of the non-rectangular, square or polygonal, as the circumferential curve of the curvature in the shape of a side shape, and expressed as a change in any of shape expressed by a function curve which is a certain edge,
    前記抽出した前記解析配線のレイアウト上の配線長と配線幅に加えて、前記相関データを参照することで求められる仕上がり後の配線断面形状の断面積を計算することにより単位長当たりの配線抵抗値を求め、該単位長当たりの配線抵抗値とレイアウト上の配線長より解析配線の抵抗値と容量値を算出する請求項1または2記載の回路パラメータ抽出方法。 In addition to the wiring length and the wiring width of the layout of the analysis wiring the extracted, the wiring resistance per unit length by calculating the cross-sectional area of ​​the wiring section shape after finish obtained by referring to the correlation data look, the circuit parameter extracting method according to claim 1 or 2, wherein calculating the resistance value and the capacitance value of the analysis lines than the wiring length on the wiring resistance value and layout per the unit length.
  4. 前記配線断面形状を台形形状として取り扱う請求項3記載の回路パラメータ抽出方法。 Circuit parameter extracting method according to claim 3, wherein handling said wiring cross-sectional shape as the trapezoidal shape.
  5. 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、 A method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit,
    モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の抵抗値及び容量値の変化量とを表現した相関データを準備し、 The line width of the layout of the model wiring as a parameter representing the distance between the wiring in the same layer existing in the periphery of the model wiring and the model lines, the variation of the resistance value and the capacitance value of the model wiring correlation prepare the data,
    実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、 From the actual layout, it extracts the wiring width and the wiring length of the analysis lines to extract the distance between the wiring existing around in the analysis lines and the same layer,
    抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする回路パラメータ抽出方法。 The layout wiring width of the extracted said analysis lines as parameters, by referring to the correlation data, a circuit parameter extraction method characterized by calculating the finished resistance value and capacitance value of the analysis line.
  6. 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、 A method for extracting circuit parameters, such as wiring resistance and wiring capacitance from the layout of the semiconductor integrated circuit,
    モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線の配線層のある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の抵抗値及び容量値の変化量との相関データを準備し、 The line width of the layout of the model wiring as a parameter, and the wiring pattern area ratio is the presence ratio of the wiring pattern in the set area with interconnection layers of the model wiring, and the amount of change in the resistance value and the capacitance value of the model wiring prepare the correlation data,
    実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、 From the actual layout, it extracts the wiring width and the wiring length of the analysis lines, calculates the pattern area ratio of the wiring layer of said analysis lines,
    抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする回路パラメータ抽出方法。 The layout wiring width of the extracted said analysis lines as parameters, by referring to the correlation data, a circuit parameter extraction method characterized by calculating the finished resistance value and capacitance value of the analysis line.
  7. 備する前記相関データ 、テーブル化もしくは近似計算式化されている請求項1から6のいずれか一項記載の回路パラメータ抽出方法。 It said correlation data to prepare a circuit parameter extracting method of any one of claims 1, which is a table or an approximate equation of 6.
  8. 前記配線パターン面積率の計算を行う際に、チップ面積全体に占める配線パターンの面積率を計算する請求項2または6記載の回路パラメータ抽出方法。 When the calculation of the wiring pattern area ratio, circuit parameter extracting method according to claim 2 or 6, wherein calculating the area ratio of the wiring pattern in the entire chip area.
  9. 前記配線パターン面積率の計算を行う際に、回路ブロック毎に配線パターンの面積率を計算する請求項2または6記載の回路パラメータ抽出方法。 When the calculation of the wiring pattern area ratio, circuit parameter extracting method according to claim 2 or 6, wherein calculating the area ratio of the wiring pattern for each circuit block.
  10. 前記配線パターン面積率の計算を行う際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行う請求項2または6記載の回路パラメータ抽出方法。 When the calculation of the wiring pattern area ratio, within a wiring processing process steps may be affected area ratio of a wiring pattern existing around circuit of claim 2 or 6, wherein the calculation of the pattern area ratio parameter extraction method.
  11. 最小加工寸法の10倍の領域範囲内において、前記配線パターン面積率の計算を行う請求項10記載の回路パラメータ抽出方法。 Within 10 times the area range of the minimum processing dimensions, circuit parameter extracting method according to claim 10, wherein the calculation of the wiring pattern area ratio.
  12. 請求項1から11のいずれか一項記載の回路パラメータ抽出方法と、半導体リソグラフィ工程で使用するフォトマスクデータ生成工程におけるリソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、及びレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正とを合わせて用いることを特徴とする半導体集積回路の設計方法。 A circuit parameter extraction method of any one of claims 1 to 11, the optical proximity correction for correcting the variation of the resist finish width due to the lithography process in the photomask data generation process for use in semiconductor lithography process, and method for designing a semiconductor integrated circuit, which comprises using together and resist thinning variation correction in isolated pattern due to the resist etching process.
  13. マスクレイアウトデータを一旦参照して、請求項1から11のいずれか一項記載の回路パラメータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及び配線容量値を算出した上で、前記配線抵抗値及び配線容量値と設計時に設定した所望の配線抵抗値及び配線容量値とを比較し、 Referring to mask layout data once, using a circuit parameter extracting method of any one of claims 1 11, after calculating the wiring finished width wiring resistance and wiring capacitance, the wiring resistance value and desired to compare the wiring resistance and the wiring capacitance value set in the design and wiring capacitance,
    レイアウト配線幅に対して前記所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、 Determining whether adding the correction closer to the desired wiring resistance and wiring capacitance values ​​for layout wiring width,
    前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるように前記レイアウト配線幅に補正を加え、 The result of the determination, when the correction is necessary, the desired correction to the layout wiring width as closer to the wiring resistance and the wiring capacitance value added,
    再度、前記レイアウト配線幅を補正した後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミングシ検証ミュレーションを行うことを特徴とする半導体集積回路の設計方法。 Again, using the wiring resistance and the wiring capacitance value after correcting the layout wiring width, the design method of a semiconductor integrated circuit which is characterized in that the timing verify simulation of the semiconductor integrated circuit.
  14. 半導体集積回路の設計方法であって、 The method for designing a semiconductor integrated circuit,
    配線の断面形状を台形形状として扱い、 Treat sectional shape of the wiring as trapezoidal,
    リソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、およびレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正を加えるレイアウト補正を行い、 Optical proximity correction for correcting the variation of the resist finish width due to the lithography process, and performs the layout correction adding resist resist thinning variation correction in isolated pattern due to the etching process of,
    前記レイアウト補正を用いた上での、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の仕上がり形状の上底及び下底との第1相関データと共に、前記レイアウト補正を用いた上での、前記モデル配線の配線層の面積率と、前記モデル配線の仕上がり形状の上底及び下底の仕上がり値との第2相関データとを準備し、 Of on using the layout correction, the distance between the same layer wiring that exists around the model wiring and said model wiring, together with the first correlation data between the upper base and lower base of the finished shape of the model wiring, of on using the layout correction, prepares the area ratio of the wiring layer of the model lines, the second correlation data between a critical value of the upper base and the lower base of the finished shape of the model wiring,
    実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、 From the actual layout, it extracts the wiring width and the wiring length of the analysis lines to extract the distance between the wiring existing around in the analysis lines and the same layer,
    前記解析配線の配線層のパターン面積率を計算し、 The pattern area ratio of the wiring layer of said analysis lines to calculate,
    抽出した解析配線の前記配線長、前記配線幅、前記解析配線と同層で周囲に存在する配線との前記距離、および前記解析配線の配線層の前記パターン面積率を用いて、前記解析配線の台形形状断面における上底及び下底の変化量、前記解析配線の配線断面積、および配線抵抗値を計算し、 The wiring length of the extracted analysis wiring, the wiring width, the distance between the analysis lines and the wiring existing around in the same layer, and using the pattern area ratio of the wiring layer of said analysis lines, the analysis line variation of the upper base and the lower base of the trapezoidal cross-section, the wiring cross-sectional area of ​​the analysis lines, and the wiring resistance value was calculated,
    計算した前記解析配線抵抗値に対して、設計時に意図した所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、 Against calculated the analyzed wiring resistance value, it is determined whether or not adding the correction closer to desired wiring resistance and wiring capacitance value intended in the design,
    前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるようにレイアウト配線幅を変化させる補正を加え、 The result of the determination, when the correction is necessary, the desired wiring resistance and wiring capacitance in close so corrected to change the layout wiring width was added,
    再度、前記補正を行った後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミング検証シミュレーションを行うことを特徴とする半導体集積回路の設計方法。 Again, using the wiring resistance and the wiring capacitance value after the correction, a method of designing a semiconductor integrated circuit which is characterized in that the timing verification simulation of the semiconductor integrated circuit.
  15. 前記解析配線の配線層の前記パターン面積率を計算する際に、チップ面積全体に占める配線パターンの面積率を計算する請求項14記載の半導体集積回路の設計方法。 In calculating the pattern area ratio of the wiring layer of said analysis lines, a method of designing a semiconductor integrated circuit according to claim 14, wherein calculating the area ratio of the wiring pattern in the entire chip area.
  16. 前記解析配線の配線層の前記パターン面積率を計算する際に、回路ブロック毎に配線パターンの面積率を計算する請求項14記載の半導体集積回路の設計方法。 In calculating the pattern area ratio of the wiring layer of said analysis lines, a method of designing a semiconductor integrated circuit according to claim 14, wherein calculating the area ratio of the wiring pattern for each circuit block.
  17. 前記解析配線の配線層の前記パターン面積率を計算する際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行う請求項14記載の半導体集積回路の設計方法。 In calculating the pattern area ratio of the wiring layer of said analysis lines, to the extent that the wiring processing process steps may be affected area ratio of a wiring pattern existing around, claim the calculation of the pattern area ratio 14 method for designing a semiconductor integrated circuit according.
  18. 最小加工寸法の10倍の領域範囲内において、前記解析配線の配線層の前記パターン面積率の計算を行う請求項17記載の半導体集積回路の設計方法。 Within 10 times the area range of the minimum processing size, a method of designing a semiconductor integrated circuit according to claim 17, wherein the calculation of the pattern area ratio of the wiring layer of said analysis lines.
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