JP5337463B2

JP5337463B2 - Electrostatic protection element, semiconductor device and manufacturing method thereof

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Publication number: JP5337463B2
Application number: JP2008308655A
Authority: JP
Inventors: 好二高村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-12-03
Filing date: 2008-12-03
Publication date: 2013-11-06
Anticipated expiration: 2028-12-03
Also published as: JP2010135489A

Description

本発明は、静電気保護素子、半導体装置及びそれらの製造方法に関する。 The present invention relates to an electrostatic protection element, a semiconductor device, and a manufacturing method thereof.

例えば、ＣＭＯＳ集積回路において、入出力端子や電源端子から侵入したサージ等の過大電流から内部回路の破壊を回避するために、静電気保護素子（ＥＳＤ保護回路）を設置することが知られている。静電気保護素子の等価回路図の一例を図５に示す。図中、２００は静電気保護素子、２０１はＮＰＮ（寄生）ラテラルバイポーラトランジスタ（寄生バイポーラトランジスタともいう）、２０２はウェル抵抗、２０３はトリガーダイオード、２０４はＰＭＯＳトランジスタ、２０５はＮＭＯＳトランジスタ、２０６は保護ダイオード、２０７は入出力パッド、２０８は内部回路、２０９は放電の経路を意味する。 For example, in a CMOS integrated circuit, it is known to install an electrostatic protection element (ESD protection circuit) in order to avoid destruction of an internal circuit from an excessive current such as a surge entering from an input / output terminal or a power supply terminal. An example of an equivalent circuit diagram of the electrostatic protection element is shown in FIG. In the figure, 200 is an electrostatic protection element, 201 is an NPN (parasitic) lateral bipolar transistor (also called a parasitic bipolar transistor), 202 is a well resistor, 203 is a trigger diode, 204 is a PMOS transistor, 205 is an NMOS transistor, and 206 is a protection diode. , 207 are input / output pads, 208 is an internal circuit, and 209 is a discharge path.

静電気保護素子は、次のように動作することで、内部回路の静電破壊を防止している。即ち、入出力パッド２０７から入った静電気の電荷は、保護ダイオード２０６を介して、ＶＤＤ線を経由し静電気保護素子２００からＧＮＤ線に放電される。この放電によって、トランジスタ２０４と２０５を含む内部回路２０８に過大な電圧や電流がかかることにより、内部回路２０８に含まれるゲート絶縁膜やトランジスタや配線の破壊を防ぐことができる。
静電気保護素子には、例えば、内部回路を構成する素子の破壊電圧より低い電圧で静電気保護素子が点灯することで、過大な電圧や電流が内部回路に及ばないようにしうる性能が要求される。また、電源電圧の印加時では静電気保護素子が充分に低い漏れ電流をもち、内部回路中のＣＭＯＳトランジスタのスタンバイ電流の増加させないことである。 The electrostatic protection element operates as follows to prevent electrostatic breakdown of the internal circuit. In other words, the static charge entered from the input / output pad 207 is discharged from the electrostatic protection element 200 to the GND line via the VDD line via the protection diode 206. Due to this discharge, an excessive voltage or current is applied to the internal circuit 208 including the transistors 204 and 205, so that the gate insulating film, the transistor, and the wiring included in the internal circuit 208 can be prevented from being destroyed.
The electrostatic protection element is required to have performance capable of preventing an excessive voltage or current from reaching the internal circuit by turning on the electrostatic protection element at a voltage lower than the breakdown voltage of the elements constituting the internal circuit, for example. In addition, when the power supply voltage is applied, the electrostatic protection element has a sufficiently low leakage current, and the standby current of the CMOS transistor in the internal circuit is not increased.

図６（Ａ）及び（Ｂ）に、従来の寄生バイポーラトランジスタを利用した静電気保護素子の概略断面図を示す。図６（Ａ）には、絶縁物を素子分離に使用して寄生バイポーラトランジスタを形成した構造が、図６（Ｂ）には、ＭＯＳトランジスタを素子分離に使用して寄生バイポーラトランジスタを形成した構造が、それぞれ示されている。図中、１００はシリコン基板（Ｐ−Ｓｕｂ）、１０１は第１のＰ型拡散領域（Ｐウェル／ベース）、１０３は素子分離酸化膜、１０５はゲート電極、１１０は第３のＮ型拡散領域（コレクター）、１１１はベース部、１１２は第２のＮ型拡散領域（エミッター／ＮＭＯＳソースドレイン）、１１４はベース端子用Ｐ型拡散領域、２０３ｂはトリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）を意味する。他の参照番号は、図５と同じ。 6A and 6B are schematic cross-sectional views of a conventional electrostatic protection element using a parasitic bipolar transistor. 6A shows a structure in which a parasitic bipolar transistor is formed by using an insulator for element isolation, and FIG. 6B shows a structure in which a parasitic bipolar transistor is formed by using a MOS transistor for element isolation. Are shown respectively. In the figure, 100 is a silicon substrate (P-Sub), 101 is a first P type diffusion region (P well / base), 103 is an element isolation oxide film, 105 is a gate electrode, and 110 is a third N type diffusion region. (Collector), 111 is a base portion, 112 is a second N-type diffusion region (emitter / NMOS source / drain), 114 is a base-terminal P-type diffusion region, and 203b is a trigger diode (N + / Pwell type). Other reference numbers are the same as those in FIG.

上記図の寄生バイポーラトランジスタ２０１は、ウェハー表面に対して、横方向にエミッター、ベース、コレクターが形成されるため、ラテラルバイポーラトランジスタと呼ばれる。寄生バイポーラトランジスタには、電流増幅率が高いＮＰＮ型のバイポーラトランジスタが使われることが多い。図６（Ａ）及び（Ｂ）では、寄生バイポーラトランジスタ２０１は、そのベース電位を、トリガーダイオード２０３ｂのアバランシェ降伏現象によるリーク電流と、基板抵抗のような寄生抵抗とにより上昇させることで、点灯させることができる。この点灯により、サージのような過大電流をバイパスさせることができる。 The parasitic bipolar transistor 201 in the above figure is called a lateral bipolar transistor because an emitter, a base, and a collector are formed in the lateral direction with respect to the wafer surface. As the parasitic bipolar transistor, an NPN bipolar transistor having a high current amplification factor is often used. 6 (A) and 6 (B), the parasitic bipolar transistor 201 is lit by raising its base potential by a leakage current due to the avalanche breakdown phenomenon of the trigger diode 203b and a parasitic resistance such as a substrate resistance. be able to. By this lighting, an excessive current such as a surge can be bypassed.

図６（Ａ）及び（Ｂ）では、トリガーダイオード２０３ｂは、ＮＭＯＳトランジスタのソース・ドレインと同じ構造であるため、ＮＭＯＳトランジスタの破壊電圧より、静電気保護素子の点灯電圧を大きく下げることは構造上困難であった。
この課題を解決する技術として、図７の概略断面図に示すような特開２００１−３４５４２１号公報に記載の技術がある。図７中、１１５は追加Ｎ型拡散層、１１６は追加Ｐ型拡散層、２０３ｃは追加注入有トリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）を意味する。他の参照番号は、図６（Ａ）及び（Ｂ）と同じ。 6A and 6B, since the trigger diode 203b has the same structure as the source / drain of the NMOS transistor, it is structurally difficult to significantly lower the lighting voltage of the electrostatic protection element from the breakdown voltage of the NMOS transistor. Met.
As a technique for solving this problem, there is a technique described in Japanese Patent Laid-Open No. 2001-345421 as shown in the schematic cross-sectional view of FIG. In FIG. 7, 115 indicates an additional N type diffusion layer, 116 indicates an additional P type diffusion layer, and 203c indicates an additional injection trigger diode (N + / Pwell type). Other reference numbers are the same as those in FIGS. 6 (A) and 6 (B).

図７で紹介されている技術では、トリガーダイオードの一部に追加Ｎ型拡散領域１１５及びその直下に追加Ｐ型拡散領域１１６を形成することで、ＭＯＳトランジスタのソース・ドレインより急峻なＰＮ接合を持つ追加注入有トリガーダイオード２０３ｃを形成している。この追加注入有トリガーダイオード２０３ｃは、その降伏電圧がＭＯＳトランジスタのソース・ドレインの降伏電圧より低いので、静電気保護素子の点灯電圧を下げることができる。
特開２００１−３４５４２１号公報 In the technique introduced in FIG. 7, an additional N-type diffusion region 115 is formed in a part of the trigger diode and an additional P-type diffusion region 116 is formed immediately below, thereby forming a PN junction that is steeper than the source / drain of the MOS transistor. A trigger diode 203c with additional injection is formed. Since the breakdown voltage of the additional injection trigger diode 203c is lower than the breakdown voltage of the source / drain of the MOS transistor, the lighting voltage of the electrostatic protection element can be lowered.
JP 2001-345421 A

しかし、上記公報の技術では、急峻なＰＮ接合を形成するために追加のイオン注入工程と注入マスクを形成する工程が必要になり、製造コストが増加する。更に、急峻なＰＮ接合は、電源電圧での追加注入有トリガーダイオード２０３ｃのリーク電流を大きくさせる可能性がある。リーク電流が大きくなると、ＬＳＩのスタンバイ電流増加やラッチアップ現象をまねく可能性がある。そのため、製造コストを低減でき、かつリーク電流を減少できる構造の静電気保護素子の提供が望まれていた。 However, the technique of the above publication requires an additional ion implantation step and a step of forming an implantation mask in order to form a steep PN junction, which increases the manufacturing cost. Furthermore, the steep PN junction may increase the leakage current of the additional injection trigger diode 203c at the power supply voltage. When the leakage current increases, there is a possibility that an increase in standby current of the LSI or a latch-up phenomenon may occur. Therefore, it has been desired to provide an electrostatic protection element having a structure capable of reducing the manufacturing cost and reducing the leakage current.

かくして本発明によれば、第１のＰ型拡散領域を構成要素として含むＮＰＮラテラルバイポーラトランジスタと、前記第１のＰ型拡散領域とは異なる領域に形成された第１のＮ型拡散領域を構成要素として含むトリガーダイオードとからなり、
前記ＮＰＮラテラルバイポーラトランジスタが、ベースとしての前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、前記第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備え、
前記トリガーダイオードが、カソードとしての前記第１のＮ型拡散領域と、前記第１のＮ型拡散領域上に形成されたアノードとしての第２のＰ型拡散領域とを備え、
前記第１のＮ型拡散領域が第３のＮ型拡散領域と及び前記第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、
前記第３のＮ型拡散領域が電源線に接続され、前記第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子が提供される。 Thus, according to the present invention, the NPN lateral bipolar transistor including the first P-type diffusion region as a component and the first N-type diffusion region formed in a region different from the first P-type diffusion region are configured. Consisting of a trigger diode included as an element,
The NPN lateral bipolar transistor includes a first P-type diffusion region as a base, a second N-type diffusion region as an emitter formed on the first P-type diffusion region, and the first P-type diffusion region. A third N type diffusion region as a collector formed on the type diffusion region,
Wherein the trigger diode comprises a first N-type diffusion region as a cathode, and a pre-Symbol second P-type diffusion region as an anode formed on the first N-type diffusion region,
The first N-type diffusion region is in direct contact with the third N-type diffusion region and the first P-type diffusion region is in direct contact with the second P-type diffusion region;
An electrostatic protection element is provided, wherein the third N-type diffusion region is connected to a power supply line, and the second N-type diffusion region and the first P-type diffusion region are connected to a ground line. The

また、本発明によれば、上記静電気保護素子と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタとを備え、
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、それぞれ、ウェルと、前記ウェルの表面層にチャネルを介して位置するソース及びドレインとを備え、
前記ＮＭＯＳトランジスタのウェル及びチャネルが、前記第１のＰ型拡散領域と同一の不純物濃度を有し、
前記ＮＭＯＳトランジスタのソース及びドレインが、前記第２のＮ型拡散領域及び第３のＮ型拡散領域と同一の不純物濃度を有し、
前記ＰＭＯＳトランジスタのウェル及びチャネルが、前記第１のＮ型拡散領域と同一の不純物濃度を有し、
前記ＰＭＯＳトランジスタのソース及びドレインが、前記第２のＰ型拡散領域と同一の不純物濃度を有することを特徴とする半導体装置が提供される。 Further, according to the present invention, the electrostatic protection element, a CMOS transistor comprising an NMOS transistor and a PMOS transistor,
Each of the NMOS transistor and the PMOS transistor includes a well, and a source and a drain located on a surface layer of the well via a channel,
The well and channel of the NMOS transistor have the same impurity concentration as the first P-type diffusion region;
The source and drain of the NMOS transistor have the same impurity concentration as the second N-type diffusion region and the third N-type diffusion region;
The well and channel of the PMOS transistor have the same impurity concentration as the first N-type diffusion region;
A semiconductor device is provided in which a source and a drain of the PMOS transistor have the same impurity concentration as that of the second P-type diffusion region.

更に、本発明によれば、上記静電気保護素子の製造方法であって、
基体の表面層に、前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域とは異なる領域に第１のＮ型拡散領域とを形成する工程と、
前記第１のＰ型拡散領域の表面層に第２のＮ型拡散領域と第３のＮ型拡散領域とを、前記第３のＮ型拡散領域が前記第１のＮ型拡散領域と直接接するように、形成する工程と、
前記第１のＮ型拡散領域の表面層に第２のＰ型拡散領域を、前記第１のＰ型拡散領域と直接接するように、形成する工程と
前記第３のＮ型拡散領域を電源線に接続し、前記２のＮ型拡散領域及び第１のＰ型拡散領域を接地線に接続する工程と
を含むことを特徴とする静電気保護素子の製造方法が提供される。 Furthermore, according to the present invention, there is provided a method for manufacturing the above electrostatic protection element,
Forming a first P-type diffusion region in a surface layer of a substrate and a first N-type diffusion region in a region different from the first P-type diffusion region;
The surface layer of the first P-type diffusion region is in contact with the second N-type diffusion region and the third N-type diffusion region, and the third N-type diffusion region is in direct contact with the first N-type diffusion region. And the step of forming,
Forming a second P-type diffusion region on the surface layer of the first N-type diffusion region so as to be in direct contact with the first P-type diffusion region; and connecting the third N-type diffusion region to a power line And a step of connecting the second N-type diffusion region and the first P-type diffusion region to a ground line.

また更に、本発明によれば、上記半導体装置の製造方法であって、
前記第１のＰ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのウェルを形成し、
前記第１のＮ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのウェルを形成し、
前記第２のＮ型拡散領域と第３のＮ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定し、
前記第２のＰ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定することを特徴とする半導体装置の製造方法が提供される。 Furthermore, according to the present invention, there is provided a method for manufacturing the semiconductor device,
Forming the well of the NMOS transistor simultaneously with the formation of the first P-type diffusion region;
Forming the well of the PMOS transistor simultaneously with the formation of the first N-type diffusion region;
Simultaneously with the formation of the second N-type diffusion region and the third N-type diffusion region, the source and drain of the NMOS transistor are formed, and a channel between the source and drain is defined.
A method for manufacturing a semiconductor device is provided, wherein the source and drain of the PMOS transistor are formed simultaneously with the formation of the second P-type diffusion region, and a channel between the source and drain is defined.

本発明によれば、製造コストの増加やＬＳＩのスタンバイ電流の増加なく、安定して内部回路を保護できる静電気保護素子及び、静電気保護素子を含む半導体装置を提供できる。
また、トリガーダイオードを既存のＰＭＯＳトランジスタのソース・ドレインの製造工程と同時に形成できるので、工程の増加のない静電気保護素子を提供できる。
更に、ＮＰＮラテラルバイポーラトランジスタ、トリガーダイオード及びシリコンウェハーからの引出し端子の相互の接続を、ウェル内で行うことができるので構造の簡略化と信頼性の高い静電気保護素子を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device containing the electrostatic protection element which can protect an internal circuit stably, without an increase in manufacturing cost and an increase in standby current of LSI, and an electrostatic protection element can be provided.
In addition, since the trigger diode can be formed simultaneously with the manufacturing process of the source / drain of the existing PMOS transistor, it is possible to provide an electrostatic protection element without increasing the number of processes.
Furthermore, since the NPN lateral bipolar transistor, trigger diode, and lead terminal from the silicon wafer can be connected to each other in the well, the structure can be simplified and a highly reliable electrostatic protection element can be provided.

（１）静電気保護素子
本発明の静電気保護素子は、第１のＰ型拡散領域を構成要素として含むＮＰＮラテラルバイポーラトランジスタと、第１のＰ型拡散領域とは異なる領域に形成された第１のＮ型拡散領域を構成要素として含むトリガーダイオードとからなる。Ｐ及びＮ型を与える不純物は、特に限定されず、拡散領域が形成される部分の材料に応じて、公知の不純物をいずれも使用できる。例えば、その部分がシリコンからなる場合、Ｐ型を与える不純物としては、ホウ素、フッ化ホウ素、砒素等が挙げられ、Ｎ型を与える不純物としては、リンが挙げられる。 (1) Electrostatic Protection Element The electrostatic protection element of the present invention includes an NPN lateral bipolar transistor including the first P-type diffusion region as a constituent element and a first P-type diffusion region formed in a region different from the first P-type diffusion region. It consists of a trigger diode that includes an N-type diffusion region as a component. Impurities that give P and N types are not particularly limited, and any known impurity can be used depending on the material of the portion where the diffusion region is formed. For example, when the portion is made of silicon, examples of the impurity that gives P-type include boron, boron fluoride, and arsenic, and examples of the impurity that gives N-type include phosphorus.

第１のＰ型拡散領域と第１のＮ型拡散領域は、半導体基板上に形成されていてもよく、基板上に積層された半導体層上に形成されていてもよい。半導体基板としては、シリコン、ゲルマニウム等の元素基板、シリコンゲルマニウム、ガリウム砒素、炭化ケイ素等の化合物半導体基板が挙げられる。その上に半導体層を備える基板としては、ガラス基板、樹脂基板、半導体基板及び金属基板上に絶縁膜が成膜された基板が挙げられる。ここでの半導体基板としては、前記の元素基板及び化合物半導体基板が挙げられ、金属基板としては、アルミニウム、銅、ステンレス等からなる基板が挙げられる。半導体層としては、半導体基板と同じ材料の層が挙げられる。この内、第１のＰ型拡散領域と第１のＮ型拡散領域は、シリコン基板に形成されていることが製造方法の簡便さの観点から好ましい。 The first P-type diffusion region and the first N-type diffusion region may be formed on a semiconductor substrate, or may be formed on a semiconductor layer stacked on the substrate. Examples of the semiconductor substrate include elemental substrates such as silicon and germanium, and compound semiconductor substrates such as silicon germanium, gallium arsenide, and silicon carbide. Examples of the substrate provided with the semiconductor layer thereon include a glass substrate, a resin substrate, a semiconductor substrate, and a substrate in which an insulating film is formed over a metal substrate. Examples of the semiconductor substrate include the elemental substrate and the compound semiconductor substrate described above, and examples of the metal substrate include a substrate made of aluminum, copper, stainless steel, or the like. Examples of the semiconductor layer include a layer made of the same material as the semiconductor substrate. Of these, the first P-type diffusion region and the first N-type diffusion region are preferably formed on the silicon substrate from the viewpoint of simplicity of the manufacturing method.

また、第１のＮ型拡散領域は、５Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有することが好ましい。５Ｅ１９ｉｏｎｓ／ｃｍ³より高い不純物濃度の場合、接合リーク電流が増加しＬＳＩでのスタンバイ電流が増加することがある。
また、第１のＰ型拡散領域は、１Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有することが好ましい。１Ｅ１９ｉｏｎｓ／ｃｍ³より高い不純物濃度の場合、接合リーク電流が増加しＬＳＩでのスタンバイ電流が増加することがある。 The first N-type diffusion region preferably has an impurity concentration of 5E19 ions / cm ³ or less. When the impurity concentration is higher than 5E19 ions / cm ³ , the junction leakage current may increase and the standby current in the LSI may increase.
The first P-type diffusion region preferably has an impurity concentration of 1E19 ions / cm ³ or less. When the impurity concentration is higher than 1E19 ions / cm ³ , the junction leakage current may increase and the standby current in the LSI may increase.

ＮＰＮラテラルバイポーラトランジスタは、ベースとしての第１のＰ型拡散領域と、第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備えている。
上記第２のＮ型拡散領域と第３のＮ型拡散領域とは、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有することが好ましい。１Ｅ２０ｉｏｎｓ／ｃｍ³より低い不純物濃度の場合、エミッター及びコレクターの抵抗が高くなるため、ＮＰＮラテラルバイポーラトランジスタのＯＮ電流が低下し、保護素子としての機能を低下させることがある。 The NPN lateral bipolar transistor includes a first P-type diffusion region as a base, a second N-type diffusion region as an emitter formed on the first P-type diffusion region, and a first P-type diffusion region. And a third N-type diffusion region as a collector.
The second N-type diffusion region and the third N-type diffusion region preferably have an impurity concentration of 1E20 ions / cm ³ or more. When the impurity concentration is lower than 1E20 ions / cm ^3, the resistance of the emitter and the collector is increased, so that the ON current of the NPN lateral bipolar transistor is lowered and the function as a protective element may be lowered.

トリガーダイオードは、カソードとしての第１のＮ型拡散領域と、第１のＮ型拡散領域上に形成されたアノードとしての第２のＰ型拡散領域とを備えている。
第２のＰ型拡散領域は、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有することが好ましい。
更に、第１のＮ型拡散領域が第３のＮ型拡散領域と直接接し、第１のＰ型拡散領域が第２のＰ型拡散領域と直接接している。第３のＮ型拡散領域は電源線に接続され、第２のＮ型拡散領域及び第１のＰ型拡散領域は接地線に接続されている。ここで、直接接しとは、電流が流れる程度に配線層を介することなく半導体基板又は半導体層内で接していることを意味する。 Trigger diode includes a first N-type diffused region of the cathode, that have a second P-type diffusion region as an anode formed on the first N-type diffused region.
The second P-type diffusion region preferably has an impurity concentration of 1E20 ions / cm ³ or more.
Further, the first N type diffusion region is in direct contact with the third N type diffusion region, and the first P type diffusion region is in direct contact with the second P type diffusion region. The third N type diffusion region is connected to the power supply line, and the second N type diffusion region and the first P type diffusion region are connected to the ground line. Here, direct contact means contact in the semiconductor substrate or semiconductor layer without passing through the wiring layer to the extent that current flows.

また、第２のＮ型拡散領域と第３のＮ型拡散領域とは、素子分離酸化膜により電気的に分離されていることが好ましい。電気的に分離されていることで、寄生ＮＰＮバイポーラトランジスタをより効果的に駆動できる。素子分離酸化膜には、ＬＯＣＯＳ膜やＳＴＩ膜をいずれも採用できる。
あるいは、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極により、電気的に分離してもよい。ゲート電極は、第２のＮ型拡散領域と第３のＮ型拡散領域とを、平面視で、第１のＰ型拡散領域を介して配置した場合、第２のＮ型拡散領域と第３のＮ型拡散領域との間の前記第１のＰ型拡散領域上に形成できる。ゲート電極の下部にはゲート絶縁膜が形成されている。また、ゲート電極の側壁にはサイドウォールスペーサーが形成されていてもよい。ゲート電極、ゲート絶縁膜及びサイドウォールスペーサーに使用できる材料は、特に限定されず、公知の材料をいずれも使用できる。 Further, it is preferable that the second N-type diffusion region and the third N-type diffusion region are electrically isolated by an element isolation oxide film. By being electrically isolated, the parasitic NPN bipolar transistor can be driven more effectively. A LOCOS film or an STI film can be used as the element isolation oxide film.
Alternatively, the second N-type diffusion region and the third N-type diffusion region may be electrically separated by the gate electrode. When the second N-type diffusion region and the third N-type diffusion region are arranged via the first P-type diffusion region in plan view, the gate electrode has the second N-type diffusion region and the third N-type diffusion region. It can be formed on the first P-type diffusion region between the N-type diffusion region. A gate insulating film is formed below the gate electrode. A sidewall spacer may be formed on the side wall of the gate electrode. The material that can be used for the gate electrode, the gate insulating film, and the sidewall spacer is not particularly limited, and any known material can be used.

第１のＰ型拡散領域上で、第２及び第３のＮ型拡散領域以外の領域には、ベース端子用Ｐ型拡散領域が形成されていてもよい。ベース端子用Ｐ型拡散領域は、１．０Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有していることが好ましい。ベース端子用Ｐ型拡散領域は、その上部の配線を介して、第２のＮ型拡散領域と接続されていてもよい。
第１のＰ型拡散領域と、第２のＰ型拡散領域と、第２のＮ型拡散領域と、第３のＮ型拡散領域とが、シリコンを含む場合、これら領域上の一部又は全部にシリサイド層を更に積層してもよい。シリサイド層を積層することで、これら領域への電圧の印加を効果的に行うことができる。シリサイド層としては、チタン、タングステン、コバルト等の高融点金属のシリサイドからなる層が挙げられる。
なお、上記において不純物濃度は、ピーク濃度を意味する。 A base terminal P-type diffusion region may be formed in a region other than the second and third N-type diffusion regions on the first P-type diffusion region. The P-type diffusion region for base terminals preferably has an impurity concentration of 1.0E20 ions / cm ³ or more. The base terminal P-type diffusion region may be connected to the second N-type diffusion region via the upper wiring.
When the first P-type diffusion region, the second P-type diffusion region, the second N-type diffusion region, and the third N-type diffusion region contain silicon, part or all of these regions Further, a silicide layer may be further laminated. By stacking the silicide layers, voltage can be effectively applied to these regions. Examples of the silicide layer include a layer made of a refractory metal silicide such as titanium, tungsten, and cobalt.
In the above, the impurity concentration means a peak concentration.

（２）静電気保護素子の製造方法
静電気保護素子は、以下のように製造できる。
まず、基体の表面層に、第１のＰ型拡散領域と、第１のＰ型拡散領域とは異なる領域に第１のＮ型拡散領域とを形成する。基体とは、上記半導体基板又は、基板と半導体層の積層体を意味する。
次に、第１のＰ型拡散領域の表面層に第２のＮ型拡散領域と第３のＮ型拡散領域とを、第３のＮ型拡散領域が第１のＮ型拡散領域と直接接するように、形成する。
更に、第１のＮ型拡散領域の表面層に第２のＰ型拡散領域を、第１のＰ型拡散領域と直接接するように、形成する。
次いで、第３のＮ型拡散領域を電源線に接続し、第２のＮ型拡散領域及び第１のＰ型拡散領域を接地線に接続する。
以上の工程により、静電気保護素子を製造できる。上記拡散領域は、静電気保護素子の項で説明した不純物濃度になるように注入エネルギー及びイオン注入量を設定することで形成できる。 (2) Manufacturing method of electrostatic protection element An electrostatic protection element can be manufactured as follows.
First, a first P-type diffusion region and a first N-type diffusion region are formed in a region different from the first P-type diffusion region on the surface layer of the substrate. The base means the semiconductor substrate or a laminate of the substrate and the semiconductor layer.
Next, the second N-type diffusion region and the third N-type diffusion region are in contact with the surface layer of the first P-type diffusion region, and the third N-type diffusion region is in direct contact with the first N-type diffusion region. So as to form.
Further, a second P-type diffusion region is formed on the surface layer of the first N-type diffusion region so as to be in direct contact with the first P-type diffusion region.
Next, the third N type diffusion region is connected to the power supply line, and the second N type diffusion region and the first P type diffusion region are connected to the ground line.
The electrostatic protection element can be manufactured through the above steps. The diffusion region can be formed by setting the implantation energy and the ion implantation amount so as to have the impurity concentration described in the section of the electrostatic protection element.

また、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極で電気的に分離する場合、以下の方法により分離できる。
即ち、ゲート電極を形成した後、ゲート電極をマスクとして、イオン注入することにより第２のＮ型拡散領域と第３のＮ型拡散領域とを形成すれば、両領域を自己整合的に形成できる。 When the second N-type diffusion region and the third N-type diffusion region are electrically separated by the gate electrode, they can be separated by the following method.
That is, if the second N-type diffusion region and the third N-type diffusion region are formed by ion implantation after forming the gate electrode, both regions can be formed in a self-aligned manner. .

（３）半導体装置
半導体装置は、上記静電気保護素子と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタとを少なくとも備えている。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、それぞれ、ウェルと、前記ウェルの表面層にチャネルを介して位置するソース及びドレインとを備えている。
ＮＭＯＳトランジスタのウェル及びチャネルは、第１のＰ型拡散領域と同一の不純物濃度を有し、ＮＭＯＳトランジスタのソース及びドレインは、第２のＮ型拡散領域及び第３のＮ型拡散領域と同一の不純物濃度を有し、ＰＭＯＳトランジスタのウェル及びチャネルが、第１のＮ型拡散領域と同一の不純物濃度を有し、ＰＭＯＳトランジスタのソース及びドレインが、第２のＰ型拡散領域と同一の不純物濃度を有している。
従って、上記半導体装置は、静電気保護素子とＣＭＯＳトランジスタとを工程数を少なくして製造可能な構成を有している。 (3) Semiconductor device The semiconductor device includes at least the electrostatic protection element and a CMOS transistor including an NMOS transistor and a PMOS transistor.
Each of the NMOS transistor and the PMOS transistor includes a well, and a source and a drain located on the surface layer of the well via a channel.
The well and channel of the NMOS transistor have the same impurity concentration as that of the first P-type diffusion region, and the source and drain of the NMOS transistor are the same as those of the second N-type diffusion region and the third N-type diffusion region. It has an impurity concentration, the well and channel of the PMOS transistor have the same impurity concentration as the first N-type diffusion region, and the source and drain of the PMOS transistor have the same impurity concentration as the second P-type diffusion region have.
Therefore, the semiconductor device has a configuration capable of manufacturing an electrostatic protection element and a CMOS transistor with a reduced number of steps.

静電気保護素子がゲート電極を備える場合は、このゲート電極が、ＣＭＯＳトランジスタを構成するゲート電極と類似の構成を有していれば、それと同時に形成できる。
ＣＭＯＳトランジスタは、固体撮像装置として使用することが好適である。従って、固体撮像装置に必要な部材（例えば、フォトダイオード、フォトトランジスタ、カラーフィルタ、レンズ等）を、上記半導体装置は備えていてもよい。 In the case where the electrostatic protection element includes a gate electrode, the gate electrode can be formed at the same time as long as the gate electrode has a configuration similar to that of the gate electrode forming the CMOS transistor.
The CMOS transistor is preferably used as a solid-state imaging device. Therefore, the semiconductor device may include members necessary for the solid-state imaging device (for example, a photodiode, a phototransistor, a color filter, and a lens).

（４）半導体装置の製造方法
半導体装置を構成する静電気保護素子とＣＭＯＳトランジスタとを構成する同一の不純物濃度を有する領域は、まとめて形成できる。具体的には、
第１のＰ型拡散領域の形成と同時に、ＮＭＯＳトランジスタのウェルを形成し、
第１のＮ型拡散領域の形成と同時に、ＰＭＯＳトランジスタのウェルを形成し、
第２のＮ型拡散領域と第３のＮ型拡散領域の形成と同時に、ＮＭＯＳトランジスタのソース及びドレインを形成すると共に、ソース及びドレイン間のチャネルを規定し、
第２のＰ型拡散領域の形成と同時に、ＰＭＯＳトランジスタのソース及びドレインを形成すると共に、ソース及びドレイン間のチャネルを規定する
ことにより製造できる。
また、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極で電気的に分離する場合、そのゲート電極は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを構成するゲートと同時に形成することができる。 (4) Manufacturing Method of Semiconductor Device Regions having the same impurity concentration that constitute the electrostatic protection element and the CMOS transistor that constitute the semiconductor device can be formed together. In particular,
Simultaneously with the formation of the first P-type diffusion region, the well of the NMOS transistor is formed,
Simultaneously with the formation of the first N-type diffusion region, the well of the PMOS transistor is formed,
Simultaneously with the formation of the second N-type diffusion region and the third N-type diffusion region, the source and drain of the NMOS transistor are formed, and the channel between the source and drain is defined.
Simultaneously with the formation of the second P-type diffusion region, the source and drain of the PMOS transistor can be formed and the channel between the source and drain can be defined.
Further, when the second N-type diffusion region and the third N-type diffusion region are electrically separated by the gate electrode, the gate electrode should be formed simultaneously with the gates constituting the NMOS transistor and the PMOS transistor. Can do.

以下、本発明の実施の形態を、図を用いて説明する。本発明は、これら実施の形態に限定されず、種々の変形が可能である。
（５）実施の形態
（第１の実施の形態）
図１に静電気保護素子の概略平面図を示す。図１では、静電気保護素子の配線は、除かれている。更に、図１の切断線Ａ−Ａ’及び切断線Ｂ−Ｂ’での概略断面図をそれぞれ、図１Ａ及び図１Ｂに示す。図中、１００はシリコン基板（Ｐ−Ｓｕｂ）、１０１は第１のＰ型拡散領域（Ｐウェル／ベース）、１０２は第１のＮ型拡散領域（Ｎウェル）、１０３は素子分離酸化膜、１０８はコンタクト、１０９はメタル配線層、１１０は第３のＮ型拡散領域（コレクター／ＮＭＯＳソースドレイン）、１１１はベース部、１１２は第２のＮ型拡散領域（エミッター／ＮＭＯＳソースドレイン）、１１３は第２のＰ型拡散領域（アノード／ＰＭＯＳソースドレイン）、１１４はベース端子用Ｐ型拡散領域、２０１はＮＰＮ（寄生）ラテラルバイポーラトランジスタ（寄生バイポーラトランジスタともいう）、２０２はウェル抵抗、２０３ａはトリガーダイオード（Ｐ＋／Ｎｗｅｌｌ型）を意味する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The present invention is not limited to these embodiments, and various modifications can be made.
(5) Embodiment (First Embodiment)
FIG. 1 shows a schematic plan view of the electrostatic protection element. In FIG. 1, the wiring of the electrostatic protection element is removed. Furthermore, schematic sectional views taken along the cutting line AA ′ and the cutting line BB ′ in FIG. 1 are shown in FIGS. 1A and 1B, respectively. In the figure, 100 is a silicon substrate (P-Sub), 101 is a first P type diffusion region (P well / base), 102 is a first N type diffusion region (N well), 103 is an element isolation oxide film, 108 is a contact, 109 is a metal wiring layer, 110 is a third N type diffusion region (collector / NMOS source / drain), 111 is a base part, 112 is a second N type diffusion region (emitter / NMOS source / drain), 113 Is a second P-type diffusion region (anode / PMOS source / drain), 114 is a P-type diffusion region for base terminals, 201 is an NPN (parasitic) lateral bipolar transistor (also referred to as a parasitic bipolar transistor), 202 is a well resistance, and 203a is Trigger diode (P + / Nwell type) is meant.

シリコン基板１００上に、素子分離酸化膜１０３で区画された寄生バイポーラトランジスタ２０１のエミッター（第２のＮ型拡散領域）１１２とコレクター（第３のＮ型拡散領域）１１０が形成されている。これら領域は、ＮＭＯＳトランジスタのソース・ドレインと同時に形成されている。
また、寄生バイポーラトランジスタ２０１のベース部１１１は、ＮＭＯＳトランジスタのウェル（Ｐウェル：１０１）と同時に形成されている。ベース端子用Ｐ型拡散領域１１４及びエミッター１１２は、グランウンド電位（ＧＮＤ）に繋がり、コレクター１１０はグランウンド電位に対して正電位となる電源線（ＶＤＤ線）もしくは入出力パッドに繋がる。 On the silicon substrate 100, an emitter (second N-type diffusion region) 112 and a collector (third N-type diffusion region) 110 of a parasitic bipolar transistor 201 partitioned by an element isolation oxide film 103 are formed. These regions are formed simultaneously with the source / drain of the NMOS transistor.
The base 111 of the parasitic bipolar transistor 201 is formed simultaneously with the well (P well: 101) of the NMOS transistor. The base terminal P-type diffusion region 114 and the emitter 112 are connected to a ground potential (GND), and the collector 110 is connected to a power supply line (VDD line) or an input / output pad having a positive potential with respect to the ground potential.

更に、コレクター１１０側の領域の一部にＰＭＯＳトランジスタのウェル（Ｎウェル：１０２）と同時に形成された第１のＮ型拡散領域１０２を備え、第１のＮ型拡散領域１０２上にＰＭＯＳトランジスタのソース・ドレインと同時に形成された第２のＰ型拡散領域１１３を備えている。第１のＮ型拡散領域１０２はカソード、第２のＰ型拡散領域１１３はアノードとしてダイオードを構成する。コレクターとしての第３のＮ型拡散領域１１０とカソードとしての第１のＮ型拡散領域１０２（Ｎウェル）、及び第１のＰ型拡散領域１０１（Ｐウェル）とアノードとしての第２のＰ型拡散領域１１３はそれぞれシリコン基板内部で電気的に繋がっている。
また、図１Ａと図１Ｂ中のＸ１とＸ１'は同じ第１のＰ型拡散領域１０１と、Ｙ１とＹ１'は同じ第１のＮ型拡散領域１０２と、それぞれ電気的に接続されている。 Furthermore, a first N-type diffusion region 102 formed at the same time as the well (N well: 102) of the PMOS transistor is provided in a part of the region on the collector 110 side, and the PMOS transistor is formed on the first N-type diffusion region 102. A second P-type diffusion region 113 formed simultaneously with the source / drain is provided. The first N-type diffusion region 102 constitutes a diode, and the second P-type diffusion region 113 constitutes a diode. Third N-type diffusion region 110 as a collector and first N-type diffusion region 102 (N-well) as a cathode, and first P-type diffusion region 101 (P-well) and a second P-type as an anode Each diffusion region 113 is electrically connected inside the silicon substrate.
1A and 1B, X1 and X1 ′ are electrically connected to the same first P-type diffusion region 101, and Y1 and Y1 ′ are electrically connected to the same first N-type diffusion region 102, respectively.

静電気保護素子としての動作を以下に説明する。
例えば、入出力パッドから入った静電気の正の電荷によるサージはメタル配線層１０９を通してコレクター１１０の電位を上げる。次に、シリコン基板内部で電気的に接続されている第２のＮ型拡散領域、つまりトリガーダイオードのカソード１０２の電位を上げる。カソード１０２の電位がトリガーダイオード２０３ａにアバランシェ降伏を生じさせ、急激に電流Ｉ１がトリガーダイオード２０３ａのアノード１１３側に流れる。電流Ｉ１はトリガーダイオード２０３ａのアノード１１３、つまり第２のＰ型拡散領域から、シリコン基板内部で電気的に接続されている第１のＰ型拡散領域、つまりＰウェル１０１に流れ、更にベース端子用Ｐ型拡散領域１１４からグランウンド端子に流れ込む。このとき、寄生バイポーラトランジスタ２０１のベース部１１１からベース端子用Ｐ型拡散領域までの第１のＰ型拡散領域１０１のウェル抵抗２０２の抵抗値Ｒ１と電流Ｉ１の積に等しい電圧が、寄生ＮＰＮバイポーラトランジスタ２０１のベース部１１１の電位：Ｖｂを上昇させる。電位：Ｖｂが約０．６Ｖ以上となったときに、寄生バイポーラトランジスタ２０１が点灯する。点灯の結果、静電気の電荷をグランウンド端子に放電させることができ、ＣＭＯＳトランジスタの内部回路をサージによる破壊から保護できる。 The operation as an electrostatic protection element will be described below.
For example, a surge caused by static positive charges entering from the input / output pad raises the potential of the collector 110 through the metal wiring layer 109. Next, the potential of the second N-type diffusion region electrically connected inside the silicon substrate, that is, the cathode 102 of the trigger diode is raised. The potential of the cathode 102 causes an avalanche breakdown in the trigger diode 203a, and the current I1 suddenly flows to the anode 113 side of the trigger diode 203a. The current I1 flows from the anode 113 of the trigger diode 203a, that is, the second P-type diffusion region, to the first P-type diffusion region that is electrically connected inside the silicon substrate, that is, the P well 101, and further for the base terminal. The P-type diffusion region 114 flows into the ground terminal. At this time, a voltage equal to the product of the resistance value R1 of the well resistance 202 of the first P-type diffusion region 101 and the current I1 from the base portion 111 of the parasitic bipolar transistor 201 to the P-type diffusion region for base terminal is a parasitic NPN bipolar. The potential Vb of the base portion 111 of the transistor 201 is increased. When the potential: Vb becomes about 0.6 V or more, the parasitic bipolar transistor 201 is turned on. As a result of lighting, electrostatic charges can be discharged to the ground terminal, and the internal circuit of the CMOS transistor can be protected from destruction due to surge.

第１の実施の形態においては、トリガーダイオード２０３ａとして、図８で示すような特性をもつＮ＋／Ｐｗｅｌｌ型のダイオードに比べて、アバランシェ降伏電圧が１（Ｖ）以上低くなるように形成されたＰ＋／Ｎｗｅｌｌ型のダイオードを用いることができる。このようなダイオードを使用すれば、寄生バイポーラトランジスタ２０１をより低い電圧で点灯させることができるので、寄生バイポーラトランジスタ２０１をＯＮしやすくなる。
更に、Ｐ＋／Ｎｗｅｌｌ型のダイオード２０３ａと寄生バイポーラトランジスタ２０１の接続をシリコン基板内部で行うことで、構造の簡略化と金属系材料を用いた配線より高い信頼性が得られる。 In the first embodiment, as the trigger diode 203a, a P + formed so that the avalanche breakdown voltage is 1 (V) or more lower than the N + / Pwell type diode having the characteristics shown in FIG. A / Nwell type diode can be used. If such a diode is used, the parasitic bipolar transistor 201 can be lit at a lower voltage, so that the parasitic bipolar transistor 201 can be easily turned on.
Further, by connecting the P + / Nwell type diode 203a and the parasitic bipolar transistor 201 inside the silicon substrate, the structure can be simplified and higher reliability than the wiring using the metal material can be obtained.

図２−１〜２−９は第１の実施の形態の静電気保護素子を含む半導体装置の製造方法の概略工程断面図である。図２−１〜２−９中、図（ａ）は静電気保護素子のＮＰＮラテラルバイポーラトランジスタ部、図（ｂ）はＰ＋／Ｎトリガーダイオード部、図（ｃ）はＮＭＯＳトランジスタ部、図（ｄ）はＰＭＯＳトランジスタ部、のそれぞれの概略断面図を意味する。 2-1 to 2-9 are schematic process cross-sectional views of the manufacturing method of the semiconductor device including the electrostatic protection element of the first embodiment. 2-1 to 2-9, (a) is the NPN lateral bipolar transistor part of the electrostatic protection element, (b) is the P + / N trigger diode part, (c) is the NMOS transistor part, and (d) is the figure. Means a schematic sectional view of each of the PMOS transistor portions.

図２−１（ａ）〜（ｄ）に示すように、シリコン基板１００上に公知の方法を用いて素子分離酸化膜１０３を、例えば３００ｎｍの膜厚で形成する。ＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５１をマスクとし、Ｐ型不純物、例えばボロンを２００ＫｅＶで２Ｅ１３／ｃｍ²及び３０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｐウェル及びＮＭＯＳチャネル注入領域となる第１のＰ型拡散領域１０１を形成する。 As shown in FIGS. 2A to 2D, an element isolation oxide film 103 is formed with a film thickness of, for example, 300 nm on a silicon substrate 100 using a known method. Using a photoresist 151 in which a predetermined region of the NPN lateral bipolar transistor portion and the NMOS transistor portion is opened as a mask, a P-type impurity, for example, boron is 2E13 / cm ² at 200 KeV and 1.5E13 / cm ^{2 at} 30 KeV. Ions are implanted into the substrate to form a first P-type diffusion region 101 serving as a P well and an NMOS channel implantation region.

フォトレジスト１５１を除去後、図２−２（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のコレクター、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５２をマスクとし、Ｎ型不純物、例えばリンを４５０ＫｅＶで２Ｅ１３／ｃｍ²及び４０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｎウェル及びＰＭＯＳチャネル注入領域となる第１のＮ型拡散領域１０２を形成する。 After the removal of the photoresist 151, as shown in FIGS. 2-2 (a) to (d), a photo in which predetermined regions of the collector of the NPN lateral bipolar transistor part, the P + / N trigger diode part, and the PMOS transistor part are opened. the resist 152 as a mask, N-type impurity, for example phosphorus 2E13 / cm ² and an ion-implanted into the silicon substrate under the conditions of 1.5E13 / cm ² at 40KeV at 450 keV, first as a N-well and the PMOS channel implant region An N-type diffusion region 102 is formed.

フォトレジスト１５２を除去後、図２−３（ａ）〜（ｄ）に示すように、ゲート絶縁膜１０４、ゲート電極用ポリシリコン膜をウェハー表面に形成し、フォトレジスト１５３をマスクとして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極１０５を形成する。
フォトレジスト１５３を除去後、図２−４（ａ）〜（ｄ）に示すように、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５４をマスクとし、イオン注入法でＮＭＯＳＬＤＤ領域１２１及びＮＭＯＳＨＡＬＯ注入領域１２２を形成する。例えばＬＤＤ領域はヒ素を５ＫｅＶで１Ｅ１５／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はボロンを２０ＫｅＶ、２．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。 After removing the photoresist 152, as shown in FIGS. 2A to 2D, a gate insulating film 104 and a polysilicon film for a gate electrode are formed on the wafer surface, and an NMOS transistor is formed using the photoresist 153 as a mask. Then, the gate electrode 105 of the PMOS transistor is formed.
After removing the photoresist 153, as shown in FIGS. 2-4 (a) to (d), the NPN lateral bipolar transistor portion excluding the base terminal P-type diffusion region and the photoresist 154 in which the NMOS transistor portion is opened are masked. Then, the NMOS LDD region 121 and the NMOS HALO implantation region 122 are formed by ion implantation. For example, the LDD region is formed by implanting arsenic at 5 KeV under the condition of 1E15 / cm ² , and the HALO region is implanted with boron at 20 KeV and 2.5E13 / cm ² at an inclination angle of 25 degrees every 90 degrees. It is formed by performing under the condition of performing four rotation steps.

フォトレジスト１５４を除去後、図２−５（ａ）〜（ｄ）に示すように、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５５をマスクとし、イオン注入法でＰＭＯＳＬＤＤ領域１２３及びＰＭＯＳＨＡＬＯ注入領域１２４を形成する。例えばＬＤＤ領域はＢＦ₂を５ＫｅＶで２．５Ｅ１４／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はリンを４５ＫｅＶ、７．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。 After removing the photoresist 154, as shown in FIGS. 2-5 (a) to (d), ion implantation is performed using the photoresist 155 in which predetermined regions of the P + / N trigger diode portion and the PMOS transistor portion are opened as a mask. The PMOS LDD region 123 and the PMOS HALO implantation region 124 are formed by this method. For example, the LDD region is formed by implanting BF ₂ at 5 KeV under the condition of 2.5E14 / cm ² , and the HALO region is phosphorous implanted at 45 KeV and 7.5E13 / cm ² at an inclination angle of 25 degrees. It is formed by performing under the condition of performing four rotation steps every 90 degrees.

フォトレジスト１５４を除去後、図２−６（ａ）〜（ｄ）に示すように、公知の方法を用いてシリコン窒化膜からなるゲート電極のサイドウォールスペーサー１０６を形成する。この後、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５６をマスクとし、イオン注入法で第２及び３のＮ型拡散領域１１０と１１２を形成する。例えば砒素を５０ＫｅＶで５．０Ｅ１５／ｃｍ²の条件で注入することで形成する。 After removing the photoresist 154, as shown in FIGS. 2-6 (a) to (d), a sidewall spacer 106 of a gate electrode made of a silicon nitride film is formed using a known method. Thereafter, the second and third N-type diffusion regions 110 and 112 are formed by ion implantation using the photoresist 156 in which the NPN lateral bipolar transistor portion and the NMOS transistor portion except the P-type diffusion region for the base terminal are opened as a mask. To do. For example, it is formed by implanting arsenic at 50 KeV under the condition of 5.0E15 / cm ² .

フォトレジスト１５６を除去後、図２−７（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のベース端子用Ｐ型拡散領域、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５７をマスクとし、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する。例えばボロンを２ＫｅＶで３．０Ｅ１５／ｃｍ²の条件で行う。 After removing the photoresist 156, as shown in FIGS. 2-7 (a) to (d), the P-type diffusion region for the base terminal of the NPN lateral bipolar transistor part, the P + / N trigger diode part, and the predetermined part of the PMOS transistor part The second P-type diffusion region 113 and the base terminal P-type diffusion region 114 are formed by ion implantation using the photoresist 157 with the region opened as a mask. For example, boron is performed at 2 KeV under the condition of 3.0E15 / cm ² .

ここで、もし、Ｐ＋／Ｎトリガーダイオードの降伏電圧がＮＭＯＳのソース・ドレイン部等の箇所に形成されるＮ＋／Ｐ接合の降伏電圧より高くなる場合は、第２及び第３のＮ型拡散領域形成時に接合を緩和するような注入を追加し、Ｎ＋／Ｐ接合の降伏電圧を高くする。例えばリンを５０ＫｅＶで６．０Ｅ１３／ｃｍ²程度の条件での注入を追加する。もしくは、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する注入での注入量を増加する。例えば、１．０Ｅ１５／ｃｍ²程度増加する。 Here, if the breakdown voltage of the P + / N trigger diode is higher than the breakdown voltage of the N + / P junction formed in the source / drain portion of the NMOS, the second and third N-type diffusion regions Implantation that relaxes the junction during formation is added to increase the breakdown voltage of the N + / P junction. For example, phosphorus is implanted under conditions of about 6.0E13 / cm ² at 50 KeV. Alternatively, the implantation amount in the implantation for forming the second P-type diffusion region 113 and the base terminal P-type diffusion region 114 by ion implantation is increased. For example, it increases by about 1.0E15 / cm ² .

フォトレジスト１５７を除去後、注入した不純物を活性化させるために１０２０℃で１０秒程度のアニールをおこなう。次いで、図２−８（ａ）〜（ｄ）に示すように、シリコン及びポリシリコン表面にシリサイド膜１０７を形成する。ＮＰＮラテラルバイポーラトランジスタ部において、シリサイド膜をなくすと、ＮＰＮラテラルバイポーラトランジスタの破壊耐圧が向上する。しかし、点灯時の抵抗が増加し、放電効率が低下する。従って、破壊耐圧と放電効率の面からシリサイド膜を形成するかどうか選択する。 After removing the photoresist 157, annealing is performed at 1020 ° C. for about 10 seconds in order to activate the implanted impurities. Next, as shown in FIGS. 2-8 (a) to (d), a silicide film 107 is formed on the silicon and polysilicon surfaces. If the silicide film is eliminated from the NPN lateral bipolar transistor portion, the breakdown voltage of the NPN lateral bipolar transistor is improved. However, the resistance during lighting increases and the discharge efficiency decreases. Accordingly, whether to form a silicide film is selected from the viewpoint of breakdown voltage and discharge efficiency.

その後、図２−９（ａ）〜（ｄ）に示すように公知の技術を用いて配線１０８と１０９を形成する。エミッター１１２とベース端子用Ｐ型拡散領域１１４から引き出された配線はまとめて、ＧＮＤに接続され、一方、コレクター１１０から引き出された配線は相対的に電位の高いＶＤＤ線や入出力線に接続される。
以上の工程により、静電気保護素子を含む半導体装置を形成できる。 Thereafter, as shown in FIGS. 2-9 (a) to (d), wirings 108 and 109 are formed using a known technique. Wirings drawn from the emitter 112 and the base terminal P-type diffusion region 114 are collectively connected to GND, while the wiring drawn from the collector 110 is connected to a VDD line or an input / output line having a relatively high potential. The
Through the above steps, a semiconductor device including an electrostatic protection element can be formed.

（第２の実施の形態）
図３に静電気保護素子の概略平面図を示す。図３では、静電気保護素子の配線は、除かれている。更に、図３の切断線Ａ−Ａ’及び切断線Ｂ−Ｂ’での概略断面図をそれぞれ、図３Ａ及び図３Ｂに示す。図３、１０４はゲート絶縁膜、１０５はゲート電極、１０６はサイドウォールスペーサーを意味する。他の参照番号は、図１と同じ。
第１の実施の形態からの変更点は、ＮＰＮラテラルバイポーラトランジスタのエミッター１１２、ベース１０１、コレクター１１０の分離を素子分離酸化膜１０３に代えてゲート電極１０５で行っていることである。静電気保護素子の動作は、第１の実施の形態と同様である。 (Second Embodiment)
FIG. 3 shows a schematic plan view of the electrostatic protection element. In FIG. 3, the wiring of the electrostatic protection element is removed. 3A and 3B are schematic cross-sectional views taken along the cutting line AA ′ and the cutting line BB ′ in FIG. 3, respectively. 3 and 104 are gate insulating films, 105 is a gate electrode, and 106 is a sidewall spacer. Other reference numbers are the same as those in FIG.
The change from the first embodiment is that the emitter 112, base 101, and collector 110 of the NPN lateral bipolar transistor are separated by the gate electrode 105 instead of the element isolation oxide film 103. The operation of the electrostatic protection element is the same as that of the first embodiment.

図４−１〜４−９は第２の実施の形態の静電気保護素子を含む半導体装置の製造方法の概略工程断面図である。図４−１〜４−９中、図（ａ）は静電気保護素子のＮＰＮラテラルバイポーラトランジスタ部、図（ｂ）はＰ＋／Ｎトリガーダイオード部、図（ｃ）はＮＭＯＳトランジスタ部、図（ｄ）はＰＭＯＳトランジスタ部、のそれぞれの概略断面図を意味する。
図４−１（ａ）〜（ｄ）に示すように、シリコン基板１００上に公知の方法を用いて素子分離酸化膜１０３を、例えば３００ｎｍの膜厚で形成し、ＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５１をマスクとし、Ｐ型不純物、例えばボロンを２００ＫｅＶで２Ｅ１３／ｃｍ²及び３０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｐウェル及びＮＭＯＳチャネル注入領域となる第１のＰ型拡散領域１０１を形成する。 FIGS. 4-1 to 4-9 are schematic process cross-sectional views of the method for manufacturing the semiconductor device including the electrostatic protection element of the second embodiment. 4-1 to 4-9, (a) is an NPN lateral bipolar transistor part of the electrostatic protection element, (b) is a P + / N trigger diode part, (c) is an NMOS transistor part, and (d) is a figure. Means a schematic sectional view of each of the PMOS transistor portions.
As shown in FIGS. 4A to 4D, an element isolation oxide film 103 is formed with a film thickness of, for example, 300 nm on a silicon substrate 100 using a known method, and an NPN lateral bipolar transistor portion and an NMOS are formed. the photoresist 151 in which a predetermined region of the transistor portion is opened as a mask, P-type impurity, such as boron is ion-implanted into the silicon substrate at 1.5E13 / cm ² conditions at 2E13 / cm ² and 30KeV at 200 KeV, P A first P-type diffusion region 101 to be a well and NMOS channel implantation region is formed.

フォトレジスト１５１を除去後、図４−２（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のコレクター、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５２をマスクとし、Ｎ型不純物、例えばリンを４５０ＫｅＶで２Ｅ１３／ｃｍ²及び４０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｎウェル及びＰＭＯＳチャネル注入領域となる第１のＮ型拡散領域１０２を形成する。 After the photoresist 151 is removed, as shown in FIGS. 4-2 (a) to (d), a photo in which predetermined regions of the collector of the NPN lateral bipolar transistor part, the P + / N trigger diode part, and the PMOS transistor part are opened. the resist 152 as a mask, N-type impurity, for example phosphorus 2E13 / cm ² and an ion-implanted into the silicon substrate under the conditions of 1.5E13 / cm ² at 40KeV at 450 keV, first as a N-well and the PMOS channel implant region An N-type diffusion region 102 is formed.

フォトレジスト１５２を除去後、図４−３（ａ）〜（ｄ）に示すように、ゲート絶縁膜１０４、ゲート電極用ポリシリコン膜をウェハー表面に形成し、フォトレジスト１５３をマスクとして、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びＮＰＮラテラルバイポーラトランジスタのエミッターとコレクターを分離するためのゲート電極１０５を形成する。 After removing the photoresist 152, as shown in FIGS. 4-3 (a) to (d), a gate insulating film 104 and a polysilicon film for a gate electrode are formed on the wafer surface, and an NMOS transistor is formed using the photoresist 153 as a mask. A gate electrode 105 for separating the emitter and collector of the PMOS transistor and the NPN lateral bipolar transistor is formed.

フォトレジスト１５３を除去後、図４−４（ａ）〜（ｄ）に示すように、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５４をマスクとし、イオン注入法でＮＭＯＳＬＤＤ領域１２１及びＮＭＯＳＨＡＬＯ領域１２２を形成する。例えばＬＤＤ領域はヒ素を５ＫｅＶで１Ｅ１５／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はボロンを２０ＫｅＶで２．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。 After removing the photoresist 153, as shown in FIGS. 4-4A to 4D, the NPN lateral bipolar transistor portion excluding the base terminal P-type diffusion region and the photoresist 154 in which the NMOS transistor portion is opened are masked. Then, the NMOS LDD region 121 and the NMOS HALO region 122 are formed by ion implantation. For example, the LDD region is formed by implanting arsenic at 5 KeV under the condition of 1E15 / cm ² , and the HALO region is boron implanted by 20 KeV at 2.5E13 / cm ² at an inclination angle of 25 degrees every 90 degrees. It is formed by performing under the condition of performing four rotation steps.

フォトレジスト１５４を除去後、図４−５（ａ）〜（ｄ）に示すように、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５５をマスクとし、イオン注入法でＬＤＤ領域１２３及びＨＡＬＯ注入領域１２４を形成する。例えばＰＭＯＳＬＤＤ領域はＢＦ₂を５ＫｅＶで２．５Ｅ１４／ｃｍ²の条件でイオン注入することで形成し、ＰＭＯＳＨＡＬＯ領域はリンを４５ＫｅＶ、７．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。 After removing the photoresist 154, as shown in FIGS. 4-5 (a) to (d), ion implantation is performed using the photoresist 155 in which predetermined regions of the P + / N trigger diode portion and the PMOS transistor portion are opened as a mask. The LDD region 123 and the HALO implantation region 124 are formed by the method. For example, the PMOS LDD region is formed by ion implantation of BF ₂ at 5 KeV under the condition of 2.5E14 / cm ² , and the PMOS HALO region is formed by ion implantation at 45 KeV and 7.5E13 / cm ² with a tilt angle of 25 degrees. And forming under the condition of performing four rotation steps every 90 degrees.

フォトレジスト１５４を除去後、図４−６（ａ）〜（ｄ）に示すように、公知の方法を用いてシリコン窒化膜からなるゲート電極のサイドウォールスペーサー１０６を形成する。この後、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５６をマスクとし、イオン注入法で第２及び３のＮ型拡散領域１１０と１１２を形成する。例えば砒素を５０ＫｅＶで５．０Ｅ１５／ｃｍ²の条件で行う。 After removing the photoresist 154, as shown in FIGS. 4-6 (a) to (d), the sidewall spacer 106 of the gate electrode made of a silicon nitride film is formed by using a known method. Thereafter, the second and third N-type diffusion regions 110 and 112 are formed by ion implantation using the photoresist 156 in which the NPN lateral bipolar transistor portion and the NMOS transistor portion except the P-type diffusion region for the base terminal are opened as a mask. To do. For example, arsenic is performed at 50 KeV under the condition of 5.0E15 / cm ² .

フォトレジスト１５６を除去後、図４−７に示すように、ＮＰＮラテラルバイポーラトランジスタ部のベース端子用Ｐ型拡散領域、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタの所定の領域が開口されたフォトレジスト１５７をマスクとし、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する。例えばボロンを２ＫｅＶで３．０Ｅ１５／ｃｍ²の条件で行う。 After removing the photoresist 156, as shown in FIG. 4-7, a photoresist 157 in which predetermined regions of the P-type diffusion region for the base terminal of the NPN lateral bipolar transistor portion, the P + / N trigger diode portion, and the PMOS transistor are opened. As a mask, the second P type diffusion region 113 and the base terminal P type diffusion region 114 are formed by ion implantation. For example, boron is performed at 2 KeV under the condition of 3.0E15 / cm ² .

フォトレジスト１５７を除去後、注入した不純物を活性化させるために１０２０℃で１０秒程度のアニールをおこなう。次いで、図４−８（ａ）〜（ｄ）に示すように、シリコン及びポリシリコン表面にシリサイド膜１０７を形成する。ＮＰＮラテラルバイポーラトランジスタ部において、シリサイド膜を無くすと、ＮＰＮラテラルバイポーラトランジスタの破壊耐圧が向上する。しかし、点灯時の抵抗が増加し、放電効率が低下する。従って、破壊耐圧と放電効率の面からシリサイド膜を形成するかどうか選択する。 After removing the photoresist 157, annealing is performed at 1020 ° C. for about 10 seconds in order to activate the implanted impurities. Next, as shown in FIGS. 4-8A to 4D, a silicide film 107 is formed on the silicon and polysilicon surfaces. If the silicide film is eliminated from the NPN lateral bipolar transistor portion, the breakdown voltage of the NPN lateral bipolar transistor is improved. However, the resistance during lighting increases and the discharge efficiency decreases. Accordingly, whether to form a silicide film is selected from the viewpoint of breakdown voltage and discharge efficiency.

その後、図４−９（ａ）〜（ｄ）に示すように公知の技術を用いてコンタクト１０８とメタル配線層１０９を形成する。エミッター１１２とベース端子用Ｐ型拡散領域１１４及びＮＰＮラテラルバイポーラトランジスタ上に形成されたゲート電極１０６から引き出された配線はまとめて、ＧＮＤに接続され、一方、コレクター１１０から引き出された配線は相対的に電位の高いＶＤＤ線や入出力線に接続される。
以上の工程により、静電気保護素子を含む半導体装置を形成できる。
第２の実施の形態では、第１の実施の形態に比べて、ＮＰＮラテラルバイポーラトランジスタのベース距離を小さくできるために、静電気保護素子の点灯時の抵抗を小さくできる。 Thereafter, as shown in FIGS. 4-9 (a) to (d), a contact 108 and a metal wiring layer 109 are formed using a known technique. The wirings drawn from the emitter 112, the base terminal P-type diffusion region 114, and the gate electrode 106 formed on the NPN lateral bipolar transistor are collectively connected to GND, while the wiring drawn from the collector 110 is relatively Are connected to a VDD line or an input / output line having a high potential.
Through the above steps, a semiconductor device including an electrostatic protection element can be formed.
In the second embodiment, the base distance of the NPN lateral bipolar transistor can be reduced as compared with the first embodiment, so that the resistance when the electrostatic protection element is turned on can be reduced.

第１の実施の形態の静電気保護素子の概略平面図である。It is a schematic plan view of the electrostatic protection element of the first embodiment. 図１の静電気保護素子の切断線Ａ−Ａ’の概略断面図である。It is a schematic sectional drawing of the cutting line A-A 'of the electrostatic protection element of FIG. 図１の静電気保護素子の切断線Ｂ−Ｂ’の概略断面図である。It is a schematic sectional drawing of the cutting plane line B-B 'of the electrostatic protection element of FIG. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional view of the manufacturing method of the semiconductor device of a 1st embodiment. 第２の実施の形態の静電気保護素子の概略平面図である。It is a schematic plan view of the electrostatic protection element of 2nd Embodiment. 図３の静電気保護素子の切断線Ａ−Ａ’の概略断面図である。FIG. 4 is a schematic cross-sectional view taken along section line A-A ′ of the electrostatic protection element of FIG. 3. 図３の静電気保護素子の切断線Ｂ−Ｂ’の概略断面図である。It is a schematic sectional drawing of the cutting plane line B-B 'of the electrostatic protection element of FIG.

第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。It is a schematic process sectional drawing of the manufacturing method of the semiconductor device of 2nd Embodiment. 静電気保護素子を含む半導体装置の等価回路図である。It is an equivalent circuit diagram of a semiconductor device including an electrostatic protection element. 従来の静電気保護素子の概略断面図である。It is a schematic sectional drawing of the conventional electrostatic protection element. 従来の静電気保護素子の概略断面図である。It is a schematic sectional drawing of the conventional electrostatic protection element. Ｐ＋／Ｎｗｅｌｌ型トリガーダイオードの電圧−電流特性図である。It is a voltage-current characteristic view of a P + / Nwell type trigger diode.

Explanation of symbols

１００シリコン基板（Ｐ−Ｓｕｂ）
１０１第１のＰ型拡散領域（Ｐウェル／ベース）
１０２第１のＮ型拡散領域（Ｎウェル）
１０３素子分離酸化膜
１０４ゲート絶縁膜
１０５ゲート電極
１０６サイドウォールスペーサー
１０７シリサイド膜
１０８コンタクト
１０９メタル配線層
１１０第３のＮ型拡散領域（コレクター／ＮＭＯＳソースドレイン）
１１１ベース部
１１２第２のＮ型拡散領域（エミッター／ＮＭＯＳソース・ドレイン）
１１３第２のＰ型拡散領域（アノード／ＰＭＯＳソースドレイン）
１１４ベース端子用Ｐ型拡散領域
１１５追加Ｎ型拡散層
１１６追加Ｐ型拡散層 100 Silicon substrate (P-Sub)
101 First P-type diffusion region (P well / base)
102 First N-type diffusion region (N well)
103 Device isolation oxide film 104 Gate insulating film 105 Gate electrode 106 Side wall spacer 107 Silicide film 108 Contact 109 Metal wiring layer 110 Third N type diffusion region (collector / NMOS source drain)
111 base portion 112 second N-type diffusion region (emitter / NMOS source-drain)
113 Second P-type diffusion region (anode / PMOS source drain)
114 P-type diffusion region for base terminal 115 Additional N-type diffusion layer 116 Additional P-type diffusion layer

１２１ＮＭＯＳＬＤＤ領域
１２２ＮＭＯＳＨＡＬＯ領域
１２３ＰＭＯＳＬＤＤ領域
１２４ＰＭＯＳＨＡＬＯ領域
１５１〜１５７フォトレジスト
２００静電気保護素子
２０１ＮＰＮ（寄生）ラテラルバイポーラトランジスタ
２０２ウェル抵抗
２０３トリガーダイオード
２０３ａトリガーダイオード（Ｐ＋／Ｎｗｅｌｌ型）
２０３ｂトリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）
２０３ｃ追加注入有トリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）
２０４ＰＭＯＳトランジスタ
２０５ＮＭＯＳトランジスタ
２０６保護ダイオード
２０７入出力パッド
２０８内部回路
２０９放電の経路 121 NMOS LDD region 122 NMOS HALO region 123 PMOS LDD region 124 PMOS HALO regions 151-157 Photoresist 200 Electrostatic protection element 201 NPN (parasitic) lateral bipolar transistor 202 Well resistor 203 Trigger diode 203a Trigger diode (P + / Nwell type)
203b Trigger diode (N + / Pwell type)
203c Trigger diode with additional injection (N + / Pwell type)
204 PMOS transistor 205 NMOS transistor 206 Protection diode 207 Input / output pad 208 Internal circuit 209 Discharge path

Claims

From an NPN lateral bipolar transistor including a first P-type diffusion region as a component, and a trigger diode including a first N-type diffusion region formed as a component in a region different from the first P-type diffusion region Become
The NPN lateral bipolar transistor includes a first P-type diffusion region as a base, a second N-type diffusion region as an emitter formed on the first P-type diffusion region, and the first P-type diffusion region. A third N type diffusion region as a collector formed on the type diffusion region,
Wherein the trigger diode comprises a first N-type diffusion region as a cathode, and a pre-Symbol second P-type diffusion region as an anode formed on the first N-type diffusion region,
The first N-type diffusion region is in direct contact with the third N-type diffusion region and the first P-type diffusion region is in direct contact with the second P-type diffusion region;
The electrostatic protection element, wherein the third N-type diffusion region is connected to a power supply line, and the second N-type diffusion region and the first P-type diffusion region are connected to a ground line.

The electrostatic protection element according to claim 1, wherein the second N-type diffusion region and the third N-type diffusion region have an impurity concentration of 1E20 ions / cm ³ or more.

The electrostatic protection element according to claim 1, wherein the first P-type diffusion region has an impurity concentration of 1E19 ions / cm ³ or less.

The electrostatic protection element according to claim 1, wherein the second N-type diffusion region has an impurity concentration lower than that of the second P-type diffusion region.

The electrostatic protection element according to claim 1, wherein the first N-type diffusion region has an impurity concentration of 5E19 ions / cm ³ or less.

The electrostatic protection element according to claim 1, wherein the second P-type diffusion region has an impurity concentration of 1E20 ions / cm ³ or more.

The electrostatic protection element according to claim 1, wherein the second N-type diffusion region and the third N-type diffusion region are electrically separated by an element isolation oxide film.

The second N-type diffusion region and the third N-type diffusion region are arranged via the first P-type diffusion region in plan view, and the second N-type diffusion region and the third N-type diffusion region are arranged. The gate electrode is provided on the first P-type diffusion region between the first and second diffusion regions, and the second N-type diffusion region and the third N-type diffusion region are electrically connected by the gate electrode. The electrostatic protection element according to claim 1, which is separated into two.

The first P-type diffusion region, the second P-type diffusion region, the second N-type diffusion region, and the third N-type diffusion region contain silicon, and one on the region The electrostatic protection element according to claim 1, further comprising a silicide layer in part or all.

An electrostatic protection element according to any one of claims 1 to 9, and a CMOS transistor composed of an NMOS transistor and a PMOS transistor,
Each of the NMOS transistor and the PMOS transistor includes a well, and a source and a drain located on a surface layer of the well via a channel,
The well and channel of the NMOS transistor have the same impurity concentration as the first P-type diffusion region;
The source and drain of the NMOS transistor have the same impurity concentration as the second N-type diffusion region and the third N-type diffusion region;
The well and channel of the PMOS transistor have the same impurity concentration as the first N-type diffusion region;
A semiconductor device characterized in that the source and drain of the PMOS transistor have the same impurity concentration as the second P-type diffusion region.

The semiconductor device according to claim 10, wherein the CMOS transistor is a solid-state imaging device.

It is a manufacturing method of the electrostatic protection element according to any one of claims 1 to 9,
Forming a first P-type diffusion region in a surface layer of a substrate and a first N-type diffusion region in a region different from the first P-type diffusion region;
The surface layer of the first P-type diffusion region is in contact with the second N-type diffusion region and the third N-type diffusion region, and the third N-type diffusion region is in direct contact with the first N-type diffusion region. And the step of forming,
Forming a second P-type diffusion region on the surface layer of the first N-type diffusion region so as to be in direct contact with the first P-type diffusion region; and connecting the third N-type diffusion region to a power line And connecting the second N-type diffusion region and the first P-type diffusion region to a ground line.

The second N-type diffusion region and the third N-type diffusion region are arranged via the first P-type diffusion region in plan view, and the second N-type diffusion region and the third N-type diffusion region are arranged. The gate electrode is provided on the first P-type diffusion region between the first and second diffusion regions, and the second N-type diffusion region and the third N-type diffusion region are electrically connected by the gate electrode. Separated into
13. The method for manufacturing an electrostatic protection element according to claim 12, wherein the second N-type diffusion region and the third N-type diffusion region are formed in a self-aligning manner using the gate electrode as a mask.

It is a manufacturing method of the semiconductor device according to claim 10 or 11,
Forming the well of the NMOS transistor simultaneously with the formation of the first P-type diffusion region;
Forming the well of the PMOS transistor simultaneously with the formation of the first N-type diffusion region;
Simultaneously with the formation of the second N-type diffusion region and the third N-type diffusion region, the source and drain of the NMOS transistor are formed, and a channel between the source and drain is defined.
A method of manufacturing a semiconductor device, comprising forming a source and a drain of the PMOS transistor simultaneously with forming the second P-type diffusion region and defining a channel between the source and the drain.

The second N-type diffusion region and the third N-type diffusion region are arranged via the first P-type diffusion region in plan view, and the second N-type diffusion region and the third N-type diffusion region are arranged. The gate electrode is provided on the first P-type diffusion region between the first and second diffusion regions, and the second N-type diffusion region and the third N-type diffusion region are electrically connected by the gate electrode. Separated into
The method of manufacturing a semiconductor device according to claim 14, wherein the gate electrode is formed simultaneously with a gate constituting the NMOS transistor and the PMOS transistor.