JP3909741B2

JP3909741B2 - Static protection device for semiconductor integrated circuit, electrostatic protection circuit using the same, and method for manufacturing the same

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Publication number: JP3909741B2
Application number: JP2001053223A
Authority: JP
Inventors: 豪哉川添; 英治青木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-02-27
Filing date: 2001-02-27
Publication date: 2007-04-25
Anticipated expiration: 2021-02-27
Also published as: JP2002261238A

Description

【０００１】
【発明の属する技術分野】
本発明は、外部から半導体集積回路への静電気流入現象または帯電した半導体集積回路から外部への静電気放出現象によって、半導体集積回路が破壊されることを防止する半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、取り扱いに際して、帯電した人体、製造装置等から静電気が半導体集積回路に流入するおそれがある。また、半導体集積回路の搬送工程において、摩擦によって帯電した半導体集積回路が、外部の導体に接触した際に静電気を放出するおそれもある。このように半導体集積回路に対する静電気の流入および流出によって、瞬時に過電流が半導体集積回路内を流れると、半導体集積回路の内部では、過電流によるジュール熱が生じて、配線溶断、接合破壊、絶縁膜破壊等が発生し、半導体集積回路が破壊されるおそれがある。
【０００３】
このような静電気放電による半導体集積回路の破壊を防止するためには、通常、半導体集積回路の外部端子と内部回路との間に、静電気の迂回回路を形成する静電気保護装置が設けられる。
【０００４】
静電気保護装置は、通常、電流制限素子、および、電圧クランプ素子を組み合わせて構成される。電流制限素子は、半導体集積回路の内部を瞬時に流れる過電流を制限するものであり、拡散抵抗、ポリシリコン抵抗等が使用される。電圧クランプ素子は、半導体集積回路の内部に印加される過電圧を抑制するものであり、ダイオード、サイリスタ、ＭＯＳ型トランジスタ、バイポーラトランジスタ等が使用される。
【０００５】
電圧クランプ素子としてのサイリスタは、単位素子幅当たりに対して大きな電流を流すことができるために、半導体集積回路内における静電気保護素子の占有面積を小さくできる利点がある。
【０００６】
サイリスタを用いた静電気保護回路の例としては、特開２０００−１３８２９５号公報に開示されている。その概略構成を図１６に示す。
【０００７】
図１６は、その公報に開示された静電気保護回路の構成例を示す模式図である。この静電気保護回路は、電圧供給線と基準電圧線との間に、静電気保護装置２７が設けられている。静電気保護装置２７のアノード端子２４は、電源供給線３４に接続されており、静電気保護装置２７のカソード端子２５およびカソードゲート端子２６は、基準電圧線３５に接続されている。静電気保護装置２７によって静電気から保護される半導体集積回路３６は、静電気保護装置２７と並列になるように、電源供給線３４と基準電圧線３５との間に接続されている。
【０００８】
図１６に示す静電気保護回路において、電源供給端子３７を通して電源供給線３４に静電気放電による過電圧が印加された場合には、静電気保護装置２７内のサイリスタがＯＮ状態となり、電源供給線３４と基準電圧線３５との間に、静電気保護装置２７を介した低抵抗の迂回回路が形成される。これにより、静電気放電による過電圧が静電気保護装置２７によって抑制され、半導体集積回路３６の破壊が防止される。
【０００９】
図１７は、静電気保護回路を構成するサイリスタを使用した静電気保護装置２７の構造図である。この静電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウェル層８を有している。ｎ型ウェル層８上には、ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２が素子分離絶縁体３によって分離された状態で積層されており、また、ｎ型ウェル層８上には、トリガーダイオードＥを構成するカソードであるｎ型高濃度不純物領域１０が、ｐ型アノード高濃度不純物領域１１と素子分離絶縁体３によって分離された状態で積層されている。トリガーダイオードＥは、サイリスタの内部回路に印加される過電圧を抑制するために設けられており、サイリスタの動作開始電圧であるトリガー電圧を低減する。ｎ型ウェル層８から離れてｐ型カソードゲート高濃度不純物領域１８とｎ型カソード高濃度不純物領域６とが素子分離絶縁体３によって分離された状態で積層されている。ｎ型カソード高濃度不純物領域６は、トリガーダイオードＥを構成するアノードであるｐ型高濃度不純物領域９と、素子分離絶縁体３によって分離されている。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けられたｎ型ウェル層８の上面およびｐ型基板１の上面間にわたって積層されている。
【００１０】
ｐ型アノード高濃度不純物領域１１、ｎ型アノードゲート高濃度不純物領域１２、ｐ型カソードゲート高濃度不純物領域１８およびｎ型カソード高濃度不純物領域６の表面上には、それぞれシリサイド層１３が素子分離絶縁体３によってそれぞれ相互に分離された状態で積層されている。各シリサイド層１３および各素子分離絶縁体３上には、全面にわたって層間絶縁体２０が積層されている。
【００１１】
ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２上に、それぞれ積層された各シリサイド層１３は、層間絶縁体２０上に設けられたメタル２１と、各シリサイド層１３上の層間絶縁体２０内に、それぞれ設けられたコンタクト部１９を介して、接続されている。ｎ型カソード高濃度不純物領域６上に設けられたシリサイド層１３は、層間絶縁体２０上に設けられたメタル２２と、シリサイド層１３上の層間絶縁体２０内に設けられたコンタクト部１９を介して接続されている。ｐ型カソードゲート高濃度不純物領域１８上に設けられたシリサイド層１３は、層間絶縁体２０上に設けられたメタル２３と、シリサイド層１３上の層間絶縁体２０内に設けられたコンタクト部１９を介して接続されている。
【００１２】
トリガーダイオードＥは、ｎ型ウェル層８上面とｐ型基板１の上面間にわたって形成されたアノードであるｐ型高濃度不純物領域９と、ｎ型ウェル層８の上部に形成されているカソードであるｎ型高濃度不純物領域１０とを有しており、アノードであるｐ型高濃度不純物領域９およびカソードであるｎ型高濃度不純物領域１０の間にｎ型ウェル層８が設けられている。ｎ型ウェル層８上と、ｎ型ウェル層８に隣接したｐ型高濃度不純物領域９およびｎ型高濃度不純物領域１０の一部の領域上には、半導体集積回路のＭＯＳトランジスタのゲート部分を構成するゲート酸化膜１７、ポリシリコン層１６、シリサイド層１４が、順番に、層間絶縁体２０内にて積層されており、それらの各側面を覆うようにゲート側壁絶縁体１５が形成されている。
【００１３】
半導体集積回路のＭＯＳトランジスタのゲート部分が形成されていないｐ型高濃度不純物領域９およびｎ型高濃度不純物領域１０のそれぞれの上部には、シリサイド層１３が形成されている。トリガーダイオードＥは、ゲート側壁絶縁体１５の表面には、シリサイド層が形成されていないので、アノードであるｐ型高濃度不純物領域９とカソードであるｎ型高濃度不純物領域１０とがシリサイド層によって電気的に短絡しない構造となっている。
【００１４】
また、サイリスタを用いた静電気保護回路の他の例としては、特開平９−２６６２８４号公報に開示されており、その回路図を図１８に示す。
【００１５】
図１８は、バイポーラ／ＢｉＣＭＯＳ装置のための静電気保護回路であり、サイリスタのトリガー電圧を低減するために、ツェナーダイオード５０を用いている。
【００１６】
ツェナーダイオード５０は、カソード端子が電源供給線３４に接続され、アノード端子が基準電圧線３５に接続されており、ツェナーダイオード５０と並列にサイリスタ５８が接続されている。
【００１７】
サイリスタ５８は、ｐｎｐトランジスタ５６およびｎｐｎトランジスタ５３を有しており、ｎｐｎトランジスタ５３のコレクタ端子（Ｃｎ）は、抵抗５２と抵抗５１とを介して電源供給線３４に接続されている。ｎｐｎトランジスタ５３のエミッタ端子は、基準電圧線３５に接続され、ｎｐｎトランジスタ５３のベース端子は、ｐｎｐトランジスタ５６のコレクタ端子に接続されている。ｎｐｎトランジスタ５３のベース端子と基準電圧線３５との間には、ｎｐｎトランジスタ５３のベース電圧を与えるベース抵抗５７が接続されている。ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）は、電源供給線３４に接続されている。ｐｎｐトランジスタ５６のベース端子は、ベース抵抗５５を介して抵抗５２と抵抗５１との接続部に接続されている。ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）と、抵抗５１と電源供給線３４との接続部との間には、抵抗５４が接続されている。
【００１８】
図１８に示す静電気保護回路は、ツェナーダイオード５０に印加される電圧がブレークダウン電圧を越えると、抵抗５４に電流が流れて、ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）に電圧が印加され、同時に、抵抗５１および抵抗５５を介してｐｎｐトランジスタ５６のベース端子に電圧が印加されることによって、ｐｎｐトランジスタ５６がｏｎ状態になる。ｐｎｐトランジスタ５６がｏｎ状態になると、ベース抵抗５７に電流が流れて、ｎｐｎトランジスタ５３のベース端子にバイアス電圧が印加されて、ｎｐｎトランジスタ５３がｏｎ状態となり、サイリスタ５８が駆動される。
【００１９】
一般に、サイリスタを用いた静電気保護回路では、バイポーラ／ＢｉＣＭＯＳ装置の通常動作時において、バイポーラ／ＢｉＣＭＯＳ装置の入力端子、出力端子、または、電源端子に大電圧の雑音信号が印加されると、サイリスタには、サイリスタがｏｆｆ状態からｏｎ状態になるトリガー電圧が印加され、雑音信号は、サイリスタを通してバイポーラ／ＢｉＣＭＯＳ装置の外部に流れる。バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より静電気保護回路のホールディング電圧（保持電圧）が低い場合には、雑音信号が通過した後も、サイリスタに電流が流れ続け、回路パターンにおいてジュール熱が発生して、その発熱によってバイポーラ／ＢｉＣＭＯＳ装置が破壊されるラッチアップが生じる。
【００２０】
ラッチアップを回避するには、静電気保護回路のホールディング電圧がバイポーラ／ＢｉＣＭＯＳ装置の電源電圧より高くなるように調整すれば良い。この結果、バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より高い雑音信号が印加され、サイリスタにｏｆｆ状態からｏｎ状態になるトリガー電圧が印加されても、雑音信号の通過した後は、サイリスタには、静電気保護回路のホールディング電圧以下の電圧しか印加されないために、サイリスタのｏｎ状態が保持されることはない。
【００２１】
図１８に示す静電気保護回路では、サイリスタ５８を構成するｎｐｎトランジスタ５３のコレクタ端子（Ｃｎ）とｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）との間に接続された抵抗５４の抵抗値を変化させることによって、静電気保護回路のホールディング電圧が調整される。
【００２２】
【発明が解決しようとする課題】
特開２０００−１３８２９５号公報に開示されているサイリスタを用いた静電気保護装置では、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧より低い場合、半導体集積回路が動作中であって、しかも、静電気保護装置のアノード端子に半導体集積回路の電源電圧が印加されている状態において、静電気保護装置のアノード端子に何らかの雑音信号が印加されることによって、静電気保護装置のサイリスタがｏｎ状態になると、静電気保護装置のアノード端子とカソード端子との間には電流が流れ続け、回路パターンにおいてジュール熱が発生して、その発熱によって半導体集積回路が破壊されるラッチアップが生じる。このため、静電気保護装置において、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧より高くなるように調整する必要がある。この場合、静電気保護装置のホールディング電圧の調整は、半導体集積回路の製造コストが増加する新たなフォトマスクおよび工程の追加をせずに行うことが望ましい。
【００２３】
本発明は、このような課題を解決するものであり、その目的は、静電気保護装置において、半導体集積回路の製造工程に、特別な工程およびフォトマスクを追加することなく、静電気保護装置のホールディング電圧を半導体集積回路の電源電圧以上に調整することができ、外部雑音信号によって静電気保護装置を構成するサイリスタがｏｎ状態を保持するラッチアップが生じるおそれがない半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の半導体集積回路の静電気保護装置は、第１導電型半導体基板内に形成された第１導電型ウェル層と、該第１導電型ウェル層に隣接して、第１導電型半導体基板内に形成された第２導電型ウェル層と、該第１導電型ウェル層上に形成されている第１導電型カソードゲート高濃度不純物領域と、該第１導電型カソードゲート高濃度不純物領域と第１素子分離絶縁体によって分離されて、該第１導電型カソードゲート高濃度不純物領域よりも該第２導電型ウェル層側に形成され、該第１導電型ウェル層上に設けられた第２素子分離絶縁体および第１素子分離絶縁体の間に形成された第２導電型カソード高濃度不純物領域と、該第２導電型ウェル層上に形成されている第２導電型アノードゲート高濃度不純物領域と、該第２導電型アノードゲート高濃度不純物領域と第４素子分離絶縁体によって分離されて、該第２導電型アノードゲート高濃度不純物領域よりも第１導電型ウェル層側に形成され、該第２導電型ウェル層上に設けられた第３素子分離絶縁体および第４素子分離絶縁体の間に形成された第１導電型アノード高濃度不純物領域とを有し、該第１導電型ウェル層は、その下部に第１導電型高濃度不純物領域が形成されていることを特徴とする。
【００２５】
前記第１導電型カソードゲート高濃度不純物領域と、第２導電型アノードゲート高濃度不純物領域との間にサイリスタが形成されている。
【００２６】
前記第１素子分離絶縁体〜前記第４素子分離絶縁体のいずれかの幅は、ホールディング電圧が電源電圧以上になるように調整されている。
【００２７】
前記第２導電型ウェル層は、その下部に第２導電型高濃度不純物領域が形成されている。
【００３２】
本発明の静電気保護回路は、請求項１に記載の半導体集積回路の静電気保護装置に、電流を双方向に流すことのできる回路素子が、直列接続されていることを特徴とする。
【００３３】
前記回路素子がダイオード回路である。
【００３４】
前記回路素子がＭＯＳトランジスタである。
【００３５】
前記回路素子が抵抗である。
【００３６】
本発明の半導体集積回路の静電気保護装置の製造方法は、請求項１に記載の半導体集積回路の静電保護装置の製造方法であって、第１導電型半導体基板内に第１導電型不純物を注入して、第１導電型ウェル層を形成する工程と、該第１導電型ウェル層に連続して第１導電型不純物を注入することによって、該第１導電型ウェル層の下部に、第１導電型高濃度不純物領域を形成する工程と、第１導電型ウェル層に隣接した第１導電型半導体基板内に第２導電型不純物を注入して、第２導電型ウェル層を形成する工程と、該第２導電型ウェル層に連続して第２導電型不純物を注入することによって、該第２導電型ウェル層の下部に、第２導電型高濃度不純物領域を形成する工程と、を包含することを特徴とする。また、本発明の半導体集積回路の静電気保護装置の製造方法は、請求項１に記載の半導体集積回路の静電保護装置の製造方法であって、前記第１導電型半導体基板内に第１導電型不純物を注入して、前記第１導電型ウェル層を形成する工程と、該第１導電型ウェル層に連続して第１導電型不純物を注入することによって、該第１導電型ウェル層の下部に、前記第１導電型高濃度不純物領域を形成する工程と、を包含していてよい。また、本発明の半導体集積回路の静電気保護装置の製造方法は、前記第１導電型ウェル層に隣接した前記第１導電型半導体基板内に第２導電型不純物を注入して、前記第２導電型ウェル層を形成する工程と、該第２導電型ウェル層に連続して第２導電型不純物を注入することによって、該第２導電型ウェル層の下部に、第２導電型高濃度不純物領域を形成する工程と、を包含していてもよい。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３８】
図１は、本発明の第１の実施形態である半導体集積回路の静電気保護装置の構造図である。この静電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウェル層８と、ｎ型ウェル層８と隣接するようにｐ型基板１内に設けられたｐ型ウェル層２とを有している。ｐ型ウェル層２上には、ｎ型カソード高濃度不純物領域６およびｐ型カソードゲート高濃度不純物領域１８が第１素子分離絶縁体３ａによって分離された状態で積層されている。ｎ型カソード高濃度不純物領域６は、トリガーダイオードを構成するアノードであるｐ型高濃度不純物領域９と第２素子分離絶縁体３ｂによって分離されている。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けられたｎ型ウェル層８の上面およびｐ型ウェル層２の上面間にわたって積層されている。ｐ型ウェル層２に隣接するｎ型ウェル層８上には、ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２が第４素子分離絶縁体３ｄによって分離された状態で積層されており、また、ｎ型ウェル層８上には、トリガーダイオードを構成するカソードであるｎ型高濃度不純物領域１０がｐ型アノード高濃度不純物領域１１と第３素子分離絶縁体３ｃによって分離された状態で積層されている。その他の構成は、図１７に示す静電気保護装置と同様である。
【００３９】
図１に示す半導体集積回路の静電気保護装置２７のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からベース領域が形成され、ｎ型カソード高濃度不純物領域６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域１８と、ｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域６との間に設けられている第１素子分離絶縁体３ａの間隔Ａが、通常より短く設定されている。
【００４０】
この結果、本発明の静電気保護装置２７に使用されているサイリスタを構成するｎｐｎトランジスタは、ｎｐｎトランジスタのベース／エミッタ間の抵抗値が低くなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置２７のホールディング電圧も高くなる。
【００４１】
図２は、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域１８とｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域６との間に設けられている第１素子分離絶縁体３ａの間隔Ａと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図２より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第１素子分離絶縁体３ａの間隔Ａを０．５μｍ以下にすると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第１素子分離絶縁体３ａの間隔Ａをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（１）が成立する。
【００４２】
−２．０ｘ＋４．８＞Ｖｄｄ・・・・・（１）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００４３】
図３は、本発明の第２の実施形態である半導体集積回路の静電気保護装置の構造図である。図３において、本発明の第２の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｐｎｐトランジスタは、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からベース領域が形成され、ｐ型アノード高濃度不純物領域１１より、エミッタ領域が形成されている。このｐｎｐトランジスタでは、ｐｎｐトランジスタのベース領域のｎ型アノードゲート高濃度不純物領域１２と、ｐｎｐトランジスタのエミッタ領域のｐ型アノード高濃度不純物領域１１との間に設けられている第４素子分離絶縁体３ｄの間隔Ｂが、通常より短く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００４４】
この結果、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタは、ｐｎｐトランジスタのベース／エミッタ間の抵抗値が低くなることによって、ｐｎｐトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００４５】
図４は、ｐｎｐトランジスタのベース領域のｎ型アノードゲート高濃度不純物領域１２とｐｎｐトランジスタのエミッタ領域のｐ型アノード高濃度不純物領域１１との間に設けられた第４素子分離絶縁体３ｄの間隔Ｂと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図４より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第４素子分離絶縁体３ｄの間隔Ｂを０μｍにすると、静電気保護装置のホールディング電圧が約３．８Ｖとなり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第４素子分離絶縁体３ｄの間隔Ｂをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（２）が成立する。
【００４６】
−０．４ｘ＋３．８＞Ｖｄｄ・・・・・（２）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００４７】
図５は、本発明の第３の実施形態である半導体集積回路の静電気保護装置の構造図である。図５において、本発明の第３の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｐｎｐトランジスタは、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からベース領域が形成され、ｐ型アノード高濃度不純物領域１１より、エミッタ領域が形成されている。このｐｎｐトランジスタでは、ｎ型カソード高濃度不純物領域６とｎ型ウェル層８との距離を制御する第２素子分離絶縁体３ｂの間隔Ｃが、通常より長く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００４８】
この結果、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタは、ｐｎｐトランジスタのコレクタ領域のｐ型ウェル層２が長くなることによって、コレクタ抵抗が増加し、コレクタ電流が減少するとともに、エミッタ電流も減少するために、ベース／エミッタ間の電位差が小さくなることによって、ｐｎｐトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００４９】
図６は、ｎ型カソード高濃度不純物領域６とｎ型ウェル層８との距離を制御する第２素子分離絶縁体３ｂの間隔Ｃと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図６より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第２素子分離絶縁体３ｂの間隔Ｃを１．５μｍ以上にすると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第２素子分離絶縁体３ｂの間隔Ｃをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（３）が成立する。
【００５０】
０．５ｘ＋３．０＞Ｖｄｄ・・・・・（３）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００５１】
図７は、本発明の第４の実施形態である半導体集積回路の静電気保護装置の構造図である。図７において、本発明の第４の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からベース領域が形成され、ｎ型カソード高濃度不純物領域６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｐ型アノード高濃度不純物領域１１とｐ型ウェル層２との距離を制御する第３素子分離絶縁体３ｃの間隔Ｄが、通常より長く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００５２】
この結果、静電気保護装置に使用されているサイリスタを構成するｎｐｎトランジスタは、ｎｐｎトランジスタのコレクタ領域のｎ型ウェル層８が長くなることによって、コレクタ抵抗が増加し、コレクタ電流が減少するとともに、エミッタ電流も減少するために、ベース／エミッタ間の電位差が小さくなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００５３】
図８は、ｐ型アノード高濃度不純物領域１１とｐ型ウェル層２との距離を制御する第３素子分離絶縁体３ｃの間隔Ｄと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図８より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第３素子分離絶縁体３ｃの間隔Ｄを２．５μｍ以上にすると、静電気保護装置のホールディング電圧が約４．５Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第３素子分離絶縁体３ｃの間隔Ｄをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（４）が成立する。
【００５４】
１．６ｘ＋０．８＞Ｖｄｄ・・・・・（４）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００５５】
図９は、図１に示す半導体集積回路における静電気保護装置の製造工程において、ｐ型基板１より高濃度の不純物濃度を有するｐ型ウェル層２を形成する工程の一例を示す断面図である。まず、ｐ型基板１の上部内に複数の素子分離絶縁体３を形成し、ｐ型基板１の表面全体を薄い酸化膜４で覆う。次に、薄い酸化膜４上の全体にフォトレジストを塗布し、ｐ型ウェル層２を形成するためのフォトマスクを用いて、フォトリソグラフィーによって、ｐ型ウェル層２形成用のフォトレジスト５をパターニングする。その後、薄い酸化膜４上のフォトレジスト５によってパターニングされていない領域に、イオン注入によってｐ型ウェル層２を形成するｐ型不純物を注入する。イオン注入後、フォトレジスト５を除去し、熱処理を行い、ｐ型不純物をｐ型基板１内に拡散させてｐ型ウェル層２を形成する。
【００５６】
ｐ型ウェル層２を形成するｐ型不純物をイオン注入する場合には、ｐ型ウェル層２形成用のフォトレジスト５をマスクとして、再度、高エネルギーでイオン注入を行うことにより、ｐ型ウェル層２の表面から深い領域の不純物濃度を高濃度にすることができるとともに、ｐ型ウェル層２内に形成されるｎｐｎトランジスタ領域の電流電圧特性に影響を与えるｐ型ウェル層２上（エミッタ領域）の不純物濃度を変化させずに、ｐ型ウェル層２を低抵抗領域にすることができる。
【００５７】
この結果、前述のｎｐｎトランジスタのベース領域であるｐ型ウェル層２を低抵抗領域にすることができ、静電気保護装置に使用されているサイリスタを構成するｎｐｎトランジスタのベース／エミッタ間の抵抗値が低くなり、ｎｐｎトランジスタを駆動させる電圧が高くなるために、静電気保護装置のホールディング電圧も高くなる。
【００５８】
図１０は、ｐ型ウェル層２の形成において、２５０ｋｅＶの注入エネルギーでボロン（Ｂ）をイオン注入した場合のボロンのドーズ量（注入量）と、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図１０より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、ボロンのドーズ量を１．４×１０¹³／ｃｍ²以上すると、静電気保護装置のホールディング電圧が４．０Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。
【００５９】
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタには、サイリスタがｏｆｆ状態からｏｎ状態になるトリガー電圧が印加され、サイリスタを通して雑音信号は、半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００６０】
図１１は、図９の半導体集積回路における静電気保護装置の製造工程において、ｐ型ウェル層２が形成されると、次にｎ型ウェル層８を形成することを示す。この場合、ｐ型ウェル層２を形成後、薄い酸化膜４上の全体にフォトレジストを塗布し、ｎ型ウェル層８を形成するためのフォトマスクを用いて、フォトリソグラフィーによって、ｎ型ウェル層８形成用のフォトレジスト７をパターニングする。その後、薄い酸化膜４上のフォトレジスト７によってパターニングされていない領域に、イオン注入によってｎ型ウェル層８を形成するｎ型不純物を注入する。イオン注入後、フォトレジスト７を除去し、熱処理を行い、ｎ型不純物をｐ型基板１内に拡散させてｎ型ウェル層８を形成する。ｐ型ウェル層２の形成は、図９に示す場合と同様である。
【００６１】
ｐ型基板１の上部にｐｎｐトランジスタが設けられるｎ型ウェル層８を形成するｎ型不純物をイオン注入する場合には、ｎ型ウェル層８形成用のフォトレジスト７をマスクとして、再度、高エネルギーでイオン注入を行うことにより、ｎ型ウェル層８の表面から深い領域の不純物濃度を高濃度にすることができるとともに、ｎ型ウェル層８内に形成されるｐｎｐトランジスタ領域の電流電圧特性に影響を与えるｎ型ウェル層８上（エミッタ領域）の不純物濃度を変化させずに、ｎ型ウェル層８を低抵抗領域にすることができる。ｐｎｐトランジスタのベース領域であるｎ型ウェル層８を低抵抗領域にすることによって、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタのベース／エミッタ間の抵抗値が低くなり、ｐｎｐトランジスタを駆動させる電圧が高くなるために、静電気保護装置のホールディング電圧も高くなる。
【００６２】
図１２は、ｎ型ウェル層８の形成において、６００ｋｅＶの注入エネルギーでリン（Ｐ）をイオン注入した場合のリンのドーズ量（注入量）と、静電気保護装置のホールディング電圧との関係をシミュレーションした結果のグラフである。図１２より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、リンのドーズ量を４．０×１０¹³／ｃｍ²以上すると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００６３】
図１３は、本発明の静電気保護装置を用いた静電気保護回路である。この静電気保護回路は、静電気保護装置２７がダイオード回路３８とが直列接続されているために、双方向の電流が流せる。静電気保護装置２７には、静電気保護装置２７のカソード端子２５およびカソードゲート端子２６に、順方向が逆になるように並列接続されたダイオード回路が接続されている。ダイオード回路３８は、順方向を揃えて直列接続されたダイオード列２９とダイオード２８とが互いに順方向が逆になるように並列接続されている。ダイオード列２９のアノード端子は、ダイオード２８のカソード端子と接続され、ダイオード列２９のカソード端子は、ダイオード２８のアノード端子と接続されている。そして、ダイオード列２９のアノード端子とダイオード２８のカソード端子の接続部分が静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに接続され、ダイオード列２９のカソード端子とダイオード２８のアノード端子の接続部分が静電気保護回路のカソード端子３２になっている。
【００６４】
ダイオード列２９のように、ダイオードの順方向を揃えて直列に多段接続することによって、ダイオード一段当たりのｐｎ接合間の電圧０．６Ｖの整数倍の電圧分だけ図１３の静電気保護回路のホールディング電圧を増加させることができる。この結果、ダイオード列２９の多段接続の段数を最適化することによって、図１３の静電気保護回路のホールディング電圧を半導体集積回路の電源電圧以上に調整することが可能である。
【００６５】
図１４は、本発明の静電気保護装置を用いた静電気保護回路の他の例を示している。この静電気保護回路には、静電気保護装置２７にｎ型ＭＯＳトランジスタ３０が直列接続されている。ｎ型ＭＯＳトランジスタ３０のドレイン端子は、静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに接続され、ｎ型ＭＯＳトランジスタ３０のゲート端子およびソース端子は、短絡されており静電気保護回路のカソード端子３２となっている。これにより、ｎ型ＭＯＳトランジスタ３０のホールディング電圧分だけ、図１４の静電気保護回路のホールディング電圧を増加させることができることができ、図１４の静電気保護回路のホールディング電圧は、半導体集積回路の電源電圧以上に調整することが可能である。
【００６６】
尚、ｎ型ＭＯＳトランジスタ３０は、ウェル層とドレイン領域との間に寄生ダイオードを形成するために、双方向に電流を流すことが可能である。
【００６７】
図１５は、本発明の静電気保護装置を用いた静電気保護回路さらに他を示している。この静電気保護回路には、静電気保護装置２７に抵抗３１が直列接続されている。静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに抵抗３１が直列接続されており、静電気保護装置２７のホールディング電流をＩｈとし、抵抗３１の抵抗値をＲ３１とすると、Ｉｈ×Ｒ３１の電圧値分だけ、図１５の静電気保護回路のホールディング電圧を増加させることができ、抵抗３１の抵抗値を最適化することによって、図１５の静電気保護回路のホールディング電圧を、半導体集積回路の電源電圧以上に調整することが可能である。
【００６８】
尚、抵抗３１は、ポリシリコン、拡散抵抗、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗によって形成することができる。
【００６９】
【発明の効果】
本発明の半導体集積回路の静電気保護装置は、第１導電型半導体基板内に形成された第１導電型ウェル層と、第１導電型ウェル層に隣接して、第１導電型半導体基板内に形成された第２導電型ウェル層と、第１導電型ウェル層上に形成されている第１導電型カソードゲート高濃度不純物領域と、第１導電型カソードゲート高濃度不純物領域と第１素子分離絶縁体によって分離されて、該第１導電型ウェル層上に設けられた第２素子分離絶縁体および第１素子分離絶縁体の間に形成された第２導電型カソード高濃度不純物領域と、第２導電型ウェル層上に形成されている第２導電型アノードゲート高濃度不純物領域と、第２導電型アノードゲート高濃度不純物領域と第４素子分離絶縁体によって分離されて、該第２導電型ウェル層上に設けられた第３素子分離絶縁体および第４素子分離絶縁体の間に形成された第１導電型アノード高濃度不純物領域と、を有していることによって、半導体集積回路の製造工程に特別な工程およびフォトマスクを追加することなく、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧以上に調整でき、外部雑音信号によって静電気保護装置を構成するサイリスタがｏｎ状態を保持するラッチアップを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図２】その静電気保護装置の素子分離絶縁体の間隔Ａと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図３】本発明の第２の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図４】その静電気保護装置の素子分離絶縁体の間隔Ｂと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図５】本発明の第３の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図６】その静電気保護装置の素子分離絶縁体の間隔Ｃと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図７】本発明の第４の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図８】その静電気保護装置の素子分離絶縁体の間隔Ｄと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図９】本発明の半導体集積回路の静電気保護装置の製造工程におけるｐウェル層を形成する工程を示す断面図である。
【図１０】ｐ型ウェル層の形成において、ボロン（Ｂ）をイオン注入した場合のボロンのドーズ量（注入量）と静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図１１】本発明の半導体集積回路の静電気保護装置の製造工程におけるｎウェル層を形成する工程を示す断面図である。
【図１２】ｎ型ウェル層８の形成において、リン（Ｐ）をイオン注入した場合のリンのドーズ量（注入量）と静電気保護装置のホールディング電圧との関係をシミュレーションした結果のグラフである。
【図１３】本発明の半導体集積回路の静電気保護装置を用いた静電気保護回路である。
【図１４】本発明の半導体集積回路の静電気保護装置を用いた他の静電気保護回路である。
【図１５】本発明の半導体集積回路の静電気保護装置を用いたさらに他の静電気保護回路である。
【図１６】従来の静電気保護装置を設けた静電気保護回路の構成例を示す模式図である。
【図１７】従来の静電気保護装置の断面図である。
【図１８】従来の静電気保護回路の概略回路図である。
【符号の説明】
１ｐ型基板
２ｐ型ウェル層
３素子分離絶縁体
３ａ第１素子分離絶縁体
３ｂ第２素子分離絶縁体
３ｃ第３素子分離絶縁体
３ｄ第４素子分離絶縁体
４薄い酸化膜
５フォトレジスト
６ｎ型カソード高濃度不純物領域
７フォトレジスト
８ｎ型ウェル層
９ｐ型高濃度不純物領域
１０ｎ型高濃度不純物領域
１１ｐ型アノード高濃度不純物領域
１２ｎ型アノードゲート高濃度不純物領域
１３シリサイド層
１４シリサイド層
１５ゲート側壁絶縁体
１６ポリシリコン
１７ゲート酸化膜
１８ｐ型カソードゲート高濃度不純物領域
１９コンタクト部
２０層間絶縁体
２１メタル
２２メタル
２３メタル
２４アノード端子
２５カソード端子
２６カソードゲート端子
２７静電気保護装置
２８ダイオード
２９ダイオード列
３０ｎ型ＭＯＳトランジスタ
３１抵抗
３２静電気保護回路のカソード端子
３３基準電圧端子
３４電源供給線
３５基準電圧線
３６半導体集積回路
３７電源供給端子
３８ダイオード回路
５０ツェナーダイオード
５１抵抗
５２抵抗
５３ｎｐｎトランジスタ
５４抵抗
５５ベース抵抗
５６ｐｎｐトランジスタ
５７ベース抵抗
５８サイリスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrostatic protection device for a semiconductor integrated circuit, which prevents the semiconductor integrated circuit from being destroyed due to an electrostatic inflow phenomenon from the outside to the semiconductor integrated circuit or an electrostatic discharge phenomenon from the charged semiconductor integrated circuit to the outside. The present invention relates to a static electricity protection circuit used and a manufacturing method thereof.
[0002]
[Prior art]
When a semiconductor integrated circuit is handled, static electricity may flow into the semiconductor integrated circuit from a charged human body or manufacturing apparatus. Further, in the process of transporting the semiconductor integrated circuit, the semiconductor integrated circuit charged by friction may discharge static electricity when it contacts an external conductor. As described above, when an overcurrent instantaneously flows in the semiconductor integrated circuit due to the inflow and outflow of static electricity to the semiconductor integrated circuit, Joule heat is generated inside the semiconductor integrated circuit due to the overcurrent, resulting in wire fusing, junction breakdown, and insulation. There is a possibility that film destruction occurs and the semiconductor integrated circuit is destroyed.
[0003]
In order to prevent the breakdown of the semiconductor integrated circuit due to such electrostatic discharge, an electrostatic protection device that normally forms an electrostatic bypass circuit is provided between the external terminal and the internal circuit of the semiconductor integrated circuit.
[0004]
The electrostatic protection device is usually configured by combining a current limiting element and a voltage clamping element. The current limiting element limits an overcurrent that instantaneously flows inside the semiconductor integrated circuit, and a diffusion resistance, a polysilicon resistance, or the like is used. The voltage clamp element suppresses an overvoltage applied to the inside of the semiconductor integrated circuit, and a diode, a thyristor, a MOS transistor, a bipolar transistor, or the like is used.
[0005]
A thyristor as a voltage clamp element has an advantage that the area occupied by the electrostatic protection element in the semiconductor integrated circuit can be reduced because a large current can flow through the unit element width.
[0006]
An example of an electrostatic protection circuit using a thyristor is disclosed in Japanese Patent Laid-Open No. 2000-138295. The schematic configuration is shown in FIG.
[0007]
FIG. 16 is a schematic diagram showing a configuration example of the electrostatic protection circuit disclosed in the publication. In the electrostatic protection circuit, an electrostatic protection device 27 is provided between the voltage supply line and the reference voltage line. The anode terminal 24 of the electrostatic protection device 27 is connected to the power supply line 34, and the cathode terminal 25 and the cathode gate terminal 26 of the electrostatic protection device 27 are connected to the reference voltage line 35. The semiconductor integrated circuit 36 protected from static electricity by the electrostatic protection device 27 is connected between the power supply line 34 and the reference voltage line 35 so as to be in parallel with the electrostatic protection device 27.
[0008]
In the electrostatic protection circuit shown in FIG. 16, when an overvoltage due to electrostatic discharge is applied to the power supply line 34 through the power supply terminal 37, the thyristor in the electrostatic protection device 27 is turned on, and the power supply line 34 and the reference voltage A low-resistance detour circuit is formed between the line 35 and the electrostatic protection device 27. Thereby, an overvoltage due to electrostatic discharge is suppressed by the electrostatic protection device 27, and the semiconductor integrated circuit 36 is prevented from being destroyed.
[0009]
FIG. 17 is a structural diagram of the electrostatic protection device 27 using the thyristor constituting the electrostatic protection circuit. The electrostatic protection device 27 has an n-type well layer 8 provided in the p-type substrate 1. On the n-type well layer 8, a p-type anode high-concentration impurity region 11 and an n-type anode gate high-concentration impurity region 12 are stacked in a state separated by the element isolation insulator 3, and the n-type well layer An n-type high-concentration impurity region 10 that is a cathode constituting the trigger diode E is stacked on the substrate 8 in a state where the p-type anode high-concentration impurity region 11 and the element isolation insulator 3 are separated from each other. The trigger diode E is provided to suppress an overvoltage applied to the internal circuit of the thyristor, and reduces a trigger voltage that is an operation start voltage of the thyristor. The p-type cathode gate high-concentration impurity region 18 and the n-type cathode high-concentration impurity region 6 are stacked apart from the n-type well layer 8 while being separated by the element isolation insulator 3. The n-type cathode high-concentration impurity region 6 is separated from the p-type high-concentration impurity region 9 that is an anode constituting the trigger diode E by the element isolation insulator 3. The p-type high concentration impurity region 9 is stacked between the upper surface of the n-type well layer 8 provided in the p-type substrate 1 and the upper surface of the p-type substrate 1.
[0010]
On the surfaces of the p-type anode high-concentration impurity region 11, the n-type anode gate high-concentration impurity region 12, the p-type cathode gate high-concentration impurity region 18, and the n-type cathode high-concentration impurity region 6, silicide layers 13 are respectively separated. The insulating layers 3 are stacked so as to be separated from each other. On each silicide layer 13 and each element isolation insulator 3, an interlayer insulator 20 is laminated over the entire surface.
[0011]
The silicide layers 13 stacked on the p-type anode high-concentration impurity region 11 and the n-type anode gate high-concentration impurity region 12 are respectively formed on the metal 21 provided on the interlayer insulator 20 and on each silicide layer 13. The interlayer insulator 20 is connected to each other through a contact portion 19 provided. The silicide layer 13 provided on the n-type cathode high-concentration impurity region 6 is connected to the metal 22 provided on the interlayer insulator 20 and the contact portion 19 provided in the interlayer insulator 20 on the silicide layer 13. Connected. The silicide layer 13 provided on the p-type cathode gate high-concentration impurity region 18 includes a metal 23 provided on the interlayer insulator 20 and a contact portion 19 provided in the interlayer insulator 20 on the silicide layer 13. Connected through.
[0012]
The trigger diode E is a p-type high-concentration impurity region 9 that is an anode formed between the upper surface of the n-type well layer 8 and the upper surface of the p-type substrate 1, and a cathode formed on the n-type well layer 8. The n-type well layer 8 is provided between the p-type high-concentration impurity region 9 as an anode and the n-type high-concentration impurity region 10 as a cathode. On the n-type well layer 8 and a part of the p-type high-concentration impurity region 9 and the n-type high-concentration impurity region 10 adjacent to the n-type well layer 8, the gate portion of the MOS transistor of the semiconductor integrated circuit is provided. A gate oxide film 17, a polysilicon layer 16, and a silicide layer 14 are sequentially stacked in an interlayer insulator 20, and a gate sidewall insulator 15 is formed so as to cover each side surface thereof. .
[0013]
A silicide layer 13 is formed on each of the p-type high concentration impurity region 9 and the n-type high concentration impurity region 10 where the gate portion of the MOS transistor of the semiconductor integrated circuit is not formed. Since the trigger diode E has no silicide layer formed on the surface of the gate sidewall insulator 15, the silicide layer includes the p-type high-concentration impurity region 9 as the anode and the n-type high-concentration impurity region 10 as the cathode. It has a structure that does not cause an electrical short circuit.
[0014]
Another example of the electrostatic protection circuit using a thyristor is disclosed in Japanese Patent Laid-Open No. 9-266284, and its circuit diagram is shown in FIG.
[0015]
FIG. 18 shows an electrostatic protection circuit for a bipolar / BiCMOS device, which uses a Zener diode 50 to reduce the trigger voltage of the thyristor.
[0016]
The Zener diode 50 has a cathode terminal connected to the power supply line 34, an anode terminal connected to the reference voltage line 35, and a thyristor 58 connected in parallel with the Zener diode 50.
[0017]
The thyristor 58 includes a pnp transistor 56 and an npn transistor 53, and a collector terminal (Cn) of the npn transistor 53 is connected to the power supply line 34 via a resistor 52 and a resistor 51. The emitter terminal of the npn transistor 53 is connected to the reference voltage line 35, and the base terminal of the npn transistor 53 is connected to the collector terminal of the pnp transistor 56. A base resistor 57 that applies a base voltage of the npn transistor 53 is connected between the base terminal of the npn transistor 53 and the reference voltage line 35. An emitter terminal (Ep) of the pnp transistor 56 is connected to the power supply line 34. A base terminal of the pnp transistor 56 is connected to a connection portion between the resistor 52 and the resistor 51 via a base resistor 55. A resistor 54 is connected between the emitter terminal (Ep) of the pnp transistor 56 and a connection portion between the resistor 51 and the power supply line 34.
[0018]
In the electrostatic protection circuit shown in FIG. 18, when the voltage applied to the Zener diode 50 exceeds the breakdown voltage, a current flows through the resistor 54 and a voltage is applied to the emitter terminal (Ep) of the pnp transistor 56. By applying a voltage to the base terminal of the pnp transistor 56 via the resistor 51 and the resistor 55, the pnp transistor 56 is turned on. When the pnp transistor 56 is turned on, a current flows through the base resistor 57, a bias voltage is applied to the base terminal of the npn transistor 53, the npn transistor 53 is turned on, and the thyristor 58 is driven.
[0019]
In general, in an electrostatic protection circuit using a thyristor, when a high-voltage noise signal is applied to the input terminal, the output terminal, or the power supply terminal of the bipolar / BiCMOS device during the normal operation of the bipolar / BiCMOS device, A trigger voltage is applied to turn the thyristor from the off state to the on state, and the noise signal flows outside the bipolar / BiCMOS device through the thyristor. When the holding voltage (holding voltage) of the electrostatic protection circuit is lower than the power supply voltage of the bipolar / BiCMOS device, current continues to flow through the thyristor even after the noise signal has passed, and Joule heat is generated in the circuit pattern. Latch-up that destroys the bipolar / BiCMOS device due to heat generation occurs.
[0020]
In order to avoid latch-up, the holding voltage of the electrostatic protection circuit may be adjusted to be higher than the power supply voltage of the bipolar / BiCMOS device. As a result, even if a noise signal higher than the power supply voltage of the bipolar / BiCMOS device is applied and a trigger voltage that turns from the off state to the on state is applied to the thyristor, after the noise signal passes, Since only a voltage equal to or lower than the holding voltage is applied, the on state of the thyristor is not maintained.
[0021]
In the electrostatic protection circuit shown in FIG. 18, the resistance value of the resistor 54 connected between the collector terminal (Cn) of the npn transistor 53 and the emitter terminal (Ep) of the pnp transistor 56 constituting the thyristor 58 is changed. The holding voltage of the electrostatic protection circuit is adjusted.
[0022]
[Problems to be solved by the invention]
In the electrostatic protection device using the thyristor disclosed in JP 2000-138295 A, when the holding voltage of the electrostatic protection device is lower than the power supply voltage of the semiconductor integrated circuit, the semiconductor integrated circuit is in operation, and When the power supply voltage of the semiconductor integrated circuit is applied to the anode terminal of the electrostatic protection device, if a noise signal is applied to the anode terminal of the electrostatic protection device and the thyristor of the electrostatic protection device is turned on, Current continues to flow between the anode terminal and the cathode terminal of the protection device, Joule heat is generated in the circuit pattern, and latch-up occurs that destroys the semiconductor integrated circuit due to the heat generation. For this reason, in the electrostatic protection device, it is necessary to adjust the holding voltage of the electrostatic protection device to be higher than the power supply voltage of the semiconductor integrated circuit. In this case, it is desirable to adjust the holding voltage of the electrostatic protection device without adding a new photomask and process that increase the manufacturing cost of the semiconductor integrated circuit.
[0023]
The present invention solves such problems, and an object of the present invention is to provide a holding voltage of the electrostatic protection device without adding a special process and a photomask to the manufacturing process of the semiconductor integrated circuit in the electrostatic protection device. Can be adjusted to be equal to or higher than the power supply voltage of the semiconductor integrated circuit, and the thyristor constituting the electrostatic protection device is not likely to cause latch-up to maintain the ON state due to an external noise signal, and the electrostatic protection device for the semiconductor integrated circuit is used. It is an object of the present invention to provide an electrostatic protection circuit and a method for manufacturing the same.
[0024]
[Means for Solving the Problems]
  An electrostatic protection device for a semiconductor integrated circuit according to the present invention includes a first conductive type well layer formed in a first conductive type semiconductor substrate, and a first conductive type semiconductor substrate adjacent to the first conductive type well layer. A second conductivity type well layer formed on the first conductivity type well gate layer, a first conductivity type cathode gate high concentration impurity region formed on the first conductivity type well layer, a first conductivity type cathode gate high concentration impurity region, Separated by one element isolation insulator,Formed on the second conductivity type well layer side of the first conductivity type cathode gate high concentration impurity region;A second element isolation insulator provided on the first conductivity type well layer; a second conductivity type cathode high concentration impurity region formed between the first element isolation insulator; and the second conductivity type well layer The second conductivity type anode gate high-concentration impurity region, the second conductivity type anode gate high-concentration impurity region, and the fourth element isolation insulator,Formed on the first conductivity type well layer side of the second conductivity type anode gate high concentration impurity region;A first conductivity type anode high-concentration impurity region formed between the third element isolation insulator and the fourth element isolation insulator provided on the second conductivity type well layerAndPossessThe first conductivity type well layer has a first conductivity type high concentration impurity region formed below the well layer.It is characterized by that.
[0025]
A thyristor is formed between the first conductivity type cathode gate high concentration impurity region and the second conductivity type anode gate high concentration impurity region.
[0026]
  SaidThe width of any of the first element isolation insulator to the fourth element isolation insulator is adjusted so that the holding voltage is equal to or higher than the power supply voltage..
[0027]
The second conductivity type well layer has a second conductivity type high concentration impurity region formed below it.
[0032]
The electrostatic protection circuit of the present invention is characterized in that a circuit element capable of flowing a current bidirectionally is connected in series to the electrostatic protection device for a semiconductor integrated circuit according to claim 1.
[0033]
The circuit element is a diode circuit.
[0034]
The circuit element is a MOS transistor.
[0035]
The circuit element is a resistor.
[0036]
  A method for manufacturing an electrostatic protection device for a semiconductor integrated circuit according to the present invention is the method for manufacturing an electrostatic protection device for a semiconductor integrated circuit according to claim 1, wherein the first conductivity type impurity is introduced into the first conductivity type semiconductor substrate. Implanting and forming a first conductivity type well layer, and by implanting a first conductivity type impurity continuously into the first conductivity type well layer, a first conductivity type well layer is formed below the first conductivity type well layer. Forming a first conductivity type high concentration impurity region, and implanting a second conductivity type impurity into a first conductivity type semiconductor substrate adjacent to the first conductivity type well layer to form a second conductivity type well layer; And a step of forming a second conductivity type high concentration impurity region below the second conductivity type well layer by implanting a second conductivity type impurity continuously into the second conductivity type well layer. It is characterized by including.A method for manufacturing an electrostatic protection device for a semiconductor integrated circuit according to the present invention is the method for manufacturing an electrostatic protection device for a semiconductor integrated circuit according to claim 1, wherein the first conductive type semiconductor substrate has a first conductive type. A step of forming a first conductivity type well layer by implanting a type impurity, and a step of injecting the first conductivity type impurity continuously into the first conductivity type well layer, thereby forming the first conductivity type well layer. Forming a first conductivity type high-concentration impurity region in a lower portion. According to another aspect of the present invention, there is provided a method for manufacturing an electrostatic protection device for a semiconductor integrated circuit, wherein a second conductivity type impurity is injected into the first conductivity type semiconductor substrate adjacent to the first conductivity type well layer, and the second conductivity type is injected. Forming a second well-type impurity layer, and injecting a second-conductivity-type impurity continuously into the second-conductivity-type well layer, thereby forming a second-conductivity-type high-concentration impurity region below the second-conductivity-type well layer. Forming the step.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0038]
FIG. 1 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a first embodiment of the present invention. The electrostatic protection device 27 has an n-type well layer 8 provided in the p-type substrate 1 and a p-type well layer 2 provided in the p-type substrate 1 so as to be adjacent to the n-type well layer 8. is doing. On the p-type well layer 2, an n-type cathode high-concentration impurity region 6 and a p-type cathode gate high-concentration impurity region 18 are stacked in a state separated by the first element isolation insulator 3a. The n-type cathode high-concentration impurity region 6 is separated from the p-type high-concentration impurity region 9 which is an anode constituting the trigger diode by the second element isolation insulator 3b. The p-type high concentration impurity region 9 is stacked between the upper surface of the n-type well layer 8 and the upper surface of the p-type well layer 2 provided in the p-type substrate 1. On the n-type well layer 8 adjacent to the p-type well layer 2, a p-type anode high-concentration impurity region 11 and an n-type anode gate high-concentration impurity region 12 are stacked in a state separated by the fourth element isolation insulator 3d. On the n-type well layer 8, an n-type high concentration impurity region 10 which is a cathode constituting the trigger diode is separated by a p-type anode high concentration impurity region 11 and a third element isolation insulator 3c. Are stacked in a stacked state. Other configurations are the same as those of the electrostatic protection device shown in FIG.
[0039]
The npn transistor constituting the thyristor of the electrostatic protection device 27 of the semiconductor integrated circuit shown in FIG. 1 has a collector region formed of the n-type anode gate high-concentration impurity region 12, the n-type well layer 8 and the like, and the p-type cathode gate high-concentration. A base region is formed from the impurity region 18, the p-type well layer 2, the p-type substrate 1, and the like, and an emitter region is formed from the n-type cathode high-concentration impurity region 6. In this npn transistor, a first element isolation insulator provided between a p-type cathode gate high concentration impurity region 18 in the base region of the npn transistor and an n-type cathode high concentration impurity region 6 in the emitter region of the npn transistor. The interval A of 3a is set shorter than usual.
[0040]
As a result, the npn transistor constituting the thyristor used in the electrostatic protection device 27 of the present invention has a low resistance value between the base and the emitter of the npn transistor, so that the voltage for driving the npn transistor increases, The holding voltage of the protection device 27 is also increased.
[0041]
FIG. 2 shows the first element isolation insulator 3a provided between the p-type cathode gate high concentration impurity region 18 in the base region of the npn transistor and the n-type cathode high concentration impurity region 6 in the emitter region of the npn transistor. It is a graph which shows the result of having simulated the relationship between the space | interval A and the holding voltage of an electrostatic protection apparatus. As shown in FIG. 2, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the holding voltage of the electrostatic protection device is about 3.8 V or more when the interval A of the first element isolation insulator 3 a is 0.5 μm or less. Thus, the power supply voltage of the semiconductor integrated circuit can be adjusted to 3.3 V or higher. When the interval A of the first element isolation insulator 3a is x (variable) and the power supply voltage of the semiconductor integrated circuit is Vdd, the following relational expression (1) is established.
[0042]
-2.0x + 4.8> Vdd (1)
As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, the thyristor is turned on, and the noise signal flows to the outside of the semiconductor integrated circuit through the thyristor. Since the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, the thyristor is turned off, and the latch-up phenomenon in which the electrostatic protection device continues to be on can be avoided.
[0043]
FIG. 3 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to the second embodiment of the present invention. In FIG. 3, the pnp transistor constituting the thyristor of the electrostatic protection device for a semiconductor integrated circuit according to the second embodiment of the present invention includes a p-type cathode gate high-concentration impurity region 18, a p-type well layer 2, and a p-type substrate 1. The collector region is formed from the n-type anode gate high-concentration impurity region 12, the n-type well layer 8 and the like, and the emitter region is formed from the p-type anode high-concentration impurity region 11. In this pnp transistor, a fourth element isolation insulator provided between the n-type anode gate high concentration impurity region 12 in the base region of the pnp transistor and the p-type anode high concentration impurity region 11 in the emitter region of the pnp transistor. The interval B of 3d is set shorter than usual. Other configurations are the same as those of the electrostatic protection device of the semiconductor integrated circuit according to the first embodiment shown in FIG.
[0044]
As a result, the pnp transistor constituting the thyristor used in the electrostatic protection device has a lower resistance value between the base and the emitter of the pnp transistor, so that the voltage for driving the pnp transistor is increased, and the holding of the electrostatic protection device The voltage also increases.
[0045]
FIG. 4 shows the distance between the fourth element isolation insulator 3d provided between the n-type anode gate high concentration impurity region 12 in the base region of the pnp transistor and the p-type anode high concentration impurity region 11 in the emitter region of the pnp transistor. It is a graph which shows the result of having simulated the relationship between B and the holding voltage of an electrostatic protection apparatus. As shown in FIG. 4, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the holding voltage of the electrostatic protection device becomes about 3.8 V when the distance B between the fourth element isolation insulators 3 d is 0 μm. The power supply voltage of the circuit can be adjusted to 3.3 V or higher. When the interval B of the fourth element isolation insulator 3d is x (variable) and the power supply voltage of the semiconductor integrated circuit is Vdd, the following relational expression (2) is established.
[0046]
-0.4x + 3.8> Vdd (2)
As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, the thyristor is turned on, and the noise signal flows to the outside of the semiconductor integrated circuit through the thyristor. Since the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, the thyristor is turned off, and the latch-up phenomenon in which the electrostatic protection device continues to be on can be avoided.
[0047]
FIG. 5 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a third embodiment of the present invention. In FIG. 5, the pnp transistor constituting the thyristor of the electrostatic protection device for a semiconductor integrated circuit according to the third embodiment of the present invention includes a p-type cathode gate high concentration impurity region 18, a p-type well layer 2, and a p-type substrate 1. The collector region is formed from the n-type anode gate high-concentration impurity region 12, the n-type well layer 8 and the like, and the emitter region is formed from the p-type anode high-concentration impurity region 11. In this pnp transistor, the interval C between the second element isolation insulators 3b for controlling the distance between the n-type cathode high concentration impurity region 6 and the n-type well layer 8 is set longer than usual. Other configurations are the same as those of the electrostatic protection device of the semiconductor integrated circuit according to the first embodiment shown in FIG.
[0048]
As a result, the pnp transistor constituting the thyristor used in the electrostatic protection device has an increased collector resistance and a reduced collector current due to an increase in the p-type well layer 2 in the collector region of the pnp transistor. Since the current also decreases, the potential difference between the base and the emitter is reduced, so that the voltage for driving the pnp transistor is increased and the holding voltage of the electrostatic protection device is also increased.
[0049]
FIG. 6 shows the result of simulating the relationship between the spacing C of the second element isolation insulator 3b that controls the distance between the n-type cathode high-concentration impurity region 6 and the n-type well layer 8 and the holding voltage of the electrostatic protection device. It is a graph to show. As shown in FIG. 6, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the holding voltage of the electrostatic protection device is about 3.8 V or more when the interval C of the second element isolation insulator 3 b is 1.5 μm or more. Thus, the power supply voltage of the semiconductor integrated circuit can be adjusted to 3.3 V or higher. When the interval C of the second element isolation insulator 3b is x (variable) and the power supply voltage of the semiconductor integrated circuit is Vdd, the following relational expression (3) is established.
[0050]
0.5x + 3.0> Vdd (3)
As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, the thyristor is turned on, and the noise signal flows to the outside of the semiconductor integrated circuit through the thyristor. Since the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, the thyristor is turned off, and the latch-up phenomenon in which the electrostatic protection device continues to be on can be avoided.
[0051]
FIG. 7 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to the fourth embodiment of the present invention. In FIG. 7, the npn transistor constituting the thyristor of the electrostatic protection device for a semiconductor integrated circuit according to the fourth embodiment of the present invention has a collector region from the n-type anode gate high-concentration impurity region 12, the n-type well layer 8 and the like. A base region is formed from the p-type cathode gate high-concentration impurity region 18, the p-type well layer 2, the p-type substrate 1, and the like, and an emitter region is formed from the n-type cathode high-concentration impurity region 6. In this npn transistor, the interval D of the third element isolation insulator 3c that controls the distance between the p-type anode high concentration impurity region 11 and the p-type well layer 2 is set longer than usual. Other configurations are the same as those of the electrostatic protection device of the semiconductor integrated circuit according to the first embodiment shown in FIG.
[0052]
As a result, in the npn transistor constituting the thyristor used in the electrostatic protection device, the n-type well layer 8 in the collector region of the npn transistor becomes longer, whereby the collector resistance increases, the collector current decreases, and the emitter Since the current also decreases, the potential difference between the base and the emitter is reduced, so that the voltage for driving the npn transistor is increased, and the holding voltage of the electrostatic protection device is also increased.
[0053]
FIG. 8 shows the result of simulating the relationship between the distance D of the third element isolation insulator 3c that controls the distance between the p-type anode high-concentration impurity region 11 and the p-type well layer 2 and the holding voltage of the electrostatic protection device. It is a graph to show. As shown in FIG. 8, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the holding voltage of the electrostatic protection device is about 4.5 V or more when the distance D between the third element isolation insulators 3 c is 2.5 μm or more. Thus, the power supply voltage of the semiconductor integrated circuit can be adjusted to 3.3 V or higher. When the interval D of the third element isolation insulator 3c is x (variable) and the power supply voltage of the semiconductor integrated circuit is Vdd, the following relational expression (4) is established.
[0054]
1.6x + 0.8> Vdd (4)
As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, the thyristor is turned on, and the noise signal flows to the outside of the semiconductor integrated circuit through the thyristor. Since the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, the thyristor is turned off, and the latch-up phenomenon in which the electrostatic protection device continues to be on can be avoided.
[0055]
FIG. 9 is a cross-sectional view showing an example of a process of forming p-type well layer 2 having an impurity concentration higher than that of p-type substrate 1 in the manufacturing process of the electrostatic protection device in the semiconductor integrated circuit shown in FIG. First, a plurality of element isolation insulators 3 are formed in the upper part of the p-type substrate 1, and the entire surface of the p-type substrate 1 is covered with a thin oxide film 4. Next, a photoresist is applied to the entire thin oxide film 4, and a photoresist 5 for forming the p-type well layer 2 is patterned by photolithography using a photomask for forming the p-type well layer 2. To do. Thereafter, a p-type impurity for forming the p-type well layer 2 is implanted into a region on the thin oxide film 4 not patterned by the photoresist 5 by ion implantation. After the ion implantation, the photoresist 5 is removed, heat treatment is performed, and p-type impurities are diffused into the p-type substrate 1 to form the p-type well layer 2.
[0056]
When ion implantation of p-type impurities forming the p-type well layer 2 is performed, ion implantation is performed again with high energy using the photoresist 5 for forming the p-type well layer 2 as a mask, so that the p-type well layer is formed. On the p-type well layer 2 (emitter region) that can increase the impurity concentration in the deep region from the surface of 2 and affect the current-voltage characteristics of the npn transistor region formed in the p-type well layer 2 The p-type well layer 2 can be made to be a low resistance region without changing the impurity concentration.
[0057]
As a result, the p-type well layer 2 which is the base region of the npn transistor described above can be made a low resistance region, and the resistance value between the base and emitter of the npn transistor constituting the thyristor used in the electrostatic protection device can be reduced. Since the voltage for driving the npn transistor is increased, the holding voltage of the electrostatic protection device is also increased.
[0058]
FIG. 10 simulates the relationship between the dose of boron (implantation amount) and the holding voltage of the electrostatic protection device when boron (B) is ion-implanted with an implantation energy of 250 keV in the formation of the p-type well layer 2. It is a graph which shows a result. From FIG. 10, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the boron dose is 1.4 × 10.¹³/ Cm²As a result, the holding voltage of the electrostatic protection device becomes 4.0 V or more, and the power supply voltage of the semiconductor integrated circuit can be adjusted to 3.3 V or more.
[0059]
As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, a trigger voltage is applied to the thyristor that turns the thyristor from the off state to the on state, and the noise signal is transmitted to the semiconductor integrated circuit through the thyristor. After the noise signal passes outside the circuit, the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, so the thyristor is turned off and the electrostatic protection device continues to be on. It is possible to avoid the latch-up phenomenon.
[0060]
FIG. 11 shows that, when the p-type well layer 2 is formed in the manufacturing process of the electrostatic protection device in the semiconductor integrated circuit of FIG. 9, the n-type well layer 8 is formed next. In this case, after the p-type well layer 2 is formed, a photoresist is applied to the entire thin oxide film 4 and an n-type well layer is formed by photolithography using a photomask for forming the n-type well layer 8. The photoresist 7 for forming 8 is patterned. Thereafter, an n-type impurity for forming the n-type well layer 8 is implanted by ion implantation into a region not patterned by the photoresist 7 on the thin oxide film 4. After the ion implantation, the photoresist 7 is removed, heat treatment is performed, and n-type impurities are diffused into the p-type substrate 1 to form an n-type well layer 8. The formation of the p-type well layer 2 is the same as that shown in FIG.
[0061]
When n-type impurities for forming an n-type well layer 8 provided with a pnp transistor on the p-type substrate 1 are ion-implanted, the high-energy is again applied using the photoresist 7 for forming the n-type well layer 8 as a mask. By performing ion implantation in this step, the impurity concentration in the deep region from the surface of the n-type well layer 8 can be increased, and the current-voltage characteristics of the pnp transistor region formed in the n-type well layer 8 are affected. Thus, the n-type well layer 8 can be made a low resistance region without changing the impurity concentration on the n-type well layer 8 (emitter region). By making the n-type well layer 8 which is the base region of the pnp transistor a low resistance region, the resistance value between the base and emitter of the pnp transistor constituting the thyristor used in the electrostatic protection device is lowered, and the pnp transistor is Since the driving voltage increases, the holding voltage of the electrostatic protection device also increases.
[0062]
FIG. 12 shows a simulation of the relationship between the dose of phosphorus (injection amount) and the holding voltage of the electrostatic protection device when phosphorus (P) is ion-implanted with an energy of 600 keV in the formation of the n-type well layer 8. It is a graph of a result. From FIG. 12, when the power supply voltage of the semiconductor integrated circuit is 3.3 V, the phosphorus dose is 4.0 × 10.¹³/ Cm²As a result, the holding voltage of the electrostatic protection device becomes about 3.8V or higher, and the power supply voltage of the semiconductor integrated circuit can be adjusted to 3.3V or higher. As a result, when a high-voltage noise signal is applied during normal operation of the semiconductor integrated circuit, the thyristor is turned on, and the noise signal flows to the outside of the semiconductor integrated circuit through the thyristor. Since the holding voltage (holding voltage) of the electrostatic protection device is higher than the power supply voltage of the semiconductor integrated circuit, the thyristor is turned off, and the latch-up phenomenon in which the electrostatic protection device continues to be on can be avoided.
[0063]
FIG. 13 shows an electrostatic protection circuit using the electrostatic protection device of the present invention. This electrostatic protection circuit allows a bidirectional current to flow because the electrostatic protection device 27 and the diode circuit 38 are connected in series. The electrostatic protection device 27 is connected to a cathode terminal 25 and a cathode gate terminal 26 of the electrostatic protection device 27 that are connected in parallel so that the forward direction is reversed. In the diode circuit 38, the diode array 29 and the diode 28 connected in series with the forward direction aligned are connected in parallel so that the forward directions are opposite to each other. The anode terminal of the diode array 29 is connected to the cathode terminal of the diode 28, and the cathode terminal of the diode array 29 is connected to the anode terminal of the diode 28. A connection portion between the anode terminal of the diode array 29 and the cathode terminal of the diode 28 is connected to the cathode terminal 25 and the cathode gate terminal 26 of the electrostatic protection device 27, and the connection between the cathode terminal of the diode array 29 and the anode terminal of the diode 28 is connected. The portion is the cathode terminal 32 of the electrostatic protection circuit.
[0064]
As shown in the diode array 29, the diodes are arranged in multiple stages in series in the forward direction so that the holding voltage of the electrostatic protection circuit of FIG. 13 is equal to an integral multiple of 0.6V between the pn junctions per diode stage. Can be increased. As a result, it is possible to adjust the holding voltage of the electrostatic protection circuit of FIG. 13 to be equal to or higher than the power supply voltage of the semiconductor integrated circuit by optimizing the number of stages of multi-stage connection of the diode array 29.
[0065]
FIG. 14 shows another example of the electrostatic protection circuit using the electrostatic protection device of the present invention. In this electrostatic protection circuit, an n-type MOS transistor 30 is connected in series to an electrostatic protection device 27. The drain terminal of the n-type MOS transistor 30 is connected to the cathode terminal 25 and the cathode gate terminal 26 of the electrostatic protection device 27, and the gate terminal and the source terminal of the n-type MOS transistor 30 are short-circuited, and the cathode of the electrostatic protection circuit. Terminal 32 is provided. Thereby, the holding voltage of the electrostatic protection circuit of FIG. 14 can be increased by the holding voltage of the n-type MOS transistor 30, and the holding voltage of the electrostatic protection circuit of FIG. 14 is higher than the power supply voltage of the semiconductor integrated circuit. It is possible to adjust to.
[0066]
The n-type MOS transistor 30 can flow a current in both directions in order to form a parasitic diode between the well layer and the drain region.
[0067]
FIG. 15 shows still another electrostatic protection circuit using the electrostatic protection device of the present invention. In this electrostatic protection circuit, a resistor 31 is connected in series to an electrostatic protection device 27. A resistor 31 is connected in series to the cathode terminal 25 and the cathode gate terminal 26 of the electrostatic protection device 27. When the holding current of the electrostatic protection device 27 is Ih and the resistance value of the resistor 31 is R31, a voltage of Ih × R31 is obtained. The holding voltage of the electrostatic protection circuit of FIG. 15 can be increased by the value, and by optimizing the resistance value of the resistor 31, the holding voltage of the electrostatic protection circuit of FIG. It is possible to adjust to.
[0068]
The resistor 31 can be formed of polysilicon, diffusion resistance, silicide resistance, contact / via resistance, or well resistance.
[0069]
【The invention's effect】
An electrostatic protection apparatus for a semiconductor integrated circuit according to the present invention includes a first conductivity type well layer formed in a first conductivity type semiconductor substrate, and a first conductivity type well substrate adjacent to the first conductivity type well layer. The formed second conductivity type well layer, the first conductivity type cathode gate high concentration impurity region formed on the first conductivity type well layer, the first conductivity type cathode gate high concentration impurity region, and the first element isolation. A second element isolation insulator formed on the first conductivity type well layer, and a second conductivity type cathode high-concentration impurity region formed between the first element isolation insulator and the second element isolation insulator; The second conductivity type anode gate high concentration impurity region formed on the two conductivity type well layer, the second conductivity type anode gate high concentration impurity region, and the fourth element isolation insulator are separated, Provided on the well layer A first conductivity type anode high-concentration impurity region formed between the third element isolation insulator and the fourth element isolation insulator, thereby providing a special process and photo for the semiconductor integrated circuit manufacturing process. Without adding a mask, the holding voltage of the electrostatic protection device can be adjusted to be equal to or higher than the power supply voltage of the semiconductor integrated circuit, and latch-up in which the thyristor constituting the electrostatic protection device is kept on by an external noise signal can be prevented.
[Brief description of the drawings]
FIG. 1 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a graph showing a result of simulating the relationship between an element isolation insulator interval A of the electrostatic protection device and a holding voltage of the electrostatic protection device.
FIG. 3 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 4 is a graph showing a result of simulating a relationship between a distance B between element isolation insulators of the electrostatic protection device and a holding voltage of the electrostatic protection device.
FIG. 5 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 6 is a graph showing the result of simulating the relationship between the distance C between the element isolation insulators of the electrostatic protection device and the holding voltage of the electrostatic protection device.
FIG. 7 is a structural diagram of an electrostatic protection device for a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 8 is a graph showing a result of simulating a relationship between a distance D between element isolation insulators of the electrostatic protection device and a holding voltage of the electrostatic protection device.
FIG. 9 is a cross-sectional view showing a step of forming a p-well layer in the manufacturing process of the electrostatic protection device for a semiconductor integrated circuit according to the present invention.
FIG. 10 is a graph showing the result of simulating the relationship between the dose of boron (implantation amount) and the holding voltage of the electrostatic protection device when boron (B) is ion-implanted in the formation of the p-type well layer.
FIG. 11 is a cross-sectional view showing a step of forming an n-well layer in the manufacturing process of the electrostatic protection device for a semiconductor integrated circuit according to the present invention.
FIG. 12 is a graph showing a result of simulating the relationship between phosphorus dose (injection amount) and holding voltage of the electrostatic protection device when phosphorus (P) is ion-implanted in the formation of the n-type well layer 8;
FIG. 13 is an electrostatic protection circuit using the electrostatic protection device for a semiconductor integrated circuit according to the present invention.
FIG. 14 shows another electrostatic protection circuit using the electrostatic protection device for a semiconductor integrated circuit according to the present invention.
FIG. 15 shows still another electrostatic protection circuit using the electrostatic protection device for a semiconductor integrated circuit according to the present invention.
FIG. 16 is a schematic diagram showing a configuration example of an electrostatic protection circuit provided with a conventional electrostatic protection device.
FIG. 17 is a cross-sectional view of a conventional electrostatic protection device.
FIG. 18 is a schematic circuit diagram of a conventional electrostatic protection circuit.
[Explanation of symbols]
1 p-type substrate
2 p-type well layer
3 Isolation insulator
3a First element isolation insulator
3b Second element isolation insulator
3c Third element isolation insulator
3d 4th element isolation insulator
4 Thin oxide film
5 photoresist
6 n-type cathode high concentration impurity region
7 Photoresist
8 n-type well layer
9 p-type high concentration impurity region
10 n-type high concentration impurity region
11 p-type anode high concentration impurity region
12 n-type anode gate high concentration impurity region
13 Silicide layer
14 Silicide layer
15 Gate sidewall insulator
16 Polysilicon
17 Gate oxide film
18 p-type cathode gate high concentration impurity region
19 Contact section
20 Interlayer insulator
21 metal
22 metal
23 Metal
24 Anode terminal
25 Cathode terminal
26 Cathode gate terminal
27 Static electricity protection device
28 diodes
29 Diode array
30 n-type MOS transistor
31 resistance
32 Cathode terminal of electrostatic protection circuit
33 Reference voltage terminal
34 Power supply line
35 Reference voltage line
36 Semiconductor integrated circuit
37 Power supply terminal
38 Diode circuit
50 Zener diode
51 resistance
52 resistance
53 npn transistor
54 Resistance
55 Base resistance
56 pnp transistor
57 Base resistance
58 Thyristor

Claims

A first conductivity type well layer formed in the first conductivity type semiconductor substrate;
A second conductivity type well layer formed in the first conductivity type semiconductor substrate adjacent to the first conductivity type well layer;
A first conductivity type cathode gate high concentration impurity region formed on the first conductivity type well layer;
The first conductivity type cathode gate high concentration impurity region is separated from the first element isolation insulator, and is formed closer to the second conductivity type well layer than the first conductivity type cathode gate high concentration impurity region. A second element isolation insulator provided on the one conductivity type well layer and a second conductivity type cathode high-concentration impurity region formed between the first element isolation insulator;
A second conductivity type anode gate high concentration impurity region formed on the second conductivity type well layer;
The second conductivity type anode gate high concentration impurity region is separated from the fourth element isolation insulator, and is formed closer to the first conductivity type well layer than the second conductivity type anode gate high concentration impurity region. A first conductivity type anode high-concentration impurity region formed between a third element isolation insulator and a fourth element isolation insulator provided on the conductivity type well layer;
The first conductive type well layer is an electrostatic protection device for a semiconductor integrated circuit, in which a first conductive type high concentration impurity region is formed below.

2. The electrostatic protection device for a semiconductor integrated circuit according to claim 1, wherein a thyristor is formed between the first conductivity type cathode gate high concentration impurity region and the second conductivity type anode gate high concentration impurity region.

2. The electrostatic protection device for a semiconductor integrated circuit according to claim 1, wherein the width of any one of the first element isolation insulator to the fourth element isolation insulator is adjusted so that a holding voltage is equal to or higher than a power supply voltage.

The second conductivity type well layer, electrostatic discharge protection device of a semiconductor integrated circuit according to any one of claims 1 to 3 second conductivity type high concentration impurity regions thereunder is formed.

2. The electrostatic protection circuit according to claim 1, wherein a circuit element capable of flowing a current bidirectionally is connected in series to the electrostatic protection device for a semiconductor integrated circuit.

The electrostatic protection circuit according to claim 5 , wherein the circuit element is a diode circuit.

The electrostatic protection circuit according to claim 5 , wherein the circuit element is a MOS transistor.

The electrostatic protection circuit according to claim 5 , wherein the circuit element is a resistor.

A method of manufacturing an electrostatic protection device for a semiconductor integrated circuit according to claim 1,
Implanting a first conductivity type impurity into the first conductivity type semiconductor substrate to form the first conductivity type well layer;
By implanting first conductivity type impurity continuously to the first conductivity type well layer, the bottom of the first conductivity type well layer, and forming the first conductivity type high concentration impurity regions,
A method of manufacturing an electrostatic protection device for a semiconductor integrated circuit, comprising:

Injecting a second conductivity type impurity into the first conductivity type semiconductor substrate adjacent to the first conductivity type well layer to form the second conductivity type well layer;
Forming a second conductivity type high concentration impurity region below the second conductivity type well layer by implanting a second conductivity type impurity continuously into the second conductivity type well layer;
The method for manufacturing an electrostatic protection device for a semiconductor integrated circuit according to claim 9 , wherein: