JP5325750B2 - Solid-state imaging device, imaging device - Google Patents
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Description
本発明は、固体撮像素子及びこれを備える撮像装置に関する。 The present invention relates to a solid-state imaging device and an imaging device including the same.
シリコン基板上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換素子を設け、この光電変換層で発生した電荷を一対の電極の一方からシリコン基板に転送し、この電荷に応じた信号を、シリコン基板に形成したMOS回路で外部に読み出す光電変換層積層型の固体撮像素子が知られている(特許文献1,2,3参照)。
A photoelectric conversion element including a pair of electrodes and a photoelectric conversion layer sandwiched between them is provided above the silicon substrate, and charges generated in the photoelectric conversion layer are transferred from one of the pair of electrodes to the silicon substrate, and the charge is A photoelectric conversion layer stacked type solid-state imaging device that reads signals to the outside by a MOS circuit formed on a silicon substrate is known (see
このような固体撮像素子では、光電変換層で発生した電荷を電極で捕集するために、露光期間中に光電変換層にバイアス電圧を印加することが行われる。特許文献1には、このバイアス電圧のレベルを変えることで、光電変換素子の感度を変化させてホワイトバランス調整を行う方法が開示されている。また、特許文献2には、信号出力を飽和させないように、光電変換層に印加する電圧によって発生する信号量を変化させ、白とびや黒つぶれ等の補正を行う方法が開示されている。
In such a solid-state imaging device, a bias voltage is applied to the photoelectric conversion layer during the exposure period in order to collect the charges generated in the photoelectric conversion layer with an electrode. Patent Document 1 discloses a method of performing white balance adjustment by changing the sensitivity of the photoelectric conversion element by changing the level of the bias voltage.
光電変換層に印加する電圧には、光電変換層から信号を読み出すMOS回路に使用する電源電圧(一般に3.3V程度)と同等以上の電圧(3.3V〜40V程度)が一般に必要となる。したがって光電変換層に印加する電圧と、光電変換された電荷に応じた信号を読み出す方式とによっては、過大光が入射したときに光電変換層から読み出された信号レベルがMOS回路の電源電圧を超えて過電圧状態となる。この結果、画像不良をきたすだけでなく、固体撮像素子の劣化、破壊につながる可能性がある。 The voltage applied to the photoelectric conversion layer generally requires a voltage (about 3.3V to 40V) equal to or higher than the power supply voltage (generally about 3.3V) used for the MOS circuit that reads signals from the photoelectric conversion layer. Therefore, depending on the voltage applied to the photoelectric conversion layer and the method of reading out a signal corresponding to the photoelectrically converted charge, the signal level read from the photoelectric conversion layer when excessive light is incident is the power supply voltage of the MOS circuit. Overvoltage is exceeded. As a result, not only image defects are caused, but there is a possibility that the solid-state image sensor is deteriorated or destroyed.
特許文献3には、光電変換層で発生した電荷をCMOS回路部の基板へ逃がすことによりCMOS回路の破壊を防止する方法が開示されている。しかし、この方法では、電荷を基板へ逃すための特殊な構成をCMOS回路に追加する必要があり、汎用のCMOSプロセスをそのまま採用することができない。
本発明は、上記事情に鑑みてなされたものであり、過大光による信号読み出し回路の破壊を防ぐことが可能な汎用性の高い光電変換層積層型の固体撮像素子及びこれを備える撮像装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and provides a highly versatile photoelectric conversion layer stacked type solid-state imaging device capable of preventing destruction of a signal readout circuit due to excessive light and an imaging apparatus including the same. The purpose is to do.
本発明の固体撮像素子は、光を受光して前記光に応じた信号を出力する複数の画素を有する固体撮像素子であって、前記複数の画素の各々は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光電変換層で発生した電荷に応じた信号をMOSトランジスタによって読み出すMOS回路を含み、前記複数の画素が、画像データ生成用の信号を出力する有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために利用される信号であって前記画像データの生成に利用されない信号を出力する非有効画素とを含み、前記一対の電極間に撮像条件に応じた可変のバイアス電圧を印加するバイアス電圧印加部を備え、前記バイアス電圧印加部は、前記非有効画素から得られる信号に応じて前記バイアス電圧を可変制御するものである。 The solid-state imaging device of the present invention is a solid-state imaging device having a plurality of pixels that receive light and output a signal corresponding to the light, and each of the plurality of pixels is a pair of substrates provided above the substrate. An electrode, a photoelectric conversion layer provided between the pair of electrodes, and a MOS circuit that is formed on the substrate and reads a signal corresponding to the electric charge generated in the photoelectric conversion layer by a MOS transistor, and the plurality of pixels include , an effective pixel which outputs a signal for image data generation, ineffective for outputting not used signal to generate the image data a signal which is utilized to control the bias voltage applied between the pair of electrodes A bias voltage application unit that applies a variable bias voltage according to an imaging condition between the pair of electrodes, and the bias voltage application unit is obtained from the ineffective pixel It is intended for variably controlling the bias voltage in accordance with the Patent.
本発明の撮像装置は、前記固体撮像素子を備える。 The imaging device of the present invention includes the solid-state imaging device.
本発明によれば、過大光による信号読み出し回路の破壊を防ぐことが可能な汎用性の高い光電変換層積層型の固体撮像素子及びこれを備える撮像装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the versatile photoelectric conversion layer laminated | stacked solid-state image sensor which can prevent the destruction of the signal read-out circuit by excessive light, and an imaging device provided with the same can be provided.
以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1は、本発明の一実施形態を説明するための撮像装置の概略構成を示す図である。撮像装置としては、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等があり、ここではデジタルカメラを例にして説明する。 FIG. 1 is a diagram showing a schematic configuration of an imaging apparatus for explaining an embodiment of the present invention. Examples of the imaging device include an imaging device such as a digital camera and a digital video camera, an imaging module mounted on an electronic endoscope, a camera-equipped mobile phone, and the like. Here, a digital camera will be described as an example.
図1に示す撮像装置は、固体撮像素子30と、駆動部20と、システム制御部21と、メインメモリ22と、デジタル信号処理部23と、記録制御部24とを備える。
The imaging apparatus shown in FIG. 1 includes a solid-
固体撮像素子30は、詳細は後述するが、シリコン基板等の基板に形成されたMOS回路によって信号を読み出す、光電変換層積層型の固体撮像素子である。即ち、固体撮像素子30は複数の画素を有し、各画素が、基板上方に設けられた一対の電極、この一対の電極の間に設けられた光電変換層、及び該基板に形成され、該光電変換層で発生した電荷に応じた信号をMOSトランジスタによって読み出すMOS回路を含む構成となっている。
Although described in detail later, the solid-
駆動部20は、システム制御部21の制御により固体撮像素子30を駆動する。
The
メインメモリ22は、固体撮像素子30から出力された撮像信号を一時記憶する。
The
デジタル信号処理部23は、固体撮像素子30から出力されてメインメモリ22に記憶された撮像信号に対し、デジタル信号処理(γ補正処理、RGB/YC変換処理等)を施して画像データを生成する。
The digital
記録制御部24は、撮像装置に着脱可能な記録媒体25の制御を行い、画像データを記録媒体25に記録したり、記録媒体25から画像データを読み出したりする。
The
システム制御部21は、撮像装置全体を統括制御する。システム制御部21は、撮影ISO感度、露光時間等の撮像条件を決定し、その条件にしたがって撮像を行うよう駆動部20を制御する。
The
図2は、図1に示した撮像装置における固体撮像素子の全体構成を示す平面模式図である。図3は、図2に示した領域Aの拡大図である。固体撮像素子30には、光を受光してその光に応じた信号を出力する複数の画素が配置されるセンサ領域と、それ以外の周辺領域とが存在する。
FIG. 2 is a schematic plan view showing the overall configuration of the solid-state imaging device in the imaging apparatus shown in FIG. FIG. 3 is an enlarged view of the region A shown in FIG. The solid-
センサ領域には、有効画素領域31と過大光検出用画素領域32とが含まれる。
The sensor area includes an
有効画素領域31には、水平方向とこれに直交する垂直方向に複数の画素31aが二次元状(例えば正方格子状)に配置されている。画素31aは、画像データ生成用の信号を得るための画素である。
In the
過大光検出用画素領域32は、有効画素領域31の周りを取り囲むように設けられており、この領域には複数の画素32aが設けられている。画素32aは、画素31aと画素32aに含まれる一対の電極間に印加するバイアス電圧を制御するために必要な信号を得るためのものであり、ここから得られる信号は画像データの生成には利用されない。画素32aの平面視におけるサイズは、画素31aの平面視におけるサイズよりも大きくなっている。
The excessive light
なお、画素32aは、有効画素領域31にある各画素31aのMOS回路が破壊、劣化するのを防ぐために、MOS回路の出力信号が大きくなるような過大光を検出するものである。このため、画素32aは、過大光を漏れなく検出できるように、有効画素領域31の最外周に配置される画素31aを完全に囲うように配置しておくことが好ましい。
The
固体撮像素子30の周辺領域には、周辺回路33が設けられている。周辺回路33は、センサ領域に配置された各画素にバイアス電圧を供給する回路、各画素のMOS回路を駆動する回路、各画素から読み出された信号に信号処理を施す回路等が含まれる。
A
図4は、図2に示した有効画素領域31に配置される画素31aの概略構成を示す図である。図5は、図4に示した画素の断面模式図とその画素の対向電極に接続されるローパスフィルタの断面模式図とを示した図である。
FIG. 4 is a diagram showing a schematic configuration of the
図4に示すように、画素31aは、光電変換素子Pと、フローティングディフュージョンFDと、出力トランジスタ5aと、選択トランジスタ5bと、リセットトランジスタ5cとを備える。出力トランジスタ5aと、選択トランジスタ5bと、リセットトランジスタ5cが、図5に示すMOS回路5を構成している。出力トランジスタ5aと、選択トランジスタ5bと、リセットトランジスタ5cは、それぞれnチャネルMOSトランジスタで構成されている。
As shown in FIG. 4, the
光電変換素子Pは、図5に示すように、基板であるp型シリコン基板1上方に設けられた一対の電極(画素電極14とこれに対向する対向電極16)と、画素電極14と対向電極16の間に設けられた光電変換層15とを備える。
As shown in FIG. 5, the photoelectric conversion element P includes a pair of electrodes (a
対向電極16には、その上方から被写体光が入射される。対向電極16は、光電変換層15に入射光を入射させる必要があるため、入射光に対して透明なITO(酸化インジウムスズ)等の導電性材料で構成される。対向電極16は、全画素(画素31a,32a)で共通の一枚構成であるが、画素毎に分割し、分割した全ての対向電極を配線で接続した構成としてもよい。
Subject light is incident on the
画素電極14は、画素31a毎に分割された薄膜であり、透明又は不透明の導電性材料(ITO(酸化インジウムスズ)やアルミニウム等)で構成される。
The
光電変換層15は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料で構成された層である。光電変換層15を、緑色の波長域の光を吸収してこれに応じた電荷を発生する光電変換材料(例えばキナクリドン)で構成することで、可視光モノクロ撮像が可能となる。光電変換層15を、赤外の波長域の光を吸収してこれに応じた電荷を発生する光電変換材料(例えばフタロシアニン系有機材料やナフタロシアニン系有機材料)で構成することで、赤外光モノクロ撮像が可能となる。
The
フローティングディフュージョンFDは、画素電極14と電気的に接続されており、その電位が画素電極14の電位に応じて変化する。図4の例では、露光期間中、対向電極16に正の電圧VPXを印加し、フローティングディフュージョンFDの電位が、露光開始と共に上昇するようにしている。
The floating diffusion FD is electrically connected to the
リセットトランジスタ5cは、フローティングディフュージョンFDの電位を所定電位にリセットするためのものである。リセットトランジスタ5cは、そのソース端子がフローティングディフュージョンFDに電気的に接続され、そのドレイン端子にはリセットドレイン電圧VRDが供給されている。リセットトランジスタ5cのゲート端子に印加されるリセットパルスがハイレベルになると、リセットトランジスタ5cがオンし、フローティングディフュージョンFDの電位がリセットドレイン電圧VRDにリセットされる。
The
出力トランジスタ5aは、フローティングディフュージョンFDの電位を電圧信号に変換して出力するものである。言い換えると、出力トランジスタ5aは、画素電極14で捕集された電荷の電荷量に応じた信号を出力する。出力トランジスタ5aは、そのゲート端子がフローティングディフュージョンFDに電気的に接続され、そのドレイン端子にはMOS回路5の電源電圧VDDが供給されている。また、そのソース端子が選択トランジスタ5bのドレイン端子に接続されている。
The
選択トランジスタ5bは、出力トランジスタ5aの出力信号を信号線Sに選択的に出力するためのものである。選択トランジスタ5bは、そのソース端子が信号線Sに接続されている。選択トランジスタ5bのゲート端子に印加される選択パルスがハイレベルになると、選択トランジスタ5bはオンし、出力トランジスタ5aで変換された電圧信号が信号線Sに出力される。
The
図5に示すように、シリコン基板1上方で画素電極14の下方には遮光膜12が設けられており、この遮光膜12によりMOS回路5は遮光されている。
As shown in FIG. 5, a
図3に示した画素31aの面積は、図4及び図5に示した画素電極14の平面視における面積と同じである。つまり、画素31aの平面視におけるサイズは、画素電極14の平面視におけるサイズによって決まっている。
The area of the
図4に示すように、各画素31aの対向電極16にはローパスフィルタ(LPF)40が接続され、このLPF40に昇圧回路50が接続されている。LPF40及び昇圧回路50は、図2に示した周辺回路33に含まれる。
As shown in FIG. 4, a low-pass filter (LPF) 40 is connected to the
昇圧回路50は、例えばチャージポンプ式の昇圧回路であり、LPF40を介して対向電極16に可変のバイアス電圧を印加する。LPF40は、昇圧回路50の電源電圧に含まれる電源ノイズを抑制するためのものである。
The
図5に示すように、LPF40は、平行平板M1,M2,M3と、配線部M4と、接続部41とを備える。
As shown in FIG. 5, the
平行平板M1,M2,M3は、周辺領域の基板1上方の絶縁層10内に縦方向に積層して互いに平行に設けられている。平行平板M1〜M3は、図示しないビアなどを介して互いに電気接続されている。なお、平行平板M1〜M3はそれぞれ、回路構成上必要に応じて互いに電気接続させればよいため、全てを接続する必要はなく、適宜つなぎ分けをしてもよい。
The parallel plates M1, M2, and M3 are stacked in the vertical direction in the insulating
平行平板M1は、ゲート絶縁膜2上に所定の厚さで形成されている。平行平板M2は、平行平板M1の上に、絶縁層10の一部を介して設けられている。平行平板M3は、平行平板M2の上に、絶縁層10の一部を介して設けられる。
The parallel plate M1 is formed on the
平行平板M1〜M3のうち最上部に位置する平行平板M3の上には、絶縁層10の一部を介して配線部M4が設けられている。配線部M4は、接続部41を介して平行平板M3に電気接続されている。センサ領域側の対向電極16が周辺領域側に一部延長して設けられ、周辺領域において対向電極16と配線部M4とが電気接続している。また、配線部M4は、昇圧回路50の出力と電気接続している。平行平板M1〜M3はそれぞれ、RC回路の容量Cの電極として機能する。
On the parallel plate M3 positioned at the top of the parallel plates M1 to M3, a wiring portion M4 is provided via a part of the insulating
周辺領域において、平行平板M1〜M3と配線部M4とは、基板1の上方に互いに間隔をおいて積層されている。光電変換層積層型の固体撮像素子30では、周辺領域の基板1上方には、スペースに余裕がある。このため、かかる部位に平行平板M1〜M3と配線部M4とを設けることで、固体撮像素子30の他の構成部材の設計に影響を及ぼすことなく、センサ領域が形成される同じ基板1上にローパスフィルタ40を作りこむことが可能である。
In the peripheral region, the parallel plates M <b> 1 to M <b> 3 and the wiring part M <b> 4 are stacked above the substrate 1 at a distance from each other. In the photoelectric conversion layer stacked type solid-
平行平板M1〜M3と配線部M4は、光電変換素子PやMOS回路5の配線層と同じ導電性材料を用いて、同一の工程で形成されていてもよい。例えば、配線部M4は、光電変換素子Pの画素電極14と同じ導電性材料によって構成されていてもよい。このとき、配線部M4と画素電極14は、基板1の表面からの位置が同じとなる。
The parallel plates M1 to M3 and the wiring part M4 may be formed in the same process using the same conductive material as that of the photoelectric conversion element P and the wiring layer of the MOS circuit 5. For example, the wiring part M4 may be made of the same conductive material as the
配線部M4は、RC回路の抵抗Rとして機能し、基板1の周辺領域の最上部に位置する所定の金属材料(トップメタル)を利用して構成することができる。トップメタルとしては、対向電極16を構成するITO(酸化インジウムスズ)などと酸化することなく接続可能な材料として、Au(金)、Al(アルミニウム)、Cu(銅)の代わりにTiN(窒化チタン)を使用する。TiNのように高い抵抗率の材料を用いることで、配線部M4を抵抗として配線長を実現可能な長さで形成することができる。配線部M4を構成する材料としては抵抗率1×10−7Ωm以上が好ましい
The wiring part M4 functions as the resistance R of the RC circuit and can be configured using a predetermined metal material (top metal) located at the uppermost part of the peripheral region of the substrate 1. As the top metal, TiN (titanium nitride) is used instead of Au (gold), Al (aluminum), and Cu (copper) as a material that can be connected to ITO (indium tin oxide) constituting the
図6は、図2に示した過大光検出用画素領域32に配置される画素32aの概略構成を示す図である。画素32aは、保護トランジスタ5dを追加し、画素電極14の平面視におけるサイズを大きくした以外は、画素31aと同じ構成である。
FIG. 6 is a diagram showing a schematic configuration of the
画素32aにおいても、画素電極14の平面視のサイズが、画素のサイズとなっており、図3に示したように、画素32aのサイズは、画素31aよりも大きくなっている。
Also in the
保護トランジスタ5dは、MOS回路5によって信号線Sに読み出される信号(出力トランジスタ5aから出力される信号と同義)のレベルが電源電圧VDDを超えてしまい、MOS回路5が破壊、劣化してしまうのを防ぐ保護回路として機能する。保護トランジスタ5dは、そのゲート端子とドレイン端子が画素電極14及びフローティングディフュージョンFDと電気的に接続され、そのソース端子には電源電圧VDDが供給されている。この保護トランジスタ5dにより、出力トランジスタ5aから出力される信号レベルが、電圧VDD以上になってしまうのを防止することができる。
In the
なお、画素31aのMOS回路5と、画素32aのMOS回路5とは、それぞれ独立に信号読み出しができるように配線が形成されている。
The MOS circuit 5 of the
画素32aは、画素31aよりもサイズが大きく、MOS回路5を形成するための領域を広くとることができる。このため、保護トランジスタ5dを追加するだけのスペースは十分にあり、保護トランジスタ5dを高耐圧のものにすることもできる。したがって、画素32aは、大量の光が入射した場合でも、MOS回路5の破壊を防ぐことができる構成となっている。一方、画素31aは、MOS回路5を保護するための保護回路を設けていないため、大量の光が入射した場合には、MOS回路5が破壊されてしまう可能性がある。
The
そこで、この固体撮像素子30では、画素31aから出力された信号のレベルが画素31aのMOS回路5を破壊する可能性のあるレベルになってしまうような場合に、昇圧回路50が対向電極16に印加するバイアス電圧VPXを下げる制御を行うことで、画素31aのMOS回路5の破壊を防ぐようにしている。以下、このような制御を実現する構成を説明する。
Therefore, in this solid-
図7は、図2に示した固体撮像素子における周辺回路33の詳細構成を示す図である。周辺回路33は、LPF40と、昇圧回路50と、比較部70と、閾値記憶部80と、読み出し制御部90と、CDS回路110と、AD変換回路120とを備える。
FIG. 7 is a diagram showing a detailed configuration of the
読み出し制御部90は、画素31aのMOS回路5と画素32aのMOS回路5とを独立に制御して、各MOS回路5からの信号読み出しを行う。CDS回路110は、MOS回路5から読み出された信号に相関二重サンプリング処理を実施する。AD変換回路120は、CDS回路110から出力された信号をデジタル信号に変換して固体撮像素子30外部へと出力する。
The
比較部70は、画素32aのMOS回路5によって読み出され、相関二重サンプリング処理を施された信号のレベルを検出し、検出したレベルと閾値とを比較して、その比較結果を昇圧回路50に通知する。
The
閾値記憶部80は、比較部70が比較に用いる閾値を記憶するメモリである。
The
昇圧回路50は、撮像装置の電源60から供給される電圧を昇圧し、昇圧した電圧を、LPF40を介して対向電極16に印加する。これにより、各画素31a,32aの画素電極14及び対向電極16間に所定のバイアス電圧VPXが印加されることとなる。
The
昇圧回路50は、バイアス電圧VPXのレベルを制御する機能を有しており、撮像条件に応じて最適なバイアス電圧VPXを供給する。また、昇圧回路50は、画素31aのMOS回路5を保護するために、比較部70から通知される比較結果に応じてバイアス電圧VPXのレベルを変更する機能も持つ。具体的には、昇圧回路50は、画素32aから読み出された信号のレベルが第一の閾値を超えた場合に、当該レベルが当該第一の閾値を下回るように、バイアス電圧VPXのレベルを制御する。
The
なお、図3に示したように、画素31aと画素32aではサイズが異なるため、それぞれの信号出力特性は異なる。このため、上記第一の閾値は、画素31aと画素32aの信号出力特性の違いを考慮して設定しておく必要がある。
As shown in FIG. 3, the
ある撮像条件(バイアス電圧VPX、バイアス電圧VPX印加時間)で撮像を行ったときに、画素31aから出力される信号レベルと、画素32aから出力される信号レベルの対応関係は、画素サイズの差によって既知となる。このため、画素31aから出力される信号レベルがMOS回路5の破壊を招くレベル(電源電圧VDD又はそれよりも少し低い値)になるとき、このレベルに対応する画素32aから出力される信号レベルも分かる。そこで、この破壊を招くレベルに対応する画素32aから出力される信号レベルを上記第一の閾値としておく。このようにすることで、画素32aから出力される信号レベルが第一の閾値を超えていたときには、画素31aのMOS回路5が破壊される恐れがあると判断することが可能になる。
When imaging is performed under certain imaging conditions (bias voltage VPX, bias voltage VPX application time), the correspondence between the signal level output from the
図8は、図1に示した固体撮像素子30の画素31aに含まれる光電変換素子Pの信号出力特性を示した図である。図8に示した横軸は対向電極16にバイアス電圧VPXを印加する期間(露光期間)を示し、縦軸は、MOS回路5から読み出される信号の出力レベルを示している。図8に示した、“対向電圧”は、対向電極16に印加されるバイアス電圧VPXのことを示している。
FIG. 8 is a diagram illustrating signal output characteristics of the photoelectric conversion element P included in the
図8に示すように、画素31aの光電変換素子Pは、対向電圧が大きくなるほど、同一露光期間で得られる信号出力レベルが大きくなる。また、対向電圧が1Vのときには、画素31aのMOS回路5から読み出される信号レベルはほぼゼロとなる。
As shown in FIG. 8, in the photoelectric conversion element P of the
このような特性を持つ画素31aの光電変換素子Pにおいて、画素31aのMOS回路5の電源電圧VDDを3.3Vとすると、電源電圧VDD3.3Vに対し、出力信号のばらつき(10%程度)を考慮し、更に、安全をみるために10%程度の余裕を持たせた電圧、つまり、3.3×0.9×0.9=2.673Vに対応する画素32aの出力信号レベルを第一の閾値として閾値記憶部80に記憶しておく。
In the photoelectric conversion element P of the
例えば、まず、図8に示した、バイアス電圧VPX=15Vのときのグラフから、信号出力2.673Vに対応する露光期間が分かる。次に、画素32aのバイアス電圧VPX=15Vのときの信号出力特性のグラフから、この露光期間に対応する信号出力レベルも分かる。このため、この信号出力レベルを第一の閾値とすればよい。同様にして、バイアス電圧VPX毎に、第一の閾値を求めることができる。
For example, first, the exposure period corresponding to the signal output of 2.673 V can be found from the graph shown in FIG. 8 when the bias voltage VPX = 15 V. Next, the signal output level corresponding to this exposure period is also found from the graph of the signal output characteristics when the bias voltage VPX = 15 V of the
そして、昇圧回路50は、撮像条件にしたがって決定されたバイアス電圧VPXのレベル及びその印加期間にしたがってバイアス電圧VPXの印加を行って撮像を実施したときに、画素32aから読み出された信号のレベルが第一の閾値を越えていた場合(つまり、図8において画素31aの信号出力が2.673Vを超えるような高輝度部分がある場合)には、該レベルが第一の閾値を下回るように対向電圧を引き下げる。これにより、画素31aのMOS回路5を保護することができる。
The
なお、第一の閾値は、撮像条件にしたがって決定されたバイアス電圧VPXのレベルに応じて複数設けておいてもよい。 A plurality of first threshold values may be provided according to the level of the bias voltage VPX determined according to the imaging conditions.
図9は、図7に示した昇圧回路50の構成例を示した回路図である。
FIG. 9 is a circuit diagram showing a configuration example of the
図9に示した昇圧回路50は、ドレイン端子とゲート電極を接続したMOSダイオード51a〜51eと、容量52a〜52eと、クロックパルス供給部53と、インバータ54とを備える。
The
MOSダイオード51a〜51eは、電荷を出力側に転送するためのスイッチであり、多段接続されている。MOSダイオード51a〜51eのオンオフは、クロックパルス供給部53から供給されるクロックパルスによって制御される。
The
1段目のMOSダイオード51aのドレイン端子には電源60が接続されている。
A
2段目のMOSダイオード51bのドレイン端子には1段目のMOSダイオード51aのソース端子が接続されている。2段目のMOSダイオード51bのゲート電極には容量52aの一端が接続され、容量52aの他端にはインバータ54の出力端子が接続されている。インバータ54の入力端子には、クロック供給部53の2つの出力端子の一方が接続されている。
The source terminal of the first-
3段目のMOSダイオード51cのドレイン端子には2段目のMOSダイオード51bのソース端子が接続されている。3段目のMOSダイオード51cのゲート電極には容量52bの一端が接続され、容量52bの他端には、クロック供給部53の2つの出力端子の他方が接続されている。
The source terminal of the second-
4段目のMOSダイオード51dのドレイン端子には3段目のMOSダイオード51cのソース端子が接続されている。4段目のMOSダイオード51dのゲート電極には容量52cの一端が接続され、容量52cの他端にはインバータ54の出力端子が接続されている。
The source terminal of the third-
5段目のMOSダイオード51eのドレイン端子には4段目のMOSダイオード51dのソース端子が接続されている。5段目のMOSダイオード51eのゲート電極には容量52dの一端が接続され、容量52dの他端には、クロック供給部53の2つの出力端子の他方が接続されている。5段目のMOSダイオード51eのソース端子には、容量52eが接続され、この容量52eがLPF40に接続されている。
The source terminal of the fourth-
このような昇圧回路50では、LPF40に出力される電圧Voutが、Vout=5(VDD−Vth)となる。Vthは、各MOSダイオード51a〜51eの閾値電圧である。
In such a
この昇圧回路50においては、クロックパルス供給部53が、2つの出力端子から出力するクロックパルスの周波数を変更することで、電圧Voutのレベルを変更するようになっている。クロックパルス供給部53は、比較部70から通知された比較結果、又は、読み出し制御部90からの指示に応じて、クロックパルスの周波数を変更し、昇圧回路50の出力電圧レベルを変更する。
In the
なお、ここではクロックパルスの周波数によって出力電圧を変更するものとしたが、これに限らない。例えば、多段接続するダイオードの数をスイッチ等で変更できるようにしておき、ダイオードの接続段数によって出力電圧を変更してもよい。また、入力電圧をアナログ的に変化させて出力電圧を変更する昇圧回路を用いてもよい。図9に示した回路構成のように、クロックパルスの周波数によって出力電圧を変更することで、簡易的に大きく電圧を変化させることができる。 Although the output voltage is changed according to the frequency of the clock pulse here, the present invention is not limited to this. For example, the number of diodes connected in multiple stages may be changed by a switch or the like, and the output voltage may be changed depending on the number of diodes connected. A booster circuit that changes the output voltage by changing the input voltage in an analog manner may be used. As in the circuit configuration shown in FIG. 9, the voltage can be easily changed greatly by changing the output voltage according to the frequency of the clock pulse.
以上のように構成された撮像装置の撮像動作を説明する。 An imaging operation of the imaging apparatus configured as described above will be described.
図10は、図1に示した撮像装置の撮像動作を説明するためのフローチャートである。撮影モードを開始すると、システム制御部21が、設定されたISO感度、撮影シーン等に応じてバイアス電圧VPXのレベル及び露光期間、絞り等の本撮像時の撮像条件を設定する(ステップS1)。
FIG. 10 is a flowchart for explaining the imaging operation of the imaging apparatus shown in FIG. When the shooting mode is started, the
撮像条件の設定後、システム制御部21は、ステップS1で設定した撮像条件で固体撮像素子30により仮撮像を実施する(ステップS2)。
After setting the imaging conditions, the
ここで、“撮像”とは、フローティングディフュージョンFDをリセットした後、対向電極16に撮像条件にしたがったバイアス電圧を撮像条件にしたがった時間印加して、該時間の間に光電変換層15で発生した信号をフローティングディフュージョンFDに蓄積させる動作のことをいう。
Here, “imaging” is generated in the
撮像時には、読み出し制御部90が昇圧回路50を制御し、撮像条件にしたがったレベルのバイアス電圧VPXとなるよう、クロックパルスの周波数を設定する。これにより、撮像条件にしたがったレベルのバイアス電圧VPXが対向電極16に印加され、撮像が行われる。
At the time of imaging, the
仮撮像終了後、システム制御部21は、画素32aのみからこの仮撮像によって生じた信号(以下、仮撮像信号という)を読み出す制御を行う。画素32aのMOS回路5から出力された仮撮像信号は、比較部70によってそのレベルが検出される。そして、比較部70は、検出したレベルと第一の閾値を比較する(ステップS3)。このとき、比較部70は、ステップS1で設定された撮像条件に含まれるバイアス電圧VPXのレベルに対応した第一の閾値を選択する。
After the provisional imaging, the
ステップS3において、仮撮像信号のレベルが第一の閾値を超えていた場合(判定:NO)、昇圧回路50のクロックパルス供給部53が、クロックパルスの周波数を変更して、該仮撮像信号のレベルが第一の閾値を下回るよう、バイアス電圧VPXを低下させる(ステップS4)。
In step S3, when the level of the temporary imaging signal exceeds the first threshold (determination: NO), the clock
システム制御部21は、ステップS4で最終的に変更されたバイアス電圧VPXを最終的な本撮像時の撮像条件として設定し、撮像待機状態に移行する(ステップS5)。
The
そして、撮影指示があれば、最終的な撮像条件で本撮像を実施する。本撮像が終了すると、システム制御部21は、画素31aのみから信号を読み出す制御を行い、画素31aから得られた信号にデジタル信号処理が施されて画像データが生成され、これが記録媒体25に記録される。
If there is a shooting instruction, the main imaging is performed under the final imaging conditions. When the actual imaging is completed, the
以上のように、この撮像装置によれば、仮撮像によって画素32aから得た信号のレベルに応じて、本撮像時に対向電極16に印加するバイアス電圧を変更することができる。このため、本撮像時に、画素31aのMOS回路5が動作不良を起こしたり、破壊されたりしてしまうのを防ぐことができる。この結果、信頼性の高い固体撮像素子を提供することができる。
As described above, according to this imaging apparatus, it is possible to change the bias voltage applied to the
また、固体撮像素子30は、一般的な光電変換層積層型の固体撮像素子に過大光検出用の画素32aを追加するだけで実現することができる。このため、汎用のCMOSプロセスをそのまま利用することができ、コスト増大を防ぐことができる。
In addition, the solid-
なお、以上の説明では、画素32aのサイズを画素31aのサイズよりも大きくするものとしたが、これに限らない。
In the above description, the size of the
例えば、画素31aと画素32aは同サイズにしてもよい。この場合は、双方の信号出力特性は同じになるため、画素31aのMOS回路5の破壊を招く出力信号のレベルを、そのまま上記第一の閾値としておけばよい。
For example, the
また、図11に示すように、画素32aのサイズを画素31aのサイズより小さくしてもよい。画素32aのサイズを小さくすることで、画素31aと画素32aに同じ光量の光が入射しても、画素32aから得られる信号レベルを相対的に小さくすることができる。つまり、画素32aではより多くの光量を検出できるようになり、過大光検出用画素に適した構成となる。画素32aのサイズを画素31aのサイズより小さくした場合、画素32aの信号出力は高くなりにくくなるため、画素32aのMOS回路5に保護回路は設けなくともよい。
Further, as shown in FIG. 11, the size of the
また、以上の説明では、画素31a,32aが、シリコン基板上方に1つの光電変換素子Pを有するものとしたが、これに限らない。例えば、1つの画素に3つの光電変換素子Pとこれに対応する3つのMOS回路5を設ける構成とすることで、カラー撮像が可能となる。または、1つの画素において、光電変換素子Pの光電変換層15の下方のシリコン基板内に、光電変換層15とは異なる色を検出し、かつ、それぞれ異なる色を検出するフォトダイオードを2つと、これに対応するMOS回路5を2つ設けた構成とすることでも、カラー撮像が可能となる。
In the above description, the
1つの画素に3つの光電変換素子Pを設ける場合には、バイアス電圧VPXのレベルを、各光電変換素子Pで検出する色毎に変えることが好ましく、撮像条件の1つであるホワイトバランスに応じて、3つの光電変換素子Pの各々のバイアス電圧VPXの値を決定することが好ましい。1つの光電変換素子Pと2つのシリコンフォトダイオードを1画素に設けた場合でも、1つの光電変換素子Pが検出する色のホワイトバランスに応じて、この光電変換素子Pのバイアス電圧VPXの値を決定すればよい。 When three photoelectric conversion elements P are provided in one pixel, it is preferable to change the level of the bias voltage VPX for each color detected by each photoelectric conversion element P, according to white balance which is one of the imaging conditions. Thus, it is preferable to determine the value of the bias voltage VPX of each of the three photoelectric conversion elements P. Even when one photoelectric conversion element P and two silicon photodiodes are provided in one pixel, the value of the bias voltage VPX of the photoelectric conversion element P is set according to the white balance of the color detected by one photoelectric conversion element P. Just decide.
また、以上の説明では、画素32aにのみ保護回路を設けるものとしたが、画素31aに保護回路を設けることもできる。この場合、昇圧回路50によるバイアス電圧VPXの制御によって、画素31aのMOS回路5を保護することができるため、画素31aに設ける保護回路の耐圧性はそれほど高くする必要がない。このため、保護回路を微細化することができ、固体撮像素子30の微細化をそれほど妨げずに、保護回路の追加が可能となる。
In the above description, the protection circuit is provided only for the
以上説明したように、本明細書には以下の事項が開示されている。 As described above, the following items are disclosed in this specification.
開示された固体撮像素子は、複数の画素を有する固体撮像素子であって、前記画素は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光電変換層で発生した電荷に応じた信号をMOSトランジスタによって読み出すMOS回路を含み、前記複数の画素が、画像データ生成用の信号を得るための有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために必要な信号を得るための非有効画素とを含み、前記一対の電極間に撮像条件に応じた可変のバイアス電圧を印加するバイアス電圧印加部を備え、前記バイアス電圧印加部は、前記非有効画素から得られる信号に応じて前記バイアス電圧を可変制御する。 The disclosed solid-state imaging device is a solid-state imaging device having a plurality of pixels, and the pixels include a pair of electrodes provided above a substrate, a photoelectric conversion layer provided between the pair of electrodes, and the A MOS circuit that is formed on the substrate and reads out a signal corresponding to the electric charge generated in the photoelectric conversion layer by a MOS transistor, wherein the plurality of pixels include an effective pixel for obtaining a signal for generating image data; A non-effective pixel for obtaining a signal necessary for controlling a bias voltage applied between the electrodes, and a bias voltage applying unit that applies a variable bias voltage according to an imaging condition between the pair of electrodes. The bias voltage application unit variably controls the bias voltage in accordance with a signal obtained from the ineffective pixel.
開示された固体撮像素子は、前記非有効画素が、前記有効画素が配置された領域の外側に配置されている。 In the disclosed solid-state imaging device, the ineffective pixels are arranged outside a region where the effective pixels are arranged.
開示された固体撮像素子は、前記非有効画素のサイズが、前記有効画素よりも大きい。 In the disclosed solid-state imaging device, the size of the ineffective pixel is larger than the effective pixel.
開示された固体撮像素子は、前記非有効画素の前記MOS回路が、前記MOS回路の電源電圧以上のレベルの信号が出力されないよう、前記MOS回路を保護する保護回路を有する。 The disclosed solid-state imaging device includes a protection circuit that protects the MOS circuit so that the MOS circuit of the ineffective pixel does not output a signal having a level equal to or higher than the power supply voltage of the MOS circuit.
開示された固体撮像素子は、前記非有効画素のサイズが、前記有効画素よりも小さい。 In the disclosed solid-state imaging device, the size of the non-effective pixel is smaller than the effective pixel.
開示された固体撮像素子は、前記非有効画素が、前記有効画素の周りを取り囲むように配置されている。 In the disclosed solid-state imaging device, the non-effective pixels are arranged so as to surround the effective pixels.
開示された固体撮像素子は、前記有効画素の前記MOS回路が、前記MOS回路の電源電圧以上のレベルの信号が出力されないよう、前記MOS回路を保護する保護回路を有する。 The disclosed solid-state imaging device includes a protection circuit that protects the MOS circuit so that the MOS circuit of the effective pixel does not output a signal having a level higher than the power supply voltage of the MOS circuit.
開示された撮像装置は、前記固体撮像素子を備える。 The disclosed imaging device includes the solid-state imaging device.
1 シリコン基板
5 MOS回路
14 画素電極
15 光電変換層
16 対向電極
31a 画像データ生成用画素
32a バイアス制御用画素
50 昇圧回路
DESCRIPTION OF SYMBOLS 1 Silicon substrate 5
Claims (8)
前記複数の画素の各々は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光電変換層で発生した電荷に応じた信号をMOSトランジスタによって読み出すMOS回路を含み、
前記複数の画素が、画像データ生成用の信号を出力する有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために利用される信号であって前記画像データの生成に利用されない信号を出力する非有効画素とを含み、
前記一対の電極間に撮像条件に応じた可変のバイアス電圧を印加するバイアス電圧印加部を備え、
前記バイアス電圧印加部は、前記非有効画素から得られる信号に応じて前記バイアス電圧を可変制御する固体撮像素子。 A solid-state imaging device having a plurality of pixels that receive light and output a signal corresponding to the light ,
Each of the plurality of pixels includes a pair of electrodes provided above the substrate, a photoelectric conversion layer provided between the pair of electrodes, and a charge formed in the photoelectric conversion layer formed on the substrate. Including a MOS circuit for reading a signal by a MOS transistor;
Signals that are used to control the bias voltage applied between the pair of electrodes , and that are not used to generate the image data, wherein the plurality of pixels output an image data generation signal. Ineffective pixels that output
A bias voltage application unit that applies a variable bias voltage according to imaging conditions between the pair of electrodes,
The bias voltage application unit is a solid-state imaging device that variably controls the bias voltage according to a signal obtained from the ineffective pixel.
前記非有効画素が、前記有効画素が配置された領域の外側に配置されている固体撮像素子。 The solid-state imaging device according to claim 1,
A solid-state imaging device in which the non-effective pixels are arranged outside a region where the effective pixels are arranged.
前記非有効画素のサイズが、前記有効画素よりも大きい固体撮像素子。 The solid-state imaging device according to claim 1 or 2,
A solid-state imaging device in which the size of the ineffective pixel is larger than that of the effective pixel.
前記非有効画素の前記MOS回路が、前記MOS回路の電源電圧以上のレベルの信号が出力されないよう、前記MOS回路を保護する保護回路を有する固体撮像素子。 The solid-state imaging device according to claim 3,
A solid-state imaging device having a protection circuit that protects the MOS circuit so that the MOS circuit of the ineffective pixel does not output a signal having a level equal to or higher than a power supply voltage of the MOS circuit.
前記非有効画素のサイズが、前記有効画素よりも小さい固体撮像素子。 The solid-state imaging device according to claim 1 or 2,
A solid-state imaging device in which the size of the non-effective pixel is smaller than the effective pixel.
前記非有効画素が、前記有効画素の周りを取り囲むように配置されている固体撮像素子。 The solid-state imaging device according to any one of claims 1 to 5,
A solid-state imaging device in which the non-effective pixels are arranged so as to surround the effective pixels.
前記有効画素の前記MOS回路が、前記MOS回路の電源電圧以上のレベルの信号が出力されないよう、前記MOS回路を保護する保護回路を有する固体撮像素子。 It is a solid-state image sensing device according to any one of claims 1 to 6,
A solid-state imaging device having a protection circuit for protecting the MOS circuit so that the MOS circuit of the effective pixel does not output a signal having a level equal to or higher than a power supply voltage of the MOS circuit.
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