JP5322633B2

JP5322633B2 - 撮像装置

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Publication number: JP5322633B2
Application number: JP2008334297A
Authority: JP
Inventors: 文行大河
Original assignee: Olympus Medical Systems Corp
Current assignee: Olympus Medical Systems Corp
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2013-10-23
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Description

本発明は、撮像手段により撮像された信号をＡ／Ｄ変換する撮像装置に関する。

近年、入射光を光電変換する電荷結合素子（ＣＣＤと略記）等の撮像素子を用いて、被写体を撮像する撮像装置が広く用いられるようになっている。
このような撮像装置においては、信号を一時記憶する等のために、アナログ信号からデジタル信号に変換するＡ／Ｄ変換が行われる。
例えば特開２００４−９６６４０号公報の第１の従来例には、アナログ信号をＡ／Ｄ変換クロック（Ａ／Ｄクロックとも言う）に同期してＡ／Ｄ変換器でＡ／Ｄ変換する場合、Ａ／Ｄクロックの位相を変化させて、アナログ信号に発生するノイズを最小とするように位相制御する構成が開示されている。

この位相制御を行うために、光電変換する画素部における一部を遮光することにより黒レベルを決定するために用いる遮光画素、いわゆるオプティカルブラック画素（ＯＢ画素）からなるＯＢ部（又はＯＢ画素部）の出力信号の最大値と最小値の差分が最も小さくなる場合の位相を採用するようにしている。
なお、特開２０００−２８７１３２号公報の第２の従来例には、ＯＢ部に電荷を注入し、電荷が注入されたＯＢ部の出力信号に基づいてＡ／Ｄクロックの位相を決定することが開示されている。
特開２００４−９６６４０号公報特開２０００−２８７１３２号公報

しかし、上記第１及び第２の従来例においては開示されていないが、Ａ／Ｄ変換器の前にローパスフィルタ（ＬＰＦ）のような帯域制限手段を設けた場合には、帯域制限手段を設けない場合に比較してアナログ信号の波形が鈍るため、このような帯域制限手段を設けた場合にも簡単にそのピーク値を抽出できるようにＡ／Ｄクロックの位相調整を自動的に行うことができる装置が望まれる。
本発明は上述した点に鑑みてなされたもので、帯域制限手段を通した信号の場合においても、Ａ／Ｄクロックを自動的に適切な位相に設定することを可能とする撮像装置を提供することを目的とする。

本発明の一態様の撮像装置は、入射光を光電変換する有効画素と、基準信号を発生する特定の基準画素とを有する画素群が２次元状に配列された撮像面を有する撮像手段と、前記有効画素及び基準画素から出力された信号から映像信号成分を抽出する映像信号成分抽出手段と、前記映像信号成分抽出手段で抽出した映像信号成分の帯域を所定の周波数以下に制限する帯域制限手段と、前記帯域制限手段で帯域制限した信号に対して、入力されるＡ／Ｄ変換クロックに同期してＡ／Ｄ変換を行うＡ／Ｄ変換手段と、前記基準画素から出力され、前記帯域制限手段を通過した基準信号のピーク値を検出するピーク値検出手段と、前記ピーク値検出手段のピーク値検出結果に応じて、前記Ａ／Ｄ変換手段に供給される前記Ａ／Ｄ変換クロックの位相を調整する位相設定手段と、を備える。

本発明によれば、帯域制限手段を通した信号の場合においても、Ａ／Ｄクロックを自動的に適切な位相に設定することを可能とする。

以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１から図８は本発明の第１の実施形態に係り、図１は本発明の第１の実施形態を備えた内視鏡装置の全体構成を示し、図２は図１における撮像装置の構成を示し、図３はＣＤＳ回路から出力される映像信号波形例を示し、図４はＬＰＦを通した映像信号波形例を示し、図５はＡ／Ｄクロック位相調整部の構成例を示す。
図６はＡ／Ｄクロック制御部の構成を示し、図７はＡ／Ｄクロック位相調整の動作手順を示し、図８は位相調整されるＡ／ＤクロックによるＡ／Ｄ変換のタイミングと、ピーク値が得られるＡ／Ｄクロックの位相状態を、映像信号波形を用いて示す。
図１に示すように内視鏡装置１は、被検体内に挿入され、内視鏡検査に使用される電子内視鏡２と、この電子内視鏡２が着脱自在に接続され、電子内視鏡２に内蔵された撮像装置により生成された映像信号に対する信号処理を行うビデオプロセッサ３と、このビデオプロセッサ３から出力される標準的な映像信号を表示するモニタ４とを有する。

電子内視鏡２は、細長の挿入部６と、この挿入部６の後端に設けられた操作部７と、この操作部７から延出されたユニバーサルコード部８とを有し、このユニバーサルコード部８の端部に設けられたコネクタ９は、ビデオプロセッサ３のコネクタ受けに着脱自在に接続される。
挿入部６の先端部には、照明手段しての例えば発光ダイオード（ＬＥＤと略記）１１と、このＬＥＤ１１からの照明光で照明された患部等を観察するための対物レンズ１２及びその結像位置に配置された撮像素子としての例えば電荷結合素子（ＣＣＤと略記）１３とが配置されている。
ＬＥＤ１１は、例えばビデオプロセッサ３内のＬＥＤ電源回路１４から供給されるＬＥＤ駆動電力により発光する。
ＣＣＤ１３は、入射光を光電変換する有効画素が２次元状に配列されて撮像面が形成されている。

なお、撮像面を形成する有効画素には白傷と呼ばれ、大きな輝度値の一定の信号を出力する欠陥画素に対する撮像面上に配置された画素位置のデータが予めＲＯＭ２２（図２参照）に格納されている。そして、本実施形態においては、この欠陥画素から出力される信号を基準信号を発生する基準画素として利用する。換言すると、撮像面は、有効画素と基準画素としての白傷と呼ばれる欠陥画素とからなる。
ＣＣＤ１３は、挿入部６内に挿通された撮像ケーブル１５の先端と接続され、この撮像ケーブル１５の後端は、例えばコネクタ９内に設けたスコープ内基板１６と接続されている。このスコープ内基板１６は、図２に示すようにＣＣＤ１３を駆動（ドライブ）すると共に、ＣＣＤ出力信号に対するＡ／Ｄ変換を含む前処理を行うドライバ＆前処理部１７が形成されている。そして、ＣＣＤ１３とドライバ＆前処理部１７とにより、第１の実施形態の撮像装置が構成されている。

また、図１に示すように操作部７に設けられたスコープスイッチ１８は、スコープ内基板１６に接続されている。
スコープ内基板１６（ドライバ＆前処理部１７）は、ビデオプロセッサ３内の映像処理部１９と接続される。図２に示すように、ビデオプロセッサ３（の映像処理部１９）は、スコープ内基板１６のドライバ＆前処理部１７にクロックを供給すると共に、通信を行う。また、映像処理部１９には、ドライバ＆前処理部１７から映像出力信号が入力される。そして、映像処理部１９により生成された標準的な映像信号がモニタ４に入力されることにより、モニタ４の表示面にはＣＣＤ１３の撮像面に結像された患部等の被写体の光学像が内視鏡画像として表示される。

図２に示すように撮像装置を構成するドライバ＆前処理部１７には、ビデオプロセッサ３から供給されるクロックにより各種のタイミング信号を生成するタイミグジェネレータとしての機能を持つＦＰＧＡ２１が設けられている。
また、ＦＰＧＡ２１は、このＦＰＧＡ２１が搭載された電子内視鏡２における各種のスコープ情報と、各電子内視鏡２に搭載されたＣＣＤ１３に固有の白傷データ（具体的には撮像面における白傷画素の位置を特定する２次元アドレスデータ）等を格納したＲＯＭ２２と接続されている。
そして、ＦＰＧＡ２１は、クロック及び同期信号に同期したタイミング信号をＣＣＤドライバ２３に出力し、ＣＣＤドライバ２３は、このタイミング信号に同期して水平転送信号φＨ，垂直転送信号φＶ等のＣＣＤドライブ信号と電源をＣＣＤ１３に印加する。ＣＣＤ１３は、ＣＣＤドライブ信号の印加により、光電変換して蓄積した信号電荷をＣＣＤ出力信号として出力する。

このＣＣＤ出力信号は、ドライバ＆前処理部１７内のプリアンプ２４に入力され、低雑音で増幅されて、映像信号成分抽出手段としての相関二重サンプリング回路（ＣＤＳ回路と略記）２５に入力される。
このＣＤＳ回路２５は、Ｓ／Ｈパルス生成部２６からＣＣＤ出力信号におけるフィードスルー部分と信号成分部分とのタイミングで出力されるＳ／ＨパルスＳＨＰ、ＳＨＤが印加されることにより、両信号レベルの差分の信号成分を出力する。
Ｓ／Ｈパルス生成部２６は、ＦＰＧＡ２１から出力されるタイミング信号に基づいてＳ／ＨパルスＳＨＰ、ＳＨＤを生成する。

このＣＤＳ回路２５によってリセットノイズ等が除去されて信号成分が抽出されたベースバンドのアナログの映像信号が生成される。図３はＣＤＳ回路２５から出力される映像信号の１例を示す。
ＣＤＳ回路２５から出力される映像信号は、帯域制限手段としてのローパスフィルタ（ＬＰＦ）２７に入力され、折り返しノイズを除去するために高周波側がカットされて所定の周波数以下の帯域の映像信号が抽出される。例えば、図３に示す（ＣＤＳ回路２５から出力される）映像信号は、ＬＰＦ２７を通すことにより、図４に示すように波形が鈍った映像信号になる。

図４に示すように波形が鈍るため、そのピークとなるタイミング（クロック位相）でＡ／Ｄ変換を行うようにしないと、解像度が劣化した信号となる可能性がある。本実施形態においては、以下に説明するように波形が鈍る場合にも、そのピーク値のタイミングでＡ／Ｄ変換することができるようにＡ／Ｄクロックの位相調整を自動的に行う。
ＬＰＦ２７を通した帯域制限された映像信号は、Ａ／Ｄ変換を行うＡ／Ｄ変換器２８に入力される。このＡ／Ｄ変換器２８には、Ａ／Ｄクロック位相調整部２９から出力されるＡ／Ｄクロックが印加され、Ａ／Ｄ変換器２８は、このＡ／Ｄクロックの例えば立ち上がりエッジのタイミングで、入力されるアナログの映像信号をデジタルの映像信号に変換する。なお、Ａ／Ｄクロックの周波数は１画素の周期に一致するように設定されている。

このデジタルの映像信号は、ビデオプロセッサ３の映像処理回路に入力され、各種の映像処理されて標準的な映像信号が生成される。
上記Ａ／Ｄクロック位相調整部２９は、ＦＰＧＡ２１からＣＣＤドライブ信号等のタイミングと位相同期した状態で入力される基準のＡ／Ｄクロックから所定の時間遅延量の範囲内において任意の遅延量（ディレイ量）、つまり任意の位相でＡ／Ｄクロックを出力可能とする遅延回路を備えている。
図５は、遅延回路を備えたＡ／Ｄクロック位相調整部２９の構成例を示す。基準のＡ／Ｄクロックは、複数のディレイ素子（ＤＬと略記）３１、３１、…、３１が例えば直列に接続された遅延回路３２に入力される。

そして、遅延回路３２におけるＤＬ３１を通す個数０から順次１個づつ増加した端子を、マルチプレクサ３３の接点ａ、ｂ、…、ｎに接続し、ＦＰＧＡ２１（のディレイ量指示回路４２）からのディレイ量指示設定データにより、マルチプレクサ３３は接点ｉ（ｉ＝ａ、ｂ、…、ｎ）を選択する。
そして、マルチプレクサ３３の共通接点から、（基準のＡ／ＤクロックからＤＬ３１の遅延量の数に応じて）位相調整されたＡ／ＤクロックがＡ／Ｄ変換器２８に印加される。なお、ＦＰＧＡ２１は、Ａ／Ｄクロック位相調整の動作を行う場合に、以下に説明するＡ／Ｄクロック制御部４１のＰ／Ｓ変換回路４３を介してマルチプレクサ３３にディレイ量指示設定データを出力する。マルチプレクサ３３は、ディレイ量指示設定データに応じて対応する接点ｉを選択する。なお、図５に示した構成に限らず、プログラマブルディレイラインなどによりＡ／Ｄクロック位相調整部２９を構成することもできる。

図６は、ＦＰＧＡ２１に設けられた最適のＡ／Ｄクロックの位相状態に設定制御するＡ／Ｄクロック制御部４１の構成を示す。
Ａ／Ｄクロック制御部４１は、Ａ／Ｄクロック位相調整部２９のマルチプレクサ３３の接点を切り替えてディレイ量を１ステップ分づつ増加する指示を行うディレイ量設定指定データを出力するディレイ量指定回路４２を有し、このディレイ量設定指定データは例えばＰ／Ｓ変換回路４３によりパラレル信号からシリアル信号に変換して出力される。
なお、マルチプレクサ３３がパラレルのディレイ量設定指定データにより動作する場合には、Ｐ／Ｓ変換回路４３は不要である。
また、このＡ／Ｄクロック制御部４１は、上記ディレイ量設定指定データによるディレイ量のＡ／ＤクロックでＡ／Ｄ変換器２８によりＡ／Ｄ変換されたＡ／Ｄ変換出力を取り込み、ピーク値を検出するピーク検出回路４４を有する。

また、このＡ／Ｄクロック制御部４１は、このピーク検出回路４４により検出する基準画素としての白傷画素を指定（又は特定）するためのＲＯＭ制御部４５を有する。このＲＯＭ制御部４５は、ＲＯＭ２２に格納（記憶）されている白傷画素の撮像面上の画素位置のアドレスデータを参照して、ピーク検出回路４４が、白傷画素のＡ／Ｄ変換出力を取り込むように制御する。
ピーク検出回路４４は、内部にメモリを備え、白傷画素のＡ／Ｄ変換された信号データを取り込んだ場合に、メモリに格納されている１つ前のＡ／Ｄ変換された信号データと、その次に同じ白傷画素のＡ／Ｄ変換された信号データの比較を行うことにより、ピーク値を検出する。
そして、ピーク値の検出信号を保持指示信号としてディレイ量指定回路４２に出力し、ディレイ量指定回路４２は、ピーク値を検出した時のディレイ量設定指定データをＲＯＭ制御部４５に送る。ＲＯＭ制御部４５は、このピーク値を検出した時のディレイ量設定指定データをＲＯＭ２２に書き込む。

次に図７を参照して本実施形態におけるＡ／Ｄクロック位相調整の動作を説明する。図１に示すように内視鏡装置１がセットされ、ビデオプロセッサ３の電源が投入されることにより、ビデオプロセッサ３及びこのビデオプロセッサ３に接続されたスコープ内基板１６の各部の動作も開始する。
ビデオプロセッサ３は、電子内視鏡２のスコープ内基板１６のＦＰＧＡ２１と通信を行う。そして、通信結果により、ステップＳ１に示すようにＦＰＧＡ２１は、Ａ／Ｄクロック位相調整を行うべきＡ／Ｄクロック位相調整モードか否かの判定を行う。
例えば、ＦＰＧＡ２１は、Ａ／Ｄクロック位相調整を既に行っている場合には、Ａ／Ｄクロック位相調整モードでないと判定して、図７の処理を終了する。一方、Ａ／Ｄクロック位相調整を未だ行っていない場合には、Ａ／Ｄクロック位相調整モードであると判定して、次のステップＳ２に進み、Ａ／Ｄクロック位相調整の処理動作を開始する。

ステップＳ２においてＦＰＧＡ２１のディレイ量指定回路４２は、ディレイ量を０に設定する（図７において、ディレイ量パラメータＩ＝０で示す）。この場合、図５の遅延回路３２においはＦＰＧＡ２１は、マルチプレクサ３３の接点ａを選択、つまりディレイ量が０となるようにディレイ量指示設定データをマルチプレクサ３３に与える。
そして、ディレイ量が０の設定状態において、Ａ／Ｄ変換器２８はＬＰＦ２７を通して入力されるＣＣＤ１３側からの入力信号をＡ／Ｄ変換して出力する。
なお、このディレイ量０の場合における入力信号に対する位相Ｐｏを、図８の上の図において、例えば白傷の画素の入力信号部分において示している。
そして、ステップＳ３においてＦＰＧＡ２１のピーク検出回路４４は、Ａ／Ｄ変換器２８から出力されるデジタル信号における（基準信号となる）白傷画素の信号データを、そのアドレスデータに対応したタイミングで取り込みむ。そして、ピーク検出回路４４は、その内部のメモリに格納されている１つ前の画素の信号データと比較する。なお、最初に比較を行う場合には、メモリには例えばピーク値よりも小さい規定値、例えば０の値が格納されている。

そして、ステップＳ４においてピーク検出回路４４は、取り込んだ信号データとメモリの信号データとを比較することにより、取り込んだ信号データがピーク値か否かを判定する。この時点での場合には、白傷画素の信号データの方が大きいと判定、つまりピーク値でないと判定する。
この場合には、ステップＳ５に示すようにピーク検出回路４４は、取り込んだ信号データをメモリに格納する。そして次のステップＳ６においてディレイ量指定回路４２は、ディレイ量パラメータＩを１大きくする。つまり、１ステップ分だけディレイ量を大きくする。
図５の例では、マルチプレクサ３３の接点ｂが選択されるように制御する。そして、ステップＳ３の処理に戻る。
この場合（ディレイ量パラメータＩ＝１）には、ＤＬ３１のディレイ量の設定状態において、Ａ／Ｄ変換器２８はＬＰＦ２７を通して入力されるＣＣＤ１３側からの入力信号をＡ／Ｄ変換し、ピーク検出回路４４は白傷画素のＡ／Ｄされた信号データを取り込む。

そして、ステップＳ４において、ピーク検出回路４４は、白傷画素のＡ／Ｄ変換された信号データと、メモリ内に格納された１つ前の信号データとを比較することにより、ピーク値か否かの判定を行う。ピーク検出回路４４は、Ａ／Ｄデータの方がメモリ内の信号データよりも大きい場合には、ピーク値と判定しない。この判定結果の場合には、ステップＳ５、Ｓ６を経て再びステップＳ３に戻る。
このような処理を繰り返すことにより、ピーク検出回路４４のメモリ内に、ピーク値が格納されるようになる。そして、１ステップ分大きくされたディレイ量の状態で、ピーク検出回路４４に白傷画素のＡ／Ｄ変換された信号データが入力されると、ピーク検出回路４４は、メモリに格納された信号データの方が大きいと判定（つまりピーク値）と判定し、ステップＳ７に進む。

図８の上側の図は、白傷の画素の映像信号部分においてＡ／Ｄクロックの位相をディレイ量により１ステップ分づつシフトした場合に、Ａ／Ｄ変換による取得できる信号レベルを模式的に示している。
そして、それらの信号レベルの比較により、図８においては位相シフト範囲の中央付近の位相に設定した場合にピーク値の信号レベルを、Ａ／Ｄ変換できる様子を示している。そして、図８の下側に示すようにピーク値が得られるディレイ量（位相量）のＡ／Ｄクロックが設定され、そのＡ／Ｄクロックにより、図８の中央に示す点でＡ／Ｄ変換が行われるようになる。
ステップＳ７においてピーク検出回路４４は、ピーク値を検出した場合に保持信号をディレイ量指定回路４２に出力する。ディレイ量指定回路４２は対応するディレイ量パラメータＩｍ或いはディレイ量Ｄｍの情報をＲＯＭ制御部４５に送り、ＲＯＭ制御部４５は、その情報をＲＯＭ２２に書き込む。そして、このＡ／Ｄクロック位相調整の動作を終了する。

そして、以後は、ピーク値が得られる時の最適（又は適切）なディレイ量Ｄｍ（位相量）で、Ａ／Ｄ変換器２８にはＡ／Ｄクロックが印加される。
本実施形態によれば、簡単な構成でＬＰＦ２７により鈍った波形の信号が入力された場合にも、そのピーク値となるタイミングでＡ／Ｄ変換される適切な位相状態に設定できる。従って、Ｓ／Ｎが最良の状態、換言すると解像度が最も良好な状態でＡ／Ｄ変換することができ、映像信号あるいは画像信号の品質を向上することができる。
なお、白傷画素が複数箇所存在する場合には、例えば最大又は大きな信号レベルを有する１つの白傷画素を基準画素に設定してピーク値を検出するようにしても良い。
また、１つの白傷画素からのＡ／Ｄ変換された信号データのピーク値を検出する場合、その白傷画素を含む（有効画素などの）複数画素からピーク値を検出するようにしても良い。また、白傷画素のアドレス（位置）指定は、白傷画素を検出し、その検出した白傷画素のアドレスを指定する方法でも良い。

（第２の実施形態）
次に図９から図１１を参照して本発明の第２の実施形態を説明する。第１の実施形態においては、基準画素として白傷画素を用いていたが、本実施形態においては白傷画素の代わりに例えばＯＢ画素を用いる。
本実施形態を備えた内視鏡装置の構成は図１と同じである。また、撮像装置の構成も図２と同様である。但し、本実施形態におけるＦＰＧＡ２１は、図６のＡ／Ｄクロック制御部４１の代わりに図９に示すＡ／Ｄクロック制御部５１を有する。
このＡ／Ｄクロック制御部５１は、図６のＡ／Ｄクロック制御部４１において、ピーク検出回路４４の代わりにノイズ検出回路５２を採用した構成である。
このノイズ検出回路５２は、ＲＯＭ制御部４５により、例えば図１０に示すＯＢ画素部６１のＯＢ画素Ｐ１１〜Ｐ１４、Ｐ２１〜２４、…、の画素範囲（画素信号としてはその画素信号の期間）における（無信号のノイズに相当する）ノイズ信号データの最大値と最小値の差分量の積算を、ディレイ量を１ステップ分づつ、増加しながら繰り返し算出する。

図１０はＣＣＤ１３の撮像面におけるＯＢ画素部６１と、有効画素部６２とを示している。
なお、図１０における例えばＯＢ画素Ｐ１１〜Ｐ１４の画素数がより大きい場合には、その一部の画素範囲を用いるようにしても良い。
図１０に示すようにＯＢ画素部６１の画素範囲として、複数の水平画素ラインにまたがる場合には、ノイズ検出回路５２は、各水平画素ラインにおける最大値（又は正のピーク値）と最小値（又は負のピーク値）を算出する。また、ノイズ検出回路５２は、その差分量を水平画素ライン数分にわたり積算して積算値を算出する。換言するとノイズ検出回路５２は、差分量を積算する積算手段を備える。
そして、ノイズ検出回路５２は、ディレイ量を変更しながら算出した積算値が最大のものをピーク値として検出し、その積算値が最大となる時に保持信号をディレイ量指定回路４２に通知する。ディレイ量指定回路４２は、その時のディレイ量（位相量）の情報を、ＲＯＭ制御部４５に送り、ＲＯＭ制御部４５はその時の、ディレイ量（位相量）の情報を、ＲＯＭ２２に書き込む。

そして、以後は、このＲＯＭ２２に書き込まれた適切なディレイ量（位相量）のタイミングをＡ／Ｄクロックとして採用され、Ａ／Ｄ変換器２８はそのＡ／ＤクロックのタイミングでＡ／Ｄ変換する。
図１１は、Ａ／Ｄクロック移動調整の動作のフローチャートを示す。図１１におけるステップＳ１，Ｓ２は図７と同様であり、ステップＳ２の次のステップＳ１１においてさらに水平画素ラインのパラメータｊが１にセットされる。
そして、次のステップＳ１２においてノイズ検出回路５２は、ＯＢ画素部６１の第ｊ水平画素ラインのＯＢ画素（図１０ではＰ１１〜Ｐ１４）のノイズ信号データをＡ／Ｄ変換器２８を介して取り込む。

ノイス検出回路５２は、入力されたノイズ信号データの最大値と最小値との差分量を検出し、ノイズ検出回路５２内の例えば積算メモリで積算する。この場合、積算メモリの初期値は、０であり、この０に上記差分値が積算される。以後のｊ＝２以降では、格納されている積算値に、差分値が順次積算される。
そして、次のステップＳ１４においてｊ＝ｊｅｎｄ、つまりｊが最終水平ラインｊｅｎｄに達したか否かの判定が行われ、これに該当しない場合には、ステップＳ１５において、ｊ＝ｊ＋１（つまりｊ＝２）の処理が行われてステップＳ１１に戻る。
そして、ＯＢ画素部６１の第２水平画素ラインに対して同様の処理が行われる。このようにして、最終水平ラインｊｅｎｄまで同様の処理が行われると、ステップＳ１４からステップＳ１６に移る。

ステップＳ１６においてディレイ量パラメータＩ＝Ｉ＋１にされ、さらにステップＳ１７においてＩ＝Ｉｍａｘ（例えばＩが８ビットでの最大のディレイ量に相当する最大ディレイ量パラメータ値Ｉｍａｘ＝２５５）かの判定が行われる。
これに該当しない場合には、ステップＳ１１に戻り、１ステップ分増加したディレイ量の下で同様の処理が行われる。このようにして、最大のディレイ量パラメータ値Ｉｍａｘまで同様の処理が繰り返されると、ステップＳ１７からステップＳ１８に移る。ステップＳ１８においてノイズ検出回路５２は、積算メモリに書き込まれた積算値において最大（又はピーク値）となるものを検出する。そして、ＲＯＭ制御部４５により、積算値が最大となる時のディレイ量情報がＲＯＭ２２に書き込まれる。

本実施形態は、白傷の欠陥画素が無い場合のＣＣＤ１３の場合においても適用することができる。また、ＯＢ画素部６１における各ＯＢ画素の信号データのレベルは、通常白傷画素の場合のレベルよりも小さいが、複数画素での最大値と最小値との差分量を検出し、さらにそれらを複数ライン（画素信号では複数の画素期間）での積算して、最大値をピーク値として検出するようにしている。また、複数フィールドに渡って積算しても良い。
従って、第１の実施形態の場合とほぼ同様に帯域制限された鈍った信号の場合においても、そのピークとなるタイミングの適切な位相を精度良く検出することができる。
なお、本実施形態の場合には、画素に起因して発生するノイズを、基準信号として利用する。そして、その基準信号を上記のように各複数画素毎での最大値と最小値の差分量を算出し、さらに複数画素の数だけ積算して最大値となる場合のディレイ量を検出する。この場合、熱雑音のように、画素に起因しないランダムなノイズによる影響は、積算することにより殆ど排除できる。

本実施形態においても、簡単な構成で、Ａ／Ｄ変換器２８のＡ／Ｄ変換のタイミングとして用いられるＡ／Ｄクロックの位相を適切な位相量に自動調整することができる。
なお、上記説明における、最大値と最小値との差分量の積算値が最大又はピーク値となるものの他に、最大値と最小値との一方、又は最大値のピーク値又は最小値となるピーク値を検出するようにしても良い。
また、ＯＢ画素の代わりに、実際の表示に用いられない無効画素としてのダミー画素を用いて同様に最大値と最小値との差分量を複数の画素ラインまたは画素信号期間で積算した積算値の最大値を算出した、対応するＡ／Ｄクロックの最適な位相を検出するようにしても良い。
また、一定の照明状態に保った状態において、例えば一部の有効画素を基準画素と見なして、上述した第１、第２の実施形態を適用しても良い。
また、上述した実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。

撮像素子により撮像された信号をデジタルデータに変換するＡ／Ｄ変換器に対してＡ／Ｄ変換のタイミングを決定するＡ／Ｄクロックを供給する。

図１は本発明の第１の実施形態を備えた内視鏡装置の全体構成を示す図。図２は図１における撮像装置の構成を示すブロック図。図３はＣＤＳ回路から出力される映像信号波形を示す図。図４はＬＰＦを通した映像信号波形を示す図。図５はＡ／Ｄクロック位相調整部の構成を示すブロック図。図６はＡ／Ｄクロック制御部の構成を示すブロック図。図７はＡ／Ｄクロック位相調整の動作手順を示すフローチャート。図８は位相調整されるＡ／ＤクロックによるＡ／Ｄ変換のタイミングとピーク値が得られるＡ／Ｄクロックの位相状態を映像信号波形を用いて示す図。図９は本発明の第２の実施形態におけるＡ／Ｄクロック制御部の構成を示すブロック図。図１０はＣＣＤの撮像面の一部を示す図。図１１はＡ／Ｄクロック位相調整の動作手順を示すフローチャート。

符号の説明

１…内視鏡装置、２…電子内視鏡、３…ビデオプロセッサ、４…モニタ、６…挿入部、７…操作部、９…コネクタ、１３…ＣＣＤ、１６…スコープ内基板、１７…ドライバ＆前処理部、２１…ＦＰＧＡ、２２…ＲＯＭ、２３…ＣＣＤドライバ、２４…プリアンプ、２５…ＣＤＳ回路、２６…Ｓ／Ｈパルス生成部、２７…ＬＰＦ、２８…Ａ／Ｄ変換器、２９…Ａ／Ｄクロック位相調整部、３１…ＤＬ、３２…遅延回路、３３…マルチプレクサ、４１、５１…Ａ／Ｄクロック制御部、４２…ディレイ量指定回路、４３…Ｐ／Ｓ変換回路、４４…ピーク検出回路、４５…ＲＯＭ制御部、５２…ノイズ検出回路

Claims

入射光を光電変換する有効画素と、基準信号を発生する特定の基準画素とを有する画素群が２次元状に配列された撮像面を有する撮像手段と、
前記有効画素及び基準画素から出力された信号から映像信号成分を抽出する映像信号成分抽出手段と、
前記映像信号成分抽出手段で抽出した映像信号成分の帯域を所定の周波数以下に制限する帯域制限手段と、
前記帯域制限手段で帯域制限した信号に対して、入力されるＡ／Ｄ変換クロックに同期してＡ／Ｄ変換を行うＡ／Ｄ変換手段と、
前記基準画素から出力され、前記帯域制限手段を通過した基準信号のピーク値を検出するピーク値検出手段と、
前記ピーク値検出手段のピーク値検出結果に応じて、前記Ａ／Ｄ変換手段に供給される前記Ａ／Ｄ変換クロックの位相を調整する位相設定手段と、
を備えことを特徴とする撮像装置。
前記基準画素は、白傷を有する欠陥画素であり、
前記撮像面上の前記欠陥画素の位置を表すデータを記憶する記憶手段をさらに備え、
前記ピーク値検出手段は、前記データに基づいて位置が特定された前記欠陥画素の出力信号のピーク値を検出することを特徴とする請求項１に記載の撮像装置。
前記基準画素は、オプティカルブラック画素又はダミー画素であり、
前記基準画素において発生するノイズ量を複数の期間にわたって積算する積算手段をさらに備え、
前記ピーク値検出手段は、前記積算手段の積算結果のピーク値を検出することを特徴とする請求項１に記載の撮像装置。
前記ノイズ量は、前記オプティカルブラック画素又はダミー画素からなる前記基準画素で発生するノイズ信号成分を含み、
前記ピーク値検出手段は、前記ノイズ信号成分の前記積算手段による積算結果の最大値又は最小値を前記ピーク値として検出することを特徴とする請求項３に記載の撮像装置。
前記積算手段は、前記複数の各期間における前記基準画素において発生するノイズ量の最大値と最小値との差分量を検出し、前記差分量を、前記複数の期間分だけ積算することを特徴とする請求項３に記載の撮像装置。
前記映像信号成分抽出手段は、相関二重サンプリング回路により構成されることを特徴とする請求項１から５のいずれか１つの請求項に記載の撮像装置。