JP5305984B2 - レーダ装置 - Google Patents

Description

本発明は、船舶などで使用されるパルスレーダの受信信号を積分処理するレーダ装置に関する。

従来から、船舶などで使用されるレーダ装置では、信号帯雑音比を改善するために、レーダ受信信号を複数のスイープ（掃引）に渡って積分処理する技術が利用されている。特に、位相情報が有効なコヒーレントレーダでは、受信信号を複素データの形式にて積分を実行することによって、積分本数（積分する掃引の数）に比例した信号対雑音比の改善を図ることができる。

例えば、回転型アンテナを用いるレーダ装置でそのアンテナのビーム幅内に１６回のレーダパルスを送信するレーダであれば、ほぼ同一のデータが１６スイープに渡って持続するから、その１６スイープの受信信号を積分することができ、その結果、信号対雑音比が約１２ｄＢ改善する。この改善は、レーダの最大探知距離に換算すると、その距離を約２倍に拡大できることに相当する。

また、物標がレーダ装置に対して相対速度をもっている場合には、スイープごとに物標までの距離が変化するため、レーダ受信信号の位相が変化する。この位相変化を利用して積分をすれば、レーダ受信信号をその相対速度に応じて分離することができる。ビーム幅内に１６パルスを送信するレーダの例では、サンプリング定理により、１６段階の速度成分に対して、信号を分離することが可能である。

位相回転を利用したコヒーレントな積分処理は、フーリエ変換の形で実現できる。フーリエ変換には、Fast Fourier Transform (FFT) とよばれる高速手法が使用できることがよく知られている。

フーリエ変換を実現するための回路は、図１１から図１４の積分回路図を見るとわかりやすい。これらの回路は、それぞれ積分スイープ数が「４」「８」「１６」「３２」に対する積分回路であり、独立に計算可能なすべての相対速度に関するドップラ周波数成分を出力する。これらの図１１〜図１４は、Split Radixと呼ばれる乗算器が少ないＦＦＴアルゴリズムを実装した回路の例である（特許文献１，非特許文献１）。

このような積分回路を用いることにより、受信信号をその位相情報を用いた積分処理に
よって信号対雑音比が改善し、しかも速度成分を取り出すことができる。

特開２００７−００４５４２号公報（段落「０３０８」）

ＦＦＴ（高速フーリエ・コサイン・サイン変換）の概略と設計法、［ｏｎｌｉｎｅ］、平成２０年１２月１５日検索、インターネット〈ＵＲＬ： http://www.kurims.kyoto-u.ac.jp/~ooura/fftman/index.html〉

しかしながら、積分スイープ数が増えると、回路は膨大な規模となる。この回路規模に大きく関わってくるのが使用する乗算器の数である。図１１〜図１４は、積分回路の乗算器が比較的少ないSplit Radixアルゴリズムによる従来の積分回路の例であり、図１１は積分スイープ数が４本のときの積分回路、図１２は積分スイープ数が８本のときの積分回路、図１３は積分スイープ数が１６本のときの積分回路、図１４は積分スイープ数が３２本のときの積分回路である。これらの乗算器が比較的少ない図１１〜図１４の回路の例でも、やはり積分スイープ数が増大したときの回路規模の増加率は大きくなる。

これらの図１１〜図１４の中で、Ｗ_N ^kと記した記号は回転因子と呼ばれ、下記の数式１のように定義される。また、信号線が貫通している乗算器は実部と虚部の交換および符号反転で実装できる演算を行う乗算器であり、一重枠で描かれた乗算器は実数乗算器２個から構成される複素乗算器であり、二重枠で描かれた乗算器は実数乗算器４個から構成される複素乗算器である。なお、「＋」を付したデータフローの接点（結合点）は複素加算器を示し、「−」を付したデータフローの接点（結合点）は複素減算器を示している。

［数１］

まず、−ｉ(ｉ²＝−１)を乗じる乗算は、乗算器を用いずに、実部と虚部の交換と符号反転だけで実現できる。続いて、回転因子Ｗ₈ ¹とＷ₈ ³による乗算は、それぞれ乗算器を２つずつ用いて実現できる。また、回転因子Ｗ₈ ¹とＷ₈ ³以外の回転因子による乗算は、それぞれ乗算器４つずつが必要となる。

よって、図１１の回路で使用する乗算器は０個、図１２の回路で使用する乗算器の数は４個である。しかし、図１３で必要な乗算器は１６個となり、図１４の場合にいたっては必要な乗算器は８４個となる。乗算器１個あたりの回路規模は、加算器または比較器を演算ビット数だけ使用した場合とほぼ同じ規模であるので、演算回路の実現では乗算器の個数が実質的に回路規模を決定する。

本発明は、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を提供することを目的とする。

請求項１に記載のレーダ装置は、入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第１所定数Ｎ１本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
第２所定数Ｎ２の入力端を有する、第３所定数Ｎ３個（第１所定数Ｎ１＝第２所定数Ｎ２＊第３所定数Ｎ３）の第１ＦＦＴ回路から構成され、それらの第１所定数Ｎ１個の入力
端に前記データ入力部から同時に出力される第１所定数Ｎ１個の受信信号を入力し、第３所定数Ｎ３組の第２所定数Ｎ２の周波数成分の初段フーリエ変換結果を出力する第１バタフライ回路と、
前記第１バタフライ回路に含まれる第３所定数Ｎ３組の第１ＦＦＴ回路のそれぞれから出力される第２所定数Ｎ２個の初段フーリエ変換結果（周波数成分）のうち、処理クロックに同期して０，１，・・，Ｎ２−１を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果（周波数成分）を１つ選択して、同時に第３所定数Ｎ３個の初段フーリエ変換結果（周波数成分）を抽出するセレクタ回路と、
前記セレクタ回路から抽出された第３所定数Ｎ３個の初段フーリエ変換結果に対して、規定の第１ＦＦＴ回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回
カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第１ＦＦＴ回路以外の第１ＦＦＴ回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第３所定数Ｎ３の入力端数を有し前記複素乗算回路の出力が入力され、第２段フーリエ変換を行い第３所定数Ｎ３個の変換結果を得る第２ＦＦＴ回路とを含み、前記第２ＦＦＴ回路で演算された結果を第２段フーリエ変換結果として出力する第２バタフライ回路と、
前記第２バタフライ回路から出力される第３所定数Ｎ３個のそれぞれの第２段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第１所定数Ｎ１個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第２バタフライ回路から同時に出力される第３所定数Ｎ３個の第２段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第２段フーリエ変換結果が第１所定数Ｎ１個格納された時刻に同期して第１所定数Ｎ１個の第２段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
を有することを特徴とする。

請求項２に記載のレーダ装置は、請求項１に記載のレーダ装置において、前記スイープメモリは第１所定数Ｎ１スイープ分の受信信号を保持できる記憶容量と１スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第１所定数Ｎ１スイープ分の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックの第２所定数Ｎ２倍の速度で動作させることにより、第１所定数Ｎ１個の入力に対して得られる周波数成分Ｎ１個すべてを、前記入力クロックに同期させて算出することを特徴とする。

請求項３に記載のレーダ装置は、請求項１に記載のレーダ装置において、前記スイープメモリは、第１所定数Ｎ１と第２所定数Ｎ２より１少ないスイープ分Ｎ１＋Ｎ２−１の受信信号を保持できる記憶容量と第２所定数Ｎ２スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第１所定数Ｎ１と第２所定数Ｎ２より１少ないスイープ分Ｎ１＋Ｎ２−１の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第２所定数Ｎ２周期の間はレンジ番号が一定で且つ前記入力クロックに同期してスイープ番号がｎ，ｎ＋１，・・・，ｎ＋Ｎ２−１（ただし、ｎは、０〜Ｎ１−１）のように巡回するように受信信号の順序を並べ替えて出力し、前記データ出力部において、前記入力クロックの第２所定数Ｎ２回に１回の割合で同一レンジに対応する第１所定数Ｎ１個の第２段フーリエ変換結果（周波数成分）を算出することを特徴とする。

本発明によれば、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を得ることができる。

本発明のレーダ装置に係る全体的な構成図 図２は、本発明のスイープ積分回路を示す図 全周波数成分Ｎ１のうち、Ｎ２の倍数の周波数成分だけ（Ｎ３）を取り出すＮ１スイープ積分回路 全周波数成分Ｎ１のうち、Ｎ２＋１の倍数の周波数成分だけ（Ｎ３）を取り出すＮ１スイープ積分回路 全周波数成分Ｎ１のうち、Ｎ２＋２の倍数の周波数成分だけ（Ｎ３）を取り出すＮ１スイープ積分回路 全周波数成分Ｎ１のうち、Ｎ２＋３の倍数の周波数成分だけ（Ｎ３）を取り出すＮ１スイープ積分回路 低速の入力クロックが用いられるデータ入力部１０Ａの構成を示す図 データ出力部５０の構成を示す図 高速の入力クロックが用いられるデータ入力部１０Ｂの構成を示す図 高速の入力クロック時のスイープ方向間引きによる積分結果の概念図 従来の積分スイープ数が４本のときの積分回路 従来の積分スイープ数が８本のときの積分回路 従来の積分スイープ数が１６本のときの積分回路 従来の積分スイープ数が３２本のときの積分回路

以下、図面を参照して、本発明のレーダ装置の実施例について説明する。図１は、本発明のレーダ装置の全体的な構成を示す図である。

図１に示されるように、本発明のレーダ装置は、データ入力部１０、第１バタフライ回路２０、第１セレクタ回路３０、第２バタフライ回路４０、及びデータ出力部５０を有している。

データ入力部１０は、入力クロックＣＰｉｎに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、そのスイープメモリに保持された受信信号のうち、積分処理に用いる第１所定数Ｎ１（例、３２）本のスイープの受信信号を並列読み出し回路によって並列に入力クロックＣＰｉｎに同期して、レンジ順に基づいた順番で読み出す。

第１バタフライ回路２０は、第２所定数Ｎ２（例、４）の入力端を有する、第３所定数Ｎ３個（例、８；第１所定数Ｎ１＝第２所定数Ｎ２＊第３所定数Ｎ３）の第１ＦＦＴ回路から構成される。それら第１ＦＦＴ回路の第１所定数Ｎ１個の入力端にデータ入力部１０から同時に出力される第１所定数Ｎ１個の受信信号を規定の入力端割当てに従って入力し、第３所定数Ｎ３組の第２所定数Ｎ２の周波数成分の初段フーリエ変換結果を出力する。

第１セレクタ回路３０は、第１バタフライ回路２０に含まれる第３所定数Ｎ３組の第１ＦＦＴ回路のそれぞれから出力される第２所定数Ｎ２個の初段フーリエ変換結果（周波数成分）のうち、処理クロックに同期して０，１，・・，Ｎ２−１を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果（周波数成分）を１つ選択して、同
時に第３所定数Ｎ３個の初段フーリエ変換結果（周波数成分）を抽出する。

第２バタフライ回路４０は、第１セレクタ回路３０から抽出された第３所定数Ｎ３個の初段フーリエ変換結果に対して、規定の第１ＦＦＴ回路に由来する初段フーリエ変換結果には第１セレクタ回路３０がその巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、且つ規定の第１ＦＦＴ回路以外の第１ＦＦＴ回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第３所定数Ｎ３の入力端数を有しその複素乗算回路の出力が入力され、第３所定数Ｎ３個の第２段フーリエ変換を行う第２ＦＦＴ回路とを含んでいる。これにより、その第２ＦＦＴ回路で演算された結果を第２段フーリエ変換結果として出力する。

データ出力部５０は、第２バタフライ回路４０から出力される第３所定数Ｎ３個のそれぞれの第２段フーリエ変換結果に対して、第１セレクタ回路３０がその巡回カウンタによって指定した番号に基づいて、第１所定数Ｎ１個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第２バタフライ回路４０から同時に出力される第３所定数Ｎ３個の第２段フーリエ変換結果を順次格納し、そのフーリエ変換バッファ内に、出力されていない第２段フーリエ変換結果が第１所定数Ｎ１個格納された時刻に同期して第１所定数Ｎ１個の第２段フーリエ変換結果を、そのフーリエ変換バッファから読み出して出力する。

これにより、本発明では、受信信号を積分処理するレーダ装置を、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を行う。

以下、本発明の各構成要素についてより詳しく説明する。図２は、第１バタフライ回路２０、第１セレクタ回路３０、第２バタフライ回路４０で構成される、スイープ積分回路を示す図である。

本発明は、積分スイープ数の多いコヒーレント積分を小規模な回路で実現するものであり、周波数成分を間引いて出力するのではなく、最終的には算出されるすべての周波数成分を出力することを可能とする。

ところで、例えば積分スイープ数がｎ〜ｎ＋３１（ｎは任意の数）の３２本（第１所定数Ｎ１）のとき、３２スイープを積分する回路について計算される全周波数成分Ｎ１(番号０，１，２，・・・３１)のうち、第２所定数Ｎ２の倍数（この例では、４の倍数）の周波数成分だけ（第３所定数Ｎ３、この例では、ドップラ０，１６，８，２４，４，２０，１２，２８）を取り出す積分回路は図３のように構成される。この場合、必要な乗算器はわずか4個である。なお、その他の構成要素は、図１１〜図１４におけると同様である
。

また、取り出す周波数成分を、全周波数成分Ｎ１(番号０，１，２，・・・３１)のうち、第２所定数Ｎ２（４）の倍数＋１（４で割った余りが１となる）の周波数成分だけ（第３所定数Ｎ３、この例では、ドップラ１，１７，９，２５，５，２１，１３，２９）を取り出す積分回路は図４のように構成される。この場合、必要な乗算器は３０個である。

また、取り出す周波数成分を、全周波数成分Ｎ１(番号０，１，２，・・・３１)のうち、第２所定数Ｎ２（４）の倍数＋２（４で割った余りが２となる）の周波数成分だけ（第３所定数Ｎ３、この例では、ドップラ２，１８，１０，２６，６，２２，１４，３０）を取り出す積分回路は図５のように構成される。この場合、必要な乗算器は２６個である。

同様に、取り出す周波数成分を、全周波数成分Ｎ１(番号０，１，２，・・・３１)のうち、第２所定数Ｎ２（４）の倍数＋３（４で割った余りが３となる）の周波数成分だけ（第３所定数Ｎ３、この例では、ドップラ３，１９，１１，２７，７，２３，１５，３１）を取り出す積分回路は図６のように構成される。この場合、必要な乗算器は３０個である。

これらの図３〜図６の積分回路を、纏めるように構成したものが本発明における図２のスイープ積分回路である。

図２のスイープ積分回路において、第１バタフライ回路２０は、それぞれが第２所定数Ｎ２（４個）の入力端を有する、第３所定数Ｎ３個（８個）の第１ＦＦＴ回路から構成される。それら各第１ＦＦＴ回路の４個の入力端にデータ入力部１０から同時に出力される３２個の受信信号を規定の入力端割当てに従って入力し、８組の各４の計３２の周波数成分の初段フーリエ変換結果を出力する。

この規定の入力端割当ては、この例では、第１組の第１ＦＦＴ回路は、ｎを基準として、０，＋２＊Ｎ３（１６），＋Ｎ３（８），＋３＊Ｎ３（２４）を加えた、スイープ（掃引）ｎ，ｎ＋１６，ｎ＋８，ｎ＋２４，であり、第２組の第１ＦＦＴ回路は、ｎ＋１を基準として、やはり０，＋２＊Ｎ３（１６），＋Ｎ３（８），＋３＊Ｎ３（２４）を加えた、スイープ（掃引）ｎ＋１，ｎ＋１７，ｎ＋９，ｎ＋２５，である。以下、同様にして、第８組の第１ＦＦＴ回路は、ｎ＋７を基準として、やはり０，＋２＊Ｎ３（１６），＋Ｎ３（８），＋３＊Ｎ３（２４）を加えた、スイープ（掃引）ｎ＋７，ｎ＋２３，ｎ＋１５，ｎ＋３１である。

第１セレクタ回路３０は、第１バタフライ回路２０に含まれる８組の第１ＦＦＴ回路のそれぞれから出力される４個の初段フーリエ変換結果（周波数成分）のうち、処理クロックＣＰｐｒｏに同期して０，１，２，３（Ｎ２−１）を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果（周波数成分）を１つ選択して、同時に８個の
初段フーリエ変換結果（周波数成分）を抽出する。

第２バタフライ回路４０は、前段側にある複素乗算回路と後段側にある第２ＦＦＴ回路とを有している。その複素乗算回路は、第１セレクタ回路３０から抽出された８個の初段フーリエ変換結果に対して、規定の第１ＦＦＴ回路に由来する初段フーリエ変換結果には第１セレクタ回路３０が巡回カウンタによって指定した出力端番号ｍ（０〜３のいずれか）に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、規定の第１ＦＦ
Ｔ回路以外の第１ＦＦＴ回路に由来する初段フーリエ変換結果をそのまま出力する。この例では、規定の第１ＦＦＴ回路は第２組〜第８組のものであり、それ以外の第１ＦＦＴ回路は第１組のものである。言い換えると、回転因子Ｗ_N ^kのＮが３２であり、ｋが第１組の第１ＦＦＴ回路では０、第２組の第１ＦＦＴ回路ではｍ、第３組の第１ＦＦＴ回路では２ｍ、・・・，第８組の第１ＦＦＴ回路では７ｍになる。即ち、回転因子におけるｍが、組数の増加とともに基準値（０）から順次増加する。

第２ＦＦＴ回路は、８個の入力端数を有し、複素乗算回路の出力が入力されて、第２段フーリエ変換を行い８個の変換結果を得る。この第２ＦＦＴ回路で演算された結果を第２段フーリエ変換結果として、第２バタフライ回路４０から出力する。なお、この第２ＦＦＴ回路自体は、図１２で示した積分スイープ数８の積分回路と同様であり、また、第１ＦＦＴ回路自体は、図１４で示した積分スイープ数３２の積分回路の前段部分と同様であるので、これ以上の説明は省略する。

このように、本発明の積分回路は、前半と後半のバタフライ演算（第１バタフライ回路２０及び第２バタフライ回路４０）を第１セレクタ回路３０で分離する構造になっている。そして、第２所定数Ｎ２（４）のデータ数の各第１ＦＦＴ回路の出力に第１セレクタ回路３０が設けられ、その選択位置m(＝０，１，２，３）によって出力する周波数成分を選択できるようになっている。しかも、具体例を見ると明らかなように、この回路に使用されている乗算器は３０個であり、従来の図１４に示した３２スイープ積分回路に比べると乗算器数は３５．７％にすぎない。すなわち、乗算器の数を３分の１程度まで削減できる。

さて、図２の積分回路へ３２個の受信信号を供給するデータ入力部１０は、それに用いる入力クロックＣＰｉｎが、処理クロックＣＰｐｒｏとの速度の関係で、低速の入力クロックＣＰｉｎｌであるか、高速の入力クロックＣＰｉｎｈであるかにより、その構成を異にする。先ず、データ入力部に低速の入力クロックＣＰｉｎｌが用いられる場合について説明する。

図７は、低速の入力クロックＣＰｉｎｌが用いられるデータ入力部１０Ａの構成を示す図である。データ入力部１０Ａは、レーダ受信信号を低速の入力クロックＣＰｉｎｌで出力する信号入力回路１１Ａと、入力クロックＣＰｉｎｌに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第１所定数Ｎ１の３２本、をスイープごとに保持できる容量をもち、また入力される受信信号を少なくとも１スイープ分記憶する容量を持ち、順次保存するとともに、保持された受信信号を並列読み出し可能なスイープメモリ１２Ａと、このスイープメモリ１２Ａに保持された受信信号のうち、積分処理に用いる第１所定数Ｎ１本（３２本）のスイープの受信信号を並列に入力クロックＣＰｉｎｌに同期して、レンジ順に読み出す並列読み出し回路１４Ａを有している。なお、図７のスイープメモリでは、掃引３４本分の記憶領域を示しているが、保持用及び入力用を併せて掃引３３本分の記憶領域を持っていれば足り、残りは余裕分である。

入力クロックＣＰｉｎｌ（即ち、入力されるデータ）が低速であり、第１セレクタ回路３０以降の演算回路を入力クロックＣＰｉｎｌの4倍速にあたる処理クロックＣＰｐｒｏで動作すれば、第１セレクタ回路３０が選択する周波数成分の番号(巡回カウンタ)をその処理クロックＣＰｐｒｏに同期させて増加させれば、入力クロックＣＰｉｎｌに同期した間隔で全３２個の周波数成分を取り出すことができる。

このような動作を可能にするために、第１バタフライ回路２０の前に図７のような低速入力クロック時のデータ入力部１０Ａを設ける。

この図７に示すデータ入力部１０Ａは、入力クロックＣＰｉｎｌに同期してレンジ順に入力されるデータを保持し、入力クロックＣＰｉｎｌに同期して且つ積分する全スイープ数３２個の信号を並列に読み出す回路である。このデータ入力部１０Ａのスイープメモリ１２Ａは、積分するスイープをすべて保持できる容量のメモリが含まれ、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。

このスイープメモリ１２Ａは、例えばＲＡＭで構成され、掃引０〜掃引３３のデータをそれぞれ記憶可能なメモリ領域ＲＡＭ０〜ＲＡＭ３３を有する。図７の例では掃引０から掃引３１が出力されているが、そのとき入力されているスイープの位置によってことなる。図７の例において、「掃引３３」を利用しないとし、「掃引０」にデータが入力されているとき、「掃引１」〜「掃引３２」が並列読み出し回路１４Ａによって読み出され、「掃引３」にデータが入力されているのであれば、「掃引４」〜「掃引３２」及び巡回して「掃引０」〜「掃引２」が並列読み出し回路１４Ａによって読み出される、ようにすることでよい。

図８は、データ出力部５０の構成を示す図である。このデータ出力部５０は、第２バタフライ回路４０から出力される第３所定数Ｎ３個（８個）のそれぞれの第２段フーリエ変換結果に対して、第１セレクタ回路３０が巡回カウンタによって指定した番号ｍ（０−３）に基づいて、３２個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第２バタフライ回路４０から同時に出力される第３所定数Ｎ３個（８個）の第２段フーリエ変換結果を順次格納し、フーリエ変換バッファ内に、出力されていない第２段フーリエ変換結果が３２個格納された時刻に同期して３２個の第２段フーリエ変換結果を、フーリエ変換バッファから読み出して出力する。

このために、データ出力部５０には、前段に設けられる第２セレクタ５１と、後段にこの第２セレクタ５１の出力をバッファリングし３２個のフーリエ変換結果を出力するフーリエ変換バッファ５２（ドップラバンク０〜ドップラバンク３１）を後段に設けている。第２セレクタ５１は、第１バタフライ回路２０と第２バタフライ回路４０の間の第１セレクタ回路３０と同期して出力先のアドレスを切り替える。この例では、積分スイープ数が３２本の例であるが、第２セレクタ５１が０，１，２，３のように変化すると、３２個の周波数成分を格納するフーリエ変換バッファ５２のバッファ領域のすべてにデータが書き込まれる。そのようにフーリエ変換バッファ５２が埋め尽くされたタイミングでデータ（第２段フーリエ変換結果）を出力すれば、スイープ方向に積分した結果としての周波数成分をすべて出力することができる。ただし、それは入力クロックＣＰｉｎｌの4倍の速度
（ＣＰｐｒｏ）でセレクタによる切り替えが可能な場合である。

図９は、高速の入力クロックＣＰｉｎｈが用いられるデータ入力部１０Ｂの構成を示す図である。データ入力部１０Ｂは、信号入力回路１１Ｂと、スイープメモリ１２Ｂと、スイープ選択スイッチ１３Ｂと、並列読み出し回路１４Ｂを有している。

信号入力回路１１Ｂは、レーダ受信信号を高速の入力クロックＣＰｉｎｈ（ここでは、入力クロックＣＰｉｎｈは、処理クロックＣＰｐｒｏと同じ速度であり、入力クロックＣＰｉｎｌの４倍速を想定する）で出力する。

スイープメモリ１２Ｂは、信号入力回路１１Ｂから入力クロックＣＰｉｎｈに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第１所定数Ｎ１（３２本）と第２所定数Ｎ２（４本）より１少ないスイープ分Ｎ１＋Ｎ２−１（３５本）の受信信号を保持できる記憶容量と第２所定数Ｎ２スイープ分（４本）の受信信号を書き込める記憶容量とを持ち、スイープメモリ１２Ｂには第１所定数Ｎ１（３２本）と第２所定数Ｎ２（４本）より１少ないスイープ分Ｎ１＋Ｎ２−１（３５本）の受信信号を保持させる。

スイープメモリ１２Ｂは、図７のスープメモリ１２Ａと同様に、ＲＡＭで構成され、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。なお、図９のスイープメモリ１２Ｂでは、掃引４０本分の記憶領域を示しているが、保持用及び入力用を併せて掃引３９本分の記憶領域を持っていれば足り、残りは余裕分である。

そして、スイープスイッチ１３Ｂは、保持されている３５本のスイープ分の受信信号のうち、その時点で積分のために必要となる３２スイープ分の受信信号を、入力クロックＣＰｉｎｈに同期して、並列読み出し回路１４Ｂによって読み出されるように切り換えられる。そして、並列読み出し回路１４Ｂによって読み出されるデータは、入力クロックＣＰｉｎｈの４周期の間はレンジ番号が一定で且つ入力クロックＣＰｉｎｈに同期してスイープ番号がｎ，ｎ＋１，・・・ｎ＋Ｎ２−１（ただし、ｎは、０〜Ｎ１−１）のように巡回するように受信信号の順序を並べ替えて、図２の積分回路へ出力される。例えば、ｎを０とすると、０，０＋１，・・・，０＋Ｎ２−１、となる。

この高速の入力クロックＣＰｉｎｈが用いられる場合にも、データ入力部１０Ｂ以外の積分回路及びデータ出力部５０は、低速クロックの場合と同じ構成のものが用いられる。また、データ出力部５０からは、入力クロックＣＰｉｎｈ（即ち、処理クロックＣＰｐｒｏ）の第２所定数Ｎ２回（４回）に１回の割合で同一レンジに対応する第１所定数N１個（３２個）の第２段フーリエ変換結果（周波数成分）が出力される。

さて、以上のように構成される高速な入力クロック時の作用について説明する。広帯域の信号処理をするレーダにおいては、入力クロックが速い（例えば、４０ＭＨｚ以上）ので、入力クロックＣＰｉｎｈの４倍速クロックで乗算器を含む第１セレクタ回路３０以降の演算を動作させることは困難である。本発明では、そのような高速な入力クロックＣＰｉｎｈの場合には、スイープ方向に間引いた結果を出力することによって、例えば３２スイープのような多いスイープ数を積分することを可能にしている。

レーダの場合、使用するアンテナによって決まるビーム幅があり、結局、積分本数（積分する掃引の数）もビーム幅によって決まっている。当然、位相の違いを除くと、隣接するスイープ間で受信信号の振幅はほとんど変化がないと考えられる。

例えば、「掃引０」を先頭にするスイープ群（掃引０−掃引３１）を積分した結果からフーリエ変換バッファ５２のドップラバンク４ｋ（但し、ｋは０〜７の整数）のデータを取り出し、「掃引１」を先頭にするスイープ群（掃引１−掃引３２）を積分した結果からドップラバンク４ｋ＋１のデータを取り出し、「掃引２」を先頭にするスイープ群（掃引２−掃引３３）からドップラバンク４ｋ＋２のデータを取り出し、「掃引３」を先頭にするスイープ群（掃引３−掃引３４）を積分した結果からドップラバンク４ｋ＋３を取り出す。より、具体的に示すと、ドップラバンク４ｋは、ドップラバンク０，４，８，１２，１６，２０，２４，２８となり、他の４ｋ＋１、４ｋ＋２，４ｋ＋３もドップラバンクの数が１つずつ増えるだけで同様である。

従って、ドップラバンク４ｋ〜４ｋ＋３からの出力で全てのドップラバンク０−３１からのデータが出力される。ドップラバンク４ｋ〜４ｋ＋３からの出力の結果を寄せ集めたものをレーダ装置の出力データとして用いることが出来る。

図９のデータ入力部１０Ｂが、積分スイープ数が３２で第１バタフライ回路２０がデータ数４のフーリエ変換になっている場合、スイープメモリ（スイープバッファ）１２Ｂには、出力を予定しているスイープ数(この例では３５本)、とその出力期間中に入力されるスイープ数(この例では４本)の和に相当するスイープを保存できるだけのメモリ領域が必要である。図９では４０スイープ分のメモリ領域を使用しているが、実際には３９スイープ以上のメモリがあればよい。この場合も、低速クロックの場合と同様、現在入力される信号のスイープ番号に応じて出力されるスイープの番号が一意的に決まる。しかし、低速クロックの場合とは異なり変則的な順序でスイープ信号が取り出されるので、具体例を示しておく。

出力されるデータを特定するために、[スイープ番号，レンジ番号]のような２桁表示によってデータ位置を表現する。図９の例では、並列読み出し回路１４Ｂの各出力端から出力されるデータを、入力クロックＣＰｉｎｈに同期して出力される順に書くと、以下の通りとなる。
出力端０：［０，０］，［１，０］，［２，０］，［３，０］，［０，１］，［１，１］，［２，１］，［３，１］，［０，２］，［１，２］，［２，２］，［３，２］，［０，３］，［１，３］，・・・
出力端子１：［１，０］，［２，０］，［３，０］，［４，０］，［１，１］，［２，１］，［３，１］，［４，１］，［１，２］，［２，２］，［３，２］，［４，２］，［１，３］，［２，３］，・・・
出力端子２：［２，０］，［３，０］，［４，０］，［５，０］，［２，１］，［３，１］，［４，１］，［５，１］，［２，２］，［３，２］，［４，２］，［５，２］，［２，３］，［３，３］，・・・
出力端子３：［３，０］，［４，０］，［５，０］，［６，０］，［３，１］，［４，１］，［５，１］，［６，１］，［３，２］，［４，２］，［５，２］，［６，２］，［３
，３］，［４，３］，・・
出力端子４：［４，０］，［５，０］，［６，０］，［７，０］，［４，１］，［５，１］，［６，１］，［７，１］，［４，２］，［５，２］，［６，２］，［７，２］，［４，３］，［５，３］，・・・
：
出力端子３０：［３０，０］，［３１，０］，［３２，０］，［３３，０］，［３０，１］，［３１，１］，［３２，１］，［３３，１］，［３０，２］，［３１，２］，［３２，２］，［３３，２］，［３０，３］，［３１，３］，・・・
出力端子３１：［３１，０］，［３２，０］，［３３，０］，［３４，０］，［３１，１］，［３２，１］，［３３，１］，［３４，１］，［３１，２］，［３２，２］，［３３，２］，［３４，２］，［３１，３］，［３２，３］，・・・

つまり、4クロックの間、同一レンジのデータがスイープを変えながら出力されている
。このような順番で第１バタフライ回路２０にデータを入力すれば、第１バタフライ回路２０の直後の第１セレクタ回路３０が０，１，２，３のように選択を切り替える間、スイープは異なるが同一レンジのデータが第２バタフライ回路４０に流れていく。その結果、４クロックを要して、同一レンジの周波数成分がすべてフーリエ変換バッファ５２に格納される。

実際のレーダ映像に関しても、積分スイープ数が多い設定では、１掃引あたりのアンテナの回転角は非常に小さいので、方位方向に間引いたとしても映像が粗くなることはない。むしろ、積分スイープ数を多くしたことによる信号対雑音比の改善や、異なる相対速度に分離したことによって得られる探知処理などの効果が得られるのでレーダ性能は向上すると考えられる。

高速の入力クロックＣＰｉｎｈのデータ入力部１０Ｂを用いる場合には、既に述べたようにスイープ方向にデータが間引かれる。この高速の入力クロック時のスイープ方向間引きによる積分結果の概念を模式的に表したのが、図１０である。いうまでもなく、レンジ方向のデータ数は保持される。スイープ方向はＮ２分の１（１／４）に間引かれるが、計算される周波数成分はＮ１個（３２個）すべてが出力される。

本発明は, 位相情報を用いたシステムならば、パルスレーダ、パルス圧縮レーダ、ＦＭ−ＣＷレーダなど，レーダ方式に関わらず使用することが可能であり、乗算器の数を抑え、且つ、位相情報を利用したスイープ方向の積分処理が可能になる。

また、既に示したように、積分スイープ数がＮ１＝３２、第１バタフライ回路における第１ＦＦＴ回路のデータ数Ｎ２＝４のとき、乗算器の数はSplit Radixアルゴリズムによって積分回路を構成したときに比べて３５．７％の規模まで削減される。

本発明の適用にあたり、乗算器を少なくするには、第１バタフライ回路２０が乗算器を含まないことが望ましい。つまり、Ｎ２＝２または４であることが望ましい条件である。また、第2バタフライ回路４０にSplit Radixアルゴリズムを適用して乗算器を少なくすることも重要である。例えば、積分スイープ数Ｎ１が１６本であれば、「Ｎ２＝２；Ｎ３＝８」、「Ｎ２＝４；Ｎ３＝４」でよく、また、積分スイープ数Ｎ１が３２本であれば、説明した実施例も含めて、「Ｎ２＝２；Ｎ３＝１６」、「Ｎ２＝４；Ｎ３＝８」の組み合わせ等でよい。

１０、１０Ａ、１０Ｂ・・・データ入力部
１１Ａ，１１Ｂ・・・信号入力回路
１２Ａ，１２Ｂ・・・スイープメモリ
１３Ｂ・・・スイープスイッチ
１４Ａ，１４Ｂ・・・並列読み出し回路
２０・・・第１バタフライ回路
３０・・・第１セレクタ回路
４０・・・第２バタフライ回路
５０・・・データ出力部
５１・・・第２セレクタ回路
５２・・・フーリエ変換バッファ

Claims (3)

1. 入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数Ｎ１本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
   第２所定数Ｎ２の入力端を有する、第３所定数Ｎ３個（第１所定数Ｎ１＝第２所定数Ｎ２＊第３所定数Ｎ３）の第1ＦＦＴ回路から構成され、それらの第１所定数Ｎ１個の入力端に前記データ入力部から同時に出力される第１所定数Ｎ１個の受信信号を入力し、第３所定数Ｎ３組の第２所定数Ｎ２の周波数成分の初段フーリエ変換結果を出力する第１バタフライ回路と、
   前記第1バタフライ回路に含まれる第３所定数Ｎ３組の第1ＦＦＴ回路のそれぞれから出力される第２所定数Ｎ２個の初段フーリエ変換結果（周波数成分）のうち、処理クロックに同期して０，１，・・，Ｎ２−１を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果（周波数成分）を1つ選択して、同時に第３所定数Ｎ３個の初段フーリエ変換結果（周波数成分）を抽出するセレクタ回路と、
   前記セレクタ回路から抽出された第３所定数Ｎ３個の初段フーリエ変換結果に対して、規定の第1ＦＦＴ回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第1ＦＦＴ回路以外の第1ＦＦＴ回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第３所定数Ｎ３の入力端数を有し前記複素乗算回路の出力が入力され、第２段フーリエ変換を行い第３所定数Ｎ３個の変換結果を得る第２ＦＦＴ回路とを含み、前記第２ＦＦＴ回路で演算された結果を第２段フーリエ変換結果として出力する第２バタフライ回路と、
   前記第２バタフライ回路から出力される第３所定数Ｎ３個のそれぞれの第２段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第１所定数Ｎ１個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第２バタフライ回路から同時に出力される第３所定数Ｎ３個の第２段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第２段フーリエ変換結果が第１所定数Ｎ１個格納された時刻に同期して第１所定数Ｎ１個の第２段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
   を有することを特徴とするレーダ装置。
2. 請求項1に記載のレーダ装置において、前記スイープメモリは第１所定数Ｎ１スイープ分の受信信号を保持できる記憶容量と１スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第１所定数Ｎ１スイープ分の受信信号を保持させるとともに、
   前記処理クロックを前記入力クロックの第２所定数Ｎ２倍の速度で動作させることにより、第１所定数Ｎ１個の入力に対して得られる周波数成分Ｎ１個すべてを、前記入力クロックに同期させて算出することを特徴とするレーダ装置。
3. 請求項1に記載のレーダ装置において、前記スイープメモリは、第１所定数Ｎ１と第２所定数Ｎ２より１少ないスイープ分Ｎ１＋Ｎ２−１の受信信号を保持できる記憶容量と第２所定数Ｎ２スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第１所定数Ｎ１と第２所定数Ｎ２より１少ないスイープ分Ｎ１＋Ｎ２−１の受信信号を保持させるとともに、
   前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第２所定数Ｎ２周期の間はレンジ番号が一定
   で且つ前記入力クロックに同期してスイープ番号がｎ，ｎ＋１，・・・ｎ＋Ｎ２−1（た
   だし、ｎは、０〜Ｎ１−１）のように巡回するように受信信号の順序を並べ替えて出力し、
   前記データ出力部において、前記入力クロックの第２所定数Ｎ２回に１回の割合で同一レンジに対応する第１所定数Ｎ１個の第２段フーリエ変換結果（周波数成分）を算出することを特徴とするレーダ装置。