JP5299493B2 - メモリシステム - Google Patents
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Description
メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタのワード線及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線(制御ゲート線)、選択ゲート線として共通接続されている。
図1に示すように、2Gbitチップには、128KBのブロックBLKが2048個あり、2Gb=256MB=128KB×2048で構成されている。また、各ブロックBLK0〜BLK2047には、2KBのページが64個あり、128KB=2KB×64で構成されている。
フラッシュメモリは、記憶データを書き換える際に書き込みの前に消去を行わないとならない。そして、既に不必要となった古いブロックを予め消去しておき、その消去されたブロックに新しいデータを書き込み、そのブロックの論理ブロックアドレスを更新する。
一方、NAND型フラッシュメモリの書き換え回数寿命は、一つのメモリセルに1ビットのデータを格納する2値品で、0.3〜1×106回と言われている。
したがって、ウェアー・レベリング制御とは、ある特定の物理アドレスのブロックに書き換えが集中しないように制御することを目的としている。
書き換えを行わない物理アドレスのブロックは、そのまま放置しておき、書き換えを行う物理アドレスのブロックのみを書き換えを行う際に消去済みの任意の物理アドレスのブロックと交換して行き、自動的にウェアー・レベリング制御が行えるようにしたパッシブ・ウェアー・レベリング(Passive-wear-leveling)制御方式と、書き換えを行わない物理アドレスのブロックも含め、全ての物理アドレスのブロックにおいて、書き換え回数が平均化されるように書き換えを行うアクティブ・ウェアー・レベリング(Active-wear-leveling)制御方式と、がある。
アクティブ・ウェアー・レベリング制御に関しては、たとえば、特許文献4に開示されている。
この際、データ書き換えを行う場合、まず消去済みブロックERDBLKを探すのであるが、物理ブロックのアドレスが小さい順に探していくため、どうしても物理ブロックのアドレスが小さいブロックに書き換えが集中し、書き換え回数が多くなってしまう不利益がある。
システムの書き換え回数が増加することにより、より信頼性の高いシステムを提供できることは言うまでも無く、さらに書き換え回数寿命が延びたことにより、システムの低コスト化に繋がる。
ページバッファ12は、アクセスされたページデータを内部バス15を介して一時記憶するものであり、外部とのインターフェース回路14に接続されている。
そして、フラッシュメモリ11は、制御部13により、頻繁に書き換えを行うデータ領域の新しい書き換え先の物理ブロックアドレス(PA:PHISICAL ADDRESS)は、殆ど書き換えを行わない第2データ領域の論理ブロックドレス(LA:LOGICAL ADDRESS)が順次選択され、その論理ブロックアドレスLAに対応する物理ページアドレスPAに更新される。
図6の例では、フラッシュメモリ11の記憶容量の大半のブロックが、殆ど書き換えを行わないブロックで占められている場合を示している。なお、図2は、論理ブロックアドレスLAで示した例である。
図7においては、頻繁に書き換えを行う第1データ領域111の新しい書き換え先の物理ブロックアドレスPAは、殆ど書き換えを行わない第2データ領域112の論理ブロックアドレスLAを順次選択し、その論理ブロックアドレスLAに対応する物理ブロックアドレスPAに更新される様子が示されている。
そして、本実施形態のNAND型フラッシュメモリ11は、殆ど書き換えを行わないデータを格納している第2データ領域112の論理ブロックアドレスLA2、若しくは、頻繁に書き換えを行うデータを格納している第1領域111の論理ブロックアドレスLA1、若しくは、それぞれにはフラグを設けており、それぞれを識別可能にしている。
図11に示すように、2Gbitチップには、128KBのブロックBLKが2048個あり、2Gb=256MB=128KB×2048で構成されている。また、各ブロックBLK0〜BLK2047には、2KBのページが64個あり、128KB=2KB×64で構成されている。
なお、図12では、図面の簡単化のため、1行4224列の4224個のメモリセルユニットMCUT00〜MCUT04223が配列された1行のブロックBLK0のみについて示しているが、実際には、ブロックBLK0と同様の構成を有する複数(m個)のブロックBLK1〜BLKmがさらに配列される。
また、図12の例では、ビット線本数は、通常512バイトに予備の16バイトを加えた528バイト、つまり4224本としている。
また、各メモリセルユニットMCUT00〜04223のメモリセルトランジスタM15のソースが接続された選択ゲートトランジスタST1が共通のソース線SRLに接続されている。
なお、図12では、図面の簡単化のため、ブロックBLK0に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。
転送ゲート群11141は、ブロックアドレスデコーダ115でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号BSELによって導通状態に保持させる。
具体的には、ブロックBLK0がアドレス指定されていた場合、各転送ゲートTW0〜TW15は、それぞれブロックアドレスデコーダ115の出力信号BSEL0に応じてワード線WL0〜WL15と駆動電圧供給線VCG0〜VCG15とを作動的に接続し、転送ゲートTD0,TS0は同じくブロックアドレスデコーダ19の出力信号BSEL0に応じて選択ゲート線DSG,SSGと駆動電圧供給線VDSG,VSSGとを作動的に接続する。
そして、ページバッファ12には、このパッシブ・ウェアー・レベリング制御およびアクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値は、フラッシュメモリ11の第一のページに格納され、電源投入時に自動的に読み出される。
パッシブ・ウェアー・レベリング制御およびアクティブ・ウェアー・レベリン制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値をフラッシュメモリ11に格納しておき、ユーザが自由に両ウェアー・レベリング制御の方式選択および条件設定を行えるように構成される。
そして、このパッシブ・ウェアー・レベリング制御およびアクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値は、フラッシュメモリ11の第一のページに格納され、電源投入時に自動的にページバッファ12に読み出される。
一方、制御部13は、フラッシュメモリ11の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、パッシブ・ウェアー・レベリング制御方式を選択する。
また、図13において、パッシブ・ウェアー・レベリング制御およびアクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値は、NAND型フラッシュメモリの第一のページに格納され、電源投入時に自動的にページバッファ13に読み出されることを示している。
ここでは、第1データ領域111への書き換え時に毎回アクティブ・ウェアー・レベリングを行う場合、第1データ領域111への書き換え時にN回に1回アクティブ・ウェアー・レベリングを行う場合、および書き換え時にホストコマンドによりアクティブ・ウェアー・レベリングを行う場合を例について順を追って説明する。
図14は、第1データ領域111への書き換え時に毎回アクティブ・ウェアー・レベリングを行う場合を説明するためのフローチャートである。
なお、以下は、第1データ領域111をデータ領域Bとし、第2データ領域112をデータ領域Aとして説明する。
ステップST2において、データを書き換えるべき領域がデータ領域B(第1データ領域111)であると判別すると、データ領域A(第2データ領域112)に対応する物理ブロックYのデータを消去済物理ブロックXへ移動する(ST3)。
次に、物理ブロックYを消去する(ST4)、書き換えデータを物理ブロックYへ書き込む(ST5)。
一方、ステップST2において、データを書き換えるべき領域がデータ領域B(第1データ領域111)でないと判別すると、書き換えデータを物理ブロックXへ書き込む(ST6)。
ステップST5またはステップST6の処理後、書き換えデータに対応した物理ブロックZを消去する(ST7)。
第2データ領域A(112)の論理ブロックA−1〜A−nが物理ブロック1〜nとなり、第1データ領域B(111)が論理ブロックB−1〜B−mが物理ブロック(n+1)〜(n+m)となり、開き領域が物理ブロック(n+m+1)〜(n+m+k)となっている。
この書き換え前の状態から、第1データ領域B(111)の論理ブロックB−3を書き換えする場合には、第2データ領域A(112)の論理ブロックA−1に対応する物理ブロックも一緒に入れ替える。
この例の書き換え後の状態では、消去済物理ブロックXは(n+m+1)であり、第2データ領域A(112)の物理ブロックは1であり、書き換えデータに対応していた物理ブロックZは(n+3)であり、この物理ブロック(n+3)は空領域となる。
この例の書き換え後の状態では、消去済物理ブロックXは(n+m+2)であり、第2データ領域A(112)の物理ブロックは2であり、書き換えデータに対応していた物理ブロックZは(n+4)であり、この物理ブロック(n+4)は空領域となる。
図17は、第1データ領域111への書き換え時にN回に1回アクティブ・ウェアー・レベリングを行う場合を説明するためのフローチャートである。
ステップST12において、データを書き換えるべき領域がデータ領域B(第1データ領域111)であると判別すると、所定数Jが0になったか否かの判別を行う(ST13)。
ステップST13においてJが0に達したと判別すると、Jから1をデクリメントして次の処理に移行する。
ステップST13においてJが0に達したと判別すると、データ領域A(第2データ領域112)に対応する物理ブロックYのデータを消去済物理ブロックXへ移動する(ST15)。
次に、物理ブロックYを消去する(ST16)、書き換えデータを物理ブロックYへ書き込む(ST17)。そして、JをNとする(ST18)。
一方、ステップST12において、データを書き換えるべき領域がデータ領域B(第1データ領域111)でないと判別した場合、またはステップST14でJから1からデクリメントした場合には、書き換えデータを物理ブロックXへ書き込む(ST19)。
ステップST18またはステップST19の処理後、書き換えデータに対応した物理ブロックZを消去する(ST20)。
図18は、書き換え時にホストコマンドによりアクティブ・ウェアー・レベリングを行う場合を説明するためのフローチャートである。
ステップST22において、データ書き換えがアクティブ・ウェアー・レベリングであると判別すると、データ領域A(第2データ領域112)に対応する物理ブロックYのデータを消去済物理ブロックXへ移動する(ST23)。
次に、物理ブロックYを消去する(ST24)、書き換えデータを物理ブロックYへ書き込む(ST25)。
一方、ステップST22において、データ書き換えがアクティブ・ウェアー・レベリングでないと判別すると、書き換えデータを物理ブロックXへ書き込む(ST26)。
ステップS2T5またはステップST26の処理後、書き換えデータに対応した物理ブロックZを消去する(ST27)。
メモリシステムの書き換え回数が増加することにより、より信頼性の高いシステムを提供できることは言うまでも無く、さらに書き換え回数寿命が延びたことにより、システムの低コスト化に繋がる。
Claims (10)
- 不揮発性半導体記憶装置を用いたメモリシステムであって、
頻繁に書き換えを行う第1データ領域および殆ど書き換えを行わない第2データ領域を含む不揮発性メモリ部と、
上記頻繁に書き換えを行う第1データ領域の新しい書き換え先の物理ブロックアドレスを、上記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスを順次選択し、当該選択した論理ブロックアドレスに対応する物理ブロックアドレスに更新する制御部と、を有し、
上記制御部は、
特定物理アドレスブロックに書き換えが集中しないウェアー・レベリング(Wear-leveling)制御を行う際、書き換えを行わない物理アドレスブロックは、そのまま放置しておくパッシブ・ウェアー・レベリング(Passive-wear-leveling)制御と、書き換えを行わない物理アドレスブロックも全ての物理アドレスブロックの書き換え回数が平均化されるように書き換えを行うアクティブ・ウェアー・レベリング(Active-wear-leveling)制御とが可能であり、
上記不揮発性メモリ部には、
上記パッシブ・ウェアー・レベリング制御および上記アクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値が格納されている
メモリシステム。 - 上記制御部は、
上記不揮発性メモリ部の半分以上のブロックに書き換えを頻繁に行わないデータを格納する場合には、上記アクティブ・ウェアー・レベリング制御方式を選択し、
上記不揮発性メモリ部の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、上記パッシブ・ウェアー・レベリング制御方式を選択する
請求項1記載のメモリシステム。 - ページバッファを有し、
上記パッシブ・ウェアー・レベリング制御および上記アクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値は、上記不揮発性メモリ部の第一のページに格納され、電源投入時に自動的にページバッファに読み出される
請求項1記載のメモリシステム。 - ページバッファを有し、
上記パッシブ・ウェアー・レベリング制御および上記アクティブ・ウェアー・レベリング制御の方式選択、若しくは、両ウェアー・レベリングの条件設定値は、上記不揮発性メモリ部の第一のページに格納され、電源投入時に自動的にページバッファに読み出される
請求項2記載のメモリシステム。 - 上記パッシブ・ウェアー・レベリング制御および上記アクティブ・ウェアー・レベリング制御の方式選択、および、両ウェアー・レベリングの条件設定値は任意に設定可能である
請求項1記載のメモリシステム。 - 上記パッシブ・ウェアー・レベリング制御および上記アクティブ・ウェアー・レベリング制御の方式選択、および、両ウェアー・レベリングの条件設定値は任意に設定可能である
請求項3記載のメモリシステム。 - 上記制御部は、前記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスに格納されたデータを、消去済みのブロックにコピーした後、コピー元のブロックは消去しておく
請求項1記載のメモリシステム。 - 上記制御部は、上記殆ど書き換えを行わないデータを格納している論理ブロックアドレス、および、上記頻繁に書き換えを行うデータを格納している論理ブロックアドレスの少なくともいずれかに一方に識別用フラグを設けている
請求項7記載のメモリシステム。 - 上記制御部は、消去済みのブロックに消去後、直ちに消去済み論理ブロックアドレスを書き込み、書き換えを行うブロックは、上記消去済み論理ブロックアドレスに従って、順次書き換えを行う
請求項1から8のいずれか一項に記載のメモリシステム。 - 上記不揮発性半導体記憶装置は、書き換え可能な不揮発性メモリセルを複数個直列接続したNAND型フラッシュメモリを含む
請求項1から9のいずれか一項に記載のメモリシステム。
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