JP5291874B2 - Semiconductor device, shift register, display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a shift register circuit which have few noises in a non-chosen period, and do not always turn on a transistor. <P>SOLUTION: A first to fourth transistors are prepared. Either one side of a source and a drain of the first transistor is connected to a first wiring and another side is connected with a gate electrode of the second transistor. The gate electrode is connected to the fifth wiring, either one side of the source or the drain of the second transistor is connected to a third wiring and another side is connected to the sixth wiring. Either one side of the source and the drain of the third transistor is connected to the second wiring and another side is connected to the gate electrode of the second transistor. The gate electrode is connected to the fourth wiring, either one side of the source and the drain of the fourth transistor is connected to the second wiring, and other side is connected to the sixth wiring. The gate electrode is connected to the fourth wiring. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、半導体装置に関する。特に、トランジスタを用いて構成されるシフトレジスタに関する。また、当該半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器に関する。   The present invention relates to a semiconductor device. In particular, the present invention relates to a shift register including transistors. In addition, the present invention relates to a display device including the semiconductor device and an electronic device including the display device.

なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。   Note that the semiconductor device here refers to all devices that can function by utilizing semiconductor characteristics.

近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトランジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回路）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等に（以下、外部回路という）と接続され、その動作が制御されている。   In recent years, display devices such as liquid crystal display devices and light-emitting devices have been actively developed due to an increase in large display devices such as liquid crystal televisions. In particular, the technology for integrally forming a driver circuit (hereinafter referred to as an internal circuit) including a pixel circuit and a shift register circuit using a transistor formed of an amorphous semiconductor on an insulator reduces power consumption and costs. In order to make a significant contribution to this, development is actively underway. An internal circuit formed on the insulator is connected to a controller IC or the like (hereinafter referred to as an external circuit) via an FPC or the like, and its operation is controlled.

例えば、非結晶半導体により形成されたＮチャネル型トランジスタのみを用いて構成されたシフトレジスタ回路が考案されている（例えば、特許文献１）。しかし、特許文献１に示す回路では、非選択期間にシフトレジスタ回路の出力がフローティングになるため、非選択期間にノイズが発生しているという問題があった。   For example, a shift register circuit configured using only N-channel transistors formed of an amorphous semiconductor has been devised (for example, Patent Document 1). However, the circuit disclosed in Patent Document 1 has a problem that noise is generated during the non-selection period because the output of the shift register circuit is in a floating state during the non-selection period.

この問題を解決するために、非選択期間にシフトレジスタ回路の出力をフローティングにしないシフトレジスタ回路が考案されている（例えば、非特許文献１）。
特表平１０−５００２４３ ２．０ｉｎｃｈ ａ−Ｓｉ：Ｈ ＴＦＴ−ＬＣＤ ｗｉｔｈ Ｌｏｗ Ｎｏｉｓｅ Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ ＳＩＤ’０５ Ｄｉｇｅｓｔ Ｐ９４２−９４５ In order to solve this problem, a shift register circuit that does not float the output of the shift register circuit during a non-selection period has been devised (for example, Non-Patent Document 1).
Special table hei 10-500243 2.0 inch a-Si: HTFT-LCD with Low Noise Integrated Gate Driver SID'05 Digest P942-945

非特許文献１では、非選択期間に出力と電源との間に直列に接続したトランジスタを常時オンすることによって、電源電圧を出力している。また、シフトレジスタ回路の動作期間の大部分の期間は非選択期間であるため、トランジスタが非選択期間に常時オンしていれば、シフトレジスタ回路の動作期間の大部分の期間でオンすることになる。   In Non-Patent Document 1, a power supply voltage is output by always turning on a transistor connected in series between an output and a power supply during a non-selection period. In addition, since most of the operation period of the shift register circuit is a non-selection period, if the transistor is always turned on during the non-selection period, it is turned on during most of the operation period of the shift register circuit. Become.

しかしながら、非結晶半導体により形成されたトランジスタは、オンする時間、印加する電圧に従って、特性が劣化することが知られている。中でも、しきい値電圧が上昇するしきい値電圧シフトは顕著であり、シフトレジスタ回路における誤動作の大きな原因の１つとなる。   However, it is known that the characteristics of a transistor formed using an amorphous semiconductor are deteriorated according to an ON time and an applied voltage. Among them, the threshold voltage shift in which the threshold voltage rises is remarkable, and is one of the major causes of malfunctions in the shift register circuit.

このような問題点に鑑み、本発明は、非選択期間においてもノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路、及びこのような半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器を提供することを目的とする。   In view of such problems, the present invention provides a semiconductor device, a shift register circuit, and a display device including such a semiconductor device in which noise is low even in a non-selection period and a transistor is not always turned on, and An object is to provide an electronic device including the display device.

本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタは、ゲートに第１の信号が入力され、ソース又はドレインの一方に所定の電位が入力され、ソース又はドレインの他方は第２のトランジスタのゲート及び第３のトランジスタのソース又はドレインの一方と接続され、第２のトランジスタは、ソース又はドレインの一方に第２の信号が入力され、ソース又はドレインの他方が出力端子に接続され、第３のトランジスタは、ゲートに第３の信号が入力され、ソース又はドレインの他方に所定の電位が入力され、第４のトランジスタは、ゲートに第３の信号が入力され、ソース又はドレインの一方に所定の電位が入力され、ソース又はドレインの他方が出力端子と接続されている。   The semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, and a fourth transistor, and the first transistor receives a first signal at its gate, A predetermined potential is input to one of the source and the drain, the other of the source and the drain is connected to one of the gate of the second transistor and the source or the drain of the third transistor, and the second transistor The second signal is input to one side, the other of the source or the drain is connected to the output terminal, the third transistor has the third signal input to the gate, and a predetermined potential is input to the other of the source or the drain In the fourth transistor, the third signal is input to the gate, the predetermined potential is input to one of the source and the drain, and the other of the source and the drain There is connected to the output terminal.

本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を一定期間毎に出力する第１の手段と、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を一定期間毎に出力する第２の手段とを備えることを特徴としている。   The shift register of the present invention is a shift register having a plurality of stages, and each stage of the shift register circuit is turned on when a high-level output signal is input from the previous stage, and has a potential of about a high level. Is turned on by the output of the first transistor and one of the source and the drain is connected to the first signal line, and the other of the source and the drain is the first of the next stage. A low level output signal is input from the previous stage to the second transistor connected to the transistor, and the low level is applied to the gate of the second transistor during a period in which the second transistor is not performing the bootstrap operation. The first means for outputting the potential at regular intervals and the low level output signal from the previous stage are input, and the second transistor performs the bootstrap operation. The period without, is characterized in that it comprises the other of the source and the drain of the second transistor and a second means for outputting a low-level potential at regular intervals.

本発明のシフトレジスタは、上記構成において、第１の手段と第２の手段は第２の信号線によって制御されることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, the first means and the second means are controlled by the second signal line.

本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第３のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the first means outputs a low level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. It is characterized by being realized by a circuit configuration including a third transistor having a function that does not.

本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第４のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the second means outputs a low-level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. It is characterized by being realized by a circuit configuration including a fourth transistor having a function that does not.

本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力信号によって制御され、第２の手段は第２の信号線によって制御されることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, the first means is controlled by the output signal of the next stage, and the second means is controlled by the second signal line.

本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力がハイレベルのときにローレベルの電位を出力し、次の段の出力がローレベルのときになにも出力しない機能を有するに第５のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention, the first means outputs a low level potential when the output of the next stage is high level, and outputs nothing when the output of the next stage is low level. It is characterized by being realized by a circuit configuration including a fifth transistor having a function that does not.

本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第６のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the second means outputs a low-level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. It is characterized by being realized by a circuit configuration including a sixth transistor having a function that does not.

本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線によって制御され、第２の手段は第２の信号線、及び第３の信号線によって制御されることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, the first means is controlled by the second signal line, and the second means is controlled by the second signal line and the third signal line. Yes.

本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力がハイレベルのときにローレベルの電位を出力し、次の段の出力がローレベルのときになにも出力しない機能を有するに第７のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention, the first means outputs a low level potential when the output of the next stage is high level, and outputs nothing when the output of the next stage is low level. It is characterized by being realized by a circuit configuration including a seventh transistor having a function that does not.

本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第８のトランジスタを含む回路構成によって実現することを特徴とするシフトレジスタと、第３の信号線がハイレベルのときにローレベルの電位を出力し、第３の信号線がローレベルのときになにも出力しない機能を有するに第９のトランジスタを含む回路構成によって実現することを特徴とするシフトレジスタとを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the second means outputs a low-level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. And a shift register characterized by being realized by a circuit configuration including an eighth transistor having a function that does not function, and outputs a low-level potential when the third signal line is at a high level, and the third signal line It is characterized by being realized by a circuit configuration including a shift register characterized by being realized by a circuit configuration including a ninth transistor having a function of not outputting anything at a low level.

本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を一定期間毎に出力する第１の手段と、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を出力する第３の手段とを備えることを特徴としている。   The shift register of the present invention is a shift register having a plurality of stages, and each stage of the shift register circuit is turned on when a high-level output signal is input from the previous stage, and has a potential of about a high level. Is turned on by the output of the first transistor and one of the source and the drain is connected to the first signal line, and the other of the source and the drain is the first of the next stage. A low level output signal is input from the previous stage to the second transistor connected to the transistor, and the low level is applied to the gate of the second transistor during a period in which the second transistor is not performing the bootstrap operation. A first means for outputting a potential at regular intervals; and a source of the second transistor during a period when the second transistor is not performing a bootstrap operation. It is characterized in that it comprises a third means for outputting the other to the low-level potential of the rain.

本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線によって制御され、第３の手段は第１の信号、第２の信号、第３の信号、及び第２のトランジスタのゲートの電位の反転信号によって制御されることを特徴としている。   In the shift register of the invention having the above structure, the first means is controlled by the second signal line, and the third means is the first signal, the second signal, the third signal, and the second transistor. It is characterized in that it is controlled by an inverted signal of the gate potential.

本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１０のトランジスタを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the first means outputs a low level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. It is characterized by being realized by a circuit configuration including a tenth transistor having a function not to perform.

本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１１のトランジスタと、第３の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１２のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第１の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１３のトランジスタと、第１３のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１３のトランジスタがなにも出力しないときになにも出力しない機能を有する第１４のトランジスタとを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the second means outputs a low-level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. The eleventh transistor and the third signal line have a function of not outputting a low level potential when the third signal line is at a high level, and the eleventh transistor has a function of not outputting anything when the second signal line is at a low level. When the inverted signal of the gate potential of the twelfth transistor and the second transistor is high level, the signal of the first signal line is output, and when the inverted signal of the gate potential of the second transistor is low level A thirteenth transistor having a function of not outputting anything, and a thirteenth transistor outputs a signal of the first signal line, and outputs a low level potential when the first signal line is at a high level. The first faith Line is characterized by realizing the circuit configuration including a fourteenth transistor having a function that does not output anything when the low level, and the thirteenth transistor does not output anything.

本発明のシフトレジスタは、上記構成において、第２のトランジスタのゲートの電位がハイレベルのときにローレベルの電位を出力し、第２のトランジスタのゲートの電位がローレベルのときになにも出力しない機能を有する第１５のトランジスタと、一方の端子がハイレベルの電位と接続され、他方の端子が第１４のトランジスタの出力と接続さされている抵抗成分を持つ素子とを含む回路構成によって実現することを特徴としている。   The shift register of the present invention has the above structure, and outputs a low-level potential when the gate potential of the second transistor is high, and does nothing when the gate potential of the second transistor is low. By a circuit configuration including a fifteenth transistor having a function of not outputting and an element having a resistance component in which one terminal is connected to a high-level potential and the other terminal is connected to the output of the fourteenth transistor. It is characterized by realizing.

本発明のシフトレジスタは、上記構成において、抵抗成分を持つ素子はダイオード接続された第１６のトランジスタであることを特徴とするシフトレジスタ。   The shift register of the present invention is characterized in that, in the above structure, the element having a resistance component is a sixteenth transistor connected in a diode.

本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を出力する第４の手段と、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を出力する第３の手段とを備えることを特徴としている。   The shift register of the present invention is a shift register having a plurality of stages, and each stage of the shift register circuit is turned on when a high-level output signal is input from the previous stage, and has a potential of about a high level. Is turned on by the output of the first transistor and one of the source and the drain is connected to the first signal line, and the other of the source and the drain is the first of the next stage. A low level output signal is input from the previous stage to the second transistor connected to the transistor, and the low level is applied to the gate of the second transistor during a period in which the second transistor is not performing the bootstrap operation. The fourth means for outputting the potential and the source and drain of the second transistor during the period when the second transistor is not performing the bootstrap operation. It is characterized in that it comprises a third means for outputting a low-level potential to the other.

本発明のシフトレジスタは、上記構成において、第３の手段、及び第４の手段は第１の信号線、第２の信号線、第３の信号線、及び第２のトランジスタのゲートの電位の反転信号によって制御されることを特徴としている。   In the shift register of the present invention, in the above structure, the third means and the fourth means are the first signal line, the second signal line, the third signal line, and the potential of the gate of the second transistor. It is characterized by being controlled by an inversion signal.

本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１７のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第１の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１８のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第３の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１９のトランジスタと、第１８のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１８のトランジスタがなにも出力しないときになにも出力しない機能を有する第２０のトランジスタと、第１８のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１９のトランジスタがなにも出力しないときになにも出力しない機能を有する第２１のトランジスタとを含む回路構成によって実現することを特徴としている。   In the shift register of the present invention having the above structure, the second means outputs a low-level potential when the second signal line is at a high level, and outputs nothing when the second signal line is at a low level. The signal of the first signal line is output when the inverted signal of the gate potential of the seventeenth transistor and the second transistor has a high level, and the inverted signal of the gate potential of the second transistor. The signal of the third signal line is output when the inverted signal of the potential of the gate of the 18th transistor having the function of not outputting anything when the transistor is at the low level and the second transistor is at the high level, The nineteenth transistor having the function of not outputting anything when the inverted signal of the gate potential of the transistor is low level, and the eighteenth transistor output the signal of the first signal line, A twentieth transistor having a function of outputting a low level potential when the signal line is at a high level, a first signal line being at a low level, and a function of not outputting anything when the eighteenth transistor outputs nothing; The eighteenth transistor outputs a signal of the first signal line, and when the first signal line is at a high level, a low level potential is output, the first signal line is at a low level, and the nineteenth This is realized by a circuit configuration including a twenty-first transistor having a function of outputting nothing when the transistor outputs nothing.

本発明のシフトレジスタは、上記構成において、第２のトランジスタのゲート、ソースとドレインのうち他方との間に容量素子を接続することを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, a capacitor is connected between the gate, the source, and the drain of the second transistor.

本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲートは前の段の出力信号が入力され、ソースとドレインのうち一方はハイレベルの電源線と接続され、ソースとドレインのうち他方は第２のトランジスタのゲート接続されていることを特徴としている。   In the shift register of the present invention having the above structure, the output signal of the previous stage is input to the gate of the first transistor, one of the source and the drain is connected to the high-level power supply line, and the other of the source and the drain is connected Is characterized by being connected to the gate of the second transistor.

本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲートは前の段の出力信号が入力され、ソースとドレインのうち一方はハイレベルの電源線と接続され、ソースとドレインのうち他方は第２のトランジスタのゲートと接続されていることを特徴としている。   In the shift register of the present invention having the above structure, the output signal of the previous stage is input to the gate of the first transistor, one of the source and the drain is connected to the high-level power supply line, and the other of the source and the drain is connected Is connected to the gate of the second transistor.

本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲート及びソースとドレインのうち一方は前の段の出力信号が入力され、ソースとドレインのうち他方は第２のトランジスタのゲートと接続されていることを特徴としている。   In the shift register of the present invention, in the above structure, one of the gate, the source, and the drain of the first transistor receives the output signal of the previous stage, and the other of the source and the drain is connected to the gate of the second transistor. It is characterized by being.

本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第１の信号線伝達される制御信号と、Ｎ＋１段目に入力される第１の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第１の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。   The shift register of the present invention is transmitted from the control signal transmitted on the first signal line input to the Nth stage (N is a natural number) and the first signal line input to the N + 1th stage in the above configuration. And the control signal transmitted from the first signal line input at the (N + 2) th stage has a phase difference of 120 degrees.

本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第２の信号線から伝達される制御信号と、Ｎ＋１段目に入力される第２の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第２の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。   In the shift register of the present invention, in the above configuration, the control signal transmitted from the second signal line input to the Nth stage (N is a natural number) and the second signal line input to the N + 1th stage are transmitted. The control signal transmitted from the second signal line input to the (N + 2) th stage has a phase difference of 120 degrees.

本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第３の信号線から伝達される制御信号と、Ｎ＋１段目に入力される第３の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第３の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。   In the shift register of the present invention, in the above configuration, the control signal transmitted from the third signal line input to the Nth stage (N is a natural number) and the third signal line input to the N + 1th stage are transmitted. The control signal transmitted from the third signal line input to the (N + 2) th stage has a phase difference of 120 degrees.

本発明のシフトレジスタは、上記構成において、第１のトランジスタ乃至第２１のトランジスタは非結晶半導体によって構成されることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, the first to twenty-first transistors are formed using an amorphous semiconductor.

本発明のシフトレジスタは、上記構成において、第１の信号線、第２の信号線、及び第３の信号線と、第１のトランジスタ乃至第２１のトランジスタとの間に少なくとも１本の電源線を有することを特徴としている。   In the shift register of the present invention, in the above structure, at least one power supply line is provided between the first signal line, the second signal line, the third signal line, and the first to twenty-first transistors. It is characterized by having.

本発明のシフトレジスタは、上記構成において、第２のトランジスタのチャネル領域はＵ字がたとなっていることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, the channel region of the second transistor is U-shaped.

本発明のシフトレジスタは、上記構成において、シフトレジスタの出力信号はレベルシフト回路を介して出力することを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, an output signal of the shift register is output via a level shift circuit.

本発明のシフトレジスタは、上記構成において、シフトレジスタに入力される制御信号はレベルシフト回路を介して入力されることを特徴としている。   The shift register according to the present invention is characterized in that, in the above structure, a control signal input to the shift register is input via a level shift circuit.

本発明のシフトレジスタは、上記構成において、シフトレジスタの出力信号によって複数のスイッチング素子を順にオンすることを特徴としている。   The shift register of the present invention is characterized in that, in the above structure, a plurality of switching elements are sequentially turned on by an output signal of the shift register.

本発明の表示装置は、上記構成において、画素と、シフトレジスタを用いて構成されるゲートドライバと、ゲートドライバの出力信号を画素に伝達するゲート信号線と、ビデオ信号を画素に伝達するソース信号線とを少なくとも有し、ゲートドライバの出力信号によって画素を選択し、選択された画素にビデオ信号を書き込むことを特徴している。   The display device of the present invention has the above structure, a pixel, a gate driver using a shift register, a gate signal line for transmitting an output signal of the gate driver to the pixel, and a source signal for transmitting a video signal to the pixel. And a pixel is selected by an output signal of a gate driver, and a video signal is written to the selected pixel.

また、画素は、印加される電圧によって透過率が変わる液晶素子と、ゲート信号線によってオン、オフが制御されるスイッチング素子として動作する第２２のトランジスタとを少なくとも有し、オンとなった第２２のトランジスタ介して液晶素子にビデオ信号が書き込まれることを特徴としている。   In addition, the pixel includes at least a liquid crystal element whose transmittance changes depending on an applied voltage and a twenty-second transistor that operates as a switching element whose on / off state is controlled by a gate signal line. A video signal is written into the liquid crystal element through the transistor.

本発明の表示装置は、非結晶半導体を用いたトランジスタで構成されるゲートドライバであって、ゲートドライバは対向に配置され、同一のタイミングで同一のゲート信号線を選択することを特徴としている。   The display device of the present invention is a gate driver including transistors using an amorphous semiconductor, wherein the gate drivers are arranged to face each other and select the same gate signal line at the same timing.

本発明によれば、非選択期間において、電源電圧を出力する複数のトランジスタを順にオンすることによって、常時オンするトランジスタを無くすことができるため、トランジスタの特性劣化を抑制することができる。また、非選択期間において、常時、又は一定期間固定電圧を出力することでノイズを減らすことができる。   According to the present invention, in the non-selection period, by sequentially turning on the plurality of transistors that output the power supply voltage, it is possible to eliminate the transistors that are always turned on, and thus it is possible to suppress deterioration in transistor characteristics. Further, noise can be reduced by outputting a fixed voltage at all times or for a certain period in the non-selection period.

本発明の実施形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨、及びその範囲から逸脱することなく、その形態、及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容に限定して解釈されるものではない。   Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. . Therefore, the present invention should not be construed as being limited to the description of the embodiments below.

（第１の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定期間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図１乃至図４を参照して説明する。 (First embodiment)
In this embodiment, in order to reduce noise of the output voltage during the non-selection period, the configuration and operation of the shift register circuit is characterized in that the noise is reduced by outputting VSS at regular intervals. This will be described with reference to FIG.

図１に示すように、回路１０はｎ個（ｎは２以上の自然数）の回路ＳＲ（１）〜ＳＲ（ｎ）を直列に接続して、シフトレジスタ回路を構成している。   As shown in FIG. 1, the circuit 10 includes n (n is a natural number of 2 or more) circuits SR (1) to SR (n) connected in series to form a shift register circuit.

入力端子１１は、１段目の回路１０であるＳＲ（１）ではスタートパルスを入力し、２段目以降の回路１０は前段の出力端子１４からの出力を入力するための入力端子である。入力端子１２は、１段目の回路１０であるＳＲ（１）ではクロック信号であるＣＫ１、２段目の回路１０であるＳＲ（２）ではクロック信号であるＣＫ２、３段目の回路１０であるＳＲ（３）ではクロック信号ＣＫ３、４段目の回路１０であるＳＲ（４）ではＣＫ１というようにＣＫ１、ＣＫ２、及びＣＫ３を順に入力する入力端子である。   The input terminal 11 is an input terminal for inputting a start pulse in the first stage circuit 10 SR (1), and the second and subsequent circuits 10 are for inputting an output from the output terminal 14 in the previous stage. The input terminal 12 is the clock signal CK2 in the first stage circuit 10 SR (1), the clock signal CK2 in the second stage circuit 10 SR (2), and the third stage circuit 10. This is an input terminal for inputting CK1, CK2, and CK3 in order, such as a clock signal CK3 in a certain SR (3) and CK1 in an SR (4) that is the fourth stage circuit 10.

入力端子１３は、１段目の回路１０であるＳＲ（１）ではＣＫ２、２段目の回路１０であるＳＲ（２）ではＣＫ３、３段目の回路１０であるＳＲ（３）ではＣＫ１、４段目の回路１０であるＳＲ（４）ではＣＫ２というようにＣＫ１、ＣＫ２、及びＣＫ３を順に入力する入力端子である。出力端子１４は、回路１０の出力端子であり、１段目の回路１０であるＳＲ（１）ではＯＵＴ（１）を出力して、且つ２段目の回路１０であるＳＲ（２）の入力端子１１にＯＵＴ（１）を出力し、２段目の回路１０であるＳＲ（２）ではＯＵＴ（２）を出力して、且つ３段目の回路１０であるＳＲ（３）の入力端子１１にＯＵＴ（２）を出力する。なお、入力端子１１〜１４は、それぞれ配線に接続されている。   The input terminal 13 is CK2 for SR (1) which is the first stage circuit 10, CK3 for SR (2) which is the second stage circuit 10, and CK1 for SR (3) which is the third stage circuit 10. SR (4), which is the circuit 10 at the fourth stage, is an input terminal for sequentially inputting CK1, CK2, and CK3, such as CK2. The output terminal 14 is an output terminal of the circuit 10. The SR (1) that is the first stage circuit 10 outputs OUT (1), and the input of the SR (2) that is the second stage circuit 10. OUT (1) is output to the terminal 11, and the SR (2) that is the second stage circuit 10 outputs OUT (2), and the input terminal 11 of the SR (3) that is the third stage circuit 10. OUT (2) is output to. The input terminals 11 to 14 are each connected to a wiring.

ここで、ＳＳＰ、ＣＫ１、ＣＫ２、及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。また、ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、ＯＵＴ（ｎ−１）、及びＯＵＴ（ｎ）も、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの出力である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。   Here, SSP, CK1, CK2, and CK3 are 1-bit signals having binary values of High and Low. OUT (1), OUT (2), OUT (3), OUT (n-1), and OUT (n) are also 1-bit outputs having binary values of High and Low. High is the same potential as VDD which is a positive power source, and Low is the same potential as VSS which is a negative power source.

図１のシフトレジスタ回路の動作について、図２に示す本実施形態のタイミングチャートを参照して説明する。   The operation of the shift register circuit of FIG. 1 will be described with reference to the timing chart of the present embodiment shown in FIG.

図２において、ＳＳＰは任意のタイミングでパルス幅がＣＫ１、ＣＫ２及びＣＫ３の１／３周期となるＨｉｇｈのスタートパルスである。ＣＫ１、ＣＫ２、及びＣＫ３は３相のクロック信号である。また、図１において、ＣＫ３がＨｉｇｈとなるときにＳＳＰもＨｉｇｈとなることが望ましい。ｎｏｄｅＰ（１）は、後に説明する図３のｎｏｄｅＰの電位である。ＯＵＴ（１）は１段目の回路１０であるＳＲ（１）の出力であり、ＯＵＴ（２）は２段目の回路１０であるＳＲ（２）の出力であり、ＯＵＴ（３）は３段目の回路１０であるＳＲ（３）の出力であり、ＯＵＴ（ｎ−１）はｎ−１段目の回路１０であるＳＲ（ｎ−１）の出力であり、ＯＵＴ（ｎ）はｎ段目の回路１０であるＳＲ（ｎ）の出力である。   In FIG. 2, SSP is a high start pulse whose pulse width is 1/3 of CK1, CK2 and CK3 at an arbitrary timing. CK1, CK2, and CK3 are three-phase clock signals. Further, in FIG. 1, it is desirable that SSP also becomes High when CK3 becomes High. nodeP (1) is a potential of nodeP in FIG. 3 to be described later. OUT (1) is the output of SR (1) which is the first stage circuit 10, OUT (2) is the output of SR (2) which is the second stage circuit 10, and OUT (3) is 3 It is the output of SR (3) which is the circuit 10 at the stage, OUT (n−1) is the output of SR (n−1) which is the circuit 10 at the n−1 stage, and OUT (n) is n This is the output of SR (n) which is the circuit 10 at the stage.

図２のタイミングチャートに示すように、期間Ｔ１においてＳＳＰがＨｉｇｈとなると、期間Ｔ２においてＯＵＴ（１）がＨｉｇｈとなり、期間Ｔ３においてＯＵＴ（２）がＨｉｇｈとなる。こうして、ＳＳＰの出力をシフトすることによってシフトレジスタ回路を構成している。   As shown in the timing chart of FIG. 2, when SSP becomes High in the period T1, OUT (1) becomes High in the period T2, and OUT (2) becomes High in the period T3. Thus, the shift register circuit is configured by shifting the output of the SSP.

次に、図３を参照して、１段目の回路１０の構成について説明する。   Next, the configuration of the first-stage circuit 10 will be described with reference to FIG.

図３に示す回路１０は、入力端子１１、入力端子１２、入力端子１３、出力端子１４、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５から構成されている。なお、入力端子１１〜１３は、それぞれ配線に接続されている。入力端子１１、入力端子１２、入力端子１３、出力端子１４は、図１で説明したものと同様なものとする。トランジスタ３１及びトランジスタ３２は、Ｎチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子３３は、２つの電極を持つ容量素子である。回路３４は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路３５は、ＣＫ２がＨｉｇｈの場合に出力端子１４にＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。   3 includes an input terminal 11, an input terminal 12, an input terminal 13, an output terminal 14, a transistor 31, a transistor 32, a capacitor 33, a circuit 34, and a circuit 35. The input terminals 11 to 13 are each connected to a wiring. The input terminal 11, the input terminal 12, the input terminal 13, and the output terminal 14 are the same as those described with reference to FIG. The transistors 31 and 32 are N-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. The capacitive element 33 is a capacitive element having two electrodes. The circuit 34 is a circuit having a function of outputting Low to nodeP when CK2 is High and floating when CK2 is Low. The circuit 35 is a circuit having a function of outputting Low to the output terminal 14 when CK2 is High and floating the output when CK2 is Low.

図３の接続関係について説明する。トランジスタ３１のゲートは入力端子１１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート及び回路３４の出力端子、つまりｎｏｄｅＰと接続されている。また、トランジスタ３２のソースとドレインのうち一方は入力端子１２と接続され、ソースとドレインのうち他方は回路３５の出力端子、容量素子３３の他方の端子及び出力端子１４と接続されている。入力端子１３は回路３４の入力端子及び回路３５の入力端子と接続されている。   The connection relationship in FIG. 3 will be described. The gate of the transistor 31 is connected to the input terminal 11, one of the source and the drain is connected to VDD, and the other of the source and the drain is one electrode of the capacitor 33, the gate of the transistor 32, and the output terminal of the circuit 34, That is, it is connected to nodeP. One of the source and drain of the transistor 32 is connected to the input terminal 12, and the other of the source and drain is connected to the output terminal of the circuit 35, the other terminal of the capacitor 33, and the output terminal 14. The input terminal 13 is connected to the input terminal of the circuit 34 and the input terminal of the circuit 35.

図３の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ及びＯＵＴ（１）の電位はＶＳＳとする。   The operation of FIG. 3 will be described by dividing it into a period T1, a period T2, and a period T3 with reference to the timing chart of the present embodiment shown in FIG. In addition, as an initial state, the potentials of nodeP and OUT (1) are VSS.

期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇は、ＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。また、回路３４及び回路３５は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２は、オンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３は出力端子１４の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。   In the period T1, SSP is High, CK1 is Low, CK2 is Low, and CK3 is High. At this time, the potential of the gate of the transistor 31 is VDD, one of the source and the drain is VDD, and the other of the source and the drain is VSS. Therefore, the transistor 31 is turned on and the potential of the node P is VSS. Begin to rise from. The rise in the potential of nodeP stops when the potential becomes lower than VDD by the threshold voltage of the transistor 31, and the transistor 31 is turned off. The potential of nodeP at this time is set to Vn1. In the circuit 34 and the circuit 35, CK2 is Low, so that the output is floating. For this reason, no charge is supplied to the node P, and the node P is in a floating state. At this time, the potential of the gate of the transistor 32 is Vn1, one of the source and the drain is VSS, and the other of the source and the drain is VSS, so that the transistor 32 is on. However, since the potential of one of the source and the drain and the other potential of the source and the drain are the same and there is no charge movement, no current flows and the potential does not fluctuate. The capacitive element 33 holds a potential difference between VSS, which is the potential of the output terminal 14, and Vn1, which is the potential of the nodeP.

期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路３４及び回路３５は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子１４の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子１４の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は、期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すると、出力端子１４の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子１４の電位を上昇することができる。   In the period T2, SSP is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 31 is VSS, one of the source and the drain is VDD, and the other of the source and the drain is Vn1, and thus the transistor 31 is turned off. Since the circuit 34 and the circuit 35 have CK2 Low, the output is floating. At this time, the potential of the gate of the transistor 32 is Vn1, the potential of one of the source and the drain is VDD, and the other of the source and the drain, that is, the potential of the output terminal 14 is VSS. The potential at the output terminal 14 begins to rise. Then, since the capacitor 33 connected between the gate of the transistor 32 and the other of the source and the drain holds the potential difference held in the period T1, the potential of the other of the source and the drain is increased. The gate voltage also increases at the same time. At this time, the potential of nodeP is set to Vn2. When the potential of nodeP rises to the sum of VDD and the threshold voltage of the transistor 32, the rise of the potential of the output terminal 14 stops at the same VDD as CK1. By so-called bootstrap operation, the potential of the output terminal 14 can be raised to VDD which is the high potential of CK1.

期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであり、回路３４からＶＳＳが出力されるためＶＳＳとなり、ＯＵＴ（１）の電位も回路３５からＶＳＳが出力されるためＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶｓｓ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。   In the period T3, SSP is Low, CK1 is Low, CK2 is High, and CK3 is Low. At this time, the potential of nodeP is VSS because CK2 is High and VSS is output from the circuit 34, and the potential of OUT (1) is VSS because VSS is output from the circuit 35. At this time, the gate potential of the transistor 31 is VSS, one of the source and drain is VDD, the other of the source and drain is VSS, and the transistor 31 is turned off. The potential of the gate of the transistor 32 is Vss, one of the source and the drain is VSS, the other of the source and the drain is VSS, and the transistor 32 is turned off.

上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路１０をｎ段接続することにより、シフトレジスタ回路を構成している。   When SSP is input in the period T1, OUT (1) is output in the period T2 by the operations in the above-described periods T1, T2, and T3. In other words, the shift register circuit is configured by connecting n stages of the circuits 10 that output the SSP shifted by 1/3 period of the clock signal.

図３においては、１段目の回路１０であるＳＲ（１）を示したが、ｎ段目の回路１０であるＳＲ（ｎ）について図５１を参照して説明する。図５１において、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５、入力端子１１、入力端子１２、入力端子１３、及び出力端子１４は図３で説明したものと同様なものとする。入力端子１１から入力される入力信号は前の段の回路１０の出力端子１４と接続されていることを特徴とする。   In FIG. 3, SR (1) which is the first stage circuit 10 is shown, but SR (n) which is the nth stage circuit 10 will be described with reference to FIG. 51, the transistor 31, the transistor 32, the capacitor 33, the circuit 34, the circuit 35, the input terminal 11, the input terminal 12, the input terminal 13, and the output terminal 14 are the same as those described in FIG. The input signal input from the input terminal 11 is connected to the output terminal 14 of the circuit 10 in the previous stage.

なお、トランジスタ３１のゲート及びトランジスタ３２のソースとドレインのうち他方は電源線となる配線（以下、「電源線」と記す）と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線となる配線（以下、「信号線」と記す）と接続してもよい。また、トランジスタ３１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the gate of the transistor 31 and the source and drain of the transistor 32 may be connected to a wiring serving as a power supply line (hereinafter referred to as “power supply line”), for example, a power supply such as a positive power supply VDD or a negative power supply VSS. It may be connected to a line or another power supply line, or may be connected to a wiring to be another signal line (hereinafter referred to as “signal line”). The other of the source and the drain of the transistor 31 may be connected to a signal line. For example, the transistor 31 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

図３に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路について図５５を参照して説明する。   Although the transistor used in the shift register circuit shown in FIG. 3 is a unipolar circuit composed of only N-channel transistors, it may be composed of only P-channel transistors. Of course, a P-channel transistor and an N-channel transistor may be combined. A shift register circuit in which all transistors are P-channel transistors will be described with reference to FIG.

図５５に示す回路構成において、正電源ＶＤＤ、負電源ＶＳＳ、入力端子１１、入力端子１２、入力端子１３、出力端子１４は図３と同様なものを用いることができる。トランジスタ５５１、及びトランジスタ５５２はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子５５３は２つの電極を持つ容量素子である。回路５５４はＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５５５はＣＫ２がＬｏｗの場合に出力端子１４にＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。   In the circuit configuration shown in FIG. 55, the positive power supply VDD, the negative power supply VSS, the input terminal 11, the input terminal 12, the input terminal 13, and the output terminal 14 can be the same as those in FIG. The transistors 551 and 552 are P-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. The capacitor 553 is a capacitor having two electrodes. The circuit 554 is a circuit having a function of outputting High to nodeP when CK2 is Low and having an output floating when CK2 is High. The circuit 555 is a circuit having a function of outputting High to the output terminal 14 when CK2 is Low and having an output floating when CK2 is High.

図５５の接続関係について説明する。トランジスタ５５１のゲートは入力端子１１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５５４の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子１２と接続され、ソースとドレインのうち他方は回路５５５の出力端子、容量素子５５３の他方の電極、及び出力端子１４と接続されている。入力端子１３は回路５５４の入力端子、及び回路５５５の入力端子と接続されている。   The connection relationship in FIG. 55 will be described. The gate of the transistor 551 is connected to the input terminal 11, one of the source and the drain is connected to the positive power supply VSS, and the other of the source and the drain is one electrode of the capacitor 553, the gate of the transistor 552, and the output of the circuit 554. It is connected to a terminal, that is, nodeP. One of a source and a drain of the transistor 552 is connected to the input terminal 12, and the other of the source and the drain is connected to the output terminal of the circuit 555, the other electrode of the capacitor 553, and the output terminal 14. The input terminal 13 is connected to the input terminal of the circuit 554 and the input terminal of the circuit 555.

なお、トランジスタ５５１のゲート及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the gate of the transistor 551 and the source and drain of the transistor 552 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line. However, it may be connected to other signal lines. The other of the source and the drain of the transistor 551 may be connected to a signal line. For example, the transistor 551 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

図５９（ａ）を参照して、図５５に示す回路５５４の構成の一例について説明する。図５９（ａ）に示す回路５５４に示すように、入力端子１３、及びｎｏｄｅＰは図５５と同様なものとする。トランジスタ５９１はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   An example of the structure of the circuit 554 shown in FIG. 55 will be described with reference to FIG. As shown in the circuit 554 shown in FIG. 59A, the input terminal 13 and nodeP are the same as those in FIG. The transistor 591 is a P-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図５９（ａ）の接続関係について説明する。トランジスタ５９１のゲートは入力端子１３と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 59 (a) will be described. The gate of the transistor 591 is connected to the input terminal 13, one of the source and the drain is connected to VDD, and the other of the source and the drain is connected to nodeP.

図５９（ａ）の動作について説明する。入力端子１３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ５９１はオンして、ｎｏｄｅＰにＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ５９１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路５５４は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 59 (a) will be described. When CK2 input from the input terminal 13 is Low, the transistor 591 is turned on and VDD is output to nodeP. When CK2 is High, the transistor 591 is turned off and nothing is output to nodeP. . Thus, the circuit 554 configures a circuit having a function of outputting High when CK2 is Low and floating when CK2 is High. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ５９１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of a source and a drain of the transistor 591 may be connected to a signal line, for example, a signal line such as CK1, CK2, CK3, or SSP, or another signal line, or another power source You may connect with a line. The gate of the transistor 591 may be connected to a power supply line. For example, the transistor 591 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

図５９（ｂ）を参照して、図５５に示す回路５５５の構成の一例について説明する。図５９（ｂ）に示す回路５５５に示すように、入力端子１３、及び出力端子１４は図５５と同様なものとする。トランジスタ５９２はＰャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   An example of the structure of the circuit 555 shown in FIG. 55 will be described with reference to FIG. As shown in a circuit 555 shown in FIG. 59B, the input terminal 13 and the output terminal 14 are the same as those in FIG. The transistor 592 is a P-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図５９（ｂ）の動作について説明する。入力端子１３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ５９２はオンして、出力端子１４にＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ５９２はオフして、出力端子１４にはなにも出力されない。こうして、回路５５５は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 59B will be described. When CK2 input from the input terminal 13 is Low, the transistor 592 is turned on to output VDD to the output terminal 14, and when CK2 is High, the transistor 592 is turned off and the output terminal 14 is not connected. Is also not output. Thus, the circuit 555 configures a circuit having a function of outputting High when CK2 is Low and floating when CK2 is High. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ５９２のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of a source and a drain of the transistor 592 may be connected to a signal line. For example, the transistor 592 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 592 may be connected to a power supply line. For example, the transistor 592 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

次に、図４（ａ）を参照して、図３に示す回路３４の構成の一例について説明する。   Next, an example of the configuration of the circuit 34 shown in FIG. 3 will be described with reference to FIG.

図４（ａ）に示す回路３４において、入力端子１３、及びｎｏｄｅＰは図３と同様なものとする。トランジスタ４１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   In the circuit 34 shown in FIG. 4A, the input terminal 13 and nodeP are the same as those in FIG. The transistor 41 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図４（ａ）の接続関係について説明する。トランジスタ４１のゲートは入力端子１３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 4A will be described. The gate of the transistor 41 is connected to the input terminal 13, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to nodeP.

図４（ａ）の動作について説明する。入力端子１３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ４１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ４１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路３４は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 4A will be described. When CK2 input from the input terminal 13 is High, the transistor 41 is turned on and VSS is output to the nodeP. When CK2 is Low, the transistor 41 is turned off and nothing is output to the nodeP. . Thus, the circuit 34 constitutes a circuit having a function of outputting Low when CK2 is High and floating when CK2 is Low. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ４１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ４１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 41 may be connected to a signal line. For example, the transistor 41 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 41 may be connected to a power supply line. For example, the transistor 41 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

図４（ｂ）を参照して、図３に示す回路３５の構成の一例について説明する。   An example of the configuration of the circuit 35 shown in FIG. 3 will be described with reference to FIG.

図４（ｂ）に示す回路３５において、入力端子１３、及び出力端子１４は図３と同様なものとする。トランジスタ４２はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   In the circuit 35 shown in FIG. 4B, the input terminal 13 and the output terminal 14 are the same as those in FIG. The transistor 42 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図４（ｂ）の動作について説明する。入力端子１３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ４２はオンして、出力端子１４にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ４２はオフして、出力端子１４にはなにも出力されない。こうして、回路３５は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 4B will be described. When CK2 input from the input terminal 13 is High, the transistor 42 is turned on and VSS is output to the output terminal 14, and when CK2 is Low, the transistor 42 is turned off and the output terminal 14 is not connected. Is also not output. Thus, the circuit 35 constitutes a circuit having a function of outputting Low when CK2 is High and floating when CK2 is Low. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ４２のソースとドレインのうち一方は、信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。もちろん、トランジスタ４２のソースとドレインのうち一方をトランジスタ４１のソースとドレインのうち一方が接続されたＶＳＳとなる配線と接続してもよい。また、トランジスタ４２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 42 may be connected to a signal line. For example, the transistor 42 may be connected to a signal line such as CK1, CK2, CK3, or SSP, or another signal line. You may connect with a power supply line. Needless to say, one of the source and the drain of the transistor 42 may be connected to a wiring that becomes VSS to which one of the source and the drain of the transistor 41 is connected. The gate of the transistor 42 may be connected to a power supply line. For example, the transistor 42 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

つまり、図３、図４に示す構造は、第１のトランジスタ（トランジスタ３１）と、第２のトランジスタ（トランジスタ３２）と、第３のトランジスタ（トランジスタ４１）と、第４のトランジスタ（トランジスタ４２）とを有し、第１のトランジスタは、ソースとドレインのうち一方が第１の配線（ＶＤＤ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極と第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線（入力端子１１）に接続され、第２のトランジスタは、ソースとドレインのうち一方が第３の配線（入力端子１２）に接続され、ソースとドレインのうち他方が第６の配線（出力端子１４）に接続され、第３のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線（入力端子１３）に接続され、第４のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子１４）に接続され、ゲート電極が第４の配線（入力端子１３）に接続されている。また、第１のトランジスタにおいて、ソースとドレインのうち一方を第５の配線（入力端子１１）に接続させた構成とすることも可能である。   That is, the structure shown in FIGS. 3 and 4 includes the first transistor (transistor 31), the second transistor (transistor 32), the third transistor (transistor 41), and the fourth transistor (transistor 42). The first transistor has one of a source and a drain connected to the first wiring (VDD), and the other of the source and the drain is the gate electrode of the second transistor and the source of the third transistor. And the drain are connected to the other, the gate electrode is connected to the fifth wiring (input terminal 11), and the second transistor has one of the source and drain connected to the third wiring (input terminal 12). The other of the source and the drain is connected to the sixth wiring (output terminal 14), and the third transistor has one of the source and the drain connected to the second wiring. The other of the source and drain is connected to the gate electrode of the second transistor, the gate electrode is connected to the fourth wiring (input terminal 13), and the fourth transistor is connected to the line (VSS). One of the drains is connected to the second wiring (VSS), the other of the source and drain is connected to the sixth wiring (output terminal 14), and the gate electrode is connected to the fourth wiring (input terminal 13). Has been. In the first transistor, one of the source and the drain can be connected to the fifth wiring (input terminal 11).

以上のような、シフトレジスタ回路では、ＣＫ２がＨｉｇｈになるに従って、ｎｏｄｅＰ、及び出力端子１４にＶＳＳを供給することができる。つまり、非選択期間に、一定期間毎にＶＳＳを入力することによって、ノイズを減らすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、最低で４つのトランジスタで動作することがきるため、シフトレジスタ回路全体としての素子数を減らすことができ、絶縁基板上に少ない面積で内部回路を構成することが可能となる。   In the shift register circuit as described above, VSS can be supplied to the node P and the output terminal 14 as CK2 becomes High. In other words, by inputting VSS at regular intervals in the non-selection period, noise can be reduced, and since there is no transistor that is constantly turned on, deterioration of characteristics can be suppressed. In addition, since it can operate with a minimum of four transistors, the number of elements as the entire shift register circuit can be reduced, and an internal circuit can be configured with a small area over an insulating substrate.

以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能である。   Hereinafter, some configuration examples and operation examples of the embodiment that can be changed will be described. The configuration examples and operation examples described below can be applied to “means for solving the problems”, “best mode for carrying out the invention”, and “examples”.

図１に示すように、ＣＫ１、ＣＫ２、及びＣＫ３のクロック信号は、回路１０が非選択期間の場合にも入力されているが、スイッチ素子などを設けて、非選択期間の回路１０へ入力しなくしてもよい。こうすることで、クロック信号線の負荷が減るため、消費電力を小さくすることができる。   As shown in FIG. 1, the clock signals of CK1, CK2, and CK3 are input even when the circuit 10 is in the non-selection period, but are provided to the circuit 10 in the non-selection period by providing a switch element or the like. It may be eliminated. By doing so, the load on the clock signal line is reduced, so that power consumption can be reduced.

また、図１において、上記説明したシフトレジスタ回路を逆向きに走査させてもよい。例えば、ｎ段目の回路１０の出力をｎ−１段目の回路１０に入力すればよい。これを全段で繰り返すことで、逆向きに走査することが可能である。   In FIG. 1, the shift register circuit described above may be scanned in the reverse direction. For example, the output of the nth stage circuit 10 may be input to the (n−1) th stage circuit 10. By repeating this process at all stages, it is possible to scan in the reverse direction.

図２に示すように、ＳＳＰ、ＣＫ１、ＣＫ２、ＣＫ３のパルス幅を１／３周期としたが、パルス幅を１／３周期より少し短くしてもよい。こうすることで、貫通電流などの瞬間的に流れる電流を抑制でき、広い動作条件で動作することができ、且つ消費電力を小さくすることができる。また、ブートストラップ動作を行う回路構成においては、浮遊となるノードが発生するため、正常なブートストラップ動作を行うためにも有利である。   As shown in FIG. 2, the pulse width of SSP, CK1, CK2, and CK3 is set to 1/3 period, but the pulse width may be slightly shorter than 1/3 period. By doing so, current that flows instantaneously such as a through current can be suppressed, operation can be performed under a wide range of operating conditions, and power consumption can be reduced. Further, in a circuit configuration that performs a bootstrap operation, a floating node is generated, which is advantageous for performing a normal bootstrap operation.

図２において、ＳＳＰがＨｉｇｈとなる期間は、ＣＫ３がＨｉｇｈとなる期間及びパルス幅を同一としたが、これに限るものではない。例えば、制御信号によって、外部回路から内部回路へ信号を伝達する場合に、バッファ回路、信号振幅を変えるレベルシフト回路などによって制御信号どうしの遅延時間が変わる可能性があるためである。   In FIG. 2, the period during which SSP is High is the same as the period during which CK3 is High and the pulse width, but the present invention is not limited to this. For example, when a signal is transmitted from an external circuit to an internal circuit by a control signal, the delay time between the control signals may be changed by a buffer circuit, a level shift circuit that changes the signal amplitude, or the like.

図３において、容量素子３３は、ブートストラップ動作をするために接続されており、トランジスタ３２のゲートと、ソースとドレインのうち他方との間にブートストラップ動作できるだけのゲートとソース間の容量などがあれば、なくてもよい。また、容量素子３３の形成方法はなんでもよい。例えば、半導体層とゲート配線層との間で容量素子を形成してもよいし、非結晶半導体層と配線との間で容量素子を形成してもよい。半導体層とゲート配線層とで容量素子を形成する場合は、ボトムゲートトランジスタ、トップゲート型トランジスタに関らず薄いＧＩ膜（ゲート絶縁膜）を挟んで形成されているため、小さい面積でより多くの容量値を得ることが可能となるため、有利である。   In FIG. 3, a capacitive element 33 is connected to perform a bootstrap operation, and there is a gate-source capacitance or the like sufficient for a bootstrap operation between the gate of the transistor 32 and the other of the source and the drain. If there is, it is not necessary. In addition, any method for forming the capacitive element 33 may be used. For example, a capacitor element may be formed between the semiconductor layer and the gate wiring layer, or a capacitor element may be formed between the amorphous semiconductor layer and the wiring. In the case of forming a capacitor element with a semiconductor layer and a gate wiring layer, a thin GI film (gate insulating film) is sandwiched regardless of whether it is a bottom gate transistor or a top gate transistor. This is advantageous because it is possible to obtain a capacitance value of.

また、図３において、ＳＳＰはトランジスタ３１のゲートに入力したが、トランジスタ３１のゲートと、ソースとドレインのうち一方とを接続して、そこにＳＳＰを入力してもよい。こうすることで、正電源ＶＤＤが必要なくなり電源線を１本減らすことができるため、シフトレジスタ回路を形成するための面積を小さくすることができる。その結果、より高精細、且つ狭額縁な表示装置を提供することが可能となる。   In FIG. 3, the SSP is input to the gate of the transistor 31, but the gate of the transistor 31 may be connected to one of the source and the drain, and the SSP may be input thereto. This eliminates the need for the positive power supply VDD and reduces the number of power supply lines, so that the area for forming the shift register circuit can be reduced. As a result, a display device with higher definition and a narrow frame can be provided.

図３に示した回路３４及び回路３５は、上記で説明したように、ＣＫ２がＨｉｇｈの場合にＶＳＳを出力し、ＣＫ２がＬｏｗの場合にフローティングとなる回路であればよい。また、回路３４の入力端子に次の段の回路１０の出力を入力してもよいし、同様に回路３５の入力端子には次の段の回路１０の出力を入力してもよいし、回路３４の入力端子、及び回路３５の入力端子に次の段の回路１０の出力を入力してもよい。次の段の回路１０の出力を利用することで、制御信号だけに同期するのではなく実際のシフトレジスタ回路の出力とも同期することができるため、よりシフトレジスタ回路の動作にあった電位の切り替えができるため有利である。   As described above, the circuit 34 and the circuit 35 illustrated in FIG. 3 may be circuits that output VSS when CK2 is High and are floating when CK2 is Low. Further, the output of the circuit 10 at the next stage may be input to the input terminal of the circuit 34. Similarly, the output of the circuit 10 at the next stage may be input to the input terminal of the circuit 35. The output of the next stage circuit 10 may be input to the input terminal 34 and the input terminal of the circuit 35. By using the output of the circuit 10 at the next stage, it is possible to synchronize not only with the control signal but also with the output of the actual shift register circuit. Is advantageous.

図３に示すように、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。   As shown in FIG. 3, a capacitor may be connected between nodeP and VSS or VDD. By connecting the capacitor, the potential of the node P can be stabilized.

なお、図３において、回路３４は必ずしも必要ではない。つまり、回路３５によって、一定期間毎にＶＳＳを出力しているため、ｎｏｄｅＰにノイズがあってもトランジスタ３２をオフしていればよいためである。こうすることで、素子数を減らすことができる。そのとき、ｎｏｄｅＰとＶＳＳ、又はＶＤＤの間に容量素子を接続してもよい。   In FIG. 3, the circuit 34 is not always necessary. That is, because the circuit 35 outputs VSS at regular intervals, it is only necessary to turn off the transistor 32 even if there is noise in the nodeP. By doing so, the number of elements can be reduced. At that time, a capacitor may be connected between nodeP and VSS or VDD.

（第２の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定時間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５乃至図７を用いて説明する。 (Second Embodiment)
In this embodiment, in order to reduce noise in the output voltage during the non-selection period, the noise is reduced by outputting VSS at regular time intervals, and the configuration and operation of the shift register circuit, which is characterized in that FIG. This will be described with reference to FIGS.

図５に示すように、回路５０はｎ個（ｎは２以上の自然数）の回路ＳＲ（１）〜ＳＲ（ｎ）を直列に接続して、シフトレジスタ回路を構成している。   As shown in FIG. 5, the circuit 50 forms a shift register circuit by connecting n (n is a natural number of 2 or more) circuits SR (1) to SR (n) in series.

入力端子５１は、１段目の回路５０であるＳＲ（１）ではスタートパルスを入力し、２段目以降の回路５０であるＳＲ（２）では前段の出力端子５５からの出力を入力するための入力端子である。入力端子５２は、１段目の回路５０であるＳＲ（１）ではクロック信号であるＣＫ１、２段目の回路５０であるＳＲ（２）ではクロック信号であるＣＫ２、３段目の回路５０であるＳＲ（３）ではクロック信号ＣＫ３、４段目の回路５０であるＳＲ（４）ではＣＫ１というようにクロック信号を順に入力する入力端子である。入力端子５３は、１段目の回路５０であるＳＲ（１）ではＣＫ２、２段目の回路５０であるＳＲ（２）ではＣＫ３、３段目の回路５０であるＳＲ（３）ではＣＫ１、４段目の回路５０であるＳＲ（４）ではＣＫ２というようにクロック信号を順に入力する入力端子である。入力端子５４は、１段目の回路５０であるＳＲ（１）ではＣＫ３、２段目の回路５０であるＳＲ（２）ではＣＫ１、３段目の回路５０であるＳＲ（３）ではＣＫ２、４段目の回路５０であるＳＲ（４）ではＣＫ３というようにクロック信号を順に入力する入力端子である。出力端子５５は、回路５０の出力端子であり、１段目の回路５０あるＳＲ（１）ではＯＵＴ（１）を出して、且つ２段目の回路５０であるＳＲ（２）の入力端子５１にＯＵＴ（１）を出力し、２段目の回路５０であるＳＲ（２）ではＯＵＴ（２）を出力して、且つ３段目の回路５０であるＳＲ（３）の入力端子５１にＯＵＴ（２）を出力する。   The input terminal 51 inputs a start pulse in SR (1) which is the first stage circuit 50, and inputs an output from the output terminal 55 in the previous stage in SR (2) which is the circuit 50 after the second stage. Input terminal. The input terminal 52 is CK which is a clock signal in SR (1) which is the first stage circuit 50, CK2 which is a clock signal in SR (2) which is the second stage circuit 50, and the third stage circuit 50 which is a clock signal. In some SR (3), the clock signal CK3 is an input terminal for sequentially inputting the clock signal, such as CK1 in the fourth stage circuit 50 SR (4). The input terminal 53 is CK2 for SR (1) which is the first stage circuit 50, CK3 for SR (2) which is the second stage circuit 50, CK1 for SR (3) which is the third stage circuit 50, SR (4), which is the circuit 50 at the fourth stage, is an input terminal for inputting clock signals in order, such as CK2. The input terminal 54 is CK3 for SR (1) which is the first stage circuit 50, CK1 for SR (2) which is the second stage circuit 50, CK2 for SR (3) which is the third stage circuit 50, SR (4), which is the circuit 50 in the fourth stage, is an input terminal for sequentially inputting clock signals such as CK3. The output terminal 55 is an output terminal of the circuit 50. The SR (1) in the first stage circuit 50 outputs OUT (1) and the input terminal 51 of the SR (2) in the second stage circuit 50. OUT (1) is output to the second stage circuit 50, and SR (2), which is the second stage circuit 50, outputs OUT (2). (2) is output.

ここで、ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。ここで、ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。また、ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、ＯＵＴ（ｎ−１）及びＯＵＴ（ｎ）も、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの出力である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。   Here, SSP, CK1, CK2, and CK3 are 1-bit signals having binary values of High and Low. High is the same potential as VDD which is a positive power source, and Low is the same potential as VSS which is a negative power source. Here, SSP, CK1, CK2, and CK3 are 1-bit signals having binary values of High and Low. OUT (1), OUT (2), OUT (3), OUT (n−1), and OUT (n) are also 1-bit outputs having binary values of High and Low. High is the same potential as VDD which is a positive power source, and Low is the same potential as VSS which is a negative power source.

図５のシフトレジスタ回路の動作について、図２に示す本実施形態のタイミングチャートを参照して説明する。   The operation of the shift register circuit of FIG. 5 will be described with reference to the timing chart of the present embodiment shown in FIG.

ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は第１の実施形態と同様のものを用いることができる。なお、ｎｏｄｅＰ（１）は、後に説明する図６のｎｏｄｅＰの電位である。ＯＵＴ（１）は１段目の回路５０であるＳＲ（１）の出力であり、ＯＵＴ（２）は２段目の回路５０であるＳＲ（２）の出力であり、ＯＵＴ（３）は３段目の回路５０であるＳＲ（３）の出力であり、ＯＵＴ（ｎ−１）はｎ−１段目の回路５０であるＳＲ（ｎ−１）の出力であり、ＯＵＴ（ｎ）はｎ段目の回路５０であるＳＲ（ｎ）の出力である。   SSP, CK1, CK2, and CK3 can be the same as those in the first embodiment. Note that nodeP (1) is the potential of nodeP in FIG. OUT (1) is the output of SR (1) which is the first stage circuit 50, OUT (2) is the output of SR (2) which is the second stage circuit 50, and OUT (3) is 3 It is the output of SR (3) which is the circuit 50 of the stage, OUT (n−1) is the output of SR (n−1) which is the circuit 50 of the n−1 stage, and OUT (n) is n This is the output of SR (n) that is the circuit 50 of the stage.

図２のタイミングチャートにおいて、期間Ｔ１においてＳＳＰがＨｉｇｈとなると、期間Ｔ２においてＯＵＴ（１）がＨｉｇｈとなり、期間Ｔ３においてＯＵＴ（２）がＨｉｇｈとなる。こうして、ＳＳＰの出力をシフトすることによってシフトレジスタ回路を構成している。   In the timing chart of FIG. 2, when SSP becomes High in the period T1, OUT (1) becomes High in the period T2, and OUT (2) becomes High in the period T3. Thus, the shift register circuit is configured by shifting the output of the SSP.

次に、図６を参照して、１段目の回路５０の構成について説明する。   Next, the configuration of the first-stage circuit 50 will be described with reference to FIG.

図６に示す回路５０は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５から構成されている。入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５は図５で説明したものと同様なものとする。トランジスタ３１、トランジスタ３２及びｎｏｄｅＰは図３で説明したものと同様なものとする。回路６１は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路６２は、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングになる機能を有する回路である。   The circuit 50 shown in FIG. 6 includes an input terminal 51, an input terminal 52, an input terminal 53, an input terminal 54, an output terminal 55, a transistor 31, a transistor 32, a capacitor 33, a circuit 34, and a circuit 35. The input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, and the output terminal 55 are the same as those described in FIG. The transistors 31, 32, and nodeP are the same as those described with reference to FIG. The circuit 61 is a circuit having a function of outputting Low to nodeP when CK2 is High and causing the output to float when CK2 is Low. The circuit 62 has a function of outputting Low to the output terminal 55 when either CK2 or CK3 is High, and causing the output to float when CK2 and CK3 are Low.

図６の接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート及び回路６１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路６２の出力端子、容量素子３３の他方の電極及び出力端子５５と接続されている。入力端子５３は回路６１の入力端子及び回路６２の入力端子と接続され、入力端子５４は回路６２の入力端子と接続されている。   The connection relationship in FIG. 6 will be described. The gate of the transistor 31 is connected to the input terminal 51, one of the source and the drain is connected to VDD, and the other of the source and the drain is one electrode of the capacitor 33, the gate of the transistor 32, and the output terminal of the circuit 61, That is, it is connected to nodeP. One of the source and drain of the transistor 32 is connected to the input terminal 52, and the other of the source and drain is connected to the output terminal of the circuit 62, the other electrode of the capacitor 33, and the output terminal 55. The input terminal 53 is connected to the input terminal of the circuit 61 and the input terminal of the circuit 62, and the input terminal 54 is connected to the input terminal of the circuit 62.

図６の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。   The operation of FIG. 6 will be described by dividing it into a period T1, a period T2, and a period T3 with reference to the timing chart of the present embodiment shown in FIG. Further, as an initial state, the potentials of nodeP and OUT (1) are VSS.

期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路６１は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。回路６２は、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなっているため、Ｌｏｗを出力する。このときのトランジスタ３２のゲート電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２はオンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３は出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。   In the period T1, SSP is High, CK1 is Low, CK2 is Low, and CK3 is High. At this time, the potential of the gate of the transistor 31 is VDD, one of the source and the drain is VDD, and the other of the source and the drain is VSS. Therefore, the transistor 31 is turned on and the potential of the node P is VSS. Begin to rise from. The rise in the potential of nodeP stops when the potential becomes lower than VDD by the threshold voltage of the transistor 31, and the transistor 31 is turned off. The potential of nodeP at this time is set to Vn1. In the circuit 61, since CK2 is Low, the output is floating. For this reason, no charge is supplied to the node P, and the node P is in a floating state. The circuit 62 outputs Low because CK2 is Low and CK3 is High. At this time, the gate potential of the transistor 32 is Vn1, the potential of one of the source and the drain is VSS, and the other potential of the source and the drain is VSS, so that the transistor 32 is on. However, since the potential of one of the source and the drain and the other potential of the source and the drain are the same and there is no charge movement, no current flows and the potential does not fluctuate. The capacitive element 33 holds a potential difference between VSS, which is the potential of the output terminal 55, and Vn1, which is the potential of the nodeP.

期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路６１ではＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。回路６２ではＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなっているため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２はオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子１４の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。   In the period T2, SSP is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 31 is VSS, one of the source and the drain is VDD, and the other of the source and the drain is Vn1, and thus the transistor 31 is turned off. In the circuit 61, since CK2 is Low, the output is floating. In the circuit 62, since CK2 is Low and CK3 is Low, the output is floating. At this time, the potential of the gate of the transistor 32 is Vn1, the potential of one of the source and drain is VDD, and the other of the source and drain, that is, the potential of the output terminal 55 is VSS. The potential at the output terminal 55 begins to rise. Then, since the capacitor 33 connected between the gate of the transistor 32 and the other of the source and the drain maintains the potential difference held in the period T1, the gate potential of the other of the source and the drain is increased. The voltage rises at the same time. At this time, the potential of nodeP is set to Vn2. If the potential of nodeP rises to the sum of VDD and the threshold voltage of the transistor 32, the rise of the potential of the output terminal 14 stops at the same VDD as CK1. By so-called bootstrap operation, the potential of the output terminal 55 can be raised to VDD which is the high potential of CK1.

期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路６１からＶＳＳが出力されるため、ＶＳＳとなり、ＯＵＴ（１）の電位も回路６２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。   In the period T3, SSP is Low, CK1 is Low, CK2 is High, and CK3 is Low. At this time, the potential of nodeP becomes VSS because VSS is output from the circuit 61 because CK2 is High, and the potential of OUT (1) also becomes VSS because VSS is output from the circuit 62. At this time, the gate potential of the transistor 31 is VSS, one of the source and drain is VDD, the other of the source and drain is VSS, and the transistor 31 is turned off. The potential of the gate of the transistor 32 is VSS, one of the source and drain is VSS, the other of the source and drain is VSS, and the transistor 32 is turned off.

上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。   When SSP is input in the period T1, OUT (1) is output in the period T2 by the operations in the above-described periods T1, T2, and T3. That is, the shift register circuit is configured by connecting n stages of circuits 50 that output the SSP shifted by 1/3 period of the clock signal.

図６に示した１段目の回路５０を示したが、ｎ段目の回路５０を図５２を参照して説明する。図５２において、トランジスタ３１、トランジスタ３２、容量素子３３、回路６１、回路６２、入力端子５１、入力端子５２、入力端子５３、入力端子５４、及び出力端子５５は図６で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。   Although the first-stage circuit 50 shown in FIG. 6 is shown, the n-th circuit 50 will be described with reference to FIG. 52, the transistor 31, the transistor 32, the capacitor 33, the circuit 61, the circuit 62, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, and the output terminal 55 are the same as those described in FIG. Shall. The input signal input from the input terminal 51 is connected to the output terminal 55 of the previous stage circuit.

なお、トランジスタ３１のゲート、及びトランジスタ３２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ３１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the gate of the transistor 31 and the other of the source and drain of the transistor 32 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line. It may be connected to other signal lines. The other of the source and the drain of the transistor 31 may be connected to a signal line. For example, the transistor 31 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

図６に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路を図５６を参照して説明する。   Although the transistor used in the shift register circuit shown in FIG. 6 is a unipolar circuit composed of only N-channel transistors, it may be composed of only P-channel transistors. Of course, a P-channel transistor and an N-channel transistor may be combined. A shift register circuit in the case where all transistors are P-channel transistors will be described with reference to FIG.

図５６に示す回路構成において、正電源ＶＤＤ、負電源ＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５６１は、ＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５６２は、ＣＫ２、及びＣＫ３のいずれかがＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２、及びＣＫ３がＨＩｇｈの場合に出力がフローティングとなる機能を有する回路である。   56, the positive power supply VDD, the negative power supply SS, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, the transistor 551, the transistor 552, and the capacitor 553 are the same as those in FIG. Can be used. The circuit 561 has a function of outputting High to nodeP when CK2 is Low and having an output floating when CK2 is High. The circuit 562 has a function of outputting High to nodeP when either CK2 or CK3 is Low and having an output floating when CK2 and CK3 are High.

図５６の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５６１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５６２の出力端子、容量素子５５３の他方の電極及び出力端子５５接続されている。入力端子５３は回路５６１の入力端子及び回路５６２の第１の入力端子と接続され、入力端子５４は回路５６２の第１のトランジスタの第２の入力端子と接続されている。   The connection relationship in FIG. 56 will be described. The gate of the transistor 551 is connected to the input terminal 51, one of the source and the drain is connected to the positive power supply VSS, and the other of the source and the drain is the one electrode of the capacitor 553, the gate of the transistor 552, and the output of the circuit 561. It is connected to a terminal, that is, nodeP. One of a source and a drain of the transistor 552 is connected to the input terminal 52, and the other of the source and the drain is connected to the output terminal of the circuit 562, the other electrode of the capacitor 553, and the output terminal 55. The input terminal 53 is connected to the input terminal of the circuit 561 and the first input terminal of the circuit 562, and the input terminal 54 is connected to the second input terminal of the first transistor of the circuit 562.

なお、トランジスタ５５１のゲート、及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the gate of the transistor 551 and the source and drain of the transistor 552 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD, a negative power supply VSS, or another power supply line. However, it may be connected to other signal lines. The other of the source and the drain of the transistor 551 may be connected to a signal line. For example, the transistor 551 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

次に、図６０（ａ）を参照して、図５６に示す回路５６１の構成の一例について説明する。   Next, an example of the configuration of the circuit 561 shown in FIG. 56 will be described with reference to FIG.

図６０（ａ）に示す回路５６１において、入力端子５３、及びｎｏｄｅＰは図５５と同様なものとする。トランジスタ６０１はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   In the circuit 561 shown in FIG. 60A, the input terminal 53 and nodeP are the same as those in FIG. The transistor 601 is a P-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図６０（ａ）の接続関係について説明する。トランジスタ６０１のゲートは、入力端子５３と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 60A will be described. The gate of the transistor 601 is connected to the input terminal 53, one of the source and the drain is connected to VDD, and the other of the source and the drain is connected to nodeP.

図６０（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ６０１はオンして、ｎｏｄｅＰにＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ６０１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路５６１は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 60A will be described. When CK2 input from the input terminal 53 is Low, the transistor 601 is turned on and outputs VDD to nodeP, and when CK2 is High, the transistor 601 is turned off and nothing is output to nodeP. . Thus, the circuit 561 configures a circuit having a function of outputting High when CK2 is Low and floating when CK2 is High. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ６０１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ６０１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 601 may be connected to a signal line, for example, a signal line such as CK1, CK2, CK3, or SSP, or another signal line, or another power source You may connect with a line. The gate of the transistor 601 may be connected to a power supply line. For example, the transistor 601 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

図６０（ｂ）を参照して、図５６に示す回路５６２の構成の一例について説明する。   An example of the structure of the circuit 562 shown in FIG. 56 will be described with reference to FIG.

図６０（ｂ）に示す回路５６２において、入力端子５３、５４、及び出力端子５５は図５５と同様なものとする。トランジスタ６０２、６０３はＰャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   In the circuit 562 shown in FIG. 60B, the input terminals 53 and 54 and the output terminal 55 are the same as those in FIG. The transistors 602 and 603 are P-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図６０（ｂ）の動作について説明する。入力端子５３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ６０２はオンして、出力端子５５にＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ６０２はオフして、出力端子５５にはなにも出力されない。入力端子５４から入力されるＣＫ３がＬｏｗの場合にトランジスタ６０３はオンして、出力端子５５にＶＤＤを出力し、ＣＫ３がＨｉｇｈの場合に出力端子５５にはなにも出力されない。こうして、回路５６２は、ＣＫ２、ＣＫ３のいずれかががＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 60B will be described. When CK2 input from the input terminal 53 is Low, the transistor 602 is turned on to output VDD to the output terminal 55, and when CK2 is High, the transistor 602 is turned off and the output terminal 55 is not connected. Is also not output. The transistor 603 is turned on when CK3 input from the input terminal 54 is Low, and VDD is output to the output terminal 55, and nothing is output to the output terminal 55 when CK3 is High. Thus, the circuit 562 forms a circuit having a function of outputting High when either CK2 or CK3 is Low and floating when High. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ５９２のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of a source and a drain of the transistor 592 may be connected to a signal line. For example, the transistor 592 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 592 may be connected to a power supply line. For example, the transistor 592 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

次に、図７（ａ）を参照して、図６に示す回路６１の構成の一例について説明する。   Next, an example of the configuration of the circuit 61 illustrated in FIG. 6 will be described with reference to FIG.

図７（ａ）に示す回路６１に示すように、入力端子５３、及びｎｏｄｅＰは図６と同様なものとする。トランジスタ７１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   As shown in the circuit 61 shown in FIG. 7A, the input terminal 53 and nodeP are the same as those in FIG. The transistor 71 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図７（ａ）の接続関係について説明する。トランジスタ７１のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 7A will be described. The gate of the transistor 71 is connected to the input terminal 53, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to nodeP.

図７（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ７１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ７１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路６１は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 7A will be described. When CK2 input from the input terminal 53 is High, the transistor 71 is turned on and VSS is output to the nodeP. When CK2 is Low, the transistor 71 is turned off and nothing is output to the nodeP. . Thus, the circuit 61 constitutes a circuit having a function of outputting Low when CK2 is High and floating when CK2 is Low. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ７１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ７１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 71 may be connected to a signal line. For example, the transistor 71 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 71 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or may be connected to another power supply line, or may be connected to another signal line. Also good.

図７（ｂ）を参照して、図６に示す回路６２の構成の一例について説明する。   An example of the configuration of the circuit 62 shown in FIG. 6 will be described with reference to FIG.

図７（ｂ）に示す回路６２に示すように、入力端子５３、入力端子５４及びＯＵＴ（１）は図６と同様なものとする。トランジスタ７２、及びトランジスタ７３はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   As shown in the circuit 62 shown in FIG. 7B, the input terminal 53, the input terminal 54, and OUT (1) are the same as those in FIG. The transistors 72 and 73 are N-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図７（ｂ）の接続関係について説明する。トランジスタ７２のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ７３のゲートは入力端子５４と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。もちろん、トランジスタ７２及びトランジスタ７３のソースとドレインのうち一方を、トランジスタ７１のソースとドレインのうち一方が接続されたＶＳＳとなる配線と接続してもよい。   The connection relationship in FIG. 7B will be described. The gate of the transistor 72 is connected to the input terminal 53, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to the output terminal 55. The gate of the transistor 73 is connected to the input terminal 54, one of the source and drain is connected to VSS, and the other of the source and drain is connected to the output terminal 55. Needless to say, one of the source and the drain of the transistor 72 and the transistor 73 may be connected to a wiring that becomes VSS to which one of the source and the drain of the transistor 71 is connected.

図７（ｂ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ７２はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ７２はオフしてＯＵＴ（１）にはなにも出力されない。また、入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ７３はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ３がＬｏｗの場合に、トランジスタ７３はオフしてＯＵＴ（１）にはなにも出力されない。こうして、回路６２は、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合にＯＵＴ（１）にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 7B will be described. When CK2 input from the input terminal 53 is High, the transistor 72 is turned on and VSS is output to OUT (1). When CK2 is Low, the transistor 72 is turned off and OUT (1) has Nothing is output. When CK3 input from the input terminal 54 is High, the transistor 73 is turned on and VSS is output to OUT (1). When CK3 is Low, the transistor 73 is turned off and OUT (1). There is no output. Thus, the circuit 62 constitutes a circuit having a function of outputting Low to OUT (1) when either CK2 or CK3 is High and floating when CK2 and CK3 are Low. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ７２のソースとドレインのうち一方、及びトランジスタ７３のソースとドレインの一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ７２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ７３のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 72 and one of the source and the drain of the transistor 73 may be connected to a signal line, for example, a signal line such as CK1, CK2, CK3, or SSP, or another signal line You may connect and you may connect with another power supply line. The gate of the transistor 72 may be connected to a power supply line. For example, the transistor 72 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good. The gate of the transistor 73 may be connected to a power supply line. For example, the transistor 73 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

つまり、図６、図７に示す構造は、第１のトランジスタ（トランジスタ３１）と、第２のトランジスタ（トランジスタ３２）と、第３のトランジスタ（トランジスタ７１）と、第４のトランジスタ（トランジスタ７２）と、第５のトランジスタ（トランジスタ７３）とを有し、第１のトランジスタは、ソースとドレインのうち一方が第１の配線（ＶＤＤ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極と第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線（入力端子５１）に接続され、第２のトランジスタは、ソースとドレインのうち一方が第３の配線（入力端子５２）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、第３のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線（入力端子５３）に接続され、第４のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、ゲート電極が第４の配線（入力端子５３）に接続され、第５のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、ゲート電極が第７の配線（入力端子５４）に接続されている。また、第１のトランジスタにおいて、ソースとドレインのうち一方を第５の配線（入力端子５１）に接続させた構成とすることも可能である。   That is, the structure shown in FIGS. 6 and 7 includes the first transistor (transistor 31), the second transistor (transistor 32), the third transistor (transistor 71), and the fourth transistor (transistor 72). And a fifth transistor (transistor 73). One of the source and drain of the first transistor is connected to the first wiring (VDD), and the other of the source and drain is the second transistor. The gate electrode is connected to the other of the source and drain of the third transistor, the gate electrode is connected to the fifth wiring (input terminal 51), and one of the source and drain of the second transistor is the third one. The other of the source and drain is connected to the sixth wiring (output terminal 55), and the third transistor is connected to the third wiring (input terminal 52). One of the source and drain is connected to the second wiring (VSS), the other of the source and drain is connected to the gate electrode of the second transistor, and the gate electrode is connected to the fourth wiring (input terminal 53). The fourth transistor has one of a source and a drain connected to the second wiring (VSS), and the other of the source and the drain connected to a sixth wiring (output terminal 55), and a gate The electrode is connected to the fourth wiring (input terminal 53), and the fifth transistor has one of the source and the drain connected to the second wiring (VSS), and the other of the source and the drain is the sixth wiring. The gate electrode is connected to the seventh wiring (input terminal 54). In the first transistor, one of a source and a drain can be connected to a fifth wiring (input terminal 51).

以上のような、シフトレジスタ回路では、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈになるに従って、出力端子５５にＶＳＳを供給することができる。つまり、非選択期間に、一定期間毎にＶＳＳを入力することによって、ノイズを減らすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、第１の実施形態に比べ、非選択期間に示すように２倍の期間、ＶＳＳを出力端子５５に供給することができるため、よりノイズを低減することができる。   In the shift register circuit as described above, VSS can be supplied to the output terminal 55 as either CK2 or CK3 becomes High. In other words, by inputting VSS at regular intervals in the non-selection period, noise can be reduced, and since there is no transistor that is constantly turned on, deterioration of characteristics can be suppressed. Further, compared to the first embodiment, since VSS can be supplied to the output terminal 55 for a period twice as shown in the non-selection period, noise can be further reduced.

以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。   Hereinafter, some configuration examples and operation examples of the embodiment that can be changed will be described. In addition, the configuration example and the operation example described below are applicable to “means for solving the problem”, “best mode for carrying out the invention”, and “example”, and are described in the first embodiment. The changeable configuration example and operation example described in the above can be applied to the present embodiment.

図６に示すように、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。   As illustrated in FIG. 6, a capacitor may be connected between nodeP and VSS or VDD. By connecting the capacitor, the potential of the node P can be stabilized.

図６に示すように、容量素子３３はブートストラップ動作をするために接続されており、トランジスタ３２のゲートと、ソースとドレインのうち他方との間にブートストラップ動作できるだけの寄生容量などがあれば、なくてもよい。また、容量素子３３の形成方法はどこでもよい。例えば、非結晶半導体層とゲート配線層との間で容量素子を形成してもよいし、半導体層と配線との間で容量素子を形成してもよい。半導体層とゲート配線層とで容量素子を形成する場合は、ボトムゲートトランジスタ、トップゲート型トランジスタに関らず薄いＧＩ膜（ゲート絶縁膜）を挟んで形成されているため、小さい面積でより多くの容量値を得ることが可能となるため、有利である。   As shown in FIG. 6, the capacitive element 33 is connected to perform a bootstrap operation, and if there is a parasitic capacitance or the like sufficient for the bootstrap operation between the gate of the transistor 32 and the other of the source and the drain. It is not necessary. Further, the method for forming the capacitive element 33 may be anywhere. For example, a capacitor element may be formed between the amorphous semiconductor layer and the gate wiring layer, or a capacitor element may be formed between the semiconductor layer and the wiring. In the case of forming a capacitor element with a semiconductor layer and a gate wiring layer, a thin GI film (gate insulating film) is sandwiched regardless of whether it is a bottom gate transistor or a top gate transistor. This is advantageous because it is possible to obtain a capacitance value of.

図６に示すように、回路６１は必ずしも必要ではない。つまり、回路６２によって、一定期間毎にＶＳＳを出力しているため、ｎｏｄｅＰにノイズがあってもトランジスタ３２をオフしていればよいためである。こうすることで、素子数を減らすことができる。そのとき、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。   As shown in FIG. 6, the circuit 61 is not always necessary. In other words, because the circuit 62 outputs VSS at regular intervals, it is only necessary to turn off the transistor 32 even if there is noise in the nodeP. By doing so, the number of elements can be reduced. At that time, a capacitor may be connected between the node P and VSS or VDD.

図６に示した回路６２の入力端子に次の段の回路５０の出力を入力してもよいし、同様に回路３５の入力端子には次の段の回路５０の出力を入力してもよいし、回路６１の入力端子、及び回路６２の入力端子に次の段の回路５０の出力を入力してもよい。次の段の回路５０の出力を利用することで、制御信号だけに同期するのではなく実際のシフトレジスタ回路の出力とも同期することができるため、よりシフトレジスタ回路の動作にあった電位の切り替えができるため有利である。   The output of the next stage circuit 50 may be input to the input terminal of the circuit 62 shown in FIG. 6. Similarly, the output of the next stage circuit 50 may be input to the input terminal of the circuit 35. Then, the output of the circuit 50 at the next stage may be input to the input terminal of the circuit 61 and the input terminal of the circuit 62. By using the output of the circuit 50 at the next stage, it is possible to synchronize not only with the control signal but also with the output of the actual shift register circuit. Is advantageous.

図６に示すように、ｎｏｄｅＰとＶＳＳ、又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。   As shown in FIG. 6, a capacitor may be connected between nodeP and VSS or VDD. By connecting the capacitor, the potential of the node P can be stabilized.

（第３の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、非選択期間においてＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５、図８乃至図１０を用いて説明する。 (Third embodiment)
In this embodiment, in order to reduce noise in the output voltage during the non-selection period, the noise is reduced by outputting VSS in the non-selection period. 5 and FIG. 8 to FIG.

図５に示すシフトレジスタ回路の構成、及び動作は第２の実施形態で説明したものと同様なものを用いることができる。   The structure and operation of the shift register circuit shown in FIG. 5 can be the same as those described in the second embodiment.

図８を参照して、１段目の回路５０であるＳＲ（１）の構成について説明する。図８に示す回路５０は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路８１、回路８２、回路８３から構成されている。   With reference to FIG. 8, the configuration of SR (1) which is the first stage circuit 50 will be described. 8 includes an input terminal 51, an input terminal 52, an input terminal 53, an input terminal 54, an output terminal 55, a transistor 31, a transistor 32, a capacitor 33, a circuit 81, a circuit 82, and a circuit 83. Yes.

入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３は、図５で説明したものと同様なものとする。   The input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, the output terminal 55, the transistor 31, the transistor 32, and the capacitor 33 are the same as those described in FIG.

回路８１は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路８２は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングとなる機能を有する回路である。回路８３は、ｎｏｄｅＰの電位がＶＤＤ付近、もしくはそれ以上の場合に回路８２にＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳの場合に回路８２にＨｉｇｈを出力する回路である。   The circuit 81 is a circuit having a function of outputting Low to nodeP when CK2 is High and floating when CK2 is Low. The circuit 82 outputs Low to the output terminal 55 when the output of the circuit 83 is High and any of CK1, CK2, and CK3 is High, and the output becomes floating when CK1, CK2, and CK3 are Low. . The circuit 83 has a function of outputting Low to the output terminal 55 when the output from the circuit 83 is Low and one of CK2 and CK3 is High and floating when the output of CK2 and CK3 is Low. is there. The circuit 83 is a circuit that outputs Low to the circuit 82 when the potential of the nodeP is near VDD or higher, and outputs High to the circuit 82 when the potential of the nodeP is VSS.

図８の接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート、回路８３の入力端子及び回路８１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路８２の出力端子、容量素子３３の他方の端子、及び出力端子５５と接続されている。入力端子５２は回路８２の入力端子と接続され、入力端子５３は回路８１の入力端子、及び回路８２の入力端子と接続され、入力端子５４は回路８２の入力端子と接続されている。回路８３の出力端子は回路８２の入力端子と接続されている。   The connection relationship in FIG. 8 will be described. The gate of the transistor 31 is connected to the input terminal 51, one of the source and the drain is connected to VDD, and the other of the source and the drain is one electrode of the capacitor 33, the gate of the transistor 32, the input terminal of the circuit 83, and The output terminal of the circuit 81 is connected to the node P. One of the source and the drain of the transistor 32 is connected to the input terminal 52, and the other of the source and the drain is connected to the output terminal of the circuit 82, the other terminal of the capacitor 33, and the output terminal 55. The input terminal 52 is connected to the input terminal of the circuit 82, the input terminal 53 is connected to the input terminal of the circuit 81 and the input terminal of the circuit 82, and the input terminal 54 is connected to the input terminal of the circuit 82. The output terminal of the circuit 83 is connected to the input terminal of the circuit 82.

図８の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。   The operation of FIG. 8 will be described by dividing it into a period T1, a period T2, and a period T3 with reference to the timing chart of the present embodiment shown in FIG. Further, as an initial state, the potentials of nodeP and OUT (1) are VSS.

期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路８１は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。回路８３は、ｎｏｄｅＰの電位がＶｎ１となるため、回路８２の入力端子にＬｏｗを出力する。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなるため、Ｌｏｗを出力する。このときのトランジスタ３２のゲート電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２はオンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３には出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。   In the period T1, SSP is High, CK1 is Low, CK2 is Low, and CK3 is High. At this time, the potential of the gate of the transistor 31 is VDD, one of the source and the drain is VDD, and the other of the source and the drain is VSS. Therefore, the transistor 31 is turned on and the potential of the node P is VSS. Begin to rise from. The rise in the potential of nodeP stops when the potential becomes lower than VDD by the threshold voltage of the transistor 31, and the transistor 31 is turned off. The potential of nodeP at this time is set to Vn1. In the circuit 81, since CK2 is Low, the output is floating. For this reason, no charge is supplied to the node P, and the node P is in a floating state. The circuit 83 outputs Low to the input terminal of the circuit 82 because the potential of the nodeP becomes Vn1. The circuit 82 outputs Low because the output of the circuit 83 is Low, CK1 is Low, CK2 is Low, and CK3 is High. At this time, the gate potential of the transistor 32 is Vn1, the potential of one of the source and the drain is VSS, and the other potential of the source and the drain is VSS, so that the transistor 32 is on. However, since the potential of one of the source and the drain and the other potential of the source and the drain are the same and there is no charge movement, no current flows and the potential does not fluctuate. The capacitive element 33 holds a potential difference between VSS, which is the potential of the output terminal 55, and Vn1, which is the potential of the nodeP.

期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路６１ではＣＫ２がＬｏｗとなっているため、出力はフローティングなる。回路８３は、ｎｏｄｅＰの電位がＶｎ１となるため回路８２の入力端子にＬｏｗを出力する。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子５５の電位の上昇はＣＫ１の電位と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。   In the period T2, SSP is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 31 is VSS, one of the source and the drain is VDD, and the other of the source and the drain is Vn1, and thus the transistor 31 is turned off. In the circuit 61, since CK2 is Low, the output is floating. The circuit 83 outputs Low to the input terminal of the circuit 82 because the potential of nodeP becomes Vn1. The output of the circuit 82 is floating because the output of the circuit 83 is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 32 is Vn1, the potential of one of the source and the drain is VDD, and the other of the source and the drain, that is, the potential of the output terminal 55 is VSS. The potential at the output terminal 55 begins to rise. Then, since the capacitor 33 connected between the gate of the transistor 32 and the other of the source and the drain maintains the potential difference held in the period T1, the gate potential of the other of the source and the drain is increased. The voltage rises at the same time. At this time, the potential of nodeP is set to Vn2. If the potential of nodeP rises to the sum of VDD and the threshold voltage of the transistor 32, the rise of the potential of the output terminal 55 stops at the same VDD as the potential of CK1. By so-called bootstrap operation, the potential of the output terminal 55 can be raised to VDD which is the high potential of CK1.

期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路８１からＶＳＳが出力されるため、ＶＳＳとなり、回路８３は回路８２の入力端子にＨｉｇｈを出力する。ＯＵＴ（１）の電位も回路８２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。   In the period T3, SSP is Low, CK1 is Low, CK2 is High, and CK3 is Low. At this time, the potential of nodeP is VSS because CK <b> 2 is High and VSS is output from the circuit 81, so that the circuit 83 outputs High to the input terminal of the circuit 82. The potential of OUT (1) also becomes VSS because VSS is output from the circuit 82. At this time, the gate potential of the transistor 31 is VSS, one of the source and drain is VDD, the other of the source and drain is VSS, and the transistor 31 is turned off. The potential of the gate of the transistor 32 is VSS, one of the source and drain is VSS, the other of the source and drain is VSS, and the transistor 32 is turned off.

上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。   When SSP is input in the period T1, OUT (1) is output in the period T2 by the operations in the above-described periods T1, T2, and T3. That is, the shift register circuit is configured by connecting n stages of circuits 50 that output the SSP shifted by 1/3 period of the clock signal.

図８に１段目の回路５０を示したが、ｎ段目の回路５０を図５３を参照して説明する。   Although the first stage circuit 50 is shown in FIG. 8, the nth stage circuit 50 will be described with reference to FIG.

図５３において、トランジスタ３１、トランジスタ３２、容量素子３３、回路８１、回路８２、回路８３、入力端子５１、入力端子５２、入力端子５３、入力端子５４及び出力端子５５は、図８で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。   53, the transistor 31, the transistor 32, the capacitor 33, the circuit 81, the circuit 82, the circuit 83, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, and the output terminal 55 are the same as those described in FIG. The same shall apply. The input signal input from the input terminal 51 is connected to the output terminal 55 of the previous stage circuit.

図８に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路を図５７を参照して説明する。   Although the transistor used in the shift register circuit shown in FIG. 8 is a unipolar circuit composed of only N-channel transistors, it may be composed of only P-channel transistors. Of course, a P-channel transistor and an N-channel transistor may be combined. A shift register circuit in the case where all transistors are P-channel transistors will be described with reference to FIG.

図５７に示す回路構成において、正電源ＶＤＤ、負電源ＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５７１は、ＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５７２はＣＫ１、ＣＫ２、ＣＫ３のうちいずれかがＬｏｗのときに出力端子５５にＨｉｇｈを出力する回路である。   In the circuit configuration shown in FIG. 57, the positive power supply VDD, the negative power supply SS, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, the transistor 551, the transistor 552, and the capacitor 553 are the same as those in FIG. Can be used. The circuit 571 is a circuit having a function of outputting High to nodeP when CK2 is Low and floating when CK2 is High. The circuit 572 is a circuit that outputs High to the output terminal 55 when any of CK1, CK2, and CK3 is Low.

図５７の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５７１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５７２の出力端子、容量素子５５３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路５７２の入力端子と接続されている。入力端子５３は回路５７１の入力端子、及び回路５７２の第１の入力端子と接続され、入力端子５４は回路５７２の第１のトランジスタの第２の入力端子と接続されている。   The connection relationship in FIG. 57 will be described. The gate of the transistor 551 is connected to the input terminal 51, one of the source and the drain is connected to the positive power supply VSS, and the other of the source and the drain is the one electrode of the capacitor 553, the gate of the transistor 552, and the output of the circuit 571. It is connected to a terminal, that is, nodeP. One of a source and a drain of the transistor 552 is connected to the input terminal 52, and the other of the source and the drain is connected to the output terminal of the circuit 572, the other electrode of the capacitor 553, and the output terminal 55. The input terminal 52 is connected to the input terminal of the circuit 572. The input terminal 53 is connected to the input terminal of the circuit 571 and the first input terminal of the circuit 572, and the input terminal 54 is connected to the second input terminal of the first transistor of the circuit 572.

なお、トランジスタ５５１のゲート及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the gate of the transistor 551 and the source and drain of the transistor 552 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line. However, it may be connected to other signal lines. The other of the source and the drain of the transistor 551 may be connected to a signal line. For example, the transistor 551 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

次に、図９（ａ）を参照して、図８に示す回路８１の構成の一例について説明する。   Next, an example of the configuration of the circuit 81 shown in FIG. 8 will be described with reference to FIG.

図９（ａ）に示す回路８１において、入力端子５３、及びｎｏｄｅＰは図８と同様なものとする。トランジスタ９１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。   In the circuit 81 shown in FIG. 9A, the input terminal 53 and nodeP are the same as those in FIG. The transistor 91 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor.

図９（ａ）の接続関係について説明する。トランジスタ９１のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 9A will be described. The gate of the transistor 91 is connected to the input terminal 53, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to nodeP.

図９（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ９１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ９１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路８１は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、Ｐチャネル型トランジスタで構成した場合の構成例を図６１に示す。同業者であれば容易に変更が可能である。   The operation of FIG. 9A will be described. When CK2 input from the input terminal 53 is High, the transistor 91 is turned on and VSS is output to the nodeP. When CK2 is Low, the transistor 91 is turned off and nothing is output to the nodeP. . Thus, the circuit 81 forms a circuit having a function of outputting Low when CK2 is High and floating when CK2 is Low. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used. In addition, FIG. 61 shows a configuration example in the case of using P-channel transistors. Anyone in the field can easily make changes.

なお、トランジスタ９１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ９１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 91 may be connected to a signal line. For example, the transistor 91 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 91 may be connected to a power supply line. For example, the transistor 91 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

図９（ｂ）を参照して、図８に示す回路８２の構成の一例について説明する。   With reference to FIG. 9B, an example of the configuration of the circuit 82 shown in FIG. 8 will be described.

図９（ｂ）に示す回路８２において、入力端子５２、入力端子５３、入力端子５４及びＯＵＴ（１）は図８と同様なものとする。トランジスタ９２、トランジスタ９３、トランジスタ９４及びトランジスタ９５はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。Ｖｏｕｔは回路８２の出力である。   In the circuit 82 shown in FIG. 9B, the input terminal 52, the input terminal 53, the input terminal 54, and OUT (1) are the same as those in FIG. The transistor 92, the transistor 93, the transistor 94, and the transistor 95 are N-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. Vout is the output of the circuit 82.

図９（ｂ）の接続関係について説明する。トランジスタ９５のゲートはＶｏｕｔが接続され、ソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方はトランジスタ９２のゲートと接続されている。トランジスタ９２のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ９３のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ９４のゲートは入力端子５４と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。   The connection relationship in FIG. 9B will be described. The gate of the transistor 95 is connected to Vout, one of the source and the drain is connected to the input terminal 52, and the other of the source and the drain is connected to the gate of the transistor 92. One of the source and the drain of the transistor 92 is connected to VSS, and the other of the source and the drain is connected to the output terminal 55. The gate of the transistor 93 is connected to the input terminal 53, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to the output terminal 55. The gate of the transistor 94 is connected to the input terminal 54, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to the output terminal 55.

図９（ｂ）の動作について説明する。回路８３の出力から入力されるＶｏｕｔがＨｉｇｈの場合に、トランジスタ９５はオンして、トランジスタ９２のゲートにＣＫ１を信号を伝達する。ＶｏｕｔがＬｏｗの場合に、トランジスタ９５はオフして、トランジスタ９２のゲートにＣＫ１の信号は伝達されないため、前の状態を保持する。ここで、トランジスタ９５がオンして、且つ入力端子５２から入力されるＣＫ１がＨｉｇｈの場合に、トランジスタ９２はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ１がＬｏｗの場合に、トランジスタ９２はオフして、ＯＵＴ（１）にはなにも出力されない。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ９３はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ９３はオフして、ＯＵＴ（１）にはなにも出力されない。入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ９４がオンして、ＯＵＴ（１）にＶＳＳが出力され、ＣＫ３がＬｏｗの場合に、トランジスタ９４はオフして、ＯＵＴ（１）にはなにも出力されない。こうして、回路８２は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングとなる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 9B will be described. When Vout input from the output of the circuit 83 is High, the transistor 95 is turned on and transmits a signal CK1 to the gate of the transistor 92. When Vout is Low, the transistor 95 is turned off and the signal of CK1 is not transmitted to the gate of the transistor 92, so the previous state is maintained. Here, when the transistor 95 is turned on and CK1 input from the input terminal 52 is High, the transistor 92 is turned on to output VSS to OUT (1), and when CK1 is Low, the transistor 92 is turned off and nothing is output to OUT (1). When CK2 input from the input terminal 53 is High, the transistor 93 is turned on and VSS is output to OUT (1), and when CK2 is Low, the transistor 93 is turned off and becomes OUT (1). Nothing is output. When CK3 input from the input terminal 54 is High, the transistor 94 is turned on, and VSS is output to OUT (1). When CK3 is Low, the transistor 94 is turned off and becomes OUT (1). Nothing is output. Thus, the circuit 82 outputs Low when the output of the circuit 83 is High and any of CK1, CK2, and CK3 is High, and outputs when the CK1, CK2, and CK3 are Low. Becomes floating. When the output from the circuit 83 is Low and either CK2 or CK3 is High, Low is output to the output terminal 55, and when CK2 and CK3 are Low, the output is floating. The circuit is configured. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ９２のソースとドレインのうち一方、トランジスタ９３のソースとドレインのうち一方、及びトランジスタ９４のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ９５のソースとドレインのうち一方、トランジスタ９２のゲート、トランジスタ９３のゲート、トランジス９４のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that one of the source and the drain of the transistor 92, one of the source and the drain of the transistor 93, and one of the source and the drain of the transistor 94 may be connected to a signal line, for example, CK1, CK2, CK3, SSP. May be connected to other signal lines, or may be connected to other power supply lines. One of the source and drain of the transistor 95, the gate of the transistor 92, the gate of the transistor 93, and the gate of the transistor 94 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or You may connect with another power supply line and may connect with another signal line.

次に、図１０（ａ）を参照して、図８に示す回路８３の構成の一例について説明する。   Next, an example of the configuration of the circuit 83 illustrated in FIG. 8 will be described with reference to FIG.

図１０（ａ）に示す回路８３おいて、ｎｏｄｅＰ、Ｖｏｕｔは図８と同様なものとする。トランジスタ１０１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。抵抗素子１０２は、抵抗成分を持つ抵抗素子である。抵抗成分を持っていれば、いかなる線形素子でもよいし、非線形素子でもよい。例えば、ダイオード接続したトランジスタを接続してもよい。   In the circuit 83 shown in FIG. 10A, nodeP and Vout are the same as those in FIG. The transistor 101 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. The resistance element 102 is a resistance element having a resistance component. Any linear element or nonlinear element may be used as long as it has a resistance component. For example, a diode-connected transistor may be connected.

抵抗素子１０２として、トランジスタを用いた場合の構成例について図４８を参照して説明する。ｎｏｄｅＰ、Ｖｏｕｔ、トランジスタ１０１、正電源線ＶＤＤ、及び負電源ＶＳＳは図１０と同様なものとする。トランジスタ４８１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。トランジスタ４８１のソースとドレインのうち一方は正電源ＶＤＤと接続され、ソースとドレインのうち他方はＶｏｕｔと接続され、ゲートはソースとドレインのうち一方と接続されダイオード接続されている。ＶｏｕｔはＶＳＳからオンするトランジスタ１０１を介して電荷が供給されなければ、ＶＤＤからトランジスタ４８１のしきい値電圧引いた電位なる。こうして、ｎｏｄｅＰがＬｏｗとなるとトランジスタ１０１はオフしてＶｏｕｔの電位はＶＤＤからトランジスタ４８１のしきい値電圧引いた電位となり、ｎｏｄｅＰがＨｉｇｈとなりトランジスタ１０１がオンするとＶｏｕｔの電位はＶＳＳの電位なる。   A structure example in which a transistor is used as the resistance element 102 will be described with reference to FIG. The node P, Vout, the transistor 101, the positive power supply line VDD, and the negative power supply VSS are the same as those in FIG. The transistor 481 is an N-channel transistor and is formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. One of the source and drain of the transistor 481 is connected to the positive power supply VDD, the other of the source and drain is connected to Vout, and the gate is connected to one of the source and drain and diode-connected. Vout is a potential obtained by subtracting the threshold voltage of the transistor 481 from VDD if no charge is supplied from VSS through the transistor 101 that is turned on. Thus, when nodeP becomes low, the transistor 101 is turned off and the potential of Vout becomes a potential obtained by subtracting the threshold voltage of the transistor 481 from VDD. When nodeP becomes High and the transistor 101 is turned on, the potential of Vout becomes the potential of VSS.

図１０（ａ）の接続関係について説明する。トランジスタ１０１のゲートはｎｏｄｅＰと接続され、トランジスタ１０１のソースとドレインのうち一方は抵抗素子１０２の一方の端子、及びＶｏｕｔと接続され、ソースとドレインのうち他方はＶＳＳと接続されている。抵抗素子１０２の他方の端子はＶＤＤと接続されている。   The connection relationship in FIG. 10A will be described. The gate of the transistor 101 is connected to nodeP, and one of the source and drain of the transistor 101 is connected to one terminal of the resistance element 102 and Vout, and the other of the source and drain is connected to VSS. The other terminal of the resistance element 102 is connected to VDD.

図１０（ａ）の動作について説明する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧以上だった場合に、トランジスタ１０１はオンして、ＶｏｕｔにＶＳＳを出力する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧未満だった場合に、トランジスタ１０１はオフして、Ｖｏｕｔには抵抗素子１０２を介してＶＤＤが出力される。このように、ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧以上だった場合に回路８２の入力端子にＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧未満だった場合に回路８２の入力端子にＨｉｇｈを出力する機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、図６２に図１０の回路構成をＰチャネル型トランジスタを用いた場合の構成例を示す。   The operation of FIG. 10A will be described. When the potential of nodeP is equal to or higher than the sum of VSS and the threshold voltage of the transistor 101, the transistor 101 is turned on and VSS is output to Vout. When the potential of nodeP is lower than the sum of VSS and the threshold voltage of the transistor 101, the transistor 101 is turned off and VDD is output to Vout through the resistance element 102. In this manner, when the potential of nodeP is equal to or higher than the sum of VSS and the threshold voltage of the transistor 101, Low is output to the input terminal of the circuit 82, and the potential of nodeP is VSS and the threshold of the transistor 101. A circuit having a function of outputting High to the input terminal of the circuit 82 when the voltage is less than the sum of the voltages is configured. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used. FIG. 62 shows a configuration example in the case where a P-channel transistor is used in the circuit configuration of FIG.

なお、トランジスタ１０１のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ１０１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。   Note that the other of the source and the drain of the transistor 101 may be connected to a signal line. For example, the transistor 101 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line. The gate of the transistor 101 may be connected to a power supply line. For example, the gate of the transistor 101 may be connected to a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or may be connected to another signal line. Also good.

図１０（ｂ）を参照して、図８に示す回路８３の構成の別の一例について説明する。   With reference to FIG. 10B, another example of the configuration of the circuit 83 shown in FIG. 8 will be described.

図１０（ｂ）に示す回路８３に示すように、ｎｏｄｅＰ、Ｖｏｕｔは図８と同様なものとする。ＯＵＴ（２）は次の２段目の回路５０の出力である。例えば、ｎ段目の回路５０だとするとｎ＋１段目の回路５０の出力である。トランジスタ１０２、及びトランジスタ１０３はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子１０４は２つの電極を持った容量素子である。   As shown in the circuit 83 shown in FIG. 10B, nodeP and Vout are the same as those in FIG. OUT (2) is the output of the next second stage circuit 50. For example, if it is the n-th stage circuit 50, it is the output of the (n + 1) -th stage circuit 50. The transistors 102 and 103 are N-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. The capacitive element 104 is a capacitive element having two electrodes.

図１０（ｂ）の接続関係について説明する。トランジスタ１０２のゲートはＯＵＴ（２）と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はトランジスタ１０３のソースとドレインのうち一方、容量素子１０４の一方の電極、及びＶｏｕｔと接続されている。トランジスタ１０３のゲートはｎｏｄｅＰ、ソースとドレインのうち他方はＶＳＳと接続されている。容量素子１０４の他方の電極はＶＳＳと接続されている。   The connection relationship in FIG. 10B will be described. The gate of the transistor 102 is connected to OUT (2), one of the source and the drain is connected to VDD, the other of the source and the drain is one of the source and the drain of the transistor 103, one electrode of the capacitor 104, And Vout. The gate of the transistor 103 is connected to nodeP, and the other of the source and the drain is connected to VSS. The other electrode of the capacitor 104 is connected to VSS.

図１０（ｂ）の動作について説明する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０３のしきい値電圧との和の電圧以上だった場合に、トランジスタ１０３はオンしてＶＳＳをＶｏｕｔに出力する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０３のしきい値電圧との和の電圧以未満だった場合に、トランジスタ１０３はオフして出力はフローティングとなる。ＯＵＴ２がＨｉｇｈだった場合に、トランジスタ１０２はオンしてＶｏｕｔにＶＤＤとトランジスタ１０２のしきい値電圧との差の電圧を出力する。ＯＵＴ２がＬｏｗだった場合に、トランジスタ１０２はオフして出力はフローティングとなる。つまり、ｎｏｄｅＰの電位がＶＤＤ付近、若しくはそれ以上だった場合に、ＶｏｕｔはＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳだった場合に、ＶｏｕｔはＨｉｇｈを出力する機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。   The operation of FIG. 10B will be described. When the potential of nodeP is equal to or higher than the sum of VSS and the threshold voltage of the transistor 103, the transistor 103 is turned on and VSS is output to Vout. When the potential of nodeP is less than the sum of VSS and the threshold voltage of the transistor 103, the transistor 103 is turned off and the output becomes floating. When OUT2 is High, the transistor 102 is turned on and a voltage corresponding to the difference between VDD and the threshold voltage of the transistor 102 is output to Vout. When OUT2 is Low, the transistor 102 is turned off and the output becomes floating. That is, Vout outputs Low when the potential of nodeP is near VDD or higher, and Vout forms a circuit that outputs High when the potential of nodeP is VSS. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used.

なお、トランジスタ１０２のゲート及びトランジスタ１０３のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ１０３のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the gate of the transistor 102 and the gate of the transistor 103 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line, or another signal. You may connect with a line. The other of the source and the drain of the transistor 103 may be connected to a signal line, for example, a signal line such as CK1, CK2, CK3, or SSP, or another signal line, or another power source. You may connect with a line.

以上のような、シフトレジスタ回路では、非動作期間において、ＣＫ１、ＣＫ２及びＣＫ３のうちいずれかがＨｉｇｈとなれば、出力端子５５にＶＳＳを供給することができる。つまり、非選択期間における出力端子５５には常時ＶＳＳが供給されているため、電位が安定し、ノイズを無くすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、ｎｏｄｅＰにも一定期間毎にＶＳＳを供給することによって、トランジスタ３２を確実にオフすることができる。   In the shift register circuit as described above, VSS can be supplied to the output terminal 55 if any of CK1, CK2, and CK3 is High during the non-operation period. That is, since VSS is always supplied to the output terminal 55 in the non-selection period, the potential is stable, noise can be eliminated, and there is no transistor that is steadily turned on, so that deterioration of characteristics is suppressed. can do. Further, by supplying VSS to the node P at regular intervals, the transistor 32 can be reliably turned off.

以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。   Hereinafter, some configuration examples and operation examples of the embodiment that can be changed will be described. In addition, the configuration example and the operation example described below are applicable to “means for solving the problem”, “best mode for carrying out the invention”, and “example”, and are described in the first embodiment. The changeable configuration example and operation example described in the above can be applied to the present embodiment.

図９に示すように、トランジスタ９２のゲートは、トランジスタ９５がオフのとき浮遊となる。そのため、トランジスタ９２のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ９２のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。   As shown in FIG. 9, the gate of the transistor 92 is floating when the transistor 95 is off. Therefore, although the potential is held in the gate capacitance of the transistor 92, if it cannot be held, a capacitor may be connected. In that case, it is desirable to connect a capacitor between the gate of the transistor 92 and VDD or VSS.

図１０（ｂ）に示すように、Ｖｏｕｔに容量素子１０４が接続されているが、Ｖｏｕｔの接続先が十分な容量をもっていれば設けない構成としてもよい。出力であるＶｏｕｔに接続されている容量素子１０４を無くすことで、より高速な動作が可能となる。   As shown in FIG. 10B, the capacitor 104 is connected to Vout. However, the capacitor 104 may not be provided if the connection destination of Vout has sufficient capacitance. By eliminating the capacitive element 104 connected to the output Vout, higher speed operation is possible.

図１０（ｂ）に示すように、トランジスタ１０３のゲートにはｎｏｄｅＰが接続されているが、入力端子５１を接続してもよい。入力端子５１を接続することによって、トランジスタ１０２とトランジスタ１０３とが同時にオンする期間がなくなりトランジスタ１０２、及びトランジスタ１０３を介した貫通電流がなくなるため、誤動作しにくくなり、且つ消費電力が小さくなる。   As shown in FIG. 10B, the node P is connected to the gate of the transistor 103, but the input terminal 51 may be connected. By connecting the input terminal 51, the transistor 102 and the transistor 103 are not turned on at the same time, and the through current through the transistor 102 and the transistor 103 is eliminated. Therefore, malfunction is difficult and power consumption is reduced.

（第４の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定時間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５、図１１及び図１２を用いて説明する。 (Fourth embodiment)
In this embodiment, in order to reduce noise in the output voltage during the non-selection period, the noise is reduced by outputting VSS at regular time intervals, and the configuration and operation of the shift register circuit, which is characterized in that FIG. 5 and FIG. 11 and FIG.

図５に示すシフトレジスタ回路の構成、及び動作は第２の実施形態で説明したものと同様なものを用いることができる。   The structure and operation of the shift register circuit shown in FIG. 5 can be the same as those described in the second embodiment.

図１１を参照して、１段目の回路５０であるＳＲ（１）の構成について説明する。図１１に示す回路は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路１１１、回路８２、回路８３から構成されている。入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、回路８２、回路８３、トランジスタ３１、トランジスタ３２、容量素子３３、及びｎｏｄｅＰは図８で説明したものと同様なものとする。   With reference to FIG. 11, the configuration of SR (1) which is the first stage circuit 50 will be described. The circuit shown in FIG. 11 includes an input terminal 51, an input terminal 52, an input terminal 53, an input terminal 54, an output terminal 55, a transistor 31, a transistor 32, a capacitor 33, a circuit 111, a circuit 82, and a circuit 83. . The input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, the output terminal 55, the circuit 82, the circuit 83, the transistor 31, the transistor 32, the capacitor 33, and the node P are the same as those described in FIG. To do.

回路１１１は回路８３からの出力がＨｉｇｈの場合で、且つＣＫ１、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ１、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングとなる。そして、回路８３からの出力がＬｏｗの場合で、且つＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングとなる機能を有する回路である。   The circuit 111 outputs Low to nodeP when the output from the circuit 83 is High and any of CK1, CK2, and CK3 is High, and the output is floating when CK1, CK2, and CK3 are Low. . When the output from the circuit 83 is Low and CK2 is High, Low is output to nodeP, and when CK2 is Low, the circuit has a function of floating the output.

図１１接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート、回路８３の入力端子及び回路１１１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路８２の出力端子、容量素子３３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路８２の入力端子及び回路１１１の入力端子と接続され、入力端子５３は回路８２の入力端子及び回路１１１の入力端子と接続され、入力端子５４は回路８２の入力端子及び回路１１１の入力端子と接続されている。回路８３の出力端子は回路８２の入力端子、及び回路１１１の入力端子と接続されている。   11 will be described. The gate of the transistor 31 is connected to the input terminal 51, one of the source and the drain is connected to VDD, and the other of the source and the drain is one electrode of the capacitor 33, the gate of the transistor 32, the input terminal of the circuit 83, and The output terminal of the circuit 111, that is, nodeP is connected. One of the source and drain of the transistor 32 is connected to the input terminal 52, and the other of the source and drain is connected to the output terminal of the circuit 82, the other electrode of the capacitor 33, and the output terminal 55. The input terminal 52 is connected to the input terminal of the circuit 82 and the input terminal of the circuit 111, the input terminal 53 is connected to the input terminal of the circuit 82 and the input terminal of the circuit 111, and the input terminal 54 is connected to the input terminal of the circuit 82 and the circuit 111. Is connected to the input terminal. The output terminal of the circuit 83 is connected to the input terminal of the circuit 82 and the input terminal of the circuit 111.

図１１の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。   The operation of FIG. 11 will be described by dividing it into a period T1, a period T2, and a period T3 with reference to the timing chart of this embodiment shown in FIG. Further, as an initial state, the potentials of nodeP and OUT (1) are VSS.

期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路８３はｎｏｄｅＰの電位がＶｎ１となるため、回路８２の入力端子、及び回路８３の入力端子にＬｏｗを出力する。回路１１１は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈなとなるため、出力はフローティングとなる。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈなとなるため出力端子５５にＬｏｗを出力する。そして、容量素子３３には出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差が保持されている。   In the period T1, SSP is High, CK1 is Low, CK2 is Low, and CK3 is High. At this time, the potential of the gate of the transistor 31 is VDD, one of the source and the drain is VDD, and the other of the source and the drain is VSS. Therefore, the transistor 31 is turned on and the potential of the node P is VSS. Begin to rise from. The rise in the potential of nodeP stops when the potential becomes lower than VDD by the threshold voltage of the transistor 31, and the transistor 31 is turned off. The potential of nodeP at this time is set to Vn1. Since the potential of nodeP is Vn1, the circuit 83 outputs Low to the input terminal of the circuit 82 and the input terminal of the circuit 83. The output of the circuit 111 is floating because the output of the circuit 83 is Low, CK1 is Low, CK2 is Low, and CK3 is High. The circuit 82 outputs Low to the output terminal 55 because the output of the circuit 83 is Low, CK1 is Low, CK2 is Low, and CK3 is High. The capacitive element 33 holds a potential difference between VSS, which is the potential of the output terminal 55, and Vn1, which is the potential of the nodeP.

期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路８３はｎｏｄｅＰの電位がＶｎ１となるため回路８２の入力端子及び回路１１１の入力端子にＬｏｗを出力する。回路１１１は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲートの電位も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子５５の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。   In the period T2, SSP is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 31 is VSS, one of the source and the drain is VDD, and the other of the source and the drain is Vn1, and thus the transistor 31 is turned off. Since the potential of nodeP becomes Vn1, the circuit 83 outputs Low to the input terminal of the circuit 82 and the input terminal of the circuit 111. The output of the circuit 111 is floating because the output of the circuit 83 is Low, CK1 is High, CK2 is Low, and CK3 is Low. The output of the circuit 82 is floating because the output of the circuit 83 is Low, CK1 is High, CK2 is Low, and CK3 is Low. At this time, the potential of the gate of the transistor 32 is Vn1, the potential of one of the source and the drain is VDD, and the other of the source and the drain, that is, the potential of the output terminal 55 is VSS. The potential at the output terminal 55 begins to rise. Then, since the capacitor 33 connected between the gate of the transistor 32 and the other of the source and the drain maintains the potential difference held in the period T1, the gate potential of the other of the source and the drain is increased. At the same time, the potential increases. At this time, the potential of nodeP is set to Vn2. If the potential of nodeP rises to the sum of VDD and the threshold voltage of the transistor 32, the rise of the potential of the output terminal 55 stops at the same VDD as CK1. By so-called bootstrap operation, the potential of the output terminal 55 can be raised to VDD which is the high potential of CK1.

期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路１１１からＶＳＳが出力されるため、ＶＳＳとなり、回路８３は回路８２の入力端子にＨｉｇｈを出力する。ＯＵＴ（１）の電位も回路８２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。   In the period T3, SSP is Low, CK1 is Low, CK2 is High, and CK3 is Low. At this time, the potential of the nodeP is VSS because CK2 is High, and VSS is output from the circuit 111, so that the circuit 83 outputs High to the input terminal of the circuit 82. The potential of OUT (1) also becomes VSS because VSS is output from the circuit 82. At this time, the gate potential of the transistor 31 is VSS, one of the source and drain is VDD, the other of the source and drain is VSS, and the transistor 31 is turned off. The potential of the gate of the transistor 32 is VSS, one of the source and drain is VSS, the other of the source and drain is VSS, and the transistor 32 is turned off.

上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。   When SSP is input in the period T1, OUT (1) is output in the period T2 by the operations in the above-described periods T1, T2, and T3. That is, the shift register circuit is configured by connecting n stages of circuits 50 that output the SSP shifted by 1/3 period of the clock signal.

図１１に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路について図５８を参照して説明する。   Although the transistor used in the shift register circuit shown in FIG. 11 is a unipolar circuit composed of only N-channel transistors, it may be composed of only P-channel transistors. Of course, a P-channel transistor and an N-channel transistor may be combined. A shift register circuit in which all transistors are P-channel transistors will be described with reference to FIG.

図５８に示す回路構成において、正電源ＶＤＤ，負電源ＶＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５７２、回路５７３は図５７と同様なものを用いることができる。回路５８１はＣＫ１、ＣＫ２、ＣＫ３のうちいずれかがＬｏｗのときに出力端子５５にＨｉｇｈを出力する回路である。   58, the positive power supply VDD, the negative power supply VSS, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, the transistor 551, the transistor 552, and the capacitor 553 are the same as those in FIG. Can be used. The circuits 572 and 573 can be similar to those in FIG. The circuit 581 is a circuit that outputs High to the output terminal 55 when any one of CK1, CK2, and CK3 is Low.

図５８の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５８１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５７２の出力端子、容量素子５５３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路５７２の入力端子と接続されている。入力端子５３は回路５８１の入力端子、及び回路５７２の第１の入力端子と接続され、入力端子５４は回路５６２の第１のトランジスタの第２の入力端子と接続されている。   The connection relationship in FIG. 58 will be described. The gate of the transistor 551 is connected to the input terminal 51, one of the source and the drain is connected to the positive power supply VSS, and the other of the source and the drain is the one electrode of the capacitor 553, the gate of the transistor 552, and the output of the circuit 581. It is connected to a terminal, that is, nodeP. One of a source and a drain of the transistor 552 is connected to the input terminal 52, and the other of the source and the drain is connected to the output terminal of the circuit 572, the other electrode of the capacitor 553, and the output terminal 55. The input terminal 52 is connected to the input terminal of the circuit 572. The input terminal 53 is connected to the input terminal of the circuit 581 and the first input terminal of the circuit 572, and the input terminal 54 is connected to the second input terminal of the first transistor of the circuit 562.

なお、トランジスタ５５１のゲート、及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the gate of the transistor 551 and the source and drain of the transistor 552 may be connected to a power supply line, for example, a power supply line such as a positive power supply VDD or a negative power supply VSS, or another power supply line. It may be connected to other signal lines. The other of the source and the drain of the transistor 551 may be connected to a signal line. For example, the transistor 551 may be connected to a signal line such as CK1, CK2, CK3, or SSP, another signal line, or another power source. You may connect with a line.

図１１に示した１段目の回路５０を示したが、ｎ段目の回路５６について図５４を参照して説明する。図５４において、トランジスタ３１、トランジスタ３２、容量素子３３、回路１１１、回路８２、回路８３、入力端子５１、入力端子５２、入力端子５３、入力端子５４、及び出力端子５５は図１１で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。   Although the first-stage circuit 50 shown in FIG. 11 is shown, the n-th circuit 56 will be described with reference to FIG. 54, the transistor 31, the transistor 32, the capacitor 33, the circuit 111, the circuit 82, the circuit 83, the input terminal 51, the input terminal 52, the input terminal 53, the input terminal 54, and the output terminal 55 are those described in FIG. The same shall apply. The input signal input from the input terminal 51 is connected to the output terminal 55 of the previous stage circuit.

次に、図１２を参照して、図１１に示す回路１１１の構成の一例について説明する。   Next, an example of the configuration of the circuit 111 illustrated in FIG. 11 will be described with reference to FIG.

図１２に示す回路１１１に示すように、入力端子５２、入力端子５３、入力端子５４及びＯＵＴ（１）は図５及び図１１と同様なものとする。トランジスタ１２１、トランジスタ１２２、トランジスタ１２３、トランジスタ１２４、及びトランジスタ１２５はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。Ｖｏｕｔは回路１１１の出力である。   As shown in the circuit 111 shown in FIG. 12, the input terminal 52, the input terminal 53, the input terminal 54, and OUT (1) are the same as those shown in FIGS. The transistor 121, the transistor 122, the transistor 123, the transistor 124, and the transistor 125 are n-channel transistors and are formed using an amorphous semiconductor, a polycrystalline semiconductor, or a single crystal semiconductor. Vout is an output of the circuit 111.

図１２の接続関係について説明する。トランジスタ１２４のゲートはＶｏｕｔと接続され、トランジスタ１２４のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方はトランジスタ１２１のゲート接続されている。トランジスタ１２１のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。トランジスタ１２２のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。トランジスタ１２５のゲートはＶｏｕｔと接続され、ソースとドレインのうち一方は入力端子５４と接続され、ソースとドレインのうち他方はトランジスタ１２３のゲートと接続されている。トランジスタ１２３のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。   The connection relationship in FIG. 12 will be described. The gate of the transistor 124 is connected to Vout, one of the source and drain of the transistor 124 is connected to the input terminal 52, and the other of the source and drain is connected to the gate of the transistor 121. One of the source and the drain of the transistor 121 is connected to VSS, and the other of the source and the drain is connected to nodeP. The gate of the transistor 122 is connected to the input terminal 53, one of the source and the drain is connected to VSS, and the other of the source and the drain is connected to nodeP. The gate of the transistor 125 is connected to Vout, one of the source and the drain is connected to the input terminal 54, and the other of the source and the drain is connected to the gate of the transistor 123. One of a source and a drain of the transistor 123 is connected to VSS, and the other of the source and the drain is connected to nodeP.

図１２の動作について説明する。回路８３の出力から入力されるＶｏｕｔがＨｉｇｈの場合に、トランジスタ１２４及びトランジスタ１２５はオンして、トランジスタ１２１のゲートにＣＫ１の信号を伝達して、トランジスタ１２３のゲートにＣＫ３の信号を伝達する。ＶｏｕｔがＬｏｗの場合に、トランジスタ１２４及びトランジスタ１２５はオフして、トランジスタ１２１のゲートにはＣＫ１の信号は伝達されないため、前の状態を保持して、トランジスタ１２３のゲートにはＣＫ３の信号が伝達されないため、前の状態を保持する。ここで、トランジスタ１２４がオンして、且つ入力端子５２から入力されるＣＫ１がＨｉｇｈの場合に、トランジスタ１２１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ１がＬｏｗの場合に、トランジスタ１２１はオフして、ｎｏｄｅＰにはなにも出力されない。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ１２２はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ１２２はオフして、ｎｏｄｅＰにはなにも出力されない。トランジスタ１２５がオンして、且つ入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ１２３はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ３がＬｏｗの場合に、トランジスタ１２３はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路１１１は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２がＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングとなる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、図６３にＰチャネルトランジスタを用いた構成例に示している。   The operation of FIG. 12 will be described. When Vout input from the output of the circuit 83 is High, the transistor 124 and the transistor 125 are turned on, the signal of CK1 is transmitted to the gate of the transistor 121, and the signal of CK3 is transmitted to the gate of the transistor 123. When Vout is Low, the transistor 124 and the transistor 125 are turned off, and the signal of CK1 is not transmitted to the gate of the transistor 121. Therefore, the previous state is maintained and the signal of CK3 is transmitted to the gate of the transistor 123. Since it is not, keep the previous state. Here, when the transistor 124 is turned on and CK1 input from the input terminal 52 is High, the transistor 121 is turned on and VSS is output to the node P. When CK1 is Low, the transistor 121 is turned off. Thus, nothing is output to nodeP. When CK2 input from the input terminal 53 is High, the transistor 122 is turned on and VSS is output to the nodeP. When CK2 is Low, the transistor 122 is turned off and nothing is output to the nodeP. . When the transistor 125 is turned on and CK3 input from the input terminal 54 is High, the transistor 123 is turned on and VSS is output to the node P. When CK3 is Low, the transistor 123 is turned off. Nothing is output to nodeP. Thus, the circuit 111 outputs Low when the output of the circuit 83 is High and any of CK1, CK2, and CK3 is High, and outputs when the CK1, CK2, and CK3 are Low. Becomes floating. When the output from the circuit 83 is Low and CK2 is High, Low is output to the output terminal 55, and when CK2 is Low, the circuit has a function of floating the output. Further, the circuit configuration is not limited to the circuit configuration described, and any circuit configuration having the same function may be used. FIG. 63 shows a structural example using a P-channel transistor.

なお、トランジスタ１２４のソースとドレインのうち他方、及びトランジスタ１２１のゲート、トランジスタ１２２のゲート、トランジスタ１２５のソースとドレインのうち一方、及びトランジスタ１２３のゲートは、信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ１２１のソースとドレインのうち他方、トランジスタ１２２のソースとドレインのうち他方、及びトランジスタ１２３のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。   Note that the other of the source and the drain of the transistor 124, the gate of the transistor 121, the gate of the transistor 122, one of the source and the drain of the transistor 125, and the gate of the transistor 123 may be connected to a signal line. You may connect with signal lines, such as CK1, CK2, CK3, SSP, or other signal lines, or you may connect with another power supply line. The other of the source and the drain of the transistor 121, the other of the source and the drain of the transistor 122, and the other of the source and the drain of the transistor 123 may be connected to a signal line, for example, CK1, CK2, CK3, SSP. May be connected to other signal lines, or may be connected to other power supply lines.

以上のような、シフトレジスタ回路では、非動作期間において、ＣＫ１、ＣＫ２及びＣＫ３のうちいずれかがＨｉｇｈとなれば、出力端子５５、及びｎｏｄｅＰにＶＳＳを供給することができる。つまり、非選択期間における出力端子５５、及びｎｏｄｅＰには常時ＶＳＳが供給されているため、電位が安定し、ノイズを無くすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。   In the shift register circuit as described above, VSS can be supplied to the output terminal 55 and the node P if any of CK1, CK2, and CK3 becomes High during the non-operation period. That is, since the VSS is always supplied to the output terminal 55 and the node P in the non-selection period, the potential is stable, noise can be eliminated, and there is no transistor that is constantly turned on, so the characteristics deteriorate. This can be suppressed.

以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。   Hereinafter, some configuration examples and operation examples of the embodiment that can be changed will be described. In addition, the configuration example and the operation example described below are applicable to “means for solving the problem”, “best mode for carrying out the invention”, and “example”, and are described in the first embodiment. The changeable configuration example and operation example described in the above can be applied to the present embodiment.

図１２に示すように、トランジスタ１２１のゲートに入力される信号は、回路８２のトランジスタ９２のゲートに入力される信号と共通にしてもよい。こうすることで、トランジスタの数を減らすことができる。   As shown in FIG. 12, the signal input to the gate of the transistor 121 may be the same as the signal input to the gate of the transistor 92 of the circuit 82. In this way, the number of transistors can be reduced.

図１２に示すように、トランジスタ１２１のゲートは、トランジスタ１２４がオフのとき浮遊となる。そのため、トランジスタ１２１のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ１２１のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。   As shown in FIG. 12, the gate of the transistor 121 is floating when the transistor 124 is off. Therefore, although the potential is held in the gate capacitor of the transistor 121, a capacitor may be connected if the potential cannot be held. In that case, it is preferable to connect a capacitor between the gate of the transistor 121 and VDD or VSS.

図１２に示すように、トランジスタ１２３のゲートは、トランジスタ１２５がオフのとき浮遊となる。そのため、トランジスタ１２３のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ１２３のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。   As shown in FIG. 12, the gate of the transistor 123 is floating when the transistor 125 is off. Therefore, although the potential is held in the gate capacitor of the transistor 123, a capacitor may be connected if the potential cannot be held. In that case, it is desirable to connect a capacitor between the gate of the transistor 123 and VDD or VSS.

（第５の実施形態）
本実施形態は、第１の実施形態、乃至第４の実施形態で説明したシフトレジスタ回路を用いた場合の回路の構成の一例についていくつか説明する。 (Fifth embodiment)
In this embodiment, several examples of a circuit configuration in the case of using the shift register circuit described in the first to fourth embodiments are described.

第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路によって画素を走査するゲートドライバの構成例について図１３を参照して説明する。また、そのときのタイミングチャートを図１４に示す。   A configuration example of a gate driver that scans pixels with the shift register circuit described in the first to fourth embodiments will be described with reference to FIG. A timing chart at that time is shown in FIG.

図１３に示すゲートドライバ回路は第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１３１によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１３１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをゲート信号として画素へ伝達する。   The gate driver circuit shown in FIG. 13 includes the shift register circuit 131 described in the first to fourth embodiments. Then, OUT1 to OUTn which are output signals output from the shift register circuit 131 are transmitted to the pixels as gate signals via the gate signal lines G1 to Gn.

シフトレジスタ回路１３１は、制御信号であるＳＳＰ、ＣＫ１、ＣＫ２、及びＣＫ３が入力されており、タイミングは図１４に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されており、制御信号の振幅電圧は正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧となっている。図１４に示すようにＳＳＰが入力されると、ＯＵＴ１から順に選択される（以下、走査するともいう）。こうして、シフトレジスタ回路１３１の出力をそのままゲート信号として、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎに出力する。   The shift register circuit 131 is supplied with control signals SSP, CK1, CK2, and CK3, and the timing is the same as that of the first to fourth embodiments as shown in FIG. Further, a positive power supply VDD and a negative power supply VSS are input as power supplies, and the amplitude voltage of the control signal is an amplitude voltage corresponding to the positive power supply VDD and the negative power supply VSS. When SSP is input as shown in FIG. 14, selection is made in order from OUT1 (hereinafter also referred to as scanning). Thus, the output of the shift register circuit 131 is output as it is to the gate signal line G1 to the gate signal line Gn as a gate signal.

ここで、正電源ＶＤＤの電位は後に説明する画素のビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。   Here, it is desirable that the potential of the positive power supply VDD is higher than the maximum value of the video signal of a pixel described later, and the potential of the negative power supply VSS is lower than the minimum value of the video signal. By doing so, a video signal can be reliably written to a pixel, so that a display device with higher image quality can be provided.

図１３で説明したゲートドライバは、シフトレジスタ回路１３１の出力をそのままゲート信号として出力することを特徴としている。こうすることで、ゲートドライバ部分の面積が小さくなるので有利である。また、ゲートドライバ部分の素子数も少なくなるので、歩留まりを高くすることができるため有利である。   The gate driver described with reference to FIG. 13 is characterized in that the output of the shift register circuit 131 is directly output as a gate signal. This is advantageous because the area of the gate driver portion is reduced. In addition, the number of elements in the gate driver portion is reduced, which is advantageous because the yield can be increased.

第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路の出力信号の振幅電圧を変えて画素を走査するタイプのゲートドライバについて図１５を参照して説明する。また、そのときのタイミングチャートを図１６に示す。   A gate driver that scans pixels by changing the amplitude voltage of the output signal of the shift register circuit described in the first to fourth embodiments will be described with reference to FIG. FIG. 16 shows a timing chart at that time.

図１５に示すゲートドライバ回路は第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１５１及びレベルシフト回路１５２によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１５１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをレベルシフト回路１５２を介してゲート信号として画素へ伝達する。   The gate driver circuit shown in FIG. 15 includes the shift register circuit 151 and the level shift circuit 152 described in the first to fourth embodiments. Then, OUT1 to OUTn, which are output signals output from the shift register circuit 151, are transmitted to the pixels as gate signals via the level shift circuit 152 via the gate signal lines G1 to Gn.

図１５に示すレベルシフト回路１５２を図５０（ａ）及び（ｂ）を参照して説明する。また、図５０で説明するレベルシフト回路は図１５で示すレベルシフト回路１５２だけでなく、他の図、発明を実施するための最良の形態、及び実施例に適用することが可能である。   The level shift circuit 152 shown in FIG. 15 will be described with reference to FIGS. 50 (a) and 50 (b). 50 can be applied not only to the level shift circuit 152 shown in FIG. 15 but also to other drawings, the best mode for carrying out the invention, and the embodiment.

図５０（ａ）に示すように、シフトレジスタ回路１５１のｎ行目の出力であるＯＵＴ（ｎ）と、ＯＵＴ（ｎ）の振幅電圧の最大値よりも電位が高い電源ＶＤＤＨと負電源ＶＳＳと抵抗成分を含む抵抗素子５０２とトランジスタ５０１とをと少なくとも有している。トランジスタ５０１のゲートはＯＵＴ（ｎ）が入力され、ソースとドレインのうち一方は負電源ＶＳＳと接続され、ソースとドレインのうち他方は抵抗素子５０２の一方の端子、及びゲート信号線と接続され、抵抗素子５０２の他方の端子は電源ＶＤＤＨと接続されていることを特徴とするレベルシフト回路である。   As shown in FIG. 50A, OUT (n) that is the output of the nth row of the shift register circuit 151, the power supply VDDH and the negative power supply VSS that have a potential higher than the maximum value of the amplitude voltage of OUT (n) At least a resistance element 502 including a resistance component and a transistor 501 are included. OUT (n) is input to the gate of the transistor 501, one of the source and the drain is connected to the negative power supply VSS, and the other of the source and the drain is connected to one terminal of the resistance element 502 and the gate signal line, The other terminal of the resistor element 502 is connected to the power supply VDDH, which is a level shift circuit.

図５０（ｂ）に示すように、シフトレジスタ回路１５１のｎ行目の出力であるＯＵＴ（ｎ）と、ＯＵＴ（ｎ）の振幅電圧の最大値よりも電位が高い電源ＶＤＤＨと負電源ＶＳＳとトランジスタ５０３とトランジスタ５０４とインバータ回路５０５とを少なくとも有している。トランジスタ５０４のゲートはＯＵＴ（ｎ）が入力され、トランジスタ５０３のゲートはＯＵＴ（ｎ）がインバータ回路５０５を介すことで反転したＯＵＴ（ｎ）が入力されている。トランジスタ５０４のソースとドレインのうち一方は負電源ＶＳＳと接続され、トランジスタ５０３のソースとドレインのうち一方は電源ＶＤＤと接続されている。トランジスタ５０４のソースとドレインのうち他方、及びトランジスタ５０５のソースとドレインのうち他方はゲート信号線と接続されていることを特徴とするレベルシフト回路である。   As shown in FIG. 50B, OUT (n), which is the output of the nth row of the shift register circuit 151, the power supply VDDH and the negative power supply VSS having a potential higher than the maximum value of the amplitude voltage of OUT (n). At least a transistor 503, a transistor 504, and an inverter circuit 505 are included. OUT (n) is input to the gate of the transistor 504, and OUT (n) obtained by inverting OUT (n) through the inverter circuit 505 is input to the gate of the transistor 503. One of the source and the drain of the transistor 504 is connected to the negative power supply VSS, and one of the source and the drain of the transistor 503 is connected to the power supply VDD. The other of the source and the drain of the transistor 504 and the other of the source and the drain of the transistor 505 are connected to a gate signal line.

シフトレジスタ回路１５１は制御信号であるＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３が入力されており、タイミングは図１６に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されており、制御信号の振幅電圧は正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧となっている。図１６に示すようにＳＳＰが入力されると、ＯＵＴ１から順に選択される（以下、走査するともいう）。こうして、シフトレジスタ回路１５１の出力をレベルシフト回路１５２に入力することができる。また、このときのシフトレジスタ回路１５１の出力信号の振幅は、Ｈｉｇｈが正電源ＶＤＤの電位であり、Ｌｏｗが負電源ＶＳＳの電位である。   The shift register circuit 151 is supplied with control signals SSP, CK1, CK2, and CK3, and the timing is the same as in the first to fourth embodiments as shown in FIG. Further, a positive power supply VDD and a negative power supply VSS are input as power supplies, and the amplitude voltage of the control signal is an amplitude voltage corresponding to the positive power supply VDD and the negative power supply VSS. When SSP is input as shown in FIG. 16, selection is made in order from OUT1 (hereinafter also referred to as scanning). Thus, the output of the shift register circuit 151 can be input to the level shift circuit 152. Further, regarding the amplitude of the output signal of the shift register circuit 151 at this time, High is the potential of the positive power supply VDD, and Low is the potential of the negative power supply VSS.

レベルシフト回路１５２は入力されるシフトレジスタ回路１５１の出力信号の振幅電圧を変化する機能を持つ。例えば、Ｈｉｇｈが入力された場合は正電源ＶＤＤの電位から正電源ＶＤＤＨの電位、Ｌｏｗが入力された場合は負電源ＶＳＳの電位から負電源ＶＳＳＬの電位にしてゲート信号線に出力する。また、正電源ＶＤＤＨの電位は正電源ＶＤＤの電位よりも高く、負電源ＶＳＳＬの電位は負電源ＶＳＳの電位よりも低い電位となっている。また、Ｈｉｇｈのみ振幅電圧を変化させてもよいし、Ｌｏｗのみの振幅電圧を変化させてもよい。   The level shift circuit 152 has a function of changing the amplitude voltage of the output signal of the shift register circuit 151 that is input. For example, when High is input, the potential of the positive power supply VDD is changed to the potential of the positive power supply VDDH, and when Low is input, the potential of the negative power supply VSS is changed to the potential of the negative power supply VSSL and output to the gate signal line. Further, the potential of the positive power supply VDDH is higher than the potential of the positive power supply VDD, and the potential of the negative power supply VSSL is lower than the potential of the negative power supply VSS. Further, the amplitude voltage may be changed only for High, or the amplitude voltage for only Low may be changed.

ここで、正電源ＶＤＤＨの電位は後に説明する画素に入力するビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。   Here, it is desirable that the potential of the positive power supply VDDH be higher than the maximum value of a video signal input to a pixel, which will be described later, and the potential of the negative power supply VSS be lower than the minimum value of the video signal. By doing so, a video signal can be reliably written to a pixel, so that a display device with higher image quality can be provided.

図１５で説明したゲートドライバは、シフトレジスタ回路１５１の出力信号をレベルシフト回路１５２を介すことで、振幅電圧を変化させてゲート信号線に出力することを特徴としている。こうすることで、シフトレジスタ回路１５１は小さい振幅電圧の制御信号、及び電源で駆動することができ、消費電力を小さくすることができるため有利である。   The gate driver described with reference to FIG. 15 is characterized in that the output voltage of the shift register circuit 151 is output to the gate signal line by changing the amplitude voltage through the level shift circuit 152. This is advantageous because the shift register circuit 151 can be driven by a control signal having a small amplitude voltage and a power supply, and power consumption can be reduced.

第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路に入力する制御信号をレベルシフト回路を介してシフトレジスタ回路に入力するタイプのゲートドライバについて図１７を参照して説明する。また、そのときのタイミングチャートを図１８に示す。   A gate driver of a type in which a control signal input to the shift register circuit described in the first to fourth embodiments is input to the shift register circuit through the level shift circuit will be described with reference to FIG. A timing chart at that time is shown in FIG.

図１７に示すゲートドライバ回路は、第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１７１及びレベルシフト回路１７２によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１５１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをゲート信号として画素へ伝達する。   The gate driver circuit shown in FIG. 17 includes the shift register circuit 171 and the level shift circuit 172 described in the first to fourth embodiments. Then, OUT1 to OUTn, which are output signals output from the shift register circuit 151, are transmitted to the pixels as gate signals via the gate signal lines G1 to Gn.

レベルシフト回路１７２は入力される信号の振幅電圧を変化するための回路である。例えば、入力される信号のＨｉｇｈの電位をシフトレジスタ回路１７１の電源である正電源ＶＤＤの電位に変化させ、Ｌｏｗの電位を負電源ＶＳＳの電位に変えることができる。図１７の場合はレベルシフト回路１７２に入力される制御信号ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３の振幅電圧を正電源ＶＤＤ、及び負電源ＶＳＳに対応した振幅電圧に変えることができる。つまり、制御信号の振幅は小さい振幅、例えば既存の外部回路の振幅で入力し、レベルシフト回路１７２を介すことで制御信号の振幅電圧を正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧に買えてシフトレジスタ回路１７１に入力することができる。こうすることで、外部回路の振幅電圧の使用に関らず図１７に示すゲートドライバを駆動することができ、新たに外部回路を開発する必要が無く、表示装置としてのコストを下げることができるため有利である。   The level shift circuit 172 is a circuit for changing the amplitude voltage of the input signal. For example, the High potential of the input signal can be changed to the potential of the positive power supply VDD that is the power supply of the shift register circuit 171, and the Low potential can be changed to the potential of the negative power supply VSS. In the case of FIG. 17, the amplitude voltages of the control signals SSP, CK1, CK2, and CK3 input to the level shift circuit 172 can be changed to amplitude voltages corresponding to the positive power supply VDD and the negative power supply VSS. That is, the amplitude of the control signal is inputted with a small amplitude, for example, the amplitude of an existing external circuit, and the amplitude voltage of the control signal can be bought to an amplitude voltage corresponding to the positive power supply VDD and the negative power supply VSS through the level shift circuit 172. Can be input to the shift register circuit 171. By doing so, the gate driver shown in FIG. 17 can be driven regardless of the use of the amplitude voltage of the external circuit, and it is not necessary to newly develop an external circuit, and the cost as a display device can be reduced. Therefore, it is advantageous.

シフトレジスタ回路１７１は振幅電圧が正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧に変化したＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３が入力されており、タイミングは図１８に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されている。図１８に示すようにＳＳＰが入力されると、ＯＵＴ１からに選択される。こうして、シフトレジスタ回路１７１の出力をそのままゲート信号として、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎに出力する。つまり、ゲート信号を順に走査することになる。   The shift register circuit 171 receives SSP, CK1, CK2, and CK3 whose amplitude voltages have changed to amplitude voltages corresponding to the positive power supply VDD and the negative power supply VSS, and the timing is as shown in FIG. It is the same as that of the fourth embodiment. A positive power supply VDD and a negative power supply VSS are input as power supplies. When SSP is input as shown in FIG. 18, it is selected from OUT1. Thus, the output of the shift register circuit 171 is output as it is to the gate signal line G1 to the gate signal line Gn as a gate signal. That is, the gate signal is sequentially scanned.

ここで、正電源ＶＤＤの電位は後に説明する画素に入力するビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。   Here, it is desirable that the potential of the positive power supply VDD be higher than the maximum value of a video signal input to a pixel described later, and the potential of the negative power supply VSS be lower than the minimum value of the video signal. By doing so, a video signal can be reliably written to a pixel, so that a display device with higher image quality can be provided.

第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いたソースドライバ回路について図１９を参照して説明する。また、タイミングチャートを図２０に示す。   A source driver circuit using the shift register circuit described in the first to fourth embodiments will be described with reference to FIG. A timing chart is shown in FIG.

図１９に示すソースドライバ回路は、第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１９１及びスイッチング素子１９２によって構成されている。シフトレジスタ回路１９１の出力信号によって、スイッチ１９２は１列目であるＳＷ１からＳＷｍまで順にオンする。スイッチ１９２の一方の端子はビデオ信号を伝達しているビデオ信号線と接続され、スイッチ１９２の他方の端子はソース信号線と接続されているため、スイッチング素子１９２がオンするとソース信号線にビデオ信号を出力することができる。図２０に示すようにビデオ信号はオンとなる列のソース信号線に合わせて変わるため、全列で任意のビデオ信号をソース信号線に出力することができる。そして、ソース信号線は、画素に接続されているため、ビデオ信号を画素へ伝達することができる。   The source driver circuit shown in FIG. 19 includes the shift register circuit 191 and the switching element 192 described in the first to fourth embodiments. In accordance with the output signal of the shift register circuit 191, the switch 192 is sequentially turned on from SW1 to SWm in the first column. One terminal of the switch 192 is connected to a video signal line that transmits a video signal, and the other terminal of the switch 192 is connected to a source signal line. Therefore, when the switching element 192 is turned on, the video signal is transmitted to the source signal line. Can be output. As shown in FIG. 20, since the video signal changes in accordance with the source signal line of the column to be turned on, an arbitrary video signal can be output to the source signal line in all columns. Since the source signal line is connected to the pixel, the video signal can be transmitted to the pixel.

ここで、シフトレジスタ回路１９２の出力信号は、第１の実施形態乃至第４の実施形態で説明したように、ＨｉｇｈとＬｏｗの１ビットの信号であり、Ｈｉｇｈの電位は正電源ＶＤＤの電位、Ｌｏｗの電位は負電源ＶＳＳの電位となっている。スイッチング素子１９２はシフトレジスタ回路１９１の出力によって制御されているため、正電源ＶＤＤの電位及び負電源ＶＳＳの電位はビデオ信号に関らず確実にスイッチング素子１９２をオン、オフできる電位にしておく必用がある。つまり、正電源ＶＤＤの電位はビデオ信号の電位の最大値よりも高く、負電源ＶＳＳの電位はビデオ信号の電位の最小値よりも低く設定することが望ましい。また、シフトレジスタ回路１９１に入力される制御信号も同様に、正電源ＶＤＤの電位及び負電源ＶＳＳの電位に対応した振幅電圧にする必要がある。   Here, as described in the first to fourth embodiments, the output signal of the shift register circuit 192 is a 1-bit signal of High and Low, and the High potential is the potential of the positive power supply VDD, The low potential is the potential of the negative power supply VSS. Since the switching element 192 is controlled by the output of the shift register circuit 191, the potential of the positive power supply VDD and the potential of the negative power supply VSS must be set to a potential that can reliably turn the switching element 192 on and off regardless of the video signal. There is. That is, it is desirable that the potential of the positive power supply VDD is set higher than the maximum value of the video signal potential, and the potential of the negative power supply VSS is set lower than the minimum value of the video signal potential. Similarly, the control signal input to the shift register circuit 191 needs to have an amplitude voltage corresponding to the potential of the positive power supply VDD and the potential of the negative power supply VSS.

スイッチング素子１９２はＮチャネル型トランジスタを用いて構成することが望ましい。Ｎチャネル型トランジスタのゲートをシフトレジスタ回路１９１の出力と接続し、ソースとドレインのうち一方をビデオ信号線と接続し、ソースとドレインのうち他方をソース信号線と接続する。こうして、シフトレジスタ回路１９１の出力がＨｉｇｈのときはＮチャネル型トランジスタをオンして、ＬｏｗのときはＮチャネル型トランジスタをオフすることができる。スイッチング素子１９２をＮチャネル型トランジスタによって構成することで、アモルファスシリコンを用いてトランジスタを形成することが可能となる。つまり、Ｎチャネルトランジスタのみで構成されるシフトレジスタ回路とスイッチング素子１９２と画素部とを同一の基板で構成することができるため有利である。   The switching element 192 is preferably formed using an N-channel transistor. The gate of the N-channel transistor is connected to the output of the shift register circuit 191, one of the source and the drain is connected to the video signal line, and the other of the source and the drain is connected to the source signal line. Thus, the N-channel transistor can be turned on when the output of the shift register circuit 191 is High, and the N-channel transistor can be turned off when the output is Low. When the switching element 192 is formed using an N-channel transistor, a transistor can be formed using amorphous silicon. That is, it is advantageous because the shift register circuit including only the N-channel transistor, the switching element 192, and the pixel portion can be formed using the same substrate.

また、本発明において、スイッチング素子として適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いたトランジスタ、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが形成される基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などを自由に用いることができる。   In the present invention, the type of transistor that can be used as a switching element is not limited. A transistor using a non-single-crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a semiconductor substrate, or an SOI substrate is used. A MOS transistor, a junction transistor, a bipolar transistor, a transistor using an organic semiconductor or a carbon nanotube, and other transistors can be applied. There is no limitation on the type of the substrate over which the transistor is formed, and a single crystal substrate, an SOI substrate, a quartz substrate, a glass substrate, a resin substrate, or the like can be used freely.

トランジスタは単なるスイッチング素子として動作させるため、極性（導電型）は特に限定されず、Ｎ型トランジスタでもＰ型トランジスタでもどちらでもよい。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない特性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、チャネル形成領域とソース領域またはドレイン領域との間に低濃度で導電型を付与する不純物元素が添加された領域（ＬＤＤ領域という。）が設けられたトランジスタがある。   Since the transistor operates as a simple switching element, the polarity (conductivity type) is not particularly limited, and may be either an N-type transistor or a P-type transistor. However, in the case where it is desirable that the off-state current is small, it is desirable to use a transistor having characteristics with a small off-state current. As a transistor with low off-state current, there is a transistor in which a region to which an impurity element imparting a conductivity type is added at a low concentration (referred to as an LDD region) is provided between a channel formation region and a source or drain region.

また、トランジスタのソースの電位が低電位側電源に近い状態で動作する場合には、当該トランジスタはＮ型とするのが望ましい。反対に、トランジスタのソースの電位が高電位側電源に近い状態で動作する場合には、当該トランジスタはＰ型とするのが望ましい。このような構成とすることによって、トランジスタのゲートとソース間の電圧の絶対値を大きくできるので、当該トランジスタをスイッチとして動作させやすい。なお、Ｎ型トランジスタとＰ型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチング素子としてもよい。   In the case where the transistor operates in a state in which the potential of the source of the transistor is close to a low-potential-side power supply, the transistor is preferably N-type. On the other hand, when the transistor operates in a state where the source potential is close to the high-potential side power supply, the transistor is preferably P-type. With such a structure, the absolute value of the voltage between the gate and the source of the transistor can be increased, so that the transistor can be easily operated as a switch. Note that a CMOS switching element may be formed using both an N-type transistor and a P-type transistor.

図１９ではビデオ信号線を１本としているが、ビデオ信号線を複数としてもよい。例えば、ビデオ信号線を２本とした場合、シフトレジスタ回路１９１の出力信号によって２つのスイッチング素子１９２を制御し、それぞれのスイッチング素子１９２に別のビデオ信号線を接続する。こうして、２つのスイッチング素子１９２が同時にオンして、別のビデオ信号を別のソース信号線に出力することができる。つまり、同じ列数のソース信号線であれば、シフトレジスタ回路１９１の段数を半分にすることができるためシフトレジスタ回路１９１を形成するための面積を小さくすることができるため有利である。また、全体的に素子数も減るため歩留まりの向上なども期待できる。   Although only one video signal line is shown in FIG. 19, a plurality of video signal lines may be used. For example, when the number of video signal lines is two, two switching elements 192 are controlled by the output signal of the shift register circuit 191, and another video signal line is connected to each switching element 192. In this manner, the two switching elements 192 can be turned on simultaneously, and another video signal can be output to another source signal line. That is, if the number of source signal lines is the same, the number of stages of the shift register circuit 191 can be halved, which is advantageous because the area for forming the shift register circuit 191 can be reduced. In addition, since the number of elements is reduced as a whole, an improvement in yield can be expected.

図１９に示すように、シフトレジスタ回路１９１の出力とスイッチング素子１９２との間にレベルシフト回路を追加してもよい。こうすることで、シフトレジスタ回路１９１は小さい振幅電圧で動作させ、レベルシフト回路によってシフトレジスタ回路１９１の出力信号を大きくしてスイッチング素子１９２に入力することができる。つまり、シフトレジスタ回路１９１を小さい振幅電圧で動作させることで消費電力を小さくすることができる。そして、シフトレジスタ回路１９１の出力信号をレベルシフト回路を介してスイッチング素子１９２に入力することで、ビデオ信号よりも振幅電圧が大きくすることができる。   As shown in FIG. 19, a level shift circuit may be added between the output of the shift register circuit 191 and the switching element 192. Thus, the shift register circuit 191 can be operated with a small amplitude voltage, and the output signal of the shift register circuit 191 can be increased and input to the switching element 192 by the level shift circuit. That is, the power consumption can be reduced by operating the shift register circuit 191 with a small amplitude voltage. Then, by inputting the output signal of the shift register circuit 191 to the switching element 192 via the level shift circuit, the amplitude voltage can be made larger than that of the video signal.

図１９に示すように、シフトレジスタ回路１９１に入力する制御信号はレベルシフト回路を介してしてもよい。こうすることで、既存の外部回路を使用して本発明の表示装置を駆動することができる。また、さらにシフトレジスタ回路１９１の出力にレベルシフト回路を接続してもよい。   As shown in FIG. 19, the control signal input to the shift register circuit 191 may be sent via a level shift circuit. Thus, the display device of the present invention can be driven using an existing external circuit. Further, a level shift circuit may be connected to the output of the shift register circuit 191.

（第６の実施形態）
本実施形態では第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いたゲートドライバ、及びソースドライバを用いた表示装置の構成例についていくつか説明する。 (Sixth embodiment)
In this embodiment, several structural examples of a display device using a gate driver and a source driver using the shift register circuit described in the first to fourth embodiments will be described.

第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路をゲートドライバとして用いた場合の表示装置の構成例を図２１を参照して説明する。また、便宜上、制御信号線、電源線、対向電極などは図示していないが、必要に応じて追加することができる。ゲートドライバも必要に応じて追加することもできる。また、図２１で説明するゲートドライバは第５の実施形態で説明したゲートドライバを用いるとよい。   An example of a structure of a display device in the case where the shift register circuit described in the first to fourth embodiments is used as a gate driver will be described with reference to FIG. Further, for convenience, a control signal line, a power supply line, a counter electrode, and the like are not shown, but can be added as necessary. Gate drivers can be added as needed. The gate driver described in FIG. 21 may be the gate driver described in the fifth embodiment.

図２１に示す表示装置は、ゲートドライバ２１２、画素２１１、ゲート信号線Ｇ１、乃至ゲート信号線Ｇｎ、ソース信号線Ｓ１、乃至ソース信号線Ｓｍで構成されている。ゲートドライバ２１２の出力であるゲート信号を伝達するためのゲート信号線と外部回路から伝達されるビデオ信号を伝達するためのソース信号線によって画素２１１が制御されている。   The display device illustrated in FIG. 21 includes a gate driver 212, a pixel 211, a gate signal line G1, a gate signal line Gn, a source signal line S1, and a source signal line Sm. The pixel 211 is controlled by a gate signal line for transmitting a gate signal which is an output of the gate driver 212 and a source signal line for transmitting a video signal transmitted from an external circuit.

画素２１１は液晶素子、ＦＥＤ素子やＥＬ素子などの発光素子などの表示素子を有し、それらを制御するためのスイッチング素子、トランジスタとビデオ信号やトランジスタのしきい値電圧を保持するための容量素子などを含むことができる。   The pixel 211 has a display element such as a liquid crystal element, a light emitting element such as an FED element or an EL element, a switching element for controlling them, a transistor and a capacitor element for holding a video signal and a threshold voltage of the transistor Etc. can be included.

ゲートドライバ２１２はどの画素２１１にビデオ信号を書き込むかを選択するゲート信号を出力するゲートドライバ回路である。ビデオ信号の書き込みを選択する場合は、ゲート信号線Ｇ１からゲート信号線Ｇｎまで順に選択する。また、ゲート信号線から画素に伝達される振幅電圧はビデオ信号の電位の最大値、及び最小値よりも大きい振幅電圧としておくことが望ましい。また、ビデオ信号が電流の場合は流れる電流によって決定されるソース信号線の電位の最大値、及び最小値よりも大きい振幅電圧としておくことが望ましい。また、ゲート信号線を選択するとはゲートドライバ２１２からＨｉｇｈを出力することいい、ゲート信号線を選択していない期間はＬｏｗを出力している。   The gate driver 212 is a gate driver circuit that outputs a gate signal for selecting which pixel 211 the video signal is written to. When video signal writing is selected, the gate signal line G1 to the gate signal line Gn are selected in order. The amplitude voltage transmitted from the gate signal line to the pixel is preferably set to an amplitude voltage larger than the maximum value and the minimum value of the potential of the video signal. When the video signal is a current, it is desirable to set the amplitude voltage higher than the maximum value and the minimum value of the potential of the source signal line determined by the flowing current. When the gate signal line is selected, High is output from the gate driver 212, and Low is output during a period when the gate signal line is not selected.

ソース信号線Ｓ１、乃至ソース信号線Ｓｍは外部回路から入力されるビデオ信号を画素に伝達するためのソース信号線である。ビデオ信号はアナログ信号で入力されてもよいし、デジタル信号で入力されてもよし、電流で入力されてもよいし、電圧で入力されてもよい。また、ビデオ信号を出力するソースドライバを内部回路として形成し、ソースドライバの出力をソース信号線に出力してもよい。また、ソース信号線に入力されるビデオ信号は全列同時にビデオ信号を伝達する線順次駆動で入力してもよいし、１列、若しくはビデオ信号を分割して複数列ずつ入力する点順次駆動で入力してもよい。   The source signal lines S1 to Sm are source signal lines for transmitting video signals input from an external circuit to the pixels. The video signal may be input as an analog signal, may be input as a digital signal, may be input as a current, or may be input as a voltage. Further, a source driver that outputs a video signal may be formed as an internal circuit, and the output of the source driver may be output to the source signal line. Further, the video signal input to the source signal line may be input by line sequential driving for transmitting the video signal simultaneously in all columns, or by dot sequential driving in which the video signal is divided and input by a plurality of columns. You may enter.

ソースドライバを内部を内部回路として形成した場合の構成例を図２２に示す。図２２に示すように、画素２１１、ゲートドライバ２１２、ゲート信号線、及びソース信号線は図２１と同様なものを用いることができる。ソースドライバ２２１はビデオ信号を出力するためのソースドライバであり、点順次駆動、又は線順次駆動によってビデオ信号を出力する。また、ソースドライバ２２１の構成は第５の実施形態で説明したソースドライバの構成を用いてもよい。   FIG. 22 shows a configuration example when the source driver is formed as an internal circuit. As shown in FIG. 22, the pixel 211, the gate driver 212, the gate signal line, and the source signal line can be the same as those in FIG. The source driver 221 is a source driver for outputting a video signal, and outputs a video signal by dot sequential driving or line sequential driving. Further, the configuration of the source driver 221 may be the configuration of the source driver described in the fifth embodiment.

図２１に示す表示装置の構成例に示すように、ｍ列のソース信号線に対して、ｍ個のビデオ信号を入力する必要がある。表示装置が高解像化、大型化した場合はそれに伴いビデオ信号の数、つまり外部回路かＦＰＣなどを介して入力される端子数が大幅に増大することが予想される。そこで、あるゲート信号線をゲートドライバで選択（Ｈｉｇｈを出力）している期間を複数に分割し、その分割した期間において別のソース信号線にビデオ信号を出力する。こうして、ビデオ信号が入力される端子数を減らすことを特徴としたビデオ信号入力部の構成例について図４６を参照して説明する。また、図４６のタイミングチャートを図４７に示す。   As shown in the configuration example of the display device illustrated in FIG. 21, it is necessary to input m video signals to m columns of source signal lines. As the display device becomes higher resolution and larger, it is expected that the number of video signals, that is, the number of terminals input via an external circuit or FPC, will increase significantly. Therefore, a period in which a gate signal line is selected by a gate driver (outputs High) is divided into a plurality of periods, and a video signal is output to another source signal line in the divided period. An example of the structure of the video signal input unit, which is characterized by reducing the number of terminals to which video signals are input, will be described with reference to FIG. A timing chart of FIG. 46 is shown in FIG.

図４６は図２１に示す表示装置のビデオ信号入力部の一例を示しており、図示していない他の箇所、例えば画素２１１、ゲートドライバ２１２などは同様なものを用いることができる。図４６は、ソース信号線をＲＧＢに分けた場合の構成例について説明する。また、便宜上ビデオ信号の入力端子は２端子、ソース信号線は６本しているが、これに限定されることはなく必用に応じて変更することができる。   FIG. 46 shows an example of the video signal input unit of the display device shown in FIG. 21, and other parts not shown, for example, the pixel 211 and the gate driver 212 can be the same. FIG. 46 illustrates a configuration example in which source signal lines are divided into RGB. Further, for convenience, there are two video signal input terminals and six source signal lines, but the present invention is not limited to this and can be changed as necessary.

図４６に示すように、制御信号線Ｒ、制御信号線Ｇ、制御信号線Ｂ、ビデオ信号入力端子Ｓ１（ＲＧＢ）、及びビデオ信号入力端子Ｓ２（ＲＧＢ）は制御信号を外部から入力する入力端子である。スイッチング素子ＳＷ１Ｒ、及びスイッチング素子ＳＷ２Ｒは制御信号線Ｒによってオン、オフが制御されるスイッチング素子である。スイッチング素子ＳＷ１Ｇ、及びスイッチング素子ＳＷ２Ｇは制御信号線Ｇによってオン、オフが制御されるスイッチング素子である。スイッチング素子ＳＷ１Ｂ、及びスイッチング素子ＳＷ２Ｂは制御信号線Ｂによってオン、オフが制御されるスイッチング素子である。ソース信号線Ｓ１−Ｒ、ソース信号線Ｓ１−Ｇ、ソース信号線Ｓ１−Ｂ、ソース信号線Ｓ２−Ｒ、ソース信号線Ｓ２−Ｇ、及びソース信号線Ｓ２−Ｂはビデオ信号を画素に伝達するためのソース信号線である。   As shown in FIG. 46, the control signal line R, control signal line G, control signal line B, video signal input terminal S1 (RGB), and video signal input terminal S2 (RGB) are input terminals for inputting control signals from the outside. It is. The switching element SW1R and the switching element SW2R are switching elements whose on / off is controlled by the control signal line R. The switching element SW1G and the switching element SW2G are switching elements whose on / off is controlled by the control signal line G. The switching element SW1B and the switching element SW2B are switching elements that are controlled to be turned on and off by the control signal line B. The source signal line S1-R, the source signal line S1-G, the source signal line S1-B, the source signal line S2-R, the source signal line S2-G, and the source signal line S2-B transmit a video signal to the pixel. This is a source signal line.

図４６の接続関係について説明する。ビデオ信号入力端子Ｓ１（ＲＧＢ）はスイッチング素子ＳＷ１Ｒの一方の端子、スイッチング素子ＳＷ１Ｇの一方の端子、及びスイッチング素子ＳＷ１Ｂの一方の端子が接続されている。スイッチング素子ＳＷ１Ｒの他方の端子はソース信号線Ｓ１−Ｒと接続され、スイッチング素子ＳＷ１Ｇの他方の端子はソース信号線Ｓ１−Ｇと接続され、及びスイッチング素子ＳＷ１Ｂの他方の端子はソース信号線Ｓ１−Ｂと接続されている。ビデオ信号入力端子Ｓ２（ＲＧＢ）、スイッチング素子ＳＷ２Ｒ、スイッチング素子ＳＷ２Ｇ、スイッチング素子ＳＷ２Ｂ、ソース信号線Ｓ１−Ｒ、ソース信号線Ｓ１−Ｇ、及びソース信号線Ｓ１−Ｂも同様に接続されている。   The connection relationship in FIG. 46 will be described. The video signal input terminal S1 (RGB) is connected to one terminal of the switching element SW1R, one terminal of the switching element SW1G, and one terminal of the switching element SW1B. The other terminal of the switching element SW1R is connected to the source signal line S1-R, the other terminal of the switching element SW1G is connected to the source signal line S1-G, and the other terminal of the switching element SW1B is the source signal line S1-R. B is connected. The video signal input terminal S2 (RGB), the switching element SW2R, the switching element SW2G, the switching element SW2B, the source signal line S1-R, the source signal line S1-G, and the source signal line S1-B are similarly connected.

スイッチング素子ＳＷ１Ｒ、スイッチング素子ＳＷ１Ｇ、スイッチング素子ＳＷ１Ｂ、スイッチング素子ＳＷ２Ｒ、スイッチング素子ＳＷ２Ｇ、スイッチング素子ＳＷ２Ｂは、例えばＮチャネル型トランジスタを用いて構成することができる。Ｎチャネル型トランジスタのソースとドレインのうち一方をビデオ入力端子Ｓ１（ＲＧＢ）と接続し、ソースとドレインのうち他方をソース信号線Ｓ１−Ｒと接続し、ゲートを制御信号線Ｒと接続することでスイッチング素子としての機能を有することができる。スイッチング素子をＮチャネル型トランジスタで構成することによって、非結晶半導体を用いて構成することが容易となり、低コスト、大型化に有利である。また、これに限らず、Ｎチャネル型トランジスタとＰチャネル型トランジスタを並列に接続する一般的なアナログスイッチを用いてもよいし、オン、オフが制御できる素子、又は回路であればなんでもよい。   The switching element SW1R, the switching element SW1G, the switching element SW1B, the switching element SW2R, the switching element SW2G, and the switching element SW2B can be configured using, for example, N-channel transistors. One of the source and drain of the N-channel transistor is connected to the video input terminal S1 (RGB), the other of the source and drain is connected to the source signal line S1-R, and the gate is connected to the control signal line R. It can have a function as a switching element. By configuring the switching element with an N-channel transistor, it is easy to configure using an amorphous semiconductor, which is advantageous for low cost and large size. The present invention is not limited to this, and a general analog switch in which an N-channel transistor and a P-channel transistor are connected in parallel may be used, or any element or circuit that can be controlled to be turned on and off.

図４７に、ｎ行目、ｎ＋１行行目の画素２１１にビデオ信号を書き込む場合のタイミングチャートについて説明する。上記説明したようにｎ行目にビデオ信号を書き込む期間（以下、１ゲート選択期間ともいう）を３つに分割している。ビデオ信号入力端子Ｓ１（ＲＧＢ）であれば、順にビデオ信号Ｓ１−Ｒｎ、ビデオ信号Ｓ１−Ｇｎ、ビデオ信号Ｓ１−Ｂｎが外部回路から入力される。このビデオ信号の変化に対応してスイッチング素子のオン、オフを制御することで１つのビデオ信号入力端子で上記３本のソース信号線にビデオ信号を出力することができる。こうして、ビデオ信号入力端子の端子数を減らすことができる。   FIG. 47 illustrates a timing chart in the case of writing a video signal to the pixels 211 in the n-th row and the (n + 1) -th row. As described above, the period during which the video signal is written in the nth row (hereinafter also referred to as one gate selection period) is divided into three. In the case of the video signal input terminal S1 (RGB), the video signal S1-Rn, the video signal S1-Gn, and the video signal S1-Bn are sequentially input from the external circuit. By controlling on / off of the switching element in response to the change of the video signal, the video signal can be output to the three source signal lines at one video signal input terminal. Thus, the number of video signal input terminals can be reduced.

図４６に示した駆動方法は、非結晶半導体を用いたトランジスタによって構成されるゲートドライバと画素とを同一基板に形成された表示装置にとって有効な手段となる。ｍ行ｎ列の画素とソース信号線及びゲート信号線のみを形成するような表示装置の場合は、少なくとも外部回路と接続するための端子をｍ×ｎ端子必要となる。ゲートドライバ画素を同一の基板上に形成する場合、入力端子はゲートドライバを駆動する制御信号、及び電源を入力する端子とｎ行分のｎ端子必要である。つまり、ほぼｎ端子の入力端子が必要がある。ここで、図４６に示すように、ｎ端子を（１／３）ｎ端子にすることができれば外部回路の規模を減らすことができる。   The driving method shown in FIG. 46 is an effective means for a display device in which a gate driver including a transistor using an amorphous semiconductor and a pixel are formed over the same substrate. In the case of a display device in which only m rows and n columns of pixels, a source signal line, and a gate signal line are formed, at least terminals for connecting to an external circuit are required. When the gate driver pixel is formed on the same substrate, the input terminal needs a control signal for driving the gate driver and a terminal for inputting power and n terminals for n rows. That is, almost n input terminals are required. Here, as shown in FIG. 46, if the n terminal can be changed to the (1/3) n terminal, the scale of the external circuit can be reduced.

図２１に示す動作について説明する。上記説明したようにゲートドライバ２１２によって選択された行の画素２１１にビデオ信号を書き込むことができる。そして、画素２１１は書き込まれたビデオ信号に従ってどの程度発光するか、又はどの程度光を透過するかを決定する。そして、ゲートドライバ２１２による選択が終わると、次に選択に選択されるまで、容量素子、又は表示素子の容量を用いてビデオ信号を保持することで、発光輝度、又は透過率を保持する。こうして、アクティブマトリクス駆動を実現することができる。   The operation shown in FIG. 21 will be described. As described above, a video signal can be written to the pixel 211 in the row selected by the gate driver 212. Then, the pixel 211 determines how much light is emitted or how much light is transmitted according to the written video signal. Then, when selection by the gate driver 212 is completed, the light emission luminance or transmittance is held by holding the video signal using the capacitance of the capacitor or the display element until the next selection. Thus, active matrix driving can be realized.

図２１、図２２、及び図４６に示す表示装置の構成例に示すように、対向にゲートドライバを配置した表示装置の構成例について図４９を参照して説明する。図４９は図示していないがソース信号線、及び画素２１１が配置されている。   As shown in the configuration example of the display device shown in FIGS. 21, 22, and 46, a configuration example of a display device in which gate drivers are arranged opposite to each other will be described with reference to FIG. Although not shown in FIG. 49, source signal lines and pixels 211 are arranged.

図４９に示すように、ゲートドライバ２１２は同一のタイミングでゲート信号を出力するゲートドライバであり、お互いの出力が同じ行で接続されていることを特徴としている。このゲートドライバ２１２は図２１、及び図２２で説明したゲートドライバ２１２と同様なものを用いることができる。   As shown in FIG. 49, the gate driver 212 is a gate driver that outputs a gate signal at the same timing, and is characterized in that their outputs are connected in the same row. The gate driver 212 can be the same as the gate driver 212 described with reference to FIGS.

図４９に示すように、１本のゲート信号線を対向に配置されたゲートドライバ２１２によって駆動する駆動方法は、ゲートドライバ２１２の構成に関らず、非結晶半導体で構成するトランジスタを用いてゲートドライバ２１２を構成した場合に有利である。非結晶半導体で構成するトランジスタは電荷の移動度が小さく、能力的には多結晶半導体、及び単結晶半導体に比べ大きく劣る。しかしながら、製造プロセスが容易であり、大型化に向いているため、内部回路の一部、例えばゲートドライバを画素が設けられた基板と同一の基板上に設けた表示装置の開発が進められている。しかしながら、非結晶半導体で構成されたトランジスタを用いてゲートドライバを形成する場合、トランジスタの能力が低いために、チャネル幅を広く持ったトランジスタが必要となっていた。そのため、ゲートドライバを形成する面積が大きくなり、狭額縁化、高解像化が困難になっていた。そこで、図４９に示すように、対向に配置された２つのゲートドライバによって１つのゲート信号線を駆動することで、電流能力が低くても、ゲート信号線を正常に走査することができる。   As shown in FIG. 49, the driving method for driving one gate signal line by the gate driver 212 arranged opposite to the gate driver 212 is not limited to the configuration of the gate driver 212, and a gate is formed using a transistor formed of an amorphous semiconductor. This is advantageous when the driver 212 is configured. A transistor formed using an amorphous semiconductor has a small charge mobility and is far inferior in performance to a polycrystalline semiconductor and a single crystal semiconductor. However, since the manufacturing process is easy and suitable for an increase in size, development of a display device in which a part of an internal circuit, for example, a gate driver is provided on the same substrate as a substrate provided with pixels is being developed. . However, when a gate driver is formed using a transistor formed of an amorphous semiconductor, a transistor having a wide channel width is required because the capability of the transistor is low. Therefore, the area for forming the gate driver is increased, and it is difficult to narrow the frame and increase the resolution. Therefore, as shown in FIG. 49, by driving one gate signal line by two gate drivers arranged opposite to each other, the gate signal line can be normally scanned even if the current capability is low.

図４９に示すように説明したゲートドライバは第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いていなくてもよい。特にトランジスタの能力が低い非結晶半導体で構成されるトランジスタを用いて形成されたゲートドライバを一体形成する表示装置に示すように有利である。   The gate driver described as shown in FIG. 49 does not need to use the shift register circuit described in the first to fourth embodiments. In particular, it is advantageous as shown in a display device in which a gate driver formed using a transistor formed of an amorphous semiconductor having a low transistor capability is integrally formed.

以下に図２１、図２２及び図４６で示した画素２１１の構成例についていくつか説明する。   Hereinafter, several structural examples of the pixel 211 illustrated in FIGS. 21, 22, and 46 will be described.

液晶素子を用いた画素２１１の構成例にいて図２３を参照して説明する。   A configuration example of the pixel 211 using a liquid crystal element will be described with reference to FIG.

図２３に示す画素２１１に示すように、トランジスタ２３１、２つの電極を持つ容量素子２３２、２つの電極を持つ液晶素子２３３、液晶素子の他方の電極である対向電極２３４、ソース信号線、ゲート信号線、及び容量素子２３２の他方の電極であるコモン線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電圧を伝達するものとする。   As shown in a pixel 211 in FIG. 23, a transistor 231, a capacitor 232 having two electrodes, a liquid crystal element 233 having two electrodes, a counter electrode 234 which is the other electrode of the liquid crystal element, a source signal line, a gate signal And a common line that is the other electrode of the capacitor 232. The source signal line and the gate signal line are the same as those described with reference to FIGS. The source signal line transmits an analog signal voltage as a video signal.

トランジスタ２３１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２３１がオンとなったときにソース信号線と液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極とが電気的に接続され、ソース信号線から伝達されるビデオ信号を液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極にそのまま伝達する。そして、トランジスタ２３１がオフとなってソース信号線と液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極とが電気的に非接続状態となり、容量素子２３２の一方の電極、及び液晶素子２３３の一方の電極への電荷の供給、移動はなくなる。   The transistor 231 is an N-channel transistor that operates as a switch. The transistor 231 is turned on when the potential of the gate signal line becomes High, and turned off when the potential becomes Low. When the transistor 231 is turned on, the source signal line is electrically connected to one electrode of the liquid crystal element 233 and one electrode of the capacitor 232, and a video signal transmitted from the source signal line is transmitted to the liquid crystal element 233. The signal is transmitted as it is to one of the electrodes and one electrode of the capacitor 232. Then, the transistor 231 is turned off, and the source signal line, one electrode of the liquid crystal element 233, and one electrode of the capacitor 232 are electrically disconnected, and one electrode of the capacitor 232 and the liquid crystal element Supply or movement of charge to one electrode of 233 is eliminated.

容量素子２３２はソース信号線からオンしたトランジスタ２３１を介して伝達されるビデオ信号を保持するための容量素子である。容量素子２３２の他方の電極を定電位であるコモン線と接続されているため、一方の電極に印加される電位を一定期間保持することができる。また、容量素子２３２の他方の電極は動作時に一定の電位となっていればどこに接続されてもよい。例えば、前行のゲート信号線に接続しておくとよい。前行のゲート信号線は走査された直後であるため、ほぼ全行走査期間においてＬｏｗとなり、定電位となっているため、コモン線の代わりとして利用することができる。   The capacitor 232 is a capacitor for holding a video signal transmitted from the source signal line through the transistor 231 turned on. Since the other electrode of the capacitor 232 is connected to the common line having a constant potential, the potential applied to the one electrode can be held for a certain period. Further, the other electrode of the capacitor 232 may be connected anywhere as long as it has a constant potential during operation. For example, it may be connected to the previous gate signal line. Since the gate signal line in the previous row is immediately after being scanned, it is low in almost the entire row scanning period and has a constant potential, so that it can be used instead of the common line.

液晶素子２３３は他方の電極は定電位である対向電極２３４と接続されており、一方の電極と対向電極２３４との電位差によって、光の透過率が変わる液晶素子である。液晶素子２３３の一方の電極の電位はソース信号線、及びトランジスタ２３１を介して伝達されるビデオ信号によって決定するため、ビデオ信号の電位によって液晶素子２３３の透過率が決定する。また、液晶素子２３３を用いた表示装置の場合は、バックライトを用いることができるし、反射電極を用いることができるし、バックライト、及び反射電極を併用して用いることができる。液晶素子２３３は容量成分を持っており、ビデオ信号を保持するための十分な容量成分を液晶素子２３３が持つ場合には、容量素子２３２、及びコモン線は設けない構成としてもよい。   The liquid crystal element 233 is a liquid crystal element in which the other electrode is connected to the counter electrode 234 having a constant potential, and the light transmittance changes depending on the potential difference between the one electrode and the counter electrode 234. Since the potential of one electrode of the liquid crystal element 233 is determined by the video signal transmitted through the source signal line and the transistor 231, the transmittance of the liquid crystal element 233 is determined by the potential of the video signal. In the case of a display device using the liquid crystal element 233, a backlight can be used, a reflective electrode can be used, or the backlight and the reflective electrode can be used in combination. The liquid crystal element 233 has a capacitive component. When the liquid crystal element 233 has a sufficient capacitive component for holding a video signal, the capacitive element 232 and the common line may not be provided.

発光素子を用いた画素２１１の構成例について図３８を参照して説明する。   A structural example of the pixel 211 using a light-emitting element is described with reference to FIGS.

図３８に示す画素２１１に示すように、トランジスタ２４１、トランジスタ２４２、２つの電極を持つ容量素子２４３、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２及び図４６で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電圧、又は１ビットのデジタル信号電圧を伝達するものとする。   As shown in a pixel 211 in FIG. 38, a transistor 241, a transistor 242, a capacitor 243 having two electrodes, a light emitting element 244 having two electrodes, a counter electrode 245 which is the other electrode of the light emitting element 244, a power supply line , Source signal lines, and gate signal lines. The source signal line and the gate signal line are the same as those described with reference to FIGS. The source signal line transmits an analog signal voltage or a 1-bit digital signal voltage as a video signal.

トランジスタ２４１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨＩｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２４１がオンとなったときにソース信号線とトランジスタ２４２のゲート及び容量素子２４３の一方の電極が電気的に接続され、ソース信号線から伝達されるビデオ信号をトランジスタ２４２のゲート及び容量素子２４３の一方の電極にそのまま伝達する。そして、トランジスタ２４１がオフとなってソース信号線とトランジスタ２４２のゲート及び容量素子２４３の一方の電極とが電気的に非接続状態となり、トランジスタ２４２のゲート及び容量素子２４３の一方の電極への電荷の供給、移動はなくなる。   The transistor 241 is an N-channel transistor that operates as a switch. The transistor 241 is turned on when the potential of the gate signal line becomes HIgh and turned off when the potential becomes low. When the transistor 241 is turned on, the source signal line is electrically connected to the gate of the transistor 242 and one electrode of the capacitor 243, and a video signal transmitted from the source signal line is transmitted to the gate of the transistor 242 and the capacitor 243. It is transmitted to one of the electrodes as it is. Then, the transistor 241 is turned off and the source signal line, the gate of the transistor 242 and one electrode of the capacitor 243 are electrically disconnected, and the charge to the gate of the transistor 242 and one electrode of the capacitor 243 is reduced. Supply and movement will be lost.

トランジスタ２４２は飽和領域及び線形領域で動作するＮチャネル型トランジスタであり、飽和領域で動作する場合はゲートに印加される電位によって流れる電流が決定し、線形領域で動作する場合はゲートに印加される電位によってオン、オフが決定する駆動トランジスタである。また、電源線は定電位であり、対向電極２４５よりも高い電位となっているため、ソースが容量素子２４３の他方の電極側、ドレインが電源線側となる。   The transistor 242 is an N-channel transistor that operates in a saturation region and a linear region. When operating in the saturation region, a current that flows is determined by a potential applied to the gate, and when operating in the linear region, it is applied to the gate. This is a driving transistor that is turned on and off by the potential. Further, since the power supply line has a constant potential and is higher than the counter electrode 245, the source is on the other electrode side of the capacitor 243 and the drain is on the power supply line side.

容量素子２４３はソース信号線からオンしたトランジスタ２４１を介して伝達されるビデオ信号を保持するための容量素子である。容量素子２４３の一方の電極はトランジスタ２４２のゲートと接続され、他方の電極はトランジスタ２４２のソースと接続されている。つまり、容量素子２４３にトランジスタ２４２のゲートとソース間の電位差が保持されることになるため、トランジスタ２４２のソースの電位が変化しても、容量結合によりトランジスタ２４２のゲートの電位も変化する。容量素子２４３の他方の電極をトランジスタ２４２のソースに接続する理由として、次に説明する発光素子２４４に流す電流によってソースの電位が変動することある。つまり、ビデオ信号の書き込み期間（トランジスタ２４１がオンとなっている期間）で、発光素子２４４の一方の電極の電位が過渡状態で、ビデオ信号の書き込み期間が終了すると、トランジスタ２４２のソースの電位が変化して、ゲートとソースとの間の電位が変わってしまい、電流値も変化してしまうためである。ビデオ信号の書き込み期間中に発光素子２４４の一方の電極の電位を定常状態にできれば、容量素子２４３の他方の電極は電源線に接続してもよいし、前行のゲート信号線に接続してもよいし、定電位であればどこに接続してもよい。   The capacitor 243 is a capacitor for holding a video signal transmitted from the source signal line through the transistor 241 turned on. One electrode of the capacitor 243 is connected to the gate of the transistor 242 and the other electrode is connected to the source of the transistor 242. In other words, since the potential difference between the gate and the source of the transistor 242 is held in the capacitor 243, even if the potential of the source of the transistor 242 changes, the potential of the gate of the transistor 242 also changes due to capacitive coupling. The reason why the other electrode of the capacitor 243 is connected to the source of the transistor 242 is that the potential of the source fluctuates depending on a current flowing through the light-emitting element 244 described below. That is, in the video signal writing period (period in which the transistor 241 is on), when the potential of one electrode of the light-emitting element 244 is in a transient state and the video signal writing period ends, the potential of the source of the transistor 242 is This is because the potential between the gate and the source changes and the current value also changes. As long as the potential of one electrode of the light-emitting element 244 can be in a steady state during the video signal writing period, the other electrode of the capacitor 243 may be connected to the power supply line or connected to the gate signal line in the previous row. Alternatively, it may be connected anywhere as long as it has a constant potential.

発光素子２４４は流れる電流に比例して発光輝度が変わる発光素子である。つまり、トランジスタ２４２によって決定する電流値に比例して発光輝度が決定する。また、他方の電極は対向電極２４５に接続されている。対向電極２４５は定電位であることが望ましいが、トランジスタ２４２の特性の変動を補償する動作ために、電位を変化させてもよい。   The light emitting element 244 is a light emitting element whose light emission luminance changes in proportion to a flowing current. That is, the light emission luminance is determined in proportion to the current value determined by the transistor 242. The other electrode is connected to the counter electrode 245. Although the counter electrode 245 is preferably a constant potential, the potential may be changed in order to compensate for a variation in characteristics of the transistor 242.

駆動トランジスタの特性の変化を補償するための画素回路、及び発光素子を用いた画素２１１の構成例について図３９を参照して説明する。   A configuration example of a pixel circuit that compensates for a change in characteristics of a driving transistor and a pixel 211 using a light-emitting element will be described with reference to FIG.

図３９に示す画素２１１に示すように、トランジスタ２５１、トランジスタ２５２、トランジスタ２５３、２つの電極を持つ容量素子２５４、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。発光素子２４４、及び対向電極２４５は図３８と同様なものとする。ソース信号線はビデオ信号としてアナログ信号電流を伝達するものとする。   As shown in the pixel 211 shown in FIG. 39, a transistor 251, a transistor 252, a transistor 253, a capacitor 254 having two electrodes, a light-emitting element 244 having two electrodes, and a counter electrode 245 which is the other electrode of the light-emitting element 244 , A power supply line, a source signal line, and a gate signal line. The source signal line and the gate signal line are the same as those described with reference to FIGS. The light emitting element 244 and the counter electrode 245 are the same as those in FIG. The source signal line transmits an analog signal current as a video signal.

トランジスタ２５１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２５１がオンとなったときにソース信号線とトランジスタ２５２のソース、容量素子２５４の一方の電極、及び発光素子２４４の一方の電極が電気的に接続され、ソース信号線から伝達されるビデオ信号を流すことになる。そして、トランジスタ２５１がオフとなってソース信号線とトランジスタ２５２のソース、容量素子２５４の一方の電極、及び発光素子２４４の一方の電極とが電気的に非接続状態となり、ビデオ信号が伝達されなくなる。   The transistor 251 is an N-channel transistor that operates as a switch. The transistor 251 is turned on when the potential of the gate signal line becomes High and turned off when the potential becomes Low. When the transistor 251 is turned on, the source signal line and the source of the transistor 252, one electrode of the capacitor 254, and one electrode of the light-emitting element 244 are electrically connected to each other, and a video signal transmitted from the source signal line Will flow. Then, the transistor 251 is turned off, and the source signal line, the source of the transistor 252, one electrode of the capacitor 254, and one electrode of the light-emitting element 244 are electrically disconnected, and a video signal is not transmitted. .

トランジスタ２５２はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２５２がオンとなったときに電源線とトランジスタ２５３のゲートを電気的に接続してトランジスタ２５３をダイオード接続とする。そして、トランジスタ２５２がオフとなって電源線とトランジスタ２５３のゲートを非接続状態としてトランジスタ２５２のゲートへの電荷の供給、及び移動を無くす。   The transistor 252 is an N-channel transistor that operates as a switch. The transistor 252 is turned on when the potential of the gate signal line becomes High and turned off when the potential becomes Low. When the transistor 252 is turned on, the power supply line and the gate of the transistor 253 are electrically connected, so that the transistor 253 is diode-connected. Then, the transistor 252 is turned off and the power supply line and the gate of the transistor 253 are disconnected, so that supply and movement of electric charge to the gate of the transistor 252 are eliminated.

トランジスタ２５３は飽和領域で動作するＮチャネル型トランジスタであり、トランジスタ２５３に流れる電流によってゲート電圧を決定する駆動トランジスタである。ゲート信号線がＨｉｇｈとなってトランジスタ２５１、及びトランジスタ２５２をオンしてソース信号線からビデオ信号である電流を入力する書き込み期間において、トランジスタ２５３はダイオード接続となっている。ビデオ信号の電流は電源線側から流れるような電流とするため、ソースが発光素子の一方の電極側、ドレインが電源線側となる。ここで、ビデオ信号の書き込み期間に示すように、電源線の電位はトランジスタ２５３のソースの電位が対向電極２５６の電位と発光素子２４４のしきい値電圧との和以下になるように設定しておくことが望ましい。それ以上だと、発光素子２４４のしきい値電圧を超える電位差が印加され、発光素子２４４が十分に発光するだけの電流が流れ始めて発光してしまい、且つ正確なビデオ信号の書き込みが行われず表示品位を落としてしまうためである。こうして、ビデオ信号が書き込まれると、ビデオ信号に対応してトランジスタ２５３のゲートとソースとの間に接続されている容量素子２５４に保持される。トランジスタ２５３は飽和領域で動作するため、ソースとドレインとの間の電位差が保持されていれば流れる電流は一定となる。こうして、ビデオ信号の書き込みが終わり、トランジスタ２５１、及びトランジスタ２５２がオフするとトランジスタ２５３のゲートは浮遊となる。この状態で、電源線の電位を上昇させると、トランジスタ２５３を介して発光素子２４４に電源線からビデオ信号に対応した電流が流れ始める。電流が流れ始めると流れる電流に対応した電位が発光素子２４４の一方の電極に印加されることとなり、徐々に電位が上昇していき、トランジスタ２５３のソースの電位が変化するが、容量素子２５４はトランジスタ２５３のゲートとソースとの電位差を保持しているため、トランジスタ２５３のゲートの電位も同時に上昇する。つまり、電源線の電位が高くなり、発光素子２４４に電流が流れ始めても、トランジスタ２５３のゲートとソースとの間の電位差が変わることがないため、発光素子２４４にはビデオ信号に対応した電流値を流すことができる。   The transistor 253 is an N-channel transistor that operates in a saturation region, and is a driving transistor that determines a gate voltage based on a current flowing through the transistor 253. In a writing period in which the gate signal line is High and the transistor 251 and the transistor 252 are turned on and a current which is a video signal is input from the source signal line, the transistor 253 is diode-connected. Since the current of the video signal is a current that flows from the power supply line side, the source is the one electrode side of the light emitting element and the drain is the power supply line side. Here, as shown in the video signal writing period, the potential of the power supply line is set so that the source potential of the transistor 253 is equal to or lower than the sum of the potential of the counter electrode 256 and the threshold voltage of the light-emitting element 244. It is desirable to keep it. If the voltage is higher than that, a potential difference exceeding the threshold voltage of the light emitting element 244 is applied, a current sufficient for the light emitting element 244 to emit light starts to flow, and light is emitted, and an accurate video signal is not written and displayed. This is because the quality is degraded. Thus, when a video signal is written, it is held in the capacitor 254 connected between the gate and the source of the transistor 253 corresponding to the video signal. Since the transistor 253 operates in a saturation region, the flowing current is constant as long as the potential difference between the source and the drain is maintained. Thus, when the writing of the video signal is completed and the transistor 251 and the transistor 252 are turned off, the gate of the transistor 253 becomes floating. In this state, when the potential of the power supply line is increased, a current corresponding to the video signal starts to flow from the power supply line to the light emitting element 244 through the transistor 253. When a current starts to flow, a potential corresponding to the flowing current is applied to one electrode of the light-emitting element 244, and the potential gradually increases and the potential of the source of the transistor 253 changes. Since the potential difference between the gate and the source of the transistor 253 is maintained, the potential of the gate of the transistor 253 also increases at the same time. That is, even when the potential of the power supply line is increased and a current starts to flow through the light-emitting element 244, the potential difference between the gate and the source of the transistor 253 does not change. Can flow.

容量素子２５４はトランジスタ２５３のゲートとソースとの間の電位差を保持するための容量素子である。上記説明したように、容量素子２５４の一方の電極はトランジスタ２５３のソース、及び発光素子２４４の一方の電極と接続され、他方の電極はトランジスタ２５３のゲートと接続されている。   The capacitor 254 is a capacitor for holding a potential difference between the gate and the source of the transistor 253. As described above, one electrode of the capacitor 254 is connected to the source of the transistor 253 and one electrode of the light-emitting element 244, and the other electrode is connected to the gate of the transistor 253.

電源線は上記説明したように、ビデオ信号の書き込み期間において低電位なり、書き込み期間が終了すると高電位となる電源線である。つまり、２値の電位を持つ電源線である。この電源線を駆動するために、第１の実施形態、乃至第４の実施形態で説明したシフトレジスタ回路を用いてもよい。このシフトレジスタ回路はＨｉｇｈを順に出力する構成であったが、ＨｉｇｈとＬｏｗを反転するインバータ回路を接続することで、上記説明した電源線として用いることができる。   As described above, the power supply line is a power supply line that has a low potential during the video signal writing period and has a high potential when the writing period ends. That is, the power supply line has a binary potential. In order to drive this power supply line, the shift register circuit described in the first embodiment to the fourth embodiment may be used. Although this shift register circuit is configured to output High in order, it can be used as the power supply line described above by connecting an inverter circuit that inverts High and Low.

駆動トランジスタの特性の変化を補償するための画素回路、及び発光素子を用いた画素２１１の構成例について図４０を参照して説明する。   A pixel circuit for compensating for the change in characteristics of the driving transistor and a configuration example of the pixel 211 using the light-emitting element will be described with reference to FIGS.

図４０に示す画素２１１に示すように、トランジスタ２６１、トランジスタ２６２、トランジスタ２６３、トランジスタ２６４、２つの電極を持つ容量素子２６５、容量素子２６５の他方の電極である定電位線２６６、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。発光素子２４４、及び対向電極２４５は図３８で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電流を伝達するものとする。   As shown in a pixel 211 in FIG. 40, a transistor 261, a transistor 262, a transistor 263, a transistor 264, a capacitor 265 having two electrodes, a constant potential line 266 that is the other electrode of the capacitor 265, and two electrodes The light emitting element 244 has a counter electrode 245 which is the other electrode of the light emitting element 244, a power supply line, a source signal line, and a gate signal line. The source signal line and the gate signal line are the same as those described with reference to FIGS. The light-emitting element 244 and the counter electrode 245 are similar to those described with reference to FIG. The source signal line transmits an analog signal current as a video signal.

トランジスタ２６１、及びトランジスタ２６２はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２６１、及びトランジスタ２６２がオンとなったときにソース信号線とトランジスタ２６３のゲート、トランジスタ２６４のゲート、及び容量素子２６５の一方の電極が電気的に接続され、トランジスタ２６３はダイオード接続される。ビデオ信号はソース信号線から流れ込むような電流であり、電源線は発光素子の一方の電極の電位よりも高く設定するため、トランジスタ２６３、及びトランジスタ２６４のソースは発光素子の一方の電極側となる。また、トランジスタ２６３のドレインはトランジスタ２６２側、トランジスタ２６４のドレインは電源線側となる。   The transistors 261 and 262 are N-channel transistors that operate as switches. The transistors 261 and 262 are turned on when the potential of the gate signal line becomes High and turned off when the potential becomes Low. When the transistor 261 and the transistor 262 are turned on, the source signal line, the gate of the transistor 263, the gate of the transistor 264, and one electrode of the capacitor 265 are electrically connected, and the transistor 263 is diode-connected. The video signal is a current that flows from the source signal line, and the power supply line is set higher than the potential of one electrode of the light-emitting element, so that the sources of the transistors 263 and 264 are on one electrode side of the light-emitting element. . The drain of the transistor 263 is on the transistor 262 side, and the drain of the transistor 264 is on the power supply line side.

トランジスタ２６３は飽和領域で動作するＮチャネル型トランジスタであり、トランジスタ２６３に流れる電流によってゲート電圧を決定する駆動トランジスタである。ゲート信号線がＨｉｇｈとなってトランジスタ２６１、及びトランジスタ２６２がオンすると、トランジスタ２６３はダイオード接続され、ビデオ信号がソース信号線から流れ込むように入力される。そのときの、トランジスタ２６３のゲートの電位はビデオ信号に対応した電位となり、且つトランジスタ２６４とゲート、及びソースが共通となっているため、トランジスタ２６４のゲートの電位もまた、ビデオ信号に対応した電位となる。そのときのトランジスタ２６３のゲート、及びトランジスタ２６４のゲートの電位は容量素子２６５の一方の電極に保持される。こうして、ゲート信号線がＬｏｗとなり、トランジスタ２６１、及びトランジスタ２６２がオフすると、トランジスタ２６３、及びトランジスタ２６４のゲートの電位は容量素子２６５に保持される。トランジスタ２６３のドレインは浮遊となるため、トランジスタ２６３を介して発光素子２４４に電流は流れない。   The transistor 263 is an N-channel transistor that operates in a saturation region, and is a driving transistor that determines a gate voltage based on a current flowing through the transistor 263. When the gate signal line becomes High and the transistor 261 and the transistor 262 are turned on, the transistor 263 is diode-connected, and a video signal is input so as to flow from the source signal line. At that time, the potential of the gate of the transistor 263 becomes a potential corresponding to the video signal, and since the gate and the source of the transistor 264 are common, the potential of the gate of the transistor 264 is also a potential corresponding to the video signal. It becomes. At that time, the potentials of the gate of the transistor 263 and the gate of the transistor 264 are held in one electrode of the capacitor 265. Thus, when the gate signal line is Low and the transistors 261 and 262 are turned off, the potentials of the gates of the transistors 263 and 264 are held in the capacitor 265. Since the drain of the transistor 263 is in a floating state, no current flows to the light-emitting element 244 through the transistor 263.

容量素子２６５の他方の電極である定電位線２６６は電源線としてもよいし、１行前のゲート信号線でもよい。また、発光素子２４４の一方の電極としてもよい。こうすることで、発光素子２４４の一方の電極の電位が変化しても、トランジスタ２６４のゲートとソースとの間の電位差が変わることなくビデオ信号に対応した電流を発光素子に流すことができる。   The constant potential line 266 that is the other electrode of the capacitor 265 may be a power supply line or a gate signal line in the previous row. Alternatively, one electrode of the light-emitting element 244 may be used. Thus, even when the potential of one electrode of the light-emitting element 244 changes, the current corresponding to the video signal can be supplied to the light-emitting element without changing the potential difference between the gate and the source of the transistor 264.

（第７の実施形態）
本実施形態では第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路のレイアウトした場合の構成例について説明する。 (Seventh embodiment)
In this embodiment, a configuration example in the case where the shift register circuit described in the first to fourth embodiments is laid out will be described.

第１の実施形態で説明したシフトレジスタ回路をボトムゲート構造のトランジスタで形成した場合の構成例について図４４を参照して説明する。図４４は第１の実施形態で説明したシフトレジスタ回路の構成例を示しているがこれに限定されず、第２の実施形態乃至第４の実施形態で説明したシフトレジスタ回路にも適用することができる。また、第１の実施形態乃至第４の実施形態で説明した以外のシフトレジスタ回路にも適用することができる。   A structural example in the case where the shift register circuit described in the first embodiment is formed using a bottom-gate transistor is described with reference to FIGS. FIG. 44 shows a configuration example of the shift register circuit described in the first embodiment, but the present invention is not limited to this. The present invention is also applicable to the shift register circuit described in the second to fourth embodiments. Can do. Further, the present invention can also be applied to shift register circuits other than those described in the first to fourth embodiments.

図４４はトランジスタ３１、トランジスタ３２、トランジスタ４１、トランジスタ４２、制御信号であるＣＫ１、ＣＫ２、ＣＫ３を伝達するための３本の制御信号線、正電源ＶＤＤの電位となる電源線、及び負電源ＶＳＳの電位となる２本の電源線によって構成されている。また、ＣＫ１を伝達する制御信号線を制御信号線ＣＫ１とし、ＣＫ２を伝達する制御信号線を制御信号線ＣＫ２とし、ＣＫ３を伝達する制御信号線を制御信号線ＣＫ３とし、正電源ＶＤＤの電位となる電源線を電源線ＶＤＤとし、負電源ＶＳＳの電位となる電源線を電源線ＶＳＳとする。   44 shows a transistor 31, a transistor 32, a transistor 41, a transistor 42, three control signal lines for transmitting control signals CK1, CK2, and CK3, a power supply line having a potential of the positive power supply VDD, and a negative power supply VSS. It is comprised by the two power supply lines used as this electric potential. In addition, the control signal line that transmits CK1 is the control signal line CK1, the control signal line that transmits CK2 is the control signal line CK2, the control signal line that transmits CK3 is the control signal line CK3, and the potential of the positive power supply VDD is The power line that becomes the power line VDD and the power line that becomes the potential of the negative power supply VSS is the power line VSS.

図４４に示すシフトレジスタ回路の構成図の特徴をいくつか述べる。   Several features of the configuration diagram of the shift register circuit shown in FIG. 44 will be described.

シフトレジスタ回路の出力であるＯＵＴ（１）と制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３との間に、電源線ＶＤＤ及び電源線ＶＳＳが配置されていることを特徴とする。制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３は、クロック信号を伝達するための制御信号線であるため、絶えず電位が変化している。そのため制御信号線との間に寄生容量が発生すると、制御信号線の電位の変動によりノイズが発生してしまうことがある。ＯＵＴ（１）は次の段のシフトレジスタ回路の入力となるため、ＯＵＴ（１）にノイズが発生してしまうとシフトレジスタ回路が誤動作しやすくなってしまう。そのため、定電位である電源線を制御信号線とＯＵＴ（１）との間に配置することで、制御信号線によって発生するノイズがシフトレジスタ回路の動作への影響を低減することができる。   A power supply line VDD and a power supply line VSS are arranged between OUT (1) which is an output of the shift register circuit and the control signal line CK1, the control signal line CK2, and the control signal line CK3. Since the control signal line CK1, the control signal line CK2, and the control signal line CK3 are control signal lines for transmitting a clock signal, their potentials are constantly changing. For this reason, when parasitic capacitance is generated between the control signal line and the control signal line, noise may occur due to fluctuations in the potential of the control signal line. Since OUT (1) serves as an input to the shift register circuit in the next stage, if noise occurs in OUT (1), the shift register circuit is liable to malfunction. Therefore, by arranging the power supply line having a constant potential between the control signal line and OUT (1), noise generated by the control signal line can reduce the influence on the operation of the shift register circuit.

トランジスタ３２の出力とＯＵＴ（１）とを接続するためのメタル配線層と制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３との間に電源線ＶＤＤ、電源線ＶＳＳ及びトランジスタを配置することを特徴とする。上記説明したようにトランジスタ３２の出力とＯＵＴ（１）とを接続するためのメタル配線層にノイズが発せすればシフトレジスタ回路の誤動作の原因となる。また、トランジスタの配置によっては、長い配線とする必要があるため、制御信号線と間に電源線及びトランジスタを配置することで、よりノイズを発生しにくくすることができる。   The power supply line VDD, the power supply line VSS, and the transistor are disposed between the metal wiring layer for connecting the output of the transistor 32 and OUT (1) and the control signal line CK1, the control signal line CK2, and the control signal line CK3. It is characterized by. As described above, if noise is generated in the metal wiring layer for connecting the output of the transistor 32 and OUT (1), it may cause malfunction of the shift register circuit. Further, depending on the arrangement of the transistors, it is necessary to use a long wiring. Therefore, by arranging the power supply line and the transistor between the control signal lines, it is possible to make noise less likely to occur.

ブートストラップ動作をするトランジスタ３２をＵ字型のトランジスタとすることを特徴とする。トランジスタ３２は出力の正電源ＶＤＤを供給するためのトランジスタであるため、高い電流能力が必要になるため、Ｕ字型のトランジスタとするとチャネル幅を広くとることができる。   The transistor 32 performing the bootstrap operation is a U-shaped transistor. Since the transistor 32 is a transistor for supplying the output positive power supply VDD, a high current capability is required. Therefore, when the transistor 32 is a U-shaped transistor, the channel width can be widened.

トランジスタ４１及びトランジスタ４２のソースとドレインのうち一方を共通とすることを特徴とする。こうすることで、シフトレジスタ回路を構成する面積を小さくすることができるため、より高精細、狭額縁な表示装置を提供することができるため有利である。   One of the source and the drain of the transistor 41 and the transistor 42 is common. By doing so, the area constituting the shift register circuit can be reduced, which is advantageous because a display device with higher definition and a narrow frame can be provided.

電源線と制御信号線の配線幅が等しいことを特徴とする。通常、電源線には多くの瞬間電流が流れてしまうため、配線幅を大きくし配線抵抗を減らして瞬間電流による電圧降下によって生じる誤作動を防止している。しかし、本発明では制御信号線を正電源ＶＤＤの電位を出力するために使用しているため、制御信号線にも多くの瞬間電流が流れてしまう。そのため、制御信号線の配線幅を広くすることが望ましい。制御信号線の配線幅を従来のように狭くした場合、多くの瞬間電流による電圧降下によって、電位を保つことができずにシフトレジスタ回路が誤作動してしまう。よって、制御信号線の配線幅を電源線の配線幅と等しくしておくことが望ましい。また、本発明のシフトレジスタ回路では電源線に流れる電流は少ないため、電源線の配線幅よりも制御信号線の配線幅を広くしてもよい。   The power supply line and the control signal line have the same wiring width. Usually, since a large amount of instantaneous current flows through the power supply line, the wiring width is increased and the wiring resistance is reduced to prevent malfunction caused by a voltage drop due to the instantaneous current. However, in the present invention, since the control signal line is used to output the potential of the positive power supply VDD, a large amount of instantaneous current flows through the control signal line. Therefore, it is desirable to increase the width of the control signal line. When the wiring width of the control signal line is narrowed as in the prior art, the potential cannot be maintained due to a voltage drop due to many instantaneous currents, and the shift register circuit malfunctions. Therefore, it is desirable to make the wiring width of the control signal line equal to the wiring width of the power supply line. Further, since the current flowing through the power supply line is small in the shift register circuit of the present invention, the wiring width of the control signal line may be wider than the wiring width of the power supply line.

第１の実施形態で説明したシフトレジスタ回路をボトムゲート構造のトランジスタで形成した場合の別の構成例について図４５を参照して説明する。図４５は第１の実施形態で説明したシフトレジスタ回路の構成例を示しているがこれに限定されず、第２の実施形態乃至第４の実施形態で説明したシフトレジスタ回路にも適用することができる。また、第１の実施形態乃至第４の実施形態で説明した以外のシフトレジスタ回路にも適用することができる。   Another structure example in the case where the shift register circuit described in the first embodiment is formed using a bottom-gate transistor is described with reference to FIGS. FIG. 45 shows a configuration example of the shift register circuit described in the first embodiment, but the present invention is not limited to this, and the present invention is also applicable to the shift register circuit described in the second to fourth embodiments. Can do. Further, the present invention can also be applied to shift register circuits other than those described in the first to fourth embodiments.

図４５はトランジスタ３１、トランジスタ３２、トランジスタ４１、トランジスタ４２、制御信号であるＣＫ１、ＣＫ２、ＣＫ３を伝達するための３本の制御信号線、正電源ＶＤＤの電位となる電源線及び負電源ＶＳＳの電位となる２本の電源線によって構成されている。また、ＣＫ１を伝達する制御信号線を制御信号線ＣＫ１とし、ＣＫ２を伝達する制御信号線を制御信号線ＣＫ２とし、ＣＫ３を伝達する制御信号線を制御信号線ＣＫ３とし、正電源ＶＤＤの電位となる電源線を電源線ＶＤＤとし、負電源ＶＳＳの電位となる電源線を電源線ＶＳＳとする。   FIG. 45 shows a transistor 31, a transistor 32, a transistor 41, a transistor 42, three control signal lines for transmitting control signals CK1, CK2, and CK3, a power supply line that becomes the potential of the positive power supply VDD, and a negative power supply VSS. It is composed of two power supply lines that become potential. In addition, the control signal line that transmits CK1 is the control signal line CK1, the control signal line that transmits CK2 is the control signal line CK2, the control signal line that transmits CK3 is the control signal line CK3, and the potential of the positive power supply VDD is The power line that becomes the power line VDD and the power line that becomes the potential of the negative power supply VSS is the power line VSS.

図４５に示すシフトレジスタ回路の構成図の特徴をいくつか述べる。   Several features of the configuration diagram of the shift register circuit shown in FIG. 45 will be described.

シフトレジスタ回路を構成するトランジスタが定電位である電源線に挟まれるように配置していることを特徴とする。ブートストラップ動作を用いる場合、浮遊となるノードが存在するため、ノイズを低減する必要がある。つまり、トランジスタを定電位である電源線で挟むことによって、制御信号線や他の回路からのノイズを低減することができる。   The transistor constituting the shift register circuit is arranged so as to be sandwiched between power supply lines having a constant potential. When the bootstrap operation is used, there is a floating node, and thus it is necessary to reduce noise. That is, noise from the control signal line and other circuits can be reduced by sandwiching the transistor between power supply lines having a constant potential.

本実施例では、画素の構成例について説明する。図２４（Ａ）及び図２４（Ｂ）は、本発明に係るパネルの画素の断面図である。画素に配置されるスイッチング素子としてトランジスタを用い、画素に配置される表示媒体として発光素子を用いた例を示す。   In this embodiment, a configuration example of a pixel will be described. 24A and 24B are cross-sectional views of a pixel of a panel according to the present invention. An example in which a transistor is used as a switching element arranged in a pixel and a light-emitting element is used as a display medium arranged in the pixel is shown.

図２４（Ａ）及び図２４（Ｂ）において、２４００は基板、２４０１は下地膜、２４０２は半導体層、２４１２は半導体層、２４０３は第１の絶縁膜、２４０４はゲート電極、２４１４は電極、２４０５は第２の絶縁膜、２４０６はソース電極又はドレイン電極として機能しうる電極、２４０７は第１の電極、２４０８は第３の絶縁膜、２４０９は発光層、２４１７は第２の電極である。２４１０はトランジスタ、２４１５は発光素子、２４１１は容量素子である。図２４では、画素を構成する素子として、トランジスタ２４１０と、容量素子２４１１とを代表で示した。図２４（Ａ）の構成について説明する。   24A and 24B, 2400 is a substrate, 2401 is a base film, 2402 is a semiconductor layer, 2412 is a semiconductor layer, 2403 is a first insulating film, 2404 is a gate electrode, 2414 is an electrode, 2405 Is a second insulating film, 2406 is an electrode that can function as a source electrode or a drain electrode, 2407 is a first electrode, 2408 is a third insulating film, 2409 is a light emitting layer, and 2417 is a second electrode. Reference numeral 2410 denotes a transistor, 2415 denotes a light emitting element, and 2411 denotes a capacitor element. In FIG. 24, a transistor 2410 and a capacitor 2411 are shown as representative elements constituting the pixel. The structure in FIG. 24A will be described.

基板２４００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板２４００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。   As the substrate 2400, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a ceramic substrate, or the like can be used. Alternatively, a metal substrate containing stainless steel or a semiconductor substrate with an insulating film formed on the surface thereof may be used. A substrate made of a synthetic resin having flexibility such as plastic may be used. The surface of the substrate 2400 may be planarized by polishing such as a CMP method.

下地膜２４０１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜２４０１によって、基板２４００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層２４０２に拡散しトランジスタ２４１０の特性に悪影響をおよぼすのを防ぐことができる。図２４では、下地膜２４０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜２４０１を必ずしも設ける必要はない。   As the base film 2401, an insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide can be used. The base film 2401 can prevent alkali metal or alkaline earth metal such as Na contained in the substrate 2400 from diffusing into the semiconductor layer 2402 and adversely affecting the characteristics of the transistor 2410. In FIG. 24, the base film 2401 has a single-layer structure, but it may be formed of two or more layers. Note that the base film 2401 is not necessarily provided when the diffusion of impurities such as a quartz substrate is not a problem.

半導体層２４０２及び半導体層２４１２としては、パターニングされた結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層２４０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層２４１２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。   As the semiconductor layer 2402 and the semiconductor layer 2412, a patterned crystalline semiconductor film or amorphous semiconductor film can be used. The crystalline semiconductor film can be obtained by crystallizing an amorphous semiconductor film. As a crystallization method, a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like can be used. The semiconductor layer 2402 includes a channel formation region and a pair of impurity regions to which an impurity element imparting a conductivity type is added. Note that an impurity region to which an impurity element is added at a low concentration may be provided between the channel formation region and the pair of impurity regions. The semiconductor layer 2412 can have a structure in which an impurity element imparting a conductivity type is added to the whole.

第１の絶縁膜２４０３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。なお、第１の絶縁膜２４０３として水素を含む膜を用い、半導体層２４０２を水素化してもよい。   The first insulating film 2403 can be formed using silicon oxide, silicon nitride, silicon nitride oxide, or the like and by stacking a single layer or a plurality of films. Note that a film containing hydrogen may be used as the first insulating film 2403 and the semiconductor layer 2402 may be hydrogenated.

ゲート電極２４０４及び電極２４１４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。   As the gate electrode 2404 and the electrode 2414, a single layer or a stacked structure including a kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or a compound including a plurality of the elements is used. Can do.

トランジスタ２４１０は、半導体層２４０２と、ゲート電極２４０４と、半導体層２４０２とゲート電極２４０４との間の第１の絶縁膜２４０３とによって構成される。図２４では、画素を構成するトランジスタとして、発光素子２４１５の第１の電極２４０７に接続されたトランジスタ２４１０のみを示したが、複数のトランジスタを有する構成としてもよい。また、本実施例では、トランジスタ２４１０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。   The transistor 2410 includes a semiconductor layer 2402, a gate electrode 2404, and a first insulating film 2403 between the semiconductor layer 2402 and the gate electrode 2404. In FIG. 24, only the transistor 2410 connected to the first electrode 2407 of the light-emitting element 2415 is illustrated as a transistor included in the pixel; however, a structure including a plurality of transistors may be used. In this embodiment, the transistor 2410 is shown as a top-gate transistor. However, a bottom-gate transistor having a gate electrode below a semiconductor layer may be used, and gate electrodes are provided above and below the semiconductor layer. A dual-gate transistor may be used.

容量素子２４１１は、第１の絶縁膜２４０３を誘電体とし、第１の絶縁膜２４０３を挟んで対向する半導体層２４１２と電極２４１４とを一対の電極として構成される。なお、図２４では、画素の有する容量素子として、一対の電極の一方をトランジスタ２４１０の半導体層２４０２と同時に形成される半導体層２４１２とし、他方の電極をトランジスタ２４１０のゲート電極２４０４と同時に形成される電極２４１４とした例を示したが、この構成に限定されない。   The capacitor 2411 includes a first insulating film 2403 as a dielectric, and a semiconductor layer 2412 and an electrode 2414 facing each other with the first insulating film 2403 interposed therebetween as a pair of electrodes. Note that in FIG. 24, as the capacitor included in the pixel, one of a pair of electrodes is a semiconductor layer 2412 formed at the same time as the semiconductor layer 2402 of the transistor 2410, and the other electrode is formed at the same time as the gate electrode 2404 of the transistor 2410. Although an example in which the electrode 2414 is used is shown, the present invention is not limited to this structure.

第２の絶縁膜２４０５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。   As the second insulating film 2405, a single layer or a stacked layer of an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or the like can be used. As an organic insulating film, polyimide, polyamide, BCB (benzoic acid) is used. A film such as cyclobutene), acrylic or positive photosensitive organic resin, or negative photosensitive organic resin can be used.

また、第２の絶縁膜２４０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。   For the second insulating film 2405, a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O) can be used. As a substituent of this material, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

なお、第２の絶縁膜２４０５の表面を高密度プラズマによって処理し、窒化させてもよい。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板２４００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板２４００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。 Note that the surface of the second insulating film 2405 may be nitrided by treatment with high-density plasma. The high density plasma is generated by using a high frequency microwave, for example 2.45 GHz. Note that the high-density plasma has an electron density of 1 × 10 11 cm −3 to 1 × 10 13 cm −3 and an electron temperature of 0.2 eV to 2.0 eV (more preferably 0.5 eV to 1 0.5 eV or less). As described above, high-density plasma characterized by low electron temperature has low kinetic energy of active species, and thus can form a film with less plasma damage and fewer defects than conventional plasma treatment. In the high-density plasma treatment, the substrate 2400 is set to a temperature of 350 ° C. to 450 ° C. In the apparatus for generating high-density plasma, the distance from the antenna that generates microwaves to the substrate 2400 is set to 20 to 80 mm (preferably 20 to 60 mm).

窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ２）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜２４０５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜２４０５表面にはＨや、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜２４０５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、トランジスタ２４１０の半導体層２４０２の水素化を行ってもよい。なお当該水素化処理は、前述した第１の絶縁膜２４０３中の水素を用いた水素化処理と組み合わせてもよい。なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、第２の絶縁膜２４０５としてもよい。 In an atmosphere of nitrogen (N 2 ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe), or in an atmosphere of nitrogen and hydrogen (H 2 ) and a rare gas, or ammonia (NH 3 ) and rare Under the gas atmosphere, the high-density plasma treatment is performed to nitride the surface of the second insulating film 2405. H, He, Ne, Ar, Kr, and Xe are mixed in the surface of the second insulating film 2405 formed by nitriding treatment with high-density plasma. For example, a silicon oxide film or a silicon oxynitride film is used as the second insulating film 2405, and the surface of the film is processed with high-density plasma to form a silicon nitride film. Hydrogenation of the semiconductor layer 2402 of the transistor 2410 may be performed using hydrogen contained in the silicon nitride film thus formed. Note that this hydrogenation treatment may be combined with the hydrogenation treatment using hydrogen in the first insulating film 2403 described above. Note that an insulating film may be further formed over the nitride film formed by the high-density plasma treatment to form the second insulating film 2405.

第１の電極２４０６としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。   As the first electrode 2406, a single layer or a multilayer structure including one kind of element selected from Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, and Mn or an alloy containing a plurality of such elements Can be used.

第１の電極２４０７及び第２の電極２４１７の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。   One or both of the first electrode 2407 and the second electrode 2417 can be a transparent electrode. Transparent electrodes include indium oxide containing tungsten oxide (IWO), indium zinc oxide containing tungsten oxide (IWZO), indium oxide containing titanium oxide (ITO), and indium tin oxide containing titanium oxide (ITTiO). Etc. can be used. Needless to say, indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide added with silicon oxide (ITSO), or the like can also be used.

発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。   The light emitting layer is preferably formed using a plurality of layers having different functions, such as a hole injecting and transporting layer, a light emitting layer, and an electron injecting and transporting layer.

正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。   The hole injecting and transporting layer is preferably formed of a composite material including a hole transporting organic compound material and an inorganic compound material that exhibits an electron accepting property with respect to the organic compound material. By adopting such a configuration, many hole carriers are generated in an organic compound that has essentially no intrinsic carrier, and extremely excellent hole injecting and transporting properties can be obtained. Due to this effect, the drive voltage can be made lower than in the prior art. In addition, since the hole injecting and transporting layer can be thickened without causing an increase in driving voltage, a short circuit of the light emitting element due to dust or the like can be suppressed.

ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。   As a hole-transporting organic compound material, 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenylamino] triphenylamine (abbreviation: MTDATA), 1,3,5- Tris [N, N-di (m-tolyl) amino] benzene (abbreviation: m-MTDAB), N, N′-diphenyl-N, N′-bis (3-methylphenyl) -1,1′-biphenyl- 4,4′-diamine (abbreviation: TPD), 4,4′-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: NPB), and the like, but are not limited thereto. There is no.

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。   Examples of the inorganic compound material that exhibits electron acceptability include titanium oxide, zirconium oxide, vanadium oxide, molybdenum oxide, tungsten oxide, rhenium oxide, ruthenium oxide, and zinc oxide. Vanadium oxide, molybdenum oxide, tungsten oxide, and rhenium oxide are particularly preferable because they can be vacuum-deposited and are easy to handle.

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定されることはない。   The electron injecting and transporting layer is formed using an organic compound material having an electron transporting property. Specific examples include tris (8-quinolinolato) aluminum (abbreviation: Alq3), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq3), but are not limited thereto.

発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。   The light-emitting layer is composed of 9,10-di (2-naphthyl) anthracene (abbreviation: DNA), 9,10-di (2-naphthyl) -2-tert-butylanthracene (abbreviation: t-BuDNA), 4,4 ′. -Bis (2,2-diphenylvinyl) biphenyl (abbreviation: DPVBi), coumarin 30, coumarin 6, coumarin 545, coumarin 545T, perylene, rubrene, periflanthene, 2,5,8,11-tetra (tert-butyl) perylene (Abbreviation: TBP), 9,10-diphenylanthracene (abbreviation: DPA), 5,12-diphenyltetracene, 4- (dicyanomethylene) -2-methyl- [p- (dimethylamino) styryl] -4H-pyran ( Abbreviations: DCM1), 4- (dicyanomethylene) -2-methyl-6- [2- (julolidin-9-yl) ethenyl -4H- pyran (abbreviation: DCM2), 4-(dicyanomethylene) -2,6-bis [p- (dimethylamino) styryl] -4H- pyran (abbreviation: BisDCM), and the like. In addition, bis [2- (4 ′, 6′-difluorophenyl) pyridinato-N, C2 ′] iridium (picolinate) (abbreviation: FIrpic), bis {2- [3 ′, 5′-bis (trifluoromethyl) Phenyl] pyridinato-N, C2 ′} iridium (picolinate) (abbreviation: Ir (CF3ppy) 2 (pic)), tris (2-phenylpyridinato-N, C2 ′) iridium (abbreviation: Ir (ppy) 3) Bis (2-phenylpyridinato-N, C2 ′) iridium (acetylacetonate) (abbreviation: Ir (ppy) 2 (acac)), bis [2- (2′-thienyl) pyridinato-N, C3 ′ ] Iridium (acetylacetonate) (abbreviation: Ir (thp) 2 (acac)), bis (2-phenylquinolinato-N, C2 ') iridium (acetylacetate) Tonato) (abbreviation: Ir (pq) 2 (acac)), bis [2- (2′-benzothienyl) pyridinato-N, C3 ′] iridium (acetylacetonate) (abbreviation: Ir (btp) 2 (acac)) A compound capable of emitting phosphorescence such as) can also be used.

その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。   In addition, examples of the polymer electroluminescent material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.

いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。   In any case, the layer structure of the light-emitting layer can be changed, and instead of having a specific hole or electron injecting and transporting layer or light-emitting layer, the light-emitting layer has an electrode layer exclusively for this purpose, or has a light-emitting property. Such a modification that the material is dispersed and provided can be tolerated as long as the object as the light emitting element can be achieved.

第１の電極２４０７及び第２の電極２４１７の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２、ＣａＮ）の他、ＹｂやＥｒ等の希土類金属を用いることができる。   The other of the first electrode 2407 and the second electrode 2417 may be formed using a material that does not transmit light. For example, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof (CaF2, CaN) In addition, rare earth metals such as Yb and Er can be used.

第３の絶縁膜２４０８としては、第２の絶縁膜２４０５と同様の材料を用いて形成することができる。第３の絶縁膜２４０８は、第１の電極２４０７の端部を覆うように第１の電極２４０７の周辺に形成され、隣り合う画素において発光層２４０９を分離する機能を有する。   The third insulating film 2408 can be formed using a material similar to that of the second insulating film 2405. The third insulating film 2408 is formed around the first electrode 2407 so as to cover the end portion of the first electrode 2407 and has a function of separating the light emitting layer 2409 in adjacent pixels.

発光層２４０９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。   The light emitting layer 2409 is composed of one or more layers. When composed of a plurality of layers, these layers can be classified into a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like from the viewpoint of carrier transport characteristics. Note that the boundaries between the layers are not necessarily clear, and there are cases where the materials constituting the layers are partially mixed and the interface is unclear. For each layer, an organic material or an inorganic material can be used. As the organic material, any of a high molecular weight material, a medium molecular weight material, and a low molecular weight material can be used.

発光素子２４１５は、発光層２４０９と、発光層２４０９を介して重なる第１の電極２４０７及び第２の電極２４１７とによって構成される。第１の電極２４０７及び第２の電極２４１７の一方が陽極に相当し、他方が陰極に相当する。発光素子２４１５は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。   The light-emitting element 2415 includes a light-emitting layer 2409 and a first electrode 2407 and a second electrode 2417 that overlap with each other with the light-emitting layer 2409 interposed therebetween. One of the first electrode 2407 and the second electrode 2417 corresponds to an anode, and the other corresponds to a cathode. When a voltage greater than the threshold voltage is applied between the anode and the cathode with a forward bias, the light emitting element 2415 emits light by current flowing from the anode to the cathode.

図２４（Ｂ）の構成について説明する。なお、図２４（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図２４（Ｂ）は、図２４（Ａ）において、第２の絶縁膜２４０５と第３の絶縁膜２４０８の間に絶縁膜２４１８を有する構成である。第２の電極２４１６と第１の電極２４０６とは、絶縁膜２４１８に設けられたコンタクトホールにおいて接続されている。   The structure in FIG. 24B is described. Note that the same portions as those in FIG. 24A are denoted by the same reference numerals, and description thereof is omitted. FIG. 24B illustrates a structure in which the insulating film 2418 is provided between the second insulating film 2405 and the third insulating film 2408 in FIG. The second electrode 2416 and the first electrode 2406 are connected to each other through a contact hole provided in the insulating film 2418.

絶縁膜２４１８は、第２の絶縁膜２４０５と同様の構成とすることができる。第２の電極２４１６は、第１の電極２４０６と同様の構成とすることができる。   The insulating film 2418 can have a structure similar to that of the second insulating film 2405. The second electrode 2416 can have a structure similar to that of the first electrode 2406.

本実施例は、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。   In this embodiment, a case where an amorphous silicon (a-Si: H) film is used for a semiconductor layer of a transistor will be described. FIG. 28 shows the case of a top gate transistor, and FIGS. 29 and 30 show the case of a bottom gate transistor.

アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（ａ）に示す。に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。   FIG. 28A shows a cross section of a top-gate transistor using amorphous silicon as a semiconductor layer. As shown, a base film 2802 is formed on the substrate 2801. Further, a pixel electrode 2803 is formed over the base film 2802. A first electrode 2804 made of the same material is formed in the same layer as the pixel electrode 2803.

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミや酸化珪素、酸化窒化珪素などの単層やこれらの積層を用いることができる。   As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, or the like can be used. As the base film 2802, a single layer such as aluminum nitride, silicon oxide, or silicon oxynitride or a stacked layer thereof can be used.

また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用いられる。   In addition, a wiring 2805 and a wiring 2806 are formed over the base film 2802, and an end portion of the pixel electrode 2803 is covered with the wiring 2805. Over the wiring 2805 and the wiring 2806, an N-type semiconductor layer 2807 and an N-type semiconductor layer 2808 having an N-type conductivity are formed. A semiconductor layer 2809 is formed between the wiring 2805 and the wiring 2806 and over the base film 2802. A part of the semiconductor layer 2809 is extended over the N-type semiconductor layer 2807 and the N-type semiconductor layer 2808. Note that this semiconductor layer is formed of an amorphous semiconductor film such as amorphous silicon (a-Si: H) or microcrystalline semiconductor (μ-Si: H). In addition, a gate insulating film 2810 is formed over the semiconductor layer 2809. An insulating film 2811 made of the same material and in the same layer as the gate insulating film 2810 is also formed over the first electrode 2804. Note that as the gate insulating film 2810, a silicon oxide film, a silicon nitride film, or the like is used.

また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。   A gate electrode 2812 is formed over the gate insulating film 2810. A second electrode 2813 made of the same material and in the same layer as the gate electrode is formed over the first electrode 2804 with an insulating film 2811 interposed therebetween. A capacitor element 2819 in which an insulating film 2811 is sandwiched between the first electrode 2804 and the second electrode 2813 is formed. Further, an interlayer insulating film 2814 is formed so as to cover an end portion of the pixel electrode 2803, the driving transistor 2818, and the capacitor 2819.

層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。   A region 2815 containing an organic compound and a counter electrode 2816 are formed over the interlayer insulating film 2814 and the pixel electrode 2803 located in the opening, and the pixel electrode 2803 and the counter electrode 2816 sandwich the layer 2815 containing the organic compound Then, a light emitting element 2817 is formed.

図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。   The first electrode 2804 shown in FIG. 28A may be formed of the first electrode 2820 as shown in FIG. The first electrode 2820 is formed of the same material in the same layer as the wirings 2805 and 2806.

アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた半導体装置のパネルの部分断面を図２９に示す。基板２９０１上にゲート電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３は、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの高融点金属を用いることができる。   FIG. 29 shows a partial cross section of a panel of a semiconductor device using a bottom-gate transistor using amorphous silicon as a semiconductor layer. A gate electrode 2903 is formed over the substrate 2901. A first electrode 2904 made of the same material is formed in the same layer as the gate electrode. For the gate electrode 2903, a refractory metal such as Ti, Cr, Mo, W, or Ta can be used.

ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられる。   A gate insulating film 2905 is formed so as to cover the gate electrode 2903 and the first electrode 2904. As the gate insulating film 2905, a silicon oxide film, a silicon nitride film, or the like is used.

ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。   A semiconductor layer 2906 is formed over the gate insulating film 2905. In addition, a semiconductor layer 2907 made of the same material is formed in the same layer as the semiconductor layer 2906. As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, or the like can be used.

半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。Ｎ型半導体層２９０８、２９０９、２９１０上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２９１３が形成されている。   N-type semiconductor layers 2908 and 2909 having N-type conductivity are formed over the semiconductor layer 2906, and an N-type semiconductor layer 2910 is formed over the semiconductor layer 2907. Wirings 2911 and 2912 are formed over the N-type semiconductor layers 2908, 2909 and 2910, respectively, and a conductive layer 2913 made of the same material as the wirings 2911 and 2912 is formed over the N-type semiconductor layer 2910.

半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。   A second electrode including the semiconductor layer 2907, the N-type semiconductor layer 2910, and the conductive layer 2913 is formed. Note that a capacitor 2920 having a structure in which the gate insulating film 2905 is sandwiched between the second electrode and the first electrode 2904 is formed.

配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。   One end portion of the wiring 2911 extends, and a pixel electrode 2914 is formed in contact with the upper portion of the extended wiring 2911.

画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁層２９１５が形成されている。画素電極２９１４及び絶縁層２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。   An insulating layer 2915 is formed so as to cover the end portion of the pixel electrode 2914, the driving transistor 2919, and the capacitor 2920. A layer 2916 containing an organic compound and a counter electrode 2917 are formed over the pixel electrode 2914 and the insulating layer 2915, and a light-emitting element 2918 is formed in a region where the layer 2916 containing an organic compound is sandwiched between the pixel electrode 2914 and the counter electrode 2917. Has been.

容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。   The semiconductor layer 2907 and the N-type semiconductor layer 2910 which are part of the second electrode of the capacitor may not be provided. That is, the second electrode may be the conductive layer 2913 and the capacitor may have a structure in which the gate insulating film is sandwiched between the first electrode 2904 and the conductive layer 2913.

図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２０を形成することができる。   In FIG. 29A, the pixel electrode 2914 is formed before the wiring 2911 is formed, so that the second electrode 2921 and the first electrode 2904 formed of the pixel electrode 2914 as shown in FIG. A capacitor 2920 having a structure in which the gate insulating film 2905 is sandwiched can be formed.

図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（ａ）、（ｂ）を用いて説明する。   In FIG. 29, an inverted staggered channel-etched transistor is shown; however, a channel protective transistor may be used as a matter of course. The case of a transistor with a channel protective structure will be described with reference to FIGS.

図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。   A transistor with a channel protection structure shown in FIG. 30A has an insulating layer 3001 serving as an etching mask over a region where a channel of the semiconductor layer 2906 of the drive transistor 2919 with a channel etch structure shown in FIG. Are different from each other, and other common parts use common reference numerals.

同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。   Similarly, the transistor having the channel protection structure illustrated in FIG. 30B serves as an etching mask over the region where the channel of the semiconductor layer 2906 of the driving transistor 2919 having the channel etch structure illustrated in FIG. 29B is formed. The difference is that an insulating layer 3001 is provided, and other common parts use common reference numerals.

本実施例の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図６や図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。   By using an amorphous semiconductor film for a semiconductor layer (a channel formation region, a source region, a drain region, or the like) of a transistor included in the pixel of this embodiment, manufacturing cost can be reduced. For example, an amorphous semiconductor film can be applied by using the pixel structure shown in FIGS.

本実施例の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。   The structure of the transistor to which the pixel structure of this embodiment can be applied and the structure of the capacitor are not limited to those described above, and transistors having various structures and structures of capacitors can be used.

本実施例で述べた内容は実施例１で述べた内容と自由に組み合わせて実施することができる。   The contents described in this embodiment can be freely combined with the contents described in Embodiment 1.

本実施例では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。   In this embodiment, as a method for manufacturing a semiconductor device including a transistor, a method for manufacturing a semiconductor device using plasma treatment will be described.

図３１は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３１において、図３１（Ｂ）は図３１（Ａ）のａ−ｂ間の断面図に相当し、図３１（Ｃ）は図３１（Ａ）のｃ−ｄ間の断面図に相当する。   FIG. 31 is a diagram illustrating a structure example of a semiconductor device including a transistor. Note that in FIG. 31, FIG. 31B corresponds to a cross-sectional view taken along line ab in FIG. 31A, and FIG. 31C corresponds to a cross-sectional view taken along line cd in FIG. To do.

図３１に示す半導体装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図３１においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３１では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。   31 includes semiconductor films 4603a and 4603b provided over a substrate 4601 with an insulating film 4602 interposed therebetween, and a gate electrode 4605 provided over the semiconductor films 4603a and 4603b with a gate insulating film 4604 interposed therebetween. And insulating films 4606 and 4607 provided so as to cover the gate electrode, and a conductive film 4608 provided on the insulating film 4607 and electrically connected to the source region or the drain region of the semiconductor films 4603a and 4603b. Yes. Note that FIG. 31 shows the case where an N-channel transistor 4610a using part of the semiconductor film 4603a as a channel region and a P-channel transistor 4610b using part of the semiconductor film 4603b as a channel region are shown. However, it is not limited to this configuration. For example, in FIG. 31, an LDD region is not provided in the N-channel transistor 4610a and an LDD region is not provided in the P-channel transistor 4610b. However, the structure may be provided in both or may not be provided in both. Is possible.

本実施例では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａおよび４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６または絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒かすることによって、図３１に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。   In this embodiment, at least one of the substrate 4601, the insulating film 4602, the semiconductor films 4603a and 4603b, the gate insulating film 4604, the insulating film 4606, and the insulating film 4607 is oxidized or nitrided by plasma treatment. The semiconductor device shown in FIG. 31 is manufactured by oxidizing or nitriding the semiconductor film or the insulating film. In this manner, the surface of the semiconductor film or the insulating film is modified by oxidizing or nitriding the semiconductor film or the insulating film using plasma treatment, and compared with an insulating film formed by a CVD method or a sputtering method. Since a dense insulating film can be formed, defects such as pinholes can be suppressed and characteristics and the like of the semiconductor device can be improved.

本実施例では、上記図３１における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。   In this embodiment, a method of manufacturing a semiconductor device by performing plasma treatment on the semiconductor films 4603a and 4603b or the gate insulating film 4604 in FIG. 31 and oxidizing or nitriding the semiconductor films 4603a and 4603b or the gate insulating film 4604 will be described. This will be described with reference to the drawings.

はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。   First, the case where an island-shaped semiconductor film provided over a substrate is provided with an end portion of the island-shaped semiconductor film having a shape close to a right angle is described.

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３２（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図３２では、島状の半導体膜４６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。   First, island-shaped semiconductor films 4603a and 4603b are formed over the substrate 4601 (FIG. 32A). The island-shaped semiconductor films 4603a and 4603b are formed using a material containing silicon (Si) as a main component (e.g., SixGe1-) using a sputtering method, an LPCVD method, a plasma CVD method, or the like over an insulating film 4602 formed in advance on a substrate 4601. x) or the like is used to form an amorphous semiconductor film, the amorphous semiconductor film is crystallized, and the semiconductor film is selectively etched. The crystallization of the amorphous semiconductor film may be performed by laser crystallization, thermal crystallization using an RTA or furnace annealing furnace, thermal crystallization using a metal element that promotes crystallization, or a combination of these methods. The crystallization method can be used. Note that in FIG. 32, end portions of the island-shaped semiconductor films 4603a and 4603b are provided in a shape close to a right angle (θ = 85 to 100 °).

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または絶縁膜４６２１ａ、４６２１ｂ（以下、絶縁膜４６２１ａ、絶縁膜４６２１ｂとも記す）を形成する（図３２（Ｂ））。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａおよび絶縁膜４６２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化珪素が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。 Next, plasma treatment is performed to oxidize or nitride the semiconductor films 4603a and 4603b, whereby oxide films or insulating films 4621a and 4621b (hereinafter also referred to as insulating films 4621a and 4621b) are formed on the surfaces of the semiconductor films 4603a and 4603b, respectively. ) Is formed (FIG. 32B). For example, when Si is used for the semiconductor films 4603a and 4603b, silicon oxide (SiOx) or silicon nitride (SiNx) is formed as the insulating films 4621a and 4621b. Alternatively, the semiconductor films 4603a and 4603b may be oxidized by plasma treatment and then nitrided by performing plasma treatment again. In this case, silicon oxide is formed in contact with the semiconductor films 4603a and 4603b, and silicon nitride oxide (SiNxOy) (x> y) is formed on the surface of the silicon oxide. Note that in the case where the semiconductor film is oxidized by plasma treatment, an oxygen atmosphere (eg, oxygen (O 2 ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe) atmosphere or oxygen is used. Plasma treatment is performed under an atmosphere of hydrogen (H 2 ) and a rare gas or dinitrogen monoxide and a rare gas. On the other hand, in the case of nitriding a semiconductor film by plasma treatment, in a nitrogen atmosphere (for example, nitrogen (N 2 ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe) atmosphere or nitrogen Plasma treatment is performed under a hydrogen and rare gas atmosphere or a NH 3 and rare gas atmosphere. As the rare gas, for example, Ar can be used. A gas in which Ar and Kr are mixed may be used. Therefore, the insulating films 4621a and 4621b include a rare gas (including at least one of He, Ne, Ar, Kr, and Xe) used for plasma treatment. When Ar is used, the insulating films 4621a and 4621b are used. Contains Ar.

また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。 In addition, the plasma treatment is performed in the above gas atmosphere at an electron density of 1 × 10 11 cm −3 or more and 1 × 10 13 cm −3 or less and an electron temperature of plasma of 0.5 eV or more and 1.5 eV or less. . Since the electron density of plasma is high and the electron temperature in the vicinity of the object to be processed (here, the semiconductor films 4603a and 4603b) formed over the substrate 4601 is low, damage to the object to be processed is prevented. Can do. In addition, since the electron density of plasma is as high as 1 × 10 11 cm −3 or more, an oxide or a nitride film formed by oxidizing or nitriding an irradiation object using plasma treatment is a CVD method. Compared with a film formed by sputtering or the like, a film having excellent uniformity in film thickness and the like and a dense film can be formed. In addition, since the electron temperature of plasma is as low as 1 eV or less, oxidation or nitridation can be performed at a lower temperature than conventional plasma treatment or thermal oxidation. For example, even if the plasma treatment is performed at a temperature that is 100 degrees or more lower than the strain point temperature of the glass substrate, the oxidation or nitridation treatment can be sufficiently performed. Note that a high frequency such as a microwave (2.45 GHz) can be used as a frequency for forming plasma. Note that the plasma treatment is performed using the above conditions unless otherwise specified.

次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図３２（Ｃ））。ゲート絶縁膜４６０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２１ａ、４６２１ｂとして酸化珪素を形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化珪素を形成する。また、上記図３２（Ｂ）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。   Next, a gate insulating film 4604 is formed so as to cover the insulating films 4621a and 4621b (FIG. 32C). The gate insulating film 4604 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like by sputtering, LPCVD, plasma CVD, or the like. A single-layer structure of an insulating film containing oxygen or nitrogen or a stacked structure thereof can be used. For example, in the case where silicon is used as the semiconductor films 4603a and 4603b and silicon oxide is formed as the insulating films 4621a and 4621b on the surfaces of the semiconductor films 4603a and 4603b by oxidizing the Si by plasma treatment, over the insulating films 4621a and 4621b Then, silicon oxide is formed as a gate insulating film. In FIG. 32B, if the insulating films 4621a and 4621b formed by oxidizing or nitriding the semiconductor films 4603a and 4603b by plasma treatment are sufficient, the insulating films 4621a and 4621b are used. Can also be used as a gate insulating film.

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３２（Ｄ））。   Next, a gate electrode 4605 and the like are formed over the gate insulating film 4604, so that a semiconductor device including an N-channel transistor 4610a and a P-channel transistor 4610b using the island-shaped semiconductor films 4603a and 4603b as channel regions is manufactured. (FIG. 32D).

このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。   As described above, before the gate insulating film 4604 is provided over the semiconductor films 4603a and 4603b, the surface of the semiconductor films 4603a and 4603b is oxidized or nitrided by plasma treatment, so that the gate insulation in the end portions 4651a and 4651b of the channel region is obtained. A short-circuit between the gate electrode and the semiconductor film due to the coating failure of the film 4604 can be prevented. That is, when the end portion of the island-shaped semiconductor film has a shape close to a right angle (θ = 85 to 100 °), the gate insulating film is formed so as to cover the semiconductor film by a CVD method, a sputtering method, or the like. However, there is a possibility that the problem of poor coating due to step breakage of the gate insulating film may occur at the end of the semiconductor film. However, by oxidizing or nitriding the surface of the semiconductor film in advance using plasma treatment, the end of the semiconductor film It is possible to prevent a defective coating of the gate insulating film at the portion.

上記図３２において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図３３（Ａ））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜または窒化膜（以下、絶縁膜４６２３とも記す）を形成する（図３３（Ｂ））。プラズマ処理の条件は、上記図３２（Ｂ）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。   In FIG. 32, the gate insulating film 4604 may be oxidized or nitrided by performing plasma treatment after the gate insulating film 4604 is formed. In this case, the gate insulating film 4604 (FIG. 33A) formed so as to cover the semiconductor films 4603a and 4603b is subjected to plasma treatment, and the gate insulating film 4604 is oxidized or nitrided, whereby the surface of the gate insulating film 4604 is obtained. Then, an oxide film or a nitride film (hereinafter also referred to as an insulating film 4623) is formed (FIG. 33B). The conditions for the plasma treatment can be the same as those in FIG. The insulating film 4623 contains a rare gas used for plasma treatment. For example, when Ar is used, the insulating film 4623 contains Ar.

図３３（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３３（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。   In FIG. 33B, after the gate insulating film 4604 is oxidized by performing plasma treatment once in an oxygen atmosphere, it may be nitrided by performing plasma treatment again in a nitrogen atmosphere. In this case, silicon oxide or silicon oxynitride (SiOxNy) (x> y) is formed in the semiconductor films 4603a and 4603b, and silicon nitride oxide (SiNxOy) (x> y) is formed in contact with the gate electrode 4605. After that, by forming the gate electrode 4605 and the like over the insulating film 4623, a semiconductor device including the N-channel transistor 4610a and the P-channel transistor 4610b using the island-shaped semiconductor films 4603a and 4603b as channel regions is manufactured. (FIG. 33C). In this manner, by performing plasma treatment on the gate insulating film, the surface of the gate insulating film is oxidized or nitrided, whereby the surface of the gate insulating film can be modified and a dense film can be formed. An insulating film obtained by plasma treatment is denser and has fewer defects such as pinholes than an insulating film formed by a CVD method or a sputtering method, so that the characteristics of the transistor can be improved.

図３３においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。   FIG. 33 shows the case where the surfaces of the semiconductor films 4603a and 4603b are oxidized or nitrided by performing plasma treatment on the semiconductor films 4603a and 4603b in advance, but the semiconductor films 4603a and 4603b are not subjected to plasma treatment. Alternatively, a method of performing plasma treatment after forming the gate insulating film 4604 may be used. As described above, by performing the plasma treatment before forming the gate electrode, even if a coating failure occurs due to a step breakage of the gate insulating film at the end of the semiconductor film, the semiconductor film exposed due to the coating failure Therefore, short-circuit between the gate electrode and the semiconductor film due to poor coverage of the gate insulating film at the end of the semiconductor film can be prevented.

このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。   In this manner, even when the end portion of the island-shaped semiconductor film is provided in a shape that is nearly perpendicular, plasma treatment is performed on the semiconductor film or the gate insulating film to oxidize or nitride the semiconductor film or the gate insulating film. As a result, a short circuit between the gate electrode and the semiconductor film due to poor coverage of the gate insulating film at the end of the semiconductor film can be prevented.

次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。   Next, in the island-shaped semiconductor film provided over the substrate, the case where the end portion of the island-shaped semiconductor film is provided in a tapered shape (θ = 30 to 85 °) is described.

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３４（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図３４では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。   First, island-shaped semiconductor films 4603a and 4603b are formed over the substrate 4601 (FIG. 34A). The island-shaped semiconductor films 4603a and 4603b are formed using a material containing silicon (Si) as a main component (e.g., SixGe1-) using a sputtering method, an LPCVD method, a plasma CVD method, or the like over an insulating film 4602 formed in advance on a substrate 4601. x) or the like, and a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, or heat using a metal element that promotes crystallization. It can be provided by being crystallized by a crystallization method such as a crystallization method and selectively removing the semiconductor film by etching. Note that in FIG. 34, the end portion of the island-shaped semiconductor film is provided in a tapered shape (θ = 30 to 85 °).

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３４（Ｂ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。   Next, a gate insulating film 4604 is formed so as to cover the semiconductor films 4603a and 4603b (FIG. 34B). The gate insulating film 4604 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like by a sputtering method, an LPCVD method, a plasma CVD method, or the like. A single-layer structure of an insulating film containing oxygen or nitrogen, or a stacked structure thereof can be used.

次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化または窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２４とも記す）を形成する（図３４（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。   Next, plasma treatment is performed to oxidize or nitride the gate insulating film 4604, whereby an oxide film or a nitride film (hereinafter also referred to as an insulating film 4624) is formed on the surface of the gate insulating film 4604 (FIG. 34C). )). The plasma treatment conditions can be the same as described above. For example, in the case where silicon oxide or silicon oxynitride (SiOxNy) (x> y) is used as the gate insulating film 4604, plasma treatment is performed in an oxygen atmosphere to oxidize the gate insulating film 4604, so that the surface of the gate insulating film is formed. Can form a dense film with fewer defects such as pinholes than a gate insulating film formed by CVD or sputtering. On the other hand, by performing plasma treatment in a nitrogen atmosphere to nitride the gate insulating film 4604, silicon nitride oxide (SiNxOy) (x> y) can be provided as the insulating film 4624 on the surface of the gate insulating film 4604. Alternatively, the gate insulating film 4604 may be oxidized by performing plasma treatment once in an oxygen atmosphere, and then nitrided by performing plasma treatment again in a nitrogen atmosphere. The insulating film 4624 contains a rare gas used for plasma treatment. For example, when Ar is used, the insulating film 4624 contains Ar.

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３４（Ｄ））。   Next, a gate electrode 4605 and the like are formed over the gate insulating film 4604, so that a semiconductor device including an N-channel transistor 4610a and a P-channel transistor 4610b using the island-shaped semiconductor films 4603a and 4603b as channel regions is manufactured. (FIG. 34D).

このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。   In this manner, by performing plasma treatment on the gate insulating film, an insulating film made of an oxide film or a nitride film can be provided on the surface of the gate insulating film, and the surface of the gate insulating film can be modified. An insulating film oxidized or nitrided by plasma treatment is denser and has fewer defects such as pinholes than a gate insulating film formed by a CVD method or a sputtering method, so that transistor characteristics can be improved. it can. In addition, by forming the end portion of the semiconductor film in a tapered shape, a short circuit between the gate electrode and the semiconductor film due to poor coverage of the gate insulating film at the end portion of the semiconductor film can be suppressed. By performing plasma treatment after the formation, a short circuit between the gate electrode and the semiconductor film can be further prevented.

次に、図３４とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。   Next, a method for manufacturing a semiconductor device which is different from that in FIG. 34 is described with reference to drawings. Specifically, a case where plasma treatment is selectively performed on an end portion of a semiconductor film having a tapered shape is described.

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３５（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。   First, island-shaped semiconductor films 4603a and 4603b are formed over the substrate 4601 (FIG. 35A). The island-shaped semiconductor films 4603a and 4603b are formed using a material containing silicon (Si) as a main component (e.g., SixGe1-) using a sputtering method, an LPCVD method, a plasma CVD method, or the like over an insulating film 4602 formed in advance on a substrate 4601. x) or the like is used to form an amorphous semiconductor film, the amorphous semiconductor film is crystallized, and the semiconductor film is selectively etched using the resists 4625a and 4625b as masks. The crystallization of the amorphous semiconductor film may be performed by laser crystallization, thermal crystallization using an RTA or furnace annealing furnace, thermal crystallization using a metal element that promotes crystallization, or a combination of these methods. The crystallization method can be used.

次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２６とも記す）を形成する（図３５（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。   Next, before removing the resists 4625a and 4625b used for etching the semiconductor film, plasma treatment is performed to selectively oxidize or nitride the end portions of the island-shaped semiconductor films 4603a and 4603b. An oxide film or a nitride film (hereinafter also referred to as an insulating film 4626) is formed at end portions of the films 4603a and 4603b (FIG. 35B). The plasma treatment is performed under the conditions described above. The insulating film 4626 contains a rare gas used for plasma treatment.

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３５（Ｃ））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。   Next, a gate insulating film 4604 is formed so as to cover the semiconductor films 4603a and 4603b (FIG. 35C). The gate insulating film 4604 can be provided in a manner similar to the above.

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３５（Ｄ））。   Next, a gate electrode 4605 and the like are formed over the gate insulating film 4604, so that a semiconductor device including an N-channel transistor 4610a and a P-channel transistor 4610b using the island-shaped semiconductor films 4603a and 4603b as channel regions is manufactured. (FIG. 35D).

半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。   In the case where the end portions of the semiconductor films 4603a and 4603b are provided in a tapered shape, the end portions 4652a and 4602b of the channel region formed in part of the semiconductor films 4603a and 4603b are also tapered and the thickness of the semiconductor film or the gate insulating film Since the film thickness changes as compared with the central portion, the characteristics of the transistor may be affected. Therefore, here, by selectively oxidizing or nitriding an end portion of the channel region by plasma treatment and forming an insulating film in the semiconductor film which is the end portion of the channel region, a transistor caused by the end portion of the channel region The influence on can be reduced.

なお、図３５では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図３７（Ａ））。   Note that FIG. 35 shows an example in which oxidation or nitridation is performed by plasma treatment only on the end portions of the semiconductor films 4603a and 4603b, but it goes without saying that the gate insulating film 4604 is also subjected to plasma treatment as shown in FIG. It is also possible to perform oxidation or nitridation (FIG. 37A).

次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。   Next, a method for manufacturing a semiconductor device different from the above is described with reference to drawings. Specifically, a case where plasma treatment is performed on a semiconductor film having a tapered shape is described.

まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３６（Ａ））。   First, island-shaped semiconductor films 4603a and 4603b are formed over the substrate 4601 in a manner similar to the above (FIG. 36A).

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２７ａ、絶縁膜４６２７ｂとも記す）を形成する（図３６（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａおよび絶縁膜４６２７ｂとして、酸化珪素または窒化珪素が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化または窒化される。   Next, plasma treatment is performed to oxidize or nitride the semiconductor films 4603a and 4603b, whereby oxide films or nitride films (hereinafter also referred to as insulating films 4627a and 4627b) are formed on the surfaces of the semiconductor films 4603a and 4603b, respectively. (FIG. 36B). The plasma treatment can be similarly performed under the above-described conditions. For example, in the case where Si is used for the semiconductor films 4603a and 4603b, silicon oxide or silicon nitride is formed as the insulating films 4627a and 4627b. Alternatively, the semiconductor films 4603a and 4603b may be oxidized by plasma treatment and then nitrided by performing plasma treatment again. In this case, silicon oxide or silicon oxynitride (SiOxNy) (x> y) is formed in contact with the semiconductor films 4603a and 4603b, and silicon nitride oxide (SiNxOy) (x> y) is formed on the surface of the silicon oxide. . Therefore, the insulating films 4627a and 4627b contain a rare gas used for plasma treatment. Note that the end portions of the semiconductor films 4603a and 4603b are simultaneously oxidized or nitrided by performing the plasma treatment.

次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図３６（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化珪素を形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化珪素を形成する。   Next, a gate insulating film 4604 is formed so as to cover the insulating films 4627a and 4627b (FIG. 36C). The gate insulating film 4604 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like by a sputtering method, an LPCVD method, a plasma CVD method, or the like. A single-layer structure of an insulating film containing oxygen or nitrogen, or a stacked structure thereof can be used. For example, when silicon is formed as the insulating films 4627a and 4627b on the surfaces of the semiconductor films 4603a and 4603b by oxidizing Si as the semiconductor films 4603a and 4603b by plasma treatment, a gate is formed over the insulating films 4627a and 4627b. Silicon oxide is formed as an insulating film.

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３６（Ｄ））。   Next, a gate electrode 4605 and the like are formed over the gate insulating film 4604, so that a semiconductor device including an N-channel transistor 4610a and a P-channel transistor 4610b using the island-shaped semiconductor films 4603a and 4603b as channel regions is manufactured. (FIG. 36D).

半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部もテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。   When the end portion of the semiconductor film is provided in a tapered shape, the end portion of the channel region formed in a part of the semiconductor film also has a tapered shape, which may affect the characteristics of the semiconductor element. Therefore, by oxidizing or nitriding the semiconductor film by plasma treatment, as a result, the end portion of the channel region is also oxidized or nitrided, so that the influence on the semiconductor element can be reduced.

なお、図３６では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化または窒化させることも可能である（図３７（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。   Note that FIG. 36 shows an example in which oxidation or nitridation is performed by plasma treatment only on the semiconductor films 4603a and 4603b. However, as shown in FIG. 34, the gate insulating film 4604 is oxidized or oxidized by plasma treatment. Nitridation is also possible (FIG. 37B). In this case, the gate insulating film 4604 may be oxidized by performing plasma treatment once in an oxygen atmosphere, and then nitrided by performing plasma treatment again in a nitrogen atmosphere. In this case, silicon oxide (SiOx) or silicon oxynitride (SiOxNy) (x> y) is formed in the semiconductor films 4603a and 4603b, and silicon nitride oxide (SiNxOy) (x> y) is formed in contact with the gate electrode 4605. Is done.

このとき、ゴミ４６７３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜４６７４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜または半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施例のみならず、他の実施例においても同様のことがいえる。   At this time, the dust 4673 is easily removed from the surface of the insulating film 4673 by simple cleaning such as brush cleaning. In this manner, by performing plasma treatment, removal of dust is facilitated even if the dust is attached to the insulating film or the semiconductor film. This is an effect obtained by performing the plasma treatment, and the same can be said not only in this embodiment but also in other embodiments.

このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。   In this manner, by performing plasma treatment to oxidize or nitride the semiconductor film or the gate insulating film to modify the surface, a dense insulating film with good film quality can be formed. In addition, dust or the like attached to the surface of the insulating film can be easily removed by cleaning. As a result, even when the insulating film is formed thin, defects such as pinholes can be prevented, and miniaturization and high performance of semiconductor elements such as transistors can be achieved.

なお、本実施例では、上記図３１における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板４６０１または絶縁膜４６０２にプラズマ処理を行ってもよいし、絶縁膜４６０６または絶縁膜４６０７にプラズマ処理を行ってもよい。   Note that in this embodiment, the semiconductor films 4603a and 4603b or the gate insulating film 4604 in FIG. 31 are subjected to plasma treatment, and the semiconductor films 4603a and 4603b or the gate insulating film 4604 are oxidized or nitrided. The layer used for oxidation or nitridation is not limited to this. For example, plasma treatment may be performed on the substrate 4601 or the insulating film 4602, or plasma treatment may be performed on the insulating film 4606 or the insulating film 4607.

本実施例で述べた内容は実施例１又は実施例２で述べた内容と自由に組み合わせて実施することができる。   The contents described in this embodiment can be freely combined with the contents described in Embodiment 1 or Embodiment 2.

本実施例では、トランジスタを始めとする半導体装置を作製する際のマスクパターンの例について、図４１〜図４３を参照して説明する。   In this embodiment, an example of a mask pattern for manufacturing a semiconductor device including a transistor will be described with reference to FIGS.

図４１（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。   The semiconductor layers 5610 and 5611 shown in FIG. 41A are preferably formed using silicon or a crystalline semiconductor containing silicon as a component. For example, polycrystalline silicon or single crystal silicon obtained by crystallizing a silicon film by laser annealing or the like is applied. In addition, a metal oxide semiconductor, amorphous silicon, or an organic semiconductor that exhibits semiconductor characteristics can be used.

いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。   In any case, the semiconductor layer to be formed first is formed over the entire surface or part of the substrate having an insulating surface (a region having a larger area than that determined as a semiconductor region of the transistor). Then, a mask pattern is formed on the semiconductor layer by photolithography. The semiconductor layer is etched using the mask pattern, whereby island-shaped semiconductor layers 5610 and 5611 having a specific shape including a source region and a drain region of the transistor and a channel formation region are formed. The semiconductor layers 5610 and 5611 are determined in consideration of appropriate layout.

図４１（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図４１（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図４１（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。   A photomask for forming the semiconductor layers 5610 and 5611 shown in FIG. 41A includes a mask pattern 5630 shown in FIG. This mask pattern 5630 differs depending on whether the resist used in the photolithography process is a positive type or a negative type. In the case of using a positive resist, the mask pattern 5630 shown in FIG. 41B is manufactured as a light shielding portion. Mask pattern 5630 has a shape in which polygonal apex A is deleted. Further, the bent portion B has a shape that is bent over a plurality of steps so that the corner portion does not become a right angle. In the photomask pattern, for example, the corners of the pattern (right triangles) are removed so that one side is 10 μm or less.

図４１（Ｂ）で示すマスクパターン５６３０は、その形状が、図４１（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されてもよいが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。   The shape of the mask pattern 5630 illustrated in FIG. 41B is reflected in the semiconductor layers 5610 and 5611 illustrated in FIG. In that case, a shape similar to the mask pattern 5630 may be transferred, but the corner of the mask pattern 5630 may be transferred so as to be further rounded. That is, a rounded portion having a smoother pattern shape than the mask pattern 5630 may be provided.

半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図４２（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。   Over the semiconductor layers 5610 and 5611, an insulating layer containing at least part of silicon oxide or silicon nitride is formed. One purpose of forming this insulating layer is a gate insulating layer. Then, as illustrated in FIG. 42A, gate wirings 5712, 5713, and 5714 are formed so as to partially overlap the semiconductor layer. The gate wiring 5712 is formed corresponding to the semiconductor layer 5610. The gate wiring 5713 is formed corresponding to the semiconductor layers 5610 and 5611. The gate wiring 5714 is formed corresponding to the semiconductor layers 5610 and 5611. For the gate wiring, a metal layer or a highly conductive semiconductor layer is formed, and its shape is formed on the insulating layer by a photolithography technique.

このゲート配線を形成するためのフォトマスクは、図４２（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図４２（Ｂ）で示すマスクパターン５７３１は、その形状が、図４２（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されてもよいが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。すなわち、ゲート配線５７１２、５７１３、５７１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。   A photomask for forming this gate wiring is provided with a mask pattern 5731 shown in FIG. This mask pattern 5731 is a corner, and one side of the (right triangle) is 10 μm or less, or less than 1/2 of the line width of the wiring, and the corner is deleted to a size of 1/5 or more of the line width. doing. The shape of the mask pattern 5731 shown in FIG. 42B is reflected in the gate wirings 5712, 5713, and 5714 shown in FIG. In that case, a shape similar to the mask pattern 5731 may be transferred, but the corner of the mask pattern 5731 may be transferred so as to be further rounded. That is, a rounded portion having a smoother pattern shape than the mask pattern 5731 may be provided. In other words, the corners of the gate wirings 5712, 5713, and 5714 are rounded at the corners that are 1/2 or less of the line width and 1/5 or more. The convex part suppresses the generation of fine powder due to abnormal discharge during dry etching by plasma, and the concave part improves the yield as a result of washing away even if fine powder is easily collected at the corner during cleaning. It has the effect that it can be expected greatly.

層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させてもよい。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けてもよい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。   The interlayer insulating layer is a layer formed next to the gate wirings 5712, 5713, and 5714. The interlayer insulating layer is formed using an inorganic insulating material such as silicon oxide or an organic insulating material such as polyimide or acrylic resin. An insulating layer such as silicon nitride or silicon nitride oxide may be interposed between the interlayer insulating layer and the gate wirings 5712, 5713, and 5714. Further, an insulating layer such as silicon nitride or silicon nitride oxide may be provided over the interlayer insulating layer. This insulating layer can prevent the semiconductor layer and the gate insulating layer from being contaminated by impurities such as exogenous metal ions and moisture that are not good for the transistor.

層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図４３（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。   An opening is formed at a predetermined position in the interlayer insulating layer. For example, it is provided corresponding to the gate wiring or semiconductor layer in the lower layer. A wiring layer formed of one or more layers of metal or metal compound is formed with a mask pattern by a photolithography technique and formed into a predetermined pattern by etching. Then, as illustrated in FIG. 43A, wirings 5815 to 5820 are formed so as to partially overlap the semiconductor layer. A wiring connects between specific elements. The wiring does not connect a specific element with a straight line, but includes a bent portion due to layout restrictions. In addition, the wiring width changes in the contact portion and other regions. In the contact portion, when the contact hole is equal to or larger than the wiring width, the wiring width is changed to widen at that portion.

この配線５８１５〜５８２０を形成するためのフォトマスクは、図４３（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびた形状となるように設ける。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。   A photomask for forming the wirings 5815 to 5820 includes a mask pattern 5832 shown in FIG. Even in this case, the wiring is a corner portion (right triangle) having a side of 10 μm or less, or 1/2 or less of the line width of the wiring and 1/5 or more of the line width. Is removed and the corner is provided with a rounded shape. In such wiring, the convex part suppresses the generation of fine powder due to abnormal discharge when dry etching with plasma, and the concave part is easy to collect even in the case of cleaning even if it is fine powder. As a result of washing away, the yield can be greatly improved. It can be expected that the corner portion of the wiring is electrically conducted by taking a round. In addition, a large number of parallel wires are very convenient for washing away dust.

図４３（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。   In FIG. 43A, N-channel transistors 5821 to 5824 and P-channel transistors 5825 and 5826 are formed. The N-channel transistor 5823 and the P-channel transistor 5825, and the N-channel transistor 5824 and the P-channel transistor 5826 constitute inverters 5827 and 5828. The circuit including these six transistors forms an SRAM. An insulating layer such as silicon nitride or silicon oxide may be formed over these transistors.

本実施例で述べた内容は、実施例１〜実施例３で述べた内容と自由に組み合わせて実施することができる。   The contents described in this embodiment can be freely combined with the contents described in Embodiments 1 to 3.

本実施例では、画素の形成された基板の封止を行った構成について、図２５を用いて説明する。図２５（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図２５（Ｂ）、図２５（Ｃ）はそれぞれ図２５（Ａ）のＡ−Ａ’における断面図である。図２５（Ｂ）と図２５（Ｃ）とは、異なる方法で封止を行った例である。   In this embodiment, a structure in which a substrate over which a pixel is formed is sealed will be described with reference to FIG. FIG. 25A is a top view of a panel formed by sealing a substrate on which pixels are formed. FIGS. 25B and 25C are cross-sectional views of FIGS. It is sectional drawing in A '. FIG. 25B and FIG. 25C are examples in which sealing is performed by different methods.

図２５（Ａ）乃至図２５（Ｃ）において、基板２５０１上には、複数の画素を有する画素部２５０２が配置され、画素部２５０２を囲むようにしてシール材２５０６が設けられシーリング材２５０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１で示した構成を用いることができる。   25A to 25C, a pixel portion 2502 including a plurality of pixels is provided over a substrate 2501, a sealant 2506 is provided so as to surround the pixel portion 2502, and a sealing material 2507 is attached. ing. As for the structure of the pixel, the best mode for carrying out the invention described above or the structure shown in Embodiment 1 can be used.

図２５（Ｂ）の表示パネルでは、図２５（Ａ）のシーリング材２５０７は、対向基板２５２１に相当する。シール材２５０６を接着層として用いて透明な対向基板２５２１が貼り付けられ、基板２５０１、対向基板２５２１及びシール材２５０６によって密閉空間２５２２が形成される。対向基板２５２１には、カラーフィルタ２５２０と該カラーフィルタを保護する保護膜２５２３が設けられる。画素部２５０２に配置された発光素子から発せられる光は、該カラーフィルタ２５２０を介して外部に放出される。密閉空間２５２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間２５２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材２５０６と密閉空間２５２２に充填される材料とを同一の材料として、対向基板２５２１の接着と画素部２５０２の封止とを同時に行っても良い。   In the display panel in FIG. 25B, the sealing material 2507 in FIG. 25A corresponds to the counter substrate 2521. A transparent counter substrate 2521 is attached using the sealant 2506 as an adhesive layer, and a sealed space 2522 is formed by the substrate 2501, the counter substrate 2521, and the sealant 2506. The counter substrate 2521 is provided with a color filter 2520 and a protective film 2523 for protecting the color filter. Light emitted from the light emitting elements arranged in the pixel portion 2502 is emitted to the outside through the color filter 2520. The sealed space 2522 is filled with an inert resin or liquid. Note that as the resin filled in the sealed space 2522, a light-transmitting resin in which a hygroscopic material is dispersed may be used. Alternatively, the sealing material 2506 and the material filled in the sealed space 2522 may be the same material, and the counter substrate 2521 may be bonded and the pixel portion 2502 may be sealed at the same time.

図２５（Ｃ）に示した表示パネルでは、図２５（Ａ）のシーリング材２５０７は、シーリング材２５２４に相当する。シール材２５０６を接着層として用いてシーリング材２５２４が貼り付けられ、基板２５０１、シール材２５０６及びシーリング材２５２４によって密閉空間２５０８が形成される。シーリング材２５２４には予め凹部の中に吸湿剤２５０９が設けられ、上記密閉空間２５０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材２５１０で覆われている。カバー材２５１０は空気や水分は通すが、吸湿剤２５０９は通さない。なお、密閉空間２５０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。   In the display panel illustrated in FIG. 25C, the sealing material 2507 in FIG. 25A corresponds to the sealing material 2524. A sealing material 2524 is attached using the sealing material 2506 as an adhesive layer, and a sealed space 2508 is formed by the substrate 2501, the sealing material 2506, and the sealing material 2524. The sealing material 2524 is provided with a hygroscopic agent 2509 in the concave portion in advance, and plays a role in adsorbing moisture, oxygen, and the like in the sealed space 2508 to maintain a clean atmosphere and suppressing deterioration of the light emitting element. This recess is covered with a fine mesh-like cover material 2510. The cover material 2510 allows air and moisture to pass through, but does not allow the moisture absorbent 2509 to pass. Note that the sealed space 2508 may be filled with a rare gas such as nitrogen or argon, and may be filled with a resin or a liquid if inactive.

基板２５０１上には、画素部２５０２等に信号を伝達するための入力端子部２５１１が設けられ、該入力端子部２５１１へはＦＰＣ（フレキシブルプリントサーキット）２５１２を介して映像信号等の信号が伝達される。入力端子部２５１１では、基板２５０１上に形成された配線とＦＰＣ２５１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。   An input terminal portion 2511 for transmitting a signal to the pixel portion 2502 and the like is provided over the substrate 2501, and a signal such as a video signal is transmitted to the input terminal portion 2511 via an FPC (flexible printed circuit) 2512. The In the input terminal portion 2511, a wiring formed over the substrate 2501 and a wiring provided in the FPC 2512 are electrically connected using a resin in which a conductor is dispersed (anisotropic conductive resin: ACF). .

画素部２５０２が形成された基板２５０１上に、画素部２５０２に信号を入力する駆動回路が一体形成されていても良い。画素部２５０２に信号を入力する駆動回路をＩＣチップで形成し、基板２５０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板２５０１上に配置しても良い。   A driver circuit that inputs a signal to the pixel portion 2502 may be formed over the substrate 2501 over which the pixel portion 2502 is formed. A driver circuit for inputting a signal to the pixel portion 2502 may be formed using an IC chip and connected to the substrate 2501 by COG (Chip On Glass), or the IC chip may be connected using a TAB (Tape Auto Bonding) or a printed circuit board. You may arrange | position on the board | substrate 2501. FIG.

本実施例は、実施例１〜実施例４と自由に組み合わせて実施することができる。   This embodiment can be implemented in combination with any of Embodiments 1 to 4.

本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。   The present invention can be applied to a display module in which a circuit for inputting a signal to the panel is mounted on the panel.

図２６はパネル２６００と回路基板２６０４を組み合わせた表示モジュールを示している。図２６では、回路基板２６０４上にコントローラ２６０５や信号分割回路２６０６などが形成されている例を示した。回路基板２６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。   FIG. 26 shows a display module in which a panel 2600 and a circuit board 2604 are combined. FIG. 26 shows an example in which a controller 2605, a signal dividing circuit 2606, and the like are formed on a circuit board 2604. The circuit formed over the circuit board 2604 is not limited to this. Any circuit may be formed as long as it generates a signal for controlling the panel.

回路基板２６０４上に形成されたこれらの回路から出力された信号は、接続配線２６０７によってパネル２６００に入力される。   Signals output from these circuits formed on the circuit board 2604 are input to the panel 2600 through connection wirings 2607.

パネル２６００は、画素部２６０１と、ソースドライバ２６０２と、ゲートドライバ２６０３とを有する。パネル２６００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図２６では、画素部２６０１が形成された基板と同一基板上に、ソースドライバ２６０２及びゲートドライバ２６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部２６０１が形成された基板と同一基板上にゲートドライバ２６０３のみが形成され、ソースドライバは回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。   The panel 2600 includes a pixel portion 2601, a source driver 2602, and a gate driver 2603. The configuration of the panel 2600 can be the same as the configuration shown in the first embodiment, the second embodiment, or the like. FIG. 26 illustrates an example in which the source driver 2602 and the gate driver 2603 are formed over the same substrate as the substrate over which the pixel portion 2601 is formed. However, the display module of the present invention is not limited to this. Only the gate driver 2603 may be formed over the same substrate as the substrate over which the pixel portion 2601 is formed, and the source driver may be formed over the circuit substrate. Both the source driver and the gate driver may be formed on the circuit board.

このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。   By incorporating such a display module, display portions of various electronic devices can be formed.

本実施例は、実施例１〜実施例５と自由に組み合わせて実施することができる。   This embodiment can be implemented in combination with any of Embodiments 1 to 5.

本実施例は、本発明に係る電子機器について説明する。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の代表例を図２７に示す。   In this example, an electronic apparatus according to the present invention will be described. Electronic devices include cameras (video cameras, digital cameras, etc.), projectors, head-mounted displays (goggles-type displays), navigation systems, car stereos, personal computers, game machines, personal digital assistants (mobile computers, mobile phones or electronic books) Etc.), and an image reproduction apparatus (specifically, an apparatus equipped with a display capable of reproducing a recording medium such as Digital Versatile Disc (DVD) and displaying the image). A typical example of an electronic device is illustrated in FIG.

図２７（Ａ）は、パーソナルコンピュータであり、本体２７１１、筐体２７１２、表示部２７１３、キーボード２７１４、外部接続ポート２７１５、ポインティングマウス２７１６等を含む。本発明は、表示部２７１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。   FIG. 27A illustrates a personal computer, which includes a main body 2711, a housing 2712, a display portion 2713, a keyboard 2714, an external connection port 2715, a pointing mouse 2716, and the like. The present invention is applied to the display portion 2713. By using the present invention, power consumption of the display portion can be reduced.

図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２７２１、筐体２７２２、第１の表示部２７２３、第２の表示部２７２４、記録媒体読み込み部２７２５（ＤＶＤ等）、操作キー２７２６、スピーカー部２７２７等を含む。第１の表示部２７２３は主として画像情報を表示し、第２の表示部２７２４は主として文字情報を表示する。本発明は、第１の表示部２７２３、第２の表示部２７２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。   FIG. 27B shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2721, a housing 2722, a first display portion 2723, a second display portion 2724, and a recording medium reading. Part 2725 (DVD or the like), operation keys 2726, speaker part 2727, and the like. The first display portion 2723 mainly displays image information, and the second display portion 2724 mainly displays character information. The present invention is applied to the first display portion 2723 and the second display portion 2724. By using the present invention, power consumption of the display portion can be reduced.

図２７（Ｃ）は携帯電話であり、本体２７３１、音声出力部２７３２、音声入力部２７３３、表示部２７３４、操作スイッチ２７３５、アンテナ２７３６等を含む。本発明は、表示部２７３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。   FIG. 27C illustrates a cellular phone, which includes a main body 2731, an audio output portion 2732, an audio input portion 2733, a display portion 2734, operation switches 2735, an antenna 2736, and the like. The present invention is applied to the display portion 2734. By using the present invention, power consumption of the display portion can be reduced.

図２７（Ｄ）はカメラであり、本体２７４１、表示部２７４２、筐体２７４３、外部接続ポート２７４４、リモコン受信部２７４５、受像部２７４６、バッテリー２７４７、音声入力部２７４８、操作キー２７４９等を含む。本発明は、表示部２７４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。   FIG. 27D shows a camera, which includes a main body 2741, a display portion 2742, a housing 2743, an external connection port 2744, a remote control receiving portion 2745, an image receiving portion 2746, a battery 2747, an audio input portion 2748, operation keys 2749, and the like. The present invention is applied to the display portion 2742. By using the present invention, power consumption of the display portion can be reduced.

本実施例は、実施例１乃至実施例６と自由に組み合わせて実施することができる。   This embodiment can be implemented by being freely combined with Embodiments 1 to 6.

第１の実施形態を示す図。The figure which shows 1st Embodiment. 第１の実施形態のタイミングチャートを示す図。The figure which shows the timing chart of 1st Embodiment. 第１の実施形態を示す図。The figure which shows 1st Embodiment. 第１の実施形態を示す図。The figure which shows 1st Embodiment. 第２の実施形態、乃至第４の実施形態を示す図。The figure which shows 2nd Embodiment thru | or 4th Embodiment. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第４の実施形態を示す図。The figure which shows 4th Embodiment. 第４の実施形態を示す図。The figure which shows 4th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第５の実施形態、及び第６の実施形態を示す図。The figure which shows 5th Embodiment and 6th Embodiment. 第５の実施形態、及び第６の実施形態を示す図。The figure which shows 5th Embodiment and 6th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第５の実施形態を示す図。The figure which shows 5th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 実施例１を示す図。FIG. 3 is a diagram illustrating Example 1; 実施例６を示す図。FIG. 6 shows a sixth embodiment. 実施例７を示す図。FIG. 9 shows a seventh embodiment. 実施例８を示す図。FIG. 実施例２を示す図。FIG. 実施例２を示す図。FIG. 実施例２を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 実施例３を示す図。FIG. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 実施例５を示す図。FIG. 6 shows a fifth embodiment. 実施例５を示す図。FIG. 6 shows a fifth embodiment. 実施例５を示す図。FIG. 6 shows a fifth embodiment. 第７の実施形態を示す図。The figure which shows 7th Embodiment. 第７の実施形態を示す図。The figure which shows 7th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第６の実施形態を示す図。The figure which shows 6th Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第１の実施形態を示す図。The figure which shows 1st Embodiment. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第４の実施形態を示す図。The figure which shows 4th Embodiment. 第１の実施形態を示す図。The figure which shows 1st Embodiment. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第４の実施形態を示す図。The figure which shows 4th Embodiment. 第１の実施形態を示す図。The figure which shows 1st Embodiment. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 第３の実施形態、及び第４の実施形態を示す。3rd Embodiment and 4th Embodiment are shown. 第４の実施形態を示す図。The figure which shows 4th Embodiment.

符号の説明Explanation of symbols

１０ 回路
１１ 入力端子
１２ 入力端子
１３ 入力端子
１４ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ 容量素子
３４ 回路
３５ 回路
４１ トランジスタ
４２ トランジスタ
５０ 回路
５１ 入力端子
５２ 入力端子
５３ 入力端子
５４ 入力端子
５５ 出力端子
６１ 回路
６２ 回路
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
８１ 回路
８２ 回路
８３ 回路
９１ トランジスタ
９２ トランジスタ
９３ トランジスタ
９４ トランジスタ
９５ トランジスタ
１０１ トランジスタ
１０２ 抵抗素子
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１１ 回路
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１３１ シフトレジスタ回路
１５１ シフトレジスタ回路
１５２ レベルシフト回路
１７１ シフトレジスタ回路
１７２ レベルシフト回路
１９１ シフトレジスタ回路
１９２ 回路
２１１ 画素
２１２ ゲートドライバ
２２１ ソースドライバ
２３１ トランジスタ
２３２ 容量素子
２３３ 液晶素子
２３４ 対向電極
２４１ トランジスタ
２４２ トランジスタ
２４３ 容量素子
２４４ 発光素子
２４５ 対向電極
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
２５４ 容量素子
２６１ トランジスタ
２６２ トランジスタ
２６３ トランジスタ
２５４ トランジスタ
２６４ トランジスタ
２６５ 容量素子
２６６ 定電圧線
４８１ トランジスタ
５０１ トランジスタ
５０２ 抵抗素子
５０３ トランジスタ
５０４ トランジスタ
５０５ 回路
５５１ トランジスタ
５５２ トランジスタ
５５３ 容量素子
５５４ 回路
５５５ 回路
５６１ 回路
５６２ 回路
５７１ 回路
５７２ 回路
５７３ 回路
５８１ 回路
５９１ トランジスタ
５９２ トランジスタ
６０１ トランジスタ
６０２ トランジスタ
６０３ トランジスタ
２４００ 基板
２４０１ 下地膜
２４０２ 半導体層
２４０３ 絶縁膜
２４０４ ゲート電極
２４０５ 絶縁膜
２４０６ 電極
２４０７ 電極
２４０８ 絶縁膜
２４０９ 発光層
２４１０ トランジスタ
２４１１ 容量素子
２４１２ 半導体層
２４１４ 電極
２４１５ 発光素子
２４１６ 電極
２４１７ 電極
２４１８ 絶縁膜
２５０１ 基板
２５０２ 画素部
２５０６ シール材
２５０７ シーリング材
２５０８ 密閉空間
２５０９ 吸湿剤
２５１０ カバー材
２５１１ 入力端子部
２５１２ ＦＰＣ
２５２０ カラーフィルタ
２５２１ 対向基板
２５２２ 密閉空間
２５２３ 保護膜
２５２４ シーリング材
２６００ パネル
２６０１ 画素部
２６０２ ソースドライバ
２６０３ ゲートドライバ
２６０４ 回路基板
２６０５ コントローラ
２６０６ 信号分割回路
２６０７ 接続配線
２７１１ 本体
２７１２ 筐体
２７１３ 表示部
２７１４ キーボード
２７１５ 外部接続ポート
２７１６ ポインティングマウス
２７２１ 本体
２７２２ 筐体
２７２３ 表示部
２７２４ 表示部
２７２５ 記録媒体読み込み部
２７２６ 操作キー
２７２７ スピーカー部
２７３１ 本体
２７３２ 音声出力部
２７３３ 音声入力部
２７３４ 表示部
２７３５ 操作スイッチ
２７３６ アンテナ
２７４１ 本体
２７４２ 表示部
２７４３ 筐体
２７４４ 外部接続ポート
２７４５ リモコン受信部
２７４６ 受像部
２７４７ バッテリー
２７４８ 音声入力部
２７４９ 操作キー
２８０１ 基板
２８０２ 下地膜
２８０３ 画素電極
２８０４ 電極
２８０５ 配線
２８０６ 配線
２８０７ Ｎ型半導体層
２８０８ Ｎ型半導体層
２８０９ 半導体層
２８１０ ゲート絶縁膜
２８１１ 絶縁膜
２８１２ ゲート電極
２８１３ 電極
２８１４ 層間絶縁膜
２８１５ 有機化合物を含む層
２８１６ 対向電極
２８１７ 発光素子
２８１８ 駆動トランジスタ
２８１９ 容量素子
２８２０ 電極
２９０１ 基板
２９０３ ゲート電極
２９０４ 電極
２９０５ ゲート絶縁膜
２９０６ 半導体層
２９０７ 半導体層
２９０８ Ｎ型半導体層
２９０９ Ｎ型半導体層
２９１０ Ｎ型半導体層
２９１１ 配線
２９１２ 配線
２９１３ 導電層
２９１４ 画素電極
２９１５ 絶縁層
２９１７ 対向電極
２９１８ 発光素子
２９１９ 駆動トランジスタ
２９２０ 容量素子
２９２１ 電極
３００１ 絶縁層
４６０１ 基板
４６０２ 絶縁膜
４６０３ａ 半導体膜
４６０３ｂ 半導体膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 絶縁膜
４６０７ 絶縁膜
４６０８ 導電膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 絶縁膜
４６２１ｂ 絶縁膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２５ａ レジスト
４６２５ｂ レジスト
４６２６ 絶縁膜
４６２７ａ 絶縁膜
４６２７ｂ 絶縁膜
４６５１ａ チャネル領域の端部
４６５１ｂ チャネル領域の端部
４６５２ａ チャネル領域の端部
４６５２ｂ チャネル領域の端部
４６７１ 膜
４６７２ 絶縁膜
４６７３ ゴミ
４６７４ 絶縁膜
４６７５ 絶縁膜
５４０１ Ｎチャネル型トランジスタ
５４０２ Ｎチャネル型トランジスタ
５４０３ Ｐチャネル型トランジスタ
５４０４ 容量素子
５４０５ 抵抗素子
５５０２ 導電層
５５０３ 導電層
５５０４ 配線
５５０５ 半導体層
５５０６ 不純物領域
５５０７ 不純物領域
５５０８ 絶縁層
５５０９ ゲート電極
５５１０ 不純物領域
５５１１ 不純物領域
５５１２ 不純物領域
５６１０ 半導体層
５６１１ 半導体層
５６３０ マスクパターン
５７１２ ゲート配線
５７１３ ゲート配線
５７１４ ゲート配線
５７３１ マスクパターン
５８００ デコーダタイプゲートドライバ
５８０１ 入力端子
５８０２ 第２入力端子
５８０３ 第３入力端子
５８０４ 入力端子
５８０５ レベルシフタ
５８０６ バッファ回路
５８１５ 配線
５８１６ 配線
５８１７ 配線
５８１８ 配線
５８１９ 配線
５８２０ 配線
５８２１ Ｎチャネル型トランジスタ
５８２２ Ｎチャネル型トランジスタ
５８２３ Ｎチャネル型トランジスタ
５８２４ Ｎチャネル型トランジスタ
５８２５ Ｐチャネル型トランジスタ
５８２６ Ｐチャネル型トランジスタ
５８２７ インバータ
５８２８ インバータ
５８３２ マスクパターン
９０００ ソースドライバ DESCRIPTION OF SYMBOLS 10 Circuit 11 Input terminal 12 Input terminal 13 Input terminal 14 Output terminal 31 Transistor 32 Transistor 33 Capacitor 34 Circuit 35 Circuit 41 Transistor 42 Transistor 50 Circuit 51 Input terminal 52 Input terminal 53 Input terminal 54 Input terminal 55 Output terminal 61 Circuit 62 Circuit 71 Transistor 72 Transistor 73 Transistor 81 Circuit 82 Circuit 83 Circuit 91 Transistor 92 Transistor 93 Transistor 94 Transistor 95 Transistor 101 Transistor 102 Resistive Element 102 Transistor 103 Transistor 104 Capacitor Element 111 Circuit 121 Transistor 122 Transistor 123 Transistor 124 Transistor 125 Transistor 131 Shift Register Circuit 151 Shift register circuit 152 Level shift circuit 71 Shift register circuit 172 Level shift circuit 191 Shift register circuit 192 circuit 211 pixel 212 gate driver 221 source driver 231 transistor 232 capacitor element 233 liquid crystal element 234 counter electrode 241 transistor 242 transistor 243 capacitor element 244 light emitting element 245 counter electrode 251 transistor 252 transistor 253 Transistor 254 Capacitor 261 Transistor 262 Transistor 263 Transistor 254 Transistor 265 Transistor 265 Capacitor 266 Constant voltage line 481 Transistor 501 Transistor 502 Resistor 503 Transistor 504 Transistor 505 Circuit 551 Transistor 552 Transistor 553 Capacitor 554 Circuit 555 Circuit 561 Circuit 562 Circuit 71 circuit 572 circuit 573 circuit 581 circuit 591 transistor 592 transistor 601 transistor 602 transistor 603 transistor 2400 substrate 2401 base film 2402 semiconductor layer 2403 insulating film 2404 gate electrode 2405 insulating film 2406 electrode 2407 electrode 2408 insulating film 2409 light emitting layer 2410 transistor 2411 capacitor element 2412 Semiconductor layer 2414 Electrode 2415 Light emitting element 2416 Electrode 2417 Electrode 2418 Insulating film 2501 Substrate 2502 Pixel portion 2506 Seal material 2507 Sealing material 2508 Sealed space 2509 Hygroscopic agent 2510 Cover material 2511 Input terminal portion 2512 FPC
2520 Color filter 2521 Opposing substrate 2522 Sealed space 2523 Protective film 2524 Sealing material 2600 Panel 2601 Pixel portion 2602 Source driver 2603 Gate driver 2604 Circuit board 2605 Controller 2606 Signal dividing circuit 2607 Connection wiring 2711 Body 2712 Display unit 2713 Display unit 2714 Keyboard 2715 External Connection port 2716 Pointing mouse 2721 Main body 2722 Case 2723 Display unit 2724 Display unit 2725 Recording medium reading unit 2726 Operation key 2727 Speaker unit 2731 Main unit 2732 Audio output unit 2733 Audio input unit 2734 Display unit 2735 Operation switch 2736 Antenna 2741 Main unit 2742 Display unit 2743 Housing 2744 External connection port 2745 Remote control receiving unit 2746 Image portion 2747 Battery 2748 Audio input portion 2749 Operation key 2801 Substrate 2802 Base film 2803 Pixel electrode 2804 Electrode 2805 Wiring 2806 Wiring 2807 N-type semiconductor layer 2808 N-type semiconductor layer 2809 Semiconductor layer 2810 Gate insulating film 2811 Insulating film 2812 Gate electrode 2813 Electrode 2814 Interlayer insulating film 2815 Layer 2816 containing organic compound Counter electrode 2817 Light emitting element 2818 Drive transistor 2819 Capacitor element 2820 Electrode 2901 Substrate 2903 Gate 2904 Electrode 2905 Gate insulating film 2906 Semiconductor layer 2907 Semiconductor layer 2908 N-type semiconductor layer 2909 N-type semiconductor Layer 2910 N-type semiconductor layer 2911 Wiring 2912 Wiring 2913 Conductive layer 2914 Pixel electrode 2915 Insulating layer 2917 Counter electrode 2918 Light-emitting element 29 19 drive transistor 2920 capacitor 2921 electrode 3001 insulating layer 4601 substrate 4602 insulating film 4603a semiconductor film 4603b semiconductor film 4604 gate insulating film 4605 gate electrode 4606 insulating film 4607 insulating film 4608 conductive film 4610a N-channel transistor 4610b P-channel transistor 4621a insulating Film 4621b Insulating film 4623 Insulating film 4624 Insulating film 4625a Resist 4625b Resist 4626 Insulating film 4627a Insulating film 4627b Insulating film 4651a End of channel region 4651b End of channel region 4651b End of channel region 4651b End of channel region 4671 Film 4672 Insulating film 4673 Garbage 4673 Insulating film 4675 Insulating film 5401 N-channel transistor 5402 N-channel type Transistor 5403 P-channel transistor 5404 Capacitance element 5405 Resistance element 5502 Conductive layer 5503 Conductive layer 5504 Wiring 5505 Semiconductor layer 5506 Impurity region 5507 Impurity region 5508 Insulating layer 5509 Gate electrode 5510 Impurity region 5511 Impurity region 5512 Impurity region 5610 Semiconductor layer 5611 Semiconductor layer 5630 Mask pattern 5712 Gate wiring 5713 Gate wiring 5714 Gate wiring 5731 Mask pattern 5800 Decoder type gate driver 5801 Input terminal 5802 Second input terminal 5803 Third input terminal 5804 Input terminal 5805 Level shifter 5806 Buffer circuit 5815 Wiring 5816 Wiring 5817 Wiring 5818 Wiring 5819 Wiring 5820 Wiring 5821 N-channel transistor 5822 N-channel transistor 5823 N-channel transistor 5824 N-channel transistor 5825 P-channel transistor 5826 P-channel transistor 5827 Inverter 5828 Inverter 5832 Mask pattern 9000 Source driver

Claims (5)

第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタとを有し、
前記第１のトランジスタは、ソースとドレインのうち一方が第１の配線に電気的に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲートと前記第３のトランジスタのソースとドレインのうち他方とに電気的に接続され、ゲートが第５の配線に電気的に接続され、
前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に電気的に接続され、ソースとドレインのうち他方が第６の配線に電気的に接続され、
前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に電気的に接続され、ゲートが第４の配線に電気的に接続され、
前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に電気的に接続され、ソースとドレインのうち他方が前記第６の配線に電気的に接続され、ゲートが前記第４の配線に電気的に接続され、
前記第５のトランジスタは、ソースとドレインのうち一方が前記第２の配線に電気的に接続され、ソースとドレインのうち他方が前記第６の配線に電気的に接続され、ゲートがクロック信号の入力される第７の配線に電気的に接続されていることを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor;
In the first transistor, one of a source and a drain is electrically connected to the first wiring, and the other of the source and the drain is a gate of the second transistor and a source and a drain of the third transistor. Electrically connected to the other, the gate is electrically connected to the fifth wiring,
In the second transistor, one of a source and a drain is electrically connected to a third wiring, and the other of the source and the drain is electrically connected to a sixth wiring,
In the third transistor, one of a source and a drain is electrically connected to the second wiring, and a gate is electrically connected to the fourth wiring.
In the fourth transistor, one of a source and a drain is electrically connected to the second wiring, the other of the source and the drain is electrically connected to the sixth wiring, and a gate is the fourth wiring. Electrically connected to the wiring of
In the fifth transistor, one of a source and a drain is electrically connected to the second wiring, the other of the source and the drain is electrically connected to the sixth wiring, and a gate is a clock signal. A semiconductor device which is electrically connected to an input seventh wiring. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタとを有し、
前記第１のトランジスタは、ソースとドレインのうち一方が第５の配線に電気的に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲートと前記第３のトランジスタのソースとドレインのうち他方とに電気的に接続され、ゲートが前記第５の配線に電気的に接続され、
前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に電気的に接続され、ソースとドレインのうち他方が第６の配線に電気的に接続され、
前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に電気的に接続され、ゲートが第４の配線に電気的に接続され、
前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に電気的に接続され、ソースとドレインのうち他方が前記第６の配線に電気的に接続され、ゲートが前記第４の配線に電気的に接続され、
前記第５のトランジスタは、ソースとドレインのうち一方が前記第２の配線に電気的に接続され、ソースとドレインのうち他方が前記第６の配線に電気的に接続され、ゲートがクロック信号の入力される第７の配線に電気的に接続されていることを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor;
In the first transistor, one of a source and a drain is electrically connected to a fifth wiring, and the other of the source and the drain is a gate of the second transistor and a source and a drain of the third transistor. Electrically connected to the other, the gate is electrically connected to the fifth wiring,
In the second transistor, one of a source and a drain is electrically connected to a third wiring, and the other of the source and the drain is electrically connected to a sixth wiring,
In the third transistor, one of a source and a drain is electrically connected to the second wiring, and a gate is electrically connected to the fourth wiring.
In the fourth transistor, one of a source and a drain is electrically connected to the second wiring, the other of the source and the drain is electrically connected to the sixth wiring, and a gate is the fourth wiring. Electrically connected to the wiring of
In the fifth transistor, one of a source and a drain is electrically connected to the second wiring, the other of the source and the drain is electrically connected to the sixth wiring, and a gate is a clock signal. A semiconductor device which is electrically connected to an input seventh wiring. 請求項１または請求項２において、
前記第２のトランジスタのソースとドレインのうち他方と、前記第２のトランジスタのゲートとの間に、容量素子が配置されていることを特徴とする半導体装置。 In claim 1 or claim 2 ,
A semiconductor device and the other of the source and the drain of the second transistor, between the gate of said second transistor, characterized in that the capacitive element is arranged. 請求項１乃至請求項３のいずれか一項に記載の半導体装置を複数有することを特徴とするシフトレジスタ。 Claims 1 to shift register, characterized in that a plurality of semiconductor device according to any one of claims 3. 請求項４に記載のシフトレジスタと、マトリクス状に配置された複数の画素とを有し、前記複数の画素は、前記シフトレジスタによって駆動されることを特徴とする表示装置。
5. A display device comprising the shift register according to claim 4 and a plurality of pixels arranged in a matrix, wherein the plurality of pixels are driven by the shift register.
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