JP5260428B2 - Liquid crystal display - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 66
- 125000006850 spacer group Chemical group 0.000 claims abstract description 103
- 239000010408 film Substances 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 230000001681 protective effect Effects 0.000 claims abstract description 24
- 239000010409 thin film Substances 0.000 claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000005684 electric field Effects 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 27
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 27
- 229910004444 SUB1 Inorganic materials 0.000 description 27
- 239000010410 layer Substances 0.000 description 15
- 229910004438 SUB2 Inorganic materials 0.000 description 13
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 13
- 101150018444 sub2 gene Proteins 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 101100016388 Arabidopsis thaliana PAS2 gene Proteins 0.000 description 7
- 101100297150 Komagataella pastoris PEX3 gene Proteins 0.000 description 7
- 101100315760 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEX4 gene Proteins 0.000 description 7
- 101100060179 Drosophila melanogaster Clk gene Proteins 0.000 description 6
- 101150038023 PEX1 gene Proteins 0.000 description 6
- 101150014555 pas-1 gene Proteins 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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Abstract
Description
本発明は液晶表示装置に係り、特に、液晶を挟持して対向配置される一対の基板の間にいわゆる柱状スペーサを備える液晶表示装置に関する。 The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device including a so-called columnar spacer between a pair of substrates that are opposed to each other with a liquid crystal interposed therebetween.
液晶表示装置は、液晶を挟持して対向配置される一対の基板の表示領域にマトリックス状に配置された多数の画素を有して構成されている。これら各画素は、それぞれ独立に電界を発生させることができ、この電界によって当該画素を透過する光の量を制御するようになっている。 The liquid crystal display device includes a large number of pixels arranged in a matrix in a display area of a pair of substrates that are arranged to face each other with a liquid crystal interposed therebetween. Each of these pixels can independently generate an electric field, and the amount of light transmitted through the pixel is controlled by the electric field.
このため、各画素において、液晶の層厚を均一にする必要があり、表示領域内の一対の基板の間には柱状スペーサを形成することにより、前記各基板のギャップの均一化を図るようになっている。 For this reason, it is necessary to make the liquid crystal layer thickness uniform in each pixel, and by forming columnar spacers between a pair of substrates in the display region, the gaps between the substrates are made uniform. It has become.
柱状スペーサは、一対の基板のうち一方の基板の液晶側の面に形成した樹脂膜をフォトリソグラフィ技術による選択エッチングによって形成され、所定の高さおよび所定の箇所に形成できるメリットを有する。この場合、柱状スペーサは、実質的な画素領域となる領域を回避し、たとえば隣接する画素の間に配置されるゲート信号線の形成領域に形成することが通常となっている。 The columnar spacer has an advantage that a resin film formed on the liquid crystal side surface of one of the pair of substrates is formed by selective etching using a photolithography technique, and can be formed at a predetermined height and a predetermined location. In this case, the columnar spacer is usually formed in a region where a gate signal line is disposed between adjacent pixels, avoiding a region that becomes a substantial pixel region, for example.
なお、本願に関連する文献としては、たとえば下記特許文献１、２、３がある。特許文献１には、柱状スペーサの頂部が当接される一方の基板の被当接部に段差からなる係止部が設けられていることが開示されている。特許文献２には、柱状スペーサの頂部が当接される一方の基板の被当接部にコンタクトからなる孔が設けられていることが開示されている。特許文献３には、高さの異なる２種の柱状スペーサが備えられ、一方の柱状スペーサは通常の状態で適正なギャップを維持する高さを有し、他方の柱状スペーサは通常の状態では他方の基板と接触せず過剰な加重を受けた際に接触する高さを有する旨が開示されている。 In addition, as a document relevant to this application, there exist the following patent documents 1, 2, and 3, for example. Patent Document 1 discloses that a latching portion formed of a step is provided at a contacted portion of one substrate with which the top of a columnar spacer is contacted. Patent Document 2 discloses that a hole made of a contact is provided in a contacted portion of one substrate with which the top of a columnar spacer is contacted. In Patent Document 3, two types of columnar spacers having different heights are provided, one columnar spacer has a height that maintains an appropriate gap in a normal state, and the other columnar spacer has the other in a normal state. It is disclosed that it has a height that makes contact with the substrate when it is subjected to an excessive load without contacting the substrate.
図５は、表示領域内の一対の基板ＳＵＢ１、ＳＵＢ２の間に柱状スペーサＳＯＣが形成された液晶表示装置の断面図である。なお、図５は、本発明の実施例を示す図１と対応づけて描いた図となっている。このため、図５に関する説明は概略的に示すが、より詳細な構成については図１の説明を参照されたい。 FIG. 5 is a cross-sectional view of the liquid crystal display device in which the columnar spacer SOC is formed between the pair of substrates SUB1 and SUB2 in the display area. FIG. 5 is a diagram drawn in association with FIG. 1 showing the embodiment of the present invention. For this reason, the description regarding FIG. 5 is schematically shown, but the description of FIG. 1 should be referred to for a more detailed configuration.
図５において、基板ＳＵＢ１はいわゆるＴＦＴ基板と称され、その液晶ＬＣ側の面には、所定のパターンの絶縁層、半導体層、金属層が所定の順序で積層されることによって、画素電極ＰＸおよび対向電極ＣＴを備える電子回路が構成されている。そして、このような積層体の表面には配向膜ＯＲＩが形成されている。この配向膜ＯＲＩは、液晶ＬＣと接触し、液晶ＬＣの分子の初期配向方向を決定させるようになっている。基板ＳＵＢ２にはその液晶ＬＣ側の面に柱状スペーサＳＯＣが形成されている。この柱状スペーサＳＯＣは、実質的な画素領域となる領域を回避し、たとえば隣接する画素の間に配置されるゲート信号線ＧＬに重畳するようにして形成されている。画素の開口率が柱状スペーサによって低減されるのを回避せんがためである。また、柱状スペーサＳＯＣの頂部は、前記配向膜ＯＲＩを介してたとえばコモン信号線ＣＬ上に位置づけられるようになっている。コモン信号線ＣＬを柱状スペーサＳＯＣの台座として機能させるためである。 In FIG. 5, the substrate SUB1 is referred to as a so-called TFT substrate, and an insulating layer, a semiconductor layer, and a metal layer having a predetermined pattern are stacked on the surface on the liquid crystal LC side in a predetermined order, thereby An electronic circuit including the counter electrode CT is configured. An alignment film ORI is formed on the surface of such a laminate. This alignment film ORI is in contact with the liquid crystal LC to determine the initial alignment direction of the molecules of the liquid crystal LC. A columnar spacer SOC is formed on the surface of the substrate SUB2 on the liquid crystal LC side. The columnar spacer SOC is formed so as to avoid a region that becomes a substantial pixel region and to overlap, for example, the gate signal line GL disposed between adjacent pixels. This is to prevent the aperture ratio of the pixel from being reduced by the columnar spacer. Further, the top of the columnar spacer SOC is positioned, for example, on the common signal line CL via the alignment film ORI. This is because the common signal line CL functions as a pedestal for the columnar spacer SOC.
図５に示した構成は、たとえば基板の変形等によって、基板ＳＵＢ２が基板ＳＵＢ１に対してたとえば図中矢印α方向へずれる場合が生じる。この場合、柱状スペーサＳＯＣは図中点線で示すように変位し、その頂部は台座から外れ配向膜ＯＲＩの表面をこすってしまうことになる。この場合、配向膜ＯＲＩのこすれが生じた部分において、配向の乱れが生じ、いわゆる青輝点の発生をもたらすことになってしまい、また、配向膜に削れが生じてしまった場合には、いわゆる微少輝点の発生をもたらすことになってしまう。 In the configuration shown in FIG. 5, for example, the substrate SUB2 may be displaced from the substrate SUB1, for example, in the direction of the arrow α in the drawing due to deformation of the substrate. In this case, the columnar spacer SOC is displaced as indicated by the dotted line in the figure, and the top part thereof is detached from the pedestal and rubs the surface of the alignment film ORI. In this case, in the portion where the rubbing of the alignment film ORI occurs, the alignment is disturbed, so-called blue bright spots are generated, and when the alignment film is scraped, the so-called blue bright spot is generated. This will result in the generation of minute bright spots.
本発明の目的は、基板の変形等が生じても、基板間のギャップを精度よく保持しつつ、柱状スペーサのずれを信頼性よく防止し、青輝点あるいは微少輝点の発生を回避した液晶表示装置を提供することにある。 An object of the present invention is to provide a liquid crystal that can reliably prevent the displacement of columnar spacers while avoiding the occurrence of blue bright spots or minute bright spots while accurately maintaining the gap between the substrates even if the substrate is deformed. It is to provide a display device.
本発明の液晶表示装置は、まず、第１基板側に薄膜トランジスタを被って形成される有機絶縁膜からなる保護膜が形成されているものを対象とし、この保護膜に形成した孔内に第２基板に形成された第１柱状スペーサの頂部が配置されるようにした。この場合、第１柱状スペーサの高さは比較的大きくなり、ギャップ精度が不十分となる可能性を有することから、保護膜の前記孔が形成されていない箇所において高さの低い第２柱状スペーサを配置させるようにした。第１柱状スペーサによって第１基板と第２基板のずれを抑制できることから、第２柱状スペーサの変位も少なくなり、配向膜へのこすれの範囲を小さくできる。したがって、青輝点あるいは微少輝点の発生を回避できる。 The liquid crystal display device according to the present invention is intended for a case in which a protective film made of an organic insulating film formed on a first substrate is covered with a thin film transistor, and a second film is formed in a hole formed in the protective film. The top of the first columnar spacer formed on the substrate is arranged. In this case, since the height of the first columnar spacer is relatively large and the gap accuracy may be insufficient, the second columnar spacer having a low height in a portion where the hole of the protective film is not formed. Was arranged. Since the shift between the first substrate and the second substrate can be suppressed by the first columnar spacer, the displacement of the second columnar spacer is also reduced, and the range of rubbing against the alignment film can be reduced. Accordingly, generation of blue bright spots or minute bright spots can be avoided.
本発明の構成は、たとえば、以下のようなものとすることができる。 The configuration of the present invention can be as follows, for example.
（１）本発明の液晶表示装置は、液晶を挟持して対向配置される第１基板と第２基板を備え、
前記第１基板の前記液晶側の面に、少なくとも薄膜トランジスタを被って形成される有機保護膜と前記液晶と接触して形成される配向膜とを含む積層体が形成され、
前記第２基板の前記液晶側の面に、高さの大きな第１柱状スペーサと高さの小さい第２柱状スペーサが形成され、
前記積層体は前記有機保護膜を貫通して形成される孔が形成され、
前記第１柱状スペーサは、その頂部が前記積層体の前記孔の内部に位置づけられて形成され、
前記第２柱状スペーサは、その頂部が前記積層体に孔が形成されていない箇所に形成され、
前記第１柱状スペーサと前記第２柱状スペーサのそれぞれの頂部は、前記第１基板と前記第２基板を互いに接近する方向に加重を掛けない状態において、前記積層体に接触するように形成されていることを特徴とする。
(1) The liquid crystal display device of the present invention includes a first substrate and a second substrate that are opposed to each other with a liquid crystal interposed therebetween,
On the surface of the first substrate on the liquid crystal side, a laminate including at least an organic protective film formed by covering a thin film transistor and an alignment film formed in contact with the liquid crystal is formed,
A first columnar spacer having a large height and a second columnar spacer having a small height are formed on the liquid crystal side surface of the second substrate.
The laminate is formed with holes formed through the organic protective film,
The first columnar spacer is formed such that the top thereof is positioned inside the hole of the stacked body,
The second columnar spacer is formed at a position where the top portion is not formed with a hole in the stacked body,
Each of the top of the second columnar spacer and the first columnar spacers, prior SL when no hanging weights toward each other the second substrate and the first substrate is formed to be in contact with the laminate It is characterized by.
（２）本発明の液晶表示装置は、（１）において、前記第１基板の前記積層体は、前記薄膜トランジスタを制御するゲート信号線を被って形成され、前記第１柱状スペーサは、平面的に観て、前記ゲート信号線の形成領域内に形成されていることを特徴とする。 (2) In the liquid crystal display device according to the present invention, in (1), the stacked body of the first substrate is formed so as to cover a gate signal line for controlling the thin film transistor, and the first columnar spacer is planarly formed. Obviously, the gate signal line is formed in a region where the gate signal line is formed.
（３）本発明の液晶表示装置は、（１）において、前記積層体は画素電極との間で電界を発生させる対向電極を含み、前記積層体の前記孔の底部にはコモン信号線が露出され、
前記対向電極は前記孔の部分において前記コモン信号線と電気的に接続されていることを特徴とする。
(3) In the liquid crystal display device according to the present invention, in (1), the stacked body includes a counter electrode that generates an electric field between the pixel electrode and a common signal line is exposed at a bottom of the hole of the stacked body. And
The counter electrode is electrically connected to the common signal line at the hole.
（４）本発明の液晶表示装置は、（３）において、前記第１基板の前記積層体は、前記薄膜トランジスタを制御するゲート信号線を被って形成され、
前記コモン信号線は、絶縁膜を介して前記ゲート信号線に重畳して形成されていることを特徴とする。
(4) In the liquid crystal display device of the present invention, in (3), the stacked body of the first substrate is formed to cover a gate signal line for controlling the thin film transistor,
The common signal line is formed to overlap the gate signal line with an insulating film interposed therebetween.
（５）本発明の液晶表示装置は、（１）において、前記第１基板の前記積層体は、前記薄膜トランジスタを制御するゲート信号線を被って形成され、
第２基板の液晶側の面には、平面的に観て、少なくとも前記ゲート信号線を被って遮光膜が形成され、前記第１柱状スペーサは前記遮光膜の形成領域の一部に重畳されて形成されていることを特徴とする。
(5) In the liquid crystal display device of the present invention, in (1), the stacked body of the first substrate is formed to cover a gate signal line that controls the thin film transistor,
A light shielding film is formed on the liquid crystal side surface of the second substrate in a plan view so as to cover at least the gate signal line, and the first columnar spacer is overlapped with a part of the light shielding film forming region. It is formed.
（６）本発明の液晶表示装置は、（５）において、前記第２柱状スペーサは前記遮光膜の形成領域の一部に重畳されて形成されていることを特徴とする。 (6) The liquid crystal display device according to the present invention is characterized in that, in (5), the second columnar spacer is formed so as to overlap with a part of the formation region of the light shielding film.
（７）本発明の液晶表示装置は、（１）において、前記積層体は画素電極とこの画素電極との間で電界を発生させる対向電極を含み、
前記対向電極は、前記画素電極の上層に絶縁膜を介して前記画素電極に重畳して配置されるとともに、
前記画素電極は平面状電極をなし、前記対向電極は複数の線状電極をなすことを特徴する。
(7) In the liquid crystal display device of the present invention, in (1), the laminate includes a pixel electrode and a counter electrode that generates an electric field between the pixel electrode,
The counter electrode is disposed above the pixel electrode so as to overlap the pixel electrode via an insulating film,
The pixel electrode is a planar electrode, and the counter electrode is a plurality of linear electrodes.
（８）本発明の液晶表示装置は、（７）において、前記配向膜は、前記対向電極の上層に前記対向電極をも被って形成されていることを特徴とする。 (8) The liquid crystal display device of the present invention is characterized in that, in (7), the alignment film is formed so as to cover the counter electrode on the upper layer of the counter electrode.
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。 The above-described configuration is merely an example, and the present invention can be modified as appropriate without departing from the technical idea. Further, examples of the configuration of the present invention other than the above-described configuration will be clarified from the entire description of the present specification or the drawings.
本発明のその他の効果については、明細書全体の記載から明らかにされる。 Other effects of the present invention will become apparent from the description of the entire specification.
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。 Embodiments of the present invention will be described with reference to the drawings. In each drawing and each example, the same or similar components are denoted by the same reference numerals and description thereof is omitted.
（表示領域における等価回路）
図２は、液晶表示装置の液晶を挟持して対向配置される基板ＳＵＢ１、基板ＳＵＢ２のうち、いわゆるＴＦＴ基板と称される基板ＳＵＢ１の液晶側の面の表示領域（表示部）ＡＲに形成される等価回路を示している。このような等価回路を有する液晶表示装置は、基板ＳＵＢ１側に画素電極ＰＸと対向電極ＣＴを有し、これら画素電極ＰＸと対向電極ＣＴの間に発生する電界は基板ＳＵＢ１の面と平行な成分をもち、いわゆるＩＰＳ（In Plane Switching）方式と称される。しかし、この発明はこの方式の液晶表示装置に限定されることはない。また、図２は等価回路であるが、実際の幾何学的配置に対応づけて描画している。
(Equivalent circuit in the display area)
FIG. 2 is formed in a display area (display unit) AR on the liquid crystal side surface of the substrate SUB1 called a so-called TFT substrate among the substrates SUB1 and SUB2 which are opposed to each other with the liquid crystal of the liquid crystal display device interposed therebetween. An equivalent circuit is shown. A liquid crystal display device having such an equivalent circuit has a pixel electrode PX and a counter electrode CT on the substrate SUB1 side, and an electric field generated between the pixel electrode PX and the counter electrode CT is a component parallel to the surface of the substrate SUB1. It is called the so-called IPS (In Plane Switching) system. However, the present invention is not limited to this type of liquid crystal display device. FIG. 2 is an equivalent circuit, but is drawn in association with an actual geometric arrangement.
図２において、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。一対の隣接するゲート信号線ＧＬと一対の隣接するドレイン信号線ＤＬとで囲まれる領域は画素領域を構成するようになっている。各画素領域には、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを通してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じせしめる対向電極ＣＴが形成されている。対向電極ＣＴはゲート信号線ＧＬと隣接して配置されるコモン信号線ＣＬに電気的に接続されており、このコモン信号線ＣＬを通して前記映像信号に対して基準となる基準信号が供給されるようになっている。 In FIG. 2, gate signal lines GL extending in the x direction and arranged in parallel in the y direction are formed, and drain signal lines DL extending in the y direction and arranged in parallel in the x direction are formed. Yes. A region surrounded by a pair of adjacent gate signal lines GL and a pair of adjacent drain signal lines DL constitutes a pixel region. In each pixel region, a thin film transistor TFT that is turned on by a scanning signal from the gate signal line GL, a pixel electrode PX to which a video signal from the drain signal line DL is supplied through the turned on thin film transistor TFT, and the pixel electrode PX Is formed with a counter electrode CT that generates an electric field therebetween. The counter electrode CT is electrically connected to a common signal line CL disposed adjacent to the gate signal line GL, and a reference signal serving as a reference for the video signal is supplied through the common signal line CL. It has become.
このように構成された表示部ＡＲにおいて、ゲート信号線ＧＬに走査信号を供給し前記ゲート信号線ＧＬに接続される薄膜トランジスタＴＦＴをオンすることにより、図中ｘ方向に並列される各画素からなる画素群を選択するようになる。この場合、この選択のタイミングに合わせて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素群の各画素に所定の輝度を得ることができるようになる。その後は、図中ｙ方向に配列される各画素群を順次選択し、上述した動作を行うことにより、表示部ＡＲに画像を得ることができる。 In the display unit AR configured as described above, the scanning signal is supplied to the gate signal line GL, and the thin film transistor TFT connected to the gate signal line GL is turned on, so that each pixel is arranged in parallel in the x direction in the figure. A pixel group is selected. In this case, a predetermined luminance can be obtained for each pixel of the pixel group by supplying a video signal to each drain signal line DL in accordance with the selection timing. Thereafter, by sequentially selecting each pixel group arranged in the y direction in the drawing and performing the above-described operation, an image can be obtained on the display unit AR.
（画素の構成）
図３は、上述した各画素のうち図中ｙ方向に隣接する２個の画素（たとえば図２において一点鎖線枠Ａ内の画素）を示した平面図である。図３は基板ＳＵＢ１の液晶側から観た平面図となっている。また、図１は図３のI−I線における断面図、図４は図３のIV−IV線における断面図となっている。なお、図１は基板ＳＩＵＢ１とともに基板ＳＵＢ２をも描画した断面図となっている。
(Pixel configuration)
FIG. 3 is a plan view showing two pixels adjacent to each other in the y direction in the drawing (for example, pixels in a one-dot chain line A in FIG. 2). FIG. 3 is a plan view seen from the liquid crystal side of the substrate SUB1. 1 is a cross-sectional view taken along the line II of FIG. 3, and FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. FIG. 1 is a sectional view in which the substrate SUB2 is drawn together with the substrate SIUB1.
図３において、基板ＳＵＢ１（図１、図４参照）の液晶側の面（表面）に、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。このゲート信号線ＧＬは、後述のドレイン信号線ＤＬとともに各画素の領域を画するようにして形成される。基板ＳＵＢ１の表面にはゲート信号線ＧＬをも被ってたとえばシリコン酸化膜からなる絶縁膜ＧＩ（図１、図４参照）が形成されている。この絶縁膜ＧＩは後述の薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。 In FIG. 3, gate signal lines GL extending in the x direction and juxtaposed in the y direction are formed on the liquid crystal side surface (front surface) of the substrate SUB1 (see FIGS. 1 and 4). The gate signal line GL is formed so as to define the area of each pixel together with the drain signal line DL described later. An insulating film GI (see FIGS. 1 and 4) made of, for example, a silicon oxide film is formed on the surface of the substrate SUB1 so as to cover the gate signal line GL. This insulating film GI functions as a gate insulating film in a region where a thin film transistor TFT described later is formed.
絶縁膜ＧＩ上であってゲート信号線ＧＬの一部に重畳するようにして島状の半導体層ＡＳが形成されている。この半導体層ＡＳはたとえばアモルファスシリコンからなっている。しかし、これに限定されることはなく、たとえばポリシリコン等であってもよい。この半導体層ＡＳは薄膜トランジスタＴＦＴの半導体層となるもので、この上面に互いに対向配置されるドレイン電極ＤＴ、ソース電極ＳＴが形成されることによって、前記ゲート信号線ＧＬの一部をゲート電極とするＭＩＳ（Metal Insulator Semiconductor）型トランジスタが構成される。 An island-shaped semiconductor layer AS is formed on the insulating film GI so as to overlap with part of the gate signal line GL. The semiconductor layer AS is made of amorphous silicon, for example. However, the present invention is not limited to this. For example, polysilicon or the like may be used. The semiconductor layer AS is a semiconductor layer of the thin film transistor TFT, and a drain electrode DT and a source electrode ST disposed opposite to each other are formed on the upper surface, so that a part of the gate signal line GL is used as a gate electrode. A MIS (Metal Insulator Semiconductor) transistor is formed.
絶縁膜ＧＩ上には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬの一部が前記半導体層ＡＳの上面にまで延在され、この延在部を薄膜トランジスタＴＦＴのドレイン電極ＤＴとして構成している。また、薄膜トランジスタＴＦＴのソース電極ＳＴはドレイン信号線ＤＬの形成の際に同時に形成されるようになっている。ソース電極ＳＴは半導体層ＡＳの形成領域を超えて画素領域側に延在され、この延在端には面積の比較的大きなパッド部ＰＤが形成されている。このパッド部ＰＤは後述の画素電極ＰＸと電気的に接続される箇所となっている。 On the insulating film GI, a drain signal line DL extending in the y direction in the drawing and arranged in parallel in the x direction is formed, and a part of the drain signal line DL extends to the upper surface of the semiconductor layer AS. The extending portion is configured as the drain electrode DT of the thin film transistor TFT. Further, the source electrode ST of the thin film transistor TFT is formed simultaneously with the formation of the drain signal line DL. The source electrode ST extends beyond the formation region of the semiconductor layer AS to the pixel region side, and a pad portion PD having a relatively large area is formed at the extended end. The pad portion PD is a portion that is electrically connected to a pixel electrode PX described later.
基板ＳＵＢ１の表面には、薄膜トランジスタＴＦＴをも被ってたとえばシリコン窒化膜からなる第１保護膜ＰＡＳ１（図１、図４参照）が形成されている。この第１保護膜ＰＡＳ１は後述の第２保護膜ＰＡＳ２とともに、薄膜トランジスタＴＦＴが液晶と直接に接触するのを回避し、該薄膜トランジスタＴＦＴの特性劣化を防止するようにしている。後述するスルーホールＴＨ２において、第１保護膜ＰＡＳ１の表面には、前記ゲート信号線ＧＬに重畳するようにしてコモン信号線ＣＬが形成されている。また、コモン信号線ＣＬは薄膜トランジスタＴＦＴ上において、層間絶縁膜ＩＮの上で且つ対向電極ＣＴと接触して形成されている。このコモン信号線ＣＬは後述の対向電極ＣＴと電気的に接続される信号線として形成され、電気的抵抗の小さい材料で構成されている。 On the surface of the substrate SUB1, a first protective film PAS1 (see FIGS. 1 and 4) made of, for example, a silicon nitride film is formed so as to cover the thin film transistor TFT. The first protective film PAS1, together with a second protective film PAS2 described later, prevents the thin film transistor TFT from coming into direct contact with the liquid crystal and prevents deterioration of the characteristics of the thin film transistor TFT. In a through hole TH2 described later, a common signal line CL is formed on the surface of the first protective film PAS1 so as to overlap the gate signal line GL. The common signal line CL is formed on the thin film transistor TFT, on the interlayer insulating film IN, and in contact with the counter electrode CT. The common signal line CL is formed as a signal line that is electrically connected to a counter electrode CT, which will be described later, and is made of a material having low electrical resistance.
基板ＳＵＢ１の表面にはコモン信号線ＣＬをも被ってたとえば樹脂等からなる第２保護膜（有機保護膜）ＰＡＳ２（図１、図４参照）が形成されている。この第２保護膜ＰＡＳ２は、その表面を平坦化させる効果も奏するようにして形成することから、他の絶縁膜（絶縁膜ＧＩ、第１保護膜ＰＡＳ１、後述の層間絶縁膜ＩＮ）と比較して膜厚が大きく形成されるようになる。第２保護膜ＰＡＳ２の表面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、各画素の領域内に面状の電極として形成され、たとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜で構成されている。そして、この画素電極ＰＸは、第２保護膜ＰＡＳ２、第１保護膜ＰＡＳ１に形成されたコンタクトホールＴＨ１を通して前記薄膜トランジスタＴＦＴのソース電極ＳＴ（正確にはパッド部ＰＤ）に電気的に接続されている。 On the surface of the substrate SUB1, a second protective film (organic protective film) PAS2 (see FIGS. 1 and 4) made of, for example, resin is formed so as to cover the common signal line CL. Since the second protective film PAS2 is formed so as to have an effect of planarizing the surface, it is compared with other insulating films (insulating film GI, first protective film PAS1, and interlayer insulating film IN described later). As a result, the film thickness is increased. A pixel electrode PX is formed on the surface of the second protective film PAS2. The pixel electrode PX is formed as a planar electrode in the area of each pixel, and is made of a transparent conductive film made of, for example, ITO (Indium Tin Oxide). The pixel electrode PX is electrically connected to the source electrode ST (more precisely, the pad portion PD) of the thin film transistor TFT through the contact hole TH1 formed in the second protective film PAS2 and the first protective film PAS1. .
基板ＳＵＢ１の表面には画素電極ＰＸをも被って層間絶縁膜ＩＮが形成され、この層間絶縁膜ＩＮの表面には対向電極ＣＴが形成されている。この対向電極ＣＴは、表示領域ＡＲの全域に形成されたたとえばＩＴＯからなる透明導電膜において、画素ごとに複数の開口ＯＰが形成されることによって、複数の線状の電極を形成するようになっている。図３に示す線状の複数の対向電極ＣＴは図中ｘ方向に対してθ°の角度を有して延在されている。いわゆるマルチドメイン方式を採用し、視野角の相違によって色の違いが生じるのを防止せんとするためである。このため、対向電極ＣＴの複数の線状の各電極は図中ｘ方向あるいはｙ方向に延在するようにして形成してもよい。 An interlayer insulating film IN is formed on the surface of the substrate SUB1 so as to cover the pixel electrode PX, and a counter electrode CT is formed on the surface of the interlayer insulating film IN. The counter electrode CT forms a plurality of linear electrodes by forming a plurality of openings OP for each pixel in a transparent conductive film made of, for example, ITO formed over the entire display area AR. ing. The plurality of linear counter electrodes CT shown in FIG. 3 extend at an angle of θ ° with respect to the x direction in the drawing. This is because a so-called multi-domain method is employed to prevent color differences from occurring due to differences in viewing angles. Therefore, the plurality of linear electrodes of the counter electrode CT may be formed so as to extend in the x direction or the y direction in the drawing.
ここで、図１に示すように、ゲート信号線ＧＬが形成された領域の一部において、層間絶縁膜ＩＮ、第２保護膜ＰＡＳ２にスルーホールＴＨ２が形成され、このスルーホールＴＨ２にコモン信号線ＣＬの一部が露出されるようになっている。そして、層間絶縁膜ＩＮ上に形成されている対向電極ＣＴはスルーホールＴＨ２を通して前記コモン信号線ＣＬに電気的に接続されるようになっている。ここで、スルーホールＴＨ２は比較的大きな径を有するように形成されている。後に詳述するように、このスルーホールＴＨ２内には基板ＳＵＢ２に形成された第１柱状スペーサＳＯＣ１の頂部が位置づけられるようになるからである。 Here, as shown in FIG. 1, a through hole TH2 is formed in the interlayer insulating film IN and the second protective film PAS2 in a part of the region where the gate signal line GL is formed, and the common signal line is formed in the through hole TH2. A part of CL is exposed. The counter electrode CT formed on the interlayer insulating film IN is electrically connected to the common signal line CL through the through hole TH2. Here, the through hole TH2 is formed to have a relatively large diameter. This is because, as will be described in detail later, the top of the first columnar spacer SOC1 formed in the substrate SUB2 is positioned in the through hole TH2.
基板ＳＵＢ１の表面には対向電極ＣＴをも被って配向膜ＯＲＩが形成されている。この配向膜ＯＲＩは液晶ＬＣと直接に接触する膜で、液晶ＬＣの分子の初期配向を決定するようになっている。この配向膜ＯＲＩは、たとえば柱状スペーサによって、こすれが生じた場合、配向の乱れが生じ、いわゆる青輝点の発生をもたらし、また、配向膜に削れが生じてしまった場合、いわゆる微少輝点の発生をもたらすことになることは上述した通りである。 An alignment film ORI is formed on the surface of the substrate SUB1 so as to cover the counter electrode CT. This alignment film ORI is a film that is in direct contact with the liquid crystal LC and determines the initial alignment of the molecules of the liquid crystal LC. For example, when the alignment film ORI is rubbed by columnar spacers, the alignment is disturbed to generate so-called blue bright spots, and when the alignment film is scraped, so-called minute bright spots are generated. It is as described above that the generation will occur.
このように構成された基板ＳＵＢ１に液晶ＬＣを挟持して対向配置される基板ＳＵＢ２は、図１に示すように、第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２が形成されている。この場合、第１柱状スペーサＳＯＣ１は高さが大きく、第２柱状スペーサＳＯＣ２は高さが小さく形成されている。なお、基板ＳＵＢ１の液晶ＬＣ側の面には、図１に示すブラックマトリックス（遮光膜）ＢＭの他に、カラーフィルタ、平坦化膜、配向膜が順次形成され、前記第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２は前記平坦化膜の表面に形成されるのが通常となっている。しかし、図１においては、カラーフィルタ、平坦化膜、配向膜を省略して示している。 As shown in FIG. 1, the substrate SUB <b> 2 disposed opposite to the substrate SUB <b> 1 having the liquid crystal LC is formed with the first columnar spacer SOC <b> 1 and the second columnar spacer SOC <b> 2. In this case, the first columnar spacer SOC1 has a large height, and the second columnar spacer SOC2 has a small height. In addition to the black matrix (light-shielding film) BM shown in FIG. 1, a color filter, a planarizing film, and an alignment film are sequentially formed on the surface of the substrate SUB1 on the liquid crystal LC side, and the first columnar spacer SOC1, The two-column spacer SOC2 is usually formed on the surface of the planarizing film. However, in FIG. 1, the color filter, the planarization film, and the alignment film are omitted.
第１柱状スペーサＳＯＣ１は、その頂部が基板ＳＵＢ１側のスルーホールＴＨ２内に位置づけられるようにして形成されている。スルーホールＴＨ２は、膜厚の大きな第２保護膜ＰＡＳにも形成されていることから、その深さが大きくなり、したがって、第１柱状スペーサＳＯＣ１の高さも大きく、スルーホールＴＨ２内に埋設される長さも大きくなる。このことから、たとえ、基板ＳＵＢ１、ＳＵＢ２に変形が生じても、第１柱状スペーサＳＯＣ１は図１に示した状態を維持でき、基板ＳＵＢ１に対してずれてしまうことを信頼性よく防止できる。このため、配向膜ＯＲＩが第１柱状スペーサＳＯＣ１によってこすれたり（青輝点発生の原因）、あるいは削れたり（微少輝点発生の原因）することを回避できるようになる。 The first columnar spacer SOC1 is formed so that its top is positioned in the through hole TH2 on the substrate SUB1 side. Since the through hole TH2 is also formed in the second protective film PAS having a large film thickness, the depth of the through hole TH2 increases. Therefore, the height of the first columnar spacer SOC1 is also large and embedded in the through hole TH2. The length also increases. Therefore, even if the substrates SUB1 and SUB2 are deformed, the first columnar spacer SOC1 can maintain the state shown in FIG. 1, and can be reliably prevented from being displaced from the substrate SUB1. For this reason, it becomes possible to avoid the alignment film ORI from being rubbed (caused by generation of blue bright spots) or scraped (caused by generation of minute bright spots) by the first columnar spacer SOC1.
そして、第２柱状スペーサＳＯＣ２は、たとえば前記スルーホールＴＨ２の近傍であって前記スルーホールＴＨ２が形成されていない箇所に形成されている。このため、第２柱状スペーサＳＯＣ２は、第１柱状スペーサＳＯＣ１と比較して高さが小さく形成されている。第１柱状スペーサＳＯＣ１は高さが大きいため、製造において高さばらつきが生じ易くなってしまう。このため、第１柱状スペーサＳＯＣ１とは別個に第２柱状スペーサＳＯＣ２を形成し、この第２柱状スペーサＳＯＣ２によって基板ＳＵＢ１と基板ＳＵＢ２のギャップを信頼性よく確保するようにしている。このことから、第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２は、基板ＳＵＢ１、基板ＳＵＢ２の無加重状態で、いずれの頂部も第１基板ＳＵＢ１上の積層体に当接するように、高さが設定されるようになっている。すなわち図１に示すように、第１柱状スペーサＳＯＣ１の頂部はコモン信号線ＣＬ上の配向膜ＯＲＩに当接し、第２柱状スペーサＳＯＣ２の頂部は層間絶縁膜ＩＮ上に配向膜ＯＲＩに当接するようになっている。なお、第１柱状スペーサＳＯＣ１が製造ばらつきによって高さが大きくなってしまった場合、第２柱状スペーサＳＯＣ２の頂部が基板ＳＵＢ１側に当接しなくなる憂いがあるが、第１柱状スペーサＳＯＣ１をスルーホールＴＨ２内に押し込むことによって、第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２のいずれの頂部も第１基板ＳＵＢ１上の積層体に当接させることができる。 The second columnar spacer SOC2 is formed, for example, in the vicinity of the through hole TH2 where the through hole TH2 is not formed. For this reason, the second columnar spacer SOC2 is formed to be smaller in height than the first columnar spacer SOC1. Since the first columnar spacer SOC1 has a large height, variations in height are likely to occur during manufacture. For this reason, the second columnar spacer SOC2 is formed separately from the first columnar spacer SOC1, and the gap between the substrate SUB1 and the substrate SUB2 is reliably secured by the second columnar spacer SOC2. Therefore, the heights of the first columnar spacer SOC1 and the second columnar spacer SOC2 are set so that the tops of the first columnar spacer SOC1 and the second columnar spacer SOC2 are in contact with the stacked body on the first substrate SUB1 in the unloaded state of the substrate SUB1 and substrate SUB2. It has come to be. That is, as shown in FIG. 1, the top of the first columnar spacer SOC1 is in contact with the alignment film ORI on the common signal line CL, and the top of the second columnar spacer SOC2 is in contact with the alignment film ORI on the interlayer insulating film IN. It has become. If the height of the first columnar spacer SOC1 is increased due to manufacturing variations, there is a concern that the top of the second columnar spacer SOC2 does not come into contact with the substrate SUB1 side. However, the first columnar spacer SOC1 is not attached to the through hole TH2. By pushing in, the tops of the first columnar spacer SOC1 and the second columnar spacer SOC2 can be brought into contact with the stacked body on the first substrate SUB1.
ここで、第２柱状スペーサＳＯＣ２は、実質的な画素領域に近い箇所で配向膜ＯＲＩに当接して配置されている。しかし、基板ＳＵＢ１に対して基板ＳＵＢ２は第１柱状スペーサＳＯＣ１によってずれが生じ難くなっており、第２柱状スペーサＳＯＣ２も変位し難くなっている。このため、配向膜ＯＲＩは第２柱状スペーサＳＯＣ２によってもこすれたり（青輝点発生の原因）、あるいは削れたり（微少輝点発生の原因）することを回避できるようになる。 Here, the second columnar spacer SOC2 is disposed in contact with the alignment film ORI at a location close to a substantial pixel region. However, the substrate SUB2 is hardly displaced by the first columnar spacer SOC1 with respect to the substrate SUB1, and the second columnar spacer SOC2 is also difficult to displace. For this reason, the alignment film ORI can be prevented from being rubbed (caused by generation of blue bright spots) or scraped (caused by occurrence of minute bright spots) even by the second columnar spacer SOC2.
第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２は、基板ＳＵＢ２において、ブラックマトリックスＢＭが形成された領域に形成されている。前記ブラックマトリックスＢＭは、図３において、一点鎖線で示すように、たとえばゲート信号線ＧＬの形成領域を充分に被って形成されている。 The first columnar spacer SOC1 and the second columnar spacer SOC2 are formed in the region where the black matrix BM is formed in the substrate SUB2. The black matrix BM is formed, for example, so as to sufficiently cover the formation region of the gate signal line GL, as indicated by a one-dot chain line in FIG.
なお、基板ＳＵＢ２に形成される柱状スペーサは、上述のように高さの異なる第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２を設けるようにしたものである。この場合、いわゆるハーフトーン露光を用いたフォトリソグラフィ技術による選択エッチングによって、一回の工程で前記第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２を形成することができる。したがって、このようにして第１柱状スペーサＳＯＣ１、第２柱状スペーサＳＯＣ２を形成するようにしてもよい。 The columnar spacers formed on the substrate SUB2 are provided with the first columnar spacers SOC1 and the second columnar spacers SOC2 having different heights as described above. In this case, the first columnar spacer SOC1 and the second columnar spacer SOC2 can be formed in a single step by selective etching using a photolithography technique using so-called halftone exposure. Therefore, the first columnar spacer SOC1 and the second columnar spacer SOC2 may be formed in this way.
上述した実施例１では、基板ＳＵＢ１側にゲート信号線ＧＬと重畳したコモン信号線ＣＬを備え、このコモン信号線ＣＬによって第１柱状スペーサＳＯＣ１の台座を構成するようにしたものである。 In the first embodiment described above, the common signal line CL superimposed on the gate signal line GL is provided on the substrate SUB1 side, and the pedestal of the first columnar spacer SOC1 is configured by the common signal line CL.
しかし、前記コモン信号線ＣＬは必ずしもゲート信号線ＧＬと重畳させて形成する必要はなく、平面的に観た場合、ゲート信号線ＧＬと近接するようにして形成するようにしてもよい。また、コモン信号線ＣＬは必ずしも基板ＳＵＢ１において形成されていない構成であってもよい。このような場合であっても、第１柱状スペーサＳＯＣ１はゲート信号線ＧＬの形成された領域に形成することができ、前記ゲート信号線ＧＬを第１柱状スペーサＳＯＣ１の台座として形成することができる。また、台座は特に意識して形成する必要もない。 However, the common signal line CL is not necessarily formed so as to overlap the gate signal line GL, and may be formed close to the gate signal line GL when viewed in plan. Further, the common signal line CL may not necessarily be formed in the substrate SUB1. Even in such a case, the first columnar spacer SOC1 can be formed in a region where the gate signal line GL is formed, and the gate signal line GL can be formed as a pedestal of the first columnar spacer SOC1. . The pedestal does not need to be formed with particular consciousness.
上述した実施例１では、第２柱状スペーサＳＯＣ２を第１柱状スペーサＳＯＣ１に近接させて形成したものである。しかし、これに限定されることはなく、第２柱状スペーサＳＯＣ２は第１柱状スペーサＳＯＣ１から比較的遠くに配置させるようにしてもよい。このようにした場合でも、第２柱状スペーサＳＯＣ２の効果を充分に発揮できるからである。 In the first embodiment described above, the second columnar spacer SOC2 is formed close to the first columnar spacer SOC1. However, the present invention is not limited to this, and the second columnar spacer SOC2 may be disposed relatively far from the first columnar spacer SOC1. This is because even in this case, the effect of the second columnar spacer SOC2 can be sufficiently exhibited.
また、上述した実施例１では、第２柱状スペーサＳＯＣ２をゲート信号線ＧＬの形成領域から外し、画素領域に近接するようにして配置するようにしている。しかし、これに限定されることはなく、ゲート信号線ＧＬの形成領域内（ただしスルーホールＴＨ２の形成領域は外す）に形成するようにしてもよい。このようにした場合、第２柱状スペーサＳＯＣ２は実質的な画素領域から離間して配置されることになり、第２柱状スペーサＳＯＣ２による弊害を確実に回避できる効果を奏する。 Further, in the first embodiment described above, the second columnar spacer SOC2 is removed from the formation region of the gate signal line GL and is arranged so as to be close to the pixel region. However, the present invention is not limited to this, and the gate signal line GL may be formed in the formation region (however, the formation region of the through hole TH2 is removed). In such a case, the second columnar spacer SOC2 is disposed away from the substantial pixel region, and there is an effect that the adverse effects caused by the second columnar spacer SOC2 can be surely avoided.
上述した実施例１では、層間絶縁膜ＩＮの下層側に画素電極ＰＸが形成され、層間絶縁膜ＩＮの上層側に対向電極ＣＴが形成された構造としたものである。しかし、層間絶縁膜ＩＮの下層側に対向電極ＣＴが形成され、層間絶縁膜ＩＮの上層側に画素電極ＰＸが形成された構造とするようにしてもよい。この場合において、対向電極ＣＴは面状の電極として構成され、画素電極ＰＸは複数の線状の電極として構成される。 In the first embodiment described above, the pixel electrode PX is formed on the lower layer side of the interlayer insulating film IN, and the counter electrode CT is formed on the upper layer side of the interlayer insulating film IN. However, the counter electrode CT may be formed on the lower layer side of the interlayer insulating film IN, and the pixel electrode PX may be formed on the upper layer side of the interlayer insulating film IN. In this case, the counter electrode CT is configured as a planar electrode, and the pixel electrode PX is configured as a plurality of linear electrodes.
上述した実施例１では、いわゆるＩＰＳ方式による液晶表示装置を例として挙げたものである。しかし、これに限定されることはなく、たとえば、ＶＡ（Vertical Alignment）方式、あるいはＴＮ（Twisted Nematic）方式による液晶表示装置にも適用することができる。 In the first embodiment described above, a so-called IPS liquid crystal display device is taken as an example. However, the present invention is not limited to this, and can be applied to, for example, a liquid crystal display device using a VA (Vertical Alignment) method or a TN (Twisted Nematic) method.
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。 The present invention has been described using the embodiments. However, the configurations described in the embodiments so far are only examples, and the present invention can be appropriately changed without departing from the technical idea. Further, the configurations described in the respective embodiments may be used in combination as long as they do not contradict each other.
ＳＵＢ１、ＳＵＢ２……基板、ＡＲ……表示領域（表示部）、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……コモン信号線、ＴＦＴ……薄膜トランジスタ、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＤ……パッド部、ＰＸ……画素電極、ＣＴ……対向電極、ＧＩ……絶縁膜、ＰＡＳ１……無機保護膜、ＰＡＳ２……有機保護膜、ＩＮ……層間絶縁膜、ＴＨ１、ＴＨ２……スルーホール、ＯＲＩ……配向膜、ＬＣ……液晶、ＢＭ……ブラックマトリックス（遮光膜）、ＳＯＣ……柱状スペーサ、ＳＯＣ１……第１柱状スペーサ、ＳＯＣ２……第２柱状スペーサ。 SUB1, SUB2 ... Substrate, AR ... Display area (display part), GL ... Gate signal line, DL ... Drain signal line, CL ... Common signal line, TFT ... Thin film transistor, DT ... Drain electrode, ST ...... Source electrode, PD ... Pad part, PX ... Pixel electrode, CT ... Counter electrode, GI ... Insulating film, PAS1 ... Inorganic protective film, PAS2 ... Organic protective film, IN ... Interlayer insulating film, TH1, TH2 ... through hole, ORI ... alignment film, LC ... liquid crystal, BM ... black matrix (light-shielding film), SOC ... column spacer, SOC1 ... first column spacer, SOC2 ... second column spacer .
Claims (8)
前記第１基板の前記液晶側の面に、少なくとも薄膜トランジスタを被って形成される有機保護膜と前記液晶と接触して形成される配向膜とを含む積層体が形成され、
前記第２基板の前記液晶側の面に、高さの大きな第１柱状スペーサと高さの小さい第２柱状スペーサが形成され、
前記積層体は前記有機保護膜を貫通して形成される孔が形成され、
前記第１柱状スペーサは、その頂部が前記積層体の前記孔の内部に位置づけられて形成され、
前記第２柱状スペーサは、その頂部が前記積層体に孔が形成されていない箇所に形成され、
前記第１柱状スペーサと前記第２柱状スペーサのそれぞれの頂部は、前記第１基板と前記第２基板を互いに接近する方向に加重を掛けない状態において、前記積層体に接触するように形成されている
ことを特徴とする液晶表示装置。 A first substrate and a second substrate disposed opposite to each other with the liquid crystal sandwiched therebetween,
On the surface of the first substrate on the liquid crystal side, a laminate including at least an organic protective film formed by covering a thin film transistor and an alignment film formed in contact with the liquid crystal is formed,
A first columnar spacer having a large height and a second columnar spacer having a small height are formed on the liquid crystal side surface of the second substrate.
The laminate is formed with holes formed through the organic protective film,
The first columnar spacer is formed such that the top thereof is positioned inside the hole of the stacked body,
The second columnar spacer is formed at a position where the top portion is not formed with a hole in the stacked body,
Each of the top of the second columnar spacer and the first columnar spacers, prior SL when no hanging weights toward each other the second substrate and the first substrate is formed to be in contact with the laminate A liquid crystal display device characterized by comprising:
前記対向電極は前記孔の部分において前記コモン信号線と電気的に接続されていることを特徴とする請求項１に記載の液晶表示装置。 The stacked body includes a counter electrode that generates an electric field with the pixel electrode, and a common signal line is exposed at a bottom of the hole of the stacked body,
The liquid crystal display device according to claim 1, wherein the counter electrode is electrically connected to the common signal line at the hole.
前記コモン信号線は、絶縁膜を介して前記ゲート信号線に重畳して形成されていることを特徴とする請求項３に記載の液晶表示装置。 The stacked body of the first substrate is formed to cover a gate signal line for controlling the thin film transistor,
4. The liquid crystal display device according to claim 3, wherein the common signal line is formed so as to overlap with the gate signal line through an insulating film.
第２基板の液晶側の面には、平面的に観て、少なくとも前記ゲート信号線を被って遮光膜が形成され、前記第１柱状スペーサは前記遮光膜の形成領域の一部に重畳されて形成されていることを特徴とする請求項１に記載の液晶表示装置。 The stacked body of the first substrate is formed to cover a gate signal line for controlling the thin film transistor,
A light shielding film is formed on the liquid crystal side surface of the second substrate in a plan view so as to cover at least the gate signal line, and the first columnar spacer is overlapped with a part of the light shielding film forming region. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is formed.
前記対向電極は、前記画素電極の上層に絶縁膜を介して前記画素電極に重畳して配置されるとともに、
前記画素電極は平面状電極をなし、前記対向電極は複数の線状電極をなすことを特徴する請求項１に記載の液晶表示装置。 The laminate includes a counter electrode that generates an electric field between the pixel electrode and the pixel electrode,
The counter electrode is disposed above the pixel electrode so as to overlap the pixel electrode via an insulating film,
The liquid crystal display device according to claim 1, wherein the pixel electrode is a planar electrode, and the counter electrode is a plurality of linear electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009169929A JP5260428B2 (en) | 2009-07-21 | 2009-07-21 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009169929A JP5260428B2 (en) | 2009-07-21 | 2009-07-21 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011022535A JP2011022535A (en) | 2011-02-03 |
| JP5260428B2 true JP5260428B2 (en) | 2013-08-14 |
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ID=43632628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009169929A Active JP5260428B2 (en) | 2009-07-21 | 2009-07-21 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5260428B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104090403A (en) * | 2014-06-24 | 2014-10-08 | 深圳市华星光电技术有限公司 | Display panel support structure and display panel |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5844072B2 (en) * | 2011-06-09 | 2016-01-13 | 株式会社ジャパンディスプレイ | Liquid crystal display |
| JP5837350B2 (en) * | 2011-07-21 | 2015-12-24 | 株式会社ジャパンディスプレイ | Liquid crystal display |
| CN102591048A (en) * | 2012-03-26 | 2012-07-18 | 深圳市华星光电技术有限公司 | Liquid crystal display panel, manufacturing method for same and liquid crystal display device |
| CN103336391B (en) * | 2013-06-28 | 2016-02-03 | 深圳市华星光电技术有限公司 | Display panels |
| JP2015040879A (en) | 2013-08-20 | 2015-03-02 | 株式会社ジャパンディスプレイ | Liquid crystal display device |
| KR102098304B1 (en) * | 2013-12-10 | 2020-05-27 | 삼성디스플레이 주식회사 | Liquid crystal display and manufacturing method thereor |
| CN105182602A (en) * | 2015-10-30 | 2015-12-23 | 昆山龙腾光电有限公司 | Color filter substrate and liquid crystal panel with the same |
| JP6117316B2 (en) * | 2015-11-05 | 2017-04-19 | 株式会社ジャパンディスプレイ | Liquid crystal display |
| CN206479745U (en) * | 2017-01-03 | 2017-09-08 | 京东方科技集团股份有限公司 | A kind of array base palte and display device |
| JP2019028139A (en) | 2017-07-26 | 2019-02-21 | 株式会社ジャパンディスプレイ | Display device |
| CN107589587A (en) * | 2017-10-26 | 2018-01-16 | 深圳市华星光电半导体显示技术有限公司 | A kind of liquid crystal display panel and liquid crystal display device for curved-surface display |
| WO2020098042A1 (en) * | 2018-11-12 | 2020-05-22 | 惠科股份有限公司 | Display panel and display device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003186022A (en) * | 2001-12-18 | 2003-07-03 | Toshiba Corp | Liquid crystal display device and its manufacturing method |
| JP2005241856A (en) * | 2004-02-25 | 2005-09-08 | Seiko Epson Corp | Electrooptical device and electronic apparatus |
| KR100617039B1 (en) * | 2004-02-26 | 2006-08-30 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Device and method for Manufacturing the same |
| US7068342B1 (en) * | 2005-03-03 | 2006-06-27 | Chunghwa Picture Tubes. Ltd. | Liquid crystal display panel and method for fabricating the same |
| KR100965572B1 (en) * | 2005-04-08 | 2010-06-23 | 엘지디스플레이 주식회사 | Liquid Crystal Display Device |
| JP2009069391A (en) * | 2007-09-12 | 2009-04-02 | Hitachi Displays Ltd | Liquid crystal display device |
-
2009
- 2009-07-21 JP JP2009169929A patent/JP5260428B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104090403A (en) * | 2014-06-24 | 2014-10-08 | 深圳市华星光电技术有限公司 | Display panel support structure and display panel |
| WO2015196748A1 (en) * | 2014-06-24 | 2015-12-30 | 深圳市华星光电技术有限公司 | Support structure of display panel, and display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011022535A (en) | 2011-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121226 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130425 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |