JP5256599B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成する技術に関する。   The present invention relates to a technique for forming an ohmic electrode having a low contact resistance with a SiC semiconductor layer on a SiC semiconductor layer.

ＳｉＣ半導体は、高温で動作する半導体装置に求められる特性を多く備えている。また、ＳｉＣ半導体は、優れた耐絶縁破壊電圧を有する。このため、近年、ＳｉＣ半導体層を用いた半導体装置の研究開発が活発に進められている。一方、ＳｉＣ半導体層に接する金属電極を形成すると、その界面においてエネルギー障壁が発生する。エネルギー障壁の高さは、ＳｉＣ半導体の電子親和力と禁制帯エネルギー幅ならびに金属電極材料の仕事関数により定まる。ＳｉＣ半導体は非常に広い禁制帯エネルギー幅を有することから、特にｐ型ＳｉＣ半導体層に接する金属電極を形成する場合に、その界面におけるエネルギー障壁が高くなる。ＳｉＣ半導体層と金属電極の界面でのエネルギー障壁が高いほど、両者間のコンタクト抵抗が高くなる。したがって、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成することは困難であることが知られている。   SiC semiconductors have many characteristics required for semiconductor devices that operate at high temperatures. Further, the SiC semiconductor has an excellent dielectric breakdown voltage. For this reason, in recent years, research and development of semiconductor devices using SiC semiconductor layers have been actively promoted. On the other hand, when a metal electrode in contact with the SiC semiconductor layer is formed, an energy barrier is generated at the interface. The height of the energy barrier is determined by the electron affinity and band gap energy width of the SiC semiconductor and the work function of the metal electrode material. Since the SiC semiconductor has a very wide band gap energy width, the energy barrier at the interface becomes high particularly when a metal electrode in contact with the p-type SiC semiconductor layer is formed. The higher the energy barrier at the interface between the SiC semiconductor layer and the metal electrode, the higher the contact resistance between them. Therefore, it is known that it is difficult to form an ohmic electrode having a low contact resistance with the SiC semiconductor layer in the SiC semiconductor layer.

非特許文献１には、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、あるいはＴｉとＡｌの合金膜を形成し、本明細書に添付する図１０に示すように、１０００度で２分程度の熱処理を行なう方法が記載されている。この方法により、ＳｉＣ半導体層の表面に、ＴｉとＳｉＣの反応層（Ｔｉ３ＳｉＣ２層）が形成される。この反応層は、ＳｉＣ半導体層とオーミック接触をする。したがって、反応層を用いてコンタクト抵抗の低い電極を形成することができる。 In Non-Patent Document 1, a Ti film and an Al film are sequentially formed on the surface of the SiC semiconductor layer, or an alloy film of Ti and Al is formed, and as shown in FIG. 10 attached to the present specification, at 1000 degrees. A method of performing a heat treatment for about 2 minutes is described. By this method, a reaction layer of Ti and SiC (Ti 3 SiC 2 layer) is formed on the surface of the SiC semiconductor layer. This reaction layer makes ohmic contact with the SiC semiconductor layer. Therefore, an electrode with low contact resistance can be formed using the reaction layer.

クロフトン（J.Crofton）、外５名、「ＴｉおよびＡｌ−Ｔｉによるｐ型ＳｉＣ用オーミック電極（Titanium and aluminium-titanium ohmic contacts to p-type SiC.）」、ソリッドステートエレクトロニクス（Solid-State Electronics）、（英国)、エルゼビア（Elsevier Science Ltd.）、１９９７年、第４１巻、ｐ．１７２５−１７２９Crofton (J.Crofton), 5 others, “Titanium and aluminum-titanium ohmic contacts to p-type SiC.”, Solid-State Electronics (UK), Elsevier Science Ltd., 1997, 41, p. 1725-1729

しかしながら、上記した製造方法により形成された反応層は、複数の種類の金属膜をＳｉＣ半導体層の表面に形成し、１０００℃の高温で一気に熱処理を行なうため、種々の副生成物を含んでいる。
例えば、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、１０００度程度の熱処理を行なうと、反応層はＴｉ３ＳｉＣ２のみから成る一様な膜にはならず、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物を含んだ膜となる。
Ｔｉ３ＳｉＣ２以外の副生成物が存在する膜を用いて電極を形成すると、コンタクト抵抗が高くなり、特性の良いオーミック電極を形成することができない。
本発明は、上記の問題点を解決するために創案された。 However, the reaction layer formed by the above-described manufacturing method includes various types of by-products because a plurality of types of metal films are formed on the surface of the SiC semiconductor layer and subjected to heat treatment at a high temperature of 1000 ° C. .
For example, when a Ti film and an Al film are sequentially formed on the surface of the SiC semiconductor layer and a heat treatment of about 1000 degrees is performed, the reaction layer does not become a uniform film made of only Ti 3 SiC 2 , and Al 4 C 3 And a film containing by-products such as Ti 5 Si 3 C X and TiC.
When an electrode is formed using a film in which a by-product other than Ti 3 SiC 2 is present, contact resistance increases and an ohmic electrode with good characteristics cannot be formed.
The present invention has been devised to solve the above problems.

（請求項１に記載の発明）
本発明は、ｐ型ＳｉＣ半導体層に接するオーミック電極が形成されている半導体装置を製造する方法に用いられる。
本発明の半導体装置の製造方法は、ｐ型ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、そのＴｉ層の上にＡｌ層を形成する第２工程と、ｐ型ＳｉＣ半導体層とＴｉ層とＡｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度で熱処理を行ない、Ａｌ３Ｔｉ層を形成する第３工程と、ＴｉとＡｌからＡｌ３Ｔｉが生成する反応が終了した後、ｐ型ＳｉＣ半導体層とＡｌ３Ｔｉ層に、前記第２基準温度よりも高い温度で熱処理を行ない、ｐ型ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層を形成する第４工程を備えている。 (Invention of Claim 1)
The present invention is used for a method of manufacturing a semiconductor device in which an ohmic electrode in contact with a p-type SiC semiconductor layer is formed.
The method of manufacturing a semiconductor device of the present invention includes a first step of forming a Ti layer in contact with the p-type SiC semiconductor layer, a second step of forming an Al layer on the Ti layer, p-type SiC semiconductor layer and the Ti It is higher than the first reference temperature at which Ti 3 Al reacts with the Al layer and Al 3 Ti is produced, and the second reference temperature at which Ti 3 SiC 2 is produced by the reaction of Al 3 Ti and SiC. After the third step of performing the heat treatment at a low temperature to form the Al 3 Ti layer, and the reaction of generating Al 3 Ti from Ti and Al, the p-type SiC semiconductor layer and the Al 3 Ti layer are subjected to the second step. A fourth step is provided in which a heat treatment is performed at a temperature higher than the reference temperature to form a Ti 3 SiC 2 layer in ohmic contact with the p-type SiC semiconductor layer.

発明者らは、ＳｉＣとＴｉとＡｌについて、その温度と各物質間の反応状況との関連を見出した。これによれば、ＳｉＣ半導体層に接するように形成したＴｉ層のＴｉと、Ｔｉ層の上に形成したＡｌ層のＡｌが反応し、Ａｌ３Ｔｉが生成される始める温度（第１基準温度）は、Ａｌの融解温度（約６６０℃）よりも高い約６８６℃である。また、生成されたＡｌ３ＴｉとＳｉＣ半導体層のＳｉＣが反応し、Ｔｉ３ＳｉＣ２（反応層）が生成され始める温度（第２基準温度）は、約９７０℃である。
なお、第３工程では、要は、Ｔｉ層のＴｉとＡｌ層のＡｌが反応してＡｌ３Ｔｉが生成される反応が終了するまでの間、ＳｉＣ半導体層とＴｉ層とＡｌ層が、第１基準温度と第２基準温度との間にあればよい。例えば、ＳｉＣ半導体層とＴｉ層とＡｌ層を、第１基準温度から第２基準温度に向けて徐々に昇温してもよい。 The inventors have found a relationship between the temperature of SiC, Ti, and Al and the reaction state between the substances. According to this, the temperature at which Ti in the Ti layer formed so as to be in contact with the SiC semiconductor layer and Al in the Al layer formed on the Ti layer react with each other and Al 3 Ti starts to be generated (first reference temperature). Is about 686 ° C., which is higher than the melting temperature of Al (about 660 ° C.). Further, the temperature (second reference temperature) at which Ti 3 SiC 2 (reaction layer) starts to be generated by the reaction between the generated Al 3 Ti and SiC of the SiC semiconductor layer is about 970 ° C.
In the third step, the main point is that the SiC semiconductor layer, the Ti layer, and the Al layer are processed until the reaction in which Ti in the Ti layer reacts with Al in the Al layer to produce Al 3 Ti is completed. What is necessary is just to be between 1 standard temperature and 2nd standard temperature. For example, the temperature of the SiC semiconductor layer, the Ti layer, and the Al layer may be gradually increased from the first reference temperature toward the second reference temperature.

ＳｉＣ半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには、第３工程で生成されるＡｌ３Ｔｉ層が、一様な膜としてＳｉＣ半導体層に接するように形成することが好ましい。この時点（第３工程が終了した時点）で、Ｔｉ膜のＴｉやＡｌ膜のＡｌの反応が完了し、未反応のＴｉがＳｉＣ半導体層に接して存在せず、かつ、Ａｌ融液層がＳｉＣ半導体層まで到達していなければ、ＳｉＣ半導体層表面の電極を形成する領域の全てがＡｌ３Ｔｉ層のみと接することになる。ＳｉＣ半導体層がＡｌ３Ｔｉ層のみと接している状態であれば、第４工程でＡｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が生成されることを抑制することができる。
これにより、一様なＴｉ３ＳｉＣ２の反応層を形成することができ、この反応層を用いてコンタクト抵抗の低いオーミック電極を形成することができる。 In order to form an ohmic electrode having a low contact resistance with respect to the SiC semiconductor layer, it is preferable to form the Al 3 Ti layer generated in the third step so as to be in contact with the SiC semiconductor layer as a uniform film. At this point (when the third step is completed), the reaction of Ti of the Ti film or Al of the Al film is completed, unreacted Ti does not exist in contact with the SiC semiconductor layer, and the Al melt layer does not exist. If the SiC semiconductor layer has not been reached, the entire region for forming the electrode on the surface of the SiC semiconductor layer is in contact with only the Al 3 Ti layer. If the SiC semiconductor layer is in contact with only the Al 3 Ti layer, it is possible to suppress the generation of by-products such as Al 4 C 3 , Ti 5 Si 3 C X, and TiC in the fourth step. it can.
Thereby, a uniform reaction layer of Ti 3 SiC 2 can be formed, and an ohmic electrode having a low contact resistance can be formed using this reaction layer.

（請求項２に記載の発明）
Ｔｉ層の膜厚と、Ａｌ層の膜厚との比が、１：２．８４から１：４の間であることが好ましい。
上述したように、Ｔｉ層とＡｌ層は、第１基準温度よりも高いとともに、第２基準温度よりも低い温度で熱処理されることによりＳｉＣ半導体層に接するＡｌ３Ｔｉ層を形成する。この際、Ａｌ層に存在するＡｌの原子数が、Ｔｉ層に存在するＴｉの原子数の３倍であれば、両者が過不足なく反応してＡｌ３Ｔｉが生成される。この場合、Ｔｉ層とＡｌ層の膜厚比は１：２．８４となる。この膜厚比と比較してＴｉ層が厚いと、ＳｉＣ半導体層に接して未反応のＴｉが残留するか、あるいはＴｉＡｌ２やγＴｉＡｌ等のＡｌ３Ｔｉ以外のＡｌ−Ｔｉ系金属間化合物が形成されることとなる。この状態は、ＳｉＣ半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには好ましくない。一方、この膜厚比と比較してＡｌ層が厚いと、Ａｌ３Ｔｉ層の上にＡｌ融液層が残留する。Ａｌ３Ｔｉ層の上に若干量のＡｌ融液層が残留していても、第４工程でのＳｉＣ半導体層とＡｌ３Ｔｉ層の反応には影響を及ぼさない。しかし、Ａｌ層が著しく厚い場合には、第３工程でＡｌ融液層がＳｉＣ半導体層まで到達して副生成物が生成される原因となる。Ｔｉ層とＡｌ層の膜厚比が１：４までであれば、第４工程においてＳｉＣ半導体層とＡｌ３Ｔｉ層の反応する際に、Ａｌ融液層が影響を及ぼすことがない。
なお、上述の説明では、第３工程に熱処理中にＡｌ融液層の表面から蒸発によって失われるＡｌ原子数が考慮されていない。単位時間に単位面積あたりでＡｌ表面から蒸発するＡｌ原子の数は、熱処理温度と雰囲気の状態により一意に定まる。したがって、第３工程において適用する熱処理温度と雰囲気を考慮し、第２工程で形成するＡｌ層の厚さを上記範囲内（Ｔｉ層の膜厚と、Ａｌ層の膜厚との比が、１：２．８４から１：４の間となる範囲内）で決定することが好ましい。 (Invention of Claim 2)
The ratio of the thickness of the Ti layer to the thickness of the Al layer is preferably between 1: 2.84 and 1: 4.
As described above, the Ti layer and the Al layer are heat-treated at a temperature higher than the first reference temperature and lower than the second reference temperature, thereby forming an Al 3 Ti layer in contact with the SiC semiconductor layer. At this time, if the number of Al atoms present in the Al layer is three times the number of Ti atoms present in the Ti layer, both react without excess or deficiency to produce Al 3 Ti. In this case, the film thickness ratio between the Ti layer and the Al layer is 1: 2.84. If the Ti layer is thicker than this film thickness ratio, unreacted Ti remains in contact with the SiC semiconductor layer, or an Al—Ti intermetallic compound other than Al 3 Ti such as TiAl 2 or γTiAl is formed. Will be. This state is not preferable for forming an ohmic electrode having a low contact resistance with respect to the SiC semiconductor layer. On the other hand, when the Al layer is thicker than this film thickness ratio, the Al melt layer remains on the Al 3 Ti layer. Be Al 3 have remained a little amount of Al melt layer on the Ti layer, it does not affect the reaction of the 4 SiC semiconductor layer in step and Al 3 Ti layer. However, when the Al layer is remarkably thick, the Al melt layer reaches the SiC semiconductor layer in the third step and causes a by-product to be generated. If the film thickness ratio between the Ti layer and the Al layer is up to 1: 4, the Al melt layer does not affect the reaction between the SiC semiconductor layer and the Al 3 Ti layer in the fourth step.
In the above description, the number of Al atoms lost by evaporation from the surface of the Al melt layer during the heat treatment in the third step is not considered. The number of Al atoms evaporated from the Al surface per unit area per unit time is uniquely determined by the heat treatment temperature and the state of the atmosphere. Therefore, considering the heat treatment temperature and atmosphere applied in the third step, the thickness of the Al layer formed in the second step is within the above range (the ratio of the thickness of the Ti layer to the thickness of the Al layer is 1). : Within a range between 2.84 and 1: 4).

（請求項３に記載の発明）
Ｔｉ３ＳｉＣ２層の膜厚は、５ｎｍ〜５０ｎｍであることが好ましい。
本発明の半導体装置の製造方法によれば、５ｎｍ〜５０ｎｍの間の膜厚のＴｉ３ＳｉＣ２層により、コンタクト抵抗の低い電極を形成することができる。 (Invention of Claim 3)
The film thickness of the Ti 3 SiC 2 layer is preferably 5 nm to 50 nm.
According to the method for manufacturing a semiconductor device of the present invention, an electrode having a low contact resistance can be formed by a Ti 3 SiC 2 layer having a thickness of 5 nm to 50 nm.

本明細書は新規な半導体装置を開示する。この半導体装置は、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、Ａｌ４Ｃ３を含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えている。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＡｌ４Ｃ３が含まれている。本発明の反応層にはＡｌ４Ｃ３が含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。 The present specification discloses a novel semiconductor device. This semiconductor device includes an SiC semiconductor layer and an ohmic electrode that is in contact with the SiC semiconductor layer and formed using a Ti 3 SiC 2 layer (reaction layer) that does not contain Al 4 C 3 .
As described in the prior art, a Ti film in contact with the SiC semiconductor layer and an Al film covering the Ti film are sequentially formed, and the reaction layer formed by heat treatment at about 1000 degrees is a by-product. Al 4 C 3 is included. Since the reaction layer of the present invention does not contain Al 4 C 3, an ohmic electrode having a low contact resistance with respect to the SiC semiconductor layer can be formed.

また、半導体装置が、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、Ｔｉ５Ｓｉ３ＣＸを含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＴｉ５Ｓｉ３ＣＸが含まれている。本発明の反応層にはＴｉ５Ｓｉ３ＣＸが含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。 Also, the semiconductor device includes a SiC semiconductor layer, with in contact with the SiC semiconductor layer, Ti 3 SiC 2 layer not containing Ti 5 Si 3 C X an ohmic electrode is formed using a (reaction layer) It is preferable.
As described in the prior art, a Ti film in contact with the SiC semiconductor layer and an Al film covering the Ti film are sequentially formed, and the reaction layer formed by heat treatment at about 1000 degrees is a by-product. Ti 5 Si 3 C X is included. Since the reaction layer of the present invention does not contain Ti 5 Si 3 C X, an ohmic electrode having a low contact resistance to the SiC semiconductor layer can be formed.

また、半導体装置が、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、ＴｉＣを含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＴｉＣが含まれている。本発明の反応層にはＴｉＣが含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。 Also, the semiconductor device includes a SiC semiconductor layer, with in contact with the SiC semiconductor layer is preferably provided with an ohmic electrode which is formed by using Ti 3 SiC 2 layer not containing TiC (reaction layer) .
As described in the prior art, a Ti film in contact with the SiC semiconductor layer and an Al film covering the Ti film are sequentially formed, and the reaction layer formed by heat treatment at about 1000 degrees is a by-product. TiC is included. Since the reaction layer of the present invention does not contain TiC, an ohmic electrode having a low contact resistance with respect to the SiC semiconductor layer can be formed.

本発明によれば、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。   According to the present invention, an ohmic electrode having a low contact resistance with respect to the SiC semiconductor layer can be formed.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
ＳｉＣ半導体層とＴｉ層とＡｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成される第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成される第２基準温度よりも低い温度で、１分間以上に及ぶ熱処理を行ない、Ａｌ３Ｔｉ層を形成する工程を有している。
（第２特徴）
ＳｉＣ半導体層は、ｐ型の半導体層である。
（第３特徴）
第１基準温度は、６８６℃である。
（第４特徴）
第２基準温度は、９７０℃である。 The main features of the embodiments described below are listed.
(First feature)
The SiC semiconductor layer and the Ti layer and the Al layer, higher than the first reference temperature Al 3 Ti is generated by Ti and Al reaction, the Al 3 Ti and SiC are reacted Ti 3 SiC 2 is generated And performing a heat treatment for one minute or more at a temperature lower than the second reference temperature to form an Al 3 Ti layer.
(Second feature)
The SiC semiconductor layer is a p-type semiconductor layer.
(Third feature)
The first reference temperature is 686 ° C.
(Fourth feature)
The second reference temperature is 970 ° C.

本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図７を参照して説明する。本実施例では、本発明の半導体装置が、ＳｉＣ基板を用いて形成されたｐチャネルＭＯＳＦＥＴである場合について説明する。
図１は、本実施例の半導体装置１の断面図である、図２〜図５は、半導体装置１が備えるソース電極３０及びドレイン電極４０の製造工程を説明する図である。図６は、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線である。図７は、電極を形成する際に行う熱処理の温度を説明する図である。 Embodiments of a semiconductor device embodying the present invention and a manufacturing method thereof will be described with reference to FIGS. In this embodiment, the case where the semiconductor device of the present invention is a p-channel MOSFET formed using a SiC substrate will be described.
FIG. 1 is a cross-sectional view of a semiconductor device 1 according to the present embodiment. FIGS. 2 to 5 are diagrams for explaining a manufacturing process of a source electrode 30 and a drain electrode 40 included in the semiconductor device 1. FIG. 6 is a DSC (Differential Scanning Calorimetry) curve showing a situation where SiC, Ti, and Al react in response to temperature. FIG. 7 is a diagram illustrating the temperature of the heat treatment performed when forming the electrode.

まず、図１の断面図を参照して半導体装置１の概略構成を説明する。
半導体装置１は、ｎ型のＳｉＣ半導体層１０の表面側の両端に、対を成すｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを備えている。
ｐ＋型ＳｉＣ半導体層２０ａの表面の左端から半導体装置１の中心側に向けて、反応層３１が伸びている。反応層３１は、Ｔｉ３ＳｉＣ２で形成されている。詳しくは後述するが、反応層３１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層３１は、ｐ＋型ＳｉＣ半導体層２０ａとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ａの表面の半導体装置１の中心側には、反応層３１によって覆われていない領域がある。
反応層３１の上には表面層３２が形成されている。表面層３２はＡｌで形成されている。反応層３１と表面層３２により、オーミック電極であるソース電極３０が形成されている。 First, a schematic configuration of the semiconductor device 1 will be described with reference to a cross-sectional view of FIG.
The semiconductor device 1 includes a pair of p + type SiC semiconductor layers 20 a and 20 b at both ends on the surface side of the n type SiC semiconductor layer 10.
The reaction layer 31 extends from the left end of the surface of the p + -type SiC semiconductor layer 20a toward the center of the semiconductor device 1. The reaction layer 31 is made of Ti 3 SiC 2 . As will be described in detail later, the reaction layer 31 does not contain byproducts such as Al 4 C 3, Ti 5 Si 3 C X, and TiC. The reaction layer 31 is in ohmic contact with the p + type SiC semiconductor layer 20a. Note that there is a region not covered by the reaction layer 31 on the center side of the semiconductor device 1 on the surface of the p + -type SiC semiconductor layer 20a.
A surface layer 32 is formed on the reaction layer 31. The surface layer 32 is made of Al. The reaction layer 31 and the surface layer 32 form a source electrode 30 that is an ohmic electrode.

同様に、ｐ＋型ＳｉＣ半導体層２０ｂの表面の右端から半導体装置１の中心側に向けて、反応層４１が伸びている。反応層４１は、Ｔｉ３ＳｉＣ２で形成されている。反応層４１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層４１はｐ＋型ＳｉＣ半導体層２０ｂとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ｂの表面の半導体装置１の中心側には、反応層４１によって覆われていない領域がある。
反応層４１の上には表面層４２が形成されている。表面層４２はＡｌで形成されている。反応層４１と表面層４２により、オーミック電極であるドレイン電極４０が形成されている。 Similarly, the reaction layer 41 extends from the right end of the surface of the p + -type SiC semiconductor layer 20b toward the center of the semiconductor device 1. The reaction layer 41 is made of Ti 3 SiC 2 . The reaction layer 41 does not contain byproducts such as Al 4 C 3, Ti 5 Si 3 C X, and TiC. The reaction layer 41 is in ohmic contact with the p + type SiC semiconductor layer 20b. Note that there is a region not covered by the reaction layer 41 on the center side of the semiconductor device 1 on the surface of the p + -type SiC semiconductor layer 20b.
A surface layer 42 is formed on the reaction layer 41. The surface layer 42 is made of Al. The reaction layer 41 and the surface layer 42 form a drain electrode 40 that is an ohmic electrode.

反応層３１で覆われていないｐ＋型ＳｉＣ半導体層２０ａの表面から、反応層４１で覆われていないｐ＋型ＳｉＣ半導体層２０ｂの表面に亘って、ゲート絶縁膜６０が、ｎ型のＳｉＣ半導体層１０の表面に伸びている。
ゲート絶縁膜６０の上には、ゲート電極５０が形成されている。 The gate insulating film 60 extends from the surface of the p + type SiC semiconductor layer 20a not covered with the reaction layer 31 to the surface of the p + type SiC semiconductor layer 20b not covered with the reaction layer 41. It extends to the surface of the semiconductor layer 10.
A gate electrode 50 is formed on the gate insulating film 60.

このように構成された半導体装置１は、ソース電極３０とドレイン電極４０間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極５０に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ＋型ＳｉＣ半導体層２０ａとｐ＋型ＳｉＣ半導体層２０ｂの間の半導体領域であり、ｎ型のＳｉＣ半導体層１０の表面の領域（絶縁膜６０を介してゲート電極５０と対向している領域）に、キャリアが移動できるｐ型のチャネルが形成される。このチャネルを介して、ソース電極３０とドレイン電極４０間をキャリアが移動することで、ソース電極３０とドレイン電極４０間に電流が流れ、半導体装置１がオン状態となる。ゲート電極５０に印加する電圧が、半導体装置１がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極３０とドレイン電極４０間をキャリアが移動できなくなり、半導体装置１がオフ状態となる。
半導体装置１がオン状態となる動作やオフ状態となる動作については、周知の事項なので詳細な説明は省略する。 The semiconductor device 1 configured as described above is turned on when a predetermined source-drain voltage is applied between the source electrode 30 and the drain electrode 40 and a predetermined gate voltage is applied to the gate electrode 50. . That is, it is a semiconductor region between the p + type SiC semiconductor layer 20a and the p + type SiC semiconductor layer 20b, and is a region on the surface of the n type SiC semiconductor layer 10 (opposing the gate electrode 50 through the insulating film 60). A p-type channel in which carriers can move. When carriers move between the source electrode 30 and the drain electrode 40 through this channel, a current flows between the source electrode 30 and the drain electrode 40, and the semiconductor device 1 is turned on. When the voltage applied to the gate electrode 50 becomes less than the gate voltage at which the semiconductor device 1 can be turned on, the channel disappears. Then, carriers cannot move between the source electrode 30 and the drain electrode 40, and the semiconductor device 1 is turned off.
Since the operation in which the semiconductor device 1 is turned on and the operation in which the semiconductor device 1 is turned off is a well-known matter, a detailed description thereof will be omitted.

次に、図１〜図５を参照して、半導体装置１の製造工程の一部を説明する。ここでは、ソース電極３０を形成する際の主要な工程を説明する。ソース電極３０は、前述したように、ｐ＋型ＳｉＣ半導体層２０ａの表面に形成される。従来の技術で記載したように、ｐ＋型ＳｉＣ半導体層に接するコンタクト抵抗の低いオーミック電極を形成することは、困難であった。本実施例のソース電極３０を形成する工程では、所望の生成物以外の種々の副生成物が生成されることを防止する。副生成物は、結果的に形成された電極のコンタクト抵抗を高くする原因となる。これにより、コンタクト抵抗の低いオーミック電極のソース電極３０を形成する。 Next, a part of the manufacturing process of the semiconductor device 1 will be described with reference to FIGS. Here, the main steps in forming the source electrode 30 will be described. As described above, the source electrode 30 is formed on the surface of the p + type SiC semiconductor layer 20a. As described in the prior art, it has been difficult to form an ohmic electrode with a low contact resistance in contact with the p + type SiC semiconductor layer. In the step of forming the source electrode 30 of this embodiment, various by-products other than the desired product are prevented from being generated. By-products cause the contact resistance of the resulting electrode to increase. Thus, the ohmic electrode source electrode 30 having a low contact resistance is formed.

まず、ｎ型のＳｉＣ基板を準備する（図１参照）。
そして、通常のｐチャネルＭＯＳＦＥＴの形成プロセスに従い、順次、基板に酸化工程やフォトリソグラフィー工程やエッチング工程やイオン打ち込み工程等を組み合わせて行なう。これにより、基板に絶縁膜６０とポリシリコンにより成るゲート電極５０と、ｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを形成する。その後、ゲート電極５０等を絶縁する酸化膜（特に図示していない。）を、ＣＶＤ法（化学気相成長法）を用いて堆積する。
そして、ｐ＋型ＳｉＣ半導体層２０ａの表面を覆っている酸化膜に、フォトリソグラフィーにより、ソース電極３０を形成するためのコンタクトホールを形成する。また、ｐ＋型ＳｉＣ半導体層２０ｂの表面を覆っている酸化膜に、フォトリソグラフィーにより、ドレイン電極４０を形成するためのコンタクトホールを形成する。次に、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する。また、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ｂの表面にドレイン電極４０を形成する。
以下に、ｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する工程について詳しく説明する。なお、以下では、ソース電極３０を形成する工程のみについて説明するが、実際は、ドレイン電極４０も、ｐ＋型ＳｉＣ半導体層２０ｂの表面にソース電極３０と同時に形成する。 First, an n-type SiC substrate is prepared (see FIG. 1).
Then, according to a normal p-channel MOSFET formation process, an oxidation process, a photolithography process, an etching process, an ion implantation process, and the like are sequentially performed on the substrate. Thereby, the insulating film 60, the gate electrode 50 made of polysilicon, and the p + -type SiC semiconductor layers 20a and 20b are formed on the substrate. Thereafter, an oxide film (not shown) that insulates the gate electrode 50 and the like is deposited using a CVD method (chemical vapor deposition method).
Then, a contact hole for forming the source electrode 30 is formed in the oxide film covering the surface of the p + type SiC semiconductor layer 20a by photolithography. Further, a contact hole for forming the drain electrode 40 is formed in the oxide film covering the surface of the p + type SiC semiconductor layer 20b by photolithography. Next, the source electrode 30 is formed on the surface of the p + type SiC semiconductor layer 20a in which the contact hole is formed. Further, the drain electrode 40 is formed on the surface of the p + type SiC semiconductor layer 20b in which the contact hole is formed.
Below, the process of forming the source electrode 30 on the surface of the p + type SiC semiconductor layer 20a will be described in detail. Although only the step of forming the source electrode 30 will be described below, the drain electrode 40 is actually formed simultaneously with the source electrode 30 on the surface of the p + -type SiC semiconductor layer 20b.

図２〜図５は、図１に示す半導体装置１のｐ＋型ＳｉＣ半導体層２０ａ部分を拡大して示してある。
図２に示すように、ｐ＋型ＳｉＣ半導体層２０ａの表面の一部であり、ソース電極３０を形成する位置に、Ｔｉ膜３４を蒸着させる（請求項でいう第１工程）。
そのＴｉ膜３４の上に、図３に示すようにＡｌ膜３６を蒸着させる（請求項でいう第２工程）。
なお、上記Ｔｉ膜３４と上記Ａｌ膜３６は、その膜厚比が１：２．８４から１：４の範囲内におさまるように形成する。 2 to 5 are enlarged views of the p + type SiC semiconductor layer 20a portion of the semiconductor device 1 shown in FIG.
As shown in FIG. 2, a Ti film 34 is deposited on a part of the surface of the p + type SiC semiconductor layer 20a where the source electrode 30 is to be formed (first step in the claims).
An Al film 36 is deposited on the Ti film 34 as shown in FIG. 3 (second step in the claims).
The Ti film 34 and the Al film 36 are formed so that the film thickness ratio falls within the range of 1: 2.84 to 1: 4.

（第１熱処理工程）
ｐ＋型ＳｉＣ半導体層２０ａとＴｉ膜３４とＡｌ膜３６を含む基板に、第１熱処理工程を施す。
図７に示すように、第１熱処理工程では、基板の温度が、室温から上がり始めて７００℃になるように加熱する。この７００℃という温度については、詳細を後述する。基板の温度が６８６℃以上になると、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌが反応し、Ａｌ３Ｔｉが生成し始める（併せて図６参照）。基板の温度が７００℃に達してからは、図７に示すＭ１（時間）の間、基板の温度が７００℃を維持するように加熱する（請求項でいう第３工程）。このＭ１（時間）としては、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌによりＡｌ３Ｔｉが生成する反応が終了するまでの時間よりも長い時間を設定する。反応が終了するまでの時間は、Ｔｉ膜３４やＡｌ膜３６の膜厚等にも関連するので、Ｍ１（時間）は一律には決定していないが、通常は、１分から６０分までの間の時間とする。重要なことは、Ｍ１（時間）が経過した時点で、Ａｌ３Ｔｉが生成する反応が終了している時間に決定することである。先述したように、Ｔｉ膜３４とＡｌ膜３６の膜厚比が１：２．８４であり、Ａｌ膜３６の表面から蒸発により失われるＡｌの原子数が無視できる程度に少数である場合、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌは、過不足なく反応してＡｌ３Ｔｉとなる。そして、図４に示すようにＡｌ３Ｔｉ層３８が形成される。ｐ＋型ＳｉＣ半導体層２０ａに接する未反応のＡｌとＴｉは存在しない。 (First heat treatment step)
A first heat treatment step is performed on the substrate including the p + type SiC semiconductor layer 20a, the Ti film 34, and the Al film 36.
As shown in FIG. 7, in the first heat treatment step, heating is performed so that the temperature of the substrate starts from room temperature and reaches 700 ° C. Details of the temperature of 700 ° C. will be described later. When the temperature of the substrate reaches 686 ° C. or higher, Ti in the Ti film 34 and Al in the Al film 36 react to begin to produce Al 3 Ti (also see FIG. 6). After the temperature of the substrate reaches 700 ° C., the substrate is heated so that the temperature of the substrate is maintained at 700 ° C. for M1 (time) shown in FIG. 7 (third step in the claims). As this M1 (time), a time longer than the time until the reaction in which Al 3 Ti is generated by Ti of the Ti film 34 and Al of the Al film 36 is set. Since the time until the reaction is completed is also related to the film thickness of the Ti film 34 and the Al film 36, etc., M1 (time) is not uniformly determined, but usually between 1 minute and 60 minutes. Time. What is important is that when M1 (time) elapses, the time when the reaction of generating Al 3 Ti is completed is determined. As described above, when the film thickness ratio of the Ti film 34 and the Al film 36 is 1: 2.84, the number of Al atoms lost by evaporation from the surface of the Al film 36 is so small that it can be ignored. Ti in the film 34 and Al in the Al film 36 react to become Al 3 Ti without excess or deficiency. Then, an Al 3 Ti layer 38 is formed as shown in FIG. There is no unreacted Al and Ti in contact with the p + type SiC semiconductor layer 20a.

（第２熱処理工程）
Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌが反応してＡｌ３Ｔｉ層３８となったら、図７に示すように、基板の温度が、７００℃から上がり始めて１０００℃になるように加熱する。この１０００℃という温度については、詳細を後述する。基板の温度が９７０℃以上になると、Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａが反応し、Ｔｉ３ＳｉＣ２の生成が開始する（併せて図６参照）。基板の温度が１０００℃に達してからは、２分程度、基板の温度が１０００℃を維持するように加熱する（請求項でいう第４工程）。所定の時間が経過した後、十分に低い温度まで冷却すると、上記Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａの反応が停止する。この時点では、Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａとの界面全域に、図５に示す反応層３１（請求項でいうＴｉ３ＳｉＣ２層）が薄く形成される。 (Second heat treatment step)
When Ti in the Ti film 34 and Al in the Al film 36 react to form the Al 3 Ti layer 38, as shown in FIG. 7, the temperature of the substrate starts to rise from 700 ° C. and is heated to 1000 ° C. Details of the temperature of 1000 ° C. will be described later. When the temperature of the substrate reaches 970 ° C. or higher, the Al 3 Ti layer 38 and the p + -type SiC semiconductor layer 20a react to start generation of Ti 3 SiC 2 (see also FIG. 6). After the temperature of the substrate reaches 1000 ° C., heating is performed for about 2 minutes so that the temperature of the substrate is maintained at 1000 ° C. (fourth step in the claims). After a predetermined time has elapsed, when the temperature is lowered to a sufficiently low temperature, the reaction between the Al 3 Ti layer 38 and the p + -type SiC semiconductor layer 20a stops. At this point, the reaction layer 31 shown in FIG. 5 (Ti 3 SiC 2 layer in the claims) is thinly formed over the entire interface between the Al 3 Ti layer 38 and the p + -type SiC semiconductor layer 20a.

その後、基板を加熱することを止め、基板の温度が少なくともアルミニウムの融点（６６０℃程度）以下に戻るまで放置しておく。
反応層３１の上部にＡｌの表面層３２を形成し、ソース電極３０を形成する（併せて図１参照）。前述したように、ドレイン電極４０もソース電極３０と同様の構成であり、ソース電極３０と同時に形成される。 Thereafter, heating of the substrate is stopped, and the substrate is left until it returns to at least the melting point of aluminum (about 660 ° C.) or lower.
An Al surface layer 32 is formed on the reaction layer 31 to form a source electrode 30 (see also FIG. 1). As described above, the drain electrode 40 has the same configuration as the source electrode 30 and is formed simultaneously with the source electrode 30.

上記製造工程のうち、第１熱処理工程でＭ１（時間）に維持した熱処理の温度（７００℃）と、第２熱処理工程で２分間維持した熱処理の温度（１０００℃）について説明する。
発明者らは、図６に示すように、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線を実測して得た。
これによれば、Ａｌは、６６０℃で融解する。
融解したＡｌは、６８６℃（請求項でいう第１基準温度）で、発熱をしながらＴｉと反応し始める。ＡｌとＴｉが反応するとＡｌ３Ｔｉが生成する。したがって、第１熱処理工程でＭ１（時間）維持する熱処理の温度としては、７００℃を設定すれば、７００℃を維持している間はＡｌとＴｉが反応し続けることができる。ＡｌとＴｉの少なくとも一方がなくなった時点で、ＡｌとＴｉの反応が終了する。７００℃は後述するＡｌ３ＴｉとＳｉＣが反応する温度（９７０℃）よりも低い温度であるので、生成されたＡｌ３Ｔｉは、そのままＡｌ３Ｔｉ層３８としてｐ＋型ＳｉＣ半導体層２０ａの上面に存在している。
そして、Ａｌ３Ｔｉは、９７０℃（請求項でいう第２基準温度）付近で、発熱をしながらＳｉＣと反応し始める。Ａｌ３ＴｉとＳｉＣが反応するとＴｉ３ＳｉＣ２が生成する。したがって、第２熱処理工程で２分間維持する基板の熱処理の温度としては、１０００℃を設定すれば、１０００℃を維持している間はＡｌ３Ｔｉ層３８のＡｌ３Ｔｉとｐ＋型ＳｉＣ半導体層２０ａのＳｉＣが反応し続けることができる。所定の時間、基板をこの温度で保持した後、基板の冷却を開始して基板が十分に低い温度に達するようにすれば、Ａｌ３ＴｉとＳｉＣの反応が停止する。生成されたＴｉ３ＳｉＣ２は、Ｔｉ３ＳｉＣ２層３１としてｐ＋型ＳｉＣ半導体層２０ａの上面に存在している。 Among the above manufacturing steps, the heat treatment temperature (700 ° C.) maintained at M1 (time) in the first heat treatment step and the heat treatment temperature (1000 ° C.) maintained for 2 minutes in the second heat treatment step will be described.
As shown in FIG. 6, the inventors have actually obtained a DSC (Differential Scanning Calorimetry) curve showing a situation in which SiC, Ti and Al react in response to temperature.
According to this, Al melts at 660 ° C.
The molten Al begins to react with Ti while generating heat at 686 ° C. (first reference temperature in the claims). When Al and Ti react, Al 3 Ti is generated. Therefore, if the heat treatment temperature maintained at M1 (time) in the first heat treatment step is set to 700 ° C., Al and Ti can continue to react while maintaining 700 ° C. When at least one of Al and Ti disappears, the reaction between Al and Ti ends. Since 700 ° C. is a temperature lower than the temperature at which Al 3 Ti reacts with SiC (970 ° C.) described later, the generated Al 3 Ti is directly used as the Al 3 Ti layer 38 as the upper surface of the p + -type SiC semiconductor layer 20a. Exists.
Al 3 Ti begins to react with SiC while generating heat at around 970 ° C. (second reference temperature in the claims). When Al 3 Ti reacts with SiC, Ti 3 SiC 2 is generated. Therefore, if the temperature of the substrate heat treatment to be maintained for 2 minutes in the second heat treatment step is set to 1000 ° C., the Al 3 Ti and p + type SiC semiconductor of the Al 3 Ti layer 38 is maintained while the temperature is maintained at 1000 ° C. The SiC of layer 20a can continue to react. If the substrate is held at this temperature for a predetermined time and then the substrate is cooled to reach a sufficiently low temperature, the reaction between Al 3 Ti and SiC stops. The generated Ti 3 SiC 2 is present on the upper surface of the p + -type SiC semiconductor layer 20 a as the Ti 3 SiC 2 layer 31.

ｐ＋型ＳｉＣ半導体層２０ａの表面にコンタクト抵抗の低いオーミック電極のソース電極３０を形成するためには、Ｔｉ３ＳｉＣ２の反応層３１が形成される途中の過程で生成されるＡｌ３Ｔｉ層３８（図４参照）が、一様な膜としてｐ＋型ＳｉＣ半導体層２０ａに接するように形成する必要がある。第１熱処理工程のＭ１（時間）が終了した時点で、Ｔｉ膜３４とＡｌ膜３６（併せて図３参照）の反応が完了し、Ａｌ３Ｔｉ層３８が一様な膜としてｐ＋型ＳｉＣ半導体層２０ａに接するように形成されていることが好ましい。ｐ＋型ＳｉＣ半導体層２０ａがＡｌ３Ｔｉ層３８のみと接している状態であれば、第２熱処理工程で、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が生成されることを抑制することができる。
しがって、本実施例のソース電極３０を形成する工程では、図７に示すように、熱処理工程を上述した第１熱処理工程と第２熱処理工程の２段階に分けて行っている。
これにより、一様なＴｉ３ＳｉＣ２の反応層３１を形成することができ、この反応層３１を用いてコンタクト抵抗の低いオーミック電極のソース電極３０を形成することができる。 In order to form the source electrode 30 of the ohmic electrode having a low contact resistance on the surface of the p + -type SiC semiconductor layer 20a, an Al 3 Ti layer generated in the process of forming the reaction layer 31 of Ti 3 SiC 2 38 (see FIG. 4) needs to be formed as a uniform film so as to be in contact with the p + -type SiC semiconductor layer 20a. When M1 (time) of the first heat treatment step is completed, the reaction between the Ti film 34 and the Al film 36 (refer to FIG. 3 together) is completed, and the Al 3 Ti layer 38 is formed as a uniform film with p + type SiC. It is preferably formed so as to be in contact with the semiconductor layer 20a. If the p + type SiC semiconductor layer 20a is in contact with only the Al 3 Ti layer 38, by-products such as Al 4 C 3 , Ti 5 Si 3 C X, and TiC are generated in the second heat treatment step. Can be suppressed.
Therefore, in the process of forming the source electrode 30 of the present embodiment, as shown in FIG. 7, the heat treatment process is performed in two stages, the first heat treatment process and the second heat treatment process described above.
Thereby, a uniform reaction layer 31 of Ti 3 SiC 2 can be formed, and the ohmic electrode source electrode 30 having a low contact resistance can be formed using the reaction layer 31.

また、本実施例のソース電極３０を形成する工程では、反応層３１（Ｔｉ３ＳｉＣ２層）が電極領域全域に形成されるために必要な厚さ（通常５ｎｍ〜５０ｎｍ）となるように、第２熱処理工程における熱処理温度と熱処理時間を設定している。したがって、薄い反応層３１を形成することができる。反応層は薄いほど、電極部の総合抵抗（コンタクト抵抗と電極のバルク抵抗の和）を低減できることから、本実施例で形成されるオーミック電極は、良好な特性を発現する。 Further, in the step of forming the source electrode 30 of the present embodiment, the thickness (usually 5 nm to 50 nm) required for forming the reaction layer 31 (Ti 3 SiC 2 layer) over the entire electrode region is set. The heat treatment temperature and heat treatment time in the second heat treatment step are set. Therefore, the thin reaction layer 31 can be formed. The thinner the reaction layer, the lower the overall resistance of the electrode part (the sum of the contact resistance and the bulk resistance of the electrode). Therefore, the ohmic electrode formed in this example exhibits good characteristics.

本実施例では、第１熱処理工程期間のＭ１（時間）の間で、基板の温度を７００℃に維持する場合について説明したが、この間の基板の温度は、必ずしも一定温度に維持しなくてもよい。例えば、図８に示すように、Ｍ１（時間）の間は、基板の温度を第１基準温度から第２基準温度に向けて徐々に昇温してもよい。このように、Ｍ１（時間）の間は、基板の温度が第１基準温度と第２基準温度との間にあればよい。上記実施例と同様、Ｍ１（時間）が終了した時点では、Ｔｉ層のＴｉとＡｌ層のＡｌが反応してＡｌ３Ｔｉが生成される反応が終了している。 In the present embodiment, the case where the substrate temperature is maintained at 700 ° C. during M1 (time) of the first heat treatment process period has been described. However, the substrate temperature may not necessarily be maintained at a constant temperature. Good. For example, as shown in FIG. 8, the substrate temperature may be gradually raised from the first reference temperature toward the second reference temperature during M1 (time). Thus, the substrate temperature may be between the first reference temperature and the second reference temperature during M1 (time). Similar to the above example, at the time when M1 (time) is completed, the reaction in which Ti in the Ti layer and Al in the Al layer react to generate Al 3 Ti is completed.

本実施例では、本発明の半導体装置をｐチャネルＭＯＳＦＥＴに適用した場合について説明したが、半導体装置はｐチャネルＭＯＳＦＥＴに限定されるものではなく、本発明は種々の半導体装置に適用される。例えば、本発明の半導体装置は、図９に示すｎチャネルの縦型パワーＭＯＳＦＥＴにも適用することができる。
ｎチャネルの縦型パワーＭＯＳＦＥＴである半導体装置２は、ｎ＋型のＳｉＣ半導体層７０の上部にｎ−型のＳｉＣ半導体層７２を備えている。
半導体装置２は、ｎ−型のＳｉＣ半導体層７２の表面側の両端に、対を成すｐ型ＳｉＣ半導体層７４ａ，７４ｂを備えている。ｐ型ＳｉＣ半導体層７４ａ，７４ｂの表面側の一部の領域に、ｎ＋型ソース領域（ＳｉＣ半導体層）７６ａ，７６ｂが形成されている。
ｐ型ＳｉＣ半導体層７４ａの表面の左端からｎ＋型ＳｉＣ半導体層７６ａに亘り、反応層７８ａが伸びている。反応層７８ａは、Ｔｉ３ＳｉＣ２で形成されている。反応層７８ａには、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層７８ａは、ｐ型ＳｉＣ半導体層７４ａとオーミック接触をしている。なお、ｐ型ＳｉＣ半導体層７４ａとｎ＋型ソース領域７６ａの半導体装置２の中心側には、反応層７８ａによって覆われていない領域がある。
同様に、ｐ型ＳｉＣ半導体層７４ｂの表面の右端からｎ＋型ＳｉＣ半導体層７６ｂに亘り、反応層７８ｂが伸びている。 In this embodiment, the case where the semiconductor device of the present invention is applied to a p-channel MOSFET has been described. However, the semiconductor device is not limited to a p-channel MOSFET, and the present invention can be applied to various semiconductor devices. For example, the semiconductor device of the present invention can also be applied to the n-channel vertical power MOSFET shown in FIG.
The semiconductor device 2, which is an n-channel vertical power MOSFET, includes an n − type SiC semiconductor layer 72 on an n + type SiC semiconductor layer 70.
The semiconductor device 2 includes p-type SiC semiconductor layers 74 a and 74 b that form a pair at both ends on the surface side of the n − -type SiC semiconductor layer 72. N + -type source regions (SiC semiconductor layers) 76a and 76b are formed in partial regions on the surface side of the p-type SiC semiconductor layers 74a and 74b.
A reaction layer 78a extends from the left end of the surface of the p-type SiC semiconductor layer 74a to the n + -type SiC semiconductor layer 76a. The reaction layer 78a is made of Ti 3 SiC 2 . The reaction layer 78a does not contain byproducts such as Al 4 C 3, Ti 5 Si 3 C X, and TiC. Reaction layer 78a is in ohmic contact with p-type SiC semiconductor layer 74a. Note that there is a region not covered by the reaction layer 78a on the center side of the semiconductor device 2 of the p-type SiC semiconductor layer 74a and the n + -type source region 76a.
Similarly, the reaction layer 78b extends from the right end of the surface of the p-type SiC semiconductor layer 74b to the n + -type SiC semiconductor layer 76b.

反応層７８ａで覆われていないｎ＋型ソース領域７６ａの表面から、反応層７８ｂで覆われていないｎ＋型ソース領域７６ｂの表面に亘って、ゲート絶縁膜８０が形成されている。ゲート絶縁膜８０に包まれるようにゲート電極８２が形成されている。
反応層７８ａと反応層７８ｂとゲート絶縁膜８０を覆うように、ＮｉあるいはＮｉ／Ａｌより成る表面層８４が形成されている。反応層７８ａ，７８ｂと表面層８４により、オーミック電極であるソース電極８５が形成されている。
ｎ＋型のＳｉＣ半導体層７０の裏面にはＮｉのドレイン電極８６が形成されている。 A gate insulating film 80 is formed from the surface of the n + type source region 76a not covered with the reaction layer 78a to the surface of the n + type source region 76b not covered with the reaction layer 78b. A gate electrode 82 is formed so as to be surrounded by the gate insulating film 80.
A surface layer 84 made of Ni or Ni / Al is formed so as to cover the reaction layer 78a, the reaction layer 78b, and the gate insulating film 80. The reaction layers 78a and 78b and the surface layer 84 form a source electrode 85 which is an ohmic electrode.
An Ni drain electrode 86 is formed on the back surface of the n + -type SiC semiconductor layer 70.

このように構成された半導体装置２は、ソース電極８５とドレイン電極８６の間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極８２に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ型ＳｉＣ半導体層７４ａ及びｐ型ＳｉＣ半導体層７４ｂの、絶縁膜８０を介してゲート電極８２と対向している領域に、キャリアが移動できるｎ型のチャネルが形成される。このチャネルを介して、キャリアが、ソース電極８５と接しているｎ＋型ソース領域７６ａとｎ＋型ソース領域７６ｂからｎ−型のＳｉＣ半導体層７２に移動する。そして、キャリアが、ｎ＋型のＳｉＣ半導体層７０を通ってドレイン電極８６に移動することで、ソース電極８５とドレイン電極８６の間に電流が流れ、半導体装置２がオン状態となる。ゲート電極８２に印加する電圧が、半導体装置２がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極８５とドレイン電極８６の間をキャリアが移動できなくなり、半導体装置２がオフ状態となる。
半導体装置２がオンする動作やオフする動作については周知の事項なので詳細な説明は省略する。 The semiconductor device 2 configured as described above is turned on when a predetermined source-drain voltage is applied between the source electrode 85 and the drain electrode 86 and when a predetermined gate voltage is applied to the gate electrode 82. Become. That is, an n-type channel capable of moving carriers is formed in a region of the p-type SiC semiconductor layer 74a and the p-type SiC semiconductor layer 74b facing the gate electrode 82 with the insulating film 80 interposed therebetween. Through this channel, carriers move from the n + -type source region 76 a and the n + -type source region 76 b in contact with the source electrode 85 to the n − -type SiC semiconductor layer 72. Then, carriers move to the drain electrode 86 through the n + -type SiC semiconductor layer 70, whereby a current flows between the source electrode 85 and the drain electrode 86, and the semiconductor device 2 is turned on. When the voltage applied to the gate electrode 82 becomes lower than the gate voltage at which the semiconductor device 2 can be turned on, the channel disappears. Then, carriers cannot move between the source electrode 85 and the drain electrode 86, and the semiconductor device 2 is turned off.
Since the operation of turning on and off the semiconductor device 2 is a well-known matter, a detailed description thereof will be omitted.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

ｐチャネルＭＯＳＦＥＴである半導体装置１の断面図である。It is sectional drawing of the semiconductor device 1 which is p channel MOSFET. 半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。The manufacturing process of the source electrode and drain electrode with which the semiconductor device 1 is provided is shown. 半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。The manufacturing process of the source electrode and drain electrode with which the semiconductor device 1 is provided is shown. 半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。The manufacturing process of the source electrode and drain electrode with which the semiconductor device 1 is provided is shown. 半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。The manufacturing process of the source electrode and drain electrode with which the semiconductor device 1 is provided is shown. ＳｉＣとＴｉとＡｌの熱処理による反応特性を示すＤＳＣ（示差走査熱量測定）曲線である。It is a DSC (differential scanning calorimetry) curve which shows the reaction characteristic by the heat processing of SiC, Ti, and Al. 電極を形成する際の熱処理のプロセスの例を説明する図である。It is a figure explaining the example of the process of the heat processing at the time of forming an electrode. 電極を形成する際の熱処理のプロセスの他の例を説明する図である。It is a figure explaining the other example of the process of the heat processing at the time of forming an electrode. ｎチャネル縦型ＭＯＳパワーＭＯＳＦＥＴである半導体装置２の断面図である。It is sectional drawing of the semiconductor device 2 which is n channel vertical MOS power MOSFET. 電極を形成する際の、従来の熱処理のプロセスの例を説明する図である。It is a figure explaining the example of the process of the conventional heat processing at the time of forming an electrode.

符号の説明Explanation of symbols

１，２ 半導体装置
１０ ｎ型ＳｉＣ半導体層
２０ａ，２０ｂ ｐ＋型ＳｉＣ半導体層
３０，８５ ソース電極
３１，４１，７８ａ，７８ｂ 反応層
３２，４２，８４ 表面層
４０，８６ ドレイン電極
５０，８２ ゲート電極
６０，８０ 絶縁膜
７０ ｎ＋型ＳｉＣ半導体層
７２ ｎ−型ＳｉＣ半導体層
７４ａ，７４ｂ ｐ型ＳｉＣ半導体層
７６ａ，７６ｂ ｎ＋型ソース領域 1, 2 Semiconductor device 10 n-type SiC semiconductor layer 20a, 20b p + -type SiC semiconductor layer 30, 85 Source electrode 31, 41, 78a, 78b Reaction layer 32, 42, 84 Surface layer 40, 86 Drain electrode 50, 82 Gate Electrodes 60, 80 Insulating film 70 n + type SiC semiconductor layer 72 n − type SiC semiconductor layers 74a and 74b p type SiC semiconductor layers 76a and 76b n + type source regions

Claims (3)

ｐ型ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、
そのＴｉ層の上にＡｌ層を形成する第２工程と、
前記ｐ型ＳｉＣ半導体層と前記Ｔｉ層と前記Ａｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度で熱処理を行ない、Ａｌ３Ｔｉ層を形成する第３工程と、
ＴｉとＡｌからＡｌ３Ｔｉが生成する反応が終了した後、前記ｐ型ＳｉＣ半導体層と前記Ａｌ３Ｔｉ層に、前記第２基準温度よりも高い温度で熱処理を行ない、前記ｐ型ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層を形成する第４工程を備え、前記第１基準温度は、Ａｌの融解温度よりも高いことを特徴とする半導体装置の製造方法。 a first step of forming a Ti layer in contact with the p-type SiC semiconductor layer;
A second step of forming an Al layer on the Ti layer;
The p-type SiC semiconductor layer, the Ti layer, and the Al layer are higher than a first reference temperature at which Ti and Al react to produce Al 3 Ti, and the Al 3 Ti and SiC react to react with Ti 3 SiC. 2 and was heat-treated at a temperature lower than the second reference temperature to generate a third step of forming a Al 3 Ti layer,
After the reaction Al 3 Ti is generated from Ti and Al has been completed, the Al 3 Ti layer and the p-type SiC semiconductor layer, and was heat-treated at a temperature higher than the second reference temperature, the p-type SiC semiconductor layer And a fourth step of forming a Ti 3 SiC 2 layer in ohmic contact with the semiconductor device, wherein the first reference temperature is higher than the melting temperature of Al. 前記Ｔｉ層の膜厚と前記Ａｌ層の膜厚との比が、［１：２．８４］から［１：４］の間であることを特徴とする請求項１の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the ratio of the thickness of the Ti layer to the thickness of the Al layer is between [1: 2.84] and [1: 4]. 前記Ｔｉ３ＳｉＣ２層の膜厚が、５ｎｍ〜５０ｎｍであることを特徴とする請求項１の半導体装置の製造方法。 The film thickness of the Ti 3 SiC 2 layers, a method of manufacturing a semiconductor device according to claim 1, characterized in that a 5 nm to 50 nm.
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