JP2004146685A - Insulated gate semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子およびその製造方法に関する。
【0002】
【従来の技術】
絶縁ゲート型半導体素子のゲートは、多結晶シリコンや金属により形成される。多結晶シリコンを用いてゲートを形成する手法は、金属を用いてゲートを形成する手法に比べて、絶縁ゲート型半導体素子の実効チャネル長のコントロールをより正確に行える、等の利点を持つ。近時はこのような利点が着目されて、絶縁ゲート型半導体素子を製造する場合は、多結晶シリコンを用いてゲートを形成するのが一般的となっている。
【0003】
その反面、多結晶シリコンからなるゲート(シリコンゲート)には、金属からなるゲートと比較して、抵抗率が大きい、等の改善すべき点がある。そこで、シリコンゲートの利点を活かしつつゲート抵抗率を小さくするための技術として、シリコンゲートを構成するポリシリコン膜に、シリサイド膜を積層する、といった技術が考えられている(例えば、特許文献1参照)。ポリシリコン膜とシリサイド膜との積層構造は、ポリサイド構造と呼ばれている。
【0004】
【特許文献1】
特開平5−75045号公報
【0005】
従来、ポリサイド構造を有するゲート(ポリサイドゲート)を備えたMISFET(Metal Insulator Semiconductor Field Effect Transistor:絶縁ゲート型半導体素子の一種)は、例えば、以下図6(a)〜図7(j)を参照して説明するような手順で製造されていた。
【0006】
すなわち、まず、n型半導体からなる半導体基板50の下面にn型不純物を拡散して、図6(a)に示すように、ドレインのn+型領域52を形成する。次に、半導体基板50の上面に酸化処理等を施して、図6(b)に示すように、ゲート絶縁膜53を形成する。続いて、ゲート絶縁膜53上に、CVD(Chemical Vapor Deposition)等により、図6(c)に示すようにポリシリコン膜54を形成したうえで、このポリシリコン膜54をエッチングして開口55を設ける。
【0007】
次に、ポリシリコン膜54をセルフアラインマスクとして、p型不純物を半導体基板50の上面に拡散し、図6(d)に示すように、p型の半導体領域からなるベース領域56を形成する。続いて、このポリシリコン膜54をセルフアラインマスクとして用い、n型不純物をベース領域56に拡散し、図6(e)に示すように、n+型の半導体領域からなるソース領域57を形成する。半導体基板50のうち、ベース領域56、ソース領域57及びドレインのn+型領域52を除いた部分が、ドレイン領域51をなす。
【0008】
次に、半導体基板50の上面上に、CVD等によって、図6(f)に示すように、シリコン酸化膜58を形成する。次に、シリコン酸化膜58をエッチバックして、図7(g)に示すように、ポリシリコン膜54の側面にサイドウォール59を形成する。次に、半導体基板50の上面にスパッタリング等によって、図7(h)に示すように、金属膜60を形成する。次に、金属膜60とポリシリコン膜54とを熱処理等により化学反応させ、図7(i)に示すように、シリサイド膜61を形成する。次に、熱処理時に形成される金属酸化膜等を、エッチングにより除去し、ポリシリコン膜54とシリサイド膜61とからなるゲート電極を形成する。次に、半導体基板50の上面上に、CVD等により、図7(j)に示すように、シリサイド膜61の表面を被覆するシリコン酸化膜62を形成する。なお、サイドウォール59はシリコン酸化膜からなるので、シリコン酸化膜62の一部となる。
【0009】
【発明が解決しようとする課題】
シリサイド膜を被覆するシリコン酸化膜は、電気的・物性的な特性が安定していないと、絶縁破壊等を起こしやすい。このため、従来の製造過程では、シリサイド膜を被覆するシリコン酸化膜の絶縁破壊等を起こしにくくするため、例えば950℃程度の熱処理を施して、シリコン酸化膜の特性を安定させていた。
【0010】
しかし、一般にシリサイド膜は、形成されたあと加熱されて一定の高温になると、化学量論的組成や膜質が変化して抵抗率が大きくなる。
このため、上述の製造過程では、シリサイド膜を被覆するシリコン酸化膜の特性を安定させるための上述の熱処理の結果、シリサイド膜の抵抗率が大きくなり、完成した絶縁ゲート型半導体素子は、ゲートの抵抗率が高い、損失の大きな素子となってしまっていた。
【0011】
一方、シリサイド膜の抵抗率を低く保つためにこの熱処理を行わないようにすると、シリサイド膜を被覆するシリコン酸化膜は絶縁破壊を起こしやすい状態のままとなるので、信頼性の高い絶縁ゲート型半導体素子を得ることが困難である。
【0012】
本発明は、上記実状に鑑みてなされたもので、抵抗率が低いポリサイドゲートを備えている絶縁ゲート型半導体素子およびその製造方法を提供することを目的とする。
また、本発明は信頼性が高い絶縁ゲート型半導体素子およびその製造方法を提供することを他の目的とする。
【0013】
【課題を解決するための手段】
前記の課題を解決するため、本発明の第1の観点に係る絶縁ゲート型半導体素子の製造方法は、
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板、前記ゲート絶縁膜、及び前記ゲート絶縁膜のうち前記ゲート電極に接する部分を被覆する前記シリコン膜を用意する工程と、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆する第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を設ける工程と、
前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成する工程と、
前記金属膜と前記シリコン膜とを反応させて前記シリサイド膜を形成することにより、前記ゲート電極を形成する工程と、
を含むことを特徴とする。
【0014】
このような製造方法で製造された絶縁ゲート型半導体素子は、ゲート電極のシリコン膜のうち、ゲート絶縁膜やシリサイド膜に接しない部分が、第2の絶縁膜で絶縁される。
第2の絶縁膜は、シリサイド膜が形成される前に形成されるので、任意の手法を用いて、シリサイド膜の抵抗率に影響を与えることなく形成できる。このため、ゲート電極の抵抗率が低く保たれる。
また、このような製造方法では、第2の絶縁膜の特性の選択の自由度が高くなるので、ゲート電極について十分良好な絶縁性が確保できる。従って、このような製造方法で製造された絶縁ゲート型半導体素子は、信頼性を高く保てる。
【0015】
前記絶縁ゲート型半導体素子の製造方法は、前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて第3の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含んでいてもよい。
あるいは、前記絶縁ゲート型半導体素子の製造方法は、テトラエチルオルソシリケートを原料ガスとして400℃以下の温度で第3の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含んでいてもよい。
これらの工程では、シリサイド膜の抵抗率が実質的に上昇させることなく第3の絶縁膜が堆積されるので、ゲート電極の抵抗率を低く保ちながらゲート電極を保護することができる。
【0016】
前記絶縁ゲート型半導体素子の製造方法では、第2の絶縁膜は、第3の絶縁膜が形成される前に形成されるので、前記第3の絶縁膜を形成する前に、前記第2の絶縁膜に、前記第3の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いて熱処理を施す工程を更に含んでいてもよい。
【0017】
なお、前記金属膜は、例えば、高融点金属から構成される。高融点金属は、例えば、チタン、モリブデン、タングステン等である。
【0018】
また、本発明の第2の観点に係る絶縁ゲート型半導体素子は、
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子であって、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆しており、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を有する第2の絶縁膜を備えており、
前記シリサイド膜は、前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成して、当該金属膜と前記シリコン膜とを反応させることにより形成されたものである、
ことを特徴とする。
【0019】
このような絶縁ゲート型半導体素子においては、ゲート電極のシリコン膜のうち、ゲート絶縁膜やシリサイド膜に接しない部分が、第2の絶縁膜で絶縁される。
第2の絶縁膜は、シリサイド膜が形成される前に形成されたものであるので、任意の手法を用いて、シリサイド膜の抵抗率に影響を与えることなく形成される。このため、ゲート電極の抵抗率が低く保たれる。
また、シリサイド膜が形成される前に形成される第2の絶縁膜は、特性の選択の自由度が高いので、ゲート電極について十分良好な絶縁性が確保できる。従って、このような絶縁ゲート型半導体素子は、信頼性を高く保てる。
【0020】
前記絶縁ゲート型半導体素子は、前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて、前記シリサイド膜を被覆するように堆積された第3の絶縁膜を更に備えていてもよい。
あるいは、前記絶縁ゲート型半導体素子は、テトラエチルオルソシリケートを原料ガスとして400℃以下の温度で、前記シリサイド膜を被覆するように堆積された第3の絶縁膜を更に備えていてもよい。
第3の絶縁膜は、シリサイド膜の抵抗率が実質的に上昇させることなく堆積されるので、このような絶縁ゲート型半導体素子のゲート電極は、抵抗率を低く保ちながら、第3の絶縁膜により保護される。
【0021】
第2の絶縁膜は、第3の絶縁膜が形成される前に形成されるので、前記第2の絶縁膜には、前記第3の絶縁膜を形成する前に、前記第3の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いた熱処理が施されていてもよい。
また、前記金属膜は、例えば高融点金属から構成されていればよい。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態に係る絶縁ゲート型半導体素子およびその製造方法について、二重拡散構造を有する絶縁ゲート型電界効果トランジスタ(以下、MISFET:Metal Insulator Semiconductor Field Effect Transistor)を例とし、図面を参照して詳細に説明する。
【0023】
このMISFETは、図1に断面を示すように、半導体基板10と、ゲート絶縁膜31と、層間絶縁膜32と、ゲート電極21と、ソース電極22と、ドレイン電極23とから構成されている。
【0024】
半導体基板10は、ベース領域12と、ソース領域13と、ドレイン領域11とを備えている。
半導体基板10は、リン(P)、ヒ素(As)等のn型不純物を含んだn型の半導体からなる。半導体基板10のうち、ベース領域12と、ソース領域13とを除いた部分が、ドレイン領域11を構成している。
【0025】
ベース領域12は、半導体基板10の上面にボロン(B)、ガリウム(Ga)等のp型不純物を拡散して形成された、p型の半導体領域から構成されている。
【0026】
ソース領域13は、ベース領域12にn型不純物を拡散して形成された、n型不純物の不純物濃度が半導体基板10の当初の不純物濃度より高いn+型の半導体領域から構成されている。
【0027】
なお、ドレイン領域11のうち半導体基板10の下面の表面領域にも、n型不純物を拡散して形成された、ドレインのn+型領域14が形成されている。
【0028】
ゲート電極21は、導電性の多結晶シリコン膜(ポリシリコン膜)211と、シリサイド膜212とから構成されているポリサイド構造を備えている。
このうち、ポリシリコン膜211は、後述するゲート絶縁膜31上に形成されている。一方、シリサイド膜212は、例えば、チタンとシリコンとの化合物からなり、ポリシリコン膜211に形成されている。
【0029】
このようにポリシリコン膜211とシリサイド膜212とから構成されているポリサイド構造のゲート電極21と、後述のゲート絶縁膜31とがこのMISFETの絶縁型のゲートを構成している。
【0030】
ソース電極22は、アルミニウム、銅等の導体から構成されており、ゲート絶縁膜31の後述する開口33と、層間絶縁膜32の後述する開口34とを介して、ベース領域12とソース領域13とに接続されている。
【0031】
ドレイン電極23は、アルミニウム、銅等の導体から構成されており、ドレインのn+型領域14上(半導体基板10の下面上)に形成されていて、ドレインのn+型領域14に接続されている。
【0032】
ゲート絶縁膜31は、シリコン酸化膜等から構成されており、半導体基板10の上面の、2つのソース領域13(及びベース領域12)を挟む表面部分に形成されている。
【0033】
層間絶縁膜32は、シリコン窒化膜やシリコン酸化膜等から構成されており、ゲート電極21と後述するソース電極22とを絶縁するように形成されている。
この実施の形態では、この層間絶縁膜32のうち、ゲート電極21の表面の縁端から側面にかけてを被覆している部分は、例えばシリコン窒化膜から構成されており、ゲート電極21の絶縁のみならず、後述するこのMISFETの製造の過程において、ポリシリコン膜211の形状に合わせてシリサイド膜212を成形するための型枠の役割をも果たしている。
【0034】
一方、層間絶縁膜32のうち、シリサイド膜212の表面を被覆している部分は、シリコン酸化膜等から構成されている。この部分は、シリサイド膜212が形成された後にこのシリサイド膜212に積層され、ゲート電極21を密封する層間絶縁膜32の蓋の役割を果たす。
【0035】
層間絶縁膜32を構成するシリコン酸化膜は、シリサイド膜212の化学量論的組成(ストイキオメトリ)を実質的に変化させないようなレベルのエネルギーを利用する気相成長等により形成される。
この結果、シリサイド膜212は、シリサイド膜212が形成された当初の化学量論的組成や膜質を維持し、従って、形成された当初の抵抗率を維持している状態にある。
【0036】
なお、図示するように、ベース領域12とソース領域13とがソース電極22と接続できるように、ゲート絶縁膜31と層間絶縁膜32とには、それぞれ、開口33と開口34とが設けられている。
【0037】
このMISFETのゲートに、所定のスレッショルド電圧に達するゲート電圧が印加されると、ゲート絶縁膜31の直下のベース領域12やドレイン領域11にはnチャネルが形成される。この結果、ゲート電圧に応じたドレイン電流が、ソース電極22から、ソース領域13、nチャネル及びドレイン領域11を順に経て、ドレイン電極23へと流れる。
【0038】
次に、このMISFETを製造する手順について、図1、図2(a)〜図5(l)を参照して詳細に説明する。なお、以下に説明する手順は一例であり、同様の結果が得られるのであれば、いかなる手順であってもよい。
【0039】
まず、図2(a)に示すように、n型の半導体からなる半導体基板10の下面にn型の不純物を拡散して、半導体基板10よりもn型不純物の濃度の高いドレインのn+型領域14を形成する。
【0040】
次に、この半導体基板10の上面上に熱酸化を施し、図2(b)に示すように、シリコン酸化膜40を形成する。このシリコン酸化膜40が、後にゲート絶縁膜31を形成する。
【0041】
続いて、シリコン酸化膜40上に、CVD(Chemical Vapor Deposition:化学気相成長)等によって、図2(c)に示すように、ポリシリコン膜211を形成したうえで、このポリシリコン膜211をエッチングして開口41を形成する。
【0042】
次に、ポリシリコン膜211をセルフアラインマスクとして、p型不純物をドレイン領域11に添加したうえで拡散させて、図3(d)に示すように、ベース領域12を形成する。
【0043】
引き続きポリシリコン膜211をセルフアラインマスクとして、n型の不純物をp型のベース領域12に添加したうえで拡散させて、図3(e)に示すように、n型のドリフト領域よりも不純物濃度の高いn+型のソース領域13を形成する。
【0044】
次に、この半導体基板10の一面上に、CVD等によって、図3(f)に示すように、シリコン酸化膜40とポリシリコン膜211とを被覆するようなシリコン窒化膜42を形成する。続いて、このシリコン窒化膜42の電気的・物性的な特性を安定化させるため、このシリコン窒化膜42に、950℃程度でのリフロー処理(熱処理)を施す。シリコン窒化膜42は、上述した層間絶縁膜32のうち、ゲート電極21の表面縁端から側面にかけてを被覆する部分となる。
【0045】
リフロー処理に続いて、シリコン窒化膜42をエッチングして、図4(g)に示すように、シリサイド膜212を形成したい部分のポリシリコン膜211が露出するような開口43を設ける。
【0046】
次に、PVD(Physical Vapor Deposition)等によって、例えばチタンなどの高融点金属を堆積することにより、図4(h)に示すように、シリコン窒化膜42と開口43とを被覆するような金属膜44を形成する。
【0047】
次に、金属膜44を加熱して例えば800℃程度とすることにより、金属膜44とポリシリコン膜211とを化学的に反応させ、図4(i)に示すように、シリサイド膜212を形成する。そして、シリコン窒化膜42上に残存する金属膜44(図示せず)や、化学反応によってシリコン窒化膜42上に形成される金属窒化膜(図示せず)をエッチングし、ポリシリコン膜211とシリサイド膜212とから構成されるゲート電極21の形状を形成する。
【0048】
次に、図5(j)に示すように、シリコン酸化膜45を、シリコン窒化膜42とシリサイド膜212とを被覆するように常圧CVD等により形成する。シリコン酸化膜45は、上述の層間絶縁膜32のうちの、シリサイド膜212を被覆する部分となる。
【0049】
シリコン酸化膜45の原料ガスとして、例えばTEOS(Tetra Ethyl Ortho Silicate)を用いると、400℃以下の温度でシリコン酸化膜45を形成することができる。このような範囲の温度では、シリサイド膜212の化学量論的組成や膜質は実質的に変化しない。
【0050】
次に、CMP(Chemical Mechanical Polish)等によって、図5(k)に示すように、シリコン酸化膜45の表面を平坦化する。続いて、シリコン酸化膜45、シリコン酸化膜42に、エッチング等によって、図5(l)に示すように、開口34を設ける。さらに、シリコン窒化膜42とシリコン酸化膜40とをエッチングして、図5(l)に示すように、開口33を設ける。
この結果、ゲート電極21と対向するゲート絶縁膜31が成形され、またゲート電極21を被覆する層間絶縁膜32が成形される。
【0051】
続いて、半導体基板10の一面上に、PVD等によって、開口33を介してベース領域12およびソース領域13に接続されるようなソース電極22を形成する。また、半導体基板10の他面上に、PVD等によって、ドレインのn+型領域14に接続されるドレイン電極23を形成する。
以上の工程を経て、本実施の形態のMISFETが形成される。
【0052】
以上説明したように、上述の製造工程では、シリサイド膜212の化学量論的組成や膜質が実質的に変化しないような条件下でシリコン酸化膜45をシリサイド膜212上に形成している。このため、シリサイド膜212の化学量論的組成は、シリサイド膜212が形成された当初の化学量論的組成及び膜質を保ち、従って、シリサイド膜212が形成された当初の抵抗率を維持している状態にある。
【0053】
一般にシリサイド膜は、形成されたあと加熱されて一定の高温になると、化学量論的組成や膜質が変化して抵抗率が大きくなる。しかし、本実施の形態では、シリサイド膜212は、形成された当初の化学量論的組成や膜質を維持しているため、抵抗率も、シリサイド膜212が形成された当初の値を維持している。このため、本実施の形態におけるシリサイド膜212は、従来の技術で製造されたシリサイド膜より抵抗率が小さい。従って、本実施の形態では、従来より抵抗率が低いポリサイドゲートを備えたMISFETを形成することができる。
【0054】
なお、以上説明した手順で製造したMISFETでは、ゲート電極21を被覆するシリコン酸化膜45は、従来の手法においては施されていた950℃程度の熱処理を経ていないため、絶縁破壊を起こしやすい膜質を有している。しかし、ゲート電極21の側面は、緻密で良好な膜質を持つシリコン窒化膜42によって被覆されているので、ゲート−ソース間の漏洩電流等の発生を抑えるに十分な絶縁性は確保されている。従って、本実施の形態のMISFETは、信頼性も良好である。
【0055】
なお、本発明は、上記実施の形態に限られず、種々の変形および応用が可能である。例えば、上記実施の形態では、n型半導体からなる半導体基板10を用いて、nチャネルMISFETを形成した。しかし、これに限らず、p型半導体からなる半導体基板10を用い、ソース及びドレインがp型、ベースがn型のpチャネルMISFETを形成してもよい。
【0056】
また、上記実施の形態では、TEOSを用いた常圧CVDによりシリサイド膜の表面を被覆する絶縁膜としてシリコン酸化膜45を形成する一例を説明した。しかし、シリサイド膜212の抵抗率が実質的に変わってしまわないレベルの熱エネルギーを利用するならば、絶縁膜の種類、原料ガスの種類等はいかなるものであっても差し支えない。また、シリサイド膜212の抵抗率が実質的に変わってしまわないレベルのエネルギーを利用するのであれば、例えばプラズマCVD等の手法を用いてもよい。
【0057】
あるいは、シリサイド膜212の金属元素はチタンを例にしたが、これに限定されず、モリブデン、タングステン等の耐熱性のある高融点金属でもよい。
【0058】
さらには、上記実施の形態の絶縁ゲート型半導体素子は、MISFETに限定されず、絶縁ゲート型バイポーラトランジスタ(IGBT)等、ポリサイド構造を有するゲートを備える他の任意の絶縁ゲート型半導体素子であってもよい。
【0059】
また、本実施の形態のMISFETは必ずしも二重拡散構造を有する必要はない。従って、例えば、図2〜図5を参照して上述した製造過程において、半導体基板10をp型の半導体からなるものとし、ベース領域12、ドレインのn+型領域14及びドレイン電極23の形成を省き、ソース電極22に代えて、1個のゲート絶縁膜31の両端に接する2個のソース領域13に個別に接続される2個の電極を形成して、その一方をソース電極、他方をドレイン電極としてもよい。こうすることにより、二重拡散構造を有しない、本発明の実施の形態のnチャネルMISFETが構成される。
【0060】
【発明の効果】
以上説明したように、本発明によれば、抵抗率が低いポリサイドゲートを備えた絶縁ゲート型半導体素子およびその製造方法を提供することができる。
また、本発明によれば、信頼性が高い絶縁ゲート型半導体素子およびその製造方法を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかるMISFETの断面構成を示す図である。
【図2】図1に示すMISFETの製造過程を説明する図である。
【図3】図2が示すMISFETの製造過程の続きを説明する図である。
【図4】図3が示すMISFETの製造過程の続きを説明する図である。
【図5】図4が示すMISFETの製造過程の続きを説明する図である。
【図6】従来のMISFETの製造過程の一例の前半を示す図である。
【図7】従来のMISFETの製造過程の一例の後半を示す図である。
【符号の説明】
10 半導体基板
11 ドレイン領域
12 ベース領域
13 ソース領域
14 ドレインのn+型領域
21 ゲート電極
22 ソース電極
23 ドレイン電極
31 ゲート絶縁膜
32 層間絶縁膜
33、34 開口[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an insulated gate semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
The gate of the insulated gate semiconductor element is formed of polycrystalline silicon or metal. The method of forming a gate using polycrystalline silicon has an advantage that the effective channel length of an insulated gate semiconductor element can be controlled more accurately than the method of forming a gate using metal. Recently, attention has been paid to such advantages, and in the case of manufacturing an insulated gate semiconductor element, it is common to form a gate using polycrystalline silicon.
[0003]
On the other hand, gates made of polycrystalline silicon (silicon gates) have points to be improved, such as higher resistivity than gates made of metal. Therefore, as a technique for reducing the gate resistivity while taking advantage of the silicon gate, a technique of stacking a silicide film on a polysilicon film forming the silicon gate has been considered (for example, see Patent Document 1). ). The stacked structure of the polysilicon film and the silicide film is called a polycide structure.
[0004]
[Patent Document 1]
JP-A-5-75045
Conventionally, a MISFET (Metal Insulator Field Effect Transistor: a kind of insulated gate semiconductor device) provided with a gate having a polycide structure (polycide gate) is described below with reference to FIGS. 6A to 7J, for example. It was manufactured according to the procedure described below.
[0006]
That is, first, an n-type impurity is diffused into the lower surface of the
[0007]
Next, using the
[0008]
Next, as shown in FIG. 6F, a
[0009]
[Problems to be solved by the invention]
The silicon oxide film covering the silicide film is liable to cause dielectric breakdown and the like if the electrical and physical properties are not stable. For this reason, in the conventional manufacturing process, a heat treatment at, for example, about 950 ° C. is performed to stabilize the characteristics of the silicon oxide film in order to prevent dielectric breakdown or the like of the silicon oxide film covering the silicide film.
[0010]
However, in general, when a silicide film is formed and then heated to a certain high temperature, the stoichiometric composition and film quality change and the resistivity increases.
For this reason, in the above-described manufacturing process, as a result of the above-described heat treatment for stabilizing the characteristics of the silicon oxide film covering the silicide film, the resistivity of the silicide film increases, and the completed insulated gate semiconductor device has The device had a high resistivity and a large loss.
[0011]
On the other hand, if this heat treatment is not performed to keep the resistivity of the silicide film low, the silicon oxide film covering the silicide film remains in a state where dielectric breakdown is likely to occur. It is difficult to obtain a device.
[0012]
The present invention has been made in view of the above circumstances, and has as its object to provide an insulated gate semiconductor device having a polycide gate having a low resistivity and a method of manufacturing the same.
It is another object of the present invention to provide a highly reliable insulated gate semiconductor device and a method for manufacturing the same.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing an insulated gate semiconductor device according to a first aspect of the present invention includes:
A semiconductor substrate forming a gate region, a gate insulating film formed on the gate region, a silicon film formed on the gate insulating film, and a gate electrode formed of a silicide film formed on the silicon film, A method of manufacturing an insulated gate semiconductor device, comprising:
The semiconductor substrate, the gate insulating film, and the step of preparing the silicon film covering a portion of the gate insulating film that contacts the gate electrode,
A step of forming a second insulating film covering the silicon film, and a portion of the gate insulating film that is not covered with the silicon film;
Providing an opening in the second insulating film to expose a portion of the silicon film to be the gate electrode;
Forming a metal film covering a portion of the silicon film exposed through the opening;
Forming the gate electrode by reacting the metal film and the silicon film to form the silicide film;
It is characterized by including.
[0014]
In the insulated gate semiconductor device manufactured by such a manufacturing method, a portion of the silicon film of the gate electrode that is not in contact with the gate insulating film or the silicide film is insulated by the second insulating film.
Since the second insulating film is formed before the silicide film is formed, the second insulating film can be formed using an arbitrary method without affecting the resistivity of the silicide film. Therefore, the resistivity of the gate electrode is kept low.
In addition, in such a manufacturing method, since the degree of freedom in selecting the characteristics of the second insulating film is increased, a sufficiently good insulating property for the gate electrode can be secured. Therefore, the insulated gate semiconductor device manufactured by such a manufacturing method can maintain high reliability.
[0015]
The method for manufacturing an insulated gate semiconductor device further includes a step of coating the silicide film by depositing a third insulating film using energy at a level at which the resistivity of the silicide film does not substantially increase. You may go out.
Alternatively, the method for manufacturing an insulated gate semiconductor device may further include a step of coating the silicide film by depositing a third insulating film at a temperature of 400 ° C. or less using tetraethyl orthosilicate as a source gas. Good.
In these steps, since the third insulating film is deposited without substantially increasing the resistivity of the silicide film, the gate electrode can be protected while keeping the resistivity of the gate electrode low.
[0016]
In the method for manufacturing an insulated gate semiconductor device, the second insulating film is formed before the third insulating film is formed. Therefore, the second insulating film is formed before the third insulating film is formed. The method may further include a step of performing a heat treatment on the insulating film using energy higher than the energy used for depositing the third insulating film.
[0017]
The metal film is made of, for example, a high melting point metal. The refractory metal is, for example, titanium, molybdenum, tungsten or the like.
[0018]
Further, the insulated gate semiconductor device according to the second aspect of the present invention includes:
A semiconductor substrate forming a gate region, a gate insulating film formed on the gate region, a silicon film formed on the gate insulating film, and a gate electrode formed of a silicide film formed on the silicon film, An insulated gate semiconductor device comprising:
The silicon film, and a second portion which covers a portion of the gate insulating film that is not covered with the silicon film and has an opening for exposing a portion to be the gate electrode in the silicon film. It has an insulating film,
The silicide film is formed by forming a metal film covering a portion of the silicon film exposed through the opening, and reacting the metal film with the silicon film. ,
It is characterized by the following.
[0019]
In such an insulated gate semiconductor device, a portion of the silicon film of the gate electrode that is not in contact with the gate insulating film or the silicide film is insulated by the second insulating film.
Since the second insulating film is formed before the silicide film is formed, it is formed by using an arbitrary method without affecting the resistivity of the silicide film. Therefore, the resistivity of the gate electrode is kept low.
In addition, since the second insulating film formed before the silicide film is formed has a high degree of freedom in selecting characteristics, it is possible to ensure a sufficiently good insulating property for the gate electrode. Therefore, such an insulated gate semiconductor device can maintain high reliability.
[0020]
The insulated gate semiconductor device may further include a third insulating film deposited so as to cover the silicide film using energy at a level at which the resistivity of the silicide film does not substantially increase. .
Alternatively, the insulated gate semiconductor device may further include a third insulating film deposited so as to cover the silicide film at a temperature of 400 ° C. or less using tetraethyl orthosilicate as a source gas.
Since the third insulating film is deposited without substantially increasing the resistivity of the silicide film, the gate electrode of such an insulated gate semiconductor device can be formed while keeping the resistivity low. Protected by
[0021]
Since the second insulating film is formed before the third insulating film is formed, the second insulating film is formed on the third insulating film before the third insulating film is formed. A heat treatment using energy higher than the energy used for the deposition of silicon may be performed.
The metal film may be made of, for example, a high melting point metal.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an insulated gate semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to an example of an insulated gate field effect transistor (MISFET: Metal Insulator Semiconductor Effect Transistor) having a double diffusion structure. This will be described in detail with reference to FIG.
[0023]
As shown in FIG. 1, the MISFET includes a
[0024]
The
The
[0025]
The
[0026]
The
[0027]
An n + -
[0028]
The
Among them, the
[0029]
Thus, the
[0030]
The
[0031]
The
[0032]
The
[0033]
The
In this embodiment, a portion of the
[0034]
On the other hand, a portion of the
[0035]
The silicon oxide film forming the
As a result, the
[0036]
As shown,
[0037]
When a gate voltage reaching a predetermined threshold voltage is applied to the gate of the MISFET, an n-channel is formed in the
[0038]
Next, a procedure for manufacturing the MISFET will be described in detail with reference to FIGS. 1 and 2A to 5L. The procedure described below is an example, and any procedure may be used as long as a similar result is obtained.
[0039]
First, as shown in FIG. 2A, an n-type impurity is diffused into a lower surface of a
[0040]
Next, thermal oxidation is performed on the upper surface of the
[0041]
Subsequently, as shown in FIG. 2C, a
[0042]
Next, a p-type impurity is added to the
[0043]
Subsequently, using the
[0044]
Next, as shown in FIG. 3F, a
[0045]
Subsequent to the reflow process, the
[0046]
Next, a metal film that covers the
[0047]
Next, by heating the
[0048]
Next, as shown in FIG. 5J, a
[0049]
When, for example, TEOS (Tetra Ethyl Ortho Silicate) is used as a source gas for the
[0050]
Next, as shown in FIG. 5K, the surface of the
As a result, the
[0051]
Subsequently, the
Through the above steps, the MISFET of the present embodiment is formed.
[0052]
As described above, in the above-described manufacturing process, the
[0053]
Generally, when a silicide film is formed and then heated to a certain high temperature, the stoichiometric composition and film quality change and the resistivity increases. However, in the present embodiment, since the
[0054]
In the MISFET manufactured according to the above-described procedure, the
[0055]
Note that the present invention is not limited to the above embodiment, and various modifications and applications are possible. For example, in the above embodiment, the n-channel MISFET is formed using the
[0056]
In the above-described embodiment, an example in which the
[0057]
Alternatively, the metal element of the
[0058]
Furthermore, the insulated gate semiconductor device of the above embodiment is not limited to the MISFET, but may be any other insulated gate semiconductor device having a gate having a polycide structure, such as an insulated gate bipolar transistor (IGBT). Is also good.
[0059]
Further, the MISFET of the present embodiment does not necessarily need to have a double diffusion structure. Therefore, for example, in the manufacturing process described above with reference to FIGS. 2 to 5, the
[0060]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an insulated gate semiconductor device including a polycide gate having a low resistivity and a method for manufacturing the same.
Further, according to the present invention, it is possible to provide a highly reliable insulated gate semiconductor device and a method for manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a MISFET according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a process of manufacturing the MISFET shown in FIG.
FIG. 3 is a diagram illustrating a continuation of the manufacturing process of the MISFET shown in FIG. 2;
FIG. 4 is a view illustrating a continuation of the manufacturing process of the MISFET shown in FIG. 3;
FIG. 5 is a diagram illustrating a continuation of the manufacturing process of the MISFET shown in FIG. 4;
FIG. 6 is a diagram illustrating a first half of an example of a conventional MISFET manufacturing process.
FIG. 7 is a diagram showing the latter half of an example of a conventional MISFET manufacturing process.
[Explanation of symbols]
Claims (10)
前記半導体基板、前記ゲート絶縁膜、及び前記ゲート絶縁膜のうち前記ゲート電極に接する部分を被覆する前記シリコン膜を用意する工程と、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆する第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を設ける工程と、
前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成する工程と、
前記金属膜と前記シリコン膜とを反応させて前記シリサイド膜を形成することにより、前記ゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート型半導体素子の製造方法。A semiconductor substrate forming a gate region, a gate insulating film formed on the gate region, a silicon film formed on the gate insulating film, and a gate electrode formed of a silicide film formed on the silicon film, A method of manufacturing an insulated gate semiconductor device, comprising:
The semiconductor substrate, the gate insulating film, and the step of preparing the silicon film covering a portion of the gate insulating film that contacts the gate electrode,
A step of forming a second insulating film covering the silicon film, and a portion of the gate insulating film that is not covered with the silicon film;
Providing an opening in the second insulating film to expose a portion of the silicon film to be the gate electrode;
Forming a metal film covering a portion of the silicon film exposed through the opening;
Forming the gate electrode by reacting the metal film and the silicon film to form the silicide film;
A method for manufacturing an insulated gate semiconductor device, comprising:
ことを特徴とする請求項1に記載の絶縁ゲート型半導体素子の製造方法。A step of depositing a third insulating film using energy at a level at which the resistivity of the silicide film does not substantially increase, thereby covering the silicide film.
The method for manufacturing an insulated gate semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1に記載の絶縁ゲート型半導体素子の製造方法。Further comprising a step of depositing a third insulating film at a temperature of 400 ° C. or less using tetraethyl orthosilicate as a source gas, thereby covering the silicide film.
The method for manufacturing an insulated gate semiconductor device according to claim 1, wherein:
ことを特徴とする請求項2又は3に記載の絶縁ゲート型半導体素子の製造方法。Before forming the third insulating film, the method further includes a step of performing a heat treatment on the second insulating film using energy higher than the energy used for depositing the third insulating film.
The method for manufacturing an insulated gate semiconductor device according to claim 2 or 3, wherein:
ことを特徴とする請求項1乃至4のいずれか1項に記載の絶縁ゲート型半導体素子の製造方法。The metal film is composed of a high melting point metal,
The method for manufacturing an insulated gate semiconductor device according to any one of claims 1 to 4, wherein:
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆しており、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を有する第2の絶縁膜を備えており、
前記シリサイド膜は、前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成して、当該金属膜と前記シリコン膜とを反応させることにより形成されたものである、
ことを特徴とする絶縁ゲート型半導体素子。A semiconductor substrate forming a gate region; a gate insulating film formed on the gate region; a silicon film formed on the gate insulating film; and a gate electrode including a silicide film formed on the silicon film. An insulated gate semiconductor device comprising:
The silicon film, and a second portion which covers a portion of the gate insulating film that is not covered with the silicon film, and has an opening for exposing a portion of the silicon film to be the gate electrode. It has an insulating film,
The silicide film is formed by forming a metal film covering a portion of the silicon film exposed through the opening, and reacting the metal film with the silicon film. ,
An insulated gate semiconductor device characterized by the above-mentioned.
ことを特徴とする請求項6に記載の絶縁ゲート型半導体素子。A third insulating film deposited so as to cover the silicide film using energy at a level at which the resistivity of the silicide film does not substantially increase;
7. The insulated gate semiconductor device according to claim 6, wherein:
ことを特徴とする請求項6に記載の絶縁ゲート型半導体素子。A third insulating film deposited so as to cover the silicide film at a temperature of 400 ° C. or less using tetraethyl orthosilicate as a source gas,
7. The insulated gate semiconductor device according to claim 6, wherein:
ことを特徴とする請求項7又は8に記載の絶縁ゲート型半導体素子。Before forming the third insulating film, the second insulating film is subjected to a heat treatment using energy higher than energy used for depositing the third insulating film.
9. The insulated gate semiconductor device according to claim 7, wherein:
ことを特徴とする請求項6乃至9のいずれか1項に記載の絶縁ゲート型半導体素子。The metal film is composed of a high melting point metal,
The insulated gate semiconductor device according to claim 6, wherein:
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