JP5215056B2 - ビットレート判定装置、ビットレート判定方法、信号弁別器及び光信号受信弁別器 - Google Patents
ビットレート判定装置、ビットレート判定方法、信号弁別器及び光信号受信弁別器 Download PDFInfo
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Description
図3は、本実施形態のビットレート判定装置の構成を説明するブロック図である。本実施形態のビットレート判定装置は、信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるようにゲート回路を制御する制御信号を出力する制御部301を備えるビットレート判定装置であって、制御部301は、第一経路のゲート回路の前から入力信号を取得する第1入力ポート1と、第二経路のゲート回路の前から入力信号を取得する第2入力ポート2と、第1入力ポート1に接続され、入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路113と、第2入力ポート2に接続され、入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路114と、第一経路のゲート回路と接続する第1制御ポート3及び第二経路のゲート回路と接続する第2制御ポート4を持ち、低速ビットレート判定回路113及び高速ビットレート判定回路114からの判定結果に基づき、第1制御ポート3及び第2制御ポート4から制御信号を出力する信号出力回路211と、を有し、入力信号に含まれるプリアンブルパターンに基づき、第1入力ポート1及び第2入力ポート2からの入力信号のビットレートをそれぞれ判断することでゲート回路の制御の誤動作を防止する。
図5は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図5のビットレート判定回路は、図3のビットレート判定装置の低速ビットレート判定回路113及び信号出力回路211の代替として低速ビットレート判定回路20及び信号出力回路212を有する。ここでは、図3のビットレート判定装置と異なる部分を説明する。
図7は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図7のビットレート判定回路は、図3のビットレート判定装置の高速ビットレート判定回路114及び信号出力回路211の代替として高速ビットレート判定回路28及び信号出力回路213を有する。また、信号断検出回路33をさらに有している。ここでは、図3のビットレート判定装置と異なる部分を説明する。
図9は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図9のビットレート判定回路は、図3のビットレート判定装置の低速ビットレート判定回路113、高速ビットレート判定回路114及び信号出力回路211の代替として図5で説明した低速ビットレート判定回路20、図7で説明した高速ビットレート判定回路28及び信号出力回路214を有する。また、図7で説明した信号断検出回路33をさらに有している。ここでは、図3のビットレート判定装置と異なる部分を説明する。
実施の形態1から4で、第1入力ポート1に入力される入力信号は、高速ビットレートは波形が崩れていることから、平滑化された信号が一致回路23に入力されることで、一致回路23が一致と判定し、高速ビットレート信号のプリアンブルパターンの時間内に誤出力27の可能性があり、これを回避するビットレート判定装置を説明した。
実施の形態1から5の説明は、第1入力ポート1及び第2入力ポート2のそれぞれに設置されたビットレート判定回路からの判定結果を総合判定することで、どちらの速度の信号が入力されているかを判定するものであった。ここでは、第2入力ポートのみに、各々のビットレートを担当するビットレート判定回路を設置した場合でも誤判定を回避できることを説明する。なお、実施の形態1から5で説明した構成の説明は省略する。
実施の形態1から6で説明したビットレート判定装置のリセットセットフリップフロップ回路115からの出力信号を制御信号として利用し、制御信号によりゲート回路の開閉を行うことで、ビットレート毎に別々の出力ポートから信号を出力する信号弁別器を構成することが可能である。
実施の形態7で説明した信号弁別器を光伝送用受信回路に応用した例である。図18は、本実施形態の光信号受信弁別器の構成を説明するブロック図である。本実施形態の光信号受信弁別器は、図15又は図17に記載の信号弁別器71と、高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子101と、2つに分岐された光電変換素子101の出力の一方について低速ビットレートに対応する帯域を増幅し、信号弁別器71の第一経路401に結合する低速用振幅制限増幅回路103と、2つに分岐された光電変換素子101の出力の他方について低速ビットレートより高速の高速ビットレートに対応する帯域を増幅し、信号弁別回路の第二経路402に結合する高速用振幅制限増幅回路104と、を備える。
2:第2入力ポート
3:第1制御ポート
4:第2制御ポート
5、6:遅延素子
7:排他的論理和回路
8:終端回路
9:電源もしくは接地
10:積分回路(時定数τ0)
11:閾値判定回路
12、13:遅延素子
14:排他的論理和回路
15:終端回路
16:電源もしくは接地
17:積分回路(時定数τ1)
18:閾値判定回路
19:入力信号
20:一致回路を備えた低速ビットレート判定回路
21、22:遅延素子
23:一致回路
24:遅延素子
25:否定回路
26:論理積回路
27:誤出力
28:一致回路を備えた高速ビットレート判定回路
29、30:遅延素子
31:一致回路
32:第3入力ポート
33:信号断検出回路
34:否定回路
35:論理積回路
36:セレクトスイッチ
37:誤出力
38:パルス
39:論理和回路
40:信号入力端子
41:信号入力端子
42、43:信号分岐素子
44:ビットレート判定装置
45:ビットレート判定回路信号出力端子
46:ビットレート判定回路差動信号出力端子
47:低速ビットレート制御信号入力端子
48:ゲート回路
49:高速ビットレート制御信号入力端子
50:ゲート回路
51:低速用クロックデータ再生回路
52:高速用クロックデータ再生回路
53:信号出力端子
54:信号出力端子
55、56:遅延素子
61:第1論理積回路
62:第2論理積回路
71:信号弁別器
101:光電変換素子
102:インピーダンス変換増幅回路
103:低速用振幅制限増幅回路
104:高速用振幅制限増幅回路
105:低速ビットレート側制御ポート
106:ゲート回路
107:高速ビットレート側制御ポート
108:ゲート回路
109:低速用クロックデータ再生回路
110:高速用クロックデータ再生回路
111:低速信号出力端子
112:高速信号出力端子
113:低速ビットレート判定回路
114:高速ビットレート判定回路
115:リセットセットフリップフロップ回路
123:第2ポート低速ビットレート判定回路
211、212、213、214、215、216:信号出力回路
301:制御部
401:第一経路
402:第二経路
S:セット端子
R:リセット端子
Q1:出力端子
Q2:反転出力端子
Claims (16)
- 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、
前記制御部は、
前記第一経路の前記ゲート回路の前から前記入力信号を取得する第1入力ポートと、
前記第二経路の前記ゲート回路の前から前記入力信号を取得する第2入力ポートと、
を有し、前記入力信号に含まれるプリアンブルパターンに基づき、前記第1入力ポート及び前記第2入力ポートからの前記入力信号のビットレートをそれぞれ判断することで前記ゲート回路の制御の誤動作を防止することを特徴とするビットレート判定装置。 - 前記制御部は、
前記第1入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、
前記第2入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、
前記第一経路の前記ゲート回路と接続する第1制御ポート及び前記第二経路の前記ゲート回路と接続する第2制御ポートを持ち、前記高速ビットレート判定回路及び前記低速ビットレート判定回路からの判定結果に基づき、前記第1制御ポート及び前記第2制御ポートから前記制御信号を出力する信号出力回路と、
を有することを特徴とする請求項1に記載のビットレート判定装置。 - 前記入力信号のプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号をそれぞれ2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からのパルス信号が制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路を含むことを特徴とする請求項2に記載のビットレート判定装置。 - 高速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期パターンを整数個もち、
前記高速ビットレート判定回路は、入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路は、入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記信号出力回路は、前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項2に記載のビットレート判定装置。 - 高速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期パターンを整数個もち、低速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、
前記制御部は、前記第1入力ポート及び前記第2入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、
前記高速ビットレート判定回路は、入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記低速ビットレート判定回路は、入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記判定結果として、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記低速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項2に記載のビットレート判定装置。 - 前記入力信号のプリアンブルパターンは、周期パターンを整数個もち、
前記制御部は、前記第1入力ポート及び前記第2入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記2つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される第1論理積回路と、前記第1論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号が入力される第2論理積回路と、前記第1論理積回路からの出力結果及び前記第2論理積回路からの出力結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項2に記載のビットレート判定装置。 - 前記制御部は、
前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する第2入力ポート低速ビットレート判定回路と、
前記第1入力ポート及び前記第2入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、
前記信号断検出回路からのパルス信号で前記低速ビットレート判定回路の判定結果又は前記第2入力ポート低速ビットレート判定回路からの判定結果を選択するセレクトスイッチと、
をさらに有し、前記第2入力ポートに前記高速ビットレート判定回路と前記第2入力ポート低速ビットレート判定回路とが並列に接続されており、
前記信号出力回路は、
前記セレクトスイッチで選択された前記判定結果と前記高速ビットレート判定回路からの前記判定結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項2に記載のビットレート判定装置。 - 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、
前記制御部は、
前記第二経路の前記ゲート回路の前から前記入力信号を取得する第2入力ポートと、
前記第2入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、
前記低速ビットレート判定回路と並列になるように前記第2入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、
前記第一経路の前記ゲート回路の前から前記入力信号を取得する第1入力ポート及び前記第2入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、
前記第一経路の前記ゲート回路と接続する第1制御ポート及び前記第二経路の前記ゲート回路と接続する第2制御ポートを持ち、前記高速ビットレート判定回路及び前記低速ビットレート判定回路からの判定結果に基づき、前記第1制御ポート及び前記第2制御ポートから前記制御信号を出力する信号出力回路と、
を有し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、それぞれに入力される前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンに基づく所定の遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ2つの信号が入力され、前記入力信号のプリアンプルパターンに基づいて、前記2つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路又は前記2つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記排他的論理和回路又は前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号と前記低速ビットレート判定回路からのパルス信号が入力される論理和回路と、前記論理和回路からの出力結果及び前記高速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とするビットレート判定装置。 - 前記判断回路は、リセットセットフリップフロップ回路であり、
前記リセットセットフリップフロップ回路は、
前記制御判断用信号がそれぞれセット端子及びリセット端子に入力され、出力端子と前記第1制御ポートとが接続され、反転出力端子と前記第2制御ポートとが接続されている、あるいは反転出力端子と前記第1制御ポートとが接続され、出力端子と前記第2制御ポートとが接続されていることを特徴とする請求項3から8に記載のいずれかのビットレート判定装置。 - 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定し、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路からの前記パルス信号に基づき前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。 - 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートでは周期パターンを整数個持ち、低速ビットレートより高速の高速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記高速ビットレート判定回路で前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路で前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路がパルス信号を出力し、
前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。 - 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートより高速の高速ビットレートでは周期パターンを整数個持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記高速ビットレート判定回路で前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記高速ビットレート判定回路がパルス信号を出力し、
前記低速ビットレート判定回路で前記入力信号を2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記第1入力ポート及び前記第2入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記低速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。 - 低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路と、前記低速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第一経路、及び高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路と、前記高速用振幅制限増幅回路が出力する信号を通過又は遮断するゲート回路とが接続された第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期パターンを整数個持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ2分岐し、2分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ2つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路及び前記高速ビットレート判定回路がパルス信号を出力し、
前記第一経路及び前記第二経路の前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を第1論理積回路に入力し、前記第1論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号を第2論理積回路に入力し、前記第1論理積回路からの出力結果及び前記第2論理積回路からの出力結果に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。 - 信号を通過又は遮断するゲート回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する低速ビットレートに対応するクロックデータ再生回路が接続された第一経路と、
信号を通過又は遮断するゲート回路及び低速ビットレートより高速の高速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する高速ビットレートに対応するクロックデータ再生回路が接続された第二経路と、
前記第一経路及び前記第二経路の双方に入力される時分割多重された同一の入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する請求項3から9に記載のいずれかのビットレート判定装置と、
を備える信号弁別器。 - 請求項14に記載の信号弁別器と、
高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、
2つに分岐された前記光電変換素子の出力の一方について低速ビットレートに対応する帯域を増幅し、前記信号弁別器の前記第一経路に結合する低速用振幅制限増幅回路と、
2つに分岐された前記光電変換素子の出力の他方について低速ビットレートより高速の高速ビットレートに対応する帯域を増幅し、前記信号弁別回路の前記第二経路に結合する高速用振幅制限増幅回路と、
を備える光信号受信弁別器。 - 高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、
信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続され、2つに分岐された前記光電変換素子の出力の一方が前記低速用振幅制限増幅回路側から入力信号として結合される第一経路と、
信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートより高速の高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路及び高速ビットレートに対応するクロックデータ再生回路が直列に接続され、2つに分岐された前記光電変換素子の出力の他方が前記高速用振幅制限増幅回路側から入力信号として結合される第二経路と、
前記入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する請求項3から9に記載のいずれかのビットレート判定装置と、
を備える光信号受信弁別器。
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