JP5208984B2

JP5208984B2 - Digital amplifier, DA converter, amplification method, conversion method

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Publication number: JP5208984B2
Application number: JP2010052184A
Authority: JP
Inventors: 善光村橋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-03-09
Filing date: 2010-03-09
Publication date: 2013-06-12
Anticipated expiration: 2030-03-09
Also published as: JP2011188299A

Description

本発明は、パルス信号をＤ級増幅するデジタルアンプ、及び、増幅方法に関する。また、デジタル信号をアナログ信号に変換するＤＡコンバータ、及び、変換方法に関する。 The present invention relates to a digital amplifier that amplifies a pulse signal in class D and an amplification method. The present invention also relates to a DA converter that converts a digital signal into an analog signal and a conversion method.

近年、デジタルアンプが広く用いられている。例えば、テレビジョン受像機に搭載されるオーディオアンプも、デジタル放送開始後、デジタルアンプが主流になりつつある。 In recent years, digital amplifiers have been widely used. For example, audio amplifiers mounted on television receivers are becoming mainstream after the start of digital broadcasting.

デジタルアンプは、入力信号により変調されたパルス信号をトランジスタのスイッチング作用を利用してＤ級増幅するアンプである（非特許文献１）。このため、入力信号をトランジスタの増幅作用を利用してＡ級、ＡＢ級、又はＢ級増幅するアナログアンプと比べて、格段に効率が高いという利点をもつ。また、変調方式としてΔΣ変調を用いれば、パルス信号を生成する際に生じる量子化ノイズを可聴帯域外に追放することができ、ピュア・オーディオとしての使用にも耐える忠実度の高いオーディオアンプを実現することができる。 A digital amplifier is an amplifier that amplifies a pulse signal modulated by an input signal using a switching function of a transistor (Class D) (Non-Patent Document 1). For this reason, there is an advantage that the efficiency is remarkably high as compared with an analog amplifier that amplifies the input signal using a transistor amplification function of class A, class AB or class B. In addition, if ΔΣ modulation is used as a modulation method, quantization noise generated when generating pulse signals can be expelled outside the audible band, and a high-fidelity audio amplifier that can withstand use as pure audio is realized. can do.

しかしながら、ＰＣＭ（パルス符号変調）信号などのデジタル信号を入力信号とするフルデジタルアンプには、入力信号により変調されたパルス信号を増幅するＤ級増幅回路におけるスイッチングのデッドタイム、トランジスタのオン抵抗、および、電源電圧の変動などの理由によって、Ｄ級増幅回路が出力する出力信号のパルス波形に増幅歪が生じてしまうため、忠実度が低下するという問題があることが知られている。 However, a full digital amplifier that uses a digital signal such as a PCM (pulse code modulation) signal as an input signal has a switching dead time, a transistor on-resistance in a class D amplifier circuit that amplifies the pulse signal modulated by the input signal, In addition, it is known that amplification distortion occurs in the pulse waveform of the output signal output from the class D amplifier circuit for reasons such as fluctuations in the power supply voltage, resulting in a problem that fidelity is reduced.

「トランジスタ技術（２００８年３月号）」２００８年、ＣＱ出版社、Ｐ．１１２〜１２５“Transistor Technology (March 2008 issue)” 2008, CQ Publishing Co., Ltd. 112-125

上記増幅歪の問題に関し、本発明者は、Ｄ級増幅回路の特性に応じて、当該Ｄ級増幅回路に供給するパルス信号の特性を最適化すれば、増幅歪を大きく低減することができるという知見を得た。 Regarding the problem of amplification distortion, the present inventors can greatly reduce amplification distortion by optimizing the characteristics of the pulse signal supplied to the class D amplifier circuit according to the characteristics of the class D amplifier circuit. Obtained knowledge.

したがって、入力信号を変調する変調回路の構成を、Ｄ級増幅回路における増幅歪低減効果がより大きいパルス信号を出力するような構成とすれば、増幅歪を効果的に抑制することができる。 Therefore, if the modulation circuit that modulates the input signal is configured to output a pulse signal that has a greater amplification distortion reduction effect in the class D amplifier circuit, the amplification distortion can be effectively suppressed.

しかしながら、上記変調回路は、複雑なアルゴリズムによって動作し、また、高音質化を図るべくファインチューンされた多数のパラメータに従って動作しているため、当該変調回路の構成を変更することは大きな困難を伴う。また、仮に変調回路の構成を変更することが可能であったとしても、異なった特性を有するＤ級増幅回路に対しては、異なった構成の変調回路が必要になるため、膨大な設計コストを要するという問題がある。 However, since the modulation circuit operates according to a complicated algorithm and operates according to a number of parameters that are fine-tuned to achieve high sound quality, it is very difficult to change the configuration of the modulation circuit. . Even if it is possible to change the configuration of the modulation circuit, a modulation circuit having a different configuration is required for the class D amplifier circuit having different characteristics. There is a problem that it takes.

本発明は、上記の問題に鑑みてなされたものであり、その目的は、入力信号を変調する変調回路の構成を変更することなく、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することによって、当該Ｄ級増幅回路における増幅歪を抑制することのできるデジタルアンプを実現することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to add a pulse signal that reduces amplification distortion in a class D amplifier circuit without changing the configuration of a modulation circuit that modulates an input signal. It is to realize a digital amplifier capable of suppressing amplification distortion in the class D amplifier circuit by supplying the pulse signal to the class D amplifier.

上記の課題を解決するために、本発明に係るデジタルアンプは、２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するデジタルアンプであって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。 In order to solve the above problems, a digital amplifier according to the present invention includes a class D amplifier circuit that amplifies two pulse signals, respectively, and a load is applied by a difference signal between the two pulse signals amplified in class D. A digital amplifier for differential driving, comprising: an additional pulse adding circuit for adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals, and the additional pulse adding circuit Is characterized in that, during a period when both of the two pulse signals are at a low level, an additional pulse signal having the same waveform is added in synchronization with each of the two pulse signals.

上記のように構成された本発明に係るデジタルアンプによれば、上記付加パルス加算回路によって、上記Ｄ級増幅回路における増幅歪を低減させるためのパルス信号である上記付加パルス信号を、上記Ｄ級増幅回路に供給される上記２つのパルス信号に対して加算することができるため、入力信号を変調する変調回路の構成を変更することなく、上記Ｄ級増幅回路における増幅歪を抑制することができる。 According to the digital amplifier of the present invention configured as described above, the additional pulse signal that is a pulse signal for reducing amplification distortion in the class D amplifier circuit is converted into the class D by the additional pulse addition circuit. Since it can be added to the two pulse signals supplied to the amplifier circuit, amplification distortion in the class D amplifier circuit can be suppressed without changing the configuration of the modulation circuit that modulates the input signal. .

また、本発明に係るデジタルアンプは、上記Ｄ級増幅回路によってＤ級増幅された２つのパルス信号の差信号によって負荷を差動駆動するアンプあり、上記付加パルス加算回路は、Ｄ級増幅回路に供給される２つのパルス信号の各々に対して、同一波形の付加パルスを同期して加算することができる。すなわち、上記付加パルス加算回路は、Ｄ級増幅回路に供給される２つのパルス信号の各々に対して、上記差信号に寄与しない付加パルス信号であって、上記Ｄ級増幅回路における増幅歪を低減させることのできる付加パルス信号を加算することができる。 The digital amplifier according to the present invention is an amplifier that differentially drives a load by a difference signal between two pulse signals that are D-class amplified by the D-class amplifier circuit, and the additional pulse adder circuit is included in the D-class amplifier circuit. An additional pulse having the same waveform can be synchronously added to each of the two supplied pulse signals. That is, the additional pulse adding circuit is an additional pulse signal that does not contribute to the difference signal for each of the two pulse signals supplied to the class D amplifier circuit, and reduces amplification distortion in the class D amplifier circuit. Additional pulse signals that can be added can be added.

したがって、上記のように構成されたデジタルアンプによれば、入力信号を変調する変調回路の構成を変更することなく、また、負荷を駆動する駆動信号である上記差信号に影響を与えることなく、上記Ｄ級増幅回路における増幅歪を低減させることができるという効果を奏する。 Therefore, according to the digital amplifier configured as described above, without changing the configuration of the modulation circuit that modulates the input signal, and without affecting the difference signal that is a drive signal for driving the load, The amplification distortion in the class D amplifier circuit can be reduced.

また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させるものである、ことが好ましい。 The additional pulse adding circuit preferably increases the pulse density of the two pulse signals by adding the additional pulse signals.

上述したように、本発明者は、今回、新たに、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することができれば、増幅歪を効果的に抑制することができるということを見出した。また、Ｄ級増幅回路の特性如何によっては、当該Ｄ級増幅回路に供給するパルス信号のパルス密度（単位時間当たりのパルス数）を高めることができれば、当該Ｄ級増幅回路における増幅歪を効果的に抑制することができることを見出した。 As described above, if the present inventor can newly supply a pulse signal added with a pulse signal for reducing amplification distortion in the class D amplifier circuit to the class D amplification unit, the amplification distortion is effective. It was found that it can be suppressed. Depending on the characteristics of the class D amplifier circuit, if the pulse density (number of pulses per unit time) of the pulse signal supplied to the class D amplifier circuit can be increased, the amplification distortion in the class D amplifier circuit can be effectively reduced. It was found that it can be suppressed.

上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させることができるため、上記Ｄ級増幅回路における増幅歪を効果的に抑制することができるという更なる効果を奏する。 According to the above configuration, the additional pulse adder circuit can increase the pulse density of the two pulse signals by adding the additional pulse signals, so that the amplification distortion in the class D amplifier circuit is effective. The further effect that it can suppress automatically is produced.

また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、ことが好ましい。 Further, the additional pulse adding circuit changes the average of the duty ratio of one of the two pulse signals and the duty ratio of the other pulse signal to about 50% by adding the additional pulse signals. It is preferable that the

本発明者は、また、Ｄ級増幅回路の特性如何によっては、当該Ｄ級増幅回路に供給する２つのパルス信号のうち、一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均、すなわち、すなわち平均デューティ比が、略５０パーセントであるときに、当該Ｄ級増幅回路における増幅歪がより効果的に抑制されるということを見出した。 The present inventor also determines the average of the duty ratio of one pulse signal and the duty ratio of the other pulse signal among the two pulse signals supplied to the class D amplifier circuit depending on the characteristics of the class D amplifier circuit. That is, it was found that the amplification distortion in the class D amplifier circuit is more effectively suppressed when the average duty ratio is approximately 50%.

上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号の平均デューティ比を略５０パーセントに変化させることができるため、上記Ｄ級増幅回路における増幅歪を効果的に抑制することができるという更なる効果を奏する。 According to the above configuration, the additional pulse adding circuit can change the average duty ratio of the two pulse signals to about 50% by adding the additional pulse signals. There is a further effect that the amplification distortion can be effectively suppressed.

なお、上記付加パルス加算回路に入力される２つのパルス信号の論理積（ＡＮＤ）によって表される積信号のデューティ比をＤp（パーセント）と表すことにすると、上記略５０パーセントは、例えば、５０＋Ｄｐ／２（パーセント）のように表現することができる。一般に、積信号のデューティ比Ｄｐは小さいので、２つのパルス信号の平均デューティ比を、略５０パーセントに変化させることが可能となる。 If the duty ratio of the product signal represented by the logical product (AND) of the two pulse signals input to the additional pulse adder circuit is expressed as Dp (percent), the approximately 50 percent is, for example, 50 + Dp / 2 (percent). In general, since the duty ratio Dp of the product signal is small, the average duty ratio of the two pulse signals can be changed to approximately 50%.

また、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである対象期間において、当該対象期間の直前の対象期間における付加パルス信号の値を反転した信号を上記２つのパルス信号に加算することによって、上記２つのパルス信号のデューティ比を変化させるものである、ことが好ましい。 Further, the additional pulse adding circuit converts a signal obtained by inverting the value of the additional pulse signal in the target period immediately before the target period into the two pulse signals in the target period in which both of the two pulse signals are at a low level. It is preferable that the duty ratio of the two pulse signals is changed by adding.

ここで、例えば、上記付加パルス加算回路に入力される２つのパルス信号のデューティ比をそれぞれＤα、Ｄβ（パーセント）と表し、上記付加パルス加算回路に入力される２つのパルス信号の論理積（ＡＮＤ）によって表される積信号のデューティ比をＤp（パーセント）と表すことにすると、上記の構成によって上記２つのパルス信号に加算される付加パルスのデューティ比は、（１００−Ｄα−Ｄβ＋Ｄp）／２（パーセント）である。したがって、このような付加パルスが加算された後の上記２つのパルス信号のデューティ比は、それぞれ、５０＋（Ｄα−Ｄβ＋Ｄp）／２、５０＋（−Ｄα＋Ｄβ＋Ｄp）／２（パーセント）となる。 Here, for example, the duty ratios of the two pulse signals input to the additional pulse addition circuit are represented as Dα and Dβ (percentage), respectively, and the logical product (AND) of the two pulse signals input to the additional pulse addition circuit. ) Is expressed as Dp (percent), the duty ratio of the additional pulse added to the two pulse signals by the above configuration is (100−Dα−Dβ + Dp) / 2. (Percent). Therefore, the duty ratios of the two pulse signals after addition of such additional pulses are 50+ (Dα−Dβ + Dp) / 2 and 50 + (− Dα + Dβ + Dp) / 2 (percentage), respectively.

したがって、上記２つのパルス信号のデューティ比の平均は、５０＋Ｄｐ／２（パーセント）となる。また、一般に、上記積信号のデューティ比Ｄｐは小さいという傾向がある。 Therefore, the average duty ratio of the two pulse signals is 50 + Dp / 2 (percent). In general, the duty ratio Dp of the product signal tends to be small.

このように、上記の構成によれば、Ｄ級増幅回路に供給される２つのパルス信号の平均デューティ比を略５０パーセントにすることができる。 Thus, according to the above configuration, the average duty ratio of the two pulse signals supplied to the class D amplifier circuit can be made approximately 50%.

したがって、上記の構成によれば、供給される２つのパルス信号の平均デューティ比が略５０パーセントにより近い場合に増幅歪がより低減されるようなＤ級増幅回路を備えるデジタルアンプにおいて、増幅歪を効果的に抑制することができるという更なる効果を奏する。 Therefore, according to the above configuration, in the digital amplifier having a class D amplifier circuit in which the amplification distortion is further reduced when the average duty ratio of the two supplied pulse signals is approximately 50%, the amplification distortion is reduced. The further effect that it can suppress effectively is produced.

また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させると共に、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、ことが好ましい。 The additional pulse adding circuit increases the pulse density of the two pulse signals by adding the additional pulse signals, and at the same time, the duty ratio of one of the two pulse signals and the other pulse. It is preferable that the average of the duty ratio of the signal is changed to about 50%.

上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させると共に、上記２つのパルス信号の平均デューティ比を略５０パーセントにすることができるので、Ｄ級増幅回路の特性が、自身に供給されるパルス信号のパルス密度がより大きく、かつ、自身に供給される２つのパルス信号の平均デューティ比が略５０パーセントにより近い場合に、増幅歪の低減効果がより高まるような特性である場合に、増幅歪を効果的に抑制することができるという更なる効果を奏する。 According to the above configuration, the additional pulse adding circuit increases the pulse density of the two pulse signals by adding the additional pulse signals, and the average duty ratio of the two pulse signals is approximately 50%. Therefore, the characteristics of the class D amplifier circuit are such that the pulse density of the pulse signal supplied to itself is larger, and the average duty ratio of the two pulse signals supplied to itself is closer to about 50 percent. In such a case, when the characteristic is such that the amplification distortion reduction effect is further enhanced, the amplification distortion can be effectively suppressed.

また、本発明に係る増幅方法は、２つのパルス信号をＤ級増幅回路によってそれぞれＤ級増幅するＤ級増幅工程を含み、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動する増幅方法であって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算工程を含み、上記付加パルス加算工程にて、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。 In addition, the amplification method according to the present invention includes a class D amplification process in which two pulse signals are each class D amplified by a class D amplifier circuit, and a load is differentially differentiated by a difference signal between the two pulse signals amplified in class D. An amplification method for driving, comprising: an additional pulse adding step of adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals, wherein the additional pulse adding step In the period in which both of the two pulse signals are at a low level, an additional pulse signal having the same waveform is added in synchronization with each of the two pulse signals.

上記の方法によれば、上記デジタルアンプと同様の効果を奏する。 According to said method, there exists an effect similar to the said digital amplifier.

なお、入力信号がデジタル信号である場合、上記デジタルアンプはＤ／Ａコンバータとして機能する。また、入力信号がデジタル信号である場合、上記増幅方法はＤ／Ａ変換方法と言い換えることができる。このようなＤ／Ａコンバータや変換方法も本発明の範疇に含まれる。 When the input signal is a digital signal, the digital amplifier functions as a D / A converter. When the input signal is a digital signal, the amplification method can be rephrased as a D / A conversion method. Such D / A converters and conversion methods are also included in the scope of the present invention.

以上のように、本発明に係るデジタルアンプは、２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するデジタルアンプであって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。 As described above, the digital amplifier according to the present invention includes a class D amplifier circuit that amplifies two pulse signals respectively in class D, and differentially drives the load by the difference signal between the two pulse signals amplified in class D. A digital amplifier comprising an additional pulse addition circuit for adding an additional pulse signal for reducing amplification distortion in the class D amplification circuit to the two pulse signals, wherein the additional pulse addition circuit includes An additional pulse signal having the same waveform is synchronously added to each of the two pulse signals in a period in which both of the two pulse signals are at a low level.

したがって、入力信号を変調する変調回路の構成を変更することなく、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することによって、当該Ｄ級増幅回路における増幅歪を抑制することができる。 Therefore, by supplying a pulse signal added with a pulse signal for reducing amplification distortion in the class D amplifier circuit to the class D amplifier without changing the configuration of the modulation circuit that modulates the input signal, the class D amplifier is provided. Amplification distortion in the amplifier circuit can be suppressed.

実施形態１に係るＤ級アンプの構成を示すブロック図である。2 is a block diagram illustrating a configuration of a class D amplifier according to Embodiment 1. FIG. 実施形態１に係るＤ級アンプが備える変換回路の構成を示すブロック図である。3 is a block diagram showing a configuration of a conversion circuit included in the class D amplifier according to Embodiment 1. FIG. 実施形態１に係るＤ級アンプが備える各ブロックが出力する信号の波形の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号の波形を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号の波形を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。FIG. 2A illustrates an example of a waveform of a signal output from each block included in the class D amplifier according to the first embodiment, and FIG. 4A is a timing chart illustrating a waveform of a 1-bit signal output from a modulation circuit; b) is a timing chart showing waveforms of a detection signal generated in the conversion circuit and a control signal generated in the conversion circuit, and (c) is a converted 1-bit signal output from the conversion circuit. 2 is a timing chart showing a waveform, (d) is a timing chart showing a waveform of an amplified 1-bit signal output from an amplifier circuit, and (e) is a timing showing a potential difference of the amplified 1-bit signal. It is a chart. 実施形態１に係るＤ級アンプが備える増幅回路の構成例を示す図であって、（ａ）は、変換された１ビット信号＃３ａおよび＃３ｂの双方がローレベルになるときのトランジスタの状態を示す図であり、（ｂ）は、変換された１ビット信号＃３ａがローレベルになり、＃３ｂがハイレベルになるときのトランジスタの状態を示す図である。FIG. 3 is a diagram illustrating a configuration example of an amplifier circuit included in the class D amplifier according to the first embodiment, where (a) shows the state of a transistor when both converted 1-bit signals # 3a and # 3b are at a low level. (B) is a diagram showing the state of the transistor when the converted 1-bit signal # 3a goes to a low level and # 3b goes to a high level. 実施形態１に係るＤ級アンプが備える増幅回路の構成例を示す図であって、（ａ）は、変換された１ビット信号＃３ａがハイレベルになり、＃３ｂがローレベルになるときのトランジスタの状態を示す図であり、（ｂ）は、変換された１ビット信号＃３ａおよび＃３ｂの双方がハイレベルになるときのトランジスタの状態を示す図である。FIG. 6 is a diagram illustrating a configuration example of an amplifier circuit included in the class D amplifier according to the first embodiment, where (a) illustrates a case where the converted 1-bit signal # 3a is at a high level and # 3b is at a low level. It is a figure which shows the state of a transistor, (b) is a figure which shows the state of a transistor when both converted 1 bit signal # 3a and # 3b become a high level. 実施形態１に係るＤ級アンプが備える増幅回路の構成の一部を例示するブロック図である。3 is a block diagram illustrating a part of a configuration of an amplifier circuit included in the class D amplifier according to Embodiment 1. FIG. 実施形態１に係るＤ級アンプが備える増幅回路における比較器から出力される出力パルス信号の波形を示すタイミングチャートである。3 is a timing chart illustrating a waveform of an output pulse signal output from a comparator in an amplifier circuit included in the class D amplifier according to the first embodiment. 実施形態１に係るＤ級アンプが備える増幅回路の（線形）等価回路の構成を示すブロック図である。3 is a block diagram illustrating a configuration of a (linear) equivalent circuit of an amplifier circuit included in the class D amplifier according to Embodiment 1. FIG. 実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、積分ゲインを変化させた場合の、歪抑圧特性の変化を示すグラフである。6 is a graph showing changes in distortion suppression characteristics when an integral gain is changed in an equivalent circuit of an amplifier circuit included in the class D amplifier according to the first embodiment. 実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、台形パルス信号の立ち上がり時間を変化させた場合の、歪抑圧特性の変化を示すグラフである。6 is a graph showing changes in distortion suppression characteristics when the rise time of a trapezoidal pulse signal is changed in the equivalent circuit of the amplifier circuit included in the class D amplifier according to Embodiment 1. 実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、スイッチング周波数を変化させた場合の、歪抑圧特性の変化を示すグラフである。6 is a graph showing changes in distortion suppression characteristics when the switching frequency is changed in the equivalent circuit of the amplifier circuit included in the class D amplifier according to the first embodiment. 実施形態１に係るＤ級アンプが備える増幅回路の等価回路を説明するためのものであって、（ａ）は、パラメータＫ×ｔｒの値を最適化した場合の、台形パルス信号の波形を示すタイミングチャートであり、（ｂ）は、パラメータＫ×ｔｒの値を最適化した場合の、歪抑圧特性を示すグラフである。FIG. 4 is a diagram for explaining an equivalent circuit of an amplifier circuit included in the class D amplifier according to the first embodiment, and (a) shows a waveform of a trapezoidal pulse signal when the value of the parameter K × tr is optimized. It is a timing chart, (b) is a graph which shows the distortion suppression characteristic at the time of optimizing the value of parameter Kxtr. 実施形態２に係るＤ級アンプの構成を示すブロック図である。6 is a block diagram showing a configuration of a class D amplifier according to Embodiment 2. FIG. 実施形態２に係るＤ級アンプが備える変換回路の構成を示すブロック図である。6 is a block diagram illustrating a configuration of a conversion circuit included in a class D amplifier according to Embodiment 2. FIG. 実施形態２に係るＤ級アンプが備える各ブロックが出力する信号の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。FIG. 3 shows an example of a signal output by each block included in a class D amplifier according to Embodiment 2, wherein (a) is a timing chart showing a waveform of a 1-bit signal output by a modulation circuit; (b) FIG. 5 is a timing chart showing waveforms of a detection signal generated in the conversion circuit and a control signal generated in the conversion circuit, and (c) is a timing showing a converted 1-bit signal output from the conversion circuit. FIG. 6D is a timing chart showing an amplified 1-bit signal output from the amplifier circuit, and FIG. 5E is a timing chart showing a potential difference of the amplified 1-bit signal. 実施形態３に係るＤ級アンプの構成を示すブロック図である。6 is a block diagram illustrating a configuration of a class D amplifier according to Embodiment 3. FIG. 実施形態３に係るＤ級アンプが備える変換回路の構成を示すブロック図である。6 is a block diagram illustrating a configuration of a conversion circuit included in a class D amplifier according to Embodiment 3. FIG. 実施形態３に係るＤ級アンプが備える各ブロックが出力する信号の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。FIG. 6 shows an example of a signal output by each block included in a class D amplifier according to Embodiment 3, wherein (a) is a timing chart showing a waveform of a 1-bit signal output by a modulation circuit, and (b). FIG. 5 is a timing chart showing waveforms of a detection signal generated in the conversion circuit and a control signal generated in the conversion circuit, and (c) is a timing showing a converted 1-bit signal output from the conversion circuit. FIG. 6D is a timing chart showing an amplified 1-bit signal output from the amplifier circuit, and FIG. 5E is a timing chart showing a potential difference of the amplified 1-bit signal.

〔実施形態１〕
本実施形態に係るＤ級アンプ（デジタルアンプ）１の構成について、図１を参照して説明する。図１は、本実施形態に係るＤ級アンプ１の構成を示すブロック図である。Ｄ級アンプ１は、自身の後段に接続される負荷を、自身から出力される２つの出力信号の電位差によって差動駆動するアンプである。 Embodiment 1
A configuration of a class D amplifier (digital amplifier) 1 according to the present embodiment will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration of a class D amplifier 1 according to this embodiment. The class D amplifier 1 is an amplifier that differentially drives a load connected to a subsequent stage of the class D amplifier 1 by a potential difference between two output signals output from the class D amplifier 1.

図１に示すように、Ｄ級アンプ１は、変調回路１１、変換回路（付加パルス加算回路）１２、増幅回路（Ｄ級増幅回路）１３、ローパスフィルタ（以下、「ＬＰＦ」と略記）１４を備えている。 As shown in FIG. 1, a class D amplifier 1 includes a modulation circuit 11, a conversion circuit (additional pulse addition circuit) 12, an amplification circuit (class D amplification circuit) 13, and a low-pass filter (hereinafter abbreviated as “LPF”) 14. I have.

Ｄ級アンプ１に入力される入力信号＃１は、マルチビット（例えば２４ビット）のデジタル音声信号（例えばＰＣＭ信号）であり、Ｄ級アンプ１から出力される出力信号＃５ａおよび＃５ｂは、アナログ音声信号である。出力信号＃５ａおよび＃５ｂは、例えば、スピーカＳＰに供給される。なお、出力信号＃５ａ、および、出力信号＃５ｂの電位を、それぞれ、ＶLPFp、および、ＶLPFnと表すことにすると、スピーカＳＰは、出力信号＃５ａの電位ＶLPFpと出力信号＃５ｂの電位ＶLPFnとの電位差ＶLPFp−ＶLPFnによって駆動される。 The input signal # 1 input to the class D amplifier 1 is a multi-bit (for example, 24-bit) digital audio signal (for example, PCM signal), and the output signals # 5a and # 5b output from the class D amplifier 1 are It is an analog audio signal. The output signals # 5a and # 5b are supplied to the speaker SP, for example. If the potentials of the output signal # 5a and the output signal # 5b are expressed as VLPFp and VLPFn, respectively, the speaker SP has the potential VLPFp of the output signal # 5a and the potential VLPFn of the output signal # 5b. Is driven by the potential difference VLPFp−VLPFn.

変調回路１１は、入力信号＃１から１ビット信号＃２ａおよび＃２ｂを生成し、変換回路１２は、１ビット信号＃２ａおよび＃２ｂから、変換された１ビット信号＃３ａおよび＃３ｂを生成する。 The modulation circuit 11 generates 1-bit signals # 2a and # 2b from the input signal # 1, and the conversion circuit 12 generates converted 1-bit signals # 3a and # 3b from the 1-bit signals # 2a and # 2b. To do.

増幅回路１３は、変換された１ビット信号＃３ａおよび＃３ｂから増幅された１ビット信号＃４ａおよび＃４ｂをそれぞれ生成し、自身の後段に接続された負荷（ＬＰＦ１４およびスピーカＳＰ）を、増幅された１ビット信号＃４ａと増幅された１ビット信号＃４ｂとの差信号によって差動駆動する。 The amplifier circuit 13 generates 1-bit signals # 4a and # 4b amplified from the converted 1-bit signals # 3a and # 3b, respectively, and amplifies the load (LPF 14 and speaker SP) connected to the subsequent stage of the amplifier circuit 13 Differential driving is performed by a difference signal between the 1-bit signal # 4a thus amplified and the amplified 1-bit signal # 4b.

また、増幅回路１３は、例えば、増幅歪を補正するための増幅歪補正機能を備えた増幅回路である。後述するように、増幅歪補正機能を備えた増幅回路は、自身の備えるスイッチング回路におけるスイッチングレート（単位時間当たりのスイッチング回数）が大きくなればなるほど、増幅歪の低減率が高まるという性質を有する。また、上記スイッチング回路におけるスイッチングレートは、増幅回路１３に入力される信号のパルス密度に応じて決定される。したがって、増幅回路１３は、自身に入力される信号のパルス密度がより大きいときに増幅歪の低減率がより高まるという性質を有している。 The amplifier circuit 13 is an amplifier circuit having an amplification distortion correction function for correcting amplification distortion, for example. As will be described later, an amplification circuit having an amplification distortion correction function has a property that the reduction rate of amplification distortion increases as the switching rate (the number of times of switching per unit time) in the switching circuit included in the amplification circuit increases. The switching rate in the switching circuit is determined according to the pulse density of the signal input to the amplifier circuit 13. Therefore, the amplifier circuit 13 has a property that the reduction rate of the amplification distortion is further increased when the pulse density of the signal input to the amplifier circuit 13 is larger.

ＬＰＦ１４は、増幅された１ビット信号＃４ａおよび＃４ｂをそれぞれ平滑化することによって出力信号＃５ａおよび＃５ｂを生成する。ここで、平滑化とは、入力された信号の低周波数成分のみを抽出することを言う。 The LPF 14 generates output signals # 5a and # 5b by smoothing the amplified 1-bit signals # 4a and # 4b, respectively. Here, smoothing refers to extracting only the low frequency component of the input signal.

なお、１ビット信号＃２ａおよび＃２ｂは、ＰＤＭ（パルス密度変調）信号であってもよいし、ＰＷＭ（パルス幅変調）信号であってもよい。１ビット信号＃２ａおよび＃２ｂとしてＰＤＭ信号を用いる場合、変調回路１１を、例えば、周知のΔΣ変調回路により構成することができる。また、１ビット信号＃２ａおよび＃２ｂとしてＰＷＭ信号を用いる場合、変調回路１１を、例えば、周知の三角波変調回路により構成することができる。 The 1-bit signals # 2a and # 2b may be PDM (pulse density modulation) signals or PWM (pulse width modulation) signals. When PDM signals are used as the 1-bit signals # 2a and # 2b, the modulation circuit 11 can be configured by, for example, a known ΔΣ modulation circuit. When a PWM signal is used as the 1-bit signals # 2a and # 2b, the modulation circuit 11 can be configured by, for example, a known triangular wave modulation circuit.

変換回路１２は、１ビット信号＃２ａおよび＃２ｂのそれぞれに対し、増幅回路１３における増幅歪を低減させるための付加パルス信号（後述する制御信号＃ｒに対応）を加算することによって、変換された１ビット信号＃３ａおよび＃３ｂを生成し、出力する。 The conversion circuit 12 is converted by adding an additional pulse signal (corresponding to a control signal #r described later) for reducing amplification distortion in the amplification circuit 13 to each of the 1-bit signals # 2a and # 2b. 1-bit signals # 3a and # 3b are generated and output.

図２は、Ｄ級アンプ１が備える変換回路１２の構成を示すブロック図である。図２に示すように、変換回路１２は、ゼロ区間検知回路１２１、制御回路１２２、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。 FIG. 2 is a block diagram illustrating a configuration of the conversion circuit 12 included in the class D amplifier 1. As shown in FIG. 2, the conversion circuit 12 includes a zero interval detection circuit 121, a control circuit 122, a selector 123, an inversion circuit 124a, and an inversion circuit 124b.

ゼロ区間検知回路１２１は、１ビット信号＃２ａおよび１ビット信号＃２ｂが何れもローレベルである場合に、ハイレベルである検知信号＃ｚを出力し、そうでない場合に、ローレベルである検知信号＃ｚを出力する。 The zero interval detection circuit 121 outputs a detection signal #z that is at a high level when both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level, and otherwise, is detected at a low level. Signal #z is output.

制御回路１２２は、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、ハイレベルである制御信号＃ｒを出力する。また、制御回路１２２は、制御信号＃ｒがハイレベルである期間が、予め定められた期間Ｔ２以上となった場合に、制御信号＃ｒをローレベルへと変化させる。 The control circuit 122 outputs a control signal #r having a high level when the period in which the detection signal #z is at a high level is equal to or longer than a predetermined period T1. Further, the control circuit 122 changes the control signal #r to the low level when the period during which the control signal #r is at the high level becomes equal to or longer than the predetermined period T2.

反転回路１２４ａは、１ビット信号＃２ａを反転させ（否定演算を行い）、反転された１ビット信号＃２ａ’を出力する。同様に、反転回路１２４ｂは、１ビット信号＃２ｂを反転させ、反転された１ビット信号＃２ｂ’を出力する。 The inverting circuit 124a inverts the 1-bit signal # 2a (performs a negative operation) and outputs the inverted 1-bit signal # 2a '. Similarly, the inverting circuit 124b inverts the 1-bit signal # 2b and outputs the inverted 1-bit signal # 2b '.

セレクタ１２３は、制御信号＃ｒがローレベルである場合には、変換された１ビット信号＃３ａとして、１ビット信号＃２ａを出力し、変換された１ビット信号＃３ｂとして、１ビット信号＃２ｂを出力する。 When the control signal #r is at the low level, the selector 123 outputs the 1-bit signal # 2a as the converted 1-bit signal # 3a, and the 1-bit signal # 3b as the converted 1-bit signal # 3b. 2b is output.

一方で、セレクタ１２３は、制御信号＃ｒがハイレベルである場合には、変換された１ビット信号＃３ａとして、反転された１ビット信号＃２ａ’を出力し、変換された１ビット信号＃３ｂとして、反転された１ビット信号＃２ｂ’を出力する。 On the other hand, when the control signal #r is at a high level, the selector 123 outputs the inverted 1-bit signal # 2a ′ as the converted 1-bit signal # 3a, and the converted 1-bit signal # 3 As 1b, the inverted 1-bit signal # 2b ′ is output.

なお、変換回路１２の上記の構成は、変換された１ビット信号＃３ａとして、１ビット信号＃２ａと制御信号＃ｒとの和信号を出力し、変換された１ビット信号＃３ｂとして、１ビット信号＃２ｂと制御信号＃ｒとの和信号を出力する構成であると表現することもできる。 Note that the above configuration of the conversion circuit 12 outputs a sum signal of the 1-bit signal # 2a and the control signal #r as the converted 1-bit signal # 3a, and 1-bit signal # 3b as the converted 1-bit signal # 3b. It can also be expressed as a configuration that outputs a sum signal of the bit signal # 2b and the control signal #r.

図３（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の例を示すタイミングチャートである。図３（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、パルス密度が小さい期間Ｔｄが生じる。 FIG. 3A is a timing chart showing an example of waveforms of 1-bit signals # 2a and # 2b output from the modulation circuit 11. As shown in FIG. 3A, depending on the state of the input signal # 1, the 1-bit signals # 2a and # 2b have a period Td in which the pulse density is low.

図３（ｂ）は、ゼロ区間検回路１２１において生成される検知信号＃ｚ、および、制御回路１２２において生成される制御信号＃ｒの波形を示すタイミングチャートである。図３（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび１ビット信号＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合に、ローレベルとなる。また、図３（ｂ）に示すように、制御信号＃ｒは、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、ハイレベルとなり、期間Ｔ２経過後にローレベルとなる。また、図３（ｂ）に示すように、制御信号＃ｒは、自身の値がローレベルとなった後であっても、検知信号＃ｚの値がハイレベルである期間がＴ１以上となった場合には、再び、ハイレベルとなる。 FIG. 3B is a timing chart showing the waveforms of the detection signal #z generated by the zero interval detection circuit 121 and the control signal #r generated by the control circuit 122. As shown in FIG. 3B, the detection signal #z is at a high level when both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level, and is at a low level otherwise. Further, as shown in FIG. 3B, the control signal #r becomes the high level when the period during which the detection signal #z is at the high level is equal to or longer than the predetermined period T1, and the period T2 has elapsed. Later it becomes low level. Further, as shown in FIG. 3B, the control signal #r has a period during which the value of the detection signal #z is at a high level is equal to or higher than T1, even after the value of the control signal #r becomes a low level. If it is, it becomes high level again.

このように、制御信号＃ｒは、検知信号＃ｚがハイレベルである期間において、ハイレベルとローレベルとを繰り返す信号である。 Thus, the control signal #r is a signal that repeats the high level and the low level during the period in which the detection signal #z is at the high level.

図３（ｃ）は、図３（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２が出力する、変換された１ビット信号＃３ａおよび＃３ｂを示すタイミングチャートである。 FIG. 3C shows the timings indicating the converted 1-bit signals # 3a and # 3b output from the conversion circuit 12 when the 1-bit signals # 2a and # 2b shown in FIG. 3A are input. It is a chart.

図３（ｃ）に示すように、変換された１ビット信号＃３ａは、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒとの和信号となっている。また、変換された１ビット信号＃３ａは、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。 As shown in FIG. 3 (c), the converted 1-bit signal # 3a includes the 1-bit signal # 2a and the control signal # 2 in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level. It is a sum signal with r. The converted 1-bit signal # 3a is a signal that takes the value of the 1-bit signal # 2a itself in a period in which either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level.

同様に、変換された１ビット信号＃３ｂは、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒの和信号となっている。また、変換された１ビット信号＃３ｂは、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。 Similarly, the converted 1-bit signal # 3b becomes a sum signal of the 1-bit signal # 2b and the control signal #r in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level. Yes. The converted 1-bit signal # 3b is a signal that takes the value of the 1-bit signal # 2b itself during a period when either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level.

換言すれば、変換された１ビット信号＃３ａは、１ビット信号＃２ａと制御信号＃ｒとの論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂは、１ビット信号＃２ｂと制御信号＃ｒとの論理和（ＯＲ）によって表現される信号である。 In other words, the converted 1-bit signal # 3a is a signal expressed by a logical sum (OR) of the 1-bit signal # 2a and the control signal #r. Similarly, the converted 1-bit signal # 3b is a signal expressed by a logical sum (OR) of the 1-bit signal # 2b and the control signal #r.

図３（ａ）および図３（ｃ）に示すように、１ビット信号＃２ａおよび＃２ｂのパルス密度が小さい期間Ｔｄにおいて、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも大きくなっている。また、図３（ｃ）に示すように、制御信号＃ｒは、変換された１ビット信号＃３ａおよび＃３ｂに対して、同期して付加されている。したがって、上記期間Ｔｄにおいても、変換された１ビット信号＃３ａの電位Ｖ3aと変換された１ビット信号＃３ｂの電位Ｖ3bとの電位差Ｖ3a−Ｖ3bは、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。 As shown in FIGS. 3A and 3C, in the period Td in which the pulse density of the 1-bit signals # 2a and # 2b is small, the pulse density of the converted 1-bit signals # 3a and # 3b is 1 It is larger than the pulse density of bit signals # 2a and # 2b. Further, as shown in FIG. 3C, the control signal #r is added in synchronization with the converted 1-bit signals # 3a and # 3b. Therefore, also in the period Td, the potential difference V3a-V3b between the potential V3a of the converted 1-bit signal # 3a and the potential V3b of the converted 1-bit signal # 3b is equal to the potential V2a of the 1-bit signal # 2a and 1 bit. It is equal to the potential difference V2a-V2b with the potential V2b of the signal # 2b.

以上のように変換回路１２において生成された、変換された１ビット信号＃３ａおよび＃３ｂは、増幅回路１３に供給される。 The converted 1-bit signals # 3a and # 3b generated in the conversion circuit 12 as described above are supplied to the amplifier circuit 13.

（増幅回路１３の構成例）
図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）は、増幅回路１３の構成の一例を示す図である。図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、増幅回路１３は、４つのトランジスタＭ１〜Ｍ４、レベルシフタＬ１、Ｌ２、反転回路Ｎ１、Ｎ２、および、パルス補正回路３０ａ、３０ｂを備えている。また、反転回路Ｎ１、Ｎ２、および、トランジスタＭ１〜Ｍ４はスイッチング回路２７を構成している。 (Configuration example of amplifier circuit 13)
FIGS. 4A to 4B and FIGS. 5A to 5B are diagrams illustrating an example of the configuration of the amplifier circuit 13. As shown in FIGS. 4A to 4B and FIGS. 5A to 5B, the amplifier circuit 13 includes four transistors M1 to M4, level shifters L1 and L2, inverter circuits N1 and N2, and pulses. Correction circuits 30a and 30b are provided. Further, the inverting circuits N1 and N2 and the transistors M1 to M4 constitute a switching circuit 27.

パルス補正回路３０ａ、３０ｂは、それぞれ、変換された１ビット信号＃３ａ、＃３ｂのパルス波形を補正し、補正後の１ビット信号＃８ａ、＃８ｂを出力する。補正後の１ビット信号＃８ａのハイレベル区間およびローレベル区間は、それぞれ、変換された１ビット信号＃３ａのハイレベル区間およびローレベル区間に対応し、補正後の１ビット信号＃８ｂのハイレベル区間およびローレベル区間は、それぞれ、変換された１ビット信号＃３ｂのハイレベル区間およびローレベル区間に対応する。パルス補正回路３０ａ、３０ｂの構成および動作については、後述するため、ここでは説明を省略する。 The pulse correction circuits 30a and 30b correct the converted pulse waveforms of the 1-bit signals # 3a and # 3b, respectively, and output corrected 1-bit signals # 8a and # 8b. The high level interval and low level interval of the corrected 1-bit signal # 8a correspond to the high level interval and low level interval of the converted 1-bit signal # 3a, respectively, and the high level interval of the corrected 1-bit signal # 8b The level section and the low level section correspond to the high level section and the low level section of the converted 1-bit signal # 3b, respectively. Since the configuration and operation of the pulse correction circuits 30a and 30b will be described later, description thereof is omitted here.

図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、トランジスタＭ１およびトランジスタＭ３のドレインは電源Ｖddに接続されており、トランジスタＭ２およびトランジスタＭ４のドレインは、それぞれ、トランジスタＭ１およびトランジスタＭ３のソースに接続されている。また、トランジスタＭ２およびトランジスタＭ４のソースは、接地されている。 As shown in FIGS. 4A to 4B and FIGS. 5A to 5B, the drains of the transistors M1 and M3 are connected to the power supply Vdd, and the drains of the transistors M2 and M4 are respectively Are connected to the sources of the transistors M1 and M3. The sources of the transistors M2 and M4 are grounded.

また、トランジスタＭ１およびトランジスタＭ３は、自身のゲートに電圧シフトされたローレベルのゲート信号が供給されるときに導通状態となり、自身のゲートに電圧シフトされたハイレベルのゲート信号が供給されるときに遮断状態となる。一方で、トランジスタＭ２およびトランジスタＭ４は、自身のゲートにローレベルのゲート信号が供給されるときに遮断状態となり、自身のゲートにハイレベルのゲート信号が供給されるときに導通状態となる。 The transistors M1 and M3 are turned on when a voltage-shifted low-level gate signal is supplied to their gates, and when a voltage-shifted high-level gate signal is supplied to their gates. Will be shut off. On the other hand, the transistors M2 and M4 are cut off when a low-level gate signal is supplied to their gates, and are turned on when a high-level gate signal is supplied to their gates.

図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、トランジスタＭ１のゲートには、補正後の１ビット信号＃８ａの論理を反転回路Ｎ１にて反転した１ビット信号（以下、１ビット信号＃８ａ’と呼ぶ）が、レベルシフタＬ１にて電圧レベルをシフトした後に供給される。また、トランジスタＭ２のゲートには、１ビット信号＃８ａ’が供給される。 As shown in FIGS. 4A to 4B and FIGS. 5A to 5B, the logic of the corrected 1-bit signal # 8a is inverted by the inverting circuit N1 at the gate of the transistor M1. A bit signal (hereinafter referred to as 1-bit signal # 8a ′) is supplied after the voltage level is shifted by the level shifter L1. The 1-bit signal # 8a 'is supplied to the gate of the transistor M2.

一方で、トランジスタＭ３のゲートには、補正後の１ビット信号＃８ｂの論理を反転回路Ｎ２にて反転した１ビット信号（以下、１ビット信号＃８ｂ’と呼ぶ）が、レベルシフタＬ２にて電圧レベルをシフトした後に供給される。また、トランジスタＭ４のゲートには、１ビット信号＃８ｂ’が供給される。 On the other hand, a 1-bit signal (hereinafter referred to as 1-bit signal # 8b ′) obtained by inverting the logic of the corrected 1-bit signal # 8b by the inverting circuit N2 is applied to the gate of the transistor M3 by the level shifter L2. Supplied after shifting level. The 1-bit signal # 8b 'is supplied to the gate of the transistor M4.

補正後の１ビット信号＃８ａがハイレベルのとき、トランジスタＭ２のゲートには、ローレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ２は、遮断状態となる。また、補正後の１ビット信号＃８ａがハイレベルのとき、トランジスタＭ１のゲートには、電圧シフトされたローレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ１は導通状態となる。 When the corrected 1-bit signal # 8a is at the high level, the low-level 1-bit signal # 8a 'is supplied to the gate of the transistor M2, so that the transistor M2 is cut off. When the corrected 1-bit signal # 8a is at the high level, the low-level 1-bit signal # 8a 'that has been voltage-shifted is supplied to the gate of the transistor M1, so that the transistor M1 becomes conductive.

補正後の１ビット信号＃８ａがローレベルのとき、トランジスタＭ２のゲートには、ハイレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ２は、導通状態となる。また、補正後の１ビット信号＃８ａがローレベルのとき、トランジスタＭ１のゲートには、電圧シフトされたハイレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ１は遮断状態となる。 When the corrected 1-bit signal # 8a is at the low level, the high-level 1-bit signal # 8a 'is supplied to the gate of the transistor M2, so that the transistor M2 becomes conductive. When the corrected 1-bit signal # 8a is at the low level, the transistor M1 is turned off because the voltage-shifted high-level 1-bit signal # 8a 'is supplied to the gate of the transistor M1.

補正後の１ビット信号＃８ｂがハイレベルのとき、トランジスタＭ４のゲートには、ローレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ４は、遮断状態となる。また、補正後の１ビット信号＃８ｂがハイレベルのとき、トランジスタＭ３のゲートには、電圧シフトされたローレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ３は導通状態となる。 When the corrected 1-bit signal # 8b is at a high level, the low-level 1-bit signal # 8b 'is supplied to the gate of the transistor M4, so that the transistor M4 is cut off. When the corrected 1-bit signal # 8b is at high level, the voltage-shifted low-level 1-bit signal # 8b 'is supplied to the gate of the transistor M3, so that the transistor M3 becomes conductive.

補正後の１ビット信号＃８ｂがローレベルのとき、トランジスタＭ４のゲートには、ハイレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ４は、導通状態となる。また、補正後の１ビット信号＃８ｂがローレベルのとき、トランジスタＭ３のゲートには、電圧シフトされたハイレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ３は遮断状態となる。 When the corrected 1-bit signal # 8b is at the low level, the high-level 1-bit signal # 8b 'is supplied to the gate of the transistor M4, so that the transistor M4 becomes conductive. When the corrected 1-bit signal # 8b is at a low level, the transistor M3 is turned off because the voltage-shifted high-level 1-bit signal # 8b 'is supplied to the gate of the transistor M3.

次に、図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示された変換された１ビット信号＃３ａおよび＃３ｂと、電位Ｖ4aおよび電位Ｖ4bとの関係について説明する。なお、パルス補正回路３０ａおよび３０ｂの作用により、変換された１ビット信号＃３ａと補正後の１ビット信号＃８ａとは厳密には一致せず、変換された１ビット信号＃３ｂと補正後の１ビット信号＃８ｂとは厳密には一致しないが、以下では、説明を簡単にするため、トランジスタＭ１〜Ｍ４で発生する歪は無視できるほど小さく、パルス補正回路３０ａおよび３０ｂによるパルスの補正がほとんど発生しないものとして説明を行う。すなわち、以下では、変換された１ビット信号＃３ａの波形と補正後の１ビット信号＃８ａの波形とはほぼ同じであり、変換された１ビット信号＃３ｂの波形と補正後の１ビット信号＃８ｂの波形とはほぼ同じであるとして説明を行う。ただし、この前提は、あくまで説明の便宜のためであり、本発明を限定するものではない。 Next, the relationship between the converted 1-bit signals # 3a and # 3b shown in FIGS. 4 (a) to 4 (b) and FIGS. 5 (a) to 5 (b) and the potential V4a and the potential V4b will be described. . Note that due to the action of the pulse correction circuits 30a and 30b, the converted 1-bit signal # 3a and the corrected 1-bit signal # 8a do not exactly match, and the converted 1-bit signal # 3b and the corrected 1-bit signal # 3b Although it does not exactly match the 1-bit signal # 8b, in the following, for the sake of simplicity, distortion generated in the transistors M1 to M4 is negligibly small, and pulse correction by the pulse correction circuits 30a and 30b is almost impossible. The description will be made assuming that it does not occur. That is, hereinafter, the waveform of the converted 1-bit signal # 3a and the waveform of the corrected 1-bit signal # 8a are substantially the same, and the waveform of the converted 1-bit signal # 3b and the corrected 1-bit signal are the same. The description will be made on the assumption that the waveform of # 8b is almost the same. However, this premise is merely for convenience of explanation and does not limit the present invention.

図４（ａ）は、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図４（ａ）に示すように、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるとき、トランジスタＭ１およびトランジスタＭ３が遮断状態となり、トランジスタＭ２およびトランジスタＭ４が導通状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび増幅された１ビット信号＃４ｂは、何れも、電位が０となる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、０である。 FIG. 4A is a diagram illustrating the states of the transistors M1 to M4 when both the converted 1-bit signal # 3a and the converted 1-bit signal # 3b are at a low level. As shown in FIG. 4A, when both the converted 1-bit signal # 3a and the converted 1-bit signal # 3b are at a low level, the transistor M1 and the transistor M3 are cut off, and the transistor M2 and the transistor M4 becomes conductive. As a result, both the amplified 1-bit signal # 4a and the amplified 1-bit signal # 4b output from the amplifier circuit 13 have a potential of 0. Therefore, the potential difference V4a-V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b is zero.

図４（ｂ）は、変換された１ビット信号＃３ａがローレベルであり、変換された１ビット信号＃３ｂがハイレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図４（ｂ）に示すように、変換された１ビット信号＃３ａがローレベルであり、変換された１ビット信号＃３ｂがハイレベルであるとき、トランジスタＭ２およびトランジスタＭ３が導通状態となり、トランジスタＭ１およびトランジスタＭ４が遮断状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａは電位が０であるが、増幅された１ビット信号＃４ｂは、電位がＶddとなる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、−Ｖddである。 FIG. 4B is a diagram illustrating the states of the transistors M1 to M4 when the converted 1-bit signal # 3a is at a low level and the converted 1-bit signal # 3b is at a high level. As shown in FIG. 4B, when the converted 1-bit signal # 3a is at the low level and the converted 1-bit signal # 3b is at the high level, the transistor M2 and the transistor M3 are turned on, and the transistor M1 and transistor M4 are cut off. As a result, the amplified 1-bit signal # 4a output from the amplifier circuit 13 has a potential of 0, but the amplified 1-bit signal # 4b has a potential of Vdd. Therefore, the potential difference V4a−V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b is −Vdd.

図５（ａ）は、変換された１ビット信号＃３ａがハイレベルであり、変換された１ビット信号＃３ｂがローレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図５（ａ）に示すように、変換された１ビット信号＃３ａがハイレベルであり、変換された１ビット信号＃３ｂがローレベルであるとき、トランジスタＭ１およびトランジスタＭ４が導通状態となり、トランジスタＭ２およびトランジスタＭ３が遮断状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａは電位がＶddであるが、増幅された１ビット信号＃４ｂは、電位が０となる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、＋Ｖddである。 FIG. 5A shows the states of the transistors M1 to M4 when the converted 1-bit signal # 3a is at a high level and the converted 1-bit signal # 3b is at a low level. As shown in FIG. 5A, when the converted 1-bit signal # 3a is at a high level and the converted 1-bit signal # 3b is at a low level, the transistor M1 and the transistor M4 are turned on, and the transistor M2 and transistor M3 are cut off. As a result, the amplified 1-bit signal # 4a output from the amplifier circuit 13 has a potential of Vdd, but the amplified 1-bit signal # 4b has a potential of 0. Therefore, the potential difference V4a-V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b is + Vdd.

図５（ｂ）は、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図５（ｂ）に示すように、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるとき、トランジスタＭ２およびトランジスタＭ４が導通状態となり、トランジスタＭ１およびトランジスタＭ３が導通状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび増幅された１ビット信号＃４ｂは、何れも、電位がＶddとなる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、０である。 FIG. 5B is a diagram illustrating the states of the transistors M1 to M4 when both the converted 1-bit signal # 3a and the converted 1-bit signal # 3b are at a high level. As shown in FIG. 5B, when both the converted 1-bit signal # 3a and the converted 1-bit signal # 3b are at a high level, the transistor M2 and the transistor M4 are turned on, and the transistor M1 and the transistor M1 M3 becomes conductive. As a result, the potential of the amplified 1-bit signal # 4a and the amplified 1-bit signal # 4b output from the amplifier circuit 13 is Vdd. Therefore, the potential difference V4a-V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b is zero.

このように、増幅回路１３から出力される、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるときのみならず、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるときであっても、０となる。 As described above, the potential difference V4a−V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b output from the amplifier circuit 13 is the converted 1-bit signal # 4. Not only when both 3a and the converted 1-bit signal # 3b are at a low level, but also when both the converted 1-bit signal # 3a and the converted 1-bit signal # 3b are at a high level. Is also 0.

したがって、変換回路１２において、１ビット信号＃２ａおよび１ビット信号＃２ｂに対して同期して付加された制御信号＃ｒは、上記電位差Ｖ4a−Ｖ4bに対して、寄与しない。 Therefore, control signal #r added in synchronization with 1-bit signal # 2a and 1-bit signal # 2b in conversion circuit 12 does not contribute to the potential difference V4a-V4b.

図３（ｄ）は、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび＃４ｂを示すタイミングチャートである。また、図３（ｅ）は、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bを示すタイミングチャートである。 FIG. 3D is a timing chart showing the amplified 1-bit signals # 4a and # 4b output from the amplifier circuit 13. FIG. 3E is a timing chart showing a potential difference V4a-V4b between the potential V4a of the amplified 1-bit signal # 4a and the potential V4b of the amplified 1-bit signal # 4b.

上述したように、変換回路１２において、制御信号＃ｒは、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図３（ｅ）からも明らかなように、上記電位差Ｖ4a−Ｖ4bに対して、制御信号＃ｒは寄与しない。一方で、制御信号＃ｒの寄与によって、増幅回路１３に供給される変換された１ビット信号＃３ａおよび＃３ｂのパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも増大している。したがって、増幅回路１３における増幅歪の低減率は、上記期間Ｔｄにおいて、制御信号＃ｒの寄与がない場合に比べて、より高まる。 As described above, since the control signal #r is added in synchronization with the 1-bit signals # 2a and # 2b in the conversion circuit 12, the potential difference V4a is apparent from FIG. 3 (e). The control signal #r does not contribute to -V4b. On the other hand, due to the contribution of the control signal #r, the pulse density of the converted 1-bit signals # 3a and # 3b supplied to the amplifier circuit 13 is higher than the pulse density of the 1-bit signals # 2a and # 2b. Yes. Therefore, the amplification distortion reduction rate in the amplifier circuit 13 is further increased in the period Td as compared to the case where the control signal #r does not contribute.

（パルス補正回路３０ａ、３０ｂの構成例）
以下では、本実施形態における増幅回路１３の備えるパルス補正回路３０ａ、３０ｂの構成例について、図６を参照して説明する。 (Configuration example of pulse correction circuits 30a and 30b)
Below, the structural example of the pulse correction circuits 30a and 30b with which the amplifier circuit 13 in this embodiment is provided is demonstrated with reference to FIG.

図６は、増幅回路１３の備えるパルス補正回路３０ａの構成を、スイッチング回路２７のＰｓｉｄｅ部分と共に示すブロック図である。ここで、スイッチング回路２７のＰｓｉｄｅ部分とは、図４（ａ）〜（ｂ）および図５（ｃ）〜（ｄ）に示したスイッチング回路２７の構成要素のうち、反転回路Ｎ１、トランジスタＭ１、Ｍ２より構成される部分のことである。 FIG. 6 is a block diagram showing the configuration of the pulse correction circuit 30 a included in the amplifier circuit 13 together with the Pside portion of the switching circuit 27. Here, the Pside portion of the switching circuit 27 is the inverting circuit N1, the transistor M1, among the components of the switching circuit 27 shown in FIGS. 4 (a) to 4 (b) and FIGS. 5 (c) to 5 (d). It is a part composed of M2.

増幅回路１３の備えるパルス補正回路３０ｂの構成は、パルス補正回路３０ａの構成と同様であるため、以下では説明を省略する。 Since the configuration of the pulse correction circuit 30b included in the amplifier circuit 13 is the same as the configuration of the pulse correction circuit 30a, description thereof will be omitted below.

図６に構成の一部を例示した増幅回路１３は、入力パルス信号＃１０をＤ級増幅し、増幅後のパルス信号＃１１を生成する。ここで、入力パルス信号＃１０は、上記１ビット信号＃３ａに対応し、増幅後のパルス信号＃１１は、上記増幅された１ビット信号＃４ａに対応している。 The amplifier circuit 13 whose part of the configuration is illustrated in FIG. 6 performs class D amplification on the input pulse signal # 10 to generate an amplified pulse signal # 11. Here, the input pulse signal # 10 corresponds to the 1-bit signal # 3a, and the amplified pulse signal # 11 corresponds to the amplified 1-bit signal # 4a.

パルス補正回路３０ａは、入力パルス信号＃１０の時間平均値＜Ｖin＞と増幅後のパルス信号＃１１の時間平均値＜Ｖout＞との比が一定に保たれるように、入力パルス信号＃１０を調整するものであり、図６に示すように、波形変換器２１、比較器２２、比較器２３、減算器２４、積分器２５、および、減衰器２６を備えている。 The pulse correction circuit 30a receives the input pulse signal # 10 so that the ratio between the time average value <Vin> of the input pulse signal # 10 and the time average value <Vout> of the amplified pulse signal # 11 is kept constant. As shown in FIG. 6, a waveform converter 21, a comparator 22, a comparator 23, a subtracter 24, an integrator 25, and an attenuator 26 are provided.

パルス補正回路３０ａは、まず、波形変換器２１にて、入力パルス信号＃１０を構成する各パルスの波形を矩形から台形へと変形することによって台形パルス信号＃５ａを生成する。そして、比較器２２にて、台形パルス信号＃５ａの値を閾値Ｔｈ１と比較し、台形パルス信号＃５ａの値が閾値Ｔｈ１を上回っているときにハイレベルとなり、台形パルス信号＃５ａの値が閾値Ｔｈ１を下回っているときにローレベルとなる出力パルス信号＃８ａを生成する。閾値Ｔｈ１が下がれば、よりパルス幅の広い出力パルス信号＃８ａが生成され、閾値Ｔｈ１が上がれば、よりパルス幅の狭い出力パルス信号＃８ａが生成されることは明らかであろう。 The pulse correction circuit 30a first generates a trapezoidal pulse signal # 5a by transforming the waveform of each pulse constituting the input pulse signal # 10 from a rectangle to a trapezoid by the waveform converter 21. The comparator 22 compares the value of the trapezoidal pulse signal # 5a with the threshold value Th1, and when the value of the trapezoidal pulse signal # 5a exceeds the threshold value Th1, it becomes high level, and the value of the trapezoidal pulse signal # 5a is An output pulse signal # 8a that becomes a low level when it is below the threshold Th1 is generated. It will be apparent that an output pulse signal # 8a having a wider pulse width is generated if the threshold value Th1 is lowered, and an output pulse signal # 8a having a narrower pulse width is generated if the threshold value Th1 is raised.

比較器２３、減算器２４、積分器２５、および、減衰器２６は、入力パルス信号＃１０の時間平均値＜Ｖin＞と増幅後のパルス信号＃１１の時間平均値＜Ｖout＞との比が一定に保たれるように閾値Ｔｈ１を設定するための構成である。具体的には、比較器２３は、台形パルス信号＃５ａの値を閾値Ｔｈ２と比較し、台形パルス信号＃５ａの値が閾値Ｔｈ２を上回っているときにハイレベルとなり、台形パルス信号＃５ａの値が閾値Ｔｈ２を下回っているときにローレベルとなるパルス信号＃５ｃを生成する。閾値Ｔｈ２は、入力パルス信号＃１０を構成する各パルスの面積（時間積分値）と、比較器２３にて生成されるパルス信号＃５ｃを構成する各パルスの面積（時間積分値）とが一致するように設定されている。このため、比較器２３にて生成されるパルス信号＃５ｃの時間平均値は、入力パルス信号＃１０の時間平均値＜Ｖin＞と一致する。 The comparator 23, the subtractor 24, the integrator 25, and the attenuator 26 have a ratio between the time average value <Vin> of the input pulse signal # 10 and the time average value <Vout> of the pulse signal # 11 after amplification. This is a configuration for setting the threshold Th1 so as to be kept constant. Specifically, the comparator 23 compares the value of the trapezoidal pulse signal # 5a with the threshold value Th2, and becomes high when the value of the trapezoidal pulse signal # 5a exceeds the threshold value Th2, so that the trapezoidal pulse signal # 5a When the value is below the threshold Th2, a pulse signal # 5c that is at a low level is generated. The threshold Th2 matches the area (time integration value) of each pulse constituting the input pulse signal # 10 with the area (time integration value) of each pulse constituting the pulse signal # 5c generated by the comparator 23. It is set to be. For this reason, the time average value of the pulse signal # 5c generated by the comparator 23 matches the time average value <Vin> of the input pulse signal # 10.

減衰器２６は、増幅後のパルス信号＃１１を一定の減衰率で減衰する。減衰器２６の減衰率は、例えば、減衰器２６にて減衰されたパルス信号＃６ａの平均波高値と、比較器２３にて生成されたパルス信号＃５ｃの波高値とが一致するように定めればよい。積分器２５は、比較器２３にて生成されたパルス信号＃５ｃの値から、減衰器２６にて減衰されたパルス信号＃６ａの値を減算して得られる差信号＃５ｄを時間積分する。積分結果である閾値Ｔｈ１は、比較器２３にて生成されたパルス信号＃５ｃの時間平均値から、減衰器２６にて減衰されたパルス信号＃６ａの時間平均値を減算した差を表す。 The attenuator 26 attenuates the amplified pulse signal # 11 with a constant attenuation rate. The attenuation rate of the attenuator 26 is determined so that, for example, the average peak value of the pulse signal # 6a attenuated by the attenuator 26 matches the peak value of the pulse signal # 5c generated by the comparator 23. Just do it. The integrator 25 time-integrates the difference signal # 5d obtained by subtracting the value of the pulse signal # 6a attenuated by the attenuator 26 from the value of the pulse signal # 5c generated by the comparator 23. The threshold value Th1, which is an integration result, represents a difference obtained by subtracting the time average value of the pulse signal # 6a attenuated by the attenuator 26 from the time average value of the pulse signal # 5c generated by the comparator 23.

比較器２３にて生成されたパルス信号＃５ｃの時間平均値は、入力パルス信号＃１０の時間平均値＜Ｖin＞に一致し、また、減衰器２６にて減衰されたパルス信号＃６ａの時間平均値は、減衰器２６の減衰率を１／Ａとすると、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞の１／Ａ倍に一致する。したがって、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍よりも小さいときには、閾値Ｔｈ１＜０となり、出力パルス信号＃８ａのパルス幅は、Ｔｈ１＝０のときの基準パルス幅よりも広くなる。逆に、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍よりも大きいときには、閾値Ｔｈ１＞０となり、出力パルス信号＃８ａのパルス幅は、Ｔｈ１＝０のときの基準パルス幅よりも狭くなる。その結果、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍になるように、出力パルス信号＃８ａのパルス幅が制御される。 The time average value of the pulse signal # 5c generated by the comparator 23 matches the time average value <Vin> of the input pulse signal # 10, and the time of the pulse signal # 6a attenuated by the attenuator 26 The average value coincides with 1 / A times the time average value <Vout> of the amplified pulse signal # 11 when the attenuation factor of the attenuator 26 is 1 / A. Therefore, when the time average value <Vout> of the amplified pulse signal # 11 is smaller than A times the time average value <Vin> of the input pulse signal # 10, the threshold value Th1 <0, and the pulse of the output pulse signal # 8a The width is wider than the reference pulse width when Th1 = 0. Conversely, when the time average value <Vout> of the amplified pulse signal # 11 is larger than A times the time average value <Vin> of the input pulse signal # 10, the threshold value Th1> 0, and the output pulse signal # 8a The pulse width is narrower than the reference pulse width when Th1 = 0. As a result, the pulse width of the output pulse signal # 8a is controlled so that the time average value <Vout> of the amplified pulse signal # 11 is A times the time average value <Vin> of the input pulse signal # 10. .

スイッチング回路２７のＰｓｉｄｅ部分は、出力パルス信号＃８ａをＤ級増幅することによって増幅後のパルス信号＃１１を生成し、出力する。 The Pside portion of the switching circuit 27 generates and outputs an amplified pulse signal # 11 by class D amplification of the output pulse signal # 8a.

（増幅後のパルス信号＃１１に対する増幅歪の寄与）
以下では、図７〜図１２を参照して、増幅回路１３の出力する増幅後のパルス信号＃１１に含まれる増幅歪について、増幅回路１３を線形システムとして取り扱い、説明する。 (Contribution of amplification distortion to pulse signal # 11 after amplification)
Hereinafter, with reference to FIGS. 7 to 12, amplification distortion included in the amplified pulse signal # 11 output from the amplification circuit 13 will be described by treating the amplification circuit 13 as a linear system.

まず、比較器２２から出力される出力パルス信号＃８ａについて、図７（ａ）〜（ｄ）を参照して説明する。 First, the output pulse signal # 8a output from the comparator 22 will be described with reference to FIGS.

図７（ａ）は、波高値をａとした場合の台形パルス信号＃５ａの波形、および、閾値Ｔｈ１（以下、単に「閾値ｔｈ」と呼ぶ）を示すタイミングチャートであり、図７（ｂ）、（ｃ）、（ｄ）は、それぞれ、閾値ｔｈが−ａ／２、０、＋ａ／２であるときの出力パルス信号＃８ａの波形を示すタイミングチャートである。 FIG. 7A is a timing chart showing the waveform of the trapezoidal pulse signal # 5a when the peak value is a, and the threshold value Th1 (hereinafter simply referred to as “threshold th”), and FIG. , (C), and (d) are timing charts showing waveforms of the output pulse signal # 8a when the threshold th is −a / 2, 0, and + a / 2, respectively.

図７（ａ）に示すように、台形パルス信号＃５ａの、ローレベルからハイレベルへの立ち上がり時間をｔｒと表すことにする。また、以下では、台形パルス信号＃５ａの、ハイレベルからローレベルへの立ち上がり時間もｔｒであるとする。 As shown in FIG. 7A, the rise time of the trapezoidal pulse signal # 5a from the low level to the high level is represented by tr. In the following, it is assumed that the rise time of the trapezoidal pulse signal # 5a from the high level to the low level is also tr.

図７（ｃ）に示すように、閾値ｔｈが０であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さを、ぞれぞれ、Ｔon0、およびＴoff0と表すことにすると、図７（ｂ）に示すように、閾値ｔｈが−ａ／２であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon0＋ｔｒ、および、Ｔoff0−ｔｒと表すことができる。また、図７（ｄ）に示すように、閾値ｔｈが＋ａ／２であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon0−ｔｒ、および、Ｔoff0＋ｔｒと表すことができる。 As shown in FIG. 7C, the lengths of the high level section and the low level section of the output pulse signal # 8a when the threshold th is 0 are represented as Ton0 and Toff0, respectively. Then, as shown in FIG. 7B, when the threshold value th is −a / 2, the lengths of the high level interval and the low level interval of the output pulse signal # 8a are Ton0 + tr, And it can be expressed as Toff0-tr. As shown in FIG. 7D, the lengths of the high level section and the low level section of the output pulse signal # 8a when the threshold th is + a / 2 are Ton0-tr and , Toff0 + tr.

より一般的には、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon＝Ｔon0＋ΔＴu、および、Ｔoff＝Ｔoff0−ΔＴuと表すことができる。ここで、ΔＴuは、ΔＴu＝−２×ｔｒ×ｔｈ／ａによって定義される。 More generally, the lengths of the high level section and the low level section of the output pulse signal # 8a can be expressed as Ton = Ton0 + ΔTu and Toff = Toff0−ΔTu, respectively. Here, ΔTu is defined by ΔTu = −2 × tr × th / a.

したがって、出力パルス信号＃８ａの平均電圧をｗと表すことにすると、ｗは、以下の式（１）を満たす。 Therefore, when the average voltage of the output pulse signal # 8a is expressed as w, w satisfies the following expression (1).

ｗ＝ａ×ｆc×Ｔon＋ａ×ｆc×ΔＴu ．．．（１）
また、出力パルス信号＃８ａをＡ／ａ倍に増幅したものの平均電圧をｙと表すと、ｙは、以下の式（２）を満たす。 w = a × fc × Ton + a × fc × ΔTu. . . (1)
Further, when the average voltage of the output pulse signal # 8a amplified by A / a is represented by y, y satisfies the following expression (2).

ｙ＝Ａ／ａ×（ａ×ｆc×Ｔon＋ａ×ｆc×ΔＴu）
＝Ａ／ａ×（ａ×ｆc×Ｔc×ｘ＋ａ×ｆc×ΔＴu）
＝Ａｘ＋Ａ×ｆc×ΔＴu ．．．（２）
ここで、ａは、入力パルス信号＃１０の波高（台形パルス信号＃５ａの波高と同じ）を表しており、Ａは増幅率を表している。また、Ｔcは、出力パルス信号＃８ａの周期であり、ｆcは、ｆc＝１／Ｔcによって定義されるスイッチング周波数である。また、ｘは、入力パルス信号＃１０の、規格化された平均電圧を表しており、ｘ＝Ｔon／Ｔcである。すなわち、ｘは０以上１以下の値をとる。なお、上記式（１）の導出にあたっては、出力パルス信号＃８ａが周期的なパルス信号であることを仮定しているが、これは、本発明を限定するものではない。 y = A / a × (a × fc × Ton + a × fc × ΔTu)
= A / a × (a × fc × Tc × x + a × fc × ΔTu)
= Ax + A * fc * ΔTu. . . (2)
Here, a represents the wave height of the input pulse signal # 10 (same as the wave height of the trapezoidal pulse signal # 5a), and A represents the amplification factor. Tc is the period of the output pulse signal # 8a, and fc is a switching frequency defined by fc = 1 / Tc. Further, x represents a standardized average voltage of the input pulse signal # 10, and x = Ton / Tc. That is, x takes a value between 0 and 1. In the derivation of the above equation (1), it is assumed that the output pulse signal # 8a is a periodic pulse signal, but this does not limit the present invention.

また、上述のように、ΔＴu＝−２×ｔｒ×ｔｈ／ａであることを用いると、ｙは、以下の式（３）によって表される。 As described above, when ΔTu = −2 × tr × th / a is used, y is expressed by the following equation (3).

ｙ＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×ｔｈ．．．（３）
によって表される。 y = A * x-2 * A / a * fc * tr * th. . . (3)
Represented by

図８は、増幅回路１３の（線形）等価回路１３ＥＣの構成を示すブロック図である。図８に示すように、等価回路１３ＥＣは、減算器２４に対応する減算部２４’、積分器２５に対応する積分部２５’、減衰器２６に対応する減衰部２６’、比較器２２およびスイッチング回路２７に対応するスイッチング部２７’、増幅部２８、および、加算部２９を主な構成要素として含む。 FIG. 8 is a block diagram showing a configuration of a (linear) equivalent circuit 13EC of the amplifier circuit 13. As shown in FIG. 8, the equivalent circuit 13EC includes a subtracting unit 24 ′ corresponding to the subtractor 24, an integrating unit 25 ′ corresponding to the integrator 25, an attenuating unit 26 ′ corresponding to the attenuator 26, the comparator 22, and switching. A switching unit 27 ′, an amplification unit 28, and an addition unit 29 corresponding to the circuit 27 are included as main components.

増幅部２８は、入力パルス信号＃１０の平均電圧ｘをａ倍して、減算部２４’に出力する。減算部２４’は、ａ倍された平均電圧ａ×ｘから、ａ／Ａ倍された出力パルス信号＃１１の平均電圧ｙ’を減算することによって差信号ｅを生成し、積分部２５’に対して出力する。なお、平均電圧ｙ’の具体的な表現については後述するが、差信号ｅは、平均電圧ｙ’を用いて、ｅ＝ａ×ｘ−ａ／Ａ×ｙ’と表される。 The amplifying unit 28 multiplies the average voltage x of the input pulse signal # 10 by a and outputs it to the subtracting unit 24 '. The subtracting unit 24 ′ generates a difference signal e by subtracting the average voltage y ′ of the output pulse signal # 11 multiplied by a / A from the average voltage a × x multiplied by a, and sends it to the integrating unit 25 ′. Output. Although the specific expression of the average voltage y ′ will be described later, the difference signal e is expressed as e = a × x−a / A × y ′ using the average voltage y ′.

積分部２５’は、差信号ｅを（時間）積分し、以下の式（４）によって表される閾値ｔｈを出力する。 The integrating unit 25 ′ integrates the difference signal e (time) and outputs a threshold th expressed by the following equation (4).

ｔｈ＝ｅ×（−Ｋ／ｓ）．．．（４）
と表される。ここで、Ｋは、積分部２５’における積分ゲインを表しており、ｓは、ラプラス変換のパラメータである。 th = e × (−K / s). . . (4)
It is expressed. Here, K represents an integral gain in the integrating unit 25 ′, and s is a parameter of Laplace transform.

スイッチング部２７’には、等価的に入力パルス信号＃１０の平均電圧ｘ、スイッチング周波数ｆc、および、閾値ｔｈが入力されると考えることができ、上記式（３）によって表される平均電圧ｙを出力する。 It can be considered that the average voltage x of the input pulse signal # 10, the switching frequency fc, and the threshold th are equivalently input to the switching unit 27 ′, and the average voltage y expressed by the above equation (3). Is output.

加算部２９は、平均電圧ｙと、歪成分ｄとを加算し、以下の式（５）によって表される平均電圧ｙ’を出力する。ここで、歪成分ｄは、増幅回路１３によって生成される増幅歪に対応している。 The adder 29 adds the average voltage y and the distortion component d, and outputs an average voltage y ′ represented by the following equation (5). Here, the distortion component d corresponds to the amplified distortion generated by the amplifier circuit 13.

ｙ’＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×ｔｈ＋ｄ．．．（５）
なお、平均電圧ｙ’は、増幅後のパルス信号＃１１の平均電圧に対応している。すなわち、上記式（５）は、増幅回路１３を（線形）等価回路１３ＥＣとして取り扱った場合の、増幅後のパルス信号＃１１に対する入力パルス信号＃１０、および、歪成分ｄの寄与を記述するものである。 y ′ = A × x−2 × A / a × fc × tr × th + d. . . (5)
The average voltage y ′ corresponds to the average voltage of the amplified pulse signal # 11. That is, the above equation (5) describes the contribution of the input pulse signal # 10 and the distortion component d to the amplified pulse signal # 11 when the amplifier circuit 13 is handled as a (linear) equivalent circuit 13EC. It is.

以下では、式（３）〜（５）を用いて、増幅回路１３の伝達関数について説明する。 Below, the transfer function of the amplifier circuit 13 is demonstrated using Formula (3)-(5).

まず、歪成分ｄの寄与がないとした場合のｘからｙ’への伝達関数は、式（５）に式（４）を代入し、ｄ＝０とおくことによって求めることができる。すなわち、式（５）に式（４）を代入し、ｄ＝０とおいたもの、
ｙ’＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×（ａ×ｘ−ａ／Ａ×ｙ’）（−Ｋ／ｓ）
を整理すると、
ｙ’＝Ａ×ｘ
を得る。したがって、歪成分ｄの寄与がない場合、平均電圧ｙ’は、入力パルス信号＃１０の平均電圧ｘをＡ倍したものであることが示される。 First, the transfer function from x to y ′ when there is no contribution of the distortion component d can be obtained by substituting equation (4) into equation (5) and setting d = 0. That is, substituting equation (4) into equation (5) and setting d = 0,
y ′ = A × x−2 × A / a × fc × tr × (a × x−a / A × y ′) (−K / s)
Organize
y ′ = A × x
Get. Therefore, when there is no contribution of the distortion component d, it is indicated that the average voltage y ′ is the average voltage x of the input pulse signal # 10 multiplied by A.

一方で、平均電圧ｙ’に対する、歪成分ｄの寄与を示す伝達関数は、式（５）において、ｘ＝０とおくことによって求めることができる。すなわち、式（５）において、ｘ＝０とおいたもの、
ｙ’＝Ａ×０−２×Ａ／ａ×ｆc×ｔｒ×（ａ×０−ａ／Ａ×ｙ’）（−Ｋ／ｓ）
を整理すると、以下の式（６）を得る。 On the other hand, the transfer function indicating the contribution of the distortion component d to the average voltage y ′ can be obtained by setting x = 0 in Equation (5). That is, in Equation (5), x = 0
y ′ = A × 0−2 × A / a × fc × tr × (a × 0−a / A × y ′) (−K / s)
Is obtained, the following equation (6) is obtained.

ｙ’＝ｓ×ｄ／（ｓ＋２×ｆc×ｔｒ×Ｋ）．．．（６）
式（６）から、増幅回路１３は、以下に列挙する特性（６−１）〜（６−３）を有することが分かる。 y ′ = s × d / (s + 2 × fc × tr × K). . . (6)
From Expression (6), it can be seen that the amplifier circuit 13 has the characteristics (6-1) to (6-3) listed below.

（６−１）スイッチング周波数ｆcがより大きければ、より大きな歪抑制効果を有する。 (6-1) If the switching frequency fc is higher, it has a greater distortion suppressing effect.

（６−２）台形パルス信号＃５ａの立ち上がり時間ｔｒがより大きければ、より大きな歪抑制効果を有する。 (6-2) The larger the rise time tr of the trapezoidal pulse signal # 5a, the greater the distortion suppression effect.

（６−３）積分ゲインＫがより大きければ、より大きな歪抑制効果を有する。 (6-3) The larger the integral gain K, the greater the distortion suppression effect.

以上が、等価回路１３ＥＣを用いることによって導出された、増幅回路１３の有する特性である。 The above is the characteristic of the amplifier circuit 13 derived by using the equivalent circuit 13EC.

以下では、上記特性（６−１）〜（６−３）についての、シミュレーションを用いた検証結果について述べる。なお、シミュレーションの設計は、以下の通りに行った。 Below, the verification result using simulation about the said characteristics (6-1)-(6-3) is described. The simulation design was performed as follows.

・入力パルス信号＃１０：ＰＤＭ，−２０ｄＢｆｓ、１０３１．２５Ｈｚ
・フィードバック方式：ブリッジごとに独立してフィードバック
・波形変換：台形方式
・歪成分ｄ：振幅０．０１、２ｋＨｚ〜４０ｋＨｚの間で２ｋＨｚの間隔をおいた複数の正弦波信号を、スイッチング部の電源に重畳適用
・シミュレーション近似方法：オイラー法
・サンプリング周波数：４８０００×２５６×１６Ｈｚ
図９は、積分ゲインＫを変化させた場合の、歪抑圧特性の変化を示すグラフである。図９の縦軸は、単位ｄＢで表された歪抑圧特性であり、図９の横軸は、周波数を表している。ここで、上記歪抑圧特性は、増幅回路１３において、フィードバックをオンにした場合の出力パルス信号＃１１と、フィードバックをオフにした場合の出力パルス信号＃１１との差によって定義される。したがって、歪抑圧特性が小さければ小さいほど、増幅歪が低減されていることを示している。また、Ｋ’は、Ｋ’＝Ｋ×Ｔｓによって定義される、サンプリング周期Ｔｓによって規格化された積分ゲインであり、本シミュレーションにおいては、Ｔｓ＝１／（４８０００×２５６×１６）である。 -Input pulse signal # 10: PDM, -20 dBfs, 1031.25 Hz
-Feedback method: feedback independently for each bridge-Waveform conversion: trapezoidal method-Distortion component d: Amplitude 0.01, Multiple sine wave signals with an interval of 2 kHz between 2 kHz and 40 kHz, and power supply for switching unit・ Simulation method: Euler method ・ Sampling frequency: 48000 × 256 × 16 Hz
FIG. 9 is a graph showing changes in distortion suppression characteristics when the integral gain K is changed. The vertical axis in FIG. 9 represents distortion suppression characteristics expressed in units of dB, and the horizontal axis in FIG. 9 represents frequency. Here, the distortion suppression characteristic is defined by the difference between the output pulse signal # 11 when the feedback is turned on and the output pulse signal # 11 when the feedback is turned off in the amplifier circuit 13. Therefore, the smaller the distortion suppression characteristic is, the more the amplification distortion is reduced. K ′ is an integral gain defined by K ′ = K × Ts and standardized by the sampling period Ts. In this simulation, Ts = 1 / (48000 × 256 × 16).

図９に示すように、積分ゲインＫを√１０倍にすると、歪抑圧特性は、略１０ｄＢ小さくなる。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−３）の通りの結果を示している。 As shown in FIG. 9, when the integral gain K is increased by √10 times, the distortion suppression characteristic is reduced by approximately 10 dB. Therefore, this simulation shows the result as the above characteristic (6-3) derived using the equivalent circuit 13EC.

また、図９に示すように、歪抑圧特性は、周波数に対して、２０ｄＢ／ｄｅｃの傾きを有している。 As shown in FIG. 9, the distortion suppression characteristic has a slope of 20 dB / dec with respect to the frequency.

図１０は、台形パルス信号＃５ａの立ち上がり時間ｔｒを変化させた場合の、歪抑圧特性の変化を示すグラフである。縦軸および横軸は、図９と同様である。また、ｔｒ’は、ｔｒ’＝ｔｒ／（１６×Ｔｓ）によって定義される、１６倍されたサンプリング周期Ｔｓによって規格化された立ち上がり時間であり、Ｔｓの値は、上述したとおりである。 FIG. 10 is a graph showing changes in distortion suppression characteristics when the rise time tr of the trapezoidal pulse signal # 5a is changed. The vertical axis and the horizontal axis are the same as those in FIG. Tr ′ is a rise time normalized by a sampling period Ts multiplied by 16, defined by tr ′ = tr / (16 × Ts), and the value of Ts is as described above.

図１０に示すように、立ち上がり時間ｔｒを２倍にすると、歪抑圧特性は、略６ｄＢ小さくなる。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−２）の通りの結果を示している。 As shown in FIG. 10, when the rise time tr is doubled, the distortion suppression characteristic is reduced by about 6 dB. Therefore, this simulation shows the result as the above characteristic (6-2) derived using the equivalent circuit 13EC.

図１１は、スイッチング周波数ｆcを変化させた場合の、歪抑圧特性の変化を示すグラフである。縦軸および横軸は、図９と同様である。 FIG. 11 is a graph showing changes in distortion suppression characteristics when the switching frequency fc is changed. The vertical axis and the horizontal axis are the same as those in FIG.

図１１に示すように、スイッチング周波数ｆcが増加すると、歪抑圧特性は減少する。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−１）の通りの結果を示している。 As shown in FIG. 11, as the switching frequency fc increases, the distortion suppression characteristic decreases. Therefore, this simulation shows the result as the above characteristic (6-1) derived using the equivalent circuit 13EC.

このように、等価回路１３ＥＣを用いて導かれた上記特性（６−１）〜（６−３）は、シミュレーションの結果と整合する。 Thus, the characteristics (6-1) to (6-3) derived using the equivalent circuit 13EC are consistent with the simulation results.

また、上述のように、台形パルス信号＃５ａの立ち上がり時間ｔｒを大きくとると、歪抑圧効果が大きくなるという性質がある一方、当該立ち上がり時間ｔｒを大きくとりすぎると、パルス抜け、および、チャタリングの発生などの弊害を生じる。このような弊害を招来せずに、歪抑圧効果を高めるためには、立ち上がり時間ｔｒは、入力パルス信号＃１０の最小パルス幅に等しくすることが好ましい。 Further, as described above, if the rise time tr of the trapezoidal pulse signal # 5a is increased, the distortion suppression effect is increased. On the other hand, if the rise time tr is excessively increased, pulse omission and chattering are caused. It causes adverse effects such as occurrence. In order to enhance the distortion suppression effect without incurring such an adverse effect, it is preferable that the rise time tr is equal to the minimum pulse width of the input pulse signal # 10.

また、閾値ｔｈの時間変化率の絶対値、すなわち、時間を横軸にとった場合の閾値ｔｈの傾きの絶対値は、台形パルス信号＃５ａの立ち上がりにおける時間変化率、すなわち、時間を横軸にとった場合の台形パルス信号＃５ａの立ち上がりの傾き以下であることが好ましい。ここで、閾値ｔｈの傾きの絶対値は、式（４）において、ｘ＝１、ｙ’＝０である場合に最大となり、その値ｔｈ（ｍａｘ）は、ｔｈ（ｍａｘ）＝ａ×Ｋ／ｓによって与えられる。したがって、積分ゲインＫ、および、立ち上がり時間ｔｒは、ａ×Ｋ≦ａ／ｔｒ、すなわち、Ｋ×ｔｒ≦１を満たすことが好ましい。 The absolute value of the time change rate of the threshold th, that is, the absolute value of the slope of the threshold th when the time is taken on the horizontal axis, is the time change rate at the rising edge of the trapezoidal pulse signal # 5a, that is, the time is shown on the horizontal axis. It is preferable that the slope of the trapezoidal pulse signal # 5a is equal to or less than the rising slope in the case of the above. Here, the absolute value of the slope of the threshold th is maximum when x = 1 and y ′ = 0 in the equation (4), and the value th (max) is th (max) = a × K / given by s. Therefore, it is preferable that the integral gain K and the rise time tr satisfy a × K ≦ a / tr, that is, K × tr ≦ 1.

一方で、歪抑圧効果を高めるためには、Ｋ×ｔｒの値は大きいことが好ましいので、最適なＫ×ｔｒの値は１であることが分かる。 On the other hand, in order to enhance the distortion suppression effect, it is preferable that the value of K × tr is large, so that the optimum value of K × tr is 1.

Ｋ×ｔｒ＝１ととった場合には、式（６）は、以下の式（７）によって表される。 When K × tr = 1, Equation (6) is expressed by Equation (7) below.

ｙ’＝ｓ×ｄ／（ｓ＋２×ｆc）．．．（７）
このように、Ｋ×ｔｒの値を最適化した場合、増幅回路１３の歪抑圧特性は、（ｚ変換のパラメータｓを除き）スイッチング周波数ｆcのみの関数として決定され、スイッチング周波数ｆcが大きければ大きいほど、増幅回路１３の歪抑圧効果は高まる。 y ′ = s × d / (s + 2 × fc). . . (7)
As described above, when the value of K × tr is optimized, the distortion suppression characteristic of the amplifier circuit 13 is determined as a function of only the switching frequency fc (excluding the z conversion parameter s), and is larger if the switching frequency fc is larger. As a result, the distortion suppression effect of the amplifier circuit 13 is enhanced.

図１２（ａ）は、以上のように、パラメータＫ×ｔｒの値を最適化した場合の、台形パルス信号＃５ａの波形を示す図である。また、図１２（ｂ）は、パラメータＫ×ｔｒの値を最適化した場合の、歪抑圧特性を示すグラフである。 FIG. 12A shows the waveform of the trapezoidal pulse signal # 5a when the value of the parameter K × tr is optimized as described above. FIG. 12B is a graph showing distortion suppression characteristics when the value of the parameter K × tr is optimized.

〔実施形態２〕
実施形態１では、増幅回路１３における歪抑制効果を高めるために、変換回路１２から出力される信号のパルス密度を大きくする構成について説明したが、本発明は、これに限定されるものではない。例えば、増幅回路１３の特性如何によっては、変換された１ビット信号＃３ａのデューティ比（単位期間当たりのハイレベル期間の割合）と変換された１ビット信号＃３ｂのデューティ比との平均が略５０パーセントにより近い場合に、歪抑制効果がより高まる場合もある。 [Embodiment 2]
In the first embodiment, the configuration in which the pulse density of the signal output from the conversion circuit 12 is increased in order to increase the distortion suppression effect in the amplifier circuit 13 has been described, but the present invention is not limited to this. For example, depending on the characteristics of the amplifier circuit 13, the average of the duty ratio of the converted 1-bit signal # 3a (the ratio of the high level period per unit period) and the duty ratio of the converted 1-bit signal # 3b is approximately When it is closer to 50 percent, the distortion suppressing effect may be further enhanced.

このような場合、変換回路は、変換された１ビット信号＃３ａのデューティ比と変換された１ビット信号＃３ｂのデューティ比との平均デューティ比を略５０パーセントにより近づけることができるような構成とすることが好ましい。 In such a case, the conversion circuit is configured so that the average duty ratio between the duty ratio of the converted 1-bit signal # 3a and the duty ratio of the converted 1-bit signal # 3b can be made closer to about 50%. It is preferable to do.

以下では、本発明の第２の実施形態について図１３〜図１５を参照して説明する。なお、以下では、実施形態１においてすでに説明した部分については、同じ符号を付し、説明を省略する。 Below, the 2nd Embodiment of this invention is described with reference to FIGS. 13-15. In the following, portions already described in the first embodiment are denoted by the same reference numerals and description thereof is omitted.

図１３は、本実施形態に係るＤ級アンプ２の構成を示すブロック図である。図１３に示すように、Ｄ級アンプ２は、実施形態１のＤ級アンプ１における変換回路１２に代えて、変換回路１２’を備えている。また、Ｄ級アンプ２は、Ｄ級アンプ１における増幅回路１３に代えて、増幅回路１３’を備えている。Ｄ級アンプ２のその他の構成は、Ｄ級アンプ１と同様である。 FIG. 13 is a block diagram showing the configuration of the class D amplifier 2 according to this embodiment. As shown in FIG. 13, the class D amplifier 2 includes a conversion circuit 12 'instead of the conversion circuit 12 in the class D amplifier 1 of the first embodiment. Further, the class D amplifier 2 includes an amplifier circuit 13 ′ instead of the amplifier circuit 13 in the class D amplifier 1. Other configurations of the class D amplifier 2 are the same as those of the class D amplifier 1.

なお、増幅回路１３’の構成は、実施形態１における増幅回路１３の構成とほぼ同様であるが、増幅回路１３’は、自身に入力される２つの１ビット信号の平均デューティ比が、略５０パーセントにより近い場合に、歪抑制効果がより高まるという特性を有している。 The configuration of the amplifier circuit 13 ′ is substantially the same as that of the amplifier circuit 13 in the first embodiment, but the amplifier circuit 13 ′ has an average duty ratio of two 1-bit signals input to itself of approximately 50. When the percentage is closer, the distortion suppression effect is further enhanced.

図１４は、Ｄ級アンプ２が備える変換回路１２’の構成を示すブロック図である。図１４に示すように、変換回路１２’は、ゼロ区間検知回路１２１、制御回路１２２’、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。 FIG. 14 is a block diagram illustrating a configuration of the conversion circuit 12 ′ included in the class D amplifier 2. As shown in FIG. 14, the conversion circuit 12 'includes a zero interval detection circuit 121, a control circuit 122', a selector 123, an inverting circuit 124a, and an inverting circuit 124b.

本実施形態におけるゼロ区間検知回路１２１は、実施形態１におけるゼロ区間検知回路１２１と同じ動作を行うため、説明を省略する。 Since the zero interval detection circuit 121 in the present embodiment performs the same operation as the zero interval detection circuit 121 in the first embodiment, description thereof is omitted.

制御回路１２２’は、ゼロ区間検知回路１２１から入力される検知信号＃ｚがローレベルである期間において、ローレベルである制御信号＃ｒ’を出力する。また、制御回路１２２’は、検知信号＃ｚがハイレベルである期間において、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’のレベルを反転した制御信号＃ｒ’を出力する。 The control circuit 122 'outputs a control signal #r' that is at a low level during a period in which the detection signal #z that is input from the zero interval detection circuit 121 is at a low level. Further, the control circuit 122 ′ controls the control signal #r obtained by inverting the level of the control signal #r ′ in the high level period immediately before the high level period of the detection signal #z in the period in which the detection signal #z is at the high level. 'Is output.

したがって、制御信号＃ｒ’のレベルは、例えば、次のように遷移する。ある時点において、制御回路１２２’が、検知信号＃ｚがハイレベルであることに対応してハイレベルである制御信号＃ｒ’を出力していた場合であって、検知信号＃ｚがローレベルに変化することに対応して制御信号＃ｒ’がローレベルに遷移した後、検知信号＃ｚが再びハイレベルに変化した場合、制御回路１２２’は、検知信号＃ｚの当該ハイレベル期間において、当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’（ハイレベル）を反転したローレベルである制御信号＃ｒ’を出力する。 Therefore, the level of the control signal #r ′ transitions as follows, for example. At a certain point in time, the control circuit 122 ′ outputs a control signal #r ′ that is at a high level in response to the detection signal #z being at a high level, and the detection signal #z is at a low level. When the detection signal #z changes to the high level again after the control signal #r ′ changes to the low level in response to the change to the control signal #r ′, the control circuit 122 ′ Then, the control signal #r ′ having a low level obtained by inverting the control signal #r ′ (high level) in the high level period immediately before the high level period is output.

本実施形態におけるセレクタ１２３の動作は、実施形態１におけるセレクタ１２３の動作と同じであるため、説明を省略する。 Since the operation of the selector 123 in the present embodiment is the same as the operation of the selector 123 in the first embodiment, description thereof is omitted.

上記の変換回路１２’の構成は、変換された１ビット信号＃３ａ’として、１ビット信号＃２ａと制御信号＃ｒ’との和信号を出力し、変換された１ビット信号＃３ｂ’として、１ビット信号＃２ｂと制御信号＃ｒ’との和信号を出力する構成であると表現することができる。 The configuration of the conversion circuit 12 ′ described above is to output a sum signal of the 1-bit signal # 2a and the control signal #r ′ as the converted 1-bit signal # 3a ′, and as the converted 1-bit signal # 3b ′. It can be expressed as a configuration that outputs a sum signal of the 1-bit signal # 2b and the control signal #r ′.

図１５（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の一例を示すタイミングチャートである。図１５（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、デューティ比が５０パーセントと大きく異なる期間Ｔｄ’が生じる。図１５（ｂ）は、ゼロ区間検知回路１２１において生成される検知信号＃ｚ、および、制御回路１２２’において生成される制御信号＃ｒ’の波形を示すタイミングチャートである。図１５（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合にローレベルとなる。また、図１５（ｂ）に示すように、制御信号＃ｒ’は、検知信号＃ｚがローレベルである場合に、ローレベルとなる。また、図１５（ｂ）に示すように、検知信号＃ｚがハイレベルである期間における、制御信号＃ｒ’のレベルは、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’のレベルを反転したレベルとなっている。 FIG. 15A is a timing chart showing an example of waveforms of 1-bit signals # 2a and # 2b output from the modulation circuit 11. FIG. As shown in FIG. 15A, depending on the state of the input signal # 1, the 1-bit signals # 2a and # 2b have a period Td 'whose duty ratio is significantly different from 50%. FIG. 15B is a timing chart showing the waveforms of the detection signal #z generated in the zero interval detection circuit 121 and the control signal #r ′ generated in the control circuit 122 ′. As shown in FIG. 15B, the detection signal #z is at a high level when both the 1-bit signals # 2a and # 2b are at a low level, and is at a low level otherwise. Further, as shown in FIG. 15B, the control signal #r ′ becomes a low level when the detection signal #z is at a low level. Further, as shown in FIG. 15B, the level of the control signal #r ′ during the period in which the detection signal #z is at the high level is controlled in the high level period immediately before the high level period of the detection signal #z. The level of the signal #r ′ is inverted.

図１５（ｃ）は、図１５（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２’が増幅回路１３’に対して出力する、変換された１ビット信号＃３ａ’および＃３ｂ’の波形を示すタイミングチャートである。 FIG. 15C shows a converted 1-bit signal output from the conversion circuit 12 ′ to the amplification circuit 13 ′ when the 1-bit signals # 2a and # 2b shown in FIG. 15A are input. It is a timing chart which shows the waveform of # 3a 'and # 3b'.

図１５（ｃ）に示すように、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒ’との和信号となっている。また、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。 As shown in FIG. 15C, the converted 1-bit signal # 3a ′ includes the 1-bit signal # 2a and the control signal in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at the low level. It is a sum signal with #r ′. The converted 1-bit signal # 3a ′ is a signal that takes the value of the 1-bit signal # 2a itself in a period in which either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level. .

同様に、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒ’との和信号となっている。また、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。 Similarly, the converted 1-bit signal # 3b ′ is a sum signal of the 1-bit signal # 2b and the control signal #r ′ in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level. It has become. Also, the converted 1-bit signal # 3b ′ is a signal that takes the value of the 1-bit signal # 2b itself during a period when either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level. .

換言すれば、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ｂと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。 In other words, the converted 1-bit signal # 3a 'is a signal expressed by a logical sum (OR) of the 1-bit signal # 2a and the control signal #r'. Similarly, the converted 1-bit signal # 3b 'is a signal expressed by a logical sum (OR) of the 1-bit signal # 2b and the control signal #r'.

図１５（ｃ）から明らかなように、変換された１ビット信号＃３ａ’のデューティ比と変換された１ビット信号＃３ｂ’のデューティ比との平均は、１ビット信号＃２ａのデューティ比と１ビット信号＃２ｂのデューティ比との平均に比べて、５０パーセントにより近くなっている。 As is apparent from FIG. 15C, the average of the duty ratio of the converted 1-bit signal # 3a ′ and the duty ratio of the converted 1-bit signal # 3b ′ is the duty ratio of the 1-bit signal # 2a. Compared to the average of the duty ratio of the 1-bit signal # 2b, it is closer to 50%.

ここで、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比について、より具体的に説明すれば以下の通りである。 Here, the duty ratio of the converted 1-bit signals # 3a 'and # 3b' will be described in more detail as follows.

まず、１ビット信号＃２ａおよび１ビット信号＃２ｂのデューティ比を、それぞれＤα（パーセント）、Ｄβ（パーセント）と表すことにする。Ｄα、Ｄβは変調回路に入力される信号に依存し、変調器の入力をｘ（−１〜＋１に正規化された値）として表現すると、Ｄα―Ｄβ＝ｘ×１００の関係で表される。このとき、検知信号＃ｚのデューティ比は、１００−Ｄα−Ｄβ＋Ｄｐ（パーセント）となる。ここで、Ｄp（パーセント）は、１ビット信号＃２ａと１ビット信号＃２ｂとの論理積（ＡＮＤ）によって表される積信号のデューティ比である。一般に、Ｄpの値は小さいと考えてよく、図１５（ａ）には、積信号のデューティ比Ｄpが０であるような１ビット信号＃２ａおよび１ビット信号＃２ｂが示されている。 First, the duty ratios of the 1-bit signal # 2a and the 1-bit signal # 2b are expressed as Dα (percent) and Dβ (percent), respectively. Dα and Dβ depend on the signal input to the modulation circuit. When the input of the modulator is expressed as x (value normalized to −1 to +1), it is expressed by the relationship of Dα−Dβ = xx100. . At this time, the duty ratio of the detection signal #z is 100−Dα−Dβ + Dp (percent). Here, Dp (percent) is the duty ratio of the product signal represented by the logical product (AND) of the 1-bit signal # 2a and the 1-bit signal # 2b. In general, it may be considered that the value of Dp is small, and FIG. 15A shows a 1-bit signal # 2a and a 1-bit signal # 2b in which the duty ratio Dp of the product signal is 0.

一方で、本実施形態において、検知信号＃ｚに基づいて生成される制御信号＃ｒ’のデューティ比は、図１５（ｂ）から明らかなように、検知信号＃ｚのデューティ比の１／２である。すなわち、制御信号＃ｒ’のデューティ比は、（１００−Ｄα−Ｄβ＋Ｄp）／２（パーセント）となる。 On the other hand, in this embodiment, the duty ratio of the control signal #r ′ generated based on the detection signal #z is ½ of the duty ratio of the detection signal #z, as is apparent from FIG. It is. That is, the duty ratio of the control signal #r ′ is (100−Dα−Dβ + Dp) / 2 (percent).

したがって、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、それぞれ、５０＋（Ｄα−Ｄβ＋Ｄp）／２、５０＋（−Ｄα＋Ｄβ＋Ｄp）／２（パーセント）であると表現することができる。 Therefore, the duty ratios of the converted 1-bit signals # 3a ′ and # 3b ′ can be expressed as 50+ (Dα−Dβ + Dp) / 2 and 50 + (− Dα + Dβ + Dp) / 2 (percent), respectively.

したがって、上記２つのパルス信号のデューティ比の平均、すなわち平均デューティ比は、５０＋Ｄｐ／２（パーセント）となる。また、一般に、上記積信号のデューティ比Ｄｐは小さいという傾向がある。 Therefore, the average duty ratio of the two pulse signals, that is, the average duty ratio is 50 + Dp / 2 (percent). In general, the duty ratio Dp of the product signal tends to be small.

また、Ｄ級アンプ２が動作の中心点にある場合、すなわち、１ビット信号＃２ａおよび１ビット信号＃２ｂのデューティ比が互いに等しい場合には、Ｄα―Ｄβ＝０と表せるので、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、何れも、５０＋Ｄｐ／２（パーセント）となる。また、変換された１ビット信号＃３ａ’のデューティ比は、１ビット信号＃２ａのデューティ比から１ビット信号＃２ｂのデューティ比を減じたもの（Ｄα−Ｄβ）と正の相関がある。また、変換された１ビット信号＃３ｂ’のデューティ比は、１ビット信号＃２ｂのデューティ比から１ビット信号＃２ａのデューティ比を減じたもの（Ｄβ−Ｄα）と正の相関がある。 When the class D amplifier 2 is at the center of operation, that is, when the duty ratios of the 1-bit signal # 2a and the 1-bit signal # 2b are equal to each other, Dα−Dβ = 0 can be expressed. The duty ratios of the 1-bit signals # 3a ′ and # 3b ′ are both 50 + Dp / 2 (percent). The duty ratio of the converted 1-bit signal # 3a 'has a positive correlation with the duty ratio of the 1-bit signal # 2a minus the duty ratio of the 1-bit signal # 2b (Dα-Dβ). The duty ratio of the converted 1-bit signal # 3b 'is positively correlated with the duty ratio of the 1-bit signal # 2b minus the duty ratio of the 1-bit signal # 2a (D [beta] -D [alpha]).

このように、変換回路１２’は、１ビット信号＃２ａを、１ビット信号＃２ａのデューティが、略５０パーセントを中心として、１ビット信号＃２ａのデューティ比から１ビット信号＃２ｂのデューティ比を減じたもの（Ｄα−Ｄβ）と正の相関を有するように変換することによって、変換された１ビット信号＃３ａ’を生成すると共に、１ビット信号＃２ｂを、１ビット信号＃２ｂのデューティが、略５０パーセント（５０＋Ｄｐ／２パーセント）を中心として、１ビット信号＃２ｂのデューティ比から１ビット信号＃２ａのデューティ比を減じたもの（Ｄβ−Ｄα）と正の相関を有するように変換することによって、変換された１ビット信号＃３ｂ’を生成するものである、と表現することもできる。 In this way, the conversion circuit 12 ′ converts the 1-bit signal # 2a from the duty ratio of the 1-bit signal # 2a to the duty ratio of the 1-bit signal # 2b, with the duty of the 1-bit signal # 2a being about 50%. Is converted so as to have a positive correlation with (Dα−Dβ), thereby generating a converted 1-bit signal # 3a ′, and the 1-bit signal # 2b is changed to the duty of the 1-bit signal # 2b. Is centered on approximately 50 percent (50 + Dp / 2 percent) and converted to have a positive correlation with the duty ratio of 1-bit signal # 2b subtracted from the duty ratio of 1-bit signal # 2a (Dβ-Dα) By doing so, it can be expressed that the converted 1-bit signal # 3b ′ is generated.

換言すれば、変換回路１２’は、自身に入力される２つのパルス信号のうち、一方のパルス信号（１ビット信号＃２ａ、または、１ビット信号＃２ｂ）のデューティ比を、略５０パーセントを中心として、当該パルス信号（それぞれ、１ビット信号＃２ａ、または、１ビット信号＃２ｂ）のデューティ比から他方のパルス信号（それぞれ、１ビット信号＃２ｂ、または、１ビット信号＃２ａ）のデューティ比を減じたものと正の相関を有するように変化させるものである、と表現することもできる。 In other words, the conversion circuit 12 ′ sets the duty ratio of one pulse signal (1 bit signal # 2a or 1 bit signal # 2b) out of two pulse signals input to itself to approximately 50%. As the center, the duty ratio of the pulse signal (respectively 1-bit signal # 2a or 1-bit signal # 2b) to the other pulse signal (respectively 1-bit signal # 2b or 1-bit signal # 2a) It can also be expressed that the ratio is changed so as to have a positive correlation with the reduced ratio.

また、図１５（ｃ）に示すように、制御信号＃ｒ’は、変換された１ビット信号＃３ａ’および＃３ｂ’に対して、同期して付加されている。したがって、変換された１ビット信号＃３ａ’の電位Ｖ3a’と変換された１ビット信号＃３ｂ’の電位Ｖ3b’との電位差Ｖ3a’−Ｖ3b’は、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。 As shown in FIG. 15C, the control signal #r 'is added in synchronization with the converted 1-bit signals # 3a' and # 3b '. Therefore, the potential difference V3a′−V3b ′ between the potential V3a ′ of the converted 1-bit signal # 3a ′ and the potential V3b ′ of the converted 1-bit signal # 3b ′ is equal to the potential V2a of the 1-bit signal # 2a and 1 bit. It is equal to the potential difference V2a-V2b with the potential V2b of the signal # 2b.

図１５（ｄ）は、増幅回路１３’が出力する増幅された１ビット信号＃４ａ’および＃４ｂ’を示すタイミングチャートである。また、図１５（ｅ）は、増幅された１ビット信号＃４ａ’の電位Ｖ4a’と増幅された１ビット信号＃４ｂ’の電位Ｖ4b’との電位差Ｖ4a’−Ｖ4b’を示すタイミングチャートである。 FIG. 15D is a timing chart showing the amplified 1-bit signals # 4a 'and # 4b' output from the amplifier circuit 13 '. FIG. 15E is a timing chart showing a potential difference V4a′−V4b ′ between the potential V4a ′ of the amplified 1-bit signal # 4a ′ and the potential V4b ′ of the amplified 1-bit signal # 4b ′. .

上述したように、変換回路１２’において、制御信号＃ｒ’は、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図１５（ｅ）からも明らかなように、電位差Ｖ4a’−Ｖ4b’に対して、制御信号＃ｒ’は寄与しない。一方で、制御信号＃ｒ’の寄与によって、増幅回路１３’に供給される変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、５０パーセントに近くなっている。したがって、増幅回路１３’における増幅歪の低減率は、制御信号＃ｒ’の寄与がない場合に比べて、より高まる。 As described above, in the conversion circuit 12 ′, since the control signal #r ′ is added in synchronization with the 1-bit signals # 2a and # 2b, as is apparent from FIG. The control signal #r ′ does not contribute to V4a′−V4b ′. On the other hand, due to the contribution of the control signal #r ', the duty ratios of the converted 1-bit signals # 3a' and # 3b 'supplied to the amplifier circuit 13' are close to 50%. Accordingly, the reduction rate of the amplification distortion in the amplifier circuit 13 'is further increased as compared with the case where the control signal #r' does not contribute.

〔実施形態３〕
実施形態１では、増幅回路１３における歪抑制効果を高めるために、変換回路１２から出力される信号のパルス密度を大きくする構成について説明したが、本発明は、これに限定されるものではない。例えば、増幅回路１３の特性如何によっては、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度が大きく、かつ、平均デューティ比が略５０パーセントにより近い場合に、歪抑制効果がより高まる場合もある。 [Embodiment 3]
In the first embodiment, the configuration in which the pulse density of the signal output from the conversion circuit 12 is increased in order to increase the distortion suppression effect in the amplifier circuit 13 has been described, but the present invention is not limited to this. For example, depending on the characteristics of the amplifier circuit 13, the distortion suppression effect may be further enhanced when the pulse density of the converted 1-bit signals # 3a and # 3b is large and the average duty ratio is approximately 50%. is there.

このような場合、変換回路は、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度をより大きくすることができると共に、平均デューティ比を略５０パーセントにより近づけることができるような構成とすることが好ましい。 In such a case, the conversion circuit is configured so that the pulse density of the converted 1-bit signals # 3a and # 3b can be increased and the average duty ratio can be made closer to about 50%. Is preferred.

以下では、本発明の第３の実施形態について図１６〜図１８を参照して説明する。なお、以下では、実施形態１および実施形態２においてすでに説明した部分については、同じ符号を付し、説明を省略する。 Below, the 3rd Embodiment of this invention is described with reference to FIGS. In addition, below, the part already demonstrated in Embodiment 1 and Embodiment 2 attaches | subjects the same code | symbol, and abbreviate | omits description.

図１６は、本実施形態に係るＤ級アンプ３の構成を示すブロック図である。図１６に示すように、Ｄ級アンプ３は、実施形態１のＤ級アンプ１における変換回路１２に代えて、変換回路１２’’を備えている。また、Ｄ級アンプ２は、Ｄ級アンプ１における増幅回路１３に代えて、増幅回路１３’’を備えている。Ｄ級アンプ３のその他の構成は、Ｄ級アンプ１と同様である。 FIG. 16 is a block diagram showing the configuration of the class D amplifier 3 according to this embodiment. As illustrated in FIG. 16, the class D amplifier 3 includes a conversion circuit 12 ″ instead of the conversion circuit 12 in the class D amplifier 1 of the first embodiment. Further, the class D amplifier 2 includes an amplifier circuit 13 ″ instead of the amplifier circuit 13 in the class D amplifier 1. Other configurations of the class D amplifier 3 are the same as those of the class D amplifier 1.

なお、増幅回路１３’’の構成は、実施形態１における増幅回路１３の構成とほぼ同様であるが、増幅回路１３’’は、自身に入力される１ビット信号のパルス密度が大きく、かつ、自身に入力される２つの１ビット信号のデューティ比の平均が略５０パーセントにより近い場合に、歪抑制効果がより高まるという特性を有している。 The configuration of the amplifier circuit 13 '' is substantially the same as the configuration of the amplifier circuit 13 in the first embodiment. However, the amplifier circuit 13 '' has a high pulse density of a 1-bit signal input to itself, and When the average of the duty ratios of two 1-bit signals input to itself is closer to about 50%, the distortion suppression effect is further enhanced.

図１７は、Ｄ級アンプ３が備える変換回路１２’’の構成を示すブロック図である。図１４に示すように、変換回路１２’’は、ゼロ区間検知回路１２１、制御回路１２２’’、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。 FIG. 17 is a block diagram illustrating a configuration of the conversion circuit 12 ″ included in the class D amplifier 3. As shown in FIG. 14, the conversion circuit 12 ″ includes a zero interval detection circuit 121, a control circuit 122 ″, a selector 123, an inversion circuit 124a, and an inversion circuit 124b.

制御回路１２２’’は、ゼロ区間検知回路１２１から入力される検知信号＃ｚがローレベルである期間において、ローレベルである制御信号＃ｒ’’を出力する。また、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。さらに、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、期間Ｔ１における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。また、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、期間Ｔ１における制御信号＃ｒ’’のレベルを反転した後、予め定められた期間Ｔ２以上となった場合に、期間Ｔ２における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。すなわち、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、期間Ｔ１、期間Ｔ２が経過する度にレベルの反転を繰り返す制御信号＃ｒ’’を出力する。 The control circuit 122 ″ outputs a control signal #r ″ that is at a low level in a period in which the detection signal #z input from the zero interval detection circuit 121 is at a low level. In addition, the control circuit 122 ″ has a control signal obtained by inverting the level of the control signal #r ″ in the high level period immediately before the high level period of the detection signal #z in the period in which the detection signal #z is at the high level. #R '' is output. Further, the control circuit 122 ″ controls the control signal obtained by inverting the level of the control signal #r ″ in the period T1 when the period during which the detection signal #z is at the high level is equal to or longer than a predetermined period T1. #R '' is output. Further, the control circuit 122 ″, when the detection signal #z is at a high level, reverses the level of the control signal #r ″ in the period T1, and then becomes a predetermined period T2 or more. A control signal #r ″ obtained by inverting the level of the control signal #r ″ in the period T2 is output. That is, the control circuit 122 ″ outputs the control signal #r ″ that repeats the inversion of the level every time the period T1 and the period T2 elapse during the period in which the detection signal #z is at the high level.

なお、制御信号＃ｒ’’は、実施形態１における制御回路１２２が生成する制御信号＃ｒと、実施形態２における制御回路１２２’が生成する制御信号＃ｒ’との排他的論理和（ＸＯＲ）をとることによって生成される信号であると表現することができる。 The control signal #r ″ is an exclusive OR (XOR) of the control signal #r generated by the control circuit 122 in the first embodiment and the control signal #r ′ generated by the control circuit 122 ′ in the second embodiment. ) Can be expressed as a signal generated.

上記の変換回路１２’’の構成は、変換された１ビット信号＃３ａ’’として、１ビット信号＃２ａと制御信号＃ｒ’’との和信号を出力し、変換された１ビット信号＃３ｂ’’として、１ビット信号＃２ｂと制御信号＃ｒ’’との和信号を出力する構成であると表現することができる。 The configuration of the conversion circuit 12 ″ described above outputs a sum signal of the 1-bit signal # 2a and the control signal #r ″ as the converted 1-bit signal # 3a ″, and converts the converted 1-bit signal # 3 ″ 3b ″ can be expressed as a configuration that outputs a sum signal of the 1-bit signal # 2b and the control signal #r ″.

図１８（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の一例を示すタイミングチャートである。図１８（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、パルス密度が小さく、また、デューティ比が５０パーセントと大きく異なる期間Ｔｄ’’が生じる。図１８（ｂ）は、ゼロ区間検知回路１２１において生成される検知信号＃ｚ、および、制御回路１２２’’において生成される制御信号＃ｒ’’の波形を示すタイミングチャートである。図１８（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合にローレベルとなる。また、図１８（ｂ）に示すように、制御信号＃ｒ’’は、検知信号＃ｚがローレベルである場合に、ローレベルとなる。また、図１８（ｂ）に示すように、検知信号＃ｚがハイレベルである期間において、制御信号＃ｒ’’は、まず、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間の終了直前における制御信号＃ｒ’’のレベルを反転したレベルＬ１をとり、期間Ｔ１経過後、レベルＬ１を反転したレベルＬ２をとり、期間Ｔ１経過後に更に期間Ｔ２が経過した後、レベルＬ２を反転したレベルをとる。また、制御信号＃ｒ’’は、検知信号＃ｚがハイレベルである限り、期間Ｔ１および期間Ｔ２が経過する度にレベルが反転する。 FIG. 18A is a timing chart showing an example of waveforms of 1-bit signals # 2a and # 2b output from the modulation circuit 11. FIG. As shown in FIG. 18A, depending on the state of the input signal # 1, the 1-bit signals # 2a and # 2b have a period Td ″ that has a low pulse density and a duty ratio significantly different from 50%. Occurs. FIG. 18B is a timing chart showing waveforms of the detection signal #z generated by the zero interval detection circuit 121 and the control signal #r ″ generated by the control circuit 122 ″. As shown in FIG. 18B, the detection signal #z is at a high level when both the 1-bit signals # 2a and # 2b are at a low level, and is at a low level otherwise. Further, as shown in FIG. 18B, the control signal #r ″ is at a low level when the detection signal #z is at a low level. Further, as shown in FIG. 18B, in the period in which the detection signal #z is at the high level, the control signal #r ″ is first set to the high level period immediately before the high level period of the detection signal #z. The level L1 obtained by inverting the level of the control signal #r ″ immediately before the end is taken, the level L2 obtained by inverting the level L1 is taken after the lapse of the period T1, and the level L2 is inverted after the lapse of the period T2 after the lapse of the period T1. Take the level. Further, as long as the detection signal #z is at a high level, the level of the control signal #r ″ is inverted every time the period T1 and the period T2 elapse.

図１８（ｃ）は、図１８（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２’’が増幅回路１３’’に対して出力する、変換された１ビット信号＃３ａ’’および＃３ｂ’’の波形を示すタイミングチャートである。 FIG. 18C shows a converted 1 output from the conversion circuit 12 ″ to the amplification circuit 13 ″ when the 1-bit signals # 2a and # 2b shown in FIG. 18A are input. It is a timing chart which shows the waveform of bit signal # 3a '' and # 3b ''.

図１８（ｃ）に示すように、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒ’’との和信号となっている。また、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。 As shown in FIG. 18C, the converted 1-bit signal # 3a '' is controlled with the 1-bit signal # 2a in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at the low level. This is a sum signal with the signal #r ″. The converted 1-bit signal # 3a '' becomes a signal that takes the value of the 1-bit signal # 2a itself in a period in which either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level. Yes.

同様に、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒ’’との和信号となっている。また、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。 Similarly, the converted 1-bit signal # 3b ″ is a signal between the 1-bit signal # 2b and the control signal #r ″ in a period in which both the 1-bit signal # 2a and the 1-bit signal # 2b are at a low level. It is a sum signal. The converted 1-bit signal # 3b '' becomes a signal that takes the value of the 1-bit signal # 2b itself in a period in which either the 1-bit signal # 2a or the 1-bit signal # 2b is at a high level. Yes.

換言すれば、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａと制御信号＃ｒ’’との論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ｂと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。 In other words, the converted 1-bit signal # 3a ″ is a signal expressed by a logical sum (OR) of the 1-bit signal # 2a and the control signal #r ″. Similarly, the converted 1-bit signal # 3b ″ is a signal expressed by a logical sum (OR) of the 1-bit signal # 2b and the control signal #r ′.

図１８（ｃ）から明らかなように、変換された１ビット信号＃３ａ’’および＃３ｂ’’のパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも大きくなっており、かつ、デューティ比は、１ビット信号＃２ａおよび＃２ｂのデューティ比に比べて５０パーセントにより近くなっている。 As apparent from FIG. 18 (c), the pulse densities of the converted 1-bit signals # 3a '' and # 3b '' are larger than the pulse densities of the 1-bit signals # 2a and # 2b, and The duty ratio is closer to 50% than the duty ratio of the 1-bit signals # 2a and # 2b.

また、図１８（ｃ）に示すように、制御信号＃ｒ’’は、変換された１ビット信号＃３ａ’’および＃３ｂ’’に対して、同期して付加されている。したがって、変換された１ビット信号＃３ａ’’の電位Ｖ3a’’と変換された１ビット信号＃３ｂ’’の電位Ｖ3b’’との電位差Ｖ3a’’−Ｖ3b’’は、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。 Further, as shown in FIG. 18C, the control signal #r ″ is added in synchronization with the converted 1-bit signals # 3a ″ and # 3b ″. Therefore, the potential difference V3a ″ −V3b ″ between the potential V3a ″ of the converted 1-bit signal # 3a ″ and the potential V3b ″ of the converted 1-bit signal # 3b ″ is 1-bit signal # 2a Is equal to the potential difference V2a-V2b between the potential V2a of 1 and the potential V2b of the 1-bit signal # 2b.

図１８（ｄ）は、増幅回路１３’’が出力する増幅された１ビット信号＃４ａ’’および＃４ｂ’’を示すタイミングチャートである。また、図１８（ｅ）は、増幅された１ビット信号＃４ａ’’の電位Ｖ4a’’と増幅された１ビット信号＃４ｂ’’の電位Ｖ4b’’との電位差Ｖ4a’’−Ｖ4b’’を示すタイミングチャートである。 FIG. 18D is a timing chart showing the amplified 1-bit signals # 4a ″ and # 4b ″ output from the amplifier circuit 13 ″. FIG. 18E shows a potential difference V4a ″ −V4b ″ between the potential V4a ″ of the amplified 1-bit signal # 4a ″ and the potential V4b ″ of the amplified 1-bit signal # 4b ″. It is a timing chart which shows.

上述したように、変換回路１２’’において、制御信号＃ｒ’’は、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図１８（ｅ）からも明らかなように、電位差Ｖ4a’’−Ｖ4b’’に対して、制御信号＃ｒ’’は寄与しない。一方で、制御信号＃ｒ’’の寄与によって、増幅回路１３’’に供給される変換された１ビット信号＃３ａ’’および＃３ｂ’’のパルス密度は大きくなっており、かつ、１ビット信号＃３ａ’’のデューティ比と１ビット信号＃３ｂ’’のデューティ比との単位期間当たりの平均値が、略５０パーセントにより近くなっている。したがって、増幅回路１３’’における増幅歪の低減率は、制御信号＃ｒ’’の寄与がない場合に比べて、より高まる。 As described above, in the conversion circuit 12 ″, the control signal #r ″ is added in synchronism with the 1-bit signals # 2a and # 2b, and as is apparent from FIG. 18 (e). The control signal #r ″ does not contribute to the potential difference V4a ″ −V4b ″. On the other hand, due to the contribution of the control signal #r ″, the pulse density of the converted 1-bit signals # 3a ″ and # 3b ″ supplied to the amplifier circuit 13 ″ is increased, and 1-bit The average value per unit period of the duty ratio of the signal # 3a ″ and the duty ratio of the 1-bit signal # 3b ″ is approximately 50%. Therefore, the reduction rate of the amplification distortion in the amplifier circuit 13 ″ is further increased as compared with the case where the control signal #r ″ does not contribute.

なお、上記の説明では、制御信号＃ｒ’’として、実施形態１における制御回路１２２が生成する制御信号＃ｒと、実施形態２における制御回路１２２’が生成する制御信号＃ｒ’との排他的論理和（ＸＯＲ）によって表現される信号を例に挙げたが、本発明は、これに限定されるものではない。 In the above description, as the control signal #r ″, the control signal #r generated by the control circuit 122 in the first embodiment and the control signal #r ′ generated by the control circuit 122 ′ in the second embodiment are excluded. A signal expressed by a logical OR (XOR) has been described as an example, but the present invention is not limited to this.

例えば、変換回路１２２’’は、制御信号＃ｒ’’’を、制御信号＃ｒと制御信号＃ｒ’との排他的論理和の否定をとることによって生成し、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである期間において、変換された１ビット信号＃３ａ’’として、１ビット信号＃２ａと制御信号＃ｒ’’’との和信号を出力し、変換された１ビット信号＃３ｂ’’として、１ビット信号＃２ｂと制御信号＃ｒ’’’との和信号を出力するような構成してもよい。また、このような場合、変換回路１２２’’は、１ビット信号＃２ａまたは＃２ｂの何れかがハイレベルである期間において、変換された１ビット信号＃３ａ’’として１ビット信号＃２ａをそのまま出力し、変換された１ビット信号＃３ｂ’’として１ビット信号＃２ｂをそのまま出力するような構成とすればよい。このような構成によっても、上述した変換回路１２２’’と同様の効果を奏する。 For example, the conversion circuit 122 ″ generates the control signal #r ′ ″ by negating the exclusive OR of the control signal #r and the control signal #r ′, and generates the 1-bit signals # 2a and # 2 In the period in which both 2b are at the low level, a sum signal of the 1-bit signal # 2a and the control signal #r ′ ″ is output as the converted 1-bit signal # 3a ″, and the converted 1-bit signal As # 3b ″, it may be configured to output a sum signal of the 1-bit signal # 2b and the control signal #r ′ ″. In such a case, the conversion circuit 122 ″ converts the 1-bit signal # 2a as the converted 1-bit signal # 3a ″ in a period in which either the 1-bit signal # 2a or # 2b is at a high level. It may be configured to output as it is and to output the 1-bit signal # 2b as it is as the converted 1-bit signal # 3b ''. Even with such a configuration, the same effect as the above-described conversion circuit 122 ″ can be obtained.

以上の説明では、増幅回路に入力される１ビット信号のパルス密度を高めることによって、増幅回路において生成される増幅歪を低減させる構成、増幅回路に入力される２つの１ビット信号のデューティ比の平均を５０パーセントに近づけることによって、増幅回路において生成される増幅歪を低減させる構成、および、それらの構成を組み合わせた構成について述べたが、本発明は、これらに限定されるものではない。 In the above description, the configuration in which the amplification distortion generated in the amplifier circuit is reduced by increasing the pulse density of the one-bit signal input to the amplifier circuit, and the duty ratio of the two one-bit signals input to the amplifier circuit. Although the configuration in which the amplification distortion generated in the amplifier circuit is reduced by bringing the average closer to 50% and the configuration in which these configurations are combined have been described, the present invention is not limited thereto.

例えば、増幅回路の構成如何によっては、増幅回路に入力される１ビット信号のパルス周期が、より一定に近い場合に、増幅歪の抑制効果がより高まる場合もある。このような場合には、本発明に係るＤ級アンプが備える変換回路は、パルス周期がより一定に近くなるように、上記１ビット信号を生成するような構成とすればよい。これは、変換回路が備える制御回路の構成を適宜変更することによって実現することができる。 For example, depending on the configuration of the amplifier circuit, the amplification distortion suppression effect may be further enhanced when the pulse period of the 1-bit signal input to the amplifier circuit is closer to a constant value. In such a case, the conversion circuit included in the class D amplifier according to the present invention may be configured to generate the 1-bit signal so that the pulse period is closer to a constant value. This can be realized by appropriately changing the configuration of the control circuit included in the conversion circuit.

また、増幅回路の構成如何によっては、増幅回路に入力される１ビット信号のパルス幅が、より一定に近い場合に、増幅歪の抑制効果がより高まる場合もある。このような場合には、本発明に係るＤ級アンプが備える変換回路は、パルス幅がより一定に近くなるように、上記１ビット信号を生成するような構成とすればよい。これは、変換回路が備える制御回路の構成を適宜変更することによって実現することができる。 Further, depending on the configuration of the amplifier circuit, the suppression effect of amplification distortion may be further enhanced when the pulse width of the 1-bit signal input to the amplifier circuit is closer to a constant value. In such a case, the conversion circuit included in the class D amplifier according to the present invention may be configured to generate the 1-bit signal so that the pulse width becomes more constant. This can be realized by appropriately changing the configuration of the control circuit included in the conversion circuit.

また、本発明に係るＤ級アンプが備える変換回路は、Ｄ級アンプに入力される入力信号の振幅に応じてパルス密度が変化する１ビット信号を出力するような構成とすることも可能である。変換回路をこのような構成とすることによって、増幅歪の抑制効果をより高めることも可能である。 In addition, the conversion circuit included in the class D amplifier according to the present invention may be configured to output a 1-bit signal whose pulse density changes according to the amplitude of the input signal input to the class D amplifier. . By adopting such a configuration for the conversion circuit, it is possible to further enhance the effect of suppressing amplification distortion.

また、入力信号がデジタル信号である場合、各実施形態において説明したＤ級アンプはＤ／Ａコンバータとして機能する。このようなＤ／Ａ変換器も本発明の範疇に含まれる。 When the input signal is a digital signal, the class D amplifier described in each embodiment functions as a D / A converter. Such a D / A converter is also included in the scope of the present invention.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

本発明は、パルス信号をＤ級増幅するデジタルアンプ、及び、デジタル信号をアナログ信号に変換するＤＡコンバータに好適に適用することができる。 The present invention can be suitably applied to a digital amplifier that amplifies a pulse signal in class D and a DA converter that converts a digital signal into an analog signal.

１Ｄ級アンプ（デジタルアンプ）
１１変調回路
１２変換回路（付加パルス加算回路）
１３増幅回路（Ｄ級増幅回路）
１３ＥＣ等価回路
１４ＬＰＦ
１２１ゼロ区間検知回路
１２２制御回路
１２３セレクタ
１２４ａ反転回路
１２４ｂ反転回路 1 Class D amplifier (digital amplifier)
11 Modulation circuit 12 Conversion circuit (additional pulse addition circuit)
13 Amplifier circuit (Class D amplifier circuit)
13EC Equivalent circuit 14 LPF
121 Zero section detection circuit 122 Control circuit 123 Selector 124a Inversion circuit 124b Inversion circuit

Claims

A digital amplifier that includes a class D amplifier circuit that amplifies two pulse signals, respectively, and that differentially drives a load by a difference signal between the two pulse signals amplified in class D;
An additional pulse adding circuit for adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals;
The additional pulse adding circuit synchronously adds the additional pulse signals having the same waveform to each of the two pulse signals in a period in which both of the two pulse signals are at a low level.
A digital amplifier characterized by that.

The additional pulse adding circuit increases the pulse density of the two pulse signals by adding the additional pulse signals.
The digital amplifier according to claim 1.

The additional pulse adding circuit changes the average of the duty ratio of one of the two pulse signals and the duty ratio of the other pulse signal to approximately 50% by adding the additional pulse signals. Is,
The digital amplifier according to claim 1.

The additional pulse adding circuit adds a signal obtained by inverting the value of the additional pulse signal in the target period immediately before the target period to the two pulse signals in the target period in which both the two pulse signals are at a low level. Thus, the duty ratio of the two pulse signals is changed.
The digital amplifier according to claim 1.

The additional pulse adding circuit increases the pulse density of the two pulse signals by adding the additional pulse signals, and at the same time the duty ratio of one of the two pulse signals and the other pulse signal. The average of the duty ratio is changed to about 50%.
The digital amplifier according to claim 1.

A DA converter that includes a class D amplifier circuit that amplifies two pulse signals, respectively, and that differentially drives a load by a difference signal between the two pulse signals amplified in class D;
An additional pulse adding circuit for adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals;
The additional pulse adding circuit synchronously adds the additional pulse signals having the same waveform to each of the two pulse signals in a period in which both of the two pulse signals are at a low level.
A DA converter characterized by that.

An amplification method comprising a class D amplification step of classifying two pulse signals by a class D amplifier circuit, respectively, and differentially driving a load by a difference signal between the two pulse signals amplified in class D,
An additional pulse adding step of adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals;
In the additional pulse addition step, in a period in which both of the two pulse signals are at a low level, the additional pulse signal having the same waveform is added in synchronization with each of the two pulse signals.
An amplification method characterized by the above.

A D / A conversion method including a class D amplification step of class D amplifying two pulse signals by a class D amplifier circuit, and differentially driving a load by a difference signal between the two pulse signals amplified in class D,
An additional pulse adding step of adding an additional pulse signal for reducing amplification distortion in the class D amplifier circuit to the two pulse signals;
In the additional pulse addition step, in a period in which both of the two pulse signals are at a low level, the additional pulse signal having the same waveform is added in synchronization with each of the two pulse signals.
A DA conversion method characterized by the above.