JP5202365B2 - Semiconductor device - Google Patents

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Description

この発明は、ヒートシンク上に絶縁層を介して半導体素子が実装されて成る半導体装置に関するものである。   The present invention relates to a semiconductor device in which a semiconductor element is mounted on a heat sink via an insulating layer.

直流電力と交流電力を変換する電力変換装置として、ヒートシンクの上面に複数の半導体素子が実装された半導体装置を用いたものが知られている(例えば、特許文献1参照)。
特許文献1に記載の半導体装置は、ヒートシンクの上面に絶縁層が設けられ、その絶縁層の上に直流電源の正極に接続される第1の導電層と、信号線に接続される第2の導電層が設けられている。そして、第1の導電層の上方には直流電源の負極に接続される平板状の導体の接続片が平行に配置され、第1の導電層と接続片の間に、パワー半導体素子(例えば、IGBT:Insulated Gate Bipolar Transistor)がはんだ固定されている。パワー半導体素子は、コレクタ電極部が第1の導電層に接続され、エミッタ電極部が接続片に接続されている。また、絶縁層の上に設置された第2の導電層はワイヤーボンディング等によってパワー半導体素子のゲート電極部に接続されている。
As a power conversion device that converts DC power and AC power, a device using a semiconductor device in which a plurality of semiconductor elements are mounted on the upper surface of a heat sink is known (see, for example, Patent Document 1).
In the semiconductor device described in Patent Document 1, an insulating layer is provided on the upper surface of the heat sink, and a first conductive layer connected to the positive electrode of the DC power source is formed on the insulating layer, and a second conductive layer is connected to the signal line. A conductive layer is provided. A flat conductor connecting piece connected to the negative electrode of the DC power source is disposed in parallel above the first conductive layer, and a power semiconductor element (for example, between the first conductive layer and the connecting piece, for example, An IGBT (Insulated Gate Bipolar Transistor) is fixed by soldering. In the power semiconductor element, the collector electrode portion is connected to the first conductive layer, and the emitter electrode portion is connected to the connection piece. The second conductive layer provided on the insulating layer is connected to the gate electrode portion of the power semiconductor element by wire bonding or the like.

特開2005−236108号公報JP-A-2005-236108

ところで、ヒートシンクの上面に一体化される絶縁層は、通常、ヒートシンクの材質に対して線膨張係数の小さいセラミック等の材料によって形成される。このため、パワー半導体素子の発熱時には、線膨張係数の差によってヒートシンクと絶縁層に撓み変形が生じ易くなる。
特に、一つのヒートシンクの上面に正極側パワー半導体素子と負極側パワー半導体素子が並列に配置され、ヒートシンクの上面形状が正方形状とされる場合には、中心からの距離の長いヒートシンクの対角線方向に大きな反りが生じ易くなる。そして、ヒートシンクの対角線方向に大きな反りが生じると、ヒートシンクと反りを生じない接続片とに挟まれたパワー半導体素子に大きな応力が作用することになる。
By the way, the insulating layer integrated on the upper surface of the heat sink is usually formed of a material such as ceramic having a small linear expansion coefficient with respect to the material of the heat sink. For this reason, when the power semiconductor element generates heat, the heat sink and the insulating layer are likely to be bent and deformed due to the difference in coefficient of linear expansion.
In particular, when the positive-side power semiconductor element and the negative-side power semiconductor element are arranged in parallel on the upper surface of one heat sink, and the upper surface shape of the heat sink is a square shape, the diagonal direction of the heat sink having a long distance from the center Large warpage tends to occur. When a large warp occurs in the diagonal direction of the heat sink, a large stress acts on the power semiconductor element sandwiched between the heat sink and the connection piece that does not warp.

そこで、この発明は、ヒートシンクの撓み変形時にパワー半導体素子に作用する応力を低減することのできる半導体装置を提供しようとするものである。   Accordingly, the present invention is intended to provide a semiconductor device capable of reducing the stress acting on the power semiconductor element when the heat sink is deformed.

上記の課題を解決する請求項1に記載の発明は、正極側パワー半導体素子(例えば、後述の実施形態におけるハイ側のトランジスタUH)と負極側パワー半導体素子(例えば、後述の実施形態におけるロー側のトランジスタUL)が、略正方形状のヒートシンク(例えば、後述の実施形態におけるヒートシンク31)の上面に当該ヒートシンクと線膨張係数の異なる絶縁層(例えば、後述の実施形態における絶縁層44)を介して並列に配置され、前記正極側パワー半導体素子のコレクタ電極部が第1の導体(例えば、後述の実施形態におけるPバスバー20)を介して直流電源(例えば、後述の実施形態におけるバッテリ3)の正極に電気的に接続される一方で、前記負極側パワー半導体素子のエミッタ電極部が第2の導体(例えば、後述の実施形態におけるNバスバー21)を介して前記直流電源の負極に電気的に接続され、前記正極側パワー半導体素子のエミッタ電極部と前記負極側パワー半導体素子のコレクタ電極部が第3の導体(例えば、後述の実施形態におけるOutバスTrU22)を介して交流機器(例えば、後述の実施形態におけるモータ4)に電気的に接続されている半導体装置であって、前記第1,第2,第3の導体のうちの少なくとも一つに平板状の接続片(例えば、後述の実施形態における接続片21a,22a)が設けられるとともに、この接続片が前記正極側パワー半導体素子と負極側パワー半導体素子の一方の上面に重合固定され、前記接続片には、前記ヒートシンクの中心側に向かって離間幅の広がる一対の屈曲境界線が設けられ、これらの屈曲境界線によって、前記ヒートシンクの対角線方向の当該接続片の撓み変形を容易にする撓み許容部が構成されていることを特徴とする。
これにより、パワー半導体素子の発熱時に、ヒートシンクと絶縁層が両者の線膨張係数の差によって撓み変形すると、その撓み応力がパワー半導体素子を通して接続片に入力される。このとき、ヒートシンクは、正方形状であることから、対角線方向に大きく撓み変形する。接続片は、ヒートシンクからの入力を受け、一対の屈曲境界部に沿ってヒートシンクの対角線方向に容易に撓み変形するようになる。
The invention according to claim 1, which solves the above problem, includes a positive power semiconductor element (for example, a high-side transistor UH in an embodiment described later) and a negative power semiconductor element (for example, the low side in an embodiment described later). The transistor UL) is provided on an upper surface of a substantially square heat sink (for example, a heat sink 31 in an embodiment described later) via an insulating layer (for example, an insulating layer 44 in an embodiment described later) having a linear expansion coefficient different from that of the heat sink. The positive electrode of the DC power source (for example, the battery 3 in the embodiment described later) is arranged in parallel, and the collector electrode portion of the positive power semiconductor element is connected to the DC power source (for example, the battery 3 in the embodiment described later) via the first conductor (for example, the P bus bar 20 in the embodiment described later). While the emitter electrode portion of the negative power semiconductor element is electrically connected to a second conductor (for example, described later) The N bus bar 21 in the embodiment is electrically connected to the negative electrode of the DC power source, and the emitter electrode portion of the positive power semiconductor element and the collector electrode portion of the negative power semiconductor element are connected to a third conductor (for example, A semiconductor device electrically connected to an AC device (for example, a motor 4 in an embodiment described later) via an Out bus TrU22) in an embodiment described later, the first, second, third At least one of the conductors is provided with a flat connection piece (for example, connection pieces 21a and 22a in the embodiments described later), and this connection piece is one of the positive power semiconductor element and the negative power semiconductor element. been the top polymerization fixed to the connection piece, a pair of bent border of extension of spaced width toward the center side of the heat sink are provided, these bending By a boundary line, wherein the allowable section deflection to facilitate bending deformation of the diagonal direction of the connecting piece of the heat sink is formed.
As a result, when the heat semiconductor element generates heat and the heat sink and the insulating layer are bent and deformed due to the difference between the linear expansion coefficients thereof, the bending stress is input to the connection piece through the power semiconductor element. At this time, since the heat sink is square, it is greatly bent and deformed in the diagonal direction. The connection piece receives an input from the heat sink and easily bends and deforms in the diagonal direction of the heat sink along the pair of bending boundary portions .

請求項に記載の発明は、請求項に記載の半導体装置において、前記接続片には、前記ヒートシンクの中心側に向かって断面の半径が連続的に増大する湾曲部(例えば、後述の実施形態における湾曲部38)が設けられ、この湾曲部によって前記撓み許容部が構成されていることを特徴とする。
これにより、パワー半導体素子の発熱時に、ヒートシンクと絶縁層が両者の線膨張係数の差によって撓み変形すると、接続片は湾曲部の両縁に沿って容易に撓み変形するようになる。
The invention described in claim 2, in the semiconductor device according to claim 1, wherein the connecting piece, the curved portion (e.g., embodiment described below the center of the cross section toward the side radius of the heat sink increases continuously A bending portion 38) is provided, and the bending allowing portion is constituted by the bending portion.
As a result, when the heat sink and the insulating layer are bent and deformed due to the difference between the linear expansion coefficients of the power semiconductor element, the connection piece is easily bent and deformed along both edges of the curved portion.

請求項に記載の発明によれば、接続片に、ヒートシンクの中心側に向かって離間幅の広がる一対の屈曲境界線が設けられ、ヒートシンクの撓み変形時に接続片が一対の屈曲境界線に沿ってヒートシンクの対角線方向に容易に変形するようになっているため、パワー半導体素子に作用する応力を確実に低減することができる。 According to the first aspect of the present invention, the connection piece is provided with a pair of bending boundary lines whose width increases toward the center side of the heat sink, and the connection piece follows the pair of bending boundary lines when the heat sink is deformed. Therefore, the stress acting on the power semiconductor element can be surely reduced because the heat sink is easily deformed in the diagonal direction.

請求項に記載の発明によれば、接続片に、ヒートシンクの中心側に向かって断面の半径が連続的に増大する湾曲部が設けられ、ヒートシンクの撓み変形時に接続片が湾曲部の両縁に沿ってヒートシンクの対角線方向に容易に変形するようになっているため、パワー半導体素子に作用する応力を確実に低減することができる。 According to the second aspect of the present invention, the connecting piece is provided with the curved portion whose radius of the cross section continuously increases toward the center side of the heat sink, and the connecting piece has both edges of the curved portion when the heat sink is deformed. Accordingly, the stress acting on the power semiconductor element can be reliably reduced.

この発明の一の実施形態のパワーコントロールユニットの回路図である。It is a circuit diagram of the power control unit of one embodiment of this invention. この発明の一実施形態の半導体装置の端子台を取り付ける前の斜視図である。It is a perspective view before attaching the terminal block of the semiconductor device of one Embodiment of this invention. この発明の一実施形態の半導体装置の斜視図である。1 is a perspective view of a semiconductor device according to an embodiment of the present invention. この発明の一実施形態の半導体ユニットの背面図である。It is a rear view of the semiconductor unit of one Embodiment of this invention. この発明の一実施形態のパワーモジュールの図4のA−A断面に対応する拡大断面図である。It is an expanded sectional view corresponding to the AA section of Drawing 4 of the power module of one embodiment of this invention. この発明の一実施形態の半導体装置の平面図である。It is a top view of the semiconductor device of one embodiment of this invention. この発明の一実施形態の半導体装置の側面図である。It is a side view of the semiconductor device of one embodiment of this invention. この発明の一実施形態の接続片の図6のB−B断面に対応する拡大断面図である。It is an expanded sectional view corresponding to the BB section of Drawing 6 of the connecting piece of one embodiment of this invention.

次に、この発明の実施形態を図面に基づいて説明する。
図1はハイブリッド車両用のパワーコントロールユニット(PCU)1を含む回路の概略構成を示している。このハイブリッド車両はエンジン(図示せず)と、エンジンの機械的出力により駆動される発電機(GEN)2と、発電機2の発電出力により充電される高圧系の直流電源であるバッテリ(BAT)3と、バッテリ3の放電出力と発電機2の発電出力の少なくとも一方を用いて駆動輪(図示せず)を駆動する三相交流式のモータ(MOT)4と、を備えている。
Next, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a schematic configuration of a circuit including a power control unit (PCU) 1 for a hybrid vehicle. This hybrid vehicle includes an engine (not shown), a generator (GEN) 2 that is driven by the mechanical output of the engine, and a battery (BAT) that is a high-voltage DC power source that is charged by the power generation output of the generator 2. 3, and a three-phase AC motor (MOT) 4 that drives drive wheels (not shown) using at least one of the discharge output of the battery 3 and the power generation output of the generator 2.

パワーコントロールユニット1は、昇圧回路や降圧回路として機能するコンバータ(DC/DCCONV)7と、直流電力を三相交流電力に変換してモータ4を駆動するとともに、モータ4で発電された三相交流電力を直流電力に変換する第1インバータ(Tr/M PDU)5と、発電機2で発電された三相交流電力を直流電力に変換する第2インバータ(GEN PDU)6と、を備えている。
モータ4の駆動時には、コンバータ7で昇圧されたバッテリ3の直流電力、若しくは、第2インバータ2で直流に変換された発電機2の発電電力が第1インバータ5によって任意の出力の三相交流電力に変換され、その電力がモータ4に供給される。また、バッテリ3への充電時には、第1インバータ5で直流電力に変換されたモータ4の回生電力、若しくは、第2インバータ6で直流電力に変換された発電機2の発電電力がコンバータ7によって設定電圧の直流電力に降圧され、その電力がバッテリ3に供給される。
コンバータ7、第1インバータ5及び第2インバータ6は、制御基板(ECU)8からの制御指令によりゲートドライブ基板(GDCB)9を介して駆動制御される。
The power control unit 1 includes a converter (DC / DCCONV) 7 that functions as a step-up circuit and a step-down circuit, and converts the direct current power into three-phase alternating current power to drive the motor 4 and the three-phase alternating current generated by the motor 4. A first inverter (Tr / M PDU) 5 that converts electric power into DC power; and a second inverter (GEN PDU) 6 that converts three-phase AC power generated by the generator 2 into DC power. .
When the motor 4 is driven, the DC power of the battery 3 boosted by the converter 7 or the generated power of the generator 2 converted into DC by the second inverter 2 is output by the first inverter 5 to an arbitrary output of three-phase AC power. And the electric power is supplied to the motor 4. When the battery 3 is charged, the regenerative power of the motor 4 converted to DC power by the first inverter 5 or the generated power of the generator 2 converted to DC power by the second inverter 6 is set by the converter 7. The voltage is stepped down to DC power of voltage and the power is supplied to the battery 3.
The converter 7, the first inverter 5, and the second inverter 6 are driven and controlled via a gate drive substrate (GDCB) 9 according to a control command from a control substrate (ECU) 8.

第1インバータ5は、複数のパワー半導体素子(例えば、IGBT:Insulated Gate Bipolar Transistor)を具備するブリッジ回路5aと平滑コンデンサ5bが設けられたパルス幅変調(PWM)によるPWMインバータによって構成されている。この第1インバータ5にはモータ4とコンバータ7が接続されている。   The first inverter 5 is configured by a pulse width modulation (PWM) PWM inverter provided with a bridge circuit 5a having a plurality of power semiconductor elements (for example, IGBT: Insulated Gate Bipolar Transistor) and a smoothing capacitor 5b. A motor 4 and a converter 7 are connected to the first inverter 5.

第2インバータ6は、第1インバータ5と同様に、複数のパワー半導体素子を具備するブリッジ回路6aと平滑コンデンサ6bが設けられたパルス幅変調(PWM)によるPWMインバータ等によって構成されている。また、この第2インバータ6には発電機2とコンバータ7が接続されている。   Similar to the first inverter 5, the second inverter 6 is configured by a pulse width modulation (PWM) PWM inverter or the like provided with a bridge circuit 6a including a plurality of power semiconductor elements and a smoothing capacitor 6b. Further, the generator 2 and the converter 7 are connected to the second inverter 6.

第1インバータ5と第2インバータ6の各ブリッジ回路5a,6aには、U相,V相,W相の各相に対応するハイ側(正極側)のトランジスタUH,VH,WHとロー側(負極側)のトランジスタUL,VL,WLが設けられている。各相のハイ側のトランジスタUH,VH,WHはコンバータ7の正極側端子Ptに接続され、ロー側のトランジスタUL,VL,WLはコンバータ7の負極側端子Ntに接続されている。各相毎の対をなすトランジスタUHとUL,VHとVL,WHとWLはそれぞれ直列に接続され、各相のトランジスタの対はコンバータ7に対して並列に接続されている。また、各トランジスタUH,UL,VH,VL,WH,WLのコレクタ電極部−エミッタ電極部間には、エミッタ電極部からコレクタ電極部に向けて順方向となるようにして、ダイオードDUH,DUL,DVH,DVL,DWH,DWLが各々接続されている。   The bridge circuits 5a and 6a of the first inverter 5 and the second inverter 6 include high side (positive side) transistors UH, VH, WH and low side (corresponding to U phase, V phase, and W phase) Negative side transistors) UL, VL, WL are provided. The high-side transistors UH, VH, and WH of each phase are connected to the positive terminal Pt of the converter 7, and the low-side transistors UL, VL, and WL are connected to the negative terminal Nt of the converter 7. Transistors UH and UL, VH and VL, and WH and WL that form a pair for each phase are connected in series, and a pair of transistors for each phase is connected in parallel to converter 7. Further, between the collector electrode portions of the transistors UH, UL, VH, VL, WH, WL and the emitter electrode portions, the diodes DUH, DUL, DVH, DVL, DWH, and DWL are connected to each other.

図2,図3は、半導体装置70のブロックを示している。
この半導体装置70は、第1インバータ5のU相のハイ側のトランジスタUHとロー側のトランジスタULを、対応するダイオードDUH,DULとともにヒートシンク31上に一体化したものである。なお、第1インバータ5のV相、W相のハイ側とロー側のトランジスタVH,VL,WH,WLとダイオードDVH,DVL,DWH,DWLと、第2インバータ6の各相のハイ側とロー側のトランジスタUH,UL,VH,VL,WH,WLとダイオードDUH,DUL,DVH,DVL,DWH,DWLについても同様の構成の半導体装置70として構成されている。したがって、以下では第1インバータ5のU相の半導体装置70を代表として説明し、他の半導体装置70については異なる構成についてのみ説明するものとする。
2 and 3 show blocks of the semiconductor device 70. FIG.
In the semiconductor device 70, the U-phase high-side transistor UH and the low-side transistor UL of the first inverter 5 are integrated on the heat sink 31 together with the corresponding diodes DUH and DUL. The V-phase and W-phase high and low side transistors VH, VL, WH and WL of the first inverter 5 and the diodes DVH, DVL, DWH and DWL, and the high and low sides of each phase of the second inverter 6 are shown. The side transistors UH, UL, VH, VL, WH, WL and the diodes DUH, DUL, DVH, DVL, DWH, DWL are also configured as the semiconductor device 70 having the same configuration. Therefore, hereinafter, the U-phase semiconductor device 70 of the first inverter 5 will be described as a representative, and only the different configurations of the other semiconductor devices 70 will be described.

ヒートシンク31は、アルミニウム材料から成り、矩形板状の台座43の下面に下側に向けて突出する複数のピン状のフィン40(図4,図5参照)が一体形成されている。また、台座43の上面には、熱伝導性に優れた窒化アルミの絶縁層44が一体に形成されており、絶縁層44の上面には一対のベース電極45,46が並列に設置されている。なお、窒化アルミの絶縁層44の線膨張係数は、アルミニウム材料から成るヒートシンク31の線膨張係数よりも小さい。   The heat sink 31 is made of an aluminum material, and a plurality of pin-shaped fins 40 (see FIGS. 4 and 5) projecting downward are integrally formed on the lower surface of a rectangular plate-like pedestal 43. An insulating layer 44 of aluminum nitride having excellent thermal conductivity is integrally formed on the upper surface of the pedestal 43, and a pair of base electrodes 45 and 46 are installed in parallel on the upper surface of the insulating layer 44. . The linear expansion coefficient of the aluminum nitride insulating layer 44 is smaller than the linear expansion coefficient of the heat sink 31 made of an aluminum material.

一方のベース電極45はコンバータ7の正極側端子Pt(図1参照)と導通するPバスバー20(第1の導体)に接続され、他方のベース電極46はモータ4のU相端子に接続されるOutバスTrU22(第3の導体)に接続されている。一方のベース電極45の上方には、OutバスTrU22から延出した接続片22aが平行に配置され、ベース電極45と接続片22aの間にハイ側のトランジスタUHとダイオードDUHが接続されている。なお、ハイ側のトランジスタUHは、コレクタ電極部がベース電極45(Pバスバー20)に接続され、エミッタ電極部が接続片22a(OutバスTrU22)に接続されている。   One base electrode 45 is connected to the P bus bar 20 (first conductor) that is electrically connected to the positive terminal Pt (see FIG. 1) of the converter 7, and the other base electrode 46 is connected to the U-phase terminal of the motor 4. It is connected to the Out bus TrU22 (third conductor). Above one base electrode 45, a connecting piece 22a extending from the Out bus TrU22 is arranged in parallel, and a high-side transistor UH and a diode DUH are connected between the base electrode 45 and the connecting piece 22a. In the high-side transistor UH, the collector electrode portion is connected to the base electrode 45 (P bus bar 20), and the emitter electrode portion is connected to the connection piece 22a (Out bus TrU22).

他方のベース電極46の上方には、コンバータ7の負極側端子Nt(図1参照)と導通するNバスバー21(第2の導体)の接続片21aが平行に配置され、ベース電極46とNバスバー21の接続片21aの間にロー側のトランジスタULとダイオードDULが接続されている。なお、ロー側のトランジスタULは、コレクタ電極部がベース電極46(OutバスTrU22)に接続され、エミッタ電極部がNバスバー21に接続されている。
なお、V相とW相の半導体装置70においては、OutバスTrU22に代えて、モータ4のV相端子に接続されるOutバスTrV23(図1参照)と、モータ4のW相端子に接続されるOutバスTrW24(図1参照)が用いられている。また、第2インバータ6のU,V,Wの各相の半導体装置70では、OutバスTrU25、OutバスTrV26、OutバスTrW27(図1参照)が用いられている
Above the other base electrode 46, the connection piece 21a of the N bus bar 21 (second conductor) that is electrically connected to the negative terminal Nt (see FIG. 1) of the converter 7 is disposed in parallel. A low-side transistor UL and a diode DUL are connected between 21 connection pieces 21a. The low-side transistor UL has a collector electrode portion connected to the base electrode 46 (Out bus TrU22) and an emitter electrode portion connected to the N bus bar 21.
In the V-phase and W-phase semiconductor devices 70, instead of the Out bus TrU22, an Out bus TrV23 (see FIG. 1) connected to the V-phase terminal of the motor 4 and a W-phase terminal of the motor 4 are connected. Out bus TrW24 (see FIG. 1) is used. Further, in the semiconductor device 70 of each phase of U, V, and W of the second inverter 6, an Out bus TrU25, an Out bus TrV26, and an Out bus TrW27 (see FIG. 1) are used.

OutバスTrU22の接続片22aとNバスバー21の接続片21aは略長方形状に形成され、両者の長辺がヒートシンク31の台座43の辺に対して平行になるように配置されている。そして、両接続片22a,21aの長手方向のほぼ中間位置には、上方(ヒートシンク31から離間する方向)に膨出する湾曲部38が形成されている。この湾曲部38については後に詳述する。   The connection piece 22 a of the Out bus TrU 22 and the connection piece 21 a of the N bus bar 21 are formed in a substantially rectangular shape, and are arranged so that the long sides thereof are parallel to the side of the base 43 of the heat sink 31. A curved portion 38 that bulges upward (in a direction away from the heat sink 31) is formed at a substantially intermediate position in the longitudinal direction of both connection pieces 22a and 21a. The curved portion 38 will be described in detail later.

また、両接続片22,21の上面には、図3に示すように、トランジスタUH,ULのゲート電極部やその他の電子機器に接続される信号線を保持するための端子台69が取り付けられている。端子台69は絶縁材料によって形成され、両接続片22,21の幅方向の全域に跨る長尺なブロックによって構成されている。端子台69の上面には信号線が接続される信号端子39が設けられ、この信号端子39とトランジスタUH,ULやその他の電子機器の間がワイヤーボンディングによって接続されている。なお、図中48は、ワイヤーボンディングによる接続線である。   Further, as shown in FIG. 3, a terminal block 69 for holding signal lines connected to the gate electrode portions of the transistors UH and UL and other electronic devices is attached to the upper surfaces of the connection pieces 22 and 21. ing. The terminal block 69 is made of an insulating material, and is constituted by a long block that extends over the entire width direction of the connection pieces 22 and 21. A signal terminal 39 to which a signal line is connected is provided on the upper surface of the terminal block 69, and the signal terminal 39 and the transistors UH, UL and other electronic devices are connected by wire bonding. In the figure, reference numeral 48 denotes a connection line by wire bonding.

図4は、第1インバータ5のU相,V相,W相の3つの半導体装置70が樹脂ケース34で保持された半導体ユニット32を示し、図5は、この半導体ユニット32の下面側に流路ケース41が取り付けられたパワーモジュール30を示している。
この実施形態では、第1インバータ5のU相,V相,W相の3つの半導体装置70が一つのパワーモジュール30として一体化されている。
4 shows the semiconductor unit 32 in which the three semiconductor devices 70 of the first inverter 5 of U phase, V phase, and W phase are held by the resin case 34. FIG. The power module 30 to which the road case 41 is attached is shown.
In this embodiment, the three semiconductor devices 70 of the U-phase, V-phase, and W-phase of the first inverter 5 are integrated as one power module 30.

3つの半導体装置70は一列に並べられ、これらの半導体装置70の周縁部と上面側が樹脂ケース34によって覆われている。
なお、樹脂ケース34は、枠部が最初に半導体装置70と一体化され、その後に各半導体装置70の上部を覆うように枠部内にポッティングが行われる。このため、各半導体装置70の上部は樹脂ケース34のポッディング部内に埋設されるが、Pバスバー20、OutバスTrU22、Nバスバー21の各接続端子部と、端子台69から引き出された信号ピン37は樹脂ケース34の外側に露出している。
The three semiconductor devices 70 are arranged in a line, and the peripheral portion and the upper surface side of these semiconductor devices 70 are covered with the resin case 34.
The resin case 34 is first integrated with the semiconductor device 70 and then potted in the frame so as to cover the upper part of each semiconductor device 70. For this reason, although the upper part of each semiconductor device 70 is embedded in the podding part of the resin case 34, the connection terminal parts of the P bus bar 20, the Out bus TrU 22, and the N bus bar 21 and the signal pins drawn from the terminal block 69. 37 is exposed to the outside of the resin case 34.

流路ケース41は、半導体ユニット32の樹脂ケース34の下面に結合されて、樹脂ケース34との間に冷却媒体の流路を形成するものであり、上面の略中央部には、各ヒートシンク31のフィン40を受容する凹部42が形成されている。また、流路ケース41の長手方向の一端には、図4に示すように、凹部42内に冷媒を導入するための導入管52が接続され、長手方向の他端には凹部42から冷媒を排出するための排出管53が接続されている。
流路ケース41の上面には樹脂ケース34が重合され、その状態で樹脂ケース34と流路ケース41がボルト50によって締結固定されている。また、樹脂ケース34と流路ケース41の間には環状のシール部材47が介装されている。
The flow path case 41 is coupled to the lower surface of the resin case 34 of the semiconductor unit 32 and forms a flow path for the cooling medium between the resin case 34. A recess 42 for receiving the fin 40 is formed. Further, as shown in FIG. 4, an introduction pipe 52 for introducing a refrigerant into the recess 42 is connected to one end in the longitudinal direction of the flow path case 41, and the coolant is supplied from the recess 42 to the other end in the longitudinal direction. A discharge pipe 53 for discharging is connected.
A resin case 34 is superposed on the upper surface of the flow path case 41, and the resin case 34 and the flow path case 41 are fastened and fixed by bolts 50 in this state. An annular seal member 47 is interposed between the resin case 34 and the flow path case 41.

図6は、一つの半導体装置70を上面側から見たものであり、図7は、半導体装置70の側面を示し、図8は、図6のB−B断面に対応する接続片21a(Nバスバー21)の断面を示している。
これらの図に示すように、各接続片22a,21aの湾曲部38は、円弧状断面が接続片22a,21aの幅方向に亘って形成されたものであるが、その断面の円弧の半径はヒートシンク31の中心(対角線の交点)側に向かって連続的に増大するようになっている。したがって、各接続片22a,21aの平坦な一般面と湾曲部38の間の二つの境界線L1,L2(屈曲境界線)は、ヒートシンク31の中心側に向かって離間幅が広がっている。この実施形態においては、各接続片22a,21aに設けられた湾曲部38、若しくは、湾曲部38の両縁の境界線L1,L2部分が撓み許容部を構成している。
6 shows one semiconductor device 70 as viewed from the upper surface side, FIG. 7 shows a side surface of the semiconductor device 70, and FIG. 8 shows a connection piece 21a (N) corresponding to the BB cross section of FIG. A cross section of the bus bar 21) is shown.
As shown in these drawings, the curved portion 38 of each connection piece 22a, 21a has an arc-shaped cross section formed over the width direction of the connection piece 22a, 21a. The heat sink 31 continuously increases toward the center (intersection of diagonal lines). Therefore, the two boundary lines L 1 and L 2 (bending boundary lines) between the flat general surfaces of the connection pieces 22 a and 21 a and the curved portion 38 are widened toward the center side of the heat sink 31. In this embodiment, the curved portions 38 provided on the connection pieces 22a and 21a, or the boundary lines L1 and L2 at both edges of the curved portions 38 constitute a bending allowance portion.

各半導体装置70においては、アルミニウム材料から成るヒートシンク31の上面に、アルミニウムよりも線膨張係数の小さい窒化アルミの絶縁層44が一体に設けられているため、トランジスタUH,ULの発熱時に線膨張係数の差によってヒートシンク31と絶縁層44に撓み変形が生じる可能性がある。そして、ヒートシンク31の上面と、その上面に取り付けられている絶縁層44は正方形状に形成されているため、ヒートシンク31と絶縁層44には、ヒートシンク31の中心からの離間距離の長い対角線方向に大きな撓み変形(反り変形)を生じ易くなる。   In each semiconductor device 70, since the insulating layer 44 of aluminum nitride having a smaller linear expansion coefficient than aluminum is integrally provided on the upper surface of the heat sink 31 made of an aluminum material, the linear expansion coefficient is generated when the transistors UH and UL generate heat. Due to this difference, the heat sink 31 and the insulating layer 44 may be bent and deformed. Since the upper surface of the heat sink 31 and the insulating layer 44 attached to the upper surface are formed in a square shape, the heat sink 31 and the insulating layer 44 are arranged in a diagonal direction with a long separation distance from the center of the heat sink 31. Large bending deformation (warp deformation) is likely to occur.

パワーモジュール30の各半導体装置70は、ヒートシンク31上に絶縁層44とベース電極45,46を介して設置されたトランジスUH,ULとダイオードDUH,DULの上部にOutバスTrU22とNバスバー21の接続片22a,21aが接合されているが、各接続片22a,21aには、円弧の半径がヒートシンク31の中心側に向かって連続的に増大するように湾曲部38が設けられているため、トランジスタUL,ULの発熱によってヒートシンク31と絶縁層44が対角線方向に大きく撓み変形すると、各接続片22a,21aが湾曲部38の両縁の境界線L1,L2に倣って容易に変形するようになる。
したがって、接続片22a,21aがヒートシンク31と絶縁層44に追従して容易に撓み変形することから、トランジスUH,ULとダイオードDUH,DULには大きな応力が作用しなくなる。よって、この半導体装置70においては、接続片の22a,21aの形状の工夫によってダイオードDUH,DULやトランジスタUH,ULの劣化を未然に防止することができる。
Each semiconductor device 70 of the power module 30 has a connection between the Out bus TrU22 and the N bus bar 21 above the transistors UH, UL and diodes DUH, DUL installed on the heat sink 31 via the insulating layer 44 and base electrodes 45, 46. The pieces 22a and 21a are joined, but each connecting piece 22a and 21a is provided with a curved portion 38 so that the radius of the arc continuously increases toward the center side of the heat sink 31, so that the transistor When the heat sink 31 and the insulating layer 44 are greatly bent and deformed in the diagonal direction due to heat generated by UL and UL, the connection pieces 22a and 21a are easily deformed following the boundary lines L1 and L2 of both edges of the curved portion 38. .
Therefore, since the connecting pieces 22a and 21a are easily bent and deformed following the heat sink 31 and the insulating layer 44, a large stress does not act on the transistors UH and UL and the diodes DUH and DUL. Therefore, in the semiconductor device 70, deterioration of the diodes DUH and DUL and the transistors UH and UL can be prevented beforehand by devising the shapes of the connection pieces 22a and 21a.

なお、この発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の設計変更が可能である。   In addition, this invention is not limited to said embodiment, A various design change is possible in the range which does not deviate from the summary.

3…バッテリ(直流電源)
4…モータ(交流機器)
20…Pバスバー(第1の導体)
21…Nバスバー(第2の導体)
22…OutバスTrU(第3の導体)
21a,22a…接続片
31…ヒートシンク
38…湾曲部
44…絶縁層
70…半導体装置
UH…ハイ側のトランジスタ(正極側パワー半導体素子)
UL…ロー側のトランジスタ(負極側パワー半導体素子)
DUH…ハイ側のダイオード(正極側パワー半導体素子)
DUL…ロー側のダイオード(負極側パワー半導体素子)
L1,L2…境界線(屈曲境界線)
3 ... Battery (DC power supply)
4 ... Motor (AC equipment)
20 ... P bus bar (first conductor)
21 ... N bus bar (second conductor)
22 ... Out bus TrU (third conductor)
21a, 22a ... connecting piece 31 ... heat sink 38 ... curved portion 44 ... insulating layer 70 ... semiconductor device UH ... high side transistor (positive power semiconductor element)
UL ... Low-side transistor (negative-side power semiconductor element)
DUH: High-side diode (positive-side power semiconductor element)
DUL ... Low side diode (negative power semiconductor element)
L1, L2 ... boundary line (bending boundary line)

Claims (2)

正極側パワー半導体素子と負極側パワー半導体素子が、略正方形状のヒートシンクの上面に当該ヒートシンクと線膨張係数の異なる絶縁層を介して並列に配置され、
前記正極側パワー半導体素子のコレクタ電極部が第1の導体を介して直流電源の正極に電気的に接続される一方で、
前記負極側パワー半導体素子のエミッタ電極部が第2の導体を介して前記直流電源の負極に電気的に接続され、
前記正極側パワー半導体素子のエミッタ電極部と前記負極側パワー半導体素子のコレクタ電極部が第3の導体を介して交流機器に電気的に接続されている半導体装置であって、
前記第1,第2,第3の導体のうちの少なくとも一つに平板状の接続片が設けられるとともに、この接続片が前記正極側パワー半導体素子と負極側パワー半導体素子の一方の上面に重合固定され、
前記接続片には、前記ヒートシンクの中心側に向かって離間幅の広がる一対の屈曲境界線が設けられ、これらの屈曲境界線によって、前記ヒートシンクの対角線方向の当該接続片の撓み変形を容易にする撓み許容部が構成されていることを特徴とする半導体装置。
The positive power semiconductor element and the negative power semiconductor element are arranged in parallel on the upper surface of the substantially square heat sink via an insulating layer having a different linear expansion coefficient from the heat sink.
While the collector electrode portion of the positive power semiconductor element is electrically connected to the positive electrode of the DC power source through the first conductor,
An emitter electrode portion of the negative power semiconductor element is electrically connected to a negative electrode of the DC power source via a second conductor;
A semiconductor device in which the emitter electrode part of the positive power semiconductor element and the collector electrode part of the negative power semiconductor element are electrically connected to an AC device via a third conductor;
A flat connection piece is provided on at least one of the first, second, and third conductors, and the connection piece is superimposed on one upper surface of the positive power semiconductor element and the negative power semiconductor element. Fixed,
The connection piece is provided with a pair of bent boundary lines whose separation width is widened toward the center side of the heat sink, and these bent boundary lines facilitate bending deformation of the connection piece in the diagonal direction of the heat sink. A semiconductor device comprising a bending allowance portion .
前記接続片には、前記ヒートシンクの中心側に向かって断面の半径が連続的に増大する湾曲部が設けられ、この湾曲部によって前記撓み許容部が構成されていることを特徴とする請求項に記載の半導体装置。 Claim 1, the connecting piece, the curved portion is provided radially cross-section toward the center side of the heat sink increases continuously, permitting portion bending said by the curved portion is characterized by being composed A semiconductor device according to 1.
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JP2004349300A (en) * 2003-05-20 2004-12-09 Toshiba Corp Semiconductor device and its manufacturing method
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