JP5196567B2 - 演算装置、復号化装置およびメモリ制御方法ならびにプログラム - Google Patents

Description

本発明は、演算装置、復号化装置およびメモリ制御方法ならびにプログラムに関する。

デジタル通信システムでは、伝送路において生じる誤りを訂正する誤り訂正符号が用いられている。特に、移動通信システムでは、フェージングの影響により電波強度が激しく変動して誤りが生じ易い。このため、誤り訂正符号には高い訂正能力が要求される。

そのような誤り訂正符号の一つであるビタビ（Ｖｉｔｅｒｂｉ）復号化は畳み込み符号に対する復号法であり、最も一般的な誤り訂正方法の一つとして知られている。ビタビ復号は最尤系列推定(Maximum Likelihood Sequence Estimation)復号法であり、尤もらしい状態の遷移を辿ること（トレースバック）で復号結果を得る。なお、最尤系列推定を使用した場合、シンボル系列が長くなると演算量が膨大となるため、ビタビ復号化では、Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｉｎｇ（動的計画法）を応用することで演算量をシンボル長に比例するように工夫している。復号化結果が正しいか否かの判定はＣＲＣ(Cyclic Redundancy Check)などの誤り検出方法を用いる。これにより、判定結果が誤りであれば通信システムはデータの再送を要求する。

このように、通信システムにおいては、誤り訂正符号化と誤り検出法とは一対として使用されている。例えば、第３世代の移動通信方式であるＷ−ＣＤＭＡ(Wideband Code Division Multiple Access)やＣＤＭＡ−２０００で誤り訂正符号化と誤り検出が使用されている。

また、３ＧＰＰ(Third Generation
Partnership Project)−ＬＴＥ(Long Time Evolution)では、繰り返し復号化により訂正能力が向上するＴａｉｌ−ｂｉｔｉｎｇ方式の畳み込み符号が採用されている（非特許文献１参照）。この方式は、繰り返し回数が性能に影響を与えるため、全体の復号化処理時間においては、繰り返し処理に要する処理時間の短縮が必要となっている。

繰り返し処理とは、主にパスメトリックを計算するＡＣＳ(Add-Compare-Select:加算−比較−選択)演算処理である。ビタビ復号では受信したデータ順にＡＣＳ演算処理が行われ、その後、トレースバック処理、復号化データのＣＲＣ演算処理が順番に行われている。なお、ＡＣＳ演算処理の各時点で仮定される送信データと受信データとの相関距離をブランチメトリックという。また、ある時点の符号化器の記憶素子の状態(ステート)から異なる時点のあるステートに至るブランチメトリックの和をパスメトリックという。さらにパスメトリックの尤度からブランチを選択することによって得られる経路の情報をパス選択情報という。

例えば、特許文献１による提案では、ビタビ復号化のＡＣＳ演算処理において、パスメトリックメモリを２面用意している。すなわち、パスメトリックの読出側と書込側としてそれぞれのメモリを１時点ずつ交互に使用している。また、特許文献１による提案では、１時点分のパスメトリックの演算処理を６４サイクルかけて行っている。一方、ターボ復号化回路などでは１時点で処理すべきパスメトリック演算処理数が少ないため、パスメトリックの格納にレジスタを用いた１サイクルで１時点分のパスメトリックを求めていくものもある。

特許第３６７７２５７号 ３ＧＰＰ ＴＳ ３６．２１２ Ｖ８．３．０ ｐｐ．１１−１２

Ｔａｉｌ−ｂｉｔｉｎｇ方式の畳み込み符号のように復号化におけるＡＣＳ演算処理の繰り返し処理回数が性能に大きく影響する場合は、従来のビタビ復号化回路のように１時点分の演算処理に多くの処理サイクルがかかると十分な性能を出すことができない。そのため、ＡＣＳ演算処理の並列数を増やし、１時点分の演算処理を高速化する必要がある。また、この場合には、１サイクルで多数のパスメトリック結果が算出されるため、その保持領域としてはメモリではなくレジスタが必要となる。

しかし、非特許文献１の畳み込み符号化を例にとれば、ビタビ復号化における状態数は６４である。もし、ターボ復号化回路と同様に１時点分の演算処理を１サイクルで行うとすると６４状態分のパスメトリック演算処理を行わなければならない。このため、多くの演算器が必要となってしまう。そのため、回路規模や処理時間が許容できる範囲で１時点分の演算処理を２サイクル以上に分けて行うことが考えられる。

上述したように、１時点分のパスメトリック演算処理を２サイクル以上に分けて行う場合において、１サイクルで２状態の演算を行う場合を考える。この場合には、例えば、Ｎ時点の状態１のパスメトリックはＮ＋１時点の状態２の演算処理に必要である。よって、Ｎ＋１時点の状態１のパスメトリック演算処理の結果をそのままＮ時点の状態１が保持されている領域に上書きすると、Ｎ＋１時点の状態２の演算処理が行えなくなる。そのため、各状態のパスメトリックを保持するレジスタ群が２つ必要になる。

この問題点を図１６〜図２２を参照して分り易く説明する。図１６に示すように、初期状態では、読出側レジスタ群１００にＮ時点におけるグループＡ、Ｂを表すデータ０〜７、８〜１５が格納されている。また、演算開始前の初期状態では、Ｎ＋１時点におけるグループＣ、Ｄを表すデータが格納される予定の書込側レジスタ群１０１には何も格納されていない。なお、図中のＢＭＣは、ブランチメトリック演算器１０２であり、ＰＭＣは、パスメトリック演算器１０３である。

また、個々のデータ０〜７、８〜１５は１６個の状態のパスメトリック値を表している。これに対し、図中のグループＡ、Ｂは、説明の便宜上、これらのデータ０〜７、８〜１５の８ずつの状態をまとめて称したものである。また、後述するグループＣ、Ｄについても同様である。なお、レジスタ群１００、１０１の内部の数字のうち「♯」が付与されている数字は、パスメトリック演算処理済みのデータを表している。また、「♯」が付与されていない数字は、パスメトリック演算処理前のデータを表している。

ここで、図１６に示す状況を説明すると、ブランチメトリックについては、ブランチメトリック演算器１０２によって、既に演算処理が完了している。そして、ブランチメトリック演算器１０２は、ブランチメトリックの演算結果をパスメトリック演算器１０３に伝達している。また、Ｎ時点目のパスメトリックのデータは、読出側レジスタ群１００に格納されている。これからパスメトリック演算器１０３によってＮ＋１時点の状態に至るブランチメトリックの和であるパスメトリックが演算される。

次に、図１７に示すように、１サイクル目のステップＳ１０で、グループＡの一部のデータ“０”、“２”、“４”、“６”、グループＢの一部のデータ“８”、“１０”、“１２”、“１４”がそれぞれ読出側レジスタ群１００から読み出される。

次に、図１８に示すように、１サイクル目のステップＳ１１で、パスメトリック演算器１０３によりパスメトリック演算処理が行われる。

次に、図１９に示すように、１サイクル目のステップＳ１２で、パスメトリック演算器１０３によりパスメトリック演算処理が行われた演算後のグループＣの一部のデータ“♯０”、“♯１”、“♯４”、“♯５”、グループＤの一部のデータ“♯８”、“♯９”、“♯１２”、“♯１３”が書込側レジスタ群１０１にそれぞれ格納される。

次に、図２０に示すように、２サイクル目のステップＳ１３で、グループＡの残りのデータ“１”、“３”、“５”、“７”、グループＢの残りのデータ“９”、“１１”、“１３”、“１５”がそれぞれ読出側レジスタ群１００から読み出される。

次に、図２１に示すように、２サイクル目のステップＳ１４で、パスメトリック演算器１０３によりパスメトリック演算処理が行われる。

次に、図２２に示すように、２サイクル目のステップＳ１５で、パスメトリック演算器１０３によりパスメトリック演算処理が行われた演算後のグループＣの残りのデータ“♯２”、“♯３”、“♯６”、“♯７”、グループＤの残りのデータ“♯１０”、“♯１１”、“♯１４”、“♯１５”が書込側レジスタ群１０１にそれぞれ格納される。

さらに、図２２に示すように、書込側レジスタ群１０１にデータが揃ったことで、読出側レジスタと書込側レジスタとを切替えることにより、ブランチメトリック演算器１０２、パスメトリック演算器１０３は、続いて、Ｎ＋２時点の状態Ｅ、Ｆ（不図示）の演算を行うことができる。

このように、従来は、書込側レジスタ群１０１にデータを取得した後、読出側と書込側とを切り替えて使用していたため、必ず２つ以上のレジスタ群が必要である。

本発明は、このような背景の下に行われたものであって、演算処理に用いるレジスタなどの記憶領域を削減することができる演算装置、復号化装置およびメモリ制御方法ならびにプログラムを提供することを目的とする。

本発明の演算装置は、複数の演算前データが複数の所定の領域にそれぞれ格納されるメモリと、このメモリから読み出された演算前データを演算処理した演算後データをメモリの複数の所定の領域にそれぞれ格納する制御手段と、を備えるものである。

本発明の復号化装置は、ビタビ復号化処理におけるＮ（Ｎは０以上の整数）時点の状態を表す複数のデータが複数の所定の領域にそれぞれ格納されるメモリと、このメモリから読み出されたＮ時点の状態を表す複数のデータに対して所定の演算処理を施したＮ＋１時点またはＮ−１時点の状態を表す複数のデータをメモリの複数の所定の領域にそれぞれ格納する制御手段と、を備えるものである。

本発明のメモリ制御方法は、演算装置が行うメモリ制御方法において、複数の演算前データがそれぞれ複数の所定の領域に格納されるメモリから読み出された演算前データを演算処理した演算後データを、メモリの複数の所定の領域にそれぞれ格納するステップを有するものである。

本発明のプログラムは、情報処理装置にインストールすることにより、その情報処理装置に、本発明の演算装置の機能を実現するものである。

本発明によれば、演算処理に用いるレジスタなどの記憶領域を削減することができる。

（本発明の実施の形態に係る復号化装置の構成の説明）
本発明の実施の形態に係る符号化装置および復号化装置を、図を参照しながら説明すると共に、それぞれ基地局１およびユーザ端末２として説明する。まず、基地局１およびユーザ端末２の構成について図１を参照しながら説明する。図１は、基地局１およびユーザ端末２の構成図である。なお、ユーザ端末２が演算装置となる。

基地局１は、符号化部１０、変調部１１、Ｄ／Ａ変換部１２、送信アンテナ１３などにより構成される。ユーザ端末２は、受信アンテナ２０、Ａ／Ｄ変換部２１、復調部２２、復号化部２３などにより構成される。

基地局１では、例えば、まず基地局１のＣＰＵ(Central Processing Unit)（不図示）が送信したいデータを情報ビットとして符号化部１０に入力する。符号化部１０は、入力された情報ビットに対し、ＣＲＣ付加や畳み込み符号化を施す。変調部１１は、入力された符号化データを変調し、変調後のデータである送信データをＤ／Ａ変換部１２に出力する。Ｄ／Ａ変換部１２は、変調部１１が出力した送信データをデジタル信号からアナログ信号に変換する。そしてアナログ信号に変換された送信データは、送信アンテナ１３を介して送信される。

ユーザ端末２は、受信アンテナ２０を介して送信アンテナ１３から送信されたデータを受信する。ただし、受信アンテナ２０が受信したデータは、送信アンテナ１３から出力された後、空間を伝播する際のノイズの影響を受けていることに留意する必要がある。

受信アンテナ２０が受信したデータはＡ／Ｄ変換部２１に入力される。Ａ／Ｄ変換部２１は、入力されたデータをアナログ信号からデジタル信号に変換する。Ａ／Ｄ変換部２１は、変換後のデジタル信号を復調部２２に出力する。そして、復調部２２は、Ａ／Ｄ変換部２１が出力したデータを復調する。

復調部２２は、復調して得た受信データを復号化部２３に出力する。復号化部２３は、入力された受信データに対して誤り訂正復号化を行う。その結果得られる復号化データを使用して後段のＣＰＵ（不図示）などの処理回路が所定の処理を実施する。

図２は復号化部２３を図示したものである。復号化部２３は受信データを格納する受信データメモリ３０、ＡＣＳ演算処理を行うための制御手段であるＡＣＳ演算部３１、パス情報から復号化データを取得するトレース部３２、復号化データからＣＲＣ演算を行い、復号化データの誤り検出を行うＣＲＣ演算部３３、ＡＣＳ演算部３１のパスメトリックを格納するパスメトリック格納メモリ３４、ＡＣＳ演算部３１のパス選択情報を格納するパス情報格納メモリ３５、ＣＲＣ演算部３３による誤り訂正が完了した復号化データを格納する復号化データ格納メモリ３６を有する。この復号化部２３の各部の制御は、復号化部２３の図示しない制御部またはユーザ端末２内の図示しない制御部が行う。

なお、メモリとして記載してあるブロックを別の記憶媒体、例えば、フリップフロップ等で代用してもよい。パスメトリック格納メモリ３４は各ステート（各状態）の１時点分のパスメトリックを保持できる。パス情報格納メモリ３５は各ステートのＮ時点分のパス選択情報を保持できる。また、復号化データ格納メモリ３６もＮビットの復号化データを保持できる。

ＡＣＳ演算部３１は、ＡＣＳ演算処理を時系列的にデータの順方向から行う。トレース部３２は、ＡＣＳ演算部３１のＡＣＳ演算処理の結果得られるパス情報を時系列的に逆方向に読み出すトレースバック処理を行う。さらに、ＣＲＣ演算部３３は、トレース部３２のトレースバック処理が完了したら復号化データのＣＲＣ演算処理を行う。

図３はＡＣＳ演算部３１の構成をきわめて簡略化して示す図である。ＡＣＳ演算部３１は、図３に示すように、ＡＣＳ演算処理を行うためのブランチメトリック演算器５０およびパスメトリック演算器５１により構成される。図３の例では、レジスタ群４０は、パスメトリック格納メモリ３４に相当し、Ｎ時点におけるグループＡを表すデータ０〜７、グループＢを表すデータ８〜１５が格納されている。

（復号化部２３の動作の説明）
次に、図２の復号化部２３の動作について図３〜図１２を参照して説明する。前提としてビタビ復号化ではＮビットのデータに対してＮ時点分の計算を行い、復号化データを出力するものとする。

まず、受信した合計Ｎ時点分、すなわち０時点からＮ−１時点までのデータが受信データメモリ３０に格納される。これを受けて復号化部２３はパスメトリック格納メモリ３４を初期化してＡＣＳ演算部３１を起動する。ＡＣＳ演算部３１は受信データを０時点目から読み出し、ブランチメトリックを演算すると共に、パスメトリック格納メモリ３４からパスメトリックを読み出してＡＣＳ演算処理を行う。ＡＣＳ演算処理の結果、０時点でのパスメトリックとパス選択情報が得られ、それぞれパスメトリック格納メモリ３４とパス情報格納メモリ３５に格納される。

続いて、ＡＣＳ演算部３１は１時点目の受信データを読み出しブランチメトリックを演算すると共に、０時点目のパスメトリックを読み出し、ＡＣＳ演算処理を行う。そして得られた１時点目でのパスメトリックとパス選択情報を格納する。このとき０時点目のパスメトリックは１時点目のパスメトリックで上書きされる。同様の処理をＮ−１時点まで行うことで、合計Ｎ時点分のパス選択情報が生成される。

ここで、図３に示す演算開始前の状況を説明すると、ブランチメトリックについては、ブランチメトリック演算器５０によって、既に演算処理が完了している。そして、ブランチメトリック演算器５０は、ブランチメトリックの演算結果をパスメトリック演算器５１に伝達している。また、レジスタ群４０（図２のパスメトリック格納メモリ３４に相当）にはＮ時点目のパスメトリックのデータが格納されている。これからパスメトリック演算器５１によってＮ＋１時点の状態に至るブランチメトリックの和であるパスメトリックが演算される。

次に、図４に示すように、１サイクル目のステップＳ１で、グループＡの一部のデータ“０”、“２”、“４”、“６”、グループＢの一部のデータ“８”、“１０”、“１２”、“１４”がそれぞれレジスタ群４０から読み出される。

次に、図５に示すように、１サイクル目のステップＳ２で、パスメトリック演算器５１によりパスメトリック演算処理が行われる。これにより、図６に示すように、１サイクル目のステップＳ３で、パスメトリック演算器５１からはＮ＋１時点におけるグループＣ、Ｄの一部のデータ“♯０”、“♯１”、“♯４”、“♯５”、“♯８”、“♯９”、“♯１２”、“♯１３”が出力される。

次に、図７に示すように、１サイクル目のステップＳ４で、レジスタ群４０においてデータが読み出されて空となった領域に、Ｎ＋１時点におけるグループＣの一部のデータ“♯０”、“♯１”、“♯４”、“♯５”、“♯８”、“♯９”、“♯１２”、“♯１３”を順次格納する。なお、これらのデータは、レジスタ群４０において格納されるべき所定の位置が予め決められている。しかしながら、この時点（ステップＳ４）においては、これらのデータが格納されるべき所定の位置は無視して格納することとする。

次に、図８に示すように、２サイクル目のステップＳ５で、グループＡの残りのデータ“１”、“３”、“５”、“７”、グループＢの残りのデータ“９”、“１１”、“１３”、“１５”がそれぞれレジスタ群４０から読み出される。

次に、図９に示すように、２サイクル目のステップＳ６で、パスメトリック演算器５１によりパスメトリック演算処理が行われる。これにより、図１０に示すように、２サイクル目のステップＳ７で、パスメトリック演算器５１からはＮ＋１時点におけるグループＣ、Ｄの残りのデータ“♯２”、“♯３”、“♯６”、“♯７”、“♯１０”、“♯１１”、“♯１４”、“♯１５”が出力される。

次に、図１１に示すように、２サイクル目のステップＳ８で、レジスタ群４０においてデータが読み出されて空となった領域に、先ほど所定の位置を無視して格納してあるデータ“♯０”、“♯１”、“♯４”、“♯５”、“♯８”、“♯９”、“♯１２”、“♯１３”を所定の位置になるように再配置する。図１１の例では、データ♯１、♯５、♯９、♯１３がそれぞれ１つずつ図面の上方向にシフトしている。また、これにより、次に格納されるデータの所定の位置を確保することができる。なお、ステップＳ８の処理は、ステップＳ７の処理と並列に行われてもよい。

次に、図１２に示すように、２サイクル目のステップＳ９で、レジスタ群４０においてデータが読み出されて空となると共に、１サイクル目のデータの再配置によってできた領域に、Ｎ＋１時点におけるグループＣ、Ｄの残りのデータ“♯２”、“♯３”、“♯６”、“♯７”、“♯１０”、“♯１１”、“♯１４”、“♯１５”を順次格納する。なお、ステップＳ９の処理は、ステップＳ７、Ｓ８の処理と並列に行われてもよい。

このようにして、１つのレジスタ群４０を用いているにも関わらず、Ｎ時点のグループＡ、ＢのデータとＮ＋１時点のグループＣ、Ｄのデータを時分割的に共に格納することができる。

以上のようにして、合計Ｎ時点分のパス選択情報が生成されると、ＡＣＳ演算部３１は、パスメトリック格納メモリ３５の中で最も尤度の高いパスメトリックを持つＮ−１時点目のステートを選択する。続いて、復号化部２３は、トレース部３２を起動する。トレース部３２は、初期ステートの下位１ビットを復号化されたデータとして取得し、復号化データ格納メモリ３６にそのデータを格納すると共に、パス情報格納メモリ３５からＮ−１時点目のパス選択情報を取得する。

続いて、トレース部３２は、初期ステートの最上位ビットにパス選択情報を連結し、１ビット右シフトしたものを次ステートとする。Ｎ−２時点でも同様にステートの下位１ビットを復号化されたデータとして取得し、復号化データ格納メモリ３６にそのデータを格納すると共に、パス情報格納メモリ３５からＮ−２時点目のパス選択情報を取得する。同様の処理を０時点まで行う。全時点分のデータを取得した後、ＣＲＣ演算部３３は、取得された復号化データを入力としてＣＲＣ演算を開始する。ＣＲＣ演算部３３は、情報ビット分のデータが入力された時点でＣＲＣ演算を終了する。

以上の動作によりＮビットの復号化データと演算されたＣＲＣ、復号化されたＣＲＣが得られる。演算されたＣＲＣと復号化されたＣＲＣの排他的論理和をとった結果がオールゼロであれば比較結果が一致したとして復号化完了となる。また、もし、演算されたＣＲＣと復号化されたＣＲＣの排他的論理和をとった結果がオールゼロとならなかった場合は復号化未了として、現在のパスメトリックを引き継いでＡＣＳ演算処理、トレースバック処理、ＣＲＣ演算処理を繰り返し行う。

なお、前述したように、トレース部３２、ＣＲＣ演算部３３が処理を実行している間もＡＣＳ演算部３１はパスメトリック格納メモリ３４に格納されているパスメトリックと受信データを用いて再度０時点のものからＡＣＳ演算処理を行い、パス情報を更新してもよい。

（復号化部２３の実態構成の説明）
次に、復号化部２３の実態構成を図１３を参照して説明する。図１３には、２系統のブランチメトリック演算器５０Ａ、パスメトリック演算器５１Ａが図示されている。これは説明を分り易くするためであり、実際には、ブランチメトリック演算器５０Ａ、パスメトリック演算器５１Ａはそれぞれ１系統ずつしかない。また、レジスタ群４０Ａ（左）、４０Ａ（中）、４０Ａ（右）が複数図示されている。これも説明を分り易くするためであり、実際には、レジスタ群４０Ａは１系統しかない。また、説明を分り易くするために架空のレジスタ群６０を図示した。

基地局１の符号化部１０における畳み込み符号化器は、非特許文献１に記載の回路を採用している。また、１サイクルに３２状態のパスメトリックを計算するものと仮定している。すなわち、６４状態の計算には２サイクルを要する。ブランチメトリック演算器５０Ａは、各時点の入力からブランチメトリックを算出する。パスメトリック演算器５１Ａは、ＡＣＳ（加算・比較・選択）処理によって次時点のパスメトリックを算出する。レジスタ群４０Ａは、６４状態分の領域を有する。また、レジスタ群４０の内部の数字のうち「♯」が付与されている数字は、パスメトリック演算処理済みのデータを表している。また、「♯」が付与されていない数字は、パスメトリック演算処理前のデータを表している。なお、本例では、１時点分の演算を２サイクルに分けたが、１サイクルで計算する状態が２の累乗であれば、同様の構成により、レジスタ群の数を削減することができる。

（復号化部２３の実態構成における動作の説明）
次に、復号化部２３の実態構成における動作を図１３を参照して説明する。なお、処理は図面の左から右に流れるように描画してある。図１３の構成では、ＡＣＳ演算部３１は、１サイクルで３２状態のパスメトリックを計算する。１サイクル目ではレジスタ群４０Ａ（左）において実線矢印が付された領域からデータを読み出してパスメトリックを計算する。すなわち、１サイクル目においてレジスタ群４０Ａ（左）から読み出されるデータは、０、２、４、６、８、１０、１２、１４、１７、１９、２１、２３、２５、２７、２９、３１、３２、３４、３６、３８、４０、４２、４４、４６、４９、５１、５３、５５、５７、５９、６１、６３である。また、２サイクル目ではレジスタ群４０Ａ（中）において点線矢印が付された領域からデータを読み出してパスメトリックを計算する。すなわち、２サイクル目においてレジスタ群４０Ａ（中）から読み出されるデータは、１、３、５、７、９、１１、１３、１５、１６、１８、２０、２２、２４、２６、２８、３０、３３、３５、３７、３９、４１、４３、４５、４７、５０、５２、５４、５６、５８、６０、６２である。

まず、１サイクル目ではレジスタ群４０Ａ（左）の実線矢印が付された領域からデータが読み出され、そこから算出できる各状態のパスメトリックがパスメトリック演算器５１Ａによって計算される。パスメトリック演算器５１Ａによって計算されたパスメトリックは、本来、架空のレジスタ群６０の所定の領域に格納されるべきデータである。しかし、例えば、架空のレジスタ群６０の上から２番目の領域に格納されているデータ♯１を実際のレジスタ群４０Ａ（左）に格納しようとすると、そこには、未だ読み出されていないデータ１が存在する。よって、架空のレジスタ群６０の上から２番目の領域に格納されているデータ♯１を実際のレジスタ群４０Ａ（左）の上から２番目に格納することはできない。

ＡＣＳ演算部３１では、このようなときに、１サイクル目でデータが読み出されたレジスタ群４０Ａ（左）の空領域にパスメトリック演算器５１Ａから出力されるデータを格納する。この状態がレジスタ群４０Ａ（中）に描かれた状態である。

続いて、ＡＣＳ演算部３１は、２サイクル目で残りの３２状態のパスメトリックを計算する。２サイクル目ではレジスタ群４０Ａ（中）において点線矢印が付された領域からデータが読み出され、そこから算出できる各状態のパスメトリックがパスメトリック演算器５１Ａによって計算される。この処理と並行して、または、この処理の後に、ＡＣＳ演算部３１は、レジスタ群４０Ａ（中）において、２サイクル目で読み出されたデータの格納領域が空となったことを受けて１サイクル目にパスメトリック演算器５１Ａによって出力されたデータの再配置を行う。

すなわち、１サイクル目にパスメトリック演算器５１Ａから出力されたデータは、その本来の所定の格納位置を無視してレジスタ群４０Ａ（中）に格納されている。そこで、ＡＣＳ演算部３１は、２サイクル目にレジスタ群４０Ａ（中）からデータが読み出されることによって空きとなった領域に対し、１サイクル目にパスメトリック演算器５１Ａから出力されたデータの再配置を行う。これにより、１サイクル目にパスメトリック演算器５１Ａから出力されたデータはレジスタ群４０Ａ（右）に示すように、本来の所定の格納位置に格納される。

また、このように、ＡＣＳ演算部３１が１サイクル目にパスメトリック演算器５１Ａから出力されたデータの再配置を行うことにより、ＡＣＳ演算部３１は、レジスタ群４０Ａ（右）において、２サイクル目にパスメトリック演算器５１Ａから出力されるデータの所定の格納位置を確保することにもなる。

（復号化部２３の他の構成例（復号化部２３Ａ）の説明）
次に、図１に示す復号化部２３の他の構成例を復号化部２３Ａとして図１４を参照しながら説明する。図１３の例は、順方向のＡＣＳ演算処理を例として挙げ、その場合のパスメトリックの更新方法について説明した。その他に、逆方向のＡＣＳ演算処理においても同様に構成することができる。

逆方向のＡＣＳ演算処理を実現するためには、図１４に示すように、図２に示す構成におけるＡＣＳ演算部３１を逆ＡＣＳ演算部３１Ａに置き換える。また、図２におけるトレース部３２もトレース方向が逆になる逆トレース部３２Ａに置き換える。これにより、図２の例では、トレース部３２から復号化データ格納メモリ３６に向かっていたデータの流れを示す矢印が、図１４の例では、逆トレース部３２ＡからＣＲＣ演算部３３に向かっている。

（復号化部２３Ａの実態構成における動作の説明）
次に、復号化部２３Ａの実態構成における動作を図１５を参照して説明する。図１５は、逆方向のＡＣＳ演算処理の場合の各時点のパスメトリック保持の様子を示すものである。動作は、図１３の例と同様であるが各サイクルで計算される状態の組合せが異なる。

前記の前提と同様にビタビ復号化ではＮビットのデータに対してＮ時点分の計算を行い、復号化データを出力するものとする。まず、受信した合計Ｎ時点分、すなわち０時点からＮ−１時点までのデータが受信データメモリ３０に格納される。これを受けて復号化部２３Ａはパスメトリック格納メモリ３４を初期化して逆ＡＣＳ演算部３１Ａを起動する。逆ＡＣＳ演算部３１Ａは受信データをＮ−１時点目（最終時点目）から読み出し、ブランチメトリックを演算すると共に、パスメトリック格納メモリ３４からパスメトリックを読み出して逆ＡＣＳ演算処理を行う。逆ＡＣＳ演算処理の結果、Ｎ−１時点でのパスメトリックとパス選択情報が得られ、それぞれパスメトリック格納メモリ３４とパス情報格納メモリ３５に格納される。

続いて、逆ＡＣＳ演算部３１ＡはＮ−２時点目の受信データを読み出しブランチメトリックを演算すると共に、Ｎ−１時点目のパスメトリックを読み出し、逆ＡＣＳ演算処理を行う。そして得られたＮ−２時点でのパスメトリックとパス選択情報を格納する。このときＮ−１時点目のパスメトリックはＮ−２時点目のパスメトリックで上書きされる。同様の処理を０時点まで行うことで、合計Ｎ時点分のパス選択情報が生成される。

合計Ｎ時点分のパス選択情報が生成されると、逆ＡＣＳ演算部３１Ａは、パスメトリック格納メモリ３５の中で最も尤度の高いパスメトリックを持つ０時点目のステートを選択する。続いて、復号化部２３Ａは、逆トレース部３２ＡおよびＣＲＣ演算部３３を起動する。なお、トレース部３２がトレースバックを行うのに対し、逆トレース部３２Ａは、トレースフォワードを行う。逆トレース部３２Ａはパス情報格納メモリ３５から０時点目のパス選択情報を取得し、０時点目における選択された最も尤度の高いパスメトリックを持つステートを始点とする経路（０時点から１時点までの経路）の情報を復号化データとして取得する。ＣＲＣ演算部３３は取得されたデータを入力としてＣＲＣ演算処理を開始すると共に復号化データを復号化データ格納メモリ３６に格納する。

続いて、逆トレース部３２Ａは、０時点目の最尤ステートと０時点目の復号化データから１時点目におけるステートを算出し、１時点目のそのステートのパス情報を復号化データとして取得する。ＣＲＣ演算部３３も同様にデータをＣＲＣ演算部３３の入力としてＣＲＣ演算処理を進める。同様の処理をＮ−１時点まで行う。すなわち、合計Ｎ回の経路選択を行う。ただし、ＣＲＣ演算部３３は情報ビット分のデータが入力された時点でＣＲＣ演算処理を終了する。また、以降の入力データはＣＲＣの部分であるため、別に保持しておき、演算処理は行わない。以上の動作によりＮビットの復号化データと演算されたＣＲＣ、復号化されたＣＲＣが得られる。演算されたＣＲＣと復号化されたＣＲＣの排他的論理和をとった結果がオールゼロであれば比較結果が一致したとして復号化完了となる。また、もし、演算されたＣＲＣと復号化されたＣＲＣの排他的論理和をとった結果がオールゼロとならなかった場合は復号化未了として、現在のパスメトリックを引き継いで逆ＡＣＳ演算処理、トレースフォワード処理、ＣＲＣ演算処理を繰り返し行う。

なお、前述したように、逆トレース部３２Ａ、ＣＲＣ演算部３３が処理を実行している間も逆ＡＣＳ演算部３１Ａはパスメトリック格納メモリ３４に格納されているパスメトリックと受信データを用いて再度Ｎ−１時点のものから逆ＡＣＳ演算処理を行い、パス情報を更新してもよい。

このような逆ＡＣＳ演算処理の場合には、図１５に示すように、図１３と比べて処理の方向が逆方向になる。すなわち、逆ＡＣＳ演算部３１Ａは、１サイクルで３２状態のパスメトリックを計算する。１サイクル目ではレジスタ群４０Ｂ（左）において実線矢印が付された領域からデータを読み出してパスメトリックを計算する。すなわち、１サイクル目においてレジスタ群４０Ｂ（左）から読み出されるデータは、０、１、４、５、８、９、１２、１３、１６、１７、２０、２１、２４、２５、２８、２９、３４、３５、３８、３９、４２、４３、４６、４７、５０、５１、５４、５５、５８、５９、６２、６３である。また、２サイクル目ではレジスタ群４０Ｂ（中）において点線矢印が付された領域からデータを読み出してパスメトリックを計算する。すなわち、２サイクル目においてレジスタ群４０Ｂ（中）から読み出されるデータは、２、３、６、７、１０、１１、１４、１５、１８、１９、２２、２３、２６、２７、３０、３１、３２、３３、３６、３７、４０、４１、４４、４５、４８、４９、５２、５３、５６、５７、６０、６１である。

まず、１サイクル目ではレジスタ群４０Ｂ（左）の実線矢印が付された領域からデータが読み出され、そこから算出できる各状態のパスメトリックがパスメトリック演算器５１Ｂによって計算される。パスメトリック演算器５１Ｂによって計算されたパスメトリックは、本来、架空のレジスタ群６０Ａの所定の領域に格納されるべきデータである。しかし、例えば、架空のレジスタ群６０Ａの上から３番目の領域に格納されているデータ♯２を実際のレジスタ群４０Ｂ（左）に格納しようとすると、そこには、未だ読み出されていないデータ２が存在する。よって、架空のレジスタ群６０Ａの上から３番目の領域に格納されているデータ♯２を実際のレジスタ群４０Ｂ（左）の上から３番目に格納することはできない。

逆ＡＣＳ演算部３１Ａでは、このようなときに、レジスタ群４０Ｂ（左）において、１サイクル目でデータが読み出された空領域にパスメトリック演算器５１Ｂから出力されるデータを格納する。この状態がレジスタ群４０Ｂ（中）に描かれた状態である。

続いて、逆ＡＣＳ演算部３１Ａは、２サイクル目で残りの３２状態のパスメトリックを計算する。２サイクル目ではレジスタ群４０Ｂ（中）において点線矢印が付された領域からデータが読み出され、そこから算出できる各状態のパスメトリックがパスメトリック演算器５１Ｂによって計算される。この処理と並行して、または、この処理の後に、逆ＡＣＳ演算部３１Ａは、レジスタ群４０Ｂ（中）において、２サイクル目で読み出されたデータの格納領域が空となったことを受けて１サイクル目にパスメトリック演算器５１Ｂによって出力されたデータの再配置を行う。

すなわち、１サイクル目にパスメトリック演算器５１Ｂから出力されたデータは、その本来の所定の格納位置を無視してレジスタ群４０Ｂ（中）に格納されている。そこで、逆ＡＣＳ演算部３１Ａが２サイクル目にレジスタ群４０Ｂ（中）からデータが読み出されることによって空きとなった領域に対し、逆ＡＣＳ演算部３１Ａは、１サイクル目にパスメトリック演算器５１Ｂから出力されたデータの再配置を行う。これにより、１サイクル目にパスメトリック演算器５１Ｂから出力されたデータはレジスタ群４０Ｂ（右）に示すように、本来の所定の格納位置に格納される。

また、このように、１サイクル目にパスメトリック演算器５１Ｂから出力されたデータの再配置を行うことにより、逆ＡＣＳ演算部３１Ａは、レジスタ群４０Ｂ（右）において、２サイクル目にパスメトリック演算器５１Ｂから出力されるデータの所定の格納位置を確保することにもなる。

（プログラムの実施の形態）
次に、情報処理装置にインストールすることにより、その情報処理装置に、本発明の実施の形態のユーザ端末２（復号化装置）の復号化部２３、２３Ａとしての機能を実現するプログラムの実施の形態を説明する。ここで、情報処理装置とは、例えば、汎用のコンピュータ装置であり、ＣＰＵやＤＳＰ(Digital Signal Processor)あるいはマイクロプロセッサ（マイクロコンピュータ）などが含まれる。

本実施の形態のプログラムは記録媒体に記録されることにより、情報処理装置は、この記録媒体を用いて本実施の形態のプログラムをインストールすることができる。あるいは、本実施の形態のプログラムを保持するサーバからネットワークを介して直接、情報処理装置に本実施の形態のプログラムをインストールすることもできる。

これにより、情報処理装置を用いて、ユーザ端末２の復号化部２３、２３Ａの機能（ＡＣＳ演算部３１、逆ＡＣＳ演算部３１Ａ、トレース部３２、逆トレース部３２Ａ、ＣＲＣ演算部３３など）を実現することができる。なお、これ以外の機能についてもソフトウェアによって実現可能な機能については、本実施の形態のプログラムによって実現してもよい。

なお、本実施の形態のプログラムは、情報処理装置によって直接実行可能なものだけでなく、ハードディスクなどにインストールすることによって実行可能となるものも含む。また、圧縮されたり、暗号化されたりしたものも含む。

さらに、基地局１およびユーザ端末２の各部は、所定のソフトウェアにより動作する汎用のコンピュータ装置（ＣＰＵ、ＤＳＰ、マイクロプロセッサ（マイクロコンピュータ）など）などによって構成されてもよい。例えば、マイクロプロセッサは、メモリ、ＣＰＵ、入出力ポートなどを有する。マイクロプロセッサのＣＰＵは、メモリなどから所定のプログラムとして制御プログラムを読み込んで実行する。これにより、マイクロプロセッサには、基地局１の符号化部１０、変調部１１、Ｄ／Ａ変換部１２、ユーザ端末２のＡ／Ｄ変換部２１、復調部２２、復号化部２３などが実現される。

なお、マイクロプロセッサが実行する制御プログラムは、基地局１またはユーザ端末２の出荷前に、マイクロプロセッサのメモリなどに記憶されたものであっても、基地局１またはユーザ端末２の出荷後に、マイクロプロセッサのメモリなどに記憶されたものであってもよい。また、制御プログラムの一部が、基地局１またはユーザ端末２の出荷後に、マイクロプロセッサのメモリなどに記憶されたものであってもよい。基地局１またはユーザ端末２の出荷後に、マイクロプロセッサのメモリなどに記憶される制御プログラムは、例えば、ＣＤ−ＲＯＭなどのコンピュータ読取可能な記録媒体に記憶されているものをインストールしたものであっても、インターネットなどの伝送媒体を介してダウンロードしたものをインストールしたものであってもよい。

（本発明の実施の形態の効果の説明）
ＡＣＳ演算部３１、逆ＡＣＳ演算部３１Ａによれば、演算処理に用いるレジスタ群４０、４０Ａ、４０Ｂなどの記憶領域を削減することができる。さらに、メモリが読出側と書込側とに分かれていないことにより、読出側と書込側とを切替える必要がないため制御が簡易になる。

（変形例）
本発明の実施の形態は、その要旨を逸脱しない範囲で様々に変更が可能である。例えば、図１では、基地局１とユーザ端末２とを例示し、その間を無線回線によって接続した。しかしながら図１の無線回線を有線回線に置き換えても本発明の実施の形態の要旨を逸脱しない。さらに、基地局１とユーザ端末２とを例示したが、基地局１をあらゆる種類の符号化装置に置き換え、ユーザ端末２をあらゆる種類の復号化装置に置き換えてもよい。

また、３ＧＰＰ−ＬＴＥの符号化方式および復号化方式を例として説明したが、符号化方式や復号化方式については様々な方式が適用できる。

また、メモリの例としてレジスタを説明したが、メモリの種類は、あらゆる種類とすることができる。

また、本発明の実施の形態では、復号化装置においてビタビ復号化を行うためのレジスタの構成方法および制御方法を前提として説明した。しかしながら、１つのメモリを用いて、演算前のデータと演算後のデータを時分割的に格納する手法については、復号化装置の分野に限らずに、あらゆる分野に適用可能である。例えば、一般的なコンピュータ装置（演算装置）において、１つのメモリから一部の計算処理前のデータを読み出して計算を行い、その計算結果のデータを再びメモリの空領域に格納する。そして、残りの計算処理前のデータを読み出して計算を行い、メモリに既に格納されているデータの再配置を行い、残りの計算結果のデータを再びメモリに戻すといったことにも利用できる。

本発明の実施の形態に係る復号化装置としてのユーザ端末の構成を示す図であり、併せて符号化装置としての基地局を示す図である。 図１に示すユーザ端末内の復号化部のブロック構成図である。 図２に示す復号化部内のＡＣＳ演算部の簡略化された要部構成図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ１を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ２を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ３を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ４を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ５を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ６を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ７を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ８を示す図である。 図２に示す復号化部内のＡＣＳ演算部の動作においてステップＳ９を示す図である。 図２に示す復号化部内のＡＣＳ演算部の実態構成およびその動作を説明するための図である。 図１に示すユーザ端末内の復号化部の他の構成例を示すブロック構成図である。 図１４に示す復号化部内の逆ＡＣＳ演算部の実態構成およびその動作を説明するための図である。 従来の復号化部の要部構成図である。 従来の復号化部の動作においてステップＳ１０を示す図である。 従来の復号化部の動作においてステップＳ１１を示す図である。 従来の復号化部の動作においてステップＳ１２を示す図である。 従来の復号化部の動作においてステップＳ１３を示す図である。 従来の復号化部の動作においてステップＳ１４を示す図である。 従来の復号化部の動作においてステップＳ１５を示す図である。

符号の説明

１…基地局、２…ユーザ端末（演算装置）、１０…符号化部、１１…変調部、１２…Ｄ／Ａ変換部、１３…送信アンテナ、２０…受信アンテナ、２１…Ａ／Ｄ変換部、２２…復調部、２３、２３Ａ…復号化部（メモリ、制御手段）、３０…受信データメモリ、３１…ＡＣＳ演算部（制御手段）、３１Ａ…逆ＡＣＳ演算部（制御手段）、３２…トレース部、３２Ａ…逆トレース部、３３…ＣＲＣ演算部、３４…パスメトリック格納メモリ、３５…パス情報格納メモリ、３６…復号化データ格納メモリ、４０、４０Ａ、４０Ｂ…レジスタ群（メモリ）、５０、５０Ａ、５０Ｂ、１０２…ブランチメトリック演算器、５１、５１Ａ、５１Ｂ、１０３…パスメトリック演算器、６０、６０Ａ…架空のレジスタ群、１００…読出側レジスタ群、１０１…書込側レジスタ群

Claims (5)

1. 複数の演算前データが複数の所定の領域にそれぞれ格納されるメモリと、
   このメモリから読み出された前記演算前データを演算処理した演算後データを前記メモリの複数の所定の領域にそれぞれ格納する制御手段と、
   を備え、
   前記制御手段は、
   前記メモリから前記演算前データの一部を読み出す処理と、
   前記メモリから読み出した前記演算前データの一部に対して演算処理を施した前記演算後データの一部を、前記メモリにおいて前記演算前データの一部が読み出されて空き状態となった領域に、当該演算後データの本来の順番を無視して順次格納する処理と、
   前記メモリから前記演算前データの残りを読み出す処理と、
   前記演算前データの残りが読み出されて空き状態となった領域に対し、前記順番を無視して先に格納された演算後データの一部がその本来の順番になるように再配置を行う処理と、
   前記メモリから読み出した前記演算前データの残りに対して演算処理した演算後データの残りを、前記再配置によってできた前記メモリにおける当該演算後データの本来の順番の格納位置に順次格納する処理と、
   を実行する、
   ことを特徴とする演算装置。
2. ビタビ復号化処理におけるＮ（Ｎは０以上の整数）時点の状態を表す複数のデータが複数の所定の領域にそれぞれ格納されるメモリと、
   このメモリから読み出された前記Ｎ時点の状態を表す複数のデータに対して所定の演算処理を施したＮ＋１時点またはＮ−１時点の状態を表す複数のデータを前記メモリの複数の所定の領域にそれぞれ格納する制御手段と、
   を備え、
   前記制御手段は、
   前記メモリから前記Ｎ時点の状態を表す複数のデータの一部を読み出す処理と、
   前記メモリから読み出した前記Ｎ時点の状態を表す複数のデータの一部に対して前記所定の演算処理を施したＮ＋１時点またはＮ−１時点の状態を表す複数のデータの一部を、前記メモリにおいて前記Ｎ時点の状態を表す複数のデータの一部が読み出されて空き状態となった領域に、当該Ｎ＋１時点の状態を表す複数のデータの本来の順番を無視して順次格納する処理と、
   前記メモリから前記Ｎ時点の状態を表す複数のデータの残りを読み出す処理と、
   前記Ｎ時点の状態を表す複数のデータの残りが読み出されて空き状態となった領域に対し、前記順番を無視して先に格納された前記Ｎ＋１時点またはＮ−１時点の状態を表す複数のデータを本来の順番に再配置を行う処理と、
   前記メモリから読み出した前記Ｎ時点の状態を表す複数のデータの残りに対して前記所定の演算処理を施した前記Ｎ＋１時点またはＮ−１時点の状態を表す複数のデータの残りを、前記再配置によってできた前記メモリにおける当該Ｎ＋１時点またはＮ−１時点の状態を表す複数のデータの本来の順番の格納位置に順次格納する処理と、
   を実行する、
   ことを特徴とする復号化装置。
3. 演算装置が行うメモリ制御方法において、
   複数の演算前データがそれぞれ複数の所定の領域に格納されるメモリから読み出された前記演算前データを演算処理した演算後データを、前記メモリの複数の所定の領域にそれぞれ格納するステップを有し、
   前記メモリから前記演算前データの一部を読み出すステップと、
   前記メモリから読み出した前記演算前データの一部に対して演算処理した演算後データの一部を、前記メモリにおいて前記演算前データの一部が読み出されて空き状態となった領域に、当該演算後データの本来の順番を無視して順次格納するステップと、
   前記メモリから前記演算前データの残りを読み出すステップと、
   前記演算前データの残りが読み出されて空き状態となった領域に対し、前記順番を無視して先に格納された演算後データの一部をその本来の順番に再配置するステップと、
   前記メモリから読み出した前記演算前データの残りに対して演算処理した演算後データの残りを、前記再配置によってできた前記メモリにおける当該演算後データの本来の順番の格納位置に順次格納するステップと、
   を有する、
   ことを特徴とするメモリ制御方法。
4. 情報処理装置にインストールすることにより、その情報処理装置に、請求項１記載の演算装置の機能を実現することを特徴とするプログラム。
5. 情報処理装置にインストールすることにより、その情報処理装置に、請求項２記載の復号化装置の機能を実現することを特徴とするプログラム。

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