JP5190014B2 - Integrating AD conversion circuit and AD conversion method - Google Patents

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Description

本発明は、アナログの入力信号をデジタルの出力信号に変換するＡＤ変換回路に係り、特に入力電圧を積分し、積分波形の傾斜を利用した積分型のＡＤ変換回路およびＡＤ変換方法に関するものである。   The present invention relates to an AD conversion circuit that converts an analog input signal into a digital output signal, and more particularly to an integration type AD conversion circuit and an AD conversion method that integrates an input voltage and uses the slope of an integrated waveform. .

従来、高精度なアナログ−デジタル変換が要求される積分型ＡＤ変換回路において入力信号の電圧レンジを電源電圧レンジ程度に広げる技術として、例えば以下の特許文献１に示すような技術が存在する。
図８はこの積分型ＡＤ変換回路の回路構成を示したものである。図示するように入力信号としてはアナログ入力電圧ＡＩＮ、参照電圧生成用にＶＤＤ及びＶＳＳ電圧、そして積分時間を計測するためのＣＬＫがあり、アナログ−デジタル変換されたＮビットデータのＡＤＯＵＴ[Ｎ：０]が出力信号として存在する。 Conventionally, as a technique for expanding the voltage range of an input signal to about the power supply voltage range in an integral AD converter circuit that requires high-precision analog-digital conversion, for example, there is a technique shown in Patent Document 1 below.
FIG. 8 shows the circuit configuration of this integration type AD converter circuit. As shown in the figure, the input signal includes an analog input voltage AIN, a VDD and VSS voltage for generating a reference voltage, and a CLK for measuring integration time, and ADOUT [N: 0] of N-bit data subjected to analog-digital conversion. ] Exists as an output signal.

構成としては入力されたＶＤＤおよびＶＳＳ電圧を分圧して参照電圧ＶＤＤ／２を生成する参照電圧発生回路８１と、その参照電圧発生回路より生成された参照電圧ＶＤＤ／２とアナログ入力電圧ＡＩＮとを比較する第１比較回路８２と、アナログ入力電圧ＡＩＮ、ＶＤＤ、ＶＳＳ電圧のうち１つを選択し出力する選択回路８３と、選択回路８３から出力された電圧を積分する積分回路８４と、参照電圧発生回路８１より生成された参照電圧ＶＤＤ／２と積分回路８４の出力を比較する第２比較回路８５と、第１比較回路８２の出力と第２比較回路８５の出力と発振器出力ＣＬＫを入力することで選択回路８３を制御する信号およびアナログーデジタル変換されたＮビットデータのＡＤＯＵＴ[Ｎ:０]を出力するデジタル・コントロール回路８６とを含むものである。   The reference voltage generation circuit 81 generates the reference voltage VDD / 2 by dividing the input VDD and VSS voltages, and the reference voltage VDD / 2 generated by the reference voltage generation circuit and the analog input voltage AIN. A first comparison circuit 82 for comparison, a selection circuit 83 for selecting and outputting one of the analog input voltages AIN, VDD, and VSS; an integration circuit 84 for integrating the voltage output from the selection circuit 83; and a reference voltage The second comparison circuit 85 that compares the reference voltage VDD / 2 generated by the generation circuit 81 with the output of the integration circuit 84, the output of the first comparison circuit 82, the output of the second comparison circuit 85, and the oscillator output CLK are input. Thus, the digital control circuit 8 outputs the signal for controlling the selection circuit 83 and ADOUT [N: 0] of N-bit data subjected to analog-digital conversion. It is intended to include the door.

次に、このような構成をした従来の積分型ＡＤ変換回路の動作を図９に示したタイミングチャートを参照しながら説明する。
まずアナログ入力電圧ＡＩＮが選択回路８３でスイッチＳ１をオンすることで一定時間ＴＲＥＦの間だけ選択され、積分回路８４において積分される。そのときに積分回路８４の出力ＶＯＵＴは参照電圧発生回路８１の出力ＶＤＤ／２よりもアナログ入力電圧が小さい場合入力電圧ＡＩＮ１、図９のＶＯＵＴ１が示すように正の傾きで積分される。 Next, the operation of the conventional integral type AD converter circuit having such a configuration will be described with reference to the timing chart shown in FIG.
First, the analog input voltage AIN is selected for a predetermined time TREF by turning on the switch S1 in the selection circuit 83, and is integrated in the integration circuit 84. At that time, the output VOUT of the integrating circuit 84 is integrated with a positive slope as indicated by the input voltage AIN1 and VOUT1 of FIG. 9 when the analog input voltage is smaller than the output VDD / 2 of the reference voltage generating circuit 81.

これに対し、参照電圧発生回路８１の出力ＶＤＤ／２よりもアナログ入力電圧が大きい場合入力電圧ＡＩＮ２、図９のＶＯＵＴ２が示すように負の傾きで積分される。アナログ入力電圧と参照電圧ＶＤＤ／２は第１比較回路８２に入力され、その出力を直接Ａ／Ｄ変換の最上位ビットの結果とする。
また、一定時間ＴＲＥＦ積分したのちにデジタル・コントロール回路８６から選択回路８３への制御信号は第１比較回路８２の出力によって決定され、ＡＩＮ＜ＶＤＤ／２においてはスイッチＳ２をオンすることでＶＤＤ電圧が選択され、ＡＩＮ＞ＶＤＤ／２においてはスイッチＳ３をオンすることでＶＳＳ電圧が選択される。 On the other hand, when the analog input voltage is larger than the output VDD / 2 of the reference voltage generating circuit 81, the input voltage AIN2 is integrated with a negative slope as indicated by VOUT2 in FIG. The analog input voltage and the reference voltage VDD / 2 are input to the first comparison circuit 82, and the output is directly the result of the most significant bit of A / D conversion.
Further, the control signal from the digital control circuit 86 to the selection circuit 83 is determined by the output of the first comparison circuit 82 after the TREF integration for a certain time. When AIN <VDD / 2, the switch S2 is turned on to turn on the VDD. The voltage is selected, and when AIN> VDD / 2, the VSS voltage is selected by turning on the switch S3.

選択されたＶＤＤないしＶＳＳ電圧は積分回路８４によって積分される。この積分回路８４からの出力が参照電圧ＶＤＤ／２の電圧に到達すると第２比較回路８５の信号が切り替わり、デジタル・コントロール回路８６に入力される。これによってデジタル・コントロール回路８６は一定期間ＴＲＥＦの後、ＶＤＤないしＶＳＳ電圧が選択されて積分回路８４の出力が参照電圧ＶＤＤ／２の電圧に到達し第２比較回路８５の信号が切り替わるまでの時間ＴＣを測定する。また、デジタル・コントロール回路８６で測定されたこのＴＣの期間をＴＲＥＦ基準としてエンコードし、第１比較回路８２で決めた最上位ビットを加えて最終的なＮビットのＡＤ変換値ＡＤＯＵＴ[Ｎ:０]を出力する。 The selected VDD or VSS voltage is integrated by the integration circuit 84. When the output from the integration circuit 84 reaches the reference voltage VDD / 2, the signal of the second comparison circuit 85 is switched and input to the digital control circuit 86. Thus after the digital control circuit 86 a period of time T REF, to the signal of the second comparator circuit 85 reaches the output reference voltage VDD / 2 of the voltage of the integrating circuit 84 VDD to VSS voltage is selected and switched measuring the time T C. Also, the duration of the measured the T C by a digital control circuit 86 and encoded as T REF reference, the final AD conversion value of N bits by adding the most significant bits determined by the first comparator circuit 82 ADOUT [N : 0] is output.

特開２００１−３０８７０９公報JP 2001-308709 A

ところで、上述したような従来の積分型ＡＤ変換回路における入力信号の電圧レンジを電源電圧レンジ程度に広げる技術においては、比較回路８２の出力によって最上位ビットを決定し、一定時間ＴＲＥＦの後に選択回路８３でＶＤＤ電圧を選ぶかＶＳＳ電圧を選ぶかを決定している。
しかし、アナログ入力電圧ＡＩＮが参照電圧ＶＤＤ／２とほぼ等しい状況においては比較回路８２が固有に所有するオフセットや各々の節点が受けてしまうノイズなどによって間違った判定をしてしまい、それによって最終的なＡＤ変換で得られたデジタルコードの結果も理想値とは違ってしまうといった問題がある。 By the way, in the technology for expanding the voltage range of the input signal to the power supply voltage range in the conventional integrating AD converter as described above, the most significant bit is determined by the output of the comparison circuit 82 and selected after a certain time TREF. The circuit 83 determines whether to select the VDD voltage or the VSS voltage.
However, in a situation where the analog input voltage AIN is substantially equal to the reference voltage VDD / 2, an erroneous determination is made due to an offset inherent in the comparison circuit 82, noise received by each node, and the like. There is a problem that the result of the digital code obtained by the AD conversion is also different from the ideal value.

そのため、最上位ビットを決定する為の比較回路８２を増やすことで間違った判定が行われる可能性を低減することができるが、そうすると消費電力やコストが増大するといった新たな問題が生ずる。
そこで、本発明は上記問題点を解消するためになされたものであり、その目的は、最上位ビットを決定する為の比較回路を増加させることなくアナログ入力電圧レンジを任意の広入力電圧レンジに設定することが可能な積分型ＡＤ変換回路およびＡＤ変換方法を提供するものである。 For this reason, the possibility of erroneous determinations can be reduced by increasing the number of comparison circuits 82 for determining the most significant bit, but this causes new problems such as increased power consumption and cost.
Therefore, the present invention has been made to solve the above problems, and its purpose is to change the analog input voltage range to an arbitrary wide input voltage range without increasing the number of comparison circuits for determining the most significant bit. An integral AD conversion circuit and an AD conversion method that can be set are provided.

前記課題を解決するために第１の発明は、
第１及び第２の基準電圧に基づいて第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生手段と、アナログ入力電圧と前記第１及び第２の基準参照電圧のいずれかを選択する選択手段と、当該選択手段の出力を積分する積分手段と、当該積分手段の出力と前記参照電圧発生手段にて発生した参照電圧とを比較する比較手段と、当該比較手段の出力を受けてその期待値生成及び照合を行う期待値生成照合手段と、当該期待値生成照合手段の出力を受けて前記選択手段を制御する信号及び２回以上のＡＤ変換値を出力するデジタル・コントロール手段と、当該デジタル・コントロール手段の出力を入力とし、前記２回以上のＡＤ変換値に基づいた演算結果を出力するデジタル演算手段と、を備え、前記デジタル・コントロール手段における前記２回以上のＡＤ変換値を出力する動作に対応して、前記積分手段は、前記アナログ入力電圧を積分した後に前記第１の基準参照電圧を積分する動作と、前記アナログ入力電圧を積分した後に前記第２の基準参照電圧を積分する動作とを、それら第１及び第２の基準参照電圧を積分する動作が互いに逆方向となるように行うことを特徴とする積分型ＡＤ変換回路である。 In order to solve the above problems, the first invention
Reference voltage generating means for generating a first and second reference reference voltage and a reference voltage based on the first and second reference voltages, an analog input voltage and one of the first and second reference reference voltages Selection means for selection, integration means for integrating the output of the selection means, comparison means for comparing the output of the integration means with the reference voltage generated by the reference voltage generation means, and the output of the comparison means Expectation value generation / collation means for generating and collating the expected value; and digital control means for receiving the output of the expectation value generation / collation means and for controlling the selection means and outputting two or more AD conversion values; inputs the output of the digital control unit, a digital arithmetic unit for outputting a calculation result based on the AD converted value of more than the two, with a contact to said digital control means The integration means integrates the first reference reference voltage after integrating the analog input voltage, and integrates the analog input voltage in response to the operation of outputting the AD conversion value two or more times. And then integrating the second standard reference voltage so that the operations of integrating the first and second standard reference voltages are opposite to each other. is there.

また、第２の発明は、
第１及び第２の基準電圧を入力して第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生ステップと、アナログ入力電圧を入力して当該アナログ入力電圧と前記第１及び第２の基準参照電圧のうちのいずれかを制御信号に基づいて選択する選択ステップと、当該選択ステップで選択した電圧を入力して積分する積分ステップと、当該積分ステップの出力と前記参照電圧発生ステップで発生した参照電圧とを比較する比較ステップと、当該比較ステップの出力を入力してその比較結果に基づいて期待値生成及び照合を行う期待値生成照合ステップと、当該期待値生成照合ステップの出力を入力して前記選択ステップにおける制御信号を生成して出力すると共に２回以上のＡＤ変換値を生成して出力するデジタル・コントロールステップと、当該デジタル・コントロールステップで出力した２回以上のＡＤ変換値を入力し、当該２回以上のＡＤ変換値に基づいた演算を行って出力するデジタル演算ステップと、を含み、前記デジタル・コントロールステップにおける前記２回以上のＡＤ変換値を生成して出力する動作に対応して、前記積分ステップは、前記アナログ入力電圧を積分した後に前記第１の基準参照電圧を積分する動作と、前記アナログ入力電圧を積分した後に前記第２の基準参照電圧を積分する動作とを、それら第１及び第２の基準参照電圧を積分する動作が互いに逆方向となるように行うことを特徴とするＡＤ変換方法である。 In addition, the second invention,
A reference voltage generating step for inputting the first and second reference voltages to generate the first and second reference reference voltages and the reference voltage; an analog input voltage for inputting the analog input voltage; and the first and second reference voltages A selection step for selecting one of the two reference reference voltages based on the control signal, an integration step for inputting and integrating the voltage selected in the selection step, an output of the integration step, and the reference voltage generation step A comparison step for comparing the reference voltage generated in step 1, an expected value generation verification step for inputting the output of the comparison step and performing expected value generation and verification based on the comparison result, and an output of the expected value generation verification step The digital control step that generates and outputs the control signal in the selection step and generates and outputs two or more AD conversion values. If, enter the AD converted value of twice or more output by the digital control step, seen including a digital computation step of outputting by performing a calculation based on the AD converted value of more than the two times, and the digital Corresponding to the operation of generating and outputting the AD conversion value twice or more in the control step, the integration step integrates the first reference reference voltage after integrating the analog input voltage; AD operation for integrating the second standard reference voltage after integrating the analog input voltage is performed so that the operations for integrating the first and second standard reference voltages are opposite to each other . It is a conversion method.

本発明によれば、積分出力と参照電圧との比較結果に基づいて期待値生成及び照合を行って積分する電圧の選択を行うと共に２回以上のＡＤ変換値を生成するようにしたことから、最上位ビットを決定する為の比較回路を増加させることなくアナログ入力電圧レンジを任意の広入力電圧レンジに設定することができる。   According to the present invention, the expected value generation and collation are performed based on the comparison result between the integration output and the reference voltage, the voltage to be integrated is selected, and at least two AD conversion values are generated. The analog input voltage range can be set to an arbitrary wide input voltage range without increasing the number of comparison circuits for determining the most significant bit.

本発明に係る積分型ＡＤ変換回路１００の第１の実施形態を示すブロック構成図である。1 is a block configuration diagram showing a first embodiment of an integrating AD converter circuit 100 according to the present invention. FIG. 図１に示した実施形態の動作をＡＩＮ＜ＣＯＭとして説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the embodiment shown in FIG. 1 as AIN <COM. 図１に示した実施形態の動作をＡＩＮ＞ＣＯＭとして説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the embodiment shown in FIG. 1 as AIN> COM. 本発明に係る積分型ＡＤ変換回路１００の第２の実施形態を示す回路構成図である。FIG. 3 is a circuit configuration diagram showing a second embodiment of an integral AD conversion circuit 100 according to the present invention. 図４に示した実施形態の動作をＡＩＮ＜ＣＯＭとして説明するためのタイミングチャートである。5 is a timing chart for explaining the operation of the embodiment shown in FIG. 4 as AIN <COM. 図４に示した実施形態の動作をＡＩＮ＞ＣＯＭとして説明するためのタイミングチャートである。5 is a timing chart for explaining the operation of the embodiment shown in FIG. 4 as AIN> COM. 図１及び図４に示した実施形態のデジタル演算回路の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the digital arithmetic circuit of embodiment shown in FIG.1 and FIG.4. 従来技術である入力信号の電圧レンジを電源電圧レンジ程度に広げる積分型ＡＤ変換回路の回路構成図である。It is a circuit block diagram of the integral type AD converter circuit which expands the voltage range of the input signal which is a prior art to about a power supply voltage range. 従来技術の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of a prior art.

以下、本発明の実施の一形態を添付図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明に係わる積分型ＡＤ変換回路１００の第１の実施形態を示すブロック構成図である。
図示するようにこの積分型ＡＤ変換回路１００は、第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２に基づいて第１の基準参照電圧ＲＥＦ１と第２の基準参照電圧ＲＥＦ２及び参照電圧ＣＯＭを発生する参照電圧発生回路１１と、アナログ入力電圧ＡＩＮと第１の基準参照電圧ＲＥＦ１及び第２の基準参照電圧ＲＥＦ２のいずれかおよび積分回路１３のリセットを選択する選択回路１２と、この選択回路１２の出力を積分する積分回路１３と、この積分回路１３の出力ＶＯＵＴと参照電圧発生回路１１にて発生した参照電圧ＣＯＭとを比較する比較回路１４とを有している。 Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
(First embodiment)
FIG. 1 is a block diagram showing a first embodiment of an integrating AD converter circuit 100 according to the present invention.
As shown in the figure, the integrating AD converter circuit 100 generates a first reference voltage REF1, a second reference voltage REF2, and a reference voltage COM based on the first reference voltage VREF1 and the second reference voltage VREF2. A reference voltage generation circuit 11 for selecting, an analog input voltage AIN, a first reference reference voltage REF1 and a second reference reference voltage REF2, and a selection circuit 12 for selecting the reset of the integration circuit 13, and the selection circuit 12 An integration circuit 13 for integrating the output and a comparison circuit 14 for comparing the output VOUT of the integration circuit 13 with the reference voltage COM generated by the reference voltage generation circuit 11 are provided.

さらに、この積分型ＡＤ変換回路１００は、前記比較回路１４の出力ＣＯＭＰＯＵＴを受けてその期待値生成及び照合を行う期待値生成照合回路１５と、この期待値生成照合回路１５の出力ＡＤＳＥＴを受けて前記選択回路１２を制御する信号及び２回のＮー１ビットＡＤ変換値ＡＤ１[Ｎ−１:０]、ＡＤ２[Ｎ−１:０]を出力するデジタル・コントロール回路１６と、このデジタル・コントロール回路１６の２回のＡＤ変換結果を入力とした最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]を出力するデジタル演算回路１７とを有している。   Further, the integration type AD conversion circuit 100 receives an output COMPOUT of the comparison circuit 14 and generates an expected value generation and verification circuit 15 and receives an output ADSET of the expected value generation and verification circuit 15. A digital control circuit 16 for outputting a signal for controlling the selection circuit 12 and two N-1 bit AD converted values AD1 [N-1: 0] and AD2 [N-1: 0], and this digital control And a digital arithmetic circuit 17 that outputs a final N-bit AD output result ADOUT [N: 0] having the two AD conversion results of the circuit 16 as an input.

次に、このように構成されている本実施形態の動作を図２、図３、図７に示したタイミングチャートを参照しながら説明する。
先ず図２はアナログ入力電圧ＡＩＮが参照電圧発生回路１１の参照電圧ＣＯＭより小さい場合（ＡＩＮ＜ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２は一定時間ＴＲＥＦの期間だけアナログ入力電圧ＡＩＮを選択し、積分回路１３において積分される。このとき、積分回路１３の出力ＶＯＵＴはアナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧であることを仮定しているので正の傾きで積分される。そして、一定時間ＴＲＥＦの期間の後、デジタル・コントロール回路１６の制御（ＲＥＦ１選択）によって選択回路１２の出力をＲＥＦ１に切り替える。ＲＥＦ１が参照電圧発生回路１１の参照電圧ＣＯＭより大きい電圧とすると積分回路１３の出力ＶＯＵＴは負の傾きで積分される。ＴＣ１において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのでそのタイミングで期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間ＴＲＥＦの後の期間ＴＣ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。 Next, the operation of the present embodiment configured as described above will be described with reference to the timing charts shown in FIGS.
2 is a timing chart when the analog input voltage AIN is smaller than the reference voltage COM of the reference voltage generation circuit 11 (AIN <COM).
Selection circuit 12 by the control (AIN selection) of the digital control circuit 16 selects only the analog input voltage AIN period of predetermined time T REF, is integrated in the integrator circuit 13. At this time, the output VOUT of the integration circuit 13 is integrated with a positive slope because it is assumed that the analog input voltage AIN is smaller than the output voltage COM of the reference voltage generation circuit 11. Then, after a predetermined time T REF , the output of the selection circuit 12 is switched to REF1 by the control of the digital control circuit 16 (REF1 selection). If REF1 is higher than the reference voltage COM of the reference voltage generation circuit 11, the output VOUT of the integration circuit 13 is integrated with a negative slope. Expected value generation matching circuit 15 in T C1 executes the operation output COMPOUT of the comparator circuit 14 outputs a pulse as an output ADSET expected value generation matching circuit 15 when the transition to the H level. Since the output COMPOUT of the comparison circuit 14 changes to the H level when the output VOUT of the integration circuit 13 falls below the reference voltage COM, a pulse is generated at the output ADSET of the expected value generation / collation circuit 15 at that timing. With this pulse, the digital control circuit 16 determines AD1 [N−1: 0] as the first AD conversion result based on a period T C1 after a predetermined time T REF .

また同時に２回目のＡＤ変換を行うためにデジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２がアナログ入力電圧ＡＩＮを選択するように切り替える。
そして１回目のＡＤ変換のときとは違って、一定時間ＴＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ２選択）によって選択回路１２の出力をＲＥＦ２に切り替える。ＲＥＦ２が参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧とすると積分回路１３の出力ＶＯＵＴは正の傾きで積分される。ＴＣ２において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。 At the same time, the selection circuit 12 is switched to select the analog input voltage AIN by the control (AIN selection) of the digital control circuit 16 in order to perform the second AD conversion.
Unlike the first AD conversion, after a predetermined time T REF , the output of the selection circuit 12 is switched to REF 2 by the control of the digital control circuit 16 (REF2 selection). If REF2 is a voltage smaller than the output voltage COM of the reference voltage generation circuit 11, the output VOUT of the integration circuit 13 is integrated with a positive slope. Expected value generation matching circuit 15 in T C2 executes the operation output COMPOUT of the comparator circuit 14 outputs a pulse as an output ADSET expected value generation matching circuit 15 when the transition to the L level.

比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＨレベルに遷移するのですぐに期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間ＴＲＥＦの後の期間ＴＣ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路１６の制御によって積分回路１３をリセットして次のＡＤ変換まで待機する。 Since the output COMPOUT of the comparison circuit 14 transitions to the H level when the output VOUT of the integration circuit 13 exceeds the reference voltage COM, a pulse is immediately generated at the output ADSET of the expected value generation / collation circuit 15. The digital control circuit 16 by the pulse a predetermined time based on the duration T C2 after T REF 2 nd AD conversion result as AD2 [N-1: 0] to determine the. After the determination of AD2 [N-1: 0], the integration circuit 13 is reset under the control of the digital control circuit 16 and waits for the next AD conversion.

次に図３はアナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭより大きい場合（ＡＩＮ＞ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２を一定時間ＴＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路１３において積分される。このとき、積分回路１３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路１１の出力電圧ＣＯＭより大きい電圧であることを仮定しているので負の傾きで積分される。そして一定時間ＴＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ１）によって選択回路１２の出力をＲＥＦ１に切り替える。ＲＥＦ１が参照電圧発生回路１１の出力電圧ＣＯＭより大きい電圧とすると積分回路１３の出力ＶＯＵＴは負の傾きで積分される。ＴＣ１において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのですぐに期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間ＴＲＥＦの後の期間ＴＣ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。 Next, FIG. 3 is a timing chart when the analog input voltage AIN is larger than the output voltage COM of the reference voltage generation circuit 11 (AIN> COM).
A certain period of time T REF selection circuit 12 by the control (AIN selection) of the digital control circuit 16 through the analog input voltage AIN is integrated in the integrator circuit 13. At this time, the output VOUT of the integrating circuit 13 is integrated with a negative slope because it is assumed that the analog input voltage is higher than the output voltage COM of the reference voltage generating circuit 11. Then, after a certain time T REF , the output of the selection circuit 12 is switched to REF 1 by the control (REF 1) of the digital control circuit 16. If REF1 is higher than the output voltage COM of the reference voltage generation circuit 11, the output VOUT of the integration circuit 13 is integrated with a negative slope. Expected value generation matching circuit 15 in T C1 executes the operation output COMPOUT of the comparator circuit 14 outputs a pulse as an output ADSET expected value generation matching circuit 15 when the transition to the H level. Since the output COMPOUT of the comparison circuit 14 transitions to the H level when the output VOUT of the integration circuit 13 falls below the reference voltage COM, a pulse is immediately generated in the output ADSET of the expected value generation / collation circuit 15. With this pulse, the digital control circuit 16 determines AD1 [N−1: 0] as the first AD conversion result based on a period T C1 after a predetermined time T REF .

また同時に２回目のＡＤ変換を行うために一定時間ＴＡＤＥＮＤの間デジタル・コントロール回路１６の制御によっての積分回路１３の出力をリセットした後、再びデジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間ＴＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ２選択）によって選択回路１２の出力をＲＥＦ２に切り替える。ＲＥＦ２が参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧とすると積分回路１３の出力ＶＯＵＴは正の傾きで積分される。ＴＣ２において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＬレベルに遷移するのでそのタイミングで期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間ＴＲＥＦの後の期間ＴＣ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路１６の制御によって積分回路１３をリセットして次のＡＤ変換まで待機する。 At the same time, the output of the integration circuit 13 is reset by the control of the digital control circuit 16 for a predetermined time T ADEND to perform the second AD conversion, and then selected again by the control of the digital control circuit 16 (AIN selection). The output of the circuit 12 is switched so as to pass the analog input voltage AIN. Unlike the first AD conversion, after a predetermined time T REF , the output of the selection circuit 12 is switched to REF 2 under the control of the digital control circuit 16 (REF2 selection). If REF2 is a voltage smaller than the output voltage COM of the reference voltage generation circuit 11, the output VOUT of the integration circuit 13 is integrated with a positive slope. Expected value generation matching circuit 15 in T C2 executes the operation output COMPOUT of the comparator circuit 14 outputs a pulse as an output ADSET expected value generation matching circuit 15 when the transition to the L level. Since the output COMPOUT of the comparison circuit 14 changes to the L level when the output VOUT of the integration circuit 13 exceeds the reference voltage COM, a pulse is generated at the output ADSET of the expected value generation / collation circuit 15 at that timing. The digital control circuit 16 by the pulse a predetermined time based on the duration T C2 after T REF 2 nd AD conversion result as AD2 [N-1: 0] to determine the. After the determination of AD2 [N-1: 0], the integration circuit 13 is reset under the control of the digital control circuit 16 and waits for the next AD conversion.

次に図７は２回のＡＤ変換によって得られた結果から最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]への演算の流れを示すフローチャートである。
このフローは、ＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＲＥＦ２時にゼロスケールとした演算の流れを示したものである。
先ず、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧であるならば、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも小さい場合はＡＤ１にはあるＡＤ変換された値が確定し（ステップＳ１）、ＡＤ２は０と確定する（ステップＳ２）。演算フローチャートに基づき、最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]はＮ−１ビットまでをＡＤ１のビット反転したものとして、最上位ビットを０としたものをＡＤＯＵＴとしている（ステップＳ３）。 Next, FIG. 7 is a flowchart showing a flow of calculation from a result obtained by two AD conversions to a final N-bit AD output result ADOUT [N: 0].
This flow shows the flow of calculation in which ADOUT is full scale when AIN = REF1 and zero scale is set when AIN = REF2.
First, if the analog input voltage AIN is a constant voltage during AD conversion, if the analog input voltage AIN is smaller than the output voltage COM of the reference voltage generation circuit 11, an AD converted value is included in AD1. Is determined (step S1), and AD2 is determined to be 0 (step S2). Based on the operation flowchart, the final N-bit AD output result ADOUT [N: 0] is obtained by inverting the bits of AD1 up to N−1 bits and setting the most significant bit as 0 (step S3).

これに対し、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも大きい場合には、ＡＤ１は０と確定し（ステップＳ１）、ＡＤ２はあるＡＤ変換された値が確定する（ステップＳ２）。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ２として、最上位ビットを１としたものをＡＤＯＵＴとしている（ステップＳ４）。
また、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧でない場合はＡＤ１、ＡＤ２にともにある値が格納されるので（ステップＳ１、Ｓ２）その平均をとってＡＤＯＵＴとしている（ステップＳ５）。 On the other hand, when the analog input voltage AIN is larger than the output voltage COM of the reference voltage generation circuit 11, AD1 is determined to be 0 (step S1), and AD2 is determined to have a certain AD converted value (step S2). ). Based on the operation flowchart, the final N-bit AD output result (ADOUT [N: 0]) is AD2 up to N−1 bits and ADOUT with the most significant bit set to 1 (step S4).
If the analog input voltage AIN is not a constant voltage during AD conversion, a certain value is stored in both AD1 and AD2 (steps S1 and S2), and the average is taken as ADOUT (step S5). .

なお、この演算例はＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＲＥＦ２時にゼロスケールとした演算例であるが、ＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをゼロスケール、ＡＩＮ＝ＲＥＦ２時にフルスケールなど適宜変更することが可能である。
また、上記動作を複数回にわたり参照電圧発生回路１１の出力である第１の基準参照電圧ＲＥＦ１、第２の基準参照電圧ＲＥＦ２及び参照電圧ＣＯＭを変化させてＡＤ変換動作を行い、その回数にあわせて複数回にわたるＡＤ変換結果の演算処理を適切に施すことで分解能をあげることも可能である。 In this example, ADOUT is full scale when AIN = REF1, and zero scale is set when AIN = REF2. However, ADOUT is zero scale when AIN = REF1, and full scale is changed when AIN = REF2. Is possible.
In addition, the above-described operation is performed a plurality of times to change the first standard reference voltage REF1, the second standard reference voltage REF2, and the reference voltage COM, which are the outputs of the reference voltage generation circuit 11, to perform an AD conversion operation. Thus, it is possible to increase the resolution by appropriately performing the arithmetic processing of the AD conversion result over a plurality of times.

（第２の実施形態）
次に図４は、本発明に係わる積分型ＡＤ変換回路１００の第２の実施形態を示す回路構成図である。
この積分型ＡＤ変換回路１００は、第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２に基づいて参照電圧ＣＯＭを発生する参照電圧発生回路４１と、アナログ入力電圧ＡＩＮと第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２のいずれかおよび積分回路４３のリセットを選択する選択回路４２と、この選択回路４２の出力を積分する積分回路４３と、この積分回路４３の出力ＶＯＵＴと参照電圧発生回路４１にて発生した参照電圧ＣＯＭとを比較する比較回路４４とを有している。さらに、この積分型ＡＤ変換回路１００は、前記比較回路４４の出力ＣＯＭＰＯＵＴを受けてその期待値生成、照合を行うＳＲラッチ２個とインバータ回路１個で構成された期待値生成照合回路４５と、この期待値生成照合回路４５の出力ＡＤＳＥＴ１、ＡＤＳＥＴ２を受けて選択回路４１を制御する信号及び２回のＮー１ビットＡＤ変換値ＡＤ１[Ｎ−１:０]、ＡＤ２[Ｎ−１:０]を出力するデジタル・コントロール回路４６と、デジタル・コントロール回路４６の２つのＡＤ変換結果を入力とした最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]を出力するデジタル演算回路４７とを有して構成されている。 (Second Embodiment)
Next, FIG. 4 is a circuit configuration diagram showing a second embodiment of the integral type AD converter circuit 100 according to the present invention.
This integrating AD converter circuit 100 includes a reference voltage generating circuit 41 that generates a reference voltage COM based on the first reference voltage VREF1 and the second reference voltage VREF2, an analog input voltage AIN, a first reference voltage VREF1, and A selection circuit 42 that selects one of the second reference voltages VREF2 and reset of the integration circuit 43, an integration circuit 43 that integrates the output of the selection circuit 42, an output VOUT of the integration circuit 43, and a reference voltage generation circuit 41 And a comparison circuit 44 for comparing with the reference voltage COM generated in (1). Further, the integration type AD converter circuit 100 receives an output COMPOUT of the comparison circuit 44 and generates an expected value, and an expected value generation / collation circuit 45 configured by two SR latches and one inverter circuit for performing collation, A signal for controlling the selection circuit 41 in response to the outputs ADSET1 and ADSET2 of the expected value generation / collation circuit 45 and two N-1 bit AD converted values AD1 [N-1: 0] and AD2 [N-1: 0]. And a digital arithmetic circuit 47 for outputting a final N-bit AD output result ADOUT [N: 0] having two AD conversion results of the digital control circuit 46 as inputs. Has been.

次に、このように構成されている本実施形態の動作を図５、図６、図７に示したタイミングチャートを参照しながら説明する。
先ず、図５はアナログ入力電圧ＡＩＮが参照電圧発生回路４１の出力電圧ＣＯＭより小さい場合（ＡＩＮ＜ＣＯＭ）のタイミングチャートである。
この場合には、デジタル・コントロール回路４６の制御（Ｓ１：ｏｎ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２を一定時間ＴＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路４３において積分される。このとき、積分回路４３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧であることを仮定しているので正の傾きで積分される。そして一定時間ＴＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｎ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２の出力を第１の基準電圧ＶＲＥＦ１に切り替える。第１の基準電圧ＶＲＥＦ１が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧とすると積分回路４３の出力ＶＯＵＴは負の傾きで積分される。ＴＣ１においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ１が解除されて期待値をＨレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ１としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのでそのタイミングで期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間ＴＲＥＦの後の期間ＴＣ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。 Next, the operation of the present embodiment configured as described above will be described with reference to the timing charts shown in FIGS.
First, FIG. 5 is a timing chart when the analog input voltage AIN is smaller than the output voltage COM of the reference voltage generation circuit 41 (AIN <COM).
In this case, the analog input voltage AIN passes through the selection circuit 42 for a predetermined time T REF by the control of the digital control circuit 46 (S 1 : on, S 2 : off, S 3 : off, S 4 : off). The integration circuit 43 integrates. At this time, the output VOUT of the integrating circuit 43 is integrated with a positive slope because it is assumed that the analog input voltage is smaller than the output voltage COM of the reference voltage generating circuit 41. After a certain time T REF , the output of the selection circuit 42 is set to the first reference voltage VREF1 by the control of the digital control circuit 46 (S 1 : off, S 2 : on, S 3 : off, S 4 : off). Switch. If the first reference voltage VREF1 is higher than the output voltage COM of the reference voltage generation circuit 41, the output VOUT of the integration circuit 43 is integrated with a negative slope. At TC1 , the expected value generation / collation circuit 45 is controlled by the digital control circuit 46 so that the RST1 is released and the expectation value becomes the H level and the collation is possible. An operation of outputting a pulse as the output ADSET1 of the value generation verification circuit 45 is performed. Since the output COMPOUT of the comparison circuit 44 transitions to the H level when the output VOUT of the integration circuit 43 falls below the reference voltage COM, a pulse is generated at the output ADSET of the expected value generation / collation circuit 45 at that timing. With this pulse, the digital control circuit 46 determines AD1 [N−1: 0] as the first AD conversion result based on the period T C1 after the predetermined time T REF .

また同時に２回目のＡＤ変換を行うためにデジタル・コントロール回路４６の制御（Ｓ１：ｏｎ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間ＴＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｆｆ、Ｓ３：ｏｎ、Ｓ４：ｏｆｆ）によって選択回路４２の出力をＶＲＥＦ２に切り替える。ＶＲＥＦ２が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧とすると積分回路４３の出力ＶＯＵＴは正の傾きで積分される。ＴＣ２においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ２が解除されて期待値をＬレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ２としてパルスを出力する動作を行う。またそのときに期待値生成照合回路４５は比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴとしてパルスを出力する。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＨレベルに遷移するのですぐに期待値比較回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間ＴＲＥＦの後の期間ＴＣ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｎ）によって選択回路４２の出力を積分回路４３の入出力をショートさせるスイッチをＯＮして次のＡＤ変換まで待機する。 At the same time, the digital control circuit 46 controls (S 1 : on, S 2 : off, S 3 : off, S 4 : off) to output the analog input voltage AIN in order to perform the second AD conversion at the same time. Switch to pass. Unlike the first AD conversion, after a certain time T REF , the digital control circuit 46 controls (S 1 : off, S 2 : off, S 3 : on, S 4 : off). The output of the circuit 42 is switched to VREF2. Assuming that VREF2 is smaller than the output voltage COM of the reference voltage generation circuit 41, the output VOUT of the integration circuit 43 is integrated with a positive slope. At TC2 , the expected value generation / collation circuit 45 is controlled by the digital control circuit 46 so that the RST2 is released and the expectation value becomes the L level and the collation is possible. An operation of outputting a pulse as the output ADSET2 of the value generation verification circuit 45 is performed. At that time, the expected value generation / collation circuit 45 outputs a pulse as the output ADSET of the expected value generation / collation circuit 45 when the output COMPOUT of the comparison circuit 44 transits to the L level. Since the output COMPOUT of the comparison circuit 44 changes to the H level when the output VOUT of the integration circuit 43 exceeds the reference voltage COM, a pulse is immediately generated in the output ADSET of the expected value comparison circuit 45. The digital control circuit 46 by pulse a predetermined time based on the duration T C2 after T REF 2 nd AD conversion result as AD2 [N-1: 0] to determine the. After the determination of AD2 [N−1: 0], the output of the selection circuit 42 is integrated by the control of the digital control circuit 46 (S 1 : off, S 2 : off, S 3 : off, S 4 : on). The switch for short-circuiting the input / output is turned on and waits for the next AD conversion.

次に図６はアナログ入力電圧ＡＩＮが参照電圧発生回路４１の出力電圧ＣＯＭより大きい場合（ＡＩＮ＞ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路４６の制御（Ｓ１：ｏｎ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２を一定時間ＴＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路４３において積分される。このとき、積分回路４３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧であることを仮定しているので負の傾きで積分される。そして一定時間ＴＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｎ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２の出力を第１の基準電圧ＶＲＥＦ１に切り替える。第１の基準電圧ＶＲＥＦ１が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧とすると積分回路４３の出力ＶＯＵＴは負の傾きで積分される。ＴＣ１においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ１が解除されて期待値をＨレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ１としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのですぐに期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間ＴＲＥＦの後の期間ＴＣ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。 Next, FIG. 6 is a timing chart when the analog input voltage AIN is larger than the output voltage COM of the reference voltage generation circuit 41 (AIN> COM).
Under the control of the digital control circuit 46 (S 1 : on, S 2 : off, S 3 : off, S 4 : off), the analog input voltage AIN passes through the selection circuit 42 for a predetermined time T REF , and the integration circuit 43 Integrated. At this time, the output VOUT of the integrating circuit 43 is integrated with a negative slope because it is assumed that the analog input voltage is higher than the output voltage COM of the reference voltage generating circuit 41. After a certain time T REF , the output of the selection circuit 42 is set to the first reference voltage VREF1 by the control of the digital control circuit 46 (S 1 : off, S 2 : on, S 3 : off, S 4 : off). Switch. If the first reference voltage VREF1 is higher than the output voltage COM of the reference voltage generation circuit 41, the output VOUT of the integration circuit 43 is integrated with a negative slope. At TC1 , the expected value generation / collation circuit 45 is controlled by the digital control circuit 46 so that the RST1 is released and the expectation value becomes the H level and the collation is possible. An operation of outputting a pulse as the output ADSET1 of the value generation verification circuit 45 is performed. Since the output COMPOUT of the comparison circuit 44 transitions to the H level when the output VOUT of the integration circuit 43 falls below the reference voltage COM, a pulse is immediately generated in the output ADSET of the expected value generation / collation circuit 45. With this pulse, the digital control circuit 46 determines AD1 [N−1: 0] as the first AD conversion result based on the period T C1 after the predetermined time T REF .

また同時に２回目のＡＤ変換を行うために一定時間ＴＡＤＥＮＤの間デジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｎ）によっての積分回路４３の出力をリセットした後、再びデジタル・コントロール回路４６の制御（Ｓ１：ｏｎ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｆｆ）によって選択回路４２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間ＴＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｆｆ、Ｓ３：ｏｎ、Ｓ４：ｏｆｆ）によって選択回路４２の出力をＶＲＥＦ２に切り替える。ＶＲＥＦ２が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧とすると積分回路４３の出力ＶＯＵＴは正の傾きで積分される。ＴＣ２においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ２が解除されて期待値をＬレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ２としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＬレベルに遷移するのでそのタイミングで期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間ＴＲＥＦの後の期間ＴＣ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路４６の制御（Ｓ１：ｏｆｆ、Ｓ２：ｏｆｆ、Ｓ３：ｏｆｆ、Ｓ４：ｏｎ）によって選択回路４２の出力を積分回路４３の入出力をショートさせるスイッチをＯＮして次のＡＤ変換まで待機する。 Further, in order to perform the second AD conversion at the same time, the integration circuit 43 under the control of the digital control circuit 46 (S 1 : off, S 2 : off, S 3 : off, S 4 : on) for a certain time T ADEND. The output of the selection circuit 42 passes the analog input voltage AIN again by the control of the digital control circuit 46 (S 1 : on, S 2 : off, S 3 : off, S 4 : off). Switch as follows. Unlike the first AD conversion, after a certain time T REF , the digital control circuit 46 controls (S 1 : off, S 2 : off, S 3 : on, S 4 : off). The output of the circuit 42 is switched to VREF2. Assuming that VREF2 is smaller than the output voltage COM of the reference voltage generation circuit 41, the output VOUT of the integration circuit 43 is integrated with a positive slope. At TC2 , the expected value generation / collation circuit 45 is controlled by the digital control circuit 46 so that the RST2 is released and the expectation value becomes the L level and the collation is possible. An operation of outputting a pulse as the output ADSET2 of the value generation verification circuit 45 is performed. Since the output COMPOUT of the comparison circuit 44 transitions to the L level when the output VOUT of the integration circuit 43 exceeds the reference voltage COM, a pulse is generated at the output ADSET of the expected value generation / collation circuit 45 at that timing. The digital control circuit 46 by pulse a predetermined time based on the duration T C2 after T REF 2 nd AD conversion result as AD2 [N-1: 0] to determine the. After the determination of AD2 [N−1: 0], the output of the selection circuit 42 is integrated by the control of the digital control circuit 46 (S 1 : off, S 2 : off, S 3 : off, S 4 : on). The switch for short-circuiting the input / output is turned on and waits for the next AD conversion.

そして、図７に示すように本実施の形態においてもアナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧であるならば、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも小さい場合はＡＤ１にはあるＡＤ変換された値が確定し、ＡＤ２は０と確定する。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ１のビット反転したものとして、最上位ビットを０としたものをＡＤＯＵＴとしている。アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも大きい場合、ＡＤ１は０と確定し、ＡＤ２はあるＡＤ変換された値が確定する。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ２として、最上位ビットを１としたものをＡＤＯＵＴとしている。   As shown in FIG. 7, also in this embodiment, if the analog input voltage AIN is a constant voltage during AD conversion, the analog input voltage AIN is higher than the output voltage COM of the reference voltage generation circuit 11. If it is smaller, a certain AD converted value is determined for AD1, and AD2 is determined to be 0. Based on the operation flow chart, the final N-bit AD output result (ADOUT [N: 0]) is obtained by inverting the bits of AD1 up to N−1 bits, and setting the most significant bit as 0 as ADOUT. When the analog input voltage AIN is larger than the output voltage COM of the reference voltage generation circuit 11, AD1 is determined to be 0, and AD2 is determined to have a certain AD converted value. Based on the operation flowchart, the final N-bit AD output result (ADOUT [N: 0]) is AD2 up to N−1 bits and ADOUT with the most significant bit set to 1.

また、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧ない場合はＡＤ１、ＡＤ２にともにある値が格納されるのでその平均をとってＡＤＯＵＴとしている。
なお、本実施の形態においてもこの演算例はＡＩＮ＝ＶＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＶＲＥＦ２時にゼロスケールとした演算例であるが、ＡＩＮ＝ＶＲＥＦ１時にＡＤＯＵＴをゼロスケール、ＡＩＮ＝ＶＲＥＦ２時にフルスケールなど適宜変更することが可能である。 When the analog input voltage AIN is not constant during AD conversion, a certain value is stored in both AD1 and AD2, and the average is taken as ADOUT.
In this embodiment, this calculation example is an example in which ADOUT is full scale when AIN = VREF1, and zero scale is set when AIN = VREF2. However, ADOUT is zero scale when AIN = VREF1, and full scale is set when AIN = VREF2. It is possible to change appropriately.

このようにｎビットの積分型ＡＤ変換回路を実現する場合、従来のアナログ信号をデジタル出力信号に変換する積分型ＡＤ変換回路において比較回路を増やしてアナログ入力電圧レンジを任意の広入力電圧レンジに設定する技術に起こってしまう各比較回路のオフセット、節点ノイズの影響などによるＡＤ変換時の誤動作を防ぎ、アナログ入力電圧レンジを任意の広入力電圧レンジに設定することが可能である。   When an n-bit integral AD converter circuit is realized in this way, the analog input voltage range is increased to an arbitrary wide input voltage range by increasing the number of comparison circuits in the conventional integral AD converter circuit that converts an analog signal into a digital output signal. The analog input voltage range can be set to an arbitrary wide input voltage range by preventing malfunction during AD conversion due to the influence of the offset of each comparison circuit, nodal noise, etc. that occur in the setting technology.

１００…積分型ＡＤ変換回路
１１…参照電圧発生回路
１２…選択回路
１３…積分回路
１４…比較回路
１５…期待値生成照合回路
１６…デジタル・コントロール回路
１７…デジタル演算回路
ＡＩＮ…アナログ入力電圧
ＶＲＥＦ１…第１の基準電圧
ＶＲＥＦ２…第２の基準電圧
ＲＥＦ１…第１の基準参照電圧
ＲＥＦ２…第２の基準参照電圧
ＣＯＭ…参照電圧
ＣＬＫ…発振器出力 DESCRIPTION OF SYMBOLS 100 ... Integration type AD converter circuit 11 ... Reference voltage generation circuit 12 ... Selection circuit 13 ... Integration circuit 14 ... Comparison circuit 15 ... Expectation value generation collation circuit 16 ... Digital control circuit 17 ... Digital operation circuit AIN ... Analog input voltage VREF1 ... First reference voltage VREF2 ... Second reference voltage REF1 ... First reference reference voltage REF2 ... Second reference reference voltage COM ... Reference voltage CLK ... Oscillator output

Claims (2)

第１及び第２の基準電圧に基づいて第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生手段と、
アナログ入力電圧と前記第１及び第２の基準参照電圧のいずれかを選択する選択手段と、
当該選択手段の出力を積分する積分手段と、
当該積分手段の出力と前記参照電圧発生手段にて発生した参照電圧とを比較する比較手段と、
当該比較手段の出力を受けてその期待値生成及び照合を行う期待値生成照合手段と、
当該期待値生成照合手段の出力を受けて前記選択手段を制御する信号及び２回以上のＡＤ変換値を出力するデジタル・コントロール手段と、
当該デジタル・コントロール手段の出力を入力とし、前記２回以上のＡＤ変換値に基づいた演算結果を出力するデジタル演算手段と、を備え、
前記デジタル・コントロール手段における前記２回以上のＡＤ変換値を出力する動作に対応して、前記積分手段は、前記アナログ入力電圧を積分した後に前記第１の基準参照電圧を積分する動作と、前記アナログ入力電圧を積分した後に前記第２の基準参照電圧を積分する動作とを、それら第１及び第２の基準参照電圧を積分する動作が互いに逆方向となるように行うことを特徴とする積分型ＡＤ変換回路。 Reference voltage generating means for generating the first and second reference reference voltages and the reference voltage based on the first and second reference voltages;
Selecting means for selecting an analog input voltage and one of the first and second reference reference voltages;
Integrating means for integrating the output of the selecting means;
Comparing means for comparing the output of the integrating means with the reference voltage generated by the reference voltage generating means;
Expected value generation collation means for receiving the output of the comparison means and performing the expected value generation and collation;
A digital control means for receiving the output of the expected value generation collating means and outputting the signal for controlling the selection means and two or more AD conversion values ;
It receives the output of those said digital control means, and a digital arithmetic unit for outputting a calculation result based on the AD converted value of more than the two,
Corresponding to the operation of outputting the AD conversion value two or more times in the digital control means, the integrating means integrates the first reference reference voltage after integrating the analog input voltage; Integration of integrating the second reference reference voltage after integrating the analog input voltage so that the operations of integrating the first and second reference reference voltages are in opposite directions. Type AD conversion circuit. 第１及び第２の基準電圧を入力して第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生ステップと、
アナログ入力電圧を入力して当該アナログ入力電圧と前記第１及び第２の基準参照電圧のうちのいずれかを制御信号に基づいて選択する選択ステップと、
当該選択ステップで選択した電圧を入力して積分する積分ステップと、
当該積分ステップの出力と前記参照電圧発生ステップで発生した参照電圧とを比較する比較ステップと、
当該比較ステップの出力を入力してその比較結果に基づいて期待値生成及び照合を行う期待値生成照合ステップと、
当該期待値生成照合ステップの出力を入力して前記選択ステップにおける制御信号を生成して出力すると共に２回以上のＡＤ変換値を生成して出力するデジタル・コントロールステップと、
当該デジタル・コントロールステップで出力した２回以上のＡＤ変換値を入力し、当該２回以上のＡＤ変換値に基づいた演算を行って出力するデジタル演算ステップと、を含み、
前記デジタル・コントロールステップにおける前記２回以上のＡＤ変換値を生成して出力する動作に対応して、前記積分ステップは、前記アナログ入力電圧を積分した後に前記第１の基準参照電圧を積分する動作と、前記アナログ入力電圧を積分した後に前記第２の基準参照電圧を積分する動作とを、それら第１及び第２の基準参照電圧を積分する動作が互いに逆方向となるように行うことを特徴とするＡＤ変換方法。 A reference voltage generating step of inputting the first and second reference voltages to generate the first and second reference reference voltages and the reference voltage;
A selection step of inputting an analog input voltage and selecting one of the analog input voltage and the first and second reference reference voltages based on a control signal;
An integration step in which the voltage selected in the selection step is input and integrated;
A comparison step for comparing the output of the integration step with the reference voltage generated in the reference voltage generation step;
An expected value generation collation step for inputting the output of the comparison step and performing expected value generation and collation based on the comparison result;
A digital control step that inputs the output of the expected value generation collation step, generates and outputs the control signal in the selection step, and generates and outputs two or more AD conversion values;
Enter the AD converted value of twice or more output by the digital control step, seen including a digital computation step of outputting by performing a calculation based on the AD converted value of more than the two times, and
Corresponding to the operation of generating and outputting two or more AD conversion values in the digital control step, the integration step is an operation of integrating the first reference reference voltage after integrating the analog input voltage. And integrating the second standard reference voltage after integrating the analog input voltage so that the operations integrating the first and second standard reference voltages are in opposite directions. AD conversion method.
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