JP5164277B2

JP5164277B2 - 一組の多項式を用いたメッセージ剰余の決定

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Publication number: JP5164277B2
Application number: JP2009532617A
Authority: JP
Inventors: シー．ハーゼンプラフ、ウィリアム; エー．ブレス、ブラッド; ゴーバツ、グンナー
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-10-12
Filing date: 2007-10-12
Publication date: 2013-03-21
Anticipated expiration: 2027-10-12
Also published as: EP2089973A4; US20080092020A1; CN101162964B; TW200832935A; WO2008046078A3; CN101162964A; US7827471B2; WO2008046078A2; EP2089973A2; JP2010507290A

Description

例えば、ネットワーク接続を介し伝送される、または、記憶装置から読み出されるデータは、さまざまな理由により破壊される可能性がある。例えば、ノイズが多い伝送ラインは、"１"の信号を"０"に変えてしまう、または、その逆もありうる。破壊を検知すべく、データは、チェックサムなどのデータから生じた何らかの値を伴うことが多い。データの受信機は、当該チェックサムを再計算し、オリジナルのチェックサムと比較することによってデータがエラーなしに伝送されたらしいことを確認する。

データの破壊を識別する一般的な技術は、巡回冗長検査（ＣＲＣ）として知られている。厳密な意味においてはチェックサムではないが、ＣＲＣ値は、それと同じようによく用いられうる。すなわち、最初に計算されたＣＲＣと再計算されたＣＲＣとの比較によって、非常に高い可能性でデータが破壊されたことを識別できる。ＣＲＣ計算は、メッセージビットを多項式として解釈することに基づく。その場合、メッセージの各ビットは、多項式係数を表す。例えば、"１１１０"のメッセージは、多項式ｘ^３＋ｘ^２＋ｘ＋０に対応する。メッセージは、キーとして知られる他の多項式で除される。例えば、他の多項式は、"１１"またはｘ＋１であってよい。ＣＲＣは、メッセージをキーで除した余りである。しかしながら、ＣＲＣの多項式の除法は、有限体ＧＦ（２）（すなわち、整数モジュロ２の組）上で計算されるところが通常の除算とは幾分異なる。もっと簡単に言えば、偶数の係数はゼロになり、奇数の係数は、１になる。

ＣＲＣ計算を実行するためにさまざまな技術が開発されてきた。第１の技術は、専用ＣＲＣ回路を用いて特定の多項式キーを実装する。この方法は、設置面積が非常に小さく、非常に高速の回路を生み出すことができる。しかしながら、この速度とサイズだと、多くの場合、用いることができる多項式キーを柔軟に変えられないという問題が生じる。また、多数のキーをサポートすることにより、サポートされるキーごとに回路の設置面積をほぼ線形に増大させてしまうこともある。

第２の一般的に用いられている技術は、ＣＲＣルックアップテーブルを特徴とするものであり、所定の多項式と、データ入力および余りのセットとに対し、すべての可能性のあるＣＲＣ結果が計算されて格納される。ＣＲＣを決定することにより、テーブルルックアップの実行は簡単になる。しかしながら、この方法は、一般的に、回路設置面積が比較的大きく、用いられる多項式キーを変更するためにはルックアップテーブルの全体的な再配置が必要になる場合がある。

第３の技術は、プログラム可能なＣＲＣ回路である。これによって、ほとんどの多項式がダイ領域内の合理的な有効部分でサポートされうるようになる。しかしながら、この方法は、前述の方法に比べ、処理速度がかなり遅い。

予め計算された一組の多項式を用いて多項式除算の剰余を決定をする一組のステージを示す図である。

予め計算された一組の多項式を示す図である。

予め計算された多項式および入力データに並列演算を実行するステージを示す図である。

サンプルステージのデジタル論理ゲートを示す図である。サンプルステージのデジタル論理ゲートを示す図である。

多項式除算の剰余を計算するシステムの図である。

図１は、プログラム可能な巡回冗長検査（ＣＲＣ）回路１００のサンプル実装を示す。回路１００は、大まかに言って、ルックアップテーブルＣＲＣ実装と同じパフォーマンスを実現でき、典型的な多項式に演算を実行する専用ＣＲＣ回路を実現した場合と比べるとやや遅いかもしれない。ダイ領域の観点では、回路１００は、ルックアップテーブルを用いる場合より大きさが何桁か小さく、専用の回路を実現した場合の桁範囲でありうる。

回路１００は、多項式キーから生じた一連の予め計算された多項式１００_ａから１００_ｄを用いる。予め計算された多項式１００_ａから１００_ｄのビットは、記憶素子（例えばレジスタまたは記憶場所）へとロードされ、ステージ１０６ｄにより出力される最終的なＣＲＣ結果になる前に、より小さい中間値へと初期メッセージを連続的に縮小する一連のステージ１０６ａから１０６ｄへと送られる。例えば、図に示すように、ステージ１０６ａから１０６ｄにより出力されるデータｒ_ｂからｒ_ｄの幅は、各ステージを経るにつれ減少していく。予め計算された多項式１００_ａから１００_ｄ、および、ステージ１０６ｄから１０６ａは、最終的な剰余に関し、最初の入力ｒ_ａと、ステージ出力ｒ_ｂからｒ_ｄとがそれぞれ合同するよう構築される（すなわち、ｒ_ａ≡ｒ_ｂ≡ｒ_ｃ≡ｒ_ｊ）。さらに、予め計算された多項式１００_ａから１００_ｄにより、ステージ１０６ａから１０６ｄは、多数の計算を並行して実行できるようになり、ＣＲＣ剰余を決定するのに必要なゲート遅延数は減少する。異なるキーごとに回路１１０を再プログラムすることにより、予め計算された多項式の適切な組を記憶素子１００ａから１００ｄへとロードするのを簡単にすることができる。

図２は、予め計算された多項式ｇ_ｉ（ｘ）、１００ａから１００ｄ（例えばｇ_４，ｇ_２，ｇ_１およびｇ_０のサンプルセットを示す。これらの多項式１００ａから１００_ｄは、それぞれ連続する多項式１００ａから１００_ｄの組が、（ＣＲＣ）多項式（ｇ_０など）の生成順序において、先頭のビット（ｉ＋ｋビット）の次にｉ個のゼロ１０２（網掛け部分）が続き、ｋビットのデータ１０４で終るという特徴を有する。これらの多項式１００ａから１００_ｄの形式により、各ステージ１０６ａから１０６ｄは、入力データを減らしてＣＲＣ値と同等値まで小さくすることできる。例えば、９ビット多項式ｇ_０（ｘ）から一組の多項式｛ｇ_４（ｘ），ｇ_２（ｘ），ｇ_１（ｘ）｝を導出した後、１６ビットの入力データについてＣＲＣが決定されうる。演算中、最終ステージ１０６ｄで８ビットの剰余が出力されるまで、ｇ_４（ｘ）を適用することにより、入力データを１６ビットから１２ビットに減少し、ｇ_２（ｘ）を適用することにより、次のデータが１２ビットから１０ビットへと減少するなどしてよい。さらに、以下に詳しく述べるが、所定のステージ１０６ａから１０６ｄは、多項式１００ａから１００_ｄを用いて入力データの相互排除領域を並行して処理してよい。

より厳密には、ｇ（ｘ）をｋ＋１ビットのｋ次のＣＲＣ多項式とし、剰余がｋビットにわたるように先頭のビットを常に設定する。多項式ｇ（ｘ）は以下のように定義される。

多項式ｇ_ｉ（ｘ）は、以下のように定義される。

このｇ_ｉ（ｘ）の定義によれば、一連の多項式は、選択されたｉの値、および、オリジナル多項式ｇ（ｘ）の関数として計算されうる。

ＣＲＣ多項式ｇ（ｘ）は、ｇ_ｉ（ｘ）で割ることができる。

このことから、回帰を定義することができ、各ステージにおいて、メッセージｍ（ｘ）は予め計算された多項式の１つ分だけ部分的に減少する。

ｍ（ｘ）を２^Ｌビットメッセージとし、ｒ（ｘ）をｋビットの結果とする。

ｍ（ｘ）は、ｘ^ｋだけシフトし、結果として生じたＣＲＣ剰余をメッセージｍ（ｘ）に追加する空間が生じる。したがって、

ｉ≧１である。したがって、ｒ_ｉ（ｘ）≡ｒ_０（ｘ）ｍｏｄｇ（ｘ）となる。これは、ｉへの帰納法により証明される。

最終的に、ｒ_Ｌ（ｘ）＝ｒ（ｘ）であり、これは、上記のような観察から得られる。

これらの方程式は、さまざまな回路に実装されうるＣＲＣ計算へのアプローチを提供する。例えば、図３は、上記アプローチを実装する回路の高水準アーキテクチャを示す。図に示すように、所定のステージ１０６ａから１０６ｄは、予め計算された多項式ｇ_ｉ（ｘ）のｋの最下位ビット１０４の倍数をステージ入力から減じることにより、入力データｒを減少させる。また、結果として生じたステージ出力は、幅がより小さいＣＲＣ計算についてのステージ入力と一致する。

図に示されるサンプルの実装は、ｇ_ｉ（ｘ）のｋ個の最下位ビットと、入力データのそれぞれのビットとの論理積１１０ａから１１０ｄをとる（例えば乗算する）ステージ１０６ａから１０６ｄを特徴とする。ｇｉ（ｘ）のｉ個のゼロ１０２および最初の"１"は、ステージの計算結果に影響を及ぼさないので、ステージでは必要ない。したがって、回路は、ｇｉ（ｘ）のｋ個の最下位ビットのみを格納することを必要とする。

演算を説明すべく、ｒ_０は"１０１０..."を開始する値を有し、ｇ_４（ｘ）のｋ個の最下位ビットは、"００１０１００１０"の値を有すると仮定すると、第１の１１０ａおよび第３の１１０ｃＡＮＤゲートは、"００１０１００１０"を出力し、一方、第２の１１０ｂおよび第４の１１０ｄＡＮＤゲートは、ゼロを出力するだろう。図３の網掛けされたノードが示すように、ＡＮＤ１１０ａから１１０ｄゲートの出力は、入力データのそれぞれのビット位置に従い、ゲート１１０ａから１１０ｂ出力をシフトさせる（すなわち乗算する）よう整列配置されうる。すなわち、入力データの最上位ビットに演算を実行するゲート１１０ａの出力は、ｉ−１ビットだけシフトし、それぞれ次のゲート１１０ｂから１１０ｄは、このシフト分１だけ減少する。例えば、ｒ_０の最上位ビットに対応するゲート１１０ａの出力は、入力データに対し３ビット分シフトし、ｒ_０の次の最上位ビットに対応するゲート１１０ｂの出力は、例えば２ビット分シフトしてよい。そして、入力データは、ゲート１１０ａから１１０ｄの出力のシフトされた位置合わせ分だけ減じられて（例えば、排他的論理和がとられて）よい。この減算の結果、ｉ＞０についての多項式におけるゼロ１０２の数に等しいビット数だけ入力データが減少する。本質的に入力データｒ０のｉ個の最上位ビットは、セレクタとして機能し、ｇｉ（ｘ）のｋ個の最下位ビットのいくらかの倍数分だけ入力データから引くか、または、入力データを変更しないゼロを出力するかのいずれかを行う。

図に示すように、ステージ１０６ａのＡＮＤゲート１１０ａから１１０ｄは、入力データの排他的な部分で機能することにより、並列に動作しうる。すなわち、ＡＮＤゲート１１０ａから１１０ｄは、ｒ_０の異なるビットをそれぞれ同時に処理することができる。この並列処理により、ＣＲＣ計算は、著しく速くなりうる。また、異なるステージによるデータの並列処理も行うことができる。例えば、ｒ_０の最上位ビットは、変化せずにステージ１０６ｂまで行くので、ステージ１０６ｂのゲート１１０ｅは、演算の極めて初期にその選択を行うことができる。

図４Ａは、図３に示された構造に適合するサンプルステージ１０６ａを実装した場合のデジタル論理ゲートを示す。本例では、ステージ１０６ａは、ｇ４（ｘ）の１６ビット入力値（例えば、ｒ_０＝入力データ［１５：０］）、および、ｋ個の最下位ビットを受信する。ステージ１０６ａは、ｉ組のＡＮＤゲート１１０ａから１１０ｄにより入力値のｉ個の最上位ビットを処理し、１１０ａから１１０ｄは、ｇ４（ｘ）の各入力データビットと、ｋ個の最下位ビットのそれぞれとの論理積をとる。図４におけるｋ個のＡＮＤゲート１１０ａから１１０ｄの各組は、図３に示される単一のＡＮＤゲートの概念描写と一致する。ＡＮＤゲートアレイ１１０ａから１１０ｄの出力は、入力データビット位置に基づき整列配置され、入力データの残りのビットから、シフトされたＡＮＤゲート１１０ａから１１０ｄ出力を減じるＸＯＲゲート１１２ａから１１２ｄツリーへと送られる（すなわち、入力データはｉ個の最上位ビットより小さい）。

図４Ｂは、出力＿１データ［１１：０］を受信し、出力＿２データ［９：０］を生成する後続ステージ１０６ｂのデジタル論理ゲートを示す。ステージ１０６ｂは、ステージ１０６ａにより出力される１２ビット値を受信し、ｇ_２（ｘ）を用いて１２ビット値をＣＲＣと等しい１０ビット値まで減少させる。ステージ１０６ａおよび１０６ｂは、ｇ_ｉ（ｘ）のｋ個の最下位ビットに演算を実行するＡＮＤゲートのｉ個のアレイと、ステージ入力からシフトされたＡＮＤゲート出力を減じることにより、ステージ出力値を生成するＸＯＲツリーとからなる同じ基礎構造を共有する。異なる値ｉについての他のステージも同様に形成される。

図３、４Ａ、および、４Ｂに示される構造は、単なる例であり、他のさまざまな実装が用いられてよい。例えば、サンプル図では、各ステージ１０６ａから１０６ｄは、入力データのｉ個の最上位ビットを並列で処理した。他の実装では、ｉより大きいまたは小さい多数のビットが並列に用いられてよいが、所定のステージについて出力データのサイズを縮小する場合にはうまくいかないだろう。

上記の構造は、予め計算された多項式を導出する際に用いられてよい。例えば、ｇ_ｉ（ｘ）に関連する記憶素子をゼロにし、多項式キーのｋ個の最下位ビットをｇ_０にロードすることにより導出されうる。連続するｇ_ｉに関連するビットは、データ入力としてのｘ^ｋ＋ｉを回路に適用し、ｇ_ｉに関連する値としてｇ_０ステージにより出力された、結果として生じたｋ個の最下位ビットを格納することにより決定されうる。例えば、ｇ_２についての多項式を導出すべく、ｘ^ｋ＋２は、回路として適用され、ｇ_０ステージの結果として生じたｋビット出力は、ｇ_２多項式の値としてロードされうる。

図５は、上記技術を用いたサンプルＣＲＣの実装を示す。この実装は、３２ビットセグメント１２０の大きいメッセージの連続部分で機能する。図に示すように、このサンプルの実装は、１２４および１２６をシフトし、メッセージの所定の部分１２０と任意の既存の剰余１２２との排他的論理和１２８をとり、ステージ１０６ａから１０６ｆ、および、それぞれ予め計算された多項式ｇ_ｉ（ｘ）のｋ個のビットを用いてＣＲＣ剰余を計算する。また、連続するステージ１０６ａから１０６ｅは、ステージ１０６ｆにより剰余値が出力されるまで、入力データをｉビット分減少させる。そして、回路は、次のメッセージ部分１２４の処理に用いられる１２２に剰余をフィードバックする。最終メッセージ部分１２０が適用された後に残る剰余は、メッセージ全体に対して決定されるＣＲＣ値である。この剰余は、メッセージに加えられるか、または、受信されたＣＲＣ値と比較されることにより、データが破壊されている可能性があるかどうかが決定される。

図５に示すシステムは、（Ｌ+１）ステージ１０６から１０６ｆを特徴としており、多項式の形式は、ｉ＝｛ｎ＝１からＬに対し０，２^ｎ−１｝である。しかしながら、このｉの厳密な幾何数列は必要なく、メッセージを縮小するのにｉの他の値を用いてよい。さらに、低多項式レベル（例えば、ｉ＜４）では、図３、４Ａおよび４Ｂで示されるステージ構造を採用せず、従来のビットシリアル、または、他の方法でｇ０を用いて入力値を処理する方が効率的でありうる。

上記の技術は、ＣＲＣの計算速度、電力効率、および、回路設置面積を改良するために用いられうる。このように、上記技術は、ネットワークプロセッサ、セキュリティプロセッサ、チップセット、ＡＳＩＣ（特定用途向け集積回路）などのさまざまな環境において、高速クロックを操作する能力のあるプロセッサまたはプロセッサコア内の機能ユニットとして用いられる一方で、特定の値を有する任意の多項式をサポートする。例えば、上記ＣＲＣ回路は、１つ以上のプロセッサ／プロセッサコアに結合される１つ以上のメディアアクセスコントローラ（例えばイーサネット（登録商標）ＭＡＣ）を有するデバイスに集積されてもよい。このような回路は、プロセッサ自体、ネットワークインターフェースカード（ＮＩＣ）、チップセット内などにコプロセッサとして集積されてもよい。ＣＲＣ回路は、ネットワークパケット（例えばパケットヘッダおよび／またはペイロード）内に含まれるデータに働きかけうる。さらに、ＣＲＣ計算に関連して説明してきたが、本技術は、ＧＦ（２）（例えば、楕円曲線暗号技術（ＥＣＣ））における他の剰余計算などのさまざまな計算に適用されうる。

本願明細書中に用いられる回路という用語は、ハードワイヤード回路、デジタル回路、アナログ回路、プログラム可能な回路などの実装を含む。プログラム可能な回路は、記憶媒体におけるコンピュータ命令に働きかけうる。

他の実施形態も以下の請求項の範囲内に含まれる。

Claims

メッセージｍ（ｘ）の剰余の決定に用いられる方法であって、
第１の多項式ｇ（ｘ）から導出される一組の多項式のそれぞれの多項式の少なくとも一部分をロードする段階と、
一組のステージを用い、ｍ（ｘ）ｍｏｄｇ（ｘ）に対応するメッセージの剰余を決定する段階と、
を備え、
前記一組のステージの個々のステージは、前記一組の多項式のそれぞれの少なくとも一部分を、前記一組のステージの前段のステージにより出力されたデータに適用し、
前記一組のステージのそれぞれは、前段のステージにより出力されたデータｒ _ｉ−１（ｘ）を受信し、ｒ _ｉ（ｘ）≡ｒ _ｉ−１（ｘ）となるようにｒ _ｉ（ｘ）を出力し、
前記一組の多項式は、複数の値ｉについて

と一致し、ｉおよびｋは整数である、
方法。
前記一組の多項式は、プレフィックスおよびｋビットの残り部分を有する複数の多項式を含み、ｋは、正の整数であり、前記一組の多項式における多項式の前記プレフィックスは、一組のゼロ個以上の連続するゼロが後に続く１に等しい最上位ビットからなり、前記一組の１つ以上の連続するゼロにおける複数のゼロは、前記一組の多項式をデータに適用する順に減少する、請求項１に記載の方法。
（１）ネットワークを介した伝送のために、前記メッセージに前記剰余を加える段階と、（２）前記剰余と、予め計算された剰余とを比較する段階と、の少なくとも一方の段階をさらに備える、請求項１または２に記載の方法。
前記一組のステージの個々のステージにおいて、それぞれのステージに関連する前記一組の多項式の１つの少なくとも一部分は、前記それぞれのステージにより受信される入力データのそれぞれのビットで多項式乗算される、請求項２に記載の方法。
多項式乗算に用いる前記入力データのそれぞれのビットは、前記それぞれの多項式のプレフィックスにおける前記一組の１つ以上の連続するゼロの数に等しい数のビットからなる、請求項４に記載の方法。
前記入力データのそれぞれのビットによる多項式乗算は、前記入力データのそれぞれのビットに対し並列に行われる、請求項４または５に記載の方法。
有限体ＧＦ（２）における第１の多項式ｇ（ｘ）に関し、メッセージｍの剰余を決定するのに用いられる装置であって、
前記第１の多項式ｇ（ｘ）から導出される一組の多項式のそれぞれの少なくとも一部分を格納する一組の記憶素子と、
前記一組の記憶素子のそれぞれに結合される一組のステージと、
を備え、
前記一組のステージにおけるそれぞれのステージは、前記一組の記憶素子のそれぞれに格納された値を前記ステージのそれぞれの入力に適用するデジタル論理ゲートを有し、
前記一組のステージのそれぞれは、前段のステージにより出力されたデータｒ _ｉ−１（ｘ）を受信し、ｒ _ｉ（ｘ）≡ｒ _ｉ−１（ｘ）となるようにｒ _ｉ（ｘ）を出力し、
前記一組の多項式は、複数の値ｉについて

と一致する多項式を含み、ｉおよびｋは整数である、
装置。
前記一組の多項式は、プレフィックスおよびｋビットの残り部分を有し、ｋは正の整数であり、前記一組の多項式における多項式の前記プレフィックスは、一組のゼロ個以上の連続するゼロが後に続く１に等しい最上位ビットからなり、前記一組のゼロ個以上のゼロにおける連続するゼロの数は、前記一組の多項式を入力に適用する順に減少する、請求項７に記載の装置。
前記一組のステージの個々のステージにおいて、それぞれのステージに関連する前記それぞれの多項式のｋビットの残り部分は、前記それぞれのステージの入力データビットと共にＡＮＤゲートに送られる、請求項８に記載の装置。
前記一組のステージのうち、１つ以上の連続するゼロを持つ前記プレフィックスを有する多項式に対応する個々のステージにおいて、前記ＡＮＤゲートに送られた前記それぞれの入力データビットは、前記１つ以上の連続するゼロのそれぞれの多項式プレフィックスにおける連続するゼロの数に等しい数のビットからなる、請求項９に記載の装置。
前記デジタル論理ゲートは、前記ＡＮＤゲートの出力と、前記ステージ入力データの最下位ビットとに結合された排他的論理和（ＸＯＲ）ゲートのツリーを有する、請求項９または１０に記載の装置。
前記記憶素子に前記一組の多項式の新しい値をロードする回路をさらに備える、請求項７から１１のいずれか一項に記載の装置。
ネットワークからメッセージを受信する少なくとも１つのメディアアクセスコントローラ（ＭＡＣ）と、
前記少なくとも１つのメディアアクセスコントローラに通信可能に結合される少なくとも１つのプロセッサと、
有限体ＧＦ（２）において第１の多項式ｇ（ｘ）に関し、前記メッセージの剰余を決定する回路と、
を備え、
前記回路は、
前記第１の多項式ｇ（ｘ）から導出される一組の多項式を格納する一組の記憶素子と、
前記一組の記憶素子のそれぞれに結合される一組のステージと、
を備え、
前記一組のステージにおけるそれぞれのステージは、前記一組の記憶素子のそれぞれに格納された値を前記それぞれのステージのそれぞれの入力に適用するデジタル論理ゲートを有し、
前記一組のステージのそれぞれは、前段のステージにより出力されたデータｒ _ｉ−１（ｘ）を受信し、ｒ _ｉ（ｘ）≡ｒ _ｉ−１（ｘ）となるようにｒ _ｉ（ｘ）を出力し、
前記一組の多項式は、複数の値ｉについて

と一致する多項式を含み、ｉおよびｋは整数である、
デバイス。
前記一組の多項式は、プレフィックスおよびｋビットの残り部分を有し、ｋは正の整数であり、前記一組の多項式における一の多項式の前記プレフィックスは、一組のゼロ個以上の連続するゼロが後に続く１に等しい最上位ビットからなり、前記一組のゼロ個以上のゼロにおける連続するゼロの数は、前記一組の多項式を入力に適用する順に減少する、請求項１３に記載のデバイス。
前記一組のステージの個々のステージにおいて、それぞれのステージに関連する前記それぞれの多項式のｋビットの残り部分は、前記それぞれのステージの入力データビットと共にＡＮＤゲートに送られ、
前記一組のステージのうち、１つ以上の連続するゼロを持つプレフィックスを有する多項式に対応する個々のステージにおいて、前記ＡＮＤゲートに送られた前記それぞれの入力データビットは、１つ以上の連続するゼロのそれぞれの多項式のプレフィックスセットにおける連続するゼロの数に等しい多数のビットからなる、請求項１３または１４に記載のデバイス。