JP5162186B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は半導体装置に関する。特に、複数の半導体素子を備えている半導体装置に関するものであり、その半導体装置のサイズを小さくする技術に関する。   The present invention relates to a semiconductor device. In particular, the present invention relates to a semiconductor device including a plurality of semiconductor elements, and relates to a technique for reducing the size of the semiconductor device.

図１２に、従来の半導体装置２１０の断面図を示す。半導体装置２１０は、複数の半導体素子２１８ａ〜２１８ｃを備えている。半導体素子２１８ａ〜２１８ｃは、基板２０２と埋め込み絶縁層２０４と活性層２０７が順に積層されているＳＯＩ基板２０９の活性層２０７内に形成されている。半導体素子２１８ａ〜２１８ｃは、同一の構造を有している。半導体素子２１８ａ〜２１８ｃは、ｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４を有しており、ダイオードとして機能する。各々の半導体素子２１８ａ〜２１８ｃは、素子分離用トレンチ２１６で取り囲まれている。素子分離用トレンチ２１６は絶縁性を有しており、各々の半導体素子２１８ａ〜２１８ｃ同士の間を電気的に絶縁している。素子分離用トレンチ２１６とｎ型不純物の注入範囲２１２の間に隙間Ｌ１が存在し、素子分離用トレンチ２１６とｐ型不純物の注入範囲２１４の間に隙間Ｌ２が存在している。
ここで半導体装置２１０の製造方法を、図１３、１４を参照して説明する。
まず図１３に示すように、活性層２０７の表面におけるｎ型不純物の注入範囲とｐ型不純物の注入範囲を選択しておいて、ｎ型不純物とｐ型不純物をイオン注入する。この結果、ｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４が形成される。ｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４を形成するときに、半導体素子２１８ａを形成するためのｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４と、半導体素子２１８ｂを形成するためのｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４と、半導体素子２１８ｃを形成するためのｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４の各々を、別の範囲に形成する。
次に、図１４に示すように、ＳＯＩ基板２０９を熱処理し、活性層２０７内に注入した不純物を活性化させる。不純物が活性層２０７内で拡散し、活性層２０７内に占めるｎ型不純物の注入範囲２１２とｐ型不純物の注入範囲２１４の大きさが拡大する。次に、半導体素子２１８ａ、２１８ｂ及び２１８ｃを分離するためにトレンチ２１５を形成する。その後、トレンチ２１５内に絶縁膜等を形成することによって、半導体装置２１０が完成する。 FIG. 12 shows a cross-sectional view of a conventional semiconductor device 210. The semiconductor device 210 includes a plurality of semiconductor elements 218a to 218c. The semiconductor elements 218a to 218c are formed in the active layer 207 of the SOI substrate 209 in which the substrate 202, the buried insulating layer 204, and the active layer 207 are sequentially stacked. The semiconductor elements 218a to 218c have the same structure. The semiconductor elements 218a to 218c have an n-type impurity implantation range 212 and a p-type impurity implantation range 214, and function as diodes. Each of the semiconductor elements 218a to 218c is surrounded by an element isolation trench 216. The element isolation trench 216 has an insulating property and electrically insulates between the semiconductor elements 218a to 218c. A gap L1 exists between the element isolation trench 216 and the n-type impurity implantation range 212, and a gap L2 exists between the element isolation trench 216 and the p-type impurity implantation range 214.
Here, a method of manufacturing the semiconductor device 210 will be described with reference to FIGS.
First, as shown in FIG. 13, an n-type impurity implantation range and a p-type impurity implantation range on the surface of the active layer 207 are selected, and n-type impurities and p-type impurities are ion-implanted. As a result, an n-type impurity implantation range 212 and a p-type impurity implantation range 214 are formed. When the n-type impurity implantation range 212 and the p-type impurity implantation range 214 are formed, the n-type impurity implantation range 212, the p-type impurity implantation range 214, and the semiconductor element 218b for forming the semiconductor element 218a are formed. Each of an n-type impurity implantation range 212 and a p-type impurity implantation range 214 for forming, and an n-type impurity implantation range 212 and a p-type impurity implantation range 214 for forming the semiconductor element 218c, respectively, Form in the range.
Next, as shown in FIG. 14, the SOI substrate 209 is heat-treated to activate the impurities implanted into the active layer 207. Impurities are diffused in the active layer 207, and the size of the n-type impurity implantation range 212 and the p-type impurity implantation range 214 in the active layer 207 is increased. Next, a trench 215 is formed to separate the semiconductor elements 218a, 218b, and 218c. Thereafter, an insulating film or the like is formed in the trench 215, whereby the semiconductor device 210 is completed.

特許文献１に、ｎ−型の半導体基板にトレンチを形成し、そのトレンチの側壁に向けてｎ型不純物を注入する技術が開示されている。トレンチの側壁から注入された不純物によって、半導体基板内にｎ＋型不純物の注入範囲が形成される。ｎ−型の半導体基板とｎ＋型不純物の注入範囲によって、半導体素子（ダイオード）が形成される。特許文献１は、半導体基板内に複数のダイオード形成する技術を開示している。 Patent Document 1 discloses a technique in which a trench is formed in an n − type semiconductor substrate and an n type impurity is implanted toward the side wall of the trench. The impurity implanted from the side wall of the trench forms an n + -type impurity implantation range in the semiconductor substrate. A semiconductor element (diode) is formed by the n − type semiconductor substrate and the implantation range of the n + type impurity. Patent Document 1 discloses a technique for forming a plurality of diodes in a semiconductor substrate.

特開２００４−５５６２７号公報JP 2004-55627 A

半導体基板に不純物を注入した後に熱処理を行うと、不純物の注入範囲の大きさが拡大する。１つの半導体素子を形成するために注入した不純物が、隣接する半導体素子を形成する範囲にまで拡散してしまうと、半導体素子が所望する動作をしないことがある。そこで１つの半導体素子を形成するために注入した不純物が、隣接する半導体素子を形成する範囲にまで拡散しないようにする必要がある。しかしながら、半導体基板内において不純物が拡散する範囲は、熱処理の温度や時間によって変化する。そのため、半導体基板に不純物を注入するときは、隣接する不純物同士の間隔を、実際に必要とする間隔よりも広く確保する必要がある。その結果、素子分離用トレンチと不純物の注入範囲の間に、図１２を参照して説明した隙間Ｌ１，Ｌ２が生じてしまう。その隙間Ｌ１，Ｌ２の分だけ、半導体装置のサイズが大きくなってしまう。
特許文献１の技術では、トレンチの側壁に向けて不純物を注入するために、上記の問題は生じない。しかしながら、半導体基板の表面において、マスク等を用いて各種不純物の注入範囲を管理することによって、所望の半導体構造を実現する通常の方法が使えない。信頼性が高くて既存の設備で実行できる普通の方法が使えない。
本発明では、マスク等を用いて不純物の注入範囲を管理することによって所望の半導体構造を実現する通常の方法を活用する。通常の方法を使用するとともに、複数個の半導体素子を備えている半導体装置から無駄なスペースを除去することによってその半導体装置のサイズを小さくする技術を提供する。 When heat treatment is performed after impurities are implanted into the semiconductor substrate, the size of the impurity implantation range is increased. If an impurity implanted to form one semiconductor element diffuses to a range where adjacent semiconductor elements are formed, the semiconductor element may not perform a desired operation. Therefore, it is necessary to prevent the impurities implanted to form one semiconductor element from diffusing into the range where adjacent semiconductor elements are formed. However, the range in which impurities diffuse in the semiconductor substrate varies depending on the temperature and time of the heat treatment. For this reason, when impurities are implanted into the semiconductor substrate, it is necessary to ensure that the interval between adjacent impurities is wider than the interval that is actually required. As a result, gaps L1 and L2 described with reference to FIG. 12 are generated between the element isolation trench and the impurity implantation range. The size of the semiconductor device is increased by the gaps L1 and L2.
In the technique of Patent Document 1, since the impurity is implanted toward the sidewall of the trench, the above problem does not occur. However, a normal method for realizing a desired semiconductor structure cannot be used by managing the implantation range of various impurities using a mask or the like on the surface of the semiconductor substrate. It is not reliable and can not use ordinary methods that can be performed with existing equipment.
In the present invention, a normal method for realizing a desired semiconductor structure by managing an impurity implantation range using a mask or the like is utilized. Provided is a technique for reducing the size of a semiconductor device by using a normal method and removing a useless space from a semiconductor device including a plurality of semiconductor elements.

本発明で製造する半導体装置は、複数の半導体素子と、各々の半導体素子を他の半導体素子から電気的に絶縁する素子分離用トレンチを有している。各々の半導体素子は、ｎ型半導体領域とｐ型半導体領域を有している。本発明では、半導体基板の表面から不純物を注入した後に、半導体基板表面において隣接して出現している第１導電型半導体領域と第２導電型半導体領域の双方を分断して伸びるトレンチを形成することを特徴とする。
この場合、素子分離用トレンチに取り囲まれている範囲内に、ｎ型半導体領域とｐ型半導体領域の双方が形成され、所望の半導体構造を実現することができる。従来とは異なり、不純物の注入範囲とトレンチの間に間隔を確保する必要がなく、半導体装置のサイズを小さくすることができる。
ここでいう「第１導電型半導体領域」とは、半導体装置が完成したときに半導体基板内で第１導電型を呈している範囲のことをいう。「第２導電型半導体領域」とは、半導体装置が完成したときに半導体基板内で第２導電型を呈している範囲のことをいう。また、「第１導電型不純物の注入範囲」とは、半導体基板に対して第１導電型不純物を注入する範囲のことをいう。「第２導電型不純物の注入範囲」とは、半導体基板に対して第２導電型不純物を注入する範囲のことをいう。
第１導電型半導体領域と、第１導電型不純物の注入範囲は必ずしも等しくない。第１導電型の半導体基板を用いる場合、第１導電型不純物を注入しなくても、第１導電型半導体領域が出現する。同様に、第２導電型の半導体基板を用いる場合、第２導電型不純物を注入しなくても、第２導電型半導体領域が出現する。第１導電型の半導体基板に第２導電型不純物を注入した場合には、「第２導電型半導体領域」と「第２導電型不純物の注入範囲」が等しくなる。第１導電型不純物の注入範囲内に第２導電型不純物を注入した場合も、第１導電型不純物の注入範囲と第１導電型半導体領域は相違することになる。不純物を注入してから熱処理すると不純物の注入範囲は拡大する。本明細書では、特に断らない限り、熱処理前の注入範囲も熱処理後の注入範囲も、ともに注入範囲という。 The semiconductor device manufactured by the present invention has a plurality of semiconductor elements and an element isolation trench that electrically insulates each semiconductor element from other semiconductor elements. Each semiconductor element has an n-type semiconductor region and a p-type semiconductor region. In the present invention, after the impurity is implanted from the surface of the semiconductor substrate, a trench extending by dividing both the first conductivity type semiconductor region and the second conductivity type semiconductor region that appear adjacently on the surface of the semiconductor substrate is formed. It is characterized by that.
In this case, both the n-type semiconductor region and the p-type semiconductor region are formed within the range surrounded by the element isolation trench, and a desired semiconductor structure can be realized. Unlike the prior art, it is not necessary to secure an interval between the impurity implantation range and the trench, and the size of the semiconductor device can be reduced.
Here, the “first conductivity type semiconductor region” refers to a range exhibiting the first conductivity type in the semiconductor substrate when the semiconductor device is completed. The “second conductivity type semiconductor region” refers to a range that exhibits the second conductivity type in the semiconductor substrate when the semiconductor device is completed. The “first conductivity type impurity implantation range” refers to a range in which the first conductivity type impurity is implanted into the semiconductor substrate. The “implantation range of the second conductivity type impurity” refers to a range in which the second conductivity type impurity is implanted into the semiconductor substrate.
The first conductivity type semiconductor region and the implantation range of the first conductivity type impurity are not necessarily equal. When the first conductivity type semiconductor substrate is used, the first conductivity type semiconductor region appears even if the first conductivity type impurity is not implanted. Similarly, when the second conductivity type semiconductor substrate is used, the second conductivity type semiconductor region appears even if the second conductivity type impurity is not implanted. When the second conductivity type impurity is implanted into the first conductivity type semiconductor substrate, the “second conductivity type semiconductor region” is equal to the “implantation range of the second conductivity type impurity”. Even when the second conductivity type impurity is implanted within the implantation range of the first conductivity type impurity, the implantation range of the first conductivity type impurity and the first conductivity type semiconductor region are different. When the heat treatment is performed after the impurities are implanted, the impurity implantation range is expanded. In this specification, unless otherwise specified, both the implantation range before the heat treatment and the implantation range after the heat treatment are referred to as the implantation range.

本発明で創作された製造方法は、不純物注入工程と熱処理工程とトレンチ形成工程と絶縁膜形成工程を備えている。
不純物注入工程では、半導体基板表面に第１導電型半導体領域と第２導電型半導体領域が隣接して出現する関係に不純物の注入範囲を管理しておいて、少なくとも、半導体基板の導電型と異なる導電型の不純物を半導体基板に注入する。半導体基板表面に第１導電型半導体領域と第２導電型半導体領域が隣接して出現する関係が得られるものであれば、半導体基板の導電型と異なる導電型の不純物に加えて、半導体基板の導電型と同一導電型の不純物を注入してもよい。
熱処理工程では、半導体基板を加熱して半導体基板に注入した不純物を活性化する。
トレンチ形成工程では、半導体基板表面に隣接して出現している第１導電型半導体領域と第２導電型半導体領域の双方を分断して一巡するととともに、半導体基板表面から半導体基板裏面に向けて不純物の注入範囲を貫通する深さにまで伸びているトレンチを形成する。トレンチは、半導体基板表面において一巡している必要があり、不純物が注入されていない範囲を通過していてもよい。
絶縁膜形成工程では、トレンチ内に絶縁膜を形成する。 The manufacturing method created by the present invention includes an impurity implantation step, a heat treatment step, a trench formation step, and an insulating film formation step.
In the impurity implantation step, the impurity implantation range is controlled so that the first conductivity type semiconductor region and the second conductivity type semiconductor region appear adjacent to each other on the surface of the semiconductor substrate, and at least different from the conductivity type of the semiconductor substrate. Conductive impurities are implanted into the semiconductor substrate. If the relationship that the first conductivity type semiconductor region and the second conductivity type semiconductor region appear adjacent to each other on the surface of the semiconductor substrate is obtained, in addition to impurities of a conductivity type different from the conductivity type of the semiconductor substrate, An impurity having the same conductivity type as the conductivity type may be implanted.
In the heat treatment step, the semiconductor substrate is heated to activate the impurities implanted into the semiconductor substrate.
In the trench formation step, both the first conductive type semiconductor region and the second conductive type semiconductor region appearing adjacent to the surface of the semiconductor substrate are divided to make a round, and impurities are formed from the semiconductor substrate surface toward the back surface of the semiconductor substrate. A trench extending to a depth penetrating the implantation range is formed. The trench needs to make a circuit on the surface of the semiconductor substrate, and may pass through a range in which no impurity is implanted.
In the insulating film forming step, an insulating film is formed in the trench.

従来の製造方法では、隣接して存在する不純物の注入範囲同士の間を素子分離用トレンチが通過する構造を採用しており、素子分離用トレンチと不純物の注入範囲の間に隙間を確保する必要があった。
本発明の製造方法では、不純物注入工程で不純物が注入された範囲を分断する素子分離用トレンチによって、異なる半導体素子を形成する不純物の注入範囲同士の間を絶縁分離している。本発明の製造方法によると、素子分離用トレンチと不純物の注入範囲の間に隙間を確保する必要がない。実際に、素子分離用トレンチと不純物注入工程で不純物が注入された範囲との間に、隙間がない半導体装置が製造される。半導体装置のサイズを小さくすることができる。
第１導電型半導体領域と第２導電型半導体領域の双方を分断して一巡するトレンチを形成するために、一巡するトレンチの内側の範囲に第１導電型半導体領域と第２導電型半導体領域の双方が確保される。半導体素子を形成するのに必要な半導体構造を実現することができる。そのトレンチが、不純物の注入範囲を貫通する深さにまで伸びていれば、隣接する半導体素子のための不純物の注入範囲同士が絶縁分離される。実質的に隣接する半導体素子同士を絶縁分離することができる。
この発明は、静電気保護回路を備えている半導体装置に適用するのに特に有用である。静電気保護回路は、半導体装置の全ての端子に設ける必要があり、１つの半導体装置内に多くの静電気保護回路が必要とされる。本発明の技術を利用すると、多くの半導体素子を有しているにも係わらず、コンパクトな半導体装置を製造することができる。 The conventional manufacturing method employs a structure in which the element isolation trench passes between adjacent impurity implantation ranges, and it is necessary to secure a gap between the element isolation trench and the impurity implantation range. was there.
In the manufacturing method according to the present invention, the isolation regions for isolating the regions in which impurities are implanted in the impurity implantation step are used to insulate and isolate the impurity implantation regions forming different semiconductor elements. According to the manufacturing method of the present invention, it is not necessary to secure a gap between the element isolation trench and the impurity implantation range. Actually, a semiconductor device without a gap is manufactured between the element isolation trench and the range where the impurity is implanted in the impurity implantation step. The size of the semiconductor device can be reduced.
In order to form a trench that divides both the first conductivity type semiconductor region and the second conductivity type semiconductor region to form a round, the first conductivity type semiconductor region and the second conductivity type semiconductor region are formed in a range inside the round circuit. Both are secured. A semiconductor structure necessary for forming a semiconductor element can be realized. If the trench extends to a depth penetrating the impurity implantation range, the impurity implantation ranges for adjacent semiconductor elements are insulated from each other. It is possible to insulate and isolate substantially adjacent semiconductor elements.
The present invention is particularly useful when applied to a semiconductor device having an electrostatic protection circuit. The electrostatic protection circuit needs to be provided in all terminals of the semiconductor device, and many electrostatic protection circuits are required in one semiconductor device. By utilizing the technique of the present invention, a compact semiconductor device can be manufactured despite having many semiconductor elements.

本発明の製造方法では、第１導電型不純物と第２導電型不純物の双方を半導体基板に注入する場合、第１導電型不純物の注入範囲と第２導電型不純物の注入範囲がオーバラップしないようにすることもできるが、オーバラップさせてもよい。例えば、図１１に例示するように、ｎ型基板にｐ型不純物を注入し（１）、ｐ型不純物の注入範囲内の局所的範囲にｎ型不純物を注入することがある（２）。上記に例示したように、半導体基板の所定範囲に第１導電型不純物を注入する工程と、第１導電型不純物の注入範囲内の局所的範囲に第２導電型不純物を注入する工程を備えている場合、第２導電型不純物の注入密度を第１導電型不純物の注入密度よりも高くすることによって、第２導電型不純物の注入範囲を第２導電型半導体領域とすることができる。
上記製造方法によると、複雑な半導体構造を利用する半導体素子を形成することができる。例えば、複数のバイポーラトランジスタ（ｎｐｎトランジスタ又はｐｎｐトランジスタ）を備えている半導体装置や、複数のユニポーラトランジスタ（ＦＥＴ等）を備えている半導体装置等を製造することができる。 In the manufacturing method of the present invention, when both the first conductivity type impurity and the second conductivity type impurity are implanted into the semiconductor substrate, the implantation range of the first conductivity type impurity and the implantation range of the second conductivity type impurity do not overlap. However, they may be overlapped. For example, as illustrated in FIG. 11, a p-type impurity may be implanted into an n-type substrate (1) and an n-type impurity may be implanted into a local range within the p-type impurity implantation range (2). As exemplified above, the method includes a step of implanting the first conductivity type impurity into a predetermined range of the semiconductor substrate and a step of implanting the second conductivity type impurity into a local range within the implantation range of the first conductivity type impurity. In this case, by setting the implantation density of the second conductivity type impurity higher than the implantation density of the first conductivity type impurity, the implantation range of the second conductivity type impurity can be the second conductivity type semiconductor region.
According to the above manufacturing method, a semiconductor element using a complicated semiconductor structure can be formed. For example, a semiconductor device including a plurality of bipolar transistors (npn transistors or pnp transistors), a semiconductor device including a plurality of unipolar transistors (FET or the like), and the like can be manufactured.

上記の製造方法では、第１導電型不純物の注入範囲内の局所的範囲に、第２導電型不純物を注入する。さらにこれを繰り返してもよい。例えば、図１１の（２）から（３）に例示するように、ｎ型不純物の注入範囲内の局所的範囲にｐ型不純物の注入範囲を形成してもよい。図１１の（２）から（３）に例示する場合、第１導電型をｎ型とし、第２導電型をｐ型とすると、やはり、半導体基板の所定範囲に第１導電型不純物を注入し（２）、第１導電型不純物の注入範囲内の局所的範囲に第２導電型不純物を注入する（３）ということができる。図１１の（１）から（３）の全体を評価すると、半導体基板の所定範囲に第１導電型不純物を注入し、その第１導電型不純物の注入範囲内の局所的範囲に第２導電型不純物を注入する工程を繰返しているということがいえる。
第１導電型不純物の注入範囲内の局所的範囲に第２導電型不純物の注入範囲を形成する工程を繰返すと、ｎｐｎトランジスタとｐｎｐトランジスタの双方を備えている半導体装置や、第１導電型のチャネルを利用するＦＥＴ等と第２導電型のチャネルを利用するＦＥＴ等の双方を備えている半導体装置を製造することもできる。さらに、ＩＧＢＴ等のように、半導体素子が動作するときに半導体素子内に第１導電型のキャリアと第２導電型のキャリアの両方が導入されるタイプの半導体素子の複数個を備えている半導体装置も製造することもできる。 In the above manufacturing method, the second conductivity type impurity is implanted into a local range within the implantation range of the first conductivity type impurity. This may be repeated further. For example, as illustrated in FIGS. 11 (2) to (3), a p-type impurity implantation range may be formed in a local range within the n-type impurity implantation range. In the case illustrated in (2) to (3) of FIG. 11, when the first conductivity type is n-type and the second conductivity type is p-type, the first conductivity-type impurity is also implanted into a predetermined range of the semiconductor substrate. (2) It can be said that the second conductivity type impurity is implanted into a local range within the implantation range of the first conductivity type impurity (3). When the whole of (1) to (3) in FIG. 11 is evaluated, the first conductivity type impurity is implanted into a predetermined range of the semiconductor substrate, and the second conductivity type is introduced into a local range within the implantation range of the first conductivity type impurity. It can be said that the process of implanting impurities is repeated.
By repeating the step of forming the second conductivity type impurity implantation range in a local range within the first conductivity type impurity implantation range, a semiconductor device including both an npn transistor and a pnp transistor, It is also possible to manufacture a semiconductor device including both an FET using a channel and an FET using a second conductivity type channel. Further, a semiconductor including a plurality of semiconductor elements of a type in which both a first conductivity type carrier and a second conductivity type carrier are introduced into a semiconductor element when the semiconductor element operates, such as an IGBT. Devices can also be manufactured.

本発明の製造方法では、基板と埋め込み絶縁層と活性層が順に積層されている積層基板を用いることが好ましい。この場合は、不純物注入工程で、活性層内に第１導電型半導体領域と第２導電型半導体領域が隣接して出現するパターンを形成し、トレンチ形成工程で、活性層の表面から活性層を貫通して埋め込み絶縁層に達するトレンチを形成することが好ましい。
上記の製造方法では、活性層の表面から活性層を貫通して埋め込み絶縁層に達するトレンチを形成する。埋め込み絶縁層に達するトレンチによって、各々の半導体素子が、他の半導体素子から電気的に絶縁される。半導体基板の裏面（不純物を注入する表面とは反対側の面）を絶縁する工程を省略することができる。各々の半導体素子を他の半導体素子から電気的に絶縁する構造を容易に得ることができる。 In the manufacturing method of the present invention, it is preferable to use a laminated substrate in which a substrate, a buried insulating layer, and an active layer are laminated in order. In this case, a pattern in which the first conductivity type semiconductor region and the second conductivity type semiconductor region appear adjacent to each other in the active layer is formed in the impurity implantation step, and the active layer is formed from the surface of the active layer in the trench formation step. It is preferable to form a trench that penetrates and reaches the buried insulating layer.
In the manufacturing method described above, a trench that reaches the buried insulating layer from the surface of the active layer through the active layer is formed. Each semiconductor element is electrically isolated from other semiconductor elements by the trench reaching the buried insulating layer. The step of insulating the back surface of the semiconductor substrate (the surface opposite to the surface on which impurities are implanted) can be omitted. A structure in which each semiconductor element is electrically insulated from other semiconductor elements can be easily obtained.

本発明の製造方法では、埋め込み絶縁層に接する活性層の底面に臨む範囲に、高濃度不純物を含有する底部範囲を形成する工程を備えており、第１導電型半導体領域と第２導電型半導体領域が、高濃度不純物を含有する底部範囲に達することが好ましい。
各々の半導体素子がオンすると、活性層内において、第１導電型半導体領域から第２導電型半導体領域に向けて電流が流れる。又は、第２導電型半導体領域から第１導電型半導体領域に向けて電流が流れる。このとき、電流が活性層内の最短経路を流れようとする。そのため、電流が活性層内の表面側に集中して流れやすく、活性層内の表面側が発熱しやすくなる。活性層が過度に発熱してしまうと、半導体素子が破壊に至る虞がある。 The manufacturing method of the present invention includes a step of forming a bottom region containing a high concentration impurity in a region facing the bottom surface of the active layer in contact with the buried insulating layer, and includes a first conductivity type semiconductor region and a second conductivity type semiconductor. It is preferred that the region reaches the bottom range containing high concentration impurities.
When each semiconductor element is turned on, a current flows from the first conductivity type semiconductor region to the second conductivity type semiconductor region in the active layer. Alternatively, a current flows from the second conductivity type semiconductor region toward the first conductivity type semiconductor region. At this time, current tends to flow through the shortest path in the active layer. Therefore, current tends to concentrate on the surface side in the active layer and flow easily, and the surface side in the active layer tends to generate heat. If the active layer generates excessive heat, the semiconductor element may be destroyed.

上記の製造方法によると、活性層の底部に不純物を高濃度に含有する底部範囲が形成された半導体装置を製造することができる。電流は、不純物を低濃度に含有する範囲よりも不純物を高濃度に含有する範囲の方を流れやすい。活性層の底部に高濃度不純物を含有する底部範囲（抵抗が小さい範囲）が形成されていると、電流をその底部範囲に流すことができる。各々の半導体素子がオンしているときに、電流が活性層の表面のみならず活性層の底面側にも流れる半導体装置を製造することができる。活性層内の電流が流れる範囲が分散されるため、活性層が過度に発熱することを抑制できる。発熱によって半導体素子が破壊されるといった不具合を抑制することができる。   According to the above manufacturing method, it is possible to manufacture a semiconductor device in which a bottom region containing impurities at a high concentration is formed at the bottom of the active layer. The current flows more easily in a range containing impurities at a higher concentration than in a range containing impurities at a low concentration. If a bottom range (a range in which resistance is low) containing a high-concentration impurity is formed at the bottom of the active layer, current can flow through the bottom range. It is possible to manufacture a semiconductor device in which current flows not only to the surface of the active layer but also to the bottom surface side of the active layer when each semiconductor element is on. Since the range in which the current in the active layer flows is dispersed, the active layer can be prevented from generating excessive heat. The problem that the semiconductor element is destroyed by heat generation can be suppressed.

本発明によると、複数の半導体素子が形成された半導体装置において、その半導体装置のサイズを小さくすることができる。さらに、発熱によって半導体素子が破壊されることが抑制された半導体装置を提供することもできる。   According to the present invention, in a semiconductor device in which a plurality of semiconductor elements are formed, the size of the semiconductor device can be reduced. Furthermore, a semiconductor device in which the semiconductor element is prevented from being destroyed by heat generation can be provided.

実施例の主要な特徴を列記する。
（第１特徴）トレンチ形成工程では、第１導電型不純物の注入範囲の中間部分と第２導電型不純物の注入範囲の中間部分の双方を分断して一巡するとともに半導体基板表面から半導体基板裏面に向けて第１導電型不純物の注入範囲と第２導電型不純物の注入範囲の双方を貫通するトレンチを形成する。
（第２特徴）トレンチの側壁に絶縁膜を形成し、絶縁膜が形成されたトレンチ内にポリシリコンを充填することによって素子分離用トレンチを形成する。
（第３特徴）積層基板を用意する工程において、裏面に高濃度不純物を含有する底部範囲が形成された半導体層と、表面に絶縁層が形成された基板を用意し、高濃度不純物を含有する底部範囲と絶縁層が接する関係で半導体層と基板を貼り合わせる。 The main features of the examples are listed.
(First Feature) In the trench formation step, both the intermediate portion of the first conductivity type impurity implantation range and the intermediate portion of the second conductivity type impurity implantation range are divided and made a round, and from the semiconductor substrate surface to the semiconductor substrate back surface. A trench penetrating both the first conductivity type impurity implantation range and the second conductivity type impurity implantation range is formed.
(Second feature) An element isolation trench is formed by forming an insulating film on the side wall of the trench and filling the trench in which the insulating film is formed with polysilicon.
(Third feature) In the step of preparing the laminated substrate, a semiconductor layer having a bottom region containing a high concentration impurity on the back surface and a substrate having an insulating layer formed on the surface are prepared and contains the high concentration impurity. The semiconductor layer and the substrate are bonded together so that the bottom area and the insulating layer are in contact with each other.

（第１実施例）
図１に、半導体装置１０の断面図を示す。半導体装置１０は、半導体基板９内に複数の半導体素子を備えている。図１は、半導体素子１８ａ〜１８ｅを例示している。半導体基板９は、基板２と埋め込み絶縁層４と活性層７が順に積層されているＳＯＩ基板（積層基板）９である。活性層７は、もともと低濃度のｎ型不純物を含んでいる。半導体素子１８ａ〜１８ｅは活性層７内に形成されている。活性層７の埋め込み絶縁層４に接する範囲に、高濃度のｎ型不純物（高濃度不純物の一例）を含有する底部範囲６が形成されている。なお、活性層７内の底部範囲６が形成されていない部分をｎ型半導体領域８と称することがある。
半導体素子１８ａ〜１８ｅの各々は、ｎ型（第１導電型の一例）半導体領域１３と、ｐ型（第２導電型の一例）半導体領域１４を備えており、ダイオードとして機能する。ｎ型半導体領域１３は、ｎ型不純物の注入範囲１２と、不純物が注入されていない範囲のｎ型半導体領域８（もともとｎ型不純物を含んでいる）で構成されている。ｐ型半導体領域１４は、ｐ型不純物の注入範囲１４に等しい。ｎ型半導体領域１３と、ｐ型半導体領域１４は、活性層７内に形成されている。
各々の半導体素子１８ａ〜１８ｅは、素子分離用トレンチ１６で取り囲まれている。素子分離用トレンチ１６は、活性層７を貫通して埋め込み絶縁層４に達している。素子分離用トレンチ１６は絶縁性を有しており、各々の半導体素子１８ａ〜１８ｅ同士の間を電気的に絶縁している。なお、図示を省略しているが、ｎ型不純物の注入範囲１２の表面にカソード電極が形成されており、ｐ型不純物の注入範囲１４の表面にアノード電極が形成されている。
上記したように、埋め込み絶縁層４に接する活性層７の底面に臨む範囲に、高濃度のｎ型不純物を含有する底部範囲６が形成されている。ｎ型半導体領域１３とｐ型半導体領域１４の双方が底部範囲６に接している。 (First embodiment)
FIG. 1 shows a cross-sectional view of the semiconductor device 10. The semiconductor device 10 includes a plurality of semiconductor elements in a semiconductor substrate 9. FIG. 1 illustrates semiconductor elements 18a to 18e. The semiconductor substrate 9 is an SOI substrate (laminated substrate) 9 in which the substrate 2, the buried insulating layer 4, and the active layer 7 are sequentially laminated. The active layer 7 originally contains a low concentration n-type impurity. The semiconductor elements 18 a to 18 e are formed in the active layer 7. A bottom region 6 containing a high-concentration n-type impurity (an example of a high-concentration impurity) is formed in a range where the active layer 7 is in contact with the buried insulating layer 4. A portion in the active layer 7 where the bottom region 6 is not formed may be referred to as an n-type semiconductor region 8.
Each of the semiconductor elements 18a to 18e includes an n-type (an example of the first conductivity type) semiconductor region 13 and a p-type (an example of the second conductivity type) semiconductor region 14, and functions as a diode. The n-type semiconductor region 13 is composed of an n-type impurity implantation range 12 and an n-type semiconductor region 8 (which originally contains n-type impurities) in which no impurity is implanted. The p-type semiconductor region 14 is equal to the p-type impurity implantation range 14. The n-type semiconductor region 13 and the p-type semiconductor region 14 are formed in the active layer 7.
Each of the semiconductor elements 18 a to 18 e is surrounded by an element isolation trench 16. The element isolation trench 16 penetrates the active layer 7 and reaches the buried insulating layer 4. The element isolation trench 16 has an insulating property, and electrically insulates the semiconductor elements 18a to 18e from each other. Although not shown, a cathode electrode is formed on the surface of the n-type impurity implantation range 12, and an anode electrode is formed on the surface of the p-type impurity implantation range 14.
As described above, in the range facing the bottom surface of the active layer 7 in contact with the buried insulating layer 4, the bottom range 6 containing a high concentration n-type impurity is formed. Both n-type semiconductor region 13 and p-type semiconductor region 14 are in contact with bottom region 6.

図２に、半導体装置１０の平面図を示す。半導体素子１８ａ〜１８ｅの各々は、素子分離用トレンチ１６に取り囲まれている活性層７内に形成されている。素子分離用トレンチ１６は、ｎ型不純物の注入範囲１２を分断して伸びており、不純物が注入されていない範囲のｎ型半導体領域８を分断して伸びており、さらにｐ型不純物の注入範囲１４を分断して伸びており、一巡している。すなわち、素子分離用トレンチ１６は、ｎ型半導体領域１３（１２、８）とｐ型半導体領域１４の双方を分断して一巡している。
その結果、半導体素子１８ａのｎ型不純物の注入範囲１２と半導体素子１８ｂのｎ型不純物の注入範囲１２が、素子分離用トレンチ１６を介して対向している。半導体素子１８ｂのｐ型不純物の注入範囲１４と半導体素子１８ｃのｐ型不純物の注入範囲１４が、素子分離用トレンチ１６を介して対向している。半導体素子１８ｃのｎ型不純物の注入範囲１２と半導体素子１８ｄのｎ型半不純物の注入範囲１２が、素子分離用トレンチ１６を介して対向している。半導体素子１８ｄのｐ型不純物の注入範囲１４と半導体素子１８ｅのｐ型不純物の注入範囲１４が、素子分離用トレンチ１６を介して対向している。
なお、ｎ型不純物の注入範囲１２は、図２の紙面上下方向に伸びている素子分離用トレンチ１６を介してのみ対向している。図２の紙面左右方向に伸びている素子分離用トレンチ１６は、不純物が注入されていない範囲８を通過している。そのため、ｎ型不純物の注入範囲１２と紙面左右方向に伸びている分離用トレンチ１６の間には隙間が形成されている。ｎ型不純物の注入範囲１２は、紙面上下方向に伸びている素子分離用トレンチ１６に加えて、紙面左右方向に伸びている素子分離用トレンチ１６を介して対向していてもよい。ｐ型不純物の注入範囲１４も、紙面上下方向に伸びている素子分離用トレンチ１６に加えて、紙面左右方向に伸びている素子分離用トレンチ１６を介して対向していてもよい。後記する図９（Ｂ）に示すように、一つの不純物注入範囲内を素子分離用トレンチが格子状のパターンに沿って伸びていてもよい。 FIG. 2 shows a plan view of the semiconductor device 10. Each of the semiconductor elements 18 a to 18 e is formed in the active layer 7 surrounded by the element isolation trench 16. The element isolation trench 16 extends by dividing the n-type impurity implantation range 12, extends by dividing the n-type semiconductor region 8 in a region where no impurity is implanted, and further p-type impurity implantation range. It is divided by 14 and stretches. That is, the element isolation trench 16 circulates by dividing both the n-type semiconductor region 13 (12, 8) and the p-type semiconductor region 14.
As a result, the n-type impurity implantation range 12 of the semiconductor element 18 a and the n-type impurity implantation range 12 of the semiconductor element 18 b are opposed to each other through the element isolation trench 16. The p-type impurity implantation range 14 of the semiconductor element 18 b and the p-type impurity implantation range 14 of the semiconductor element 18 c are opposed to each other through the element isolation trench 16. The n-type impurity implantation range 12 of the semiconductor element 18 c and the n-type semi-impurity implantation range 12 of the semiconductor element 18 d are opposed to each other through the element isolation trench 16. The p-type impurity implantation range 14 of the semiconductor element 18 d and the p-type impurity implantation range 14 of the semiconductor element 18 e are opposed to each other through the element isolation trench 16.
Note that the n-type impurity implantation range 12 is opposed only via the element isolation trench 16 extending in the vertical direction in FIG. The element isolation trench 16 extending in the left-right direction in FIG. 2 passes through a range 8 where no impurity is implanted. Therefore, a gap is formed between the n-type impurity implantation range 12 and the isolation trench 16 extending in the left-right direction on the paper surface. The n-type impurity implantation range 12 may be opposed to the element isolation trench 16 extending in the horizontal direction of the paper in addition to the element isolation trench 16 extending in the vertical direction of the paper. The p-type impurity implantation range 14 may also be opposed to the element isolation trench 16 extending in the horizontal direction of the paper in addition to the element isolation trench 16 extending in the vertical direction of the paper. As shown in FIG. 9B, which will be described later, the element isolation trench may extend along a lattice pattern within one impurity implantation range.

図３〜図５を参照し、半導体装置１０の製造方法を説明する。
まず、図３に示すように、半導体基板（ＳＯＩ基板）９を用意する。なお、半導体基板９は、絶縁層４を介して半導体層７と基板２を貼り合わせて用意することができる。まず、半導体基板９の製造方法を説明する。
半導体層７と基板２を貼り合わせるのに先立って、ｎ−型の半導体層７の裏面（後に絶縁層４に接する面）にｎ型不純物を注入し、ｎ＋型の底部範囲６を形成する。半導体層７内に、ｎ型不純物を低濃度に含んでいるｎ型半導体領域８とｎ型不純物を高濃度に含んでいるｎ＋型の底部範囲６が形成される。さらに半導体層７とは別に、表面に絶縁層（例えば、酸化膜等）４が形成された基板２を用意する。その後、底部範囲６と絶縁層４が接する関係で半導体層７と基板２を貼り合わせる。基板２と埋め込み絶縁層４と活性層７が順に積層されているＳＯＩ基板９を得ることができる。 A method for manufacturing the semiconductor device 10 will be described with reference to FIGS.
First, as shown in FIG. 3, a semiconductor substrate (SOI substrate) 9 is prepared. The semiconductor substrate 9 can be prepared by bonding the semiconductor layer 7 and the substrate 2 with the insulating layer 4 interposed therebetween. First, a method for manufacturing the semiconductor substrate 9 will be described.
Prior to bonding the semiconductor layer 7 and the substrate 2, n-type impurities are implanted into the back surface of the n − -type semiconductor layer 7 (the surface that will be in contact with the insulating layer 4 later) to form the n + -type bottom region 6. . In the semiconductor layer 7, an n-type semiconductor region 8 containing n-type impurities at a low concentration and an n + -type bottom region 6 containing n-type impurities at a high concentration are formed. Further, separately from the semiconductor layer 7, a substrate 2 having an insulating layer (for example, oxide film) 4 formed on the surface is prepared. Thereafter, the semiconductor layer 7 and the substrate 2 are bonded together so that the bottom region 6 and the insulating layer 4 are in contact with each other. An SOI substrate 9 in which the substrate 2, the buried insulating layer 4 and the active layer 7 are sequentially laminated can be obtained.

次に、図４に示すように、ＳＯＩ基板９の活性層７内に、ｎ型不純物とｐ型不純物を注入し、ｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４を形成する。本実施例では、ｎ型不純物の注入範囲１２にはｎ型不純物のみをイオン注入し、ｐ型不純物の注入範囲１４にはｐ型不純物のみをイオン注入している。ｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４がオーバラップしない。なお、ｎ型不純物の注入範囲１２を形成するときには、活性層７の表面に所定部（ｎ型不純物の注入範囲１２が形成される部位）に開口を有するマスク層（図示省略）を形成し、活性層７の表面に向けてｎ型不純物をイオン注入する。ｐ型不純物の注入範囲１４を形成するときには、活性層７の表面に所定部（ｐ型不純物の注入範囲１４が形成される部位）に開口を有するマスク層（図示省略）を形成し、活性層７の表面に向けてｐ型不純物をイオン注入する。本実施例では、ｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４をオーバラップさせていない。ｎ型不純物も注入されていなければｐ型不純物も注入されていない半導体領域８はｎ−型であり、ｎ型不純物の注入範囲１２とあいまって、ｎ型半導体領域１３を形成している。図２に示すように、活性層７の表面において、ｎ型半導体領域１３とｐ型半導体領域１４は、交互に出現している。
なお、活性層７にｎ型不純物とｐ型不純物を注入した結果、活性層７の表面にｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４のみが交互に出現していてもよい。すなわち、活性層７の表面に、ｎ型不純物も注入されていなければｐ型不純物も注入されていない領域がなくなってしまってもよい。
ここで重要なことは、図１に示すように、ｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲１２，１４を管理することである。例えば、活性層７の全面にｐ型不純物をイオン注入した後に、ｎ型半導体領域１３のみに局所的にｎ型不純物をイオン注入してもよい。また、活性層７の全面にｎ型不純物をイオン注入した後に、ｐ型半導体領域１４のみに局所的にｐ型不純物をイオン注入してもよい。先に局所的に不純物をイオン注入し、その後に活性層７の全面に反対導電型の不純物をイオン注入してもよい。後述するように、ｐ型不純物を含む活性層７に対して、ｎ型不純物のみを局所的にイオン注入してもよい。ｎ型不純物を含む活性層７に対して、ｐ型不純物のみを局所的にイオン注入してもよい。 Next, as shown in FIG. 4, n-type impurities and p-type impurities are implanted into the active layer 7 of the SOI substrate 9 to form an n-type impurity implantation range 12 and a p-type impurity implantation range 14. In this embodiment, only the n-type impurity is ion-implanted into the n-type impurity implantation range 12, and only the p-type impurity is ion-implanted into the p-type impurity implantation range 14. The n-type impurity implantation range 12 and the p-type impurity implantation range 14 do not overlap. When the n-type impurity implantation range 12 is formed, a mask layer (not shown) having an opening in a predetermined portion (a portion where the n-type impurity implantation range 12 is formed) is formed on the surface of the active layer 7. An n-type impurity is ion-implanted toward the surface of the active layer 7. When the p-type impurity implantation range 14 is formed, a mask layer (not shown) having an opening at a predetermined portion (a portion where the p-type impurity implantation range 14 is formed) is formed on the surface of the active layer 7. A p-type impurity is ion-implanted toward the surface of 7. In this embodiment, the n-type impurity implantation range 12 and the p-type impurity implantation range 14 are not overlapped. If no n-type impurity is implanted, the semiconductor region 8 into which no p-type impurity is implanted is n − -type and, together with the n-type impurity implantation range 12, forms an n-type semiconductor region 13. As shown in FIG. 2, n-type semiconductor regions 13 and p-type semiconductor regions 14 appear alternately on the surface of the active layer 7.
As a result of implanting n-type impurities and p-type impurities into the active layer 7, only the n-type impurity implantation range 12 and the p-type impurity implantation range 14 may appear alternately on the surface of the active layer 7. That is, if no n-type impurity is implanted on the surface of the active layer 7, there may be no region where no p-type impurity is implanted.
What is important here is to manage the impurity implantation ranges 12 and 14 so that the n-type semiconductor region 13 and the p-type semiconductor region 14 appear adjacent to each other, as shown in FIG. For example, the p-type impurity may be ion-implanted locally only in the n-type semiconductor region 13 after the p-type impurity is ion-implanted in the entire surface of the active layer 7. Alternatively, the n-type impurity may be ion-implanted locally only in the p-type semiconductor region 14 after ion-implanting the n-type impurity over the entire surface of the active layer 7. An impurity may be ion-implanted locally first, and then an impurity of opposite conductivity type may be ion-implanted over the entire surface of the active layer 7. As will be described later, only n-type impurities may be locally ion-implanted into the active layer 7 containing p-type impurities. Only the p-type impurity may be locally ion-implanted into the active layer 7 containing the n-type impurity.

次に、図５に示すように、半導体基板９を加熱して熱処理する。熱処理をすることによって、活性層７に注入された不純物を活性化させる。半導体基板９を熱処理すると、ｎ型半導体領域１３とｐ型半導体領域１４が完成する。なおこのとき、ｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４が拡大する（図４も参照）。換言すると、半導体基板９を熱処理することによって、ｎ型不純物とｐ型不純物が活性層７内に拡散する。なお、本実施例では、熱処理後のｎ型不純物の注入範囲１２と熱処理後のｐ型不純物の注入範囲１２の双方が、底部範囲６に接している。
次に、図２に示すように、活性層７の表面において、ｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するトレンチ１５を形成する。このときに、図１に示すように、トレンチ１５を、活性層７の表面から活性層７の裏面に向けて伸び、ｎ型不純物の注入範囲１２とｐ型不純物の注入範囲１４の双方を貫通して埋め込み絶縁層４に達するまで形成する。なお、本実施例では、トレンチ１５が、ｎ型不純物の注入範囲１２内の中間部分とｐ型不純物の注入範囲１４の中間部分の双方を分断して形成されている。
次に、トレンチ１５内に絶縁膜（図示省略）を形成し、その後、そのトレンチ１５内にポリシリコンを充填することによって素子分離用トレンチ１６を形成する。以上の工程によって、半導体装置１０が完成する。 Next, as shown in FIG. 5, the semiconductor substrate 9 is heated and heat-treated. The impurity implanted into the active layer 7 is activated by heat treatment. When the semiconductor substrate 9 is heat-treated, the n-type semiconductor region 13 and the p-type semiconductor region 14 are completed. At this time, the n-type impurity implantation range 12 and the p-type impurity implantation range 14 are expanded (see also FIG. 4). In other words, n-type impurities and p-type impurities diffuse into the active layer 7 by heat-treating the semiconductor substrate 9. In this embodiment, both the n-type impurity implantation range 12 after the heat treatment and the p-type impurity implantation range 12 after the heat treatment are in contact with the bottom region 6.
Next, as shown in FIG. 2, on the surface of the active layer 7, a trench 15 that divides both the n-type semiconductor region 13 and the p-type semiconductor region 14 and makes a round is formed. At this time, as shown in FIG. 1, the trench 15 extends from the surface of the active layer 7 toward the back surface of the active layer 7, and penetrates both the n-type impurity implantation range 12 and the p-type impurity implantation range 14. Then, it is formed until the buried insulating layer 4 is reached. In this embodiment, the trench 15 is formed by dividing both an intermediate portion in the n-type impurity implantation range 12 and an intermediate portion in the p-type impurity implantation range 14.
Next, an insulating film (not shown) is formed in the trench 15, and then the element isolation trench 16 is formed by filling the trench 15 with polysilicon. The semiconductor device 10 is completed through the above steps.

上記したように、半導体装置１０では、活性層７の表面においてｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するトレンチ１５を形成している。異なる半導体素子１８ａ〜１８ｅを形成するｎ型半導体領域１３同士の間をトレンチ１５によって絶縁分離している。また、異なる半導体素子１８ａ〜１８ｅを形成するｐ型半導体領域１４同士の間をトレンチ１５によって絶縁分離している。換言すると、不純物注入工程で不純物が注入された範囲１４、１２の双方を分断して一巡するトレンチ１５を形成している。そのため、半導体素子１８ａ〜１８ｅでは、不純物の注入範囲１２、１４と、素子分離用トレンチ１６の間に隙間が生じない。サイズの小さい半導体装置１０を実現することができる。
なお、本実施例では、ＳＯＩ基板９の活性層７内に半導体素子１８ａ〜１８ｅを形成する方法について説明した。しかしながら、半導体素子１８ａ〜１８ｅが形成される半導体基板は、ＳＯＩ基板以外の半導体基板でもよい。 As described above, in the semiconductor device 10, the trench 15 that divides and circulates both the n-type semiconductor region 13 and the p-type semiconductor region 14 is formed on the surface of the active layer 7. The n-type semiconductor regions 13 forming the different semiconductor elements 18 a to 18 e are insulated and separated by the trench 15. Further, the p-type semiconductor regions 14 forming the different semiconductor elements 18 a to 18 e are insulated and separated by the trench 15. In other words, a trench 15 is formed that divides both the regions 14 and 12 into which impurities are implanted in the impurity implantation step and makes a round. Therefore, in the semiconductor elements 18 a to 18 e, no gap is generated between the impurity implantation ranges 12 and 14 and the element isolation trench 16. A semiconductor device 10 having a small size can be realized.
In the present embodiment, the method of forming the semiconductor elements 18a to 18e in the active layer 7 of the SOI substrate 9 has been described. However, the semiconductor substrate on which the semiconductor elements 18a to 18e are formed may be a semiconductor substrate other than the SOI substrate.

ここで半導体装置１０が有する他の特徴について説明する。
上記したように、半導体装置１０では、ｎ型半導体領域１２とｐ型半導体領域１４の双方が、ｎ＋型の底部範囲６に接している。そのため、半導体装置１０が動作するときに、各々の半導体素子１８ａ〜１８ｅの発熱を抑制することができる。その理由について図６を参照して説明する。
図６に、図１に示している半導体素子１８ａ〜１８ｅのうちの１つの半導体素子１８を拡大して示している。上記したように、ｐ型半導体領域１４の表面にアノード電極が接続されており、ｎ型半導体領域１２の表面にカソード電極が接続されている。半導体素子１８が動作すると、活性層７内において、ｐ型半導体領域１４からｎ型半導体領域１２に向けて電流が流れる。このときに、ｐ型半導体領域１４とｎ型半導体領域１２が底部範囲６に接していないと、電流が図６の破線Ｂの経路に集中して流れる。電流が最短距離を通過しようとするためである。活性層７の表面部分に電流が集中して流れるため、半導体素子１８が発熱しやすくなってしまう。
それに対して半導体素子１８では、ｐ型半導体領域１４が底部範囲６に接している。そのため、破線Ｂの経路だけでなく、ｐ型半導体領域１４から底部範囲６に向けて破線Ｃの経路にも電流が流れる。ｎ型半導体領域１２も底部範囲６に接している。そのため、電流は底部範囲６の破線Ｄの経路を流れた後、底部範囲６からｎ型半導体領域１２に向けて破線Ｅの経路を流れる。電流が抵抗の小さい経路（不純物濃度が高い半導体領域）を通過しようとするためである。活性層７の表面部分だけでなく、活性層７の裏面側にも電流が流れる。電流が活性層７の表面部分に集中して流れることを抑制することができるため、半導体素子１８が過剰に発熱することを抑制することができる。 Here, other features of the semiconductor device 10 will be described.
As described above, in the semiconductor device 10, both the n-type semiconductor region 12 and the p-type semiconductor region 14 are in contact with the n + -type bottom region 6. Therefore, when the semiconductor device 10 operates, the heat generation of each of the semiconductor elements 18a to 18e can be suppressed. The reason will be described with reference to FIG.
FIG. 6 shows an enlarged view of one of the semiconductor elements 18a to 18e shown in FIG. As described above, the anode electrode is connected to the surface of the p-type semiconductor region 14, and the cathode electrode is connected to the surface of the n-type semiconductor region 12. When the semiconductor element 18 operates, a current flows from the p-type semiconductor region 14 toward the n-type semiconductor region 12 in the active layer 7. At this time, if the p-type semiconductor region 14 and the n-type semiconductor region 12 are not in contact with the bottom region 6, current flows in a concentrated manner along the path indicated by the broken line B in FIG. This is because the current tries to pass through the shortest distance. Since current concentrates on the surface portion of the active layer 7, the semiconductor element 18 easily generates heat.
On the other hand, in the semiconductor element 18, the p-type semiconductor region 14 is in contact with the bottom region 6. Therefore, current flows not only through the path of the broken line B but also through the path of the broken line C from the p-type semiconductor region 14 toward the bottom range 6. The n-type semiconductor region 12 is also in contact with the bottom region 6. Therefore, the current flows through a path indicated by a broken line D in the bottom area 6 and then flows along a path indicated by a broken line E from the bottom area 6 toward the n-type semiconductor region 12. This is because the current tries to pass through a path having a low resistance (a semiconductor region having a high impurity concentration). A current flows not only on the surface portion of the active layer 7 but also on the back surface side of the active layer 7. Since it is possible to suppress the current from being concentrated on the surface portion of the active layer 7, it is possible to suppress the semiconductor element 18 from generating excessive heat.

（第２実施例）
図７に、半導体装置１１０の断面図を示している。半導体装置１１０は半導体装置１０の変形例であり、半導体装置１０と同じ構成については同じ参照番号又は下二桁に同じ参照番号を付すことによって説明を省略することがある。
半導体素子１１８ａ、１１８ｃ、１１８ｅでは、ｎ型不純物の注入範囲１２内に、ｐ型不純物の局所的注入範囲１１４（以下、ｐ型半導体領域１１４ともいう）が形成されている。半導体素子１１８ａ、１１８ｃ、１１８ｅは、ｐｎｐトランジスタとして機能する。半導体素子１１８ｂ、１１８ｄでは、ｐ型不純物の注入範囲１４内に、ｎ型不純物の局所的注入範囲１１２（以下、ｎ型半導体領域１１２ともいう）が形成されている。半導体装置１１８ｂ、１１８ｄは、ｎｐｎトランジスタとして機能する。すなわち、半導体装置１１０は、複数のｎｐｎトランジスタと複数のｐｎｐトランジスタを備えている。
なお本実施例では、半導体装置１１０内に、ｐｎｐトランジスタ１１８ａ、１１８ｃ、１１８ｅと、ｎｐｎトランジスタ１１８ｂ、１１８ｄが交互に形成されている。複数のｐｎｐトランジスタが連続して形成されていてもよいし、複数のｎｐｎトランジスタが連続して形成されていてもよい。 (Second embodiment)
FIG. 7 shows a cross-sectional view of the semiconductor device 110. The semiconductor device 110 is a modification of the semiconductor device 10, and the description of the same configuration as the semiconductor device 10 may be omitted by giving the same reference number or the same reference number to the last two digits.
In the semiconductor elements 118a, 118c, and 118e, a p-type impurity local implantation range 114 (hereinafter also referred to as a p-type semiconductor region 114) is formed in the n-type impurity implantation range 12. The semiconductor elements 118a, 118c, and 118e function as pnp transistors. In the semiconductor elements 118b and 118d, an n-type impurity local implantation range 112 (hereinafter also referred to as an n-type semiconductor region 112) is formed in the p-type impurity implantation range. The semiconductor devices 118b and 118d function as npn transistors. In other words, the semiconductor device 110 includes a plurality of npn transistors and a plurality of pnp transistors.
In this embodiment, pnp transistors 118a, 118c, and 118e and npn transistors 118b and 118d are alternately formed in the semiconductor device 110. A plurality of pnp transistors may be formed continuously, or a plurality of npn transistors may be formed continuously.

半導体装置１１０の製造方法について説明する。
活性層７の表面に、ｎ型半導体領域１２を超えて広がる範囲にｎ型不純物を注入する。より正確にいうと、ｎ型半導体領域１２とｐ型不純物の局所的注入範囲１１４が形成される範囲にｎ型不純物を注入する。その後、ｐ型半導体領域１１４のみに局所的にｐ型不純物を注入する。なお、ｐ型半導体領域１１４のみに局所的にｐ型不純物を注入し、その後、ｎ型半導体領域１２とｐ型半導体領域１１４が形成される範囲にｎ型不純物注入してもよい。局所的注入範囲１１４を形成するときに重要なことは、ｐ型不純物を局所的注入範囲１１４に注入するときのｐ型不純物の注入密度が、ｎ型不純物をｎ型半導体領域１２に注入するときのｎ型不純物の注入密度よりも高いということである。
同様に、ｐ型半導体領域１４とｎ型不純物の局所的注入範囲１１２が形成される範囲にｐ型不純物注入する。その後、ｎ型半導体領域１１２のみに局所的にｎ型不純物を注入する。ｎ型半導体領域１１２のみに局所的にｎ型不純物を注入し、その後、ｐ型半導体領域１４とｎ型半導体領域１１２が形成される範囲にｐ型不純物を注入してもよい。
なお、局所的に不純物を注入するタイミングは、熱処理工程の前でもよいし、熱処理工程の後でもよい。すなわち、ｎ型半導体領域１２の不純物とｐ型半導体領域１４の不純物を活性化させる前に、半導体領域１２，１４内に局所的に不純物を注入してもよい。また、ｎ型半導体領域１２の不純物とｐ型半導体領域１４の不純物を活性化させた後に、半導体領域１２，１４内に局所的に不純物を注入してもよい。熱処理工程の後に局所的に不純物を注入する場合、トレンチ１５を形成する前のタイミングでもよいし、トレンチ１５を形成した後のタイミングでもよい。 A method for manufacturing the semiconductor device 110 will be described.
An n-type impurity is implanted into the surface of the active layer 7 in a range extending beyond the n-type semiconductor region 12. More precisely, the n-type impurity is implanted into a range where the n-type semiconductor region 12 and the p-type impurity local implantation region 114 are formed. Thereafter, a p-type impurity is locally implanted only into the p-type semiconductor region 114. Alternatively, the p-type impurity may be locally implanted only in the p-type semiconductor region 114, and then the n-type impurity may be implanted in a range where the n-type semiconductor region 12 and the p-type semiconductor region 114 are formed. What is important when forming the local implantation region 114 is that the implantation density of the p-type impurity when the p-type impurity is implanted into the local implantation region 114 is such that the n-type impurity is implanted into the n-type semiconductor region 12. This is higher than the implantation density of the n-type impurity.
Similarly, p-type impurity implantation is performed in a region where the p-type semiconductor region 14 and the n-type impurity local implantation region 112 are formed. Thereafter, an n-type impurity is locally implanted only into the n-type semiconductor region 112. The n-type impurity may be locally implanted only in the n-type semiconductor region 112, and then the p-type impurity may be implanted in a range where the p-type semiconductor region 14 and the n-type semiconductor region 112 are formed.
Note that the timing of locally injecting the impurities may be before the heat treatment step or after the heat treatment step. That is, impurities may be locally implanted into the semiconductor regions 12 and 14 before activating the impurities in the n-type semiconductor region 12 and the p-type semiconductor region 14. Further, after activating the impurity of the n-type semiconductor region 12 and the impurity of the p-type semiconductor region 14, the impurity may be locally implanted into the semiconductor regions 12 and 14. When the impurity is locally implanted after the heat treatment step, the timing before forming the trench 15 or the timing after forming the trench 15 may be used.

ｎ型半導体領域１２の不純物とｐ型半導体領域１４の不純物を活性化させるための熱処理工程の前に、不純物を局所的に注入する場合について説明する。図４に示す工程の後に、ｎ型不純物の注入範囲１２内に局所的にｐ型不純物を注入する。また、ｐ型不純物の注入範囲１４内に局所的にｎ型不純物を注入する。次に、半導体基板９を熱処理する。熱処理することによって、ｎ型不純物の注入範囲１２内のｎ型不純物とｎ型不純物の注入範囲１２内に局所的に注入されたｐ型不純物が活性化する。そのときに、局所的に注入されたｐ型不純物が、ｎ型不純物の注入範囲１２内のｎ型不純物とともに活性層７内に拡散する。同様に、熱処理することによって、ｐ型不純物の注入範囲１４内のｐ型不純物とｐ型不純物の注入範囲１４内に局所的に注入されたｎ型不純物が活性化する。局所的に注入されたｎ型不純物が、ｐ型不純物の注入範囲１４内のｐ型不純物とともに活性層７内に拡散する。その後、トレンチ１５を形成し、トレンチ１５内に絶縁膜等を形成して素子分離用トレンチ１６を完成させる。以上の工程によって、半導体装置１１０が完成する。
熱処理工程の後、トレンチ１５形成するのに先立って不純物を局所的に注入する場合について説明する。図５に示す工程の後に、ｎ型半導体領域１２内に局所的にｐ型不純物を注入する。また、ｐ型半導体領域１４内に局所的にｎ型不純物を注入する。次に、半導体基板９を再度熱処理し、局所的に注入したｎ型不純物とｐ型不純物を活性化させる。その後、トレンチ１５を形成し、レンチ１５内に絶縁膜等を形成して素子分離用トレンチ１６を完成させる。以上の工程によって、半導体装置１１０が完成する。
トレンチ１５を形成した後に不純物を局所的に注入する場合、図１に示す半導体装置１０が完成した後に、ｎ型半導体領域１２内に局所的にｐ型不純物を注入する。また、ｐ型半導体領域１４内に局所的にｎ型不純物を注入する。その後、半導体基板９を再度熱処理することによって、半導体装置１１０が完成する。 A case where impurities are locally implanted before the heat treatment step for activating the impurities in the n-type semiconductor region 12 and the p-type semiconductor region 14 will be described. After the step shown in FIG. 4, p-type impurities are locally implanted into the n-type impurity implantation range 12. Further, an n-type impurity is locally implanted within the implantation range 14 of the p-type impurity. Next, the semiconductor substrate 9 is heat-treated. By performing the heat treatment, the n-type impurity in the n-type impurity implantation range 12 and the p-type impurity locally implanted in the n-type impurity implantation range 12 are activated. At that time, the locally implanted p-type impurity diffuses into the active layer 7 together with the n-type impurity in the n-type impurity implantation range 12. Similarly, the heat treatment activates the p-type impurity in the p-type impurity implantation range 14 and the n-type impurity locally implanted in the p-type impurity implantation range 14. The locally implanted n-type impurity diffuses into the active layer 7 together with the p-type impurity in the implantation range 14 of the p-type impurity. Thereafter, the trench 15 is formed, and an insulating film or the like is formed in the trench 15 to complete the element isolation trench 16. The semiconductor device 110 is completed through the above steps.
A case will be described in which impurities are locally implanted after the heat treatment step and before the trench 15 is formed. After the step shown in FIG. 5, p-type impurities are locally implanted into the n-type semiconductor region 12. Further, an n-type impurity is locally implanted into the p-type semiconductor region 14. Next, the semiconductor substrate 9 is heat-treated again to activate the locally implanted n-type impurity and p-type impurity. Thereafter, the trench 15 is formed, and an insulating film or the like is formed in the wrench 15 to complete the element isolation trench 16. The semiconductor device 110 is completed through the above steps.
When the impurity is locally implanted after the trench 15 is formed, the p-type impurity is locally implanted into the n-type semiconductor region 12 after the semiconductor device 10 shown in FIG. Further, an n-type impurity is locally implanted into the p-type semiconductor region 14. Thereafter, the semiconductor device 110 is completed by heat-treating the semiconductor substrate 9 again.

（第３実施例）
図８に、半導体装置３１０の断面図を示している。半導体装置３１０は半導体装置１０の変形例であり、半導体装置１０と同じ構成については同じ参照番号又は下二桁に同じ参照番号を付すことによって説明を省略することがある。
半導体素子３１８ａ〜３１８ｅの各々は、素子分離用トレンチ１６に取り囲まれている活性層７内に形成されている。ｎ型半導体領域１２、１２の間にｐ型半導体領域８が形成されている。より正確にいうと、活性層７内の不純物が注入されていない範囲がｐ型半導体領域８を形成している。活性層７の埋め込み絶縁層４に接する範囲に、高濃度のｐ型不純物を含有する底部範囲６が形成されている。半導体素子３１８ａ〜３１８ｅの各々は、ｎｐｎトランジスタとして機能する。素子分離用トレンチ１６は、ｎ型半導体領域１２を分断して伸びており、一巡している。
半導体装置３１０の製造方法について説明する。
ｐ型不純物を含んでいる活性層７の裏面に、高濃度のｎ型不純物を含有する底部範囲６を形成する。その後、活性層７の表面に、ｎ型不純物を不連続に注入する。すなわち、活性層７の表面に、ｎ型不純物が注入されない範囲を確保しつつｎ型不純物を注入する。その後、半導体基板９を熱処理してｎ型不純物を活性化させる。熱処理をすることによって、ｎ型不純物が活性層７内に拡散する。上記したように、ｎ型半導体領域１２以外の活性層７がｐ型半導体領域８になる。
次に、ｎ型半導体領域１２、１２の双方を分断して一巡するトレンチ１５を形成する。その後、そのトレンチ１５内にポリシリコンを充填することによって素子分離用トレンチ１６を形成する。以上の工程によって、半導体装置３１０が完成する。 (Third embodiment)
FIG. 8 shows a cross-sectional view of the semiconductor device 310. The semiconductor device 310 is a modified example of the semiconductor device 10, and the description of the same configuration as the semiconductor device 10 may be omitted by giving the same reference number or the same reference number to the last two digits.
Each of the semiconductor elements 318 a to 318 e is formed in the active layer 7 surrounded by the element isolation trench 16. A p-type semiconductor region 8 is formed between the n-type semiconductor regions 12 and 12. More precisely, the p-type semiconductor region 8 is formed in a region where the impurity in the active layer 7 is not implanted. A bottom range 6 containing a high-concentration p-type impurity is formed in a range of the active layer 7 in contact with the buried insulating layer 4. Each of semiconductor elements 318a to 318e functions as an npn transistor. The element isolation trench 16 extends and divides the n-type semiconductor region 12.
A method for manufacturing the semiconductor device 310 will be described.
A bottom region 6 containing high-concentration n-type impurities is formed on the back surface of the active layer 7 containing p-type impurities. Thereafter, n-type impurities are discontinuously implanted into the surface of the active layer 7. That is, n-type impurities are implanted into the surface of the active layer 7 while ensuring a range in which the n-type impurities are not implanted. Thereafter, the semiconductor substrate 9 is heat-treated to activate n-type impurities. By performing the heat treatment, n-type impurities diffuse into the active layer 7. As described above, the active layer 7 other than the n-type semiconductor region 12 becomes the p-type semiconductor region 8.
Next, a trench 15 that divides both the n-type semiconductor regions 12 and 12 and makes a round is formed. Thereafter, the trench 15 for element isolation is formed by filling the trench 15 with polysilicon. The semiconductor device 310 is completed through the above steps.

（第４実施例）
図９（Ａ）、（Ｂ）を参照して半導体装置４１０について説明する。図９（Ａ）は半導体装置４１０の断面図を示しており、図９（Ｂ）は半導体装置４１０の平面図を示している。半導体装置４１０は半導体装置１０の変形例であり、半導体装置１０と同じ構成については同じ参照番号又は下二桁に同じ参照番号を付すことによって説明を省略することがある。図中の矢印は座標を示している。なお、ここでは図１０（Ａ）、（Ｂ）に示している従来の半導体装置５１０と比較しながら、半導体装置４１０の特長を説明する。なお、図１０（Ａ）は半導体装置５１０の断面図を示しており、図１０（Ｂ）は半導体装置５１０の平面図を示している。
半導体装置４１０は、複数個の半導体素子４１８ａ〜４１８ｅを備えている。各々の半導体素子４１８ａ〜４１８ｄは、半導体基板９の表面にｎ型半導体領域４１２とｐ型半導体領域８が隣接して出現しており、ダイオードとして機能する。半導体装置４１０では、活性層７に対してｎ型不純物のみを注入している。素子分離用トレンチ１６は、ｎ型不純物の注入範囲４１２内をＹ方向に伸びており、不純物が注入されていない範囲のｐ型半導体領域８をＸ方向に伸びており、不純物が注入されていない範囲のｐ型半導体領域８をＹ方向に伸びており、一巡している。素子分離トレンチ１６は、ｎ型半導体領域４１２とｐ型半導体領域４１３の双方を分断して一巡している。半導体装置４１０では、一つの不純物注入範囲４１２内を素子分離用トレンチ１６が格子状のパターンに沿って伸びている。 (Fourth embodiment)
The semiconductor device 410 will be described with reference to FIGS. FIG. 9A shows a cross-sectional view of the semiconductor device 410, and FIG. 9B shows a plan view of the semiconductor device 410. The semiconductor device 410 is a modification of the semiconductor device 10, and the description of the same configuration as the semiconductor device 10 may be omitted by giving the same reference number or the same reference number to the last two digits. Arrows in the figure indicate coordinates. Here, the features of the semiconductor device 410 will be described in comparison with the conventional semiconductor device 510 shown in FIGS. 10A illustrates a cross-sectional view of the semiconductor device 510, and FIG. 10B illustrates a plan view of the semiconductor device 510.
The semiconductor device 410 includes a plurality of semiconductor elements 418a to 418e. Each of the semiconductor elements 418a to 418d has an n-type semiconductor region 412 and a p-type semiconductor region 8 which are adjacent to each other on the surface of the semiconductor substrate 9, and functions as a diode. In the semiconductor device 410, only n-type impurities are implanted into the active layer 7. The element isolation trench 16 extends in the Y direction in the n-type impurity implantation range 412, and extends in the X direction in the p-type semiconductor region 8 in a range where no impurity is implanted, so that no impurity is implanted. The p-type semiconductor region 8 in the range extends in the Y direction and goes around. The element isolation trench 16 circulates by dividing both the n-type semiconductor region 412 and the p-type semiconductor region 413. In the semiconductor device 410, the element isolation trench 16 extends along a lattice pattern in one impurity implantation range 412.

上記したように、半導体装置４１０では、ｎ型半導体領域（ｎ型不純物の注入範囲に等しい）４１２内を素子分離用トレンチが伸びている。そのため、ｎ型半導体領域４１２内をＹ方向に伸びている素子分離トレンチ１６とｎ型半導体領域４１２の間に隙間が生じない。それに対して、図１０（Ａ）、（Ｂ）に示すように、従来の半導体装置５１０は、ｎ型半導体領域５１２の近傍をＹ方向に伸びている素子分離トレンチ１６とｎ型半導体領域５１２の間に隙間が生じてしまう。半導体装置４１０では、各々の半導体素子４１８ａ〜４１８ｅのＸ方向の距離Ｌ３を、半導体素子５１８ａ〜５１８ｃのＸ方向の距離Ｌ４よりも小さくすることができる。
なお、図９（Ｂ）に示しているように、半導体装置４１０では、活性層７内に、ｎ型不純物の注入範囲４１２がＹ方向にストライプ状に形成されている。そのため、ｎ型半導体領域４１２とＸ軸方向に伸びる素子分離トレンチの間にも隙間が形成されない。各々の半導体素子４１８ａ〜４１８ｅのＸ方向の距離Ｌ５を、半導体素子５１８ａ〜５１８ｃのＹ方向の距離Ｌ６（図１０（Ｂ）を参照）よりも小さくすることができる。
上記したように、半導体装置４１０の半導体素子４１８ａ〜４１８ｅのサイズは、半導体装置５１０の半導体素子５１８ａ〜５１８ｃのサイズよりも小さい。そのため、半導体基板内に同じ個数の半導体素子を形成する場合、半導体装置４１０のサイズを半導体装置５１０のサイズよりも小さくすることができる。 As described above, in the semiconductor device 410, the element isolation trench extends in the n-type semiconductor region (equal to the n-type impurity implantation range) 412. Therefore, there is no gap between the element isolation trench 16 extending in the Y direction in the n-type semiconductor region 412 and the n-type semiconductor region 412. On the other hand, as shown in FIGS. 10A and 10B, the conventional semiconductor device 510 includes an element isolation trench 16 and an n-type semiconductor region 512 extending in the Y direction in the vicinity of the n-type semiconductor region 512. There will be a gap between them. In the semiconductor device 410, the distance L3 in the X direction of each of the semiconductor elements 418a to 418e can be made smaller than the distance L4 in the X direction of the semiconductor elements 518a to 518c.
As shown in FIG. 9B, in the semiconductor device 410, the n-type impurity implantation range 412 is formed in the active layer 7 in a stripe shape in the Y direction. Therefore, no gap is formed between the n-type semiconductor region 412 and the element isolation trench extending in the X-axis direction. The distance L5 in the X direction of each of the semiconductor elements 418a to 418e can be made smaller than the distance L6 in the Y direction of the semiconductor elements 518a to 518c (see FIG. 10B).
As described above, the size of the semiconductor elements 418a to 418e of the semiconductor device 410 is smaller than the size of the semiconductor elements 518a to 518c of the semiconductor device 510. Therefore, when the same number of semiconductor elements are formed in the semiconductor substrate, the size of the semiconductor device 410 can be made smaller than the size of the semiconductor device 510.

上記実施例１〜４では、複数のダイオード１８ａ〜１８ｅを備えている半導体装置１０と、複数のｐｎｐトランジスタ１１８ａ、１１８ｃ、１１８ｅと複数のｎｐｎトランジスタ１１８ｂ、１１８ｄを備えている半導体装置１１０と、複数のｎｐｎトランジスタ３１８ａ〜３１８ｅを備えている半導体装置３１０と、複数のダイオード４１８ａ〜４１８ｅを備えている半導体装置４１０について説明した。しかしながら、半導体装置１１０の変形例として、ｐ型半導体領域１４内にのみｎ型不純物の局所的注入範囲１１２を形成することによって、複数のｎｐｎトランジスタのみを備えている半導体装置を製造することもできる。さらに半導体装置１１０の変形例として、ｎ型半導体領域１２内にのみｐ型不純物の局所的注入範囲１１４を形成することによって、複数のｐｎｐトランジスタのみを備えている半導体装置を製造することもできる。さらに、ダイオードと、ｎｐｎトランジスタ及び／又はｐｎｐトランジスタを有する半導体装置を製造することもできる。
半導体装置１１０の変形例として、ｎ型不純物の局所的注入範囲１１２とｎ型半導体領域８の間において、ｐ型半導体領域１４の表面に対向する位置にゲート電極を形成してもよい。電子をキャリアとするＭＯＳトランジスタを形成することができる。さらに半導体装置１１０の変形例として、ｐ型不純物の局所的注入範囲１１４とｎ型半導体領域８の間において、ｎ型半導体領域１２の表面に対向する位置にゲート電極を形成してもよい。正孔をキャリアとするＭＯＳトランジスタを形成することができる。
なお、上記実施例では、第１導電型不純物がｎ型不純物であり、第２導電型不純物がｐ型不純物である半導体装置について説明した。第１導電型不純物がｐ型不純物であり、第２導電型不純物がｎ型不純物であっても、上記実施例で説明した内容と同様の効果が得られる。 In the first to fourth embodiments, the semiconductor device 10 including the plurality of diodes 18a to 18e, the semiconductor device 110 including the plurality of pnp transistors 118a, 118c, and 118e and the plurality of npn transistors 118b and 118d, The semiconductor device 310 including the npn transistors 318a to 318e and the semiconductor device 410 including the plurality of diodes 418a to 418e have been described. However, as a modification of the semiconductor device 110, a semiconductor device having only a plurality of npn transistors can be manufactured by forming the n-type impurity local implantation range 112 only in the p-type semiconductor region 14. . Further, as a modification of the semiconductor device 110, a semiconductor device having only a plurality of pnp transistors can be manufactured by forming the p-type impurity local implantation range 114 only in the n-type semiconductor region 12. Furthermore, a semiconductor device having a diode and an npn transistor and / or a pnp transistor can be manufactured.
As a modification of the semiconductor device 110, a gate electrode may be formed at a position facing the surface of the p-type semiconductor region 14 between the n-type impurity local implantation range 112 and the n-type semiconductor region 8. A MOS transistor using electrons as carriers can be formed. Further, as a modification of the semiconductor device 110, a gate electrode may be formed at a position facing the surface of the n-type semiconductor region 12 between the p-type impurity local implantation range 114 and the n-type semiconductor region 8. A MOS transistor using holes as carriers can be formed.
In the above embodiment, the semiconductor device in which the first conductivity type impurity is an n-type impurity and the second conductivity type impurity is a p-type impurity has been described. Even if the first conductivity type impurity is a p-type impurity and the second conductivity type impurity is an n-type impurity, the same effect as described in the above embodiment can be obtained.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in the present specification or the drawings can achieve a plurality of objects at the same time, and has technical utility by achieving one of the objects.

第１実施例の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の平面図を示す。The top view of the semiconductor device of the 1st example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 図１の半導体装置の部分拡大図を示す。FIG. 2 is a partially enlarged view of the semiconductor device of FIG. 1. 第２実施例の半導体装置の部分断面図を示す。The fragmentary sectional view of the semiconductor device of the 2nd example is shown. 第３実施例の半導体装置の部分断面図を示す。The fragmentary sectional view of the semiconductor device of the 3rd example is shown. 第４実施例の半導体装置の断面図と平面図を示す。Sectional drawing and top view of the semiconductor device of 4th Example are shown. 従来の半導体装置の断面図と平面図を示す。Sectional drawing and top view of the conventional semiconductor device are shown. 不純物注入範囲内に局所的注入範囲を形成する説明図を示す。An explanatory view for forming a local implantation range within an impurity implantation range is shown. 従来の半導体装置の部分断面図を示す。The fragmentary sectional view of the conventional semiconductor device is shown. 従来の半導体装置の製造工程を示す。The manufacturing process of the conventional semiconductor device is shown. 従来の半導体装置の製造工程を示す。The manufacturing process of the conventional semiconductor device is shown.

符号の説明Explanation of symbols

４、２０４：埋め込み絶縁膜
６：底部範囲
７、２０７：活性層
９、２０９：ＳＯＩ基板（積層基板）
１０、１１０、２１０、３１０、４１０、５１０：半導体装置
１２、２１２、４１２、５１２：ｎ型不純物の注入範囲
１４、２１４、５１２：ｐ型不純物の注入範囲
１５、２１５：トレンチ
１６、２１６：素子分離用トレンチ
１８、１１８、２１８、３１８、４１８、５１８：半導体素子
１１２：ｎ型不純物の局所的注入範囲
１１４：ｐ型不純物の局所的注入範囲 4, 204: buried insulating film 6: bottom range 7, 207: active layer 9, 209: SOI substrate (laminated substrate)
10, 110, 210, 310, 410, 510: Semiconductor devices 12, 212, 412, 512: n-type impurity implantation range 14, 214, 512: p-type impurity implantation range 15, 215: trench 16, 216: element Isolation trenches 18, 118, 218, 318, 418, 518: semiconductor element 112: n-type impurity local implantation range 114: p-type impurity local implantation range

Claims (1)

基板と埋め込み絶縁層と活性層が順に積層されている積層基板を用いて、トレンチによって絶縁分離されている複数の半導体素子を備えている半導体装置を製造する方法であり、
底部範囲形成工程と不純物注入工程と熱処理工程とトレンチ形成工程と絶縁膜形成工程を備えており、
底部範囲形成工程では、埋め込み絶縁層に接する活性層の底面に臨む範囲に高濃度不純物を含有する底部範囲を形成し、
不純物注入工程では、活性層表面に第１導電型半導体領域と第２導電型半導体領域が隣接して出現する関係に不純物の注入範囲を管理して、活性層の所定範囲に少なくとも第１導電型不純物を注入し、
不純物注入工程ではさらに、
第１導電型不純物の注入範囲内の局所的範囲に、第２導電型不純物の注入密度が第１導電型不純物の注入密度よりも高くなるように第２導電型不純物を注入し、
熱処理工程では、積層基板を加熱して活性層に注入した不純物を活性化し、
トレンチ形成工程では、活性層表面に隣接して出現している第１導電型半導体領域と第２導電型半導体領域の双方を分断して一巡するととともに活性層表面から活性層を貫通して埋め込み絶縁層に達するトレンチを形成し、
絶縁膜形成工程では、トレンチ内に絶縁膜を形成し、
第１導電型半導体領域と第２導電型半導体領域が、高濃度不純物を含有する底部範囲に達していることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a plurality of semiconductor elements that are insulated and separated by a trench , using a laminated substrate in which a substrate, a buried insulating layer, and an active layer are sequentially laminated .
It includes a bottom area forming step, an impurity implantation step, a heat treatment step, a trench forming step, and an insulating film forming step,
In the bottom range forming step, a bottom range containing high concentration impurities is formed in a range facing the bottom surface of the active layer in contact with the buried insulating layer,
The impurity implantation process, and manage the injection range of impurities in a relationship first conductivity type semiconductor region and the second conductivity type semiconductor region appears adjacent to the active layer surface, at least a first conductivity type in a predetermined range of the active layer Implant impurities,
In the impurity implantation process,
Injecting the second conductivity type impurity into a local range within the implantation range of the first conductivity type impurity so that the implantation density of the second conductivity type impurity is higher than the implantation density of the first conductivity type impurity,
In the heat treatment step, the laminated substrate is heated to activate the impurities injected into the active layer ,
The trench forming step, embedded through the active layer from the surface of the active layer with the a round to divide the first conductivity type semiconductor region that appeared adjacent to the active layer surface and both of the second conductivity type semiconductor region insulated Forming trenches reaching the layers ,
In the insulating film forming step, an insulating film is formed in the trench,
A method of manufacturing a semiconductor device, wherein the first conductive type semiconductor region and the second conductive type semiconductor region reach a bottom range containing a high concentration impurity .
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