JP5158091B2 - 自律または共通制御されるpeアレイを有するシステムのためのデータ転送ネットワークおよび制御装置 - Google Patents
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Description
本発明に基づく分析によれば、上記した各アプローチは、共通して、外部メモリと内部メモリを持つプロセッシングエレメント間のデータ転送のために複雑なクロスバを必要としている。これは、例えば、デュアルモードSIMD/MIMDアーキテクチャのように、自律制御も共通制御も可能なプロセッシングエレメントを持つアーキテクチャのため、データバス上の大きな配線面積要件となる。このように、本技術には多くの解決課題がある。
図4に示したシステムにおいて、異なるPE制御方式についてそれぞれ異なる転送方法が提供される。図5は、アービタから自律制御型のプロセッシングエレメントPE2への3バイトのD0、D1、D2のリード転送の例のタイミングブロック図である。図5に示したように、アービタ内部での現にアクティブなPEの選択後、MIMDモードで動作するPEからのリクエストREQが行われると、アービタによってデータ転送が開始・制御される。PE選択(SEL)、PE番号(NO)、レジスタシフト(SFT)、データロード(LD)、データストア(ST)といった信号をアービタ内部で正確に設定し、適宜設定されたパスを設定するためにこれら信号を各PEに直接転送することによって、前記データは、パイプラインリングバスのレジスタPEnR上を転送され、指定されたPEにストアされる、
本発明のその他目的、特徴および側面は、全開示(請求の範囲を含む)に表されていることに留意されたい。また、添付した請求の範囲に記載された範囲に捉われることなく、開示した実施形態の枠内において、変更・調整が可能である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
102:自律制御型PE、PEは自身の制御部を用いる
103:共通制御型PE,PEはGCU内の共通の制御部を用いる
104:データ信号転送用レジスタ(R)を持つパイプラインリングバス
201:アービタ、主アービトレーション部と、事前アービトレーション部と、アクセスコントローラとから構成される
202:アービタ内の主アービトレーション部
203:リクエスト選択ロジックおよびリクエストパラメータ決定ロジックからなる自律制御型PEのリクエストための事前アービトレーション部
204:PE群とネットワーク間のアクセスタイミングを制御するアクセスコントローラ
205:GCU、共通制御型PE群のための命令キャッシュ、データキャッシュよびPEのIMEMデータ転送制御部を含む
301:自律制御型および共通制御型PE群に転送される制御信号の制御のためのセレクタ
302:PE IMEM
303:制御線
401:IMEMとリングバスレジスタ(R)を持つPE
402:データ信号転送制御用の外部メモリアービタを持つGCU
403:PEとネットワーク間のアクセスタイミング制御用のアクセス制御線
404:データ信号転送用の一方向性パイプラインリングバス
Claims (11)
- 共通コントローラの同一プログラムを実行する第1のプロセッシングエレメント群と、
他のプロセッシングエレメントのプログラムとは独立してそれぞれ固有のプログラムを実行する第2のプロセッシングエレメント群と、
前記第1、第2のプロセッシングエレメント群を順次接続するパイプラインネットワークと、
前記第1、第2のプロセッシングエレメント群の各プロセッシングエレメントにそれぞれ接続されたアクセス制御線を有し、前記各プロセッシングエレメントと前記パイプラインネットワークとの間のデータアクセスタイミングを制御するアクセスコントローラと、
を備え、
前記第1のプロセッシングエレメント群からのデータアクセスタイミングと前記第2のプロセッシングエレメント群からのデータアクセスタイミングとの関係が異なっており、
前記第1のプロセッシングエレメント群へのデータアクセスは、前記各第1のプロセッシングエレメント群が前記ネットワークに同一のタイミングスロットでアクセスする並列アクセスであり、
前記第2のプロセッシングエレメント群へのデータアクセスは、前記各第2のプロセッシングエレメント群が前記ネットワークに独立してアクセスするスタンドアロン型アクセスである、
プロセッサ。 - 請求項1のプロセッサにおいて、
前記アクセスコントローラは、一のプロセッシングエレメントに対する所定のバスアクセス待ち時間を保持するよう前記ネットワークを制御するプロセッサ。 - 請求項2のプロセッサにおいて、
前記アクセスコントローラは、前記並列アクセスまたは各プロセッシングエレメントへのデータアクセスタイミングが割り当てられている場合のスタンドアロン型アクセスよりも、一のスタンドアロン型アクセスに高い優先度を割り当てるプロセッサ。 - 請求項1から3いずれか一のプロセッサにおいて、
前記アクセスコントローラは、各プロセッシングエレメントへのデータアクセスタイミングが割り当てられている場合のスタンドアロン型アクセスよりも、並列アクセスに高い優先度を割り当てるプロセッサ。 - 請求項1から4いずれか一のプロセッサにおいて、
前記各プロセッシングエレメントは、前記第1のプロセッシングエレメントまたは前記第2のプロセッシングエレメントのいずれかに設定可能であり、
前記アクセスコントローラは、前記第1のプロセッシングエレメントとして利用されているプロセッシングエレメントと、前記第2のプロセッシングエレメントとして利用されているプロセッシングエレメントと、を判定するプロセッサ。 - 各プロセッシングエレメントにそれぞれ接続されたアクセス制御線を有するアクセスコントローラであって、
前記各プロセッシングエレメントは、
前記アクセスコントローラの同一プログラムを実行する第1のプロセッシングエレメント群と、
他のプロセッシングエレメントのプログラムとは独立してそれぞれ固有のプログラムを実行する第2のプロセッシングエレメント群と、を備え、
前記第1、第2のプロセッシングエレメント群はパイプラインネットワークを介して順次接続されており、
前記アクセスコントローラは、前記各プロセッシングエレメントと前記パイプラインネットワークとの間のデータアクセスタイミングを制御し、かつ、
前記第1のプロセッシングエレメント群からのデータアクセスタイミングと前記第2のプロセッシングエレメント群からのデータアクセスタイミングとの関係が異なっており、
さらに、
前記第1のプロセッシングエレメント群へのデータアクセスは、前記各第1のプロセッシングエレメント群が前記ネットワークに同一のタイミングスロットでアクセスする並列アクセスであり、
前記第2のプロセッシングエレメント群へのデータアクセスは、前記各第2のプロセッシングエレメント群が前記ネットワークに独立してアクセスするスタンドアロン型アクセスである、
アクセスコントローラ。 - 請求項6のアクセスコントローラにおいて、
前記各プロセッシングエレメントは、前記第1のプロセッシングエレメントまたは前記第2のプロセッシングエレメントのいずれかに設定可能であり、
前記アクセスコントローラは、前記第1のプロセッシングエレメントとして利用されているプロセッシングエレメントと、前記第2のプロセッシングエレメントとして利用されているプロセッシングエレメントと、を判別するアクセスコントローラ。 - 請求項7のアクセスコントローラにおいて、さらに、
前記第1、第2のプロセッシングエレメント群へのデータ転送要求を調停するアービトレーション部を備えるアクセスコントローラ。 - 請求項8のアクセスコントローラにおいて、
前記第1のプロセッシングエレメントは、SIMD(Single Instruction Multiple Data)アーキテクチャのプロセッシングエレメントであり、
前記第2のプロセッシングエレメントは、MIMD(Multiple Instruction Multiple Data)アーキテクチャのプロセッシングエレメントであるアクセスコントローラ。 - 請求項6から9いずれか一のアクセスコントローラにおいて、
前記パイプラインネットワークは、パイプラインリングネットワークであるアクセスコントローラ。 - アクセス制御線を有するアクセスコントローラの制御方法であって、
各プロセッシングエレメントにそれぞれアクセス制御線を用意することを含み、さらに、
第1のプロセッシングエレメント群により、前記アクセスコントローラの同一プログラムを実行するステップと、
第2のプロセッシングエレメント群により、他のプロセッシングエレメントのプログラムとは独立してそれぞれ固有のプログラムを実行するステップと、
前記第1、第2のプロセッシングエレメント群をパイプラインネットワークで順次接続するステップと、
前記アクセスコントローラにより、前記各プロセッシングエレメントと前記パイプラインネットワークとの間のデータアクセスタイミングを制御するステップと、
を含むことにより、前記各プロセッシングエレメントを制御し、かつ、
前記第1のプロセッシングエレメント群からのデータアクセスタイミングと前記第2のプロセッシングエレメント群からのデータアクセスタイミングとの関係が異なっており、
さらに、
前記第1のプロセッシングエレメント群へのデータアクセスは、前記各第1のプロセッシングエレメント群が前記ネットワークに同一のタイミングスロットでアクセスする並列アクセスであり、
前記第2のプロセッシングエレメント群へのデータアクセスは、前記各第2のプロセッシングエレメント群が前記ネットワークに独立してアクセスするスタンドアロン型アクセスである、
制御方法。
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