JP5157555B2

JP5157555B2 - Charge pump circuit

Info

Publication number: JP5157555B2
Application number: JP2008071526A
Authority: JP
Inventors: 伸次的場
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2008-03-19
Filing date: 2008-03-19
Publication date: 2013-03-06
Anticipated expiration: 2028-03-19
Also published as: JP2009232501A

Description

本発明は、半導体集積回路などで電源電圧の昇圧に用いられるチャージポンプ回路に関する。 The present invention relates to a charge pump circuit used for boosting a power supply voltage in a semiconductor integrated circuit or the like.

従来から、電気的にデータの書込及び消去が可能な不揮発性半導体記憶装置において、メモリセルに対し、電気的にデータの書き込み及び消去を行うため、電源電圧より高い電圧、あるいは負電圧を生成するためにチャージポンプ回路が用いられている。
このため、上記不揮発性半導体記憶装置には、一般的に、電源電圧より高い正電圧を生成するチャージポンプ回路と、電源電圧より絶対値にて高い負電圧を生成するチャージポンプ回路との２つが設けられている（例えば、特許文献１）。 Conventionally, in a nonvolatile semiconductor memory device capable of electrically writing and erasing data, a voltage higher than the power supply voltage or a negative voltage is generated in order to electrically write and erase data in the memory cell. For this purpose, a charge pump circuit is used.
Therefore, the nonvolatile semiconductor memory device generally has two types, a charge pump circuit that generates a positive voltage higher than the power supply voltage and a charge pump circuit that generates a negative voltage higher in absolute value than the power supply voltage. (For example, Patent Document 1).

すなわち、チャージポンプ回路は、電荷の転送方向を変えることにより、正の電圧を生成するチャージポンプ回路、負の電圧を生成するチャージポンプ回路が別々に作り分けている。
ここで、電荷の転送には、ダイオード接続のトランジスタ（Ｔ0、Ｔ2、Ｔ3、Ｔ4及びＴ5）を使用し、このゲート電位は図８に示すように、チャージポンプ自身の各ステージから直接に供給しているため、正の電圧を生成するチャージポンプ回路、負の電圧を生成するチャージポンプ回路を別々に構成する必要がある。
特開２００８−１１６２９号公報 That is, in the charge pump circuit, a charge pump circuit that generates a positive voltage and a charge pump circuit that generates a negative voltage are separately formed by changing the charge transfer direction.
Here, diode transfer transistors (T0, T2, T3, T4 and T5) are used for charge transfer, and the gate potential is directly supplied from each stage of the charge pump itself as shown in FIG. Therefore, it is necessary to separately configure a charge pump circuit that generates a positive voltage and a charge pump circuit that generates a negative voltage.
JP 2008-11629 A

しかしながら、上記特許文献１に示すような負電圧を生成するチャージポンプ回路は、正の昇圧電圧あるいは負電圧を使用する場合にのみ駆動され、それ以外の動作モードにおいて使用されていない。
このため、それぞれのチャージポンプは、必要な回路ではあるが使用されていないモードが多く、また、大面積のコンデンサ（Ｃ1、Ｃ2、Ｃ3、Ｃ4）を使用してサイズが大きいために、チップサイズの低減を行う際の障害となっている。 However, the charge pump circuit that generates a negative voltage as shown in Patent Document 1 is driven only when a positive boosted voltage or a negative voltage is used, and is not used in other operation modes.
For this reason, each charge pump is a necessary circuit, but there are many modes that are not used, and because the size is large using large-area capacitors (C1, C2, C3, C4), the chip size is large. It has become an obstacle when reducing the amount.

本発明は、このような事情に鑑みてなされたもので、１系統の回路にて正電圧及び負電圧の双方を切り替えて生成するチャージポンプ回路を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a charge pump circuit that switches and generates both a positive voltage and a negative voltage with a single circuit.

本発明のチャージポンプ回路は、各々がダイオード接続され、多段に縦列接続された複数の昇圧用トランジスタと、該昇圧用トランジスタの接続点に一端が接続された容量素子とを有し、最前段の前記昇圧用トランジスタに電圧を入力し、前記容量素子の他端に対し、交互にクロック信号、反転クロック信号をそれぞれ印加し、最終段の前記昇圧用トランジスタのソースから出力電圧を出力するチャージポンプ回路であり、前記昇圧用トランジスタ毎に、該トランジスタのゲートをソースまたはドレインのいずれかに接続するスイッチ回路が設けられていることを特徴とする。 The charge pump circuit of the present invention includes a plurality of boosting transistors each connected in diodes and connected in cascade in multiple stages, and a capacitive element having one end connected to a connection point of the boosting transistors. A charge pump circuit that inputs a voltage to the boosting transistor, alternately applies a clock signal and an inverted clock signal to the other end of the capacitive element, and outputs an output voltage from the source of the boosting transistor in the final stage Each of the boosting transistors is provided with a switch circuit for connecting the gate of the transistor to either the source or the drain.

本発明のチャージポンプ回路は、前記スイッチ回路が、前記出力電圧を正電圧とする場合、前記昇圧用トランジスタのゲートをドレインに接続し、前記出力電圧を負電圧とする場合、前記昇圧用トランジスタのゲートをソースに接続することを特徴とする。 In the charge pump circuit of the present invention, when the switch circuit sets the output voltage to a positive voltage, the gate of the boosting transistor is connected to the drain, and when the output voltage is set to a negative voltage, The gate is connected to the source.

本発明のチャージポンプ回路は、前記スイッチ回路が、ドレインが前記昇圧用トランジスタのドレインに接続され、ソースが該昇圧用トランジスタのゲートに接続され、ゲートに第１の制御信号が入力される第１のトランジスタと、ドレインが前記昇圧用トランジスタのソースに接続され、ソースが該昇圧用トランジスタのゲートに接続され、ゲートに第２の制御信号が入力される第２のトランジスタとから構成されていることを特徴とする。 In the charge pump circuit of the present invention, the switch circuit has a drain connected to the drain of the boosting transistor, a source connected to the gate of the boosting transistor, and a first control signal input to the gate. And a second transistor in which a drain is connected to the source of the boosting transistor, a source is connected to the gate of the boosting transistor, and a second control signal is input to the gate. It is characterized by.

本発明のチャージポンプ回路は、前記昇圧用トランジスタ、前記第１及び前記第２のトランジスタがｎチャネル型ＭＯＳトランジスタであり、前記第１のトランジスタのゲートが前記出力端子に接続され、正電圧を昇圧する場合、前記第２のトランジスタのゲートに接地電位を印加し、初段の前記昇圧用トランジスタのドレインに対して前記電源電圧を入力し、負電圧を昇圧する場合、第２のトランジスタに電源電圧を印加し、初段の前記トランジスタのドレインに前記接地電位を入力することを特徴とする。 In the charge pump circuit according to the present invention, the boosting transistor, the first and second transistors are n-channel MOS transistors, the gate of the first transistor is connected to the output terminal, and the positive voltage is boosted. When applying a ground potential to the gate of the second transistor and inputting the power supply voltage to the drain of the boosting transistor in the first stage to boost the negative voltage, the power supply voltage is applied to the second transistor. And applying the ground potential to the drain of the transistor in the first stage.

本発明のチャージポンプ回路は、昇圧動作において昇圧用トランジスタに電荷を通過させるタイミングに応じ、前記昇圧用トランジスタのゲートに印加する電圧をブーストするブースト回路をさらに設けたことを特徴とする。 The charge pump circuit according to the present invention further includes a boost circuit that boosts the voltage applied to the gate of the boosting transistor in accordance with the timing of passing the charge through the boosting transistor in the boosting operation.

本発明のチャージポンプ回路は、前記第１のトランジスタがｎチャネル型のＭＯＳトランジスタであり、前記昇圧用トランジスタ及び前記第２のトランジスタがｐチャネル型ＭＯＳトランジスタであり、正電圧を昇圧する場合、前記第１のトランジスタ及び第２のトランジスタのゲートに接地電位を印加し、初段の前記昇圧用トランジスタのドレインに対して電源電圧を入力し、負電圧を昇圧する場合、第１のトランジスタ及び第２のトランジスタのゲートに電源電圧を印加し、初段の前記トランジスタのドレインに前記接地電位を入力することを特徴とする。 In the charge pump circuit of the present invention, when the first transistor is an n-channel MOS transistor, the boosting transistor and the second transistor are p-channel MOS transistors, and when boosting a positive voltage, When a ground potential is applied to the gates of the first transistor and the second transistor, a power supply voltage is input to the drain of the boosting transistor in the first stage, and the negative voltage is boosted, the first transistor and the second transistor A power supply voltage is applied to the gate of the transistor, and the ground potential is input to the drain of the transistor in the first stage.

以上説明したように、本発明によれば、チャージポンプ回路を構成する各ステージ、すなわち各段の昇圧用トランジスタのゲート電圧を制御し、正電圧の昇圧の場合と負電圧の昇圧の場合とにより、電荷の転送の方向（ダイオード接続されたトランジスタによるダイオード電流の流れる向き）を切り替えることにより、１つの昇圧回路（１系統のチャージポンプ回路）にて正電圧の昇圧及び負電圧の昇圧との双方を行うことができ、従来例に比較してチャージポンプ回路の占める面積を小さくすることが可能となり、チップ面積を減少させて、半導体装置の製造コストを低減させることができる。 As described above, according to the present invention, each stage constituting the charge pump circuit, that is, the gate voltage of the boosting transistor in each stage is controlled, and the positive voltage is boosted and the negative voltage is boosted. By switching the direction of charge transfer (direction of diode current flow by diode-connected transistors), both boosting of positive voltage and boosting of negative voltage by one booster circuit (one charge pump circuit) Compared to the conventional example, the area occupied by the charge pump circuit can be reduced, the chip area can be reduced, and the manufacturing cost of the semiconductor device can be reduced.

＜第１の実施形態＞
以下、本発明の第１の実施形態によるチャージポンプ回路を図面を参照して説明する。図１は同実施形態によるチャージポンプ回路の構成例の回路を示す概念図である。
この図において、チャージポンプ回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎ型トランジスタ）である第１スイッチトランジスタＧＰ０、ＧＰ１、ＧＰ２、ＧＰ３、…、ＧＰｎと、ｎ型トランジスタである第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎと、ｎ型トランジスタである昇圧用トランジスタＤ０、Ｄ１、Ｄ２、Ｄ３、…、Ｄｎと、コンデンサＣ１、Ｃ２、Ｃ３、…、Ｃｎと、インバータ回路ＩＮＶ１、ＩＮＶ２及びＩＮＶ３とから構成されている。 <First Embodiment>
A charge pump circuit according to a first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a conceptual diagram showing a circuit of a configuration example of a charge pump circuit according to the embodiment.
In this figure, the charge pump circuit includes first switch transistors GP0, GP1, GP2, GP3,..., GPn that are n-channel MOS transistors (hereinafter referred to as n-type transistors), and a second switch transistor GN0 that is an n-type transistor. , GN1, GN2, GN3,..., GNn, boosting transistors D0, D1, D2, D3,..., Dn, which are n-type transistors, capacitors C1, C2, C3, ..., Cn, and inverter circuits INV1, INV2 And INV3.

昇圧用トランジスタＤ０〜Ｄｎは、縦列（シリーズ）に接続されており、チャージポンプ回路における複数段のステージを構成している。
すなわち、昇圧用トランジスタＤ０は、ドレインが入力端子Ｔｖに接続され、ソースが昇圧用トランジスタＤ１のドレインに接続されている。
また、昇圧用トランジスタＤ１は、ソースが昇圧用トランジスタＤ２のドレインに接続されている。同様に、昇圧用トランジスタＤ２のソースが昇圧用トランジスタＤ３のドレインに接続され、昇圧用トランジスタＤ３のソースが昇圧用トランジスタＤ４のソースに接続され、…、昇圧用トランジスタＤｎ−１のソースが昇圧用トランジスタＤｎのドレインに接続され、昇圧用トランジスタＤｎのソースが出力端子Ｔｏに接続されている。 The boosting transistors D0 to Dn are connected in series (series) and constitute a plurality of stages in the charge pump circuit.
That is, the boosting transistor D0 has a drain connected to the input terminal Tv and a source connected to the drain of the boosting transistor D1.
The source of the boosting transistor D1 is connected to the drain of the boosting transistor D2. Similarly, the source of the boosting transistor D2 is connected to the drain of the boosting transistor D3, the source of the boosting transistor D3 is connected to the source of the boosting transistor D4,..., And the source of the boosting transistor Dn-1 is the boosting transistor. The drain of the transistor Dn is connected, and the source of the boosting transistor Dn is connected to the output terminal To.

コンデンサＣ１は昇圧用トランジスタＤ１のドレインに接続され、コンデンサＣ２は昇圧用トランジスタＤ２のドレインに接続され、コンデンサＣ３は昇圧用トランジスタＤ３のドレインに接続され、コンデンサＣｎは昇圧用トランジスタＤｎのドレインに接続されている。すなわち、コンデンサＣ１〜Ｃｎ各々は、昇圧用トランジスタＤ０〜Ｄｎの接続間にそれぞれ一方の端子が接続されている。
コンデンサＣ１、Ｃ３、…、Ｃｎ−１の他方の端子はインバータ回路ＩＮＶ２の出力端子に接続され、コンデンサＣ２、…、Ｃｎの他方の端子はインバータ回路ＩＮＶ１の出力端子に接続されている。 Capacitor C1 is connected to the drain of boosting transistor D1, capacitor C2 is connected to the drain of boosting transistor D2, capacitor C3 is connected to the drain of boosting transistor D3, and capacitor Cn is connected to the drain of boosting transistor Dn. Has been. That is, one terminal of each of the capacitors C1 to Cn is connected between the boosting transistors D0 to Dn.
The other terminals of the capacitors C1, C3, ..., Cn-1 are connected to the output terminal of the inverter circuit INV2, and the other terminals of the capacitors C2, ..., Cn are connected to the output terminal of the inverter circuit INV1.

上記インバータ回路ＩＮＶ１及びＩＮＶ２は直列に接続されており、インバータ回路ＩＮＶ１の入力端子にはクロック信号ＣＬＫが入力され、インバータＩＮＶ１の出力端子からは上記クロック信号ＣＬＫと逆位相のクロック信号ＣＬＫＢが出力され、インバータＩＮＶ２の出力端子からは上記クロック信号ＣＬＫと同位相のクロック信号ＣＬＫＳが出力される。これにより、各昇圧用トランジスタは、上記クロック信号ＣＬＫが入力されると、ＣＬＫ信号の位相に応じて、接続されているコンデンサにより交互にドレイン端子が昇圧されることになる。
インバータ回路ＩＮＶ３は、入力端子に対し、正電圧の昇圧を行うか、あるいは負電圧の昇圧を行うかの制御信号が入力され、出力端子が第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎのゲートに接続されている。ここで、本実施形態においては、上記制御信号が「Ｈ」レベルの場合に正電圧の昇圧を行い、「Ｌ」レベルの場合に負電圧の昇圧を行う。 The inverter circuits INV1 and INV2 are connected in series, the clock signal CLK is input to the input terminal of the inverter circuit INV1, and the clock signal CLKB having a phase opposite to that of the clock signal CLK is output from the output terminal of the inverter INV1. The clock signal CLKS having the same phase as that of the clock signal CLK is output from the output terminal of the inverter INV2. Thus, when the clock signal CLK is input to each boosting transistor, the drain terminal is alternately boosted by the connected capacitor in accordance with the phase of the CLK signal.
In the inverter circuit INV3, a control signal for boosting a positive voltage or a negative voltage is input to an input terminal, and the output terminals are second switch transistors GN0, GN1, GN2, GN3,. It is connected to the gate of GNn. Here, in the present embodiment, the positive voltage is boosted when the control signal is at the “H” level, and the negative voltage is boosted when the control signal is at the “L” level.

昇圧用トランジスタＤ０において、ドレインに第１スイッチトランジスタＧＰ０のドレインが接続され、ゲートに第１スイッチトランジスタＧＰ０のソースが接続されている。また、昇圧用トランジスタＤ０において、ソースに第２スイッチトランジスタＧＮ０のドレインが接続され、ゲートに第２スイッチトランジスタＧＮ０のソースが接続されている。
同様に、昇圧用トランジスタＤ１において、ドレインに第１スイッチトランジスタＧＰ１のドレインが接続され、ゲートに第１スイッチトランジスタＧＰ１のソースが接続されている。また、昇圧用トランジスタＤ１において、ソースに第２スイッチトランジスタＧＮ１のドレインが接続され、ゲートに第２スイッチトランジスタＧＮ１のソースが接続されている。
他の、昇圧用トランジスタＤ２、Ｄ３、…、Ｄｎにおいても、それぞれ第１スイッチトランジスタＧＰ２、ＧＰ３、…、ＧＰｎと、第２スイッチトランジスタＧＮ２、ＧＮ３、…、ＧＮｎとが接続されている。 In the boosting transistor D0, the drain of the first switch transistor GP0 is connected to the drain, and the source of the first switch transistor GP0 is connected to the gate. In the boosting transistor D0, the source is connected to the drain of the second switch transistor GN0, and the gate is connected to the source of the second switch transistor GN0.
Similarly, in the boosting transistor D1, the drain of the first switch transistor GP1 is connected to the drain, and the source of the first switch transistor GP1 is connected to the gate. In the boosting transistor D1, the source is connected to the drain of the second switch transistor GN1, and the gate is connected to the source of the second switch transistor GN1.
In other boosting transistors D2, D3,..., Dn, the first switch transistors GP2, GP3,..., GPn and the second switch transistors GN2, GN3,.

また、本実施形態においては、インバータ回路ＩＮＶ３により、正電圧及び負電圧の昇圧動作の切り替え制御を行っていたが、ＩＮＶ３を設けずに、直接に外部回路から、第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎのゲートに制御信号を印加させる構成としても良い。このとき、正電圧の昇圧の場合、第２スイッチトランジスタのゲートに対して接地電位（ＧＮＤ）を印加し、一方、負電圧の昇圧の場合、第２スイッチトランジスタのゲートに対して電源電圧（ＶＤＤ）を印加する。 In this embodiment, the switching control of the positive voltage and negative voltage boosting operation is performed by the inverter circuit INV3. However, the second switch transistors GN0, GN1, A configuration in which a control signal is applied to the gates of GN2, GN3,. At this time, in the case of boosting a positive voltage, the ground potential (GND) is applied to the gate of the second switch transistor. On the other hand, in the case of boosting a negative voltage, the power supply voltage (VDD) is applied to the gate of the second switch transistor. ) Is applied.

あるいは、直接に外部回路から、第１スイッチトランジスタＧＰ０、ＧＰ１、ＧＰ２、ＧＰ３、…、ＧＰｎ及び第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎの各ゲートに対して制御信号を印加する構成としても良い。このとき、正電圧の昇圧の場合、第１スイッチトランジスタのゲートに対して１０Ｖを印加し、第２スイッチトランジスタのゲートに対して接地電位（ＧＮＤ）を印加し、一方、負電圧の昇圧の場合、第１スイッチトランジスタのゲートに対して−１０Ｖを印加し、第２スイッチトランジスタのゲートに対して電源電圧（ＶＤＤ）を印加する。 Alternatively, a control signal is applied directly to the gates of the first switch transistors GP0, GP1, GP2, GP3,..., GPn and the second switch transistors GN0, GN1, GN2, GN3,. It is good also as a structure. At this time, in the case of boosting the positive voltage, 10 V is applied to the gate of the first switch transistor, and the ground potential (GND) is applied to the gate of the second switch transistor, while the boosting of the negative voltage is performed. -10V is applied to the gate of the first switch transistor, and a power supply voltage (VDD) is applied to the gate of the second switch transistor.

次に、図１を参照して、本実施形態のチャージポンプ回路の昇圧動作を説明する。
・正電圧の昇圧動作
インバータＩＮＶ３の入力端子に対し、「Ｈ」レベルの制御信号を印加し、また、入力端子Ｔｖに電源電圧を入力する。ここで、出力端子Ｔｏが充電され電源電圧とされている。
これにより、図１のチャージポンプ回路において、第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎをオフ状態とし、第１スイッチトランジスタＧＰ０、ＧＰ１、ＧＰ２、ＧＰ３、…、ＧＰｎのゲート電圧に、出力端子Ｔｏの電源電圧が印加されオン状態となり、昇圧用トランジスタＤ０、Ｄ１、Ｄ２、Ｄ３、…、Ｄｎのドレインが自身のゲートに接続されて、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が入力端子Ｔｖから出力端子Ｔｏとなり、チャージポンプ回路は正電圧の昇圧動作の接続構成となる。 Next, the boosting operation of the charge pump circuit of this embodiment will be described with reference to FIG.
Positive voltage boosting operation An “H” level control signal is applied to the input terminal of the inverter INV3, and a power supply voltage is input to the input terminal Tv. Here, the output terminal To is charged to be the power supply voltage.
Thereby, in the charge pump circuit of FIG. 1, the second switch transistors GN0, GN1, GN2, GN3,..., GNn are turned off, and the gate voltages of the first switch transistors GP0, GP1, GP2, GP3,. The power supply voltage of the output terminal To is applied and turned on, and the drains of the boosting transistors D0, D1, D2, D3,..., Dn are connected to the gates of the boosting transistors D0, D1, D2,. (The transport direction of the boosted charge) changes from the input terminal Tv to the output terminal To, and the charge pump circuit has a connection configuration for a positive voltage boost operation.

上述した接続構成により、昇圧のためのクロックＣＬＫがインバータ回路ＩＮＶ１に入力されると、例えば、ｎが偶数の場合、コンデンサＣ１、Ｃ３、…、Ｃｎ−１の他方の端子に対してクロック信号ＣＬＫＳ（クロック信号ＣＬＫと同位相）が入力され、コンデンサＣ２、…、Ｃｎの他方の端子に対して、クロック信号ＣＬＫＳと逆位相のクロックＣＬＫＢが入力される。
これにより、初段のステージである昇圧用トランジスタＤ０から、最終段のステージである昇圧用トランジスタＤｎへ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより昇圧が行われ、順次、クロック信号ＣＬＫＢ及びＣＬＫＳにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより昇圧された電圧が出力端子Ｖｏから出力される。 When the clock CLK for boosting is input to the inverter circuit INV1 with the above-described connection configuration, for example, when n is an even number, the clock signal CLKS is supplied to the other terminals of the capacitors C1, C3,. (The same phase as the clock signal CLK) is input, and the clock CLKB having the opposite phase to the clock signal CLKS is input to the other terminals of the capacitors C2,.
As a result, boosting is performed from the boosting transistor D0, which is the first stage, to the boosting transistor Dn, which is the final stage, by the capacitors connected to the drains of the respective boosting transistors. Then, the voltage boosted by CLKS, that is, the boosted charge is transferred, and the voltage boosted by the capacitors for the stages other than the first stage is output from the output terminal Vo.

・負電圧の昇圧動作
インバータＩＮＶ３の入力端子に対し、「Ｌ」レベルの制御信号を印加し、また、入力端子Ｔｖに接地電位を入力する。
これにより、図１のチャージポンプ回路において、第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎをオン状態とし、各昇圧トランジスタのゲートが自身のソースに接続されるため、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が出力端子Ｔｏから入力端子Ｔｖとなり、チャージポンプ回路は負電圧の昇圧動作の接続構成となる。 Negative voltage step-up operation An “L” level control signal is applied to the input terminal of the inverter INV3, and a ground potential is input to the input terminal Tv.
Thereby, in the charge pump circuit of FIG. 1, the second switch transistors GN0, GN1, GN2, GN3,..., GNn are turned on, and the gates of the respective boost transistors are connected to their own sources. The direction in which the current as a diode flows (the direction in which the boosted charge is transported) changes from the output terminal To to the input terminal Tv, and the charge pump circuit has a connection configuration for a negative voltage boost operation.

上述した接続構成により、昇圧のためのクロックＣＬＫがインバータ回路ＩＮＶ１に入力されると、例えば、ｎが偶数の場合、コンデンサＣ１、Ｃ３、…、Ｃｎ−１の他方の端子に対してクロック信号ＣＬＫＳ（クロック信号ＣＬＫと同位相）が入力され、コンデンサＣ２、…、Ｃｎの他方の端子に対して、クロック信号ＣＬＫＳと逆位相のクロックＣＬＫＢが入力される。このとき、チャージポンプ回路起動時において、出力端子Ｖｏが接地電位に充電されていることにより、負電圧の昇圧動作となる。 When the clock CLK for boosting is input to the inverter circuit INV1 with the above-described connection configuration, for example, when n is an even number, the clock signal CLKS is supplied to the other terminals of the capacitors C1, C3,. (The same phase as the clock signal CLK) is input, and the clock CLKB having the opposite phase to the clock signal CLKS is input to the other terminals of the capacitors C2,. At this time, when the charge pump circuit is activated, the output terminal Vo is charged to the ground potential, so that a negative voltage boosting operation is performed.

これにより、最終段のステージである昇圧用トランジスタＤｎから、初段のステージである昇圧用トランジスタＤ０へ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより電荷移送が行われ、順次、クロック信号ＣＬＫＢ及びＣＬＫＳにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより、負電圧に昇圧された電圧（電荷が移送されたことにより、負方向に昇圧、すなわち下降した電圧）が出力端子Ｖｏから出力される。 As a result, charge transfer is performed from the boosting transistor Dn, which is the final stage, to the boosting transistor D0, which is the first stage, by the capacitors connected to the drains of the respective boosting transistors. The voltage boosted by CLKB and CLKS, that is, the boosted charge is transferred, and the voltage boosted to the negative voltage by the capacitors for the stages other than the first stage (the voltage is boosted in the negative direction by the transfer of the charge, that is, the voltage decreases. Voltage) is output from the output terminal Vo.

図２に、図１の回路によりＳＰＩＣＥ（登録商標）によりシミュレーションした結果を示す。図４は縦軸が電圧値であり、横軸が時間（ＴＩＭＥ）を示している。このチャージポンプ回路において、ｎ＝４として、コンデンサＣ０〜Ｃ４が３２４ｐＦであり、トランジスタサイズが昇圧用トランジスタがチャネル幅Ｗが１１２μｍであり、チャネル長Ｌが２μｍであり、第１及び第２スイッチトランジスタがチャネル幅Ｗが１２μｍであり、チャネル長Ｌが２μｍであ電源電圧が３Ｖであり、接地電位が０Ｖ、クロックＣＬＫの周波数が２０ＫＨｚであり、室温（２０℃）における結果である。
図２からわかるように、正電圧の昇圧結果（実線）を見ると１２Ｖまで昇圧され、負電圧の昇圧結果（破線）を見ると−５Ｖ程度に低下していることが判り、図１のチャージポンプ回路が正電圧及び負電圧双方の昇圧動作を行うことが確認できる。 FIG. 2 shows the result of simulation by SPICE (registered trademark) using the circuit of FIG. In FIG. 4, the vertical axis represents voltage values, and the horizontal axis represents time (TIME). In this charge pump circuit, n = 4, capacitors C0 to C4 are 324 pF, the transistor size is a boosting transistor, the channel width W is 112 μm, the channel length L is 2 μm, and the first and second switch transistors As a result, the channel width W is 12 μm, the channel length L is 2 μm, the power supply voltage is 3 V, the ground potential is 0 V, the frequency of the clock CLK is 20 KHz, and the results are at room temperature (20 ° C.).
As can be seen from FIG. 2, the positive voltage boost result (solid line) shows a boost to 12V, and the negative voltage boost result (dashed line) shows a decrease to about −5V. It can be confirmed that the pump circuit performs boosting operation of both positive voltage and negative voltage.

＜第２の実施形態＞
以下、本発明の第２の実施形態によるチャージポンプ回路を図面を参照して説明する。図３は同実施形態によるチャージポンプ回路の構成例の回路を示す概念図である。
この図において、チャージポンプ回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎ型トランジスタ）である第１スイッチトランジスタＧＮＮ０、ＧＮＮ１、ＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎと、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ型トランジスタ）である第２スイッチトランジスタＧＰＰ０、ＧＰＰ１、ＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎと、ｐ型トランジスタである昇圧用トランジスタＰＤ０、ＰＤ１、ＰＤ２、ＰＤ３、…、ＰＤｎと、コンデンサＣ１、Ｃ２、Ｃ３、…、Ｃｎと、インバータ回路ＩＮＶ１、ＩＮＶ２及びＩＮＶ３とから構成されている。 <Second Embodiment>
A charge pump circuit according to a second embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a conceptual diagram showing a circuit of a configuration example of the charge pump circuit according to the embodiment.
In this figure, the charge pump circuit includes first switch transistors GNN0, GNN1, GNN2, GNN3,..., GNNn, which are n-channel MOS transistors (hereinafter referred to as n-type transistors), and p-channel MOS transistors (hereinafter referred to as p-type transistors). Second switch transistors GPP0, GPP1, GPP2, GPP3,..., GPPn, boost transistors PD0, PD1, PD2, PD3,..., PDn, and capacitors C1, C2, C3,. , Cn and inverter circuits INV1, INV2, and INV3.

昇圧用トランジスタＰＤ０〜ＰＤｎは、第１の実施形態と同様に、縦列に接続されており、チャージポンプ回路における複数段のステージを構成している。
すなわち、昇圧用トランジスタＰＤ０は、ソースが入力端子Ｔｖに接続され、ドレインが昇圧用トランジスタＰＤ１のソースに接続されている。
また、昇圧用トランジスタＰＤ１は、ドレインが昇圧用トランジスタＰＤ２のソースに接続されている。同様に、昇圧用トランジスタＰＤ２のドレインが昇圧用トランジスタＰＤ３のソースに接続され、昇圧用トランジスタＰＤ３のドレインが昇圧用トランジスタＰＤ４のソースに接続され、…、昇圧用トランジスタＰＤｎ−１のドレインが昇圧用トランジスタＰＤｎのソースに接続され、昇圧用トランジスタＰＤｎのドレインが出力端子Ｔｏに接続されている。 As in the first embodiment, the boosting transistors PD0 to PDn are connected in a column and constitute a plurality of stages in the charge pump circuit.
That is, the boosting transistor PD0 has a source connected to the input terminal Tv and a drain connected to the source of the boosting transistor PD1.
The drain of the boosting transistor PD1 is connected to the source of the boosting transistor PD2. Similarly, the drain of the boosting transistor PD2 is connected to the source of the boosting transistor PD3, the drain of the boosting transistor PD3 is connected to the source of the boosting transistor PD4,..., And the drain of the boosting transistor PDn-1 is used for boosting. The source of the transistor PDn is connected, and the drain of the boosting transistor PDn is connected to the output terminal To.

コンデンサＣ１は昇圧用トランジスタＰＤ１のドレインに接続され、コンデンサＣ２は昇圧用トランジスタＰＤ２のソースに接続され、コンデンサＣ３は昇圧用トランジスタＰＤ３のソースに接続され、コンデンサＣｎは昇圧用トランジスタＰＤｎのソースに接続されている。すなわち、コンデンサＣ１〜Ｃｎ各々は、昇圧用トランジスタＰＤ０〜ＰＤｎの接続間にそれぞれ一方の端子が接続されている。
コンデンサＣ１、Ｃ３、…、Ｃｎ−１の他方の端子はインバータ回路ＩＮＶ２の出力端子に接続され、コンデンサＣ２、…、Ｃｎの他方の端子はインバータ回路ＩＮＶ１の出力端子に接続されている。 Capacitor C1 is connected to the drain of boosting transistor PD1, capacitor C2 is connected to the source of boosting transistor PD2, capacitor C3 is connected to the source of boosting transistor PD3, and capacitor Cn is connected to the source of boosting transistor PDn. Has been. That is, one terminal of each of the capacitors C1 to Cn is connected between the boosting transistors PD0 to PDn.
The other terminals of the capacitors C1, C3, ..., Cn-1 are connected to the output terminal of the inverter circuit INV2, and the other terminals of the capacitors C2, ..., Cn are connected to the output terminal of the inverter circuit INV1.

上記インバータ回路ＩＮＶ１及びＩＮＶ２は直列に接続されており、インバータ回路ＩＮＶ１の入力端子にはクロック信号ＣＬＫが入力され、インバータＩＮＶ１の出力端子からは上記クロック信号ＣＬＫと逆位相のクロック信号ＣＬＫＢが出力され、インバータＩＮＶ２の出力端子からは上記クロック信号ＣＬＫと同位相のクロック信号ＣＬＫＳが出力される。これにより、各昇圧用トランジスタは、上記クロック信号ＣＬＫが入力されると、ＣＬＫ信号の位相に応じて、接続されているコンデンサにより交互にドレイン端子が昇圧されることになる。 The inverter circuits INV1 and INV2 are connected in series, the clock signal CLK is input to the input terminal of the inverter circuit INV1, and the clock signal CLKB having a phase opposite to that of the clock signal CLK is output from the output terminal of the inverter INV1. The clock signal CLKS having the same phase as that of the clock signal CLK is output from the output terminal of the inverter INV2. Thus, when the clock signal CLK is input to each boosting transistor, the drain terminal is alternately boosted by the connected capacitor in accordance with the phase of the CLK signal.

インバータ回路ＩＮＶ３は、第１の実施形態と同様に、入力端子に対し、正電圧の昇圧を行うか、あるいは負電圧の昇圧を行うかの制御信号が入力され、出力端子が第１スイッチトランジスタＧＮＮ０、ＧＮＮ１、ＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎと、第２スイッチトランジスタＧＰＰ０、ＧＰＰ１、ＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎとの各スイッチトランジスタのゲートに接続されている。ここで、本実施形態においては、上記制御信号が「Ｈ」レベルの場合に正電圧の昇圧を行い、「Ｌ」レベルの場合に負電圧の昇圧を行う。 As in the first embodiment, the inverter circuit INV3 is supplied with a control signal for boosting a positive voltage or a negative voltage, and the output terminal of the first switch transistor GNN0. , GNN1, GNN2, GNN3,..., GNNn and the second switch transistors GPP0, GPP1, GPP2, GPP3,. Here, in the present embodiment, the positive voltage is boosted when the control signal is at the “H” level, and the negative voltage is boosted when the control signal is at the “L” level.

昇圧用トランジスタＰＤ０において、ドレインに第１スイッチトランジスタＧＮＮ０のソースが接続され、ゲートに第１スイッチトランジスタＧＮＮ０のドレインが接続されている。また、昇圧用トランジスタＰＤ０において、ドレインに第２スイッチトランジスタＧＰＰ０のソースが接続され、ゲートに第２スイッチトランジスタＧＰＰ０のドレインが接続されている。
同様に、昇圧用トランジスタＰＤ１において、ソースに第１スイッチトランジスタＧＮＮ１のソースが接続され、ゲートに第１スイッチトランジスタＧＮＮ１のドレインが接続されている。また、昇圧用トランジスタＰＤ１において、ドレインに第２スイッチトランジスタＧＰＰ１のソースが接続され、ゲートに第２スイッチトランジスタＧＰＰ１のドレインが接続されている。
他の、昇圧用トランジスタＰＤ２、ＰＤ３、…、ＰＤｎにおいても、それぞれ第１スイッチトランジスタＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎと、第２スイッチトランジスタＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎとが接続されている。 In the boosting transistor PD0, the source of the first switch transistor GNN0 is connected to the drain, and the drain of the first switch transistor GNN0 is connected to the gate. In the boosting transistor PD0, the source of the second switch transistor GPP0 is connected to the drain, and the drain of the second switch transistor GPP0 is connected to the gate.
Similarly, in the boosting transistor PD1, the source of the first switch transistor GNN1 is connected to the source, and the drain of the first switch transistor GNN1 is connected to the gate. In the boosting transistor PD1, the source of the second switch transistor GPP1 is connected to the drain, and the drain of the second switch transistor GPP1 is connected to the gate.
In other boosting transistors PD2, PD3,..., PDn, the first switch transistors GNN2, GNN3,..., GNNn and the second switch transistors GPP2, GPP3,.

また、本実施形態においては、インバータ回路ＩＮＶ３により、正電圧及び負電圧の昇圧動作の切り替え制御を行っていたが、ＩＮＶ３を設けずに、直接に外部回路から、第１スイッチトランジスタＧＮＮ０、ＧＮＮ１、ＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎ及び第２スイッチトランジスタＧＰＰ０、ＧＰＰ１、ＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎの各ゲートに対して制御信号を印加する構成としても良い。このとき、正電圧の昇圧の場合、第１及び第２スイッチトランジスタのゲートに対して接地電位を印加し、一方、負電圧の昇圧の場合、第１及び第２スイッチトランジスタのゲートに対して電源電圧（ＶＤＤ）を印加する。 In this embodiment, the switching control of the positive voltage and negative voltage boosting operation is performed by the inverter circuit INV3. However, the first switch transistors GNN0, GNN1, A control signal may be applied to the gates of GNN2, GNN3,..., GNNn and the second switch transistors GPP0, GPP1, GPP2, GPP3,. At this time, in the case of a positive voltage boost, a ground potential is applied to the gates of the first and second switch transistors, while in the case of a negative voltage boost, the power supply is supplied to the gates of the first and second switch transistors. A voltage (VDD) is applied.

次に、図３を参照して、本実施形態のチャージポンプ回路の昇圧動作を説明する。
・正電圧の昇圧動作
インバータＩＮＶ３の入力端子に対し、「Ｈ」レベルの制御信号を印加し、また、入力端子Ｔｖに電源電圧を入力する。ここで、出力端子Ｔｏが充電され電源電圧とされている。
これにより、図１のチャージポンプ回路において、第１スイッチトランジスタＧＮＮ０、ＧＮＮ１、ＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎをオフ状態とし、第２スイッチトランジスタＧＰＰ０、ＧＰＰ１、ＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎをオン状態となり、昇圧用トランジスタＰＤ０、ＰＤ１、ＰＤ２、ＰＤ３、…、ＰＤｎのドレインが自身のゲートに接続されて、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が入力端子Ｔｖから出力端子Ｔｏとなり、チャージポンプ回路は正電圧の昇圧動作の接続構成となる。すなわち、昇圧電圧ＰＤ０〜ＰＤｎは、オン状態であり、ソースに印加する電圧よりドレインに印加される電圧が低いときにオンするため、電荷の転送方向は出力端子Ｔｏ方向となる。 Next, the boosting operation of the charge pump circuit of this embodiment will be described with reference to FIG.
Positive voltage boosting operation An “H” level control signal is applied to the input terminal of the inverter INV3, and a power supply voltage is input to the input terminal Tv. Here, the output terminal To is charged to be the power supply voltage.
Accordingly, in the charge pump circuit of FIG. 1, the first switch transistors GNN0, GNN1, GNN2, GNN3,..., GNNn are turned off, and the second switch transistors GPP0, GPP1, GPP2, GPP3,. The drains of the boosting transistors PD0, PD1, PD2, PD3,..., PDn are connected to their gates, and the direction of current flow as the diode of each boosting transistor (the transport direction of the boosted charge) is the input terminal Tv. To the output terminal To, and the charge pump circuit has a positive voltage boosting connection configuration. That is, the boosted voltages PD0 to PDn are in the on state and are turned on when the voltage applied to the drain is lower than the voltage applied to the source, so that the charge transfer direction is the output terminal To direction.

上述した接続構成により、昇圧のためのクロックＣＬＫがインバータ回路ＩＮＶ１に入力されると、例えば、ｎが偶数の場合、コンデンサＣ１、Ｃ３、…、Ｃｎ−１の他方の端子に対してクロック信号ＣＬＫＢが入力され、コンデンサＣ２、…、Ｃｎの他方の端子に対して、クロック信号ＣＬＫＢと逆位相のクロックＣＬＫＳが入力される。
これにより、第１の実施形態と同様に、初段のステージである昇圧用トランジスタＰＤ０から、最終段のステージである昇圧用トランジスタＰＤｎへ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより昇圧が行われ、順次、クロック信号ＣＬＫＢ及びＣＬＫＳにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより昇圧された電圧が出力端子Ｖｏから出力される。 When the clock CLK for boosting is input to the inverter circuit INV1 with the above-described connection configuration, for example, when n is an even number, the clock signal CLKB is supplied to the other terminals of the capacitors C1, C3,. , And a clock CLKS having a phase opposite to that of the clock signal CLKB is input to the other terminals of the capacitors C2,..., Cn.
Thus, as in the first embodiment, the boosting transistor PD0 as the first stage is boosted from the boosting transistor PDn as the final stage by the capacitors connected to the drains of the respective boosting transistors. Then, the voltage boosted by the clock signals CLKB and CLKS, that is, the boosted charge is transferred sequentially, and the voltage boosted by the capacitors for the stages other than the first stage is output from the output terminal Vo.

・負電圧の昇圧動作
インバータＩＮＶ３の入力端子に対し、「Ｌ」レベルの制御信号を印加し、また、入力端子Ｔｖに接地電位を入力する。
これにより、図１のチャージポンプ回路において、第１スイッチトランジスタＧＮＮ０、ＧＮＮ１、ＧＮＮ２、ＧＮＮ３、…、ＧＮＮｎをオン状態とし、また第２スイッチトランジスタＧＰＰ０、ＧＰＰ１、ＧＰＰ２、ＧＰＰ３、…、ＧＰＰｎをオフ状態とし、昇圧用トランジスタＰＤ０、ＰＤ１、ＰＤ２、ＰＤ３、…、ＰＤｎのソースが自身のゲートに接続されて、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が出力端子Ｔｏから入力端子Ｔｖとなり、チャージポンプ回路は負電圧の昇圧動作の接続構成となる。すなわち、昇圧電圧ＰＤ０〜ＰＤｎは、オン状態であり、ドレインに印加する電圧よりソースに印加される電圧が低いときにオンするため、電荷の転送方向は出力端子Ｔｖ方向となる。 Negative voltage step-up operation An “L” level control signal is applied to the input terminal of the inverter INV3, and a ground potential is input to the input terminal Tv.
Thereby, in the charge pump circuit of FIG. 1, the first switch transistors GNN0, GNN1, GNN2, GNN3,..., GNNn are turned on, and the second switch transistors GPP0, GPP1, GPP2, GPP3,. The sources of the boost transistors PD0, PD1, PD2, PD3,..., PDn are connected to their gates, and the direction of current flow (the direction of transport of boosted charge) as the diode of each boost transistor is the output terminal. To becomes an input terminal Tv, and the charge pump circuit has a connection configuration for a negative voltage boosting operation. That is, the boosted voltages PD0 to PDn are in the on state and are turned on when the voltage applied to the source is lower than the voltage applied to the drain, so that the charge transfer direction is the output terminal Tv direction.

これにより、最終段のステージである昇圧用トランジスタＰＤｎから、初段のステージである昇圧用トランジスタＰＤ０へ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより電荷移送が行われ、順次、クロック信号ＣＬＫＢ及びＣＬＫＳにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより、負電圧に昇圧された電圧（電荷が移送されたことにより、負方向に昇圧、すなわち下降した電圧）が出力端子Ｖｏから出力される。 As a result, charge transfer is performed from the boosting transistor PDn, which is the final stage, to the boosting transistor PD0, which is the first stage, by the capacitors connected to the drains of the respective boosting transistors. The voltage boosted by CLKB and CLKS, that is, the boosted charge is transferred, and the voltage boosted to the negative voltage by the capacitors for the stages other than the first stage (the voltage is boosted in the negative direction by the transfer of the charge, that is, the voltage decreases. Voltage) is output from the output terminal Vo.

図４に、図３の回路によりＳＰＩＣＥ（登録商標）によりシミュレーションした結果を示す。図４は縦軸が電圧値であり、横軸が時間（ＴＩＭＥ）を示している。このチャージポンプ回路において、ｎ＝４として、コンデンサＣ０〜Ｃ４が３２４ｐＦであり、トランジスタサイズが昇圧用トランジスタがチャネル幅Ｗが１１２μｍであり、チャネル長Ｌが２μｍであり、第１及び第２スイッチトランジスタがチャネル幅Ｗが１２μｍであり、チャネル長Ｌが２μｍであ電源電圧が３Ｖであり、接地電位が０Ｖ、クロックＣＬＫの周波数が２０ＫＨｚであり、室温（２０℃）における結果である。
図４からわかるように、正電圧の昇圧結果（実線）を見ると１２Ｖまで昇圧され、負電圧の昇圧結果（破線）を見ると−５Ｖ程度に低下していることが判り、図１のチャージポンプ回路が正電圧及び負電圧双方の昇圧動作を行うことが確認できる。 FIG. 4 shows the result of simulation by SPICE (registered trademark) with the circuit of FIG. In FIG. 4, the vertical axis represents voltage values, and the horizontal axis represents time (TIME). In this charge pump circuit, n = 4, capacitors C0 to C4 are 324 pF, the transistor size is a boosting transistor, the channel width W is 112 μm, the channel length L is 2 μm, and the first and second switch transistors As a result, the channel width W is 12 μm, the channel length L is 2 μm, the power supply voltage is 3 V, the ground potential is 0 V, the frequency of the clock CLK is 20 KHz, and the results are at room temperature (20 ° C.).
As can be seen from FIG. 4, the positive voltage boost result (solid line) shows a boost to 12V, and the negative voltage boost result (dashed line) shows a decrease to about −5V. It can be confirmed that the pump circuit performs boosting operation of both positive voltage and negative voltage.

＜第３の実施形態＞
以下、本発明の第３の実施形態によるチャージポンプ回路を図面を参照して説明する。図５は同実施形態によるチャージポンプ回路の構成例の回路を示す概念図である。
この図において、チャージポンプ回路は、ｎチャネル型ＭＯＳトランジスタである第１スイッチトランジスタＧＰ０、ＧＰ１、ＧＰ２、ＧＰ３、…、ＧＰｎと、ｎ型トランジスタである第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、…、ＧＮｎと、ｎ型トランジスタである昇圧用トランジスタＤ０、Ｄ１、Ｄ２、Ｄ３、…、Ｄｎと、ｐ型トランジスタである第３スイッチトランジスタＷＰ０、ＷＰ１、ＷＰ２、ＷＰ３、…、ＷＰｎと、ｎ型トランジスタである第４スイッチトランジスタＷＮ０、ＷＮ１、ＷＮ２、ＷＮ３、…、ＷＮｎと、ｎ型トランジスタである第５スイッチトランジスタＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、…、ＳＰｎと、ｐ型トランジスタである第６スイッチトランジスタＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３、…、ＳＮｎと、コンデンサＣ１、Ｃ２、Ｃ３、…、Ｃｎ、Ｃｇ０、Ｃｇ１、Ｃｇ２、Ｃｇ３、…、Ｃｇｎと、インバータ回路ＩＮＶ３とから構成されている。以下、図５に対応してｎ＝４として説明する。 <Third Embodiment>
A charge pump circuit according to a third embodiment of the present invention will be described below with reference to the drawings. FIG. 5 is a conceptual diagram showing a circuit of a configuration example of the charge pump circuit according to the embodiment.
In this figure, the charge pump circuit includes first switch transistors GP0, GP1, GP2, GP3,..., GPn, which are n-channel MOS transistors, and second switch transistors GN0, GN1, GN2, GN3, which are n-type transistors. ..., GNn, boosting transistors D0, D1, D2, D3, ..., Dn that are n-type transistors, and third switch transistors WP0, WP1, WP2, WP3, ..., WPn that are p-type transistors, and n-type Fourth switch transistors WN0, WN1, WN2, WN3,..., WNn which are transistors, fifth switch transistors SP0, SP1, SP2, SP3,..., SPn which are n-type transistors, and a sixth switch which is a p-type transistor Transistors SN0, SN1, SN2, SN3, And SNn, capacitors C1, C2, C3, ..., Cn, Cg0, Cg1, Cg2, Cg3, ..., are configured and Cgn, from the inverter circuit INV3 Prefecture. Hereinafter, description will be made assuming that n = 4 corresponding to FIG.

昇圧用トランジスタＤ０〜Ｄ４は、第１の実施形態と同様に、縦列（シリーズ）に接続されており、チャージポンプ回路における複数段のステージを構成している。
すなわち、昇圧用トランジスタＤ０は、ドレインが入力端子Ｔｖに接続され、ソースが昇圧用トランジスタＤ１のドレインに接続されている。
また、昇圧用トランジスタＤ１は、ソースが昇圧用トランジスタＤ２のドレインに接続されている。同様に、昇圧用トランジスタＤ２のソースが昇圧用トランジスタＤ３のドレインに接続され、昇圧用トランジスタＤ３のソースが昇圧用トランジスタＤ４のソースに接続され、昇圧用トランジスタＤ４のソースが出力端子Ｔｏに接続されている。 The boosting transistors D0 to D4 are connected in series (series), as in the first embodiment, and form a plurality of stages in the charge pump circuit.
That is, the boosting transistor D0 has a drain connected to the input terminal Tv and a source connected to the drain of the boosting transistor D1.
The source of the boosting transistor D1 is connected to the drain of the boosting transistor D2. Similarly, the source of the boosting transistor D2 is connected to the drain of the boosting transistor D3, the source of the boosting transistor D3 is connected to the source of the boosting transistor D4, and the source of the boosting transistor D4 is connected to the output terminal To. ing.

コンデンサＣ１は昇圧用トランジスタＤ１のドレインに接続され、コンデンサＣ２は昇圧用トランジスタＤ２のドレインに接続され、コンデンサＣ３は昇圧用トランジスタＤ３のドレインに接続され、コンデンサＣ４は昇圧用トランジスタＤ４のドレインに接続されている。すなわち、コンデンサＣ１〜Ｃ４各々は、昇圧用トランジスタＤ０〜Ｄ４の接続間にそれぞれ一方の端子が接続されている。
コンデンサＣ１、Ｃ３の他方の端子にはクロックＣＬＫが入力され、コンデンサＣ２、Ｃ４の他方の端子には上記クロックＣＬＫと逆位相のクロックＣＬＫＢが入力されている。これにより、各昇圧用トランジスタは、上記クロック信号ＣＬＫが入力されると、ＣＬＫ信号の位相に応じて、接続されているコンデンサにより交互にドレイン端子が昇圧されることになる。 Capacitor C1 is connected to the drain of boosting transistor D1, capacitor C2 is connected to the drain of boosting transistor D2, capacitor C3 is connected to the drain of boosting transistor D3, and capacitor C4 is connected to the drain of boosting transistor D4. Has been. That is, one terminal of each of the capacitors C1 to C4 is connected between the boosting transistors D0 to D4.
A clock CLK is input to the other terminals of the capacitors C1 and C3, and a clock CLKB having a phase opposite to that of the clock CLK is input to the other terminals of the capacitors C2 and C4. Thus, when the clock signal CLK is input to each boosting transistor, the drain terminal is alternately boosted by the connected capacitor in accordance with the phase of the CLK signal.

コンデンサＣｇ０は昇圧用トランジスタＤ０のゲートに接続され、コンデンサＣｇ１は昇圧用トランジスタＤ１のゲートに接続され、コンデンサＣｇ２は昇圧用トランジスタＤ２のゲートに接続され、コンデンサＣｇ３は昇圧用トランジスタＤ３のゲートに接続されている。最終段の昇圧用トランジスタＤ４のゲートにはコンデンサが接続されていない。
すなわち、コンデンサＣｇ０〜Ｃｇ３各々は、昇圧用トランジスタＤ０〜Ｄ３のゲートにそれぞれ一方の端子が接続されている。ここで、コンデンサＣｇ０、Ｃｇ２の他方の端子にクロックＣＬＫ１が入力され、コンデンサＣｇ１、Ｃｇ３の他方の端子にクロックＣＬＫ２が入力されている。 Capacitor Cg0 is connected to the gate of boosting transistor D0, capacitor Cg1 is connected to the gate of boosting transistor D1, capacitor Cg2 is connected to the gate of boosting transistor D2, and capacitor Cg3 is connected to the gate of boosting transistor D3. Has been. No capacitor is connected to the gate of the boosting transistor D4 in the final stage.
That is, one terminal of each of capacitors Cg0-Cg3 is connected to the gates of boosting transistors D0-D3. Here, the clock CLK1 is input to the other terminals of the capacitors Cg0 and Cg2, and the clock CLK2 is input to the other terminals of the capacitors Cg1 and Cg3.

インバータ回路ＩＮＶ３は、入力端子に対し、正電圧の昇圧を行うか、あるいは負電圧の昇圧を行うかの制御信号が入力され、出力端子が第３スイッチトランジスタＷＰ０、ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４のゲートと、第４スイッチトランジスタＷＮ０、ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４のゲートと、第５のトランジスタＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のゲートとに接続されている。ここで、本実施形態においては、上記制御信号が「Ｈ」レベルの場合に正電圧の昇圧を行い、「Ｌ」レベルの場合に負電圧の昇圧を行う。 The inverter circuit INV3 receives a control signal for boosting a positive voltage or a negative voltage for an input terminal, and outputs terminals of the third switch transistors WP0, WP1, WP2, WP3, and WP4. The gate is connected to the gates of the fourth switch transistors WN0, WN1, WN2, WN3, WN4 and the gates of the fifth transistors SP0, SP1, SP2, SP3, SP4. Here, in the present embodiment, the positive voltage is boosted when the control signal is at the “H” level, and the negative voltage is boosted when the control signal is at the “L” level.

昇圧用トランジスタＤ０において、ドレインに第３スイッチトランジスタＷＰ０のソースが接続され、ゲートｇ０に第１スイッチトランジスタＧＰ０のソースが接続され、この第３スイッチトランジスタＷＰ０のドレインと、第１スイッチトランジスタＧＰ０のドレインとが接続されている。
また、昇圧用トランジスタＤ０において、ソースに第４スイッチトランジスタＷＮ０のソースが接続され、ゲートｇ１に第２スイッチトランジスタＧＮ０のソースが接続され、この第４スイッチトランジスタＷＮ０のドレインと、第２スイッチトランジスタＧＮ０のドレインとが接続されている。
また、昇圧用トランジスタＤ０において、ドレインと第５スイッチトランジスタＳＰ０のソースと接続され、ソースが第６スイッチトランジスタＳＮ０のソースと接続され、この第５スイッチトランジスタＳＰ１のドレインと第６スイッチトランジスタＳＮ０のドレインとが接続されている。 In the boosting transistor D0, the drain is connected to the source of the third switch transistor WP0, the gate g0 is connected to the source of the first switch transistor GP0, the drain of the third switch transistor WP0, and the drain of the first switch transistor GP0. And are connected.
In the boosting transistor D0, the source of the fourth switch transistor WN0 is connected to the source, the gate g1 is connected to the source of the second switch transistor GN0, the drain of the fourth switch transistor WN0, and the second switch transistor GN0. Is connected to the drain.
In the boosting transistor D0, the drain is connected to the source of the fifth switch transistor SP0, the source is connected to the source of the sixth switch transistor SN0, the drain of the fifth switch transistor SP1 and the drain of the sixth switch transistor SN0. And are connected.

同様に、昇圧用トランジスタＤ１において、ドレインに第３スイッチトランジスタＷＰ１のソースが接続され、ゲートｇ１に第１スイッチトランジスタＧＰ１のソースが接続され、この第３スイッチトランジスタＷＰ１のドレインと、第１スイッチトランジスタＧＰ１のドレインとが接続されている。
また、昇圧用トランジスタＤ１において、ソースに第４スイッチトランジスタＷＮ１のソースが接続され、ゲートｇ１に第２スイッチトランジスタＧＮ１のソースが接続され、この第４スイッチトランジスタＷＮ１のドレインと、第２スイッチトランジスタＧＮ１のドレインとが接続されている。
また、昇圧用トランジスタＤ１において、ドレインと第５スイッチトランジスタＳＰ１のソースと接続され、ソースが第６スイッチトランジスタＳＮ１のソースと接続され、この第５スイッチトランジスタＳＰ１のドレインと第６スイッチトランジスタＳＮ１のドレインとが接続されている。 Similarly, in the boosting transistor D1, the source of the third switch transistor WP1 is connected to the drain, the source of the first switch transistor GP1 is connected to the gate g1, and the drain of the third switch transistor WP1 and the first switch transistor The drain of GP1 is connected.
In the boosting transistor D1, the source is connected to the source of the fourth switch transistor WN1, the gate g1 is connected to the source of the second switch transistor GN1, the drain of the fourth switch transistor WN1, and the second switch transistor GN1. Is connected to the drain.
In the boosting transistor D1, the drain is connected to the source of the fifth switch transistor SP1, the source is connected to the source of the sixth switch transistor SN1, and the drain of the fifth switch transistor SP1 and the drain of the sixth switch transistor SN1. And are connected.

他の、昇圧用トランジスタＤ２、Ｄ３においても、それぞれ第１スイッチトランジスタＧＰ２、ＧＰ３と、第２スイッチトランジスタＧＮ２、ＧＮ３と、第３スイッチトランジスタＷＰ２、ＷＰ３と、第４スイッチトランジスタＷＮ２、ＷＮ３と、第５スイッチトランジスタＳＰ２、ＳＰ３、ＳＰ４と、第６スイッチトランジスタＳＮ２、ＳＮ３、ＳＮ４とが接続されている。
ここで、昇圧用トランジスタＤ４においては第１の実施形態と同様に第１スイッチトランジスタＧＰ４と第２スイッチトランジスタＧＮ４とが接続され、第１スイッチトランジスタＧＰ４のゲートが昇圧用トランジスタＤ４のソースに接続され、第２スイッチトランジスタＧＮ４のゲートがインバータＩＮＶ３の出力端子に接続されている。 In the other boosting transistors D2 and D3, the first switch transistors GP2 and GP3, the second switch transistors GN2 and GN3, the third switch transistors WP2 and WP3, the fourth switch transistors WN2 and WN3, The five switch transistors SP2, SP3, SP4 and the sixth switch transistors SN2, SN3, SN4 are connected.
Here, in the boosting transistor D4, the first switch transistor GP4 and the second switch transistor GN4 are connected as in the first embodiment, and the gate of the first switch transistor GP4 is connected to the source of the boosting transistor D4. The gate of the second switch transistor GN4 is connected to the output terminal of the inverter INV3.

第２スイッチトランジスタＧＮ０のゲートは、昇圧用トランジスタＤ０のドレインと接続されている。
第１スイッチトランジスタＧＰ０のゲートと、第２スイッチトランジスタＧＮ１とは昇圧用トランジスタＤ１のドレインに接続されている。
第１スイッチトランジスタＧＰ１のゲートと、第２スイッチトランジスタＧＮ２とは昇圧用トランジスタＤ２のドレインに接続されている。
第１スイッチトランジスタＧＰ２のゲートと、第２スイッチトランジスタＧＮ３とは昇圧用トランジスタＤ３のドレインに接続されている。
第６スイッチトランジスタＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４のゲートには接地電位が接続され、常にオフ状態となっている（すなわち、正電圧の場合にオン状態とせず、負電圧の場合に徐々にオンし始める状態となる）。また、第６スイッチトランジスタＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４のゲートに対し、インバータＩＮＶ３の出力端子を接続して、負電圧の昇圧の場合に「Ｈ」レベル、正電圧の昇圧の場合に「Ｌ」レベルの電圧を印加するようにしても良い。
上述した本実施形態の構成により、クロックＣＬＫ、ＣＬＫＢ、ＣＬＫ１及びＣＬＫ２それぞれのパルスの立ち上がり及び立ち下がりタイミングに対し、位相差を持たせることにより、電荷の転送時に昇圧用トランジスタＤ０〜Ｄ４のゲート電圧をブースト（押し上げる）することとなり、昇圧用トランジスタＤ０〜Ｄ４の閾値分の転送ロスをキャンセルすることができる。 The gate of the second switch transistor GN0 is connected to the drain of the boosting transistor D0.
The gate of the first switch transistor GP0 and the second switch transistor GN1 are connected to the drain of the boosting transistor D1.
The gate of the first switch transistor GP1 and the second switch transistor GN2 are connected to the drain of the boosting transistor D2.
The gate of the first switch transistor GP2 and the second switch transistor GN3 are connected to the drain of the boosting transistor D3.
The gates of the sixth switch transistors SN0, SN1, SN2, SN3, and SN4 are connected to the ground potential, and are always in an off state (that is, they are not turned on in the case of a positive voltage but gradually in the case of a negative voltage. It will be in a state of starting to turn on). Further, the output terminal of the inverter INV3 is connected to the gates of the sixth switch transistors SN0, SN1, SN2, SN3, and SN4, so that “H” level is obtained when the negative voltage is boosted, and “ An “L” level voltage may be applied.
With the configuration of the present embodiment described above, the gate voltages of the boost transistors D0 to D4 are transferred during charge transfer by providing a phase difference with respect to the rising and falling timings of the pulses of the clocks CLK, CLKB, CLK1, and CLK2. Is boosted (push up), and the transfer loss corresponding to the threshold value of the boosting transistors D0 to D4 can be canceled.

次に、図５及び図６を参照して、本実施形態のチャージポンプ回路の昇圧動作を説明する。図６は、本実施形態のチャージポンプ回路の負電圧における昇圧動作を説明するタイミングチャートである。
・負電圧の昇圧動作
図６においては、昇圧用トランジスタの奇数番目、例えば昇圧トランジスタＤ１に着目して説明している。偶数番目の昇圧用トランジスタにおいても、位相が１８０度ずれるのみで同様の動作が行われる。
インバータＩＮＶ３の入力端子に対し、「Ｌ」レベルの制御信号を印加し、また、入力端子Ｔｖに接地電位を入力し、出力端子Ｖｏを接地電位とする。
これにより、図５のチャージポンプ回路において、第４スイッチトランジスタＷＮ０、ＷＮ１、ＷＮ２、ＷＮ３をオン状態とし、第３スイッチトランジスタＷＰ０、ＷＰ１、ＷＰ２、ＷＮＰと、第５スイッチトランジスタＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４と、をオフ状態とし、第２スイッチトランジスタＧＮ４とをオン状態とし、第２スイッチトランジスタＧＮ０、ＧＮ１、ＧＮ２、ＧＮ３、ＧＮ４と第６スイッチトランジスタＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４とがオン状態となり、各昇圧トランジスタのゲートが自身のソースに接続されるため、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が出力端子Ｔｏから入力端子Ｔｖとなり、チャージポンプ回路は負電圧の昇圧動作の接続構成となる。また、第６スイッチトランジスタＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４がオン状態となることにより、昇圧トランジスタＤ１〜Ｄ４それぞれのソースと基板電位（Ｐ型substrateあるいはＰ型ウェル）とが接続され、ジャンクション部における順方向電流を抑制する。 Next, the boosting operation of the charge pump circuit of this embodiment will be described with reference to FIGS. FIG. 6 is a timing chart for explaining the step-up operation at the negative voltage of the charge pump circuit of this embodiment.
Negative Voltage Boosting Operation In FIG. 6, the description is focused on an odd-numbered boosting transistor, for example, the boosting transistor D1. Even in the even-numbered boosting transistor, the same operation is performed only by a phase shift of 180 degrees.
An “L” level control signal is applied to the input terminal of the inverter INV3, the ground potential is input to the input terminal Tv, and the output terminal Vo is set to the ground potential.
Accordingly, in the charge pump circuit of FIG. 5, the fourth switch transistors WN0, WN1, WN2, and WN3 are turned on, and the third switch transistors WP0, WP1, WP2, and WNP and the fifth switch transistors SP0, SP1, SP2, SP3, SP4 are turned off, the second switch transistor GN4 is turned on, the second switch transistors GN0, GN1, GN2, GN3, GN4 and the sixth switch transistors SN0, SN1, SN2, SN3, SN4 are Since the gates of the boost transistors are connected to their sources, the direction of current flow as the diode of each boost transistor (the transport direction of the boosted charge) changes from the output terminal To to the input terminal Tv, and the charge is made. The pump circuit uses negative voltage boosting operation. The connection configuration. Further, when the sixth switch transistors SN0, SN1, SN2, SN3, and SN4 are turned on, the sources of the boost transistors D1 to D4 and the substrate potential (P-type substrate or P-type well) are connected to each other, and the junction portion The forward current at is suppressed.

上述した接続構成により、昇圧のためのクロックＣＬＫ及びＣＬＫ２それぞれのパルスＢがそれぞれの対応するコンデンサの他方の端子に入力されると、例えば、コンデンサＣ１、Ｃ３の他方の端子に対してクロック信号ＣＬＫが入力され、コンデンサＣ２、Ｃ４の他方の端子に対して、クロック信号ＣＬＫと逆位相のクロックＣＬＫＢが入力される。このとき、チャージポンプ回路起動時において、出力端子Ｖｏが接地電位に充電されていることにより、負電圧の昇圧動作となる。 With the above-described connection configuration, when the pulses B of the clocks CLK and CLK2 for boosting are input to the other terminals of the corresponding capacitors, for example, the clock signal CLK to the other terminals of the capacitors C1 and C3. And the clock CLKB having the opposite phase to the clock signal CLK is input to the other terminals of the capacitors C2 and C4. At this time, when the charge pump circuit is activated, the output terminal Vo is charged to the ground potential, so that a negative voltage boosting operation is performed.

これにより、最終段のステージである昇圧用トランジスタＤ４から、初段のステージである昇圧用トランジスタＤ０へ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより電荷移送が行われ、順次、クロック信号ＣＬＫ及びＣＬＫＢにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより、負電圧に昇圧された電圧（電荷が移送されたことにより、負方向に昇圧、すなわち下降した電圧）が出力端子Ｖｏから出力される。 As a result, charge transfer is performed from the boosting transistor D4, which is the final stage, to the boosting transistor D0, which is the first stage, by the capacitors connected to the drains of the respective boosting transistors. The voltage boosted by CLK and CLKB, that is, the boosted charge is transferred, and the voltage boosted to a negative voltage by the capacitors for the stages other than the first stage (the charge is transferred, so that the voltage is boosted in the negative direction, that is, the voltage is lowered. Voltage) is output from the output terminal Vo.

ここで、図６のタイミングチャートに示すように、昇圧トランジスタＤ０（偶数番）においてソース側からドレイン側に対して電荷を転送する場合、クロックＣＬＫ２を時刻ｔ１に「Ｌ」レベルに変化させ、昇圧トランジスタＤ１（奇数番）のゲートに印加する電圧を低下させ、次にクロックＣＬＫを時刻２にて「Ｈ」レベルに変化させて、コンデンサＣ１により昇圧トランジスタＤ０のソースの電位をブーストさせる。
そして、クロックＣＬＫＢを時刻ｔ３にて「Ｌ」レベルに変化させ、昇圧トランジスタＤ１のソースの電位を下げ、クロック１を時刻ｔ４にて「Ｈ」レベルに変化させ、昇圧トランジスタＤ０のゲート電位Ｖ０をブーストし、昇圧トランジスタＤ０の閾値電圧をキャンセルして、電荷を効率的に昇圧トランジスタＤ０のソース側からドレイン側に対して転送する。 Here, as shown in the timing chart of FIG. 6, when charge is transferred from the source side to the drain side in the boosting transistor D0 (even number), the clock CLK2 is changed to the “L” level at time t1 to boost the voltage. The voltage applied to the gate of the transistor D1 (odd number) is lowered, then the clock CLK is changed to the “H” level at time 2, and the potential of the source of the boosting transistor D0 is boosted by the capacitor C1.
Then, the clock CLKB is changed to the “L” level at time t3, the source potential of the boosting transistor D1 is lowered, the clock 1 is changed to the “H” level at time t4, and the gate potential V0 of the boosting transistor D0 is changed. Boosting is performed, the threshold voltage of the boosting transistor D0 is canceled, and charges are efficiently transferred from the source side to the drain side of the boosting transistor D0.

次に、昇圧トランジスタＤ１（奇数番）においてソース側からドレイン側に対して電荷を転送する場合、クロックＣＬＫ１を時刻ｔ５に「Ｌ」レベルに変化させ、昇圧トランジスタＤ０（偶数番）のゲートに印加する電圧を低下させ、次にクロックＣＬＫＢを時刻６にて「Ｈ」レベルに変化させて、コンデンサＣ２により昇圧トランジスタＤ１のソースの電位をブーストさせる。
そして、クロックＣＬＫを時刻ｔ７にて「Ｌ」レベルに変化させ、昇圧トランジスタＤ０のソースの電位を下げ、クロック２を時刻ｔ８にて「Ｈ」レベルに変化させ、昇圧トランジスタＤ１のゲート電位Ｖ１をブーストし、昇圧トランジスタＤ１の閾値電圧をキャンセルして、電荷を効率的に昇圧トランジスタＤ１のソース側からドレイン側に対して転送する。
上述した時刻ｔ１〜時刻ｔ８と同様の処理を、時刻ｔ９以降にて繰り返すことにより、負電圧の昇圧動作を行うことができる。 Next, when charge is transferred from the source side to the drain side in the boost transistor D1 (odd number), the clock CLK1 is changed to “L” level at time t5 and applied to the gate of the boost transistor D0 (even number). Then, the clock CLKB is changed to the “H” level at time 6 and the potential of the source of the boosting transistor D1 is boosted by the capacitor C2.
Then, the clock CLK is changed to the “L” level at time t7, the source potential of the boosting transistor D0 is lowered, the clock 2 is changed to the “H” level at time t8, and the gate potential V1 of the boosting transistor D1 is changed. Boosting is performed, the threshold voltage of the boosting transistor D1 is canceled, and charge is efficiently transferred from the source side to the drain side of the boosting transistor D1.
By repeating the process similar to that at time t1 to time t8 described above after time t9, a negative voltage boosting operation can be performed.

・正電圧の昇圧動作
インバータＩＮＶ３の入力端子に対し、「Ｈ」レベルの制御信号を印加し、また、入力端子Ｔｖに電源電圧を入力する。ここで、出力端子Ｔｏが充電され電源電圧とされている。
これにより、図５のチャージポンプ回路において、第４スイッチトランジスタＷＮ０、ＷＮ１、ＷＮ２、ＷＮ３と、第２スイッチトランジスタＧＮ４とをオフ状態とし、第５スイッチトランジスタＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４と、第３スイッチトランジスタＷＰ０、ＷＰ１、ＷＰ２、ＷＮＰをオン状態とし、第１スイッチトランジスタＧＰ０、ＧＰ１、ＧＰ２、ＧＰ２、ＧＰ３が導通状態となり、昇圧用トランジスタＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４のドレインが自身のゲートに接続されて、各昇圧トランジスタのダイオードとしての電流の流れる方向（昇圧された電荷の輸送方向）が入力端子Ｔｖから出力端子Ｔｏとなり、チャージポンプ回路は正電圧の昇圧動作の接続構成となる。また、第５スイッチトランジスタＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４がオン状態となることにより、昇圧トランジスタＤ０〜Ｄ４の基板電位（Ｐ型substrateあるいはＰ型ウェル）に対して、ジャンクション部における順方向電流が流れることを防止するため、ドレインと同様な電圧を印加させる。 Positive voltage boosting operation An “H” level control signal is applied to the input terminal of the inverter INV3, and a power supply voltage is input to the input terminal Tv. Here, the output terminal To is charged to be the power supply voltage.
Accordingly, in the charge pump circuit of FIG. 5, the fourth switch transistors WN0, WN1, WN2, WN3 and the second switch transistor GN4 are turned off, and the fifth switch transistors SP0, SP1, SP2, SP3, SP4, The third switch transistors WP0, WP1, WP2, and WNP are turned on, the first switch transistors GP0, GP1, GP2, GP2, and GP3 are turned on, and the drains of the boost transistors D0, D1, D2, D3, and D4 are themselves The direction of current flow as a diode of each boosting transistor (the transport direction of boosted charge) is changed from the input terminal Tv to the output terminal To, and the charge pump circuit has a positive voltage boosting operation connection configuration. Become. Further, when the fifth switch transistors SP0, SP1, SP2, SP3, and SP4 are turned on, the forward current in the junction portion with respect to the substrate potential (P-type substrate or P-type well) of the boost transistors D0 to D4. In order to prevent the current from flowing, a voltage similar to that of the drain is applied.

上述した接続構成により、昇圧のためのクロックＣＬＫ及びＣＬＫＢがそれぞれ対応するコンデンサに入力されると、例えば、コンデンサＣ１、Ｃ３の他方の端子に対してクロック信号ＣＬＫが入力され、コンデンサＣ２、Ｃ４の他方の端子に対して、クロック信号ＣＬＫと逆位相のクロックＣＬＫＢが入力される。
これにより、初段のステージである昇圧用トランジスタＤ０から、最終段のステージである昇圧用トランジスタＤ４へ対し、それぞれの昇圧用トランジスタのドレインに接続されたコンデンサにより昇圧が行われ、順次、クロック信号ＣＬＫ及びＣＬＫＢにより昇圧された電圧、すなわちブーストされた電荷が転送され、初段を除くステージ分のコンデンサにより昇圧された電圧が出力端子Ｖｏから出力される。
ここで、図６のタイミングチャートにおいて、クロックＣＬＫ１とクロックＣＬＫ２との位相を逆にすることにより、正電圧の昇圧動作を示すタイミングチャートとなる、 With the above-described connection configuration, when the clocks CLK and CLKB for boosting are input to the corresponding capacitors, for example, the clock signal CLK is input to the other terminals of the capacitors C1 and C3, and the capacitors C2 and C4 are connected. A clock CLKB having a phase opposite to that of the clock signal CLK is input to the other terminal.
As a result, boosting is performed from the boosting transistor D0, which is the first stage, to the boosting transistor D4, which is the final stage, by the capacitors connected to the drains of the respective boosting transistors. And the voltage boosted by CLKB, that is, the boosted charge is transferred, and the voltage boosted by the capacitors for the stages other than the first stage is output from the output terminal Vo.
Here, in the timing chart of FIG. 6, the phase of the clock CLK1 and the clock CLK2 is reversed to be a timing chart showing a positive voltage boosting operation.

図７に、図５の回路によりＳＰＩＣＥ（登録商標）によりシミュレーションした結果を示す。図７は縦軸が電圧値であり、横軸が時間（ＴＩＭＥ）を示している。このチャージポンプ回路において、ｎ＝４として、コンデンサＣ０〜Ｃ４が３２４ｐＦであり、トランジスタサイズが昇圧用トランジスタがチャネル幅Ｗが１１２μｍであり、チャネル長Ｌが２μｍであり、第１及び第２スイッチトランジスタがチャネル幅Ｗが１２μｍであり、チャネル長Ｌが２μｍであ電源電圧が３Ｖであり、接地電位が０Ｖ、クロックＣＬＫの周波数が２０ＫＨｚであり、室温（２０℃）における結果である。
図２からわかるように、正電圧の昇圧結果（実線）を見ると１２Ｖまで昇圧され、負電圧の昇圧結果（破線）を見ると−５Ｖ程度に低下していることが判り、図１のチャージポンプ回路が正電圧及び負電圧双方の昇圧動作を行うことが確認できる。 FIG. 7 shows the result of simulation by SPICE (registered trademark) with the circuit of FIG. In FIG. 7, the vertical axis represents voltage values, and the horizontal axis represents time (TIME). In this charge pump circuit, n = 4, capacitors C0 to C4 are 324 pF, the transistor size is a boosting transistor, the channel width W is 112 μm, the channel length L is 2 μm, and the first and second switch transistors As a result, the channel width W is 12 μm, the channel length L is 2 μm, the power supply voltage is 3 V, the ground potential is 0 V, the frequency of the clock CLK is 20 KHz, and the results are at room temperature (20 ° C.).
As can be seen from FIG. 2, the positive voltage boost result (solid line) shows a boost to 12V, and the negative voltage boost result (dashed line) shows a decrease to about −5V. It can be confirmed that the pump circuit performs boosting operation of both positive voltage and negative voltage.

本発明の第１の実施形態によるチャージポンプ回路の構成例を示すブロック図である。1 is a block diagram illustrating a configuration example of a charge pump circuit according to a first embodiment of the present invention. 図１のチャージポンプ回路のシミュレーション結果を示すグラフである。3 is a graph showing a simulation result of the charge pump circuit of FIG. 1. 本発明の第２の実施形態によるチャージポンプ回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the charge pump circuit by the 2nd Embodiment of this invention. 図３のチャージポンプ回路のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the charge pump circuit of FIG. 本発明の第３の実施形態によるチャージポンプ回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the charge pump circuit by the 3rd Embodiment of this invention. 図５のチャージポンプ回路の動作を説明するタイミングチャートである。6 is a timing chart for explaining the operation of the charge pump circuit of FIG. 5. 図５のチャージポンプ回路のシミュレーション結果を示すグラフである。6 is a graph showing a simulation result of the charge pump circuit of FIG. 5. 従来のチャージポンプ回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the conventional charge pump circuit.

Explanation of symbols

Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃｎ、Ｃｇ０、Ｃｇ１、Ｃｇ２、Ｃｇ３…コンデンサ
Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄｎ…昇圧用トランジスタ
ＧＰ０，ＧＰ１、ＧＰ２，ＧＰ３，ＧＰ４，ＧＰｎ…第１スイッチトランジスタ
ＧＮ０，ＧＮ１、ＧＮ２，ＧＮ３，ＧＮ４，ＧＮｎ…第２スイッチトランジスタ
ＧＮＮ０，ＧＮＮ１、ＧＮＮ２，ＧＮＮ３，ＧＮＮｎ…第１スイッチトランジスタ
ＧＰＰ０，ＧＰＰ１、ＧＰＰ２，ＧＰＰ３，ＧＰＰｎ…第２スイッチトランジスタ
ＷＰ０，ＷＰ１、ＷＰ２，ＷＰ３…第３スイッチトランジスタ
ＷＮ０，ＷＮ１、ＷＮ２，ＷＮ３…第４スイッチトランジスタ
ＳＰ０，ＳＰ１、ＳＰ２，ＳＰ３，ＳＰ４…第５スイッチトランジスタ
ＳＮ０，ＳＮ１、ＳＮ２，ＳＮ３，ＳＮ４…第６スイッチトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ回路 C1, C2, C3, C4, Cn, Cg0, Cg1, Cg2, Cg3 ... Capacitors D0, D1, D2, D3, Dn ... Boosting transistors GP0, GP1, GP2, GP3, GP4, GPn ... First switch transistors GN0, GN1, GN2, GN3, GN4, GNn ... 2nd switch transistor GNN0, GNN1, GNN2, GNN3, GNNn ... 1st switch transistor GPP0, GPP1, GPP2, GPP3, GPPn ... 2nd switch transistor WP0, WP1, WP2, WP3 ... Third switch transistor WN0, WN1, WN2, WN3 ... Fourth switch transistor SP0, SP1, SP2, SP3, SP4 ... Fifth switch transistor SN0, SN1, SN2, SN3, SN4 ... Sixth switch transistor INV1 , INV2, INV3 ... Inverter circuit

Claims

Each has a plurality of boosting transistors connected in diodes and connected in cascade in multiple stages, and a capacitor element having one end connected to a connection point of the boosting transistors, and a voltage is input to the boosting transistor in the foremost stage A charge pump circuit that alternately applies a clock signal and an inverted clock signal to the other end of the capacitive element, and outputs an output voltage from the source of the boosting transistor in the final stage,
For each of the step-up transistor, the switch circuit is provided we are connecting the gate of the transistor to either the source or the drain,
When the switch circuit sets the output voltage to a positive voltage, the gate of the boosting transistor is connected to the drain, and when the output voltage is set to a negative voltage, the gate of the boosting transistor is connected to the source.
The charge pump circuit, wherein a call.

The switch circuit is
A first transistor having a drain connected to the drain of the boosting transistor, a source connected to the gate of the boosting transistor, and a first control signal input to the gate;
The drain is connected to the source of the boosting transistor, the source is connected to the gate of the boosting transistor, and the second control signal is input to the gate. The charge pump circuit according to claim 1 .

The boosting transistor, the first and second transistors are n-channel MOS transistors;
A gate of the first transistor is connected to the output terminal;
When boosting a positive voltage, a ground potential is applied to the gate of the second transistor, the power supply voltage is input to the drain of the boosting transistor in the first stage,
3. The charge pump circuit according to claim 2 , wherein when boosting the negative voltage, a power supply voltage is applied to the second transistor, and the ground potential is input to the drain of the transistor in the first stage.

4. The charge pump circuit according to claim 3 , further comprising a boost circuit that boosts a voltage applied to a gate of the boosting transistor in accordance with a timing when charge is passed through the boosting transistor in the boosting operation.

The first transistor is an n-channel MOS transistor, the boosting transistor and the second transistor are p-channel MOS transistors;
When boosting a positive voltage, a ground potential is applied to the gates of the first transistor and the second transistor, a power supply voltage is input to the drain of the boosting transistor in the first stage,
3. The charge according to claim 2 , wherein when boosting the negative voltage, a power supply voltage is applied to the gates of the first transistor and the second transistor, and the ground potential is input to the drain of the transistor in the first stage. Pump circuit.