JP5115758B2 - テスト回路 - Google Patents
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Description
前記データ線から前記入力データが出力されたとき、該入力データを使用して前記演算を実行し、該演算の結果である演算結果データを前記比較回路へ出力する論理回路と、
前記データ線から前記期待値データが出力されたとき、該期待値データと、前記論理回路から出力された前記演算結果データとを比較し、比較した結果である比較結果データを出力する比較回路と、
を有し、
複数段の前記論理回路を備え、
前記データ線は、それぞれの論理回路に対応する入力データ又は期待値データを、1段目の前記論理回路と前記比較回路とへ出力し、
それぞれの前記論理回路は、自身に対応するデータ入力データ又は期待値データが出力された場合、前記論理演算を実行し、他の論理回路に対応する入力データ、演算結果データ又は期待値データが出力された場合、該入力データ、該演算結果データ又は該期待値データを、自身より後段の回路へスルー出力する構成である。
本発明を実施するための第1の実施形態について図面を参照して詳細に説明する。図1は、本実施形態のテスト装置の構成を示す図である。同図を参照すると、テスト装置は、信号発生部2、およびテスト回路1を有する。信号発生部2には、プログラムを格納するためのメモリと、そのプログラムにしたがって処理を実行するCPU(Central Processing Unit)が設けられている。信号発生部2は、プログラムに従って、所定のタイミングでテスト回路1が使用する信号を生成し、テスト回路1へ送信する。信号発生部2は、通常入力データ、期待値データ、データイネーブル信号DE101、DE111を生成する。これらの信号の詳細については、図2で後述する。各信号を送信するタイミングについては、図3、4で後述する。
本発明の第2の実施形態について説明する。本実施形態のテスト回路は、複数段の論理回路ブロックの動作を検証する点で第1の実施形態と異なる。なお、本実施形態のテスト回路について、図2で説明した構成と同様な構成の詳細な説明を省略し、第1の実施形態と異なる点について詳しく説明する。
本発明の第3の実施形態について説明する。本実施形態のテスト回路は、SRAM(Static Random Access Memory)を内蔵し、テスト比較回路にカウンタ回路を設ける点で第2の実施形態と異なる。なお、本実施形態のテスト回路について、図5で説明した構成と同様な構成の詳細な説明を省略し、第2の実施形態と異なる点について詳しく説明する。
2 信号発生部
10、10a、12、13、12b 論理回路ブロック
11、11a、14、14b テスト比較回路
15 テスト結果出力回路
20 デコーダ
145 カウンタ回路
146 RS−FF
147 結果比較回路
101、111、121、131、141、151、201、210、211、212、213、214、215 データ線
Claims (9)
- 外部端子から入力された入力データを論理回路および比較回路に出力し、該入力データの出力後に、該外部端子から入力された、該入力データに対する所定の演算の結果に相当する期待値データを論理回路および比較回路に出力するデータ線と、
前記データ線から前記入力データが出力されたとき、該入力データを使用して前記演算を実行し、該演算の結果である演算結果データを前記比較回路へ出力する論理回路と、
前記データ線から前記期待値データが出力されたとき、該期待値データと、前記論理回路から出力された前記演算結果データとを比較し、比較した結果である比較結果データを出力する比較回路と、
を有し、
複数段の前記論理回路を備え、
前記データ線は、それぞれの論理回路に対応する入力データ又は期待値データを、1段目の前記論理回路と前記比較回路とへ出力し、
それぞれの前記論理回路は、自身に対応するデータ入力データ又は期待値データが出力された場合、前記論理演算を実行し、他の論理回路に対応する入力データ、演算結果データ又は期待値データが出力された場合、該入力データ、該演算結果データ又は該期待値データを、自身より後段の回路へスルー出力するテスト回路。 - 前記期待値データは、前記データ線から前記入力データを入力してから所定時間が経過したときに入力され、
前記比較回路は、前記入力データが出力されてから前記所定時間が経過したとき、前記論理回路から出力されたデータと、前記期待値データとを比較する、請求項1に記載のテスト回路。 - 前記所定時間は、前記論理回路の前記論理演算におけるレイテンシ以上の時間に設定された時間である、請求項2に記載のテスト回路。
- 前記比較回路は、
前記入力データが出力された時点から計時を開始する計時手段と、
前記計時手段により所定時間が計時されたとき、前記論理回路から出力されたデータと、前記期待値データとを比較する結果比較回路と、
を有する、請求項2又は3に記載のテスト回路。 - 前記テスト回路は、
前記データ線から前記入力データが出力されたとき、該データ線から出力されたデータを前記論理回路において有効にする旨を指示し、前記期待値データが出力されたとき、前記データ線から出力されたデータを該演算回路において無効にする旨を指示する論理回路用制御信号を該論理回路へ出力する第1の信号線を更に有し、
前記論理回路は、第1の信号線から出力された前記論理回路用制御信号に従って、前記データ線から出力されたデータを有効又は無効にし、有効にした該データに対して前記演算を実行する、請求項1乃至4のいずれか1項に記載のテスト回路。 - 前記テスト回路は、
前記入力データが出力されたとき、前記データ線から出力されたデータを前記比較回路において無効にする旨を指示し、前記期待値データが出力されたとき、該データ線から出力されたデータを該比較回路において有効にする旨を指示する比較回路用制御信号を該比較回路へ出力する第2の信号線を更に有し、
前記比較回路は、
前記第2の信号線から出力された前記比較回路用制御信号に従って、前記データ線から出力されたデータを有効又は無効にし、有効にした該データと前記演算結果データとを比較する、請求項1乃至5のいずれか1項に記載のテスト回路。 - それぞれの前記論理回路に、該論理回路以外の論理回路に対応する入力データ、演算結果データ又は期待値データが入力されたとき、該入力データ、該演算結果データ又は該期待値データをスルー出力するように、該論理回路に指示する制御回路を更に有し、
それぞれの前記論理回路は、前記制御手段によりスルー出力するように指示されたとき、前記入力データ、前記演算結果データ又は前記期待値データを、自身より後段の回路へスルー出力する、請求項1乃至6のいずれか1項に記載のテスト回路。 - 複数段の前記比較回路を有し、
前記データ線は、それぞれの論理回路に対応する入力データ及び期待値データを、1段目の論理回路と1段目の前記比較回路とへ出力し、
それぞれの前記比較回路は、自身が論理検証する論理回路に対応する入力データ及び演算結果データが入力された場合、該期待値データと、該演算結果データとを比較し、自身が論理検証しない論理回路に対応する入力データ、期待値データ、演算結果データ、又は比較結果データが入力された場合、該入力データ、該期待値データ、該演算結果データ、又は比較結果データを、自身より後段の回路へスルー出力する、請求項7に記載のテスト回路。 - 前記制御回路は、それぞれの前記比較回路に、該比較回路以外の比較回路に対応する該入力データ、該期待値データ、該演算結果データ、又は比較結果データが入力されたとき、該入力データ、該期待値データ、該演算結果データ、又は比較結果データをスルー出力するように、該比較回路に指示し、
それぞれの前記比較回路は、前記制御手段によりスルー出力するように指示されたとき、前記入力データ、前記期待値データ、前記演算結果データ、又は前記比較結果データを、自身より後段の回路へスルー出力する、請求項8に記載のテスト回路。
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JP2009179528A JP5115758B2 (ja) | 2009-07-31 | 2009-07-31 | テスト回路 |
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JP2001176300A (ja) * | 1999-12-15 | 2001-06-29 | Matsushita Electric Ind Co Ltd | メモリ検査装置 |
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2009
- 2009-07-31 JP JP2009179528A patent/JP5115758B2/ja not_active Expired - Fee Related
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