JP5108022B2 - 乗算器を利用しない有限インパルス応答フィルタを実装する方法および装置 - Google Patents
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Claims (22)
- 所望のインパルス応答を利用して信号をフィルタリングする方法であって、
前記所望のインパルス応答を複数の個別の矩形成分インパルス応答に分解し、
前記複数の矩形成分インパルス応答のそれぞれに前記信号を入力し、
前記複数の矩形成分インパルス応答のそれぞれを、入力信号と共に畳み込み、
複数の畳み込みの和を求めること、
を含み、
前記和は、前記入力信号に対する前記所望のインパルス応答の応答であり、
前記畳み込みは、ランニングサムを利用することを更に含み、
前記分解は、
前記所望のインパルス応答に対応する周波数応答を計算し、
成分矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解し、前記候補応答は、前記数量の成分矩形インパルス応答を含み、その各成分矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものであり、
前記候補応答インパルス応答を繰り返し改良することを更に含み、
前記繰り返し改良することは、
a)前記候補応答に対応する周波数応答を計算し、
b)前記候補の周波数応答と、前記所望の周波数応答とを比較し、前記候補の周波数応答が、所定の範囲内にある場合に、その候補応答を利用し、前記候補の周波数応答が所定の範囲内にない場合に、1つ以上の前記候補応答の成分矩形インパルス応答の長さを調整し、
a)およびb)のステップを繰り返すことを含む、
ことを特徴とする方法。 - 所望のインパルス応答を成分矩形インパルス応答に分解する方法であって、
前記所望のインパルス応答に対応する周波数応答を計算し、
成分矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解することを含み、前記候補応答は、前記数量の成分矩形インパルス応答を含み、その各成分矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものである、方法。 - 前記候補のインパルス応答を改良することを更に含み、改良することは、
前記候補応答に対応する周波数応答を計算し、
前記候補の周波数応答と、前記所望の周波数応答とを比較し、前記候補の周波数応答が所定の範囲内にない場合に、1つ以上の前記候補応答の成分矩形インパルス応答の長さを調整して、後続の候補応答として構成し、前記候補の周波数応答が前記所定の範囲内にある場合、その候補の応答を利用することを含む、請求項2に記載の方法。 - 後続の候補応答に対応する周波数応答を計算し、
前記後続の周波数応答と、前記所望の周波数応答とを比較し、前記後続の候補の周波数応答が、前記所定の範囲内にない場合に、1つ以上の前記後続の候補応答の成分矩形インパルス応答の長さを調整して、他の後続の候補応答として構成することを更に含む、請求項3に記載の方法。 - 候補の応答を改良することは、候補の周波数応答が、収束しているのか、または発散しているかを観察することを更に含む、請求項4に記載の方法。
- 候補の周波数応答が収束している場合に、前記改良することを継続して行う、請求項5に記載の方法。
- 候補の周波数応答が発散している場合に、先に取得した後続の候補応答が利用される、請求項6に記載の方法。
- 前記所望のインパルス応答は所定の長さを持つ、請求項7に記載の方法。
- 各成分矩形インパルス応答は1の絶対量を持つ、請求項8に記載の方法。
- 信号サンプルを入力するフィルタ入力と、
フィルタ処理されたサンプル信号を出力するフィルタ出力と、
1つの矩形インパルス応答、前記フィルタ入力に連結された成分デジタルフィルタ入力、および成分デジタルフィルタ出力をそれぞれが有する複数の成分デジタルフィルタと、
前記複数の成分デジタルフィルタの出力に連結されたアナログ加算器と、を含むデジタルフィルタであって、
前記複数の成分デジタルフィルタのインパルス応答は、前記入力された信号が、前記インパルス応答と共に畳み込まれるように互いに時間整合され、アナログ加算器内で合算されて、フィルタ出力として出力され、
前記複数の成分デジタルフィルタの各々が有する矩形インパルス応答は、前記信号サンプルに対する所望のインパルス応答を複数の矩形インパルス応答に分解して得られる各矩形インパルス応答であり、
前記分解において、
前記所望のインパルス応答に対応する周波数応答を計算し、
矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解し、前記候補応答は、前記数量の矩形インパルス応答を含み、その各矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものである、
ことを特徴とするデジタルフィルタ。 - 各デジタル成分フィルタは、更に、
前記成分デジタルフィルタ入力に連結されて、矩形インパルス応答に先行するサンプル数に対応する数のサンプルを遅延させる第1遅延部と、
前記第1遅延部の出力に連結されて、前記矩形インパルス応答に対応する数のサンプルを遅延させる第2遅延部と、
前記第1遅延部の出力および前記第2遅延部の出力に連結されて、受信信号サンプルと、前記矩形インパルス応答に対応する分量だけ時間シフトされた信号サンプルとの間の差異を取得する減算器と、
前記減算器の出力に連結されて、前記差異サンプルのランニングサムをフィルタ出力として保持する累算器入力とを含む、請求項10に記載のデジタルフィルタ。 - 前記累算器入力として第1入力を有する加算器/減算器と、
前記加算器/減算器の出力に連結された入力、ならびに前記加算器/減算器の第2入力およびフィルタ出力に連結された出力を有するレジスタとを更に含み、前記レジスタは前記ランニングサムを保持する、請求項11に記載のデジタルフィルタ。 - 前記入力信号サンプルを、前記矩形インパルス応答と共に畳み込むことを更に含む、請求項12に記載のデジタルフィルタ。
- 前記フィルタのクロックレートは、前記受信信号のサンプルレートと同一である、請求項13に記載のデジタルフィルタ。
- 前記第1遅延部によって遅延されるサンプルの数はゼロである、請求項14に記載のデジタルフィルタ。
- 信号サンプルを入力するフィルタ入力と、
フィルタ処理されたサンプル信号を出力するフィルタ出力と、
前記フィルタ入力に連結されて、待ち行列として機能するバッファと、
前記バッファの第1データ出力に連結された入力を有するレジスタと、
前記レジスタの出力に連結されたマイナス入力および前記バッファの第2データ出力に連結されたプラス入力とを有し、前記バッファから出力される、複数のタイムシフトされた信号サンプルと第2の複数のタイムシフトされた信号サンプルとの差異を取得する減算器であって、前記バッファから出力される前記第1および第2の複数のタイムシフトされたサンプルの各サンプルペアは、受信データサンプルが、時間に関して、複数の矩形インパルス応答のそれぞれと共に畳み込まれる矩形インパルス応答を表す、減算器と、
前記減算器の出力に連結されて、前記複数の差異のランニングサムを保持する累算器入力および前記フィルタ出力に連結された出力と、
前記バッファおよび累算器に連結された制御装置であって、前記バッファを介して、次の受信信号サンプルの書き込み先のアドレスと、既に書き込まれている信号サンプルの読み出し元のアドレスとを巡回させるように構成され、前記ランニングサムに対して差異を加算するのか、または減算するのかを制御する制御装置と、を含み、
前記複数の矩形インパルス応答は、前記信号サンプルに対する所望のインパルス応答を分解して得られ、
前記分解において、
前記所望のインパルス応答に対応する周波数応答を計算し、
矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解し、前記候補応答は、前記数量の矩形インパルス応答を含み、その各矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものである、
ことを特徴とするデジタルフィルタ。 - 前記累算器は、
前記累算器入力として第1入力を有する加算器/減算器と、
前記加算器/減算器の出力に連結された入力、ならびに前記加算器/減算器の第2入力およびフィルタ出力に連結された出力を有するレジスタとを更に含む、請求項16に記載のフィルタ。 - 前記フィルタのクロックレートは、前記フィルタ入力信号のサンプルレートで乗算される、前記フィルタによって採用される矩形インパルス応答の数によって決定される、請求項17に記載のフィルタ。
- 前記フィルタ入力信号サンプルおよびフィルタ処理された出力信号サンプルは、同期されて、同一のクロックレートである、請求項18に記載のフィルタ。
- 前記バッファは循環バッファである、請求項19に記載のフィルタ。
- 信号サンプルを入力するフィルタ入力と、
フィルタ処理されたサンプル信号を出力するフィルタ出力と、
前記フィルタ入力に連結されて、待ち行列として機能するバッファと、
前記バッファの第1データ出力に連結された入力を有するレジスタと、
前記レジスタの出力に連結されたマイナス入力および前記バッファの第2データ出力に連結されたプラス入力を有し、前記バッファから出力される、複数のタイムシフトされた信号サンプルと、第2の複数のタイムシフトされた信号サンプルとの差異を取得する減算器であって、前記バッファから出力される前記第1および第2の複数のタイムシフトされた信号サンプルの各サンプルペアは、受信データサンプルが、時間に関して、複数の矩形インパルス応答のそれぞれと共に畳み込まれる矩形インパルス応答を表す、減算器と、
前記減算器の出力に連結された入力および係数記憶装置に連結された係数入力を有する乗算器であって、前記減算器から出力される差異を用いて、所定の係数を乗算して変倍差異として形成するように構成された乗算器と、
前記乗算器の出力に連結されて、複数の差異のランニングサムを保持する累算器入力、および前記フィルタ出力に連結された出力と、
前記バッファおよび累算器に連結された制御装置であって、前記バッファを介して、次の受信信号サンプルの書き込み先であるアドレスと、既に入力されている信号サンプルの読み出し元であるアドレスとを巡回させるように構成され、前記ランニングサムに対して差異を加算するのか、または減算するのかを制御すると共に、差異をスケーリングする必要がある場合に、差異で乗算する係数を前記係数記憶装置から選択する制御装置と、を含み、
前記複数の矩形インパルス応答は、前記信号サンプルに対する所望のインパルス応答を分解して得られ、
前記分解において、
前記所望のインパルス応答に対応する周波数応答を計算し、
矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解し、前記候補応答は、前記数量の矩形インパルス応答を含み、その各矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものである、
ことを特徴とするデジタルフィルタ。 - 信号サンプルを入力するフィルタ入力と、
フィルタ処理されたサンプル信号を出力するフィルタ出力と、
前記フィルタ入力に連結されて、待ち行列として機能するバッファと、
前記バッファの第1データ出力に連結された入力を有するレジスタと、
前記レジスタの出力に連結されたマイナス入力と、前記バッファの第2データ出力に連結されたプラス入力とを有し、前記バッファから出力される、複数のタイムシフトされた信号サンプルと、第2の複数のタイムシフトされた信号サンプルとの差異を取得する減算器であって、前記バッファから出力される前記第1および第2の複数のタイムシフトされたサンプルの各サンプルペアは、受信データサンプルが、時間に関して、複数の矩形インパルス応答のそれぞれと共に畳み込まれる矩形インパルス応答を表す減算器と、
前記減算器の出力に連結された入力を有するマルチプレクサであって、前記減算器によって出力された差異を、2の所定の累乗でシフトして、変倍差異として形成するように構成されるマルチプレクサと、
前記マルチプレクサの出力に連結されて、前記複数の差異のランニングサムを保持する累算器入力および前記フィルタ出力に連結された出力と、
前記バッファおよび累算器に連結された制御装置であって、前記バッファを介して、次の受信信号サンプルの書き込み先のアドレスと、既に書き込まれている信号サンプルの読み出し元のアドレスとを巡回させるように構成され、前記ランニングサムに対して差異を加算するのか、または減算するのかを制御すると共に、差異をスケーリングする必要がある場合に、差異で乗算する2のべき数を前記マルチプレクサから選択する制御装置と、を含み、
前記複数の矩形インパルス応答は、前記信号サンプルに対する所望のインパルス応答を分解して得られ、
前記分解において、
前記所望のインパルス応答に対応する周波数応答を計算し、
矩形インパルス応答の数量を指定し、
前記所望のインパルス応答を候補応答に分解し、前記候補応答は、前記数量の矩形インパルス応答を含み、その各矩形インパルス応答は、正または負いずれかの振幅を持つと共に、合算されたときに、前記所望のインパルス応答を近似化するものである、
ことを特徴とするデジタルフィルタ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/633,875 | 2006-12-04 | ||
US11/633,875 US7912884B2 (en) | 2006-12-04 | 2006-12-04 | Method and apparatus for implementing finite impulse response filters without the use of multipliers |
PCT/US2007/086346 WO2008070644A2 (en) | 2006-12-04 | 2007-12-04 | Method and apparatus for implementing finite impulse response filters without the use of multipliers |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010512124A JP2010512124A (ja) | 2010-04-15 |
JP2010512124A5 JP2010512124A5 (ja) | 2010-10-14 |
JP5108022B2 true JP5108022B2 (ja) | 2012-12-26 |
Family
ID=39477105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009540417A Active JP5108022B2 (ja) | 2006-12-04 | 2007-12-04 | 乗算器を利用しない有限インパルス応答フィルタを実装する方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7912884B2 (ja) |
EP (1) | EP2097759A4 (ja) |
JP (1) | JP5108022B2 (ja) |
CN (1) | CN101617235B (ja) |
WO (1) | WO2008070644A2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
PL1736748T3 (pl) * | 2005-06-21 | 2012-09-28 | Mettler Toledo Gmbh | Sposób przetwarzania wyjściowego sygnału przetwornika pomiarowego, jak również urządzenie do pomiaru siły do wykonywania sposobu |
SG141355A1 (en) * | 2006-09-13 | 2008-04-28 | Asml Masktools Bv | A method for performing pattern decomposition based on feature pitch |
US7912884B2 (en) | 2006-12-04 | 2011-03-22 | Aloka Co., Ltd. | Method and apparatus for implementing finite impulse response filters without the use of multipliers |
CN102201797B (zh) * | 2010-03-23 | 2013-11-06 | 卓胜微电子(上海)有限公司 | 数字滤波器装置 |
US9431987B2 (en) * | 2013-06-04 | 2016-08-30 | Sony Interactive Entertainment America Llc | Sound synthesis with fixed partition size convolution of audio signals |
US10044386B2 (en) * | 2016-04-30 | 2018-08-07 | Analog Devices, Inc. | Designing FIR filters with globally minimax-optimal magnitude response |
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US20220206096A1 (en) * | 2020-12-25 | 2022-06-30 | Canon Medical Systems Corporation | Signal processing apparatus, magnetic resonance imaging apparatus, and signal processing method |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5623621A (en) * | 1990-11-02 | 1997-04-22 | Analog Devices, Inc. | Apparatus for generating target addresses within a circular buffer including a register for storing position and size of the circular buffer |
US5212659A (en) * | 1991-10-08 | 1993-05-18 | Crystal Semiconductor | Low precision finite impulse response filter for digital interpolation |
WO1994001933A1 (en) * | 1992-07-07 | 1994-01-20 | Lake Dsp Pty. Limited | Digital filter having high accuracy and efficiency |
JP3242761B2 (ja) * | 1993-08-13 | 2001-12-25 | 松下電器産業株式会社 | バースト波形発生装置 |
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JP2005020554A (ja) * | 2003-06-27 | 2005-01-20 | Neuro Solution Corp | デジタルフィルタ |
WO2005109640A1 (en) * | 2004-05-12 | 2005-11-17 | Deqx Pty Limited | Digital filter design system and method |
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US7912884B2 (en) | 2006-12-04 | 2011-03-22 | Aloka Co., Ltd. | Method and apparatus for implementing finite impulse response filters without the use of multipliers |
-
2006
- 2006-12-04 US US11/633,875 patent/US7912884B2/en active Active
-
2007
- 2007-12-04 EP EP07865153A patent/EP2097759A4/en not_active Withdrawn
- 2007-12-04 WO PCT/US2007/086346 patent/WO2008070644A2/en active Application Filing
- 2007-12-04 CN CN200780044500.3A patent/CN101617235B/zh not_active Expired - Fee Related
- 2007-12-04 JP JP2009540417A patent/JP5108022B2/ja active Active
-
2011
- 2011-02-23 US US13/032,924 patent/US8452828B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010512124A (ja) | 2010-04-15 |
WO2008070644A2 (en) | 2008-06-12 |
WO2008070644A3 (en) | 2008-10-09 |
US7912884B2 (en) | 2011-03-22 |
EP2097759A2 (en) | 2009-09-09 |
EP2097759A4 (en) | 2013-04-03 |
US20080133625A1 (en) | 2008-06-05 |
US8452828B1 (en) | 2013-05-28 |
CN101617235B (zh) | 2013-07-10 |
CN101617235A (zh) | 2009-12-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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