JP5103706B2 - Semiconductor device having ferroelectric capacitor and manufacturing method thereof - Google Patents
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Description
本発明は、不揮発性半導体メモリなどを構成するのに好適な強誘電体キャパシタをもつ半導体装置及びその製造方法の改良に関する。 The present invention relates to a semiconductor device having a ferroelectric capacitor suitable for constituting a nonvolatile semiconductor memory and the like, and an improvement of a manufacturing method thereof.
一般に、自発分極をもつ強誘電体をキャパシタの誘電体として用いた強誘電体キャパシタをもつ不揮発性メモリ、即ち、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ： ＦＲＡＭ）は、次世代のメモリとして、非接触のＩＣカードなどへの応用が期待されている。 Generally, a non-volatile memory having a ferroelectric capacitor using a ferroelectric material having spontaneous polarization as a capacitor dielectric, that is, a ferroelectric memory (FRAM) is a non-volatile memory as a next generation memory. Application to contact IC cards is expected.
通常、強誘電体は印加電圧を遮断しても残留分極の方向は保存されるので、その性質を利用して“０”と“１”とを判別し、データの不揮発性を実現している。 Usually, the direction of remanent polarization is preserved even when the applied voltage is cut off, so that the ferroelectricity distinguishes between “0” and “1” and realizes data non-volatility. .
現在、半導体基板上に強誘電体膜を堆積する技法としては、スパッタリング法、ゾルゲル法、ゾルゲル法の一種である化学溶液堆積（ｃｈｅｍｉｃａｌ ｓｏｌｕｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）法、有機金属化学気相蒸着法などが採用されている（例えば、特許文献１を参照。）。 Currently, techniques for depositing a ferroelectric film on a semiconductor substrate include sputtering, sol-gel, chemical solution deposition (CSD), which is a kind of sol-gel, and metal organic chemical vapor deposition. (For example, refer to Patent Document 1).
キャパシタに於ける誘電体膜は、薄く形成するほど、より低い電圧で分極を反転させることが可能である。微弱な電波しか期待できない非接触のＩＣカード等に応用する場合には、必要とする動作電圧が低くて済むのであれば通信距離は長くなる筈であるから、実用上好ましいこととなる。 The thinner the dielectric film in the capacitor, the more the polarization can be reversed at a lower voltage. When applied to a non-contact IC card or the like where only weak radio waves can be expected, the communication distance should be long if the required operating voltage is low, which is preferable in practice.
ところで、強誘電体膜の膜厚が薄くなると洩れ電流が問題になってくる。洩れ電流が大きくなると、キャパシタに於ける強誘電体膜に電圧がかかり難くなるので、データ書き換え特性やデータ保持特性が悪くなる。従って、洩れ電流は可能な限り低く抑えることが必要である。 By the way, when the thickness of the ferroelectric film is reduced, leakage current becomes a problem. When the leakage current is increased, it is difficult to apply a voltage to the ferroelectric film in the capacitor, so that the data rewriting characteristics and the data retention characteristics are deteriorated. Therefore, it is necessary to keep the leakage current as low as possible.
従来、強誘電体の主成分を構成する陽イオンに比較して大きい価数を有するイオンを添加して洩れ電流を低減する技術が知られているが、イオンの添加量を増加させてゆくと、強誘電体の分極量も低下する為、大きな分極量と低い洩れ電流を両立させることは困難である。
本発明では、大きな分極量を維持し、且つ、リーク電流が低く、しかも、より薄い強誘電体膜で構成された強誘電体キャパシタをもつ半導体装置を提供しようとする。 An object of the present invention is to provide a semiconductor device having a ferroelectric capacitor that maintains a large amount of polarization, has a low leakage current, and is formed of a thinner ferroelectric film.
本発明に依る半導体装置及びその製造方法では、半導体基板上に二つの電極及び該二つの電極間に挟まれたＰｂＺｒ x Ｔｉ 1-x Ｏ 3 （０＜ｘ＜１）からなる強誘電体膜で構成された強誘電体キャパシタが形成された半導体装置に於いて、該強誘電体キャパシタに於ける少なくとも一方の電極と強誘電体膜との界面に於ける強誘電体膜側にＮｂ ５＋ を該界面近傍から０．２μｍを超える深さに至るまで濃度が連続して漸減するように含有させてなることが基本になっている。 The semiconductor device and its manufacturing method according to the present invention, a ferroelectric film composed of PbZr x Ti 1-x O 3 sandwiched between two electrodes and the two electrodes on a semiconductor substrate (0 <x <1) in in the semiconductor device configured ferroelectric capacitor has been formed, the Nb 5+ to in ferroelectric film side at the interface between the in the ferroelectric capacitor at least one of the electrodes and the ferroelectric film Basically, it is contained so that the concentration decreases gradually from the vicinity of the interface to a depth exceeding 0.2 μm .
前記手段を採ることに依り、大きな分極量を維持し、リーク電流が低く、より薄い強誘電体膜をもつ強誘電体キャパシタが得られ、従って、低電圧で動作可能な強誘電体メモリをもつ半導体装置を実現することができる。 By adopting the above-mentioned means, a ferroelectric capacitor having a large amount of polarization, a low leakage current, and a thinner ferroelectric film can be obtained. Therefore, a ferroelectric memory that can operate at a low voltage is provided. A semiconductor device can be realized.
本発明者は、キャパシタに於ける強誘電体−電極界面近傍に、強誘電体を構成する陽イオンより大きい価数の陽イオンが高濃度に分布する領域を形成することで、強誘電体キャパシタのリーク電流を低減できることを見い出した。 The inventor forms a region in which a cation having a higher valence than the cation constituting the ferroelectric is distributed at a high concentration in the vicinity of the ferroelectric-electrode interface in the capacitor. It was found that the leakage current can be reduced.
チタン酸ジルコン酸鉛（ＰｂＺｒx Ｔｉ1-x Ｏ3 ：ＰＺＴ）は鉛２価イオンと、チタン及びジルコニウムの４価イオンの陽イオンで構成されているぺロブスカイト構造を有する強誘電体であって、ＦＲＡＭのキャパシタ材料として用いられている。 Lead zirconate titanate (PbZr x Ti 1-x O 3: PZT) is a ferroelectric having a lead divalent ions, a perovskite structure made up of cations tetravalent ions of titanium and zirconium It is used as a capacitor material for FRAM.
これまで、ＦＲＡＭの製造工程に於ける劣化を低減したり、或いは、信頼性を向上させる為、Ｌａ、Ｓｒ、Ｃａなどを均一に添加することが行われているが、一般に、ドーパントの添加量が増加するほど強誘電体のスイッチングに依って得られる電荷（ＱSW）は低下することが知られている。ＱSWは大きい方が、参照電圧とのマージンを広く採ることができるので、低電圧動作には好適である。 So far, La, Sr, Ca, etc. have been added uniformly in order to reduce deterioration in the manufacturing process of FRAM or improve reliability. It is known that the charge (Q SW ) obtained by the switching of the ferroelectric decreases as the value increases. A larger Q SW is suitable for low-voltage operation because a wider margin with respect to the reference voltage can be taken.
ドーパントを含まないＰＺＴと、５ｍｏｌ％のニオブ（５価の陽イオン）を添加した溶液を用い、ＣＳＤ法を適用し、ＰＺＴキャパシタを作成した。スピンコートを３回行い、３回ともドーパント無しのＰＺＴ溶液を用いた本発明に依らない試料（試料１、ドーパント無し）、最初のみＮｂを含む溶液を用い、他をドーパント無しのＰＺＴ溶液を用いた本発明の試料（試料２、下部電極界面に添加）、最後のみＮｂを含む溶液を用い、他をドーパント無しのＰＺＴ溶液を用いた本発明の試料（試料３、上部電極界面に添加）、全てＮｂを含む溶液を用いた本発明に依らない試料（試料４、全てに添加）の各試料の特性を比較して表１に纏めた。
表１からすると、ドーパント無しのスイッチング電荷量が最も大きく、全体に添加した場合が最もスイッチング電荷が小さく、ＰＺＴの電極界面にＮｂを添加した場合は、それより分極量の低下が小さく、下部電極界面に添加した場合及び上部電極界面に添加した場合を比較すると、上部電極界面に添加した方がより小さくなって好ましいこと、が看取される。 According to Table 1, the switching charge amount without dopant is the largest, the switching charge is the smallest when added to the whole, and when Nb is added to the electrode interface of PZT, the decrease in the polarization amount is smaller than that. When the case of adding to the interface and the case of adding to the upper electrode interface are compared, it can be seen that the addition to the upper electrode interface is smaller and preferable.
図１は本発明に依らないドーパント無しの試料（試料１）、下部電極界面に添加した本発明の試料（試料２）、上部電極界面に添加した本発明の試料（試料３）の各試料に関する洩れ電流特性を表す線図である。 FIG. 1 relates to each sample of a sample without a dopant (sample 1) not depending on the present invention, a sample of the present invention added to the lower electrode interface (sample 2), and a sample of the present invention added to the upper electrode interface (sample 3). It is a diagram showing a leakage current characteristic.
図１からすると、ドーパント無しの試料１は洩れ電流が大きく、下部電極界面に添加した試料２では、上部電極に正電圧を印加したとき、洩れ電流に大きな変化は無いが、負電圧を印加したとき、洩れ電流は低減される。上部電極界面に添加した試料３では、正或いは負の何れの電圧を印加しても洩れ電流は低減されることが看取される。 According to FIG. 1, sample 1 without dopant has a large leakage current, and sample 2 added to the lower electrode interface has a large change in leakage current when a positive voltage is applied to the upper electrode, but a negative voltage is applied. Sometimes the leakage current is reduced. It can be seen that in the sample 3 added to the upper electrode interface, the leakage current is reduced when either positive or negative voltage is applied.
前記したところから、上部電極界面に強誘電体の主成分を構成する陽イオンより価数の大きいイオンを添加することで、分極量を大きく維持したまま、洩れ電流を低減できることが理解されよう。 From the above, it will be understood that leakage current can be reduced while maintaining a large polarization amount by adding ions having a higher valence than the cation constituting the main component of the ferroelectric to the upper electrode interface.
図２乃至図５は本発明一実施例である半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。 FIG. 2 to FIG. 5 are side sectional views showing a main part of the semiconductor device in the main points of the process for explaining the process of manufacturing the semiconductor device according to one embodiment of the present invention. However, it will be explained.
図２参照
図２には、ゲート電極で代表される電界効果トランジスタＱ１、Ｑ２などが作り込まれたウエーハ２１を示してある。尚、２１Ａは絶縁膜、２１Ｂは導電プラグ、２２はウエーハ２１を覆う保護膜を表している。
See FIG. 2 FIG. 2 shows a
（１）
ドライエッチング法を適用することに依り、ウエーハ２１を覆う保護膜２２のエッチングを行って除去する。
(1)
By applying the dry etching method, the
図３参照
（２）
ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ＳｉＯ2 からなる絶縁膜２３を形成する。
See Fig. 3 (2)
By applying a CVD (Chemical Vapor Deposition) method, the
（３）
ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、絶縁膜２３の研磨を行って平坦化する。
(3)
The
（４）
スパッタリング法を適用することに依り、絶縁膜２３上に厚さ６０ｎｍのチタン膜２４及び厚さ２００ｎｍの白金膜２５を順に成膜する。
(4)
By applying the sputtering method, a
（５）
ＣＳＤ法を適用することに依り、白金膜２５上に強誘電体膜２６を形成する。具体的には、先ず、白金膜２５上に市販のＣＳＤ溶液であるＰｂＺｒ0.45Ｔｉ0.55Ｏ3 溶液をスピンコートし、温度３５０℃のホットプレート上に２分間載置して熱分解を行う。そして、このプロセスを２回繰り返す。
(5)
A
次いで、前記ＣＳＤ溶液を価数が大きい陽イオンとしてニオブ（Ｎｂ）を添加したＰｂＺｒ0.42Ｔｉ0.55Ｎｂ0.05Ｏ3 溶液に変更し、これをＰｂＺｒ0.45Ｔｉ0.55Ｏ3 膜上にスピンコートし、温度３５０℃のホットプレート上に２分間載置して熱分解を行う。 Next, the CSD solution is changed to a PbZr 0.42 Ti 0.55 Nb 0.05 O 3 solution to which niobium (Nb) is added as a cation having a large valence, and this is spin-coated on a PbZr 0.45 Ti 0.55 O 3 film at a temperature of 350 Place on a hot plate at 2 ° C. for 2 minutes for thermal decomposition.
次いで、温度６５０℃の酸素フロー中に於いて１０分の加熱を行って結晶化アニールする。この工程（５）を経ることで強誘電体膜２６が形成される。
Next, crystallization annealing is performed by heating for 10 minutes in an oxygen flow at a temperature of 650 ° C. Through this step (5), the
（６）
スパッタリング法を適用することに依り、厚さ１００ｎｍの酸化イリジウム膜２７を形成する。その後、温度６００℃の酸素フロー中で３０分のアニールを行うことで、強誘電体に生じたスパッタリングダメージを回復させる。
(6)
By applying a sputtering method, an iridium oxide film 27 having a thickness of 100 nm is formed. Thereafter, annealing damage is performed for 30 minutes in an oxygen flow at a temperature of 600 ° C., thereby recovering sputtering damage generated in the ferroelectric.
図４参照
（７）
リソグラフィ技術、及び、ドライエッチング法を適用することに依り、酸化イリジウム膜２７、強誘電体膜２６、白金膜２５、チタン膜２４のエッチングを行い、上部電極２７Ｅ、キャパシタ形状の強誘電体膜２６Ｃ、下部電極２４Ｅを形成して強誘電体キャパシタとする。
Refer to FIG. 4 (7)
By applying a lithography technique and a dry etching method, the iridium oxide film 27, the
（８）
ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる絶縁膜２８を形成する。絶縁膜２８は強誘電体キャパシタを埋め込むのに充分な厚さとする。
(8)
By applying the CVD method, an
図５参照
（９）
レジストプロセス及びドライエッチング法を適用することに依り、絶縁膜２８の所要位置にビアホールを形成し、次いで、そのビアホールを埋め且つ表面に展延する金属タングステン膜を形成する。
Refer to FIG. 5 (9)
By applying a resist process and a dry etching method, a via hole is formed at a required position of the
（１０）
ＣＭＰ法を適用することに依り、工程（９）で形成した金属タングステン膜の研磨を行って導電プラグ２９を形成する。
(10)
By applying the CMP method, the
（１１）
スパッタリング法、レジストプロセス、ドライエッチング法を適用することに依り、導電プラグ２９にコンタクトするアルミニウムからなる配線３０を形成して半導体装置を完成する。
(11)
By applying a sputtering method, a resist process, or a dry etching method, a
前記のようにして得られた半導体装置に於ける強誘電体キャパシタは、強誘電体膜２６Ｃと上部電極２７Ｅとの界面に於ける強誘電体膜２６側にＮｂからなる５価イオンが高濃度で存在し、Ｎｂ無添加、或いは、Ｎｂを強誘電体膜２６全体に添加した場合に比較して分極が大きく、そして、洩れ電流は少ないことが確認されている。
The ferroelectric capacitor in the semiconductor device obtained as described above has a high concentration of pentavalent ions made of Nb on the side of the
実施例２の工程は、実施例１の工程と対比すると、厚さ６０ｎｍのチタン膜２４を形成するまでは同じであるから説明を省略し、次の段階から説明する。
（１）
スパッタリング法を適用することに依り、チタン膜上に厚さ２００ｎｍのイリジウム膜を形成する。
The process of the second embodiment is the same as the process of the first embodiment until the
(1)
By applying the sputtering method, an iridium film having a thickness of 200 nm is formed on the titanium film.
（２）
ＭＯＣＶＤ法を適用することに依り、イリジウム膜上にＰｂＺｒ0.45Ｔｉ0.55Ｏ3 膜を成膜する。
(2)
A PbZr 0.45 Ti 0.55 O 3 film is formed on the iridium film by applying the MOCVD method.
次いで、ＭＯＣＶＤ法を適用することに依り、価数の大きい陽イオンとして厚さ１０ｎｍの酸化ニオブ膜を成膜する。尚、この場合の成膜方法としては、ＭＯＣＶＤ法をスパッタリング法に代替することもできる。 Next, a niobium oxide film having a thickness of 10 nm is formed as a cation having a large valence by applying the MOCVD method. In this case, as a film forming method, the MOCVD method can be replaced with a sputtering method.
次いで、熱処理を行って、酸化ニオブをＰＺＴ膜中に拡散する。尚、この工程（２）を経ることで強誘電体膜が形成される。 Next, heat treatment is performed to diffuse niobium oxide into the PZT film. A ferroelectric film is formed through this step (2).
（３）
スパッタリング法を適用することに依り、強誘電体膜上に厚さ１００ｎｍの酸化イリジウム膜を形成する。
(3)
By applying the sputtering method, an iridium oxide film having a thickness of 100 nm is formed on the ferroelectric film.
（４）
リソグラフィ技術、及び、ドライエッチング法を適用することに依り、酸化イリジウム膜、強誘電体膜、イリジウム膜、チタン膜のエッチングを行い、酸化イリジウムからなる上部電極、キャパシタ形状の強誘電体膜、イリジウム膜及びチタン膜からなる下部電極を形成して強誘電体キャパシタとする。
(4)
By applying lithography technology and dry etching method, iridium oxide film, ferroelectric film, iridium film, titanium film are etched, upper electrode made of iridium oxide, capacitor-shaped ferroelectric film, iridium A lower electrode made of a film and a titanium film is formed to form a ferroelectric capacitor.
（５）
ＣＶＤ法を適用することに依り、強誘電体キャパシタを埋めるＳｉＯ2 からなる絶縁膜を形成し、この後、実施例１と同様にして導電プラグ、配線などを形成して半導体装置を完成する。
(5)
By applying the CVD method, an insulating film made of SiO 2 filling the ferroelectric capacitor is formed, and thereafter, conductive plugs, wirings and the like are formed in the same manner as in Example 1 to complete the semiconductor device.
実施例２の半導体装置に於ける強誘電体キャパシタは、前記説明した実施例１と同様、強誘電体膜と上部電極との界面に於ける強誘電体膜側にＮｂからなる５価イオンが高濃度で存在し、Ｎｂ無添加、或いは、Ｎｂを強誘電体膜全体に添加した場合に比較して分極が大きく、そして、洩れ電流は少ないことを確認した。 In the ferroelectric capacitor in the semiconductor device of Example 2, pentavalent ions made of Nb are present on the ferroelectric film side at the interface between the ferroelectric film and the upper electrode, as in Example 1 described above. It was confirmed that there was a high concentration, the polarization was large, and the leakage current was small compared with the case where Nb was not added or Nb was added to the entire ferroelectric film.
実施例３を実施例１或いは２と対比すると、絶縁膜２３を形成して平坦化するまでの工程は同じであるから、次の段階から説明する。
（１）
スパッタリング法を適用することに依り、絶縁膜上に厚さ１０ｎｍのチタン膜、厚さ１５０ｎｍのイリジウム膜を順に形成する。
When the third embodiment is compared with the first or second embodiment, the process from the formation of the insulating
(1)
By applying the sputtering method, a titanium film having a thickness of 10 nm and an iridium film having a thickness of 150 nm are sequentially formed over the insulating film.
（２）
原料をＰｂ（ＤＰＭ）２、Ｚｒ（ＤＭＨＤ）４、Ｔｉ（Ｏｉ−Ｐｒ）２（ＤＰＭ）２、Ｎｂ（ＤＰＭ）４の各酢酸ブチル溶液を原料とする溶液気化ＭＯＣＶＤ法を適用することに依り、イリジウム膜上に強誘電体膜を形成する。
(2)
Depending on the application of the solution vaporization MOCVD method using butyl acetate solutions of Pb (DPM) 2, Zr (DMHD) 4, Ti (Oi-Pr) 2 (DPM) 2, and Nb (DPM) 4 as raw materials. A ferroelectric film is formed on the iridium film.
具体的に説明すると、プロセスチャンバ内に於いて、ウェーハを６２０℃に加熱しながら、厚さ１００ｎｍのＰｂＺｒ0.45Ｔｉ0.55Ｏ3 膜を成膜する。 More specifically, a PbZr 0.45 Ti 0.55 O 3 film having a thickness of 100 nm is formed while heating the wafer to 620 ° C. in the process chamber.
次いで、前記原料に２．５ａｔ％のＮｂイオンが含有されるように流量を調整しながらＰＺＴ原料とＮｂ原料をプロセスチャンバ内に送り込み、厚さ２０ｎｍのＮｂドープＰｂＺｒ0.45Ｔｉ0.55Ｏ3 膜を連続して成膜する。 Next, the PZT raw material and the Nb raw material are fed into the process chamber while adjusting the flow rate so that the raw material contains 2.5 at% Nb ions, and a 20 nm thick Nb-doped PbZr 0.45 Ti 0.55 O 3 film is continuously formed. To form a film.
（３）
スパッタリング法を適用することに依り、強誘電体膜上に厚さ１００ｎｍの酸化イリジウム膜を形成する。
(3)
By applying the sputtering method, an iridium oxide film having a thickness of 100 nm is formed on the ferroelectric film.
（４）
リソグラフィ技術、及び、ドライエッチング法を適用することに依り、酸化イリジウム膜、強誘電体膜、イリジウム膜、チタン膜のエッチングを行い、酸化イリジウムからなる上部電極、キャパシタ形状の強誘電体膜、イリジウム膜及びチタン膜からなる下部電極を形成して強誘電体キャパシタとする。
(4)
By applying lithography technology and dry etching method, iridium oxide film, ferroelectric film, iridium film, titanium film are etched, upper electrode made of iridium oxide, capacitor-shaped ferroelectric film, iridium A lower electrode made of a film and a titanium film is formed to form a ferroelectric capacitor.
（５）
ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる絶縁膜を形成し、この後、実施例１と同様にして導電プラグ、配線などを形成して強誘電体キャパシタをもつ半導体装置を完成する。
(5)
By applying the CVD method, an insulating film made of SiO 2 is formed, and thereafter, conductive plugs, wirings and the like are formed in the same manner as in Example 1 to complete a semiconductor device having a ferroelectric capacitor.
実施例３の半導体装置に於ける強誘電体キャパシタは、前記説明した実施例１或いは実施例２と同様、強誘電体膜と上部電極との界面に於ける強誘電体膜側にＮｂからなる５価イオンが高濃度で存在し、Ｎｂ無添加、或いは、Ｎｂを強誘電体膜全体に添加した場合に比較して分極が大きく、そして、洩れ電流は少ないことを確認した。 The ferroelectric capacitor in the semiconductor device of Example 3 is made of Nb on the ferroelectric film side at the interface between the ferroelectric film and the upper electrode, as in Example 1 or Example 2 described above. It was confirmed that pentavalent ions exist at a high concentration, Nb was not added, or Nb was added to the entire ferroelectric film, and the polarization was large and the leakage current was small.
図６は本発明に依り上部電極界面のＰＺＴ膜側にニオブイオンをドープした場合の厚さ方向に於ける各イオンの深さプロファイルを表す線図である。 FIG. 6 is a diagram showing the depth profile of each ion in the thickness direction when niobium ions are doped on the PZT film side of the upper electrode interface according to the present invention.
図について留意すべきことは、縦軸は２次イオン強度であって濃度ではないこと、各イオンで検出し易さが相違する為、各イオン間に定量性はないこと、例えば、化学式からは酸素イオンは鉛イオンの約３倍であるが強度は異なること、深さ方向はエッチングレートから算出しているので、ＰＺＴの膜厚から予想される界面（０．２４μｍ）と検出された界面深さとは必ずしも一致しないことである。また、深さゼロが上部電極との界面を示している。 It should be noted about the figure that the vertical axis is the secondary ion intensity and not the concentration, and because the ease of detection of each ion is different, there is no quantitativeness between each ion, for example, from the chemical formula The oxygen ion is about 3 times the lead ion, but the strength is different, and the depth direction is calculated from the etching rate, so the interface depth expected from the PZT film thickness (0.24 μm) and the detected interface depth Is not necessarily the same. A depth of zero indicates an interface with the upper electrode.
図からすると、上部電極界面、即ち、ＰＺＴ膜表面にニオブイオンが高濃度でドーピングされていることが看取できよう。 From the figure, it can be seen that the upper electrode interface, that is, the surface of the PZT film is doped with niobium ions at a high concentration.
本発明に於いては、前記説明した実施例を含め、多くの形態で実施することができ、以下、それを付記として例示する。 In the present invention, the present invention can be implemented in many forms including the above-described embodiment, which will be exemplified below as supplementary notes.
（付記１）
半導体基板上に二つの電極及び該二つの電極間に挟まれたＰｂＺｒ x Ｔｉ 1-x Ｏ 3 （０＜ｘ＜１）からなる強誘電体膜で構成された強誘電体キャパシタが形成された半導体装置に於いて、
該強誘電体キャパシタに於ける少なくとも一方の電極と該強誘電体膜との界面に於ける該強誘電体膜側にＮｂ ５＋ を該界面近傍から０．２μｍを超える深さに至るまで濃度が連続して漸減するように含有させてなること
を特徴とする強誘電体キャパシタをもつ半導体装置。
(Appendix 1)
PbZr sandwiched between two electrodes and the two electrodes on a
Concentration the interface Nb 5+ on in the ferroelectric film side of the ferroelectric capacitor at least one of the electrode and the ferroelectric film down to a depth of more than 0.2μm from the interface vicinity semiconductor equipment having a ferroelectric capacitor, wherein a continuously formed by incorporating to gradually decrease.
（付記２）
前記Ｎｂ ５＋ の最高濃度となる位置が、電極と強誘電体膜との界面に於ける強誘電体膜側に在ることを特徴とする付記１に記載の強誘電体キャパシタをもつ半導体装置。
(Appendix 2 )
Maximum concentration and a position of the Nb 5+ is a semiconductor equipment having a ferroelectric capacitor according to appendix 1, characterized in that located in at ferroelectric film side at the interface between the electrode and the ferroelectric film .
（付記３）
前記Ｎｂ ５＋ の濃度が主成分の全体に対して５ｍｏｌ％以下であること
を特徴とする付記１に記載の強誘電体キャパシタをもつ半導体装置。
(Appendix 3 )
The semiconductor device having a ferroelectric capacitor according to appendix 1, wherein the concentration of the Nb 5+ is less than 5 mol% relative to the total of the main component.
（付記４）
ＰｂＺｒ x Ｔｉ 1-x Ｏ 3 （０＜ｘ＜１）からなる強誘電体膜、酸化ニオブ膜、電極を順に形成し、
該強誘電体膜と該電極との界面に於ける該強誘電体膜側にＮｂ ５＋ を該界面近傍から０．２μｍを超える深さに至るまで濃度が連続して漸減するように含有させて強誘電体キャパシタを形成することを特徴とする強誘電体キャパシタをもつ半導体装置の製造方法。
(Appendix 4 )
A ferroelectric film composed of PbZr x Ti 1-x O 3 (0 <x <1), a niobium oxide film , and an electrode are formed in this order.
It is contained so that the concentration of Nb 5+ on in the ferroelectric film side at the interface between the ferroelectric film and the electrode up to a depth of more than 0.2μm from the interface vicinity is gradually reduced continuously A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising forming a ferroelectric capacitor .
（付記５）
前記強誘電体膜を形成する際、化学溶液堆積法、化学気相蒸着法、スパッタリング法から選択した方法を適用して成膜すること
を特徴とする付記４に記載の強誘電体キャパシタをもつ半導体装置の製造方法。
(Appendix 5 )
5. The ferroelectric capacitor according to
２１ ウェーハ
２１Ａ 絶縁膜
２１Ｂ 導電プラグ
２２ 保護膜
２３ 絶縁膜
２４ チタン膜
２４Ｅ 下部電極
２５ 白金膜
２５Ｅ 下部電極
２６ 強誘電体膜
２６Ｃ キャパシタ形状の強誘電体膜
２７ 酸化イリジウム膜
２７Ｅ 上部電極
２８ 絶縁膜
２９ 導電プラグ
３０ 配線
21
Claims (5)
該強誘電体キャパシタに於ける少なくとも一方の電極と該強誘電体膜との界面に於ける該強誘電体膜側にＮｂ ５＋ を該界面近傍から０．２μｍを超える深さに至るまで濃度が連続して漸減するように含有させてなること
を特徴とする強誘電体キャパシタをもつ半導体装置。 PbZr sandwiched between two electrodes and the two electrodes on a semiconductor substrate x Ti 1-x O 3 ( 0 <x <1) a ferroelectric capacitor composed of a ferroelectric film made of formed In semiconductor devices,
Concentration Nb 5+ to in ferroelectric film side at the interface between the ferroelectric capacitor at least one of the electrodes and the ferroelectric film from the interface vicinity until the 0.2μm ultra El depth A semiconductor device having a ferroelectric capacitor, characterized in that it is contained so as to gradually decrease.
を特徴とする請求項１に記載の強誘電体キャパシタをもつ半導体装置。 2. The semiconductor device having a ferroelectric capacitor according to claim 1 , wherein the interface is an interface between an upper electrode of the ferroelectric capacitor and the ferroelectric film.
を特徴とする請求項１または請求項２に記載の強誘電体キャパシタをもつ半導体装置。 The semiconductor device having a ferroelectric capacitor according to claim 1, wherein the electrode contains platinum or indium.
を特徴とする請求項１記載の強誘電体キャパシタをもつ半導体装置。 2. The ferroelectric capacitor according to claim 1, wherein the position where the highest concentration of Nb 5+ is present is on the ferroelectric film side at the interface between the electrode and the ferroelectric film. Semiconductor device.
該強誘電体膜と該電極との界面に於ける該強誘電体膜側にＮｂ ５＋ を該界面近傍から０．２μｍを超える深さに至るまで濃度が連続して漸減するように含有させて強誘電体キャパシタを形成することを特徴とする強誘電体キャパシタをもつ半導体装置の製造方法。 A ferroelectric film composed of PbZr x Ti 1-x O 3 (0 <x <1), a niobium oxide film , and an electrode are formed in this order.
It is contained as the ferroelectric film and the concentration Nb 5+ to in ferroelectric film side at the interface between the electrode from the interface vicinity until the 0.2μm ultra El depth is gradually reduced continuously A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising forming a ferroelectric capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004223051A JP5103706B2 (en) | 2004-07-30 | 2004-07-30 | Semiconductor device having ferroelectric capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004223051A JP5103706B2 (en) | 2004-07-30 | 2004-07-30 | Semiconductor device having ferroelectric capacitor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006041425A JP2006041425A (en) | 2006-02-09 |
| JP5103706B2 true JP5103706B2 (en) | 2012-12-19 |
Family
ID=35906057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004223051A Expired - Fee Related JP5103706B2 (en) | 2004-07-30 | 2004-07-30 | Semiconductor device having ferroelectric capacitor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5103706B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5126252B2 (en) * | 2010-03-08 | 2013-01-23 | セイコーエプソン株式会社 | Capacitor, ferroelectric memory device, actuator, and liquid jet head |
| JP6036460B2 (en) | 2013-03-26 | 2016-11-30 | 三菱マテリアル株式会社 | Method for forming PNbZT ferroelectric thin film |
| JP2015065430A (en) * | 2013-08-27 | 2015-04-09 | 三菱マテリアル株式会社 | PNbZT THIN FILM MANUFACTURING METHOD |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| KR100360468B1 (en) * | 1995-03-20 | 2003-01-24 | 삼성전자 주식회사 | manufacturing method of ferroelectric film, capacator adopting the film and menufacturing method of the capacator |
| JP3258899B2 (en) * | 1996-03-19 | 2002-02-18 | シャープ株式会社 | Ferroelectric thin film element, semiconductor device using the same, and method of manufacturing ferroelectric thin film element |
| JPH104181A (en) * | 1996-06-17 | 1998-01-06 | Sharp Corp | Ferroelectric element and semiconductor device |
| JP2002525876A (en) * | 1998-09-24 | 2002-08-13 | テルコーディア テクノロジーズ インコーポレイテッド | Ferroelectric thin film with low tetragonality |
| JP4578774B2 (en) * | 2003-01-08 | 2010-11-10 | 富士通株式会社 | Method for manufacturing ferroelectric capacitor |
-
2004
- 2004-07-30 JP JP2004223051A patent/JP5103706B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006041425A (en) | 2006-02-09 |
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