JP5089026B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents
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Description
本発明は、電流を発光素子に供給するための手段と発光素子とを、複数の各画素に有する発光装置に関する。 The present invention relates to a light emitting device having a light emitting element and means for supplying current to the light emitting element in each of a plurality of pixels.
発光装置の駆動方法の一つに、デジタルのビデオ信号が有する2値の電圧を用い、1フレーム期間中において画素が発光する長さを制御し、階調を表示する時間階調法がある。一般的に液晶などに比べて電界発光材料の応答速度は速いため、時間階調法により適していると言える。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素を発光または非発光の状態にする。上記構成により、1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。 One driving method of a light emitting device is a time gray scale method in which a gray scale is displayed by controlling a length of light emission of a pixel in one frame period using a binary voltage of a digital video signal. In general, it can be said that the time gray scale method is more suitable because the electroluminescent material has a higher response speed than liquid crystal. Specifically, when displaying by the time gray scale method, one frame period is divided into a plurality of subframe periods. Then, in accordance with the video signal, the pixels are caused to emit light or not in each subframe period. With the above structure, the total length of a period during which a pixel actually emits light during one frame period can be controlled by a video signal, and gradation can be displayed.
しかし時間階調法で表示を行なう場合、フレーム周波数によっては画素部に擬似輪郭が表示されてしまうという問題があった。擬似輪郭とは、時間階調法で中間階調を表示したときに度々視認される不自然な輪郭線であって、人間の視覚の特性によって生じる知覚輝度の変動が主な原因とされている。 However, when displaying by the time gray scale method, there is a problem that a pseudo contour is displayed in the pixel portion depending on the frame frequency. Pseudo contour is an unnatural contour line that is often seen when intermediate gray levels are displayed by the time gray scale method, and is mainly caused by fluctuations in perceived luminance caused by human visual characteristics. .
擬似輪郭には、動画を表示する際に生じる動画擬似輪郭と、静止画を表示する際に生じる静止画擬似輪郭とがある。動画擬似輪郭は、連続して出現するフレーム期間において、先のフレーム期間に含まれるサブフレーム期間と後のフレーム期間に含まれるサブフレーム期間とが、連続した1つのフレーム期間として人間の目に視認されてしまうことで発生する。つまり動画擬似輪郭とは、本来のフレーム期間で表示されるべき階調数とは異なる階調数が人間の目に認識されてしまうことで画素部に表示される、不自然な明るい線や暗い線に相当する。静止画擬似輪郭の発生のメカニズムも、動画擬似輪郭の場合と同様である。静止画擬似輪郭は、静止画を表示する場合に、階調数が互いに異なる領域の境界において人間の視点が左右上下に微妙に動いてしまうために、境界付近の画素にあたかも動画が表示されているように見えることで発生する。つまり静止画擬似輪郭とは、階調数が互いに異なる領域の境界付近の画素において動画擬似輪郭が発生することで、境界付近に揺れ動くように発生する、不自然な明るい線や暗い線に相当する。 The pseudo contour includes a moving image pseudo contour generated when a moving image is displayed and a still image pseudo contour generated when a still image is displayed. In a pseudo-contour, a subframe period included in a previous frame period and a subframe period included in a subsequent frame period are visually recognized by human eyes as a continuous frame period. It happens by being done. In other words, a moving image pseudo contour is an unnatural bright line or dark line that is displayed on the pixel portion when the number of gradations different from the number of gradations that should be displayed in the original frame period is recognized by the human eye. Corresponds to a line. The generation mechanism of the still image pseudo contour is the same as that of the moving image pseudo contour. When displaying a still image, a still image pseudo-contour shows that a moving image is displayed on the pixels near the boundary because the human viewpoint slightly moves left and right and up and down at the boundary between regions with different numbers of tones. Occurs by appearing to be. In other words, a still image pseudo-contour corresponds to an unnatural bright line or dark line that appears to move around the boundary by generating a moving picture pseudo-contour at a pixel near the boundary of an area having different gradation levels. .
上述した擬似輪郭を防止するには、フレーム周波数を高めたり、或いはサブフレーム期間をさらに複数に分割したりすることが、有効である。下記特許文献1には、サブフレーム期間を複数に分割し、画素が発光する期間、または画素が発光しない期間が連続して続くのを防ぐ技術について記載されている。 In order to prevent the above-described pseudo contour, it is effective to increase the frame frequency or further divide the subframe period into a plurality of parts. Japanese Patent Application Laid-Open No. 2004-228561 describes a technique for dividing a subframe period into a plurality of periods and preventing a period in which pixels emit light or a period in which pixels do not emit light from continuing continuously.
サブフレーム期間を複数に分割する場合、その分割数が多いほど擬似輪郭の発生をより確実に抑えることができる。しかし分割数が多いほど、分割されたサブフレーム期間の長さを短くする必要がある。またフレーム周波数を高める場合も同様に、各サブフレーム期間の長さを短くする必要がある。 When the subframe period is divided into a plurality of divisions, the generation of pseudo contours can be more reliably suppressed as the number of divisions increases. However, the greater the number of divisions, the shorter the length of the divided subframe period. Similarly, when increasing the frame frequency, it is necessary to shorten the length of each subframe period.
そしてアクティブマトリクス型の発光装置の場合、ビデオ信号は、サブフレーム期間或いは分割されたサブフレーム期間ごとに、全ての行の画素に入力しなくてはならない。よってサブフレーム期間或いは分割されたサブフレーム期間の長さが短くなってくると、画素部の全ての行にビデオ信号を入力し終える前に、次のサブフレーム期間または分割されたサブフレーム期間が開始されることになる。ところが、一般的なアクティブマトリクス型の発光装置は、通常、発光素子と、画素へのビデオ信号の入力を制御するトランジスタ(スイッチング用トランジスタ)と、該発光素子に供給する電流値を制御するトランジスタ(駆動用トランジスタ)とが各画素に設けられている。よって、画素部において2行以上の画素に、並行してビデオ信号を入力することはできない。 In the case of an active matrix light-emitting device, a video signal must be input to pixels in all rows in each subframe period or divided subframe period. Therefore, when the length of the subframe period or the divided subframe period is shortened, the next subframe period or the divided subframe period is changed before the video signal is completely input to all the rows of the pixel portion. Will be started. However, a general active matrix light-emitting device usually includes a light-emitting element, a transistor that controls input of a video signal to a pixel (switching transistor), and a transistor that controls a current value supplied to the light-emitting element ( Driving transistor) is provided in each pixel. Therefore, video signals cannot be input in parallel to pixels in two or more rows in the pixel portion.
そのため、サブフレーム期間または分割されたサブフレーム期間が短くなっても、次のサブフレーム期間または分割されたサブフレーム期間が開始される前に、画素部の全ての行にビデオ信号を入力し終えることができるように、駆動回路の駆動周波数を高める必要がある。しかし駆動回路の信頼性を考慮すると、むやみに駆動周波数を高めることは好ましくない。 Therefore, even when the subframe period or the divided subframe period is shortened, the video signal is completely input to all the rows of the pixel portion before the next subframe period or the divided subframe period is started. Therefore, it is necessary to increase the driving frequency of the driving circuit. However, considering the reliability of the drive circuit, it is not preferable to increase the drive frequency unnecessarily.
本発明は上述した問題に鑑み、駆動回路の駆動周波数を抑えつつ、フレーム周波数を高め、擬似輪郭の発生を抑えることができる発光装置の提案を課題とする。また本発明は、駆動回路の駆動周波数を抑えつつ、サブフレーム期間の分割数を増やし、擬似輪郭の発生を抑えることができる発光装置の提案を課題とする。 In view of the above-described problems, an object of the present invention is to propose a light-emitting device that can increase the frame frequency and suppress the generation of pseudo contours while suppressing the drive frequency of the drive circuit. Another object of the present invention is to propose a light emitting device that can suppress the generation of pseudo contours by suppressing the driving frequency of the driving circuit, increasing the number of divisions in the subframe period.
本発明者は、2行以上の画素に並行してビデオ信号を入力することが難しいのであれば、1行の画素に複数ビットのビデオ信号を並行して入力することで、サブフレーム期間或いは分割されたサブフレーム期間の長さを短くすることができるのではないかと考えた。 If it is difficult for the inventor to input video signals in parallel to two or more rows of pixels, the inventor can input a plurality of bits of video signals in parallel to one row of pixels, thereby subframe periods or divisions. We thought that it was possible to shorten the length of the subframe period.
そこで本発明では、複数ビットのビデオ信号を並行に画素に入力することができるように、該ビット数に合わせて、スイッチング用トランジスタと駆動用トランジスタとを各画素に設ける。そして実際に画素において表示を行なう際は、各ビットのビデオ信号を画素内で選択できるように、ビデオ信号を選択するためのトランジスタ(データ選択用トランジスタ)を、各画素に設ける。 Therefore, in the present invention, a switching transistor and a driving transistor are provided in each pixel according to the number of bits so that a plurality of bits of video signals can be input to the pixel in parallel. When the display is actually performed in the pixel, a transistor (data selection transistor) for selecting the video signal is provided in each pixel so that the video signal of each bit can be selected in the pixel.
本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するn個のスイッチング用トランジスタと、入力された前記ビデオ信号の電圧によりゲートとソース間の電圧(ゲート電圧)が制御されるn個の駆動用トランジスタと、前記n個の駆動用トランジスタのうち、一の駆動用トランジスタのドレイン電流の、前記発光素子への供給を制御する複数のデータ選択用トランジスタとを有する。 In the light-emitting device of the present invention, the voltage between the gate and the source (gate voltage) is controlled by the light-emitting element, the n switching transistors that control the input of the video signal to the pixel, and the voltage of the input video signal. And a plurality of data selection transistors for controlling the supply of drain current of one of the n driving transistors to the light emitting element.
なおデータ選択用トランジスタの数は、n個の駆動用トランジスタのうち、一の駆動用トランジスタのドレイン電流の、発光素子への供給を制御することができれば、いくつであっても良い。 Note that the number of data selection transistors may be any number as long as the supply of the drain current of one of the n driving transistors to the light emitting element can be controlled.
上記構成により、nビットのビデオ信号を並行して画素に入力することができる。そして本発明では、ビデオ信号を画素に入力した後、データ選択用トランジスタでビデオ信号を順に選択することで、各ビットのビデオ信号に従って、順に発光素子を発光または非発光の状態にすることができる。 With the above configuration, n-bit video signals can be input to the pixels in parallel. In the present invention, after the video signal is input to the pixel, the video signal is sequentially selected by the data selection transistor, so that the light emitting element can be sequentially turned on or off according to the video signal of each bit. .
なお本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはOLED(Organic Light Emitting Diode)や、FED(Field Emission Display)に用いられているMIM型の電子源素子(電子放出素子)等が含まれる。 Note that in this specification, a light-emitting element includes an element whose luminance is controlled by current or voltage, specifically, an OLED (Organic Light Emitting Diode) or a FED (Field Emission Display). MIM type electron source elements (electron emitting elements) and the like are included.
発光素子の1つであるOLED(Organic Light Emitting Diode)は、電場を加えることで発生するルミネッセンス(Electroluminescence)が得られる電界発光材料を含む層(以下、電界発光層と記す)と、陽極と、陰極とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。 An OLED (Organic Light Emitting Diode), which is one of the light emitting elements, includes a layer (hereinafter referred to as an electroluminescent layer) containing an electroluminescent material from which luminescence generated by applying an electric field is obtained, an anode, And a cathode. The electroluminescent layer is provided between the anode and the cathode, and is composed of a single layer or a plurality of layers. In some cases, these layers contain an inorganic compound. Luminescence in the electroluminescent layer includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state.
本明細書では、陽極と陰極の2つの電極のうち、駆動用トランジスタによって電位を制御することができる一方の電極を第1の電極、他方の電極を第2の電極とする。 In this specification, of the two electrodes of the anode and the cathode, one electrode whose potential can be controlled by the driving transistor is a first electrode, and the other electrode is a second electrode.
また発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関する。 The light-emitting device includes a panel in which the light-emitting element is sealed, and a module in which an IC including a controller or the like is mounted on the panel. Furthermore, the present invention relates to an element substrate corresponding to one mode before the light emitting element is completed in the process of manufacturing the light emitting device.
具体的に素子基板は、発光素子の第1の電極のみが形成された状態であっても良いし、第1の電極となる導電膜を成膜した後であって、パターニングして第1の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。 Specifically, the element substrate may be in a state where only the first electrode of the light-emitting element is formed, or after the conductive film to be the first electrode is formed and patterned to form the first electrode The state before the electrode is formed may be used, and all forms are applicable.
なお本発明の発光装置において用いられるトランジスタとして、多結晶半導体、微結晶半導体(セミアモルファス半導体を含む)、アモルファス半導体を用いた薄膜トランジスタを用いることができるが、本発明の発光装置に用いられるトランジスタは薄膜トランジスタに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良いし、SOIを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲートを有するマルチゲート構造であっても良い。 Note that as a transistor used in the light-emitting device of the present invention, a polycrystalline semiconductor, a microcrystalline semiconductor (including a semi-amorphous semiconductor), or a thin film transistor using an amorphous semiconductor can be used. It is not limited to a thin film transistor. A transistor formed using single crystal silicon or a transistor using SOI may be used. Further, a transistor using an organic semiconductor or a transistor using carbon nanotubes may be used. In addition, the transistor provided in the pixel of the light-emitting device of the present invention may have a single gate structure, a double gate structure, or a multi-gate structure having more gates.
セミアモルファス半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜20nmとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが520cm-1よりも低波数側にシフトしており、またX線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また、未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体(SAS)と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。 A semi-amorphous semiconductor is a film containing a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal). This semi-amorphous semiconductor is a semiconductor having a third state which is stable in terms of free energy, and is a crystalline one having a short-range order and having a lattice strain, and having a grain size of 0.5 to 20 nm. It can be dispersed in a single crystal semiconductor. The semi-amorphous semiconductor has its Raman spectrum shifted to a lower wavenumber than 520 cm −1 , and diffraction peaks of (111) and (220), which are considered to be derived from the Si crystal lattice in X-ray diffraction, are observed. . Further, hydrogen or halogen is contained at least 1 atomic% or more as a neutralizing agent for dangling bonds. Here, for convenience, such a semiconductor is referred to as a semi-amorphous semiconductor (SAS). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a good semi-amorphous semiconductor can be obtained.
本発明は上記構成により、画素部において各行に複数ビットのビデオ信号を並行して入力することができ、なおかつ入力された複数ビットのビデオ信号を順に選択し、表示を行なうことができる。よって、画素部の全ての行にビデオ信号を入力するまでの期間よりも、サブフレーム期間或いは分割されたサブフレーム期間の長さを短くしても、画素部において2行以上の画素に並行してビデオ信号を入力する必要はなく、また駆動回路の駆動周波数も無理に高くする必要はない。 With the above configuration, the present invention can input a plurality of bits of video signals in parallel to each row in the pixel portion, and can sequentially select and display the input plurality of bits of video signals. Therefore, even if the length of the subframe period or the divided subframe period is shorter than the period until the video signal is input to all the rows in the pixel portion, the pixel portion is parallel to two or more rows of pixels. Therefore, it is not necessary to input a video signal, and it is not necessary to forcibly increase the driving frequency of the driving circuit.
よって本発明の発光装置では、駆動回路の駆動周波数を抑えつつ、フレーム周波数を高め、擬似輪郭の発生を抑えることができる。また本発明の発光装置では、駆動回路の駆動周波数を抑えつつ、サブフレーム期間の分割数を増やし、擬似輪郭の発生を抑えることができる。 Therefore, in the light emitting device of the present invention, it is possible to increase the frame frequency and suppress the generation of the pseudo contour while suppressing the drive frequency of the drive circuit. In the light-emitting device of the present invention, the number of divisions in the subframe period can be increased while suppressing the drive frequency of the drive circuit, and the occurrence of pseudo contour can be suppressed.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するn個のスイッチング用トランジスタと、入力されたビデオ信号の電圧によりゲートとソース間の電圧(ゲート電圧)が制御されるn個の駆動用トランジスタと、n個の駆動用トランジスタのうち、一の駆動用トランジスタのドレイン電流の、発光素子への供給を制御する複数のデータ選択用トランジスタとを有する。 In the light-emitting device of the present invention, the voltage between the gate and the source (gate voltage) is controlled by the light-emitting element, n switching transistors for controlling the input of the video signal to the pixel, and the voltage of the input video signal. N drive transistors, and a plurality of data selection transistors for controlling the supply of drain current of one of the n drive transistors to the light emitting element.
図1に、n=2の場合を例に挙げ、本発明の発光装置が有する画素の一形態を、回路図で示す。図1に示す画素は、発光素子101、第1のスイッチング用トランジスタ102(1)、第2のスイッチング用トランジスタ102(2)、第1の駆動用トランジスタ103(1)、第2の駆動用トランジスタ103(2)、第1のデータ選択用トランジスタ104(1)、第2のデータ選択用トランジスタ104(2)、第1の容量素子106(1)、第2の容量素子106(2)を有している。
FIG. 1 is a circuit diagram illustrating one mode of a pixel included in the light-emitting device of the present invention, taking the case of n = 2 as an example. 1 includes a light-emitting
発光素子101は陽極と、陰極と、陽極と陰極の間に設けられた電界発光層とを有している。陽極と陰極は、いずれか一方を第1の電極、他方を第2の電極として用いる。
The light-emitting
そして、第1のスイッチング用トランジスタ102(1)及び第2のスイッチング用トランジスタ102(2)は、そのゲートが走査線G1〜Gyの一つであるGj(j=1〜y)に、全て接続されている。第1のスイッチング用トランジスタ102(1)のソースとドレインは、いずれか一方が第1の信号線S(1)1〜S(1)xの一つであるS(1)i(i=1〜x)に接続され、他方が第1の駆動用トランジスタ103(1)のゲートに接続されている。第2のスイッチング用トランジスタ102(2)のソースとドレインは、いずれか一方が第2の信号線S(2)1〜S(2)xの一つであるS(2)i(i=1〜x)に接続され、他方が第2の駆動用トランジスタ103(2)のゲートに接続されている。 The gates of the first switching transistor 102 (1) and the second switching transistor 102 (2) are all connected to Gj (j = 1 to y), which is one of the scanning lines G1 to Gy. Has been. One of the source and drain of the first switching transistor 102 (1) is one of the first signal lines S (1) 1 to S (1) x, and S (1) i (i = 1) To x), and the other is connected to the gate of the first driving transistor 103 (1). One of the source and drain of the second switching transistor 102 (2) is one of the second signal lines S (2) 1 to S (2) x. S (2) i (i = 1) To x), and the other is connected to the gate of the second driving transistor 103 (2).
また第1の駆動用トランジスタ103(1)と第1のデータ選択用トランジスタ104(1)は、電源線V1〜Vxの一つであるVi(i=1〜x)から供給される電流が、第1の駆動用トランジスタ103(1)及び第1のデータ選択用トランジスタ104(1)のドレイン電流として発光素子101に供給されるように、電源線Vi、発光素子101と接続されている。
Further, the first driving transistor 103 (1) and the first data selection transistor 104 (1) have a current supplied from Vi (i = 1 to x) which is one of the power supply lines V1 to Vx, The power source line Vi and the
具体的に図1では、第1の駆動用トランジスタ103(1)のソースが電源線Viに、第1の駆動用トランジスタ103(1)のドレインが第1のデータ選択用トランジスタ104(1)のソースに接続されている。また第1のデータ選択用トランジスタ104(1)のドレインが、発光素子101の第1の電極に接続されている。
Specifically, in FIG. 1, the source of the first driving transistor 103 (1) is the power supply line Vi, and the drain of the first driving transistor 103 (1) is the first data selection transistor 104 (1). Connected to the source. The drain of the first data selection transistor 104 (1) is connected to the first electrode of the
また第2の駆動用トランジスタ103(2)と第2のデータ選択用トランジスタ104(2)は、電源線V1〜Vxの一つであるVi(i=1〜x)から供給される電流が、第2の駆動用トランジスタ103(2)及び第2のデータ選択用トランジスタ104(2)のドレイン電流として発光素子101に供給されるように、電源線Vi、発光素子101と接続されている。
In addition, the second driving transistor 103 (2) and the second data selection transistor 104 (2) have a current supplied from Vi (i = 1 to x) which is one of the power supply lines V1 to Vx, The power source line Vi and the
具体的に図1では、第2の駆動用トランジスタ103(2)のソースが電源線Viに、第2の駆動用トランジスタ103(2)のドレインが第2のデータ選択用トランジスタ104(2)のソースに接続されている。また第2のデータ選択用トランジスタ104(2)のドレインが、発光素子101の第1の電極に接続されている。
Specifically, in FIG. 1, the source of the second driving transistor 103 (2) is the power source line Vi, and the drain of the second driving transistor 103 (2) is the second data selection transistor 104 (2). Connected to the source. The drain of the second data selection transistor 104 (2) is connected to the first electrode of the
また第1のデータ選択用トランジスタ104(1)及び第1のデータ選択用トランジスタ104(2)のゲートは、選択線D1〜Dyの一つである選択線Dj(j=1〜y)に接続されている。 The gates of the first data selection transistor 104 (1) and the first data selection transistor 104 (2) are connected to a selection line Dj (j = 1 to y) which is one of the selection lines D1 to Dy. Has been.
なお第1の容量素子106(1)と第2の容量素子106(2)は、必ずしも設ける必要はない。図1では、第1の容量素子106(1)が有する2つの電極は、一方が第1の駆動用トランジスタ103(1)のゲートに、他方が電源線Viに接続されている。また第2の容量素子106(2)が有する2つの電極は、一方が第2の駆動用トランジスタ103(2)のゲートに、他方が電源線Viに接続されている。 Note that the first capacitor 106 (1) and the second capacitor 106 (2) are not necessarily provided. In FIG. 1, one of the two electrodes of the first capacitor 106 (1) is connected to the gate of the first driving transistor 103 (1) and the other is connected to the power supply line Vi. One of two electrodes of the second capacitor 106 (2) is connected to the gate of the second driving transistor 103 (2) and the other is connected to the power supply line Vi.
電源線Vi(i=1〜x)と、発光素子101の第2の電極との間には、電源線Viと発光素子101の第2の電極とが電気的に接続されると、発光素子101に順方向バイアスの電流が供給される程度の電圧が印加されている。
When the power supply line Vi and the second electrode of the
なお図1では、第1のデータ選択用トランジスタ104(1)と電源線Viの間に、第1の駆動用トランジスタ103(1)が接続されている例を示しているが本発明はこの構成に限定されない。また図1では、第2のデータ選択用トランジスタ104(2)と電源線Viの間に、第2の駆動用トランジスタ103(2)が接続されている例を示しているが本発明はこの構成に限定されない。図7に示すように、第1の駆動用トランジスタ103(1)と電源線Viの間に、第1のデータ選択用トランジスタ104(1)が接続されていても良い。また図7に示すように、第2の駆動用トランジスタ103(2)と電源線Viの間に、第2のデータ選択用トランジスタ104(2)が接続されていても良い。 Although FIG. 1 shows an example in which the first driving transistor 103 (1) is connected between the first data selection transistor 104 (1) and the power supply line Vi, the present invention has this configuration. It is not limited to. FIG. 1 shows an example in which the second driving transistor 103 (2) is connected between the second data selection transistor 104 (2) and the power supply line Vi, but the present invention has this configuration. It is not limited to. As shown in FIG. 7, the first data selection transistor 104 (1) may be connected between the first driving transistor 103 (1) and the power supply line Vi. As shown in FIG. 7, the second data selection transistor 104 (2) may be connected between the second driving transistor 103 (2) and the power supply line Vi.
また図1では、画素が、第1のデータ選択用トランジスタ104(1)と第2のデータ選択用トランジスタ104(2)を有する例を示しているが、図1においてデータ選択用トランジスタの数は2個に限定されない。データ選択用トランジスタは、n個以上画素に設けられていれば良い。 1 illustrates an example in which a pixel includes a first data selection transistor 104 (1) and a second data selection transistor 104 (2). In FIG. 1, the number of data selection transistors is It is not limited to two. The data selection transistors may be provided in n or more pixels.
また図1では、第1のデータ選択用トランジスタ104(1)がpチャネル型、第2のデータ選択用トランジスタ104(2)がnチャネル型である例を示しているが、本発明はこの構成に限定されない。図1のように、一つの選択線Djに第1のデータ選択用トランジスタ104(1)と第2のデータ選択用トランジスタ104(2)のゲートが接続されている場合、第1のデータ選択用トランジスタ104(1)と第2のデータ選択用トランジスタ104(2)の極性は、互いに異なっていれば良い。よって図1では、第1のデータ選択用トランジスタ104(1)がnチャネル型の場合、第2のデータ選択用トランジスタ104(2)がpチャネル型であっても良い。 FIG. 1 shows an example in which the first data selection transistor 104 (1) is a p-channel type, and the second data selection transistor 104 (2) is an n-channel type. It is not limited to. As shown in FIG. 1, when the gates of the first data selection transistor 104 (1) and the second data selection transistor 104 (2) are connected to one selection line Dj, the first data selection transistor The polarities of the transistor 104 (1) and the second data selection transistor 104 (2) may be different from each other. Therefore, in FIG. 1, when the first data selection transistor 104 (1) is an n-channel type, the second data selection transistor 104 (2) may be a p-channel type.
また本発明では、図1に示すように、複数のデータ選択用トランジスタのゲートが、全て1つの選択線に接続されているとは限らない。図8に示すように、第1のデータ選択用トランジスタ104(1)のゲートと、第2のデータ選択用トランジスタ104(2)のゲートが、互いに異なる第1の選択線D(1)j、第2の選択線D(2)jにそれぞれ接続されている場合、第1のデータ選択用トランジスタ104(1)と第2のデータ選択用トランジスタ104(2)の極性は、同じであっても異なっていてもどちらでも良い。 In the present invention, as shown in FIG. 1, the gates of the plurality of data selection transistors are not necessarily connected to one selection line. As shown in FIG. 8, the first selection line D (1) j, where the gate of the first data selection transistor 104 (1) and the gate of the second data selection transistor 104 (2) are different from each other, When connected to the second selection line D (2) j, the first data selection transistor 104 (1) and the second data selection transistor 104 (2) have the same polarity. Either may be different.
また図1では、第1のスイッチング用トランジスタ102(1)及び第2のスイッチング用トランジスタ102(2)が、全てnチャネル型である場合を例示しているが、本発明はこの構成に限定されない。第1のスイッチング用トランジスタ102(1)と、第2のスイッチング用トランジスタ102(2)とは、その極性が同じであれば良い。よって第1のスイッチング用トランジスタ102(1)及び第2のスイッチング用トランジスタ102(2)は、全てpチャネル型であっても良い。ただし、画素が有する複数のスイッチング用トランジスタのゲートが、互いに異なる走査線に接続されている場合、全てのスイッチング用トランジスタの極性が同じでなくとも良い。 Further, FIG. 1 illustrates the case where the first switching transistor 102 (1) and the second switching transistor 102 (2) are all n-channel type, but the present invention is not limited to this structure. . The first switching transistor 102 (1) and the second switching transistor 102 (2) may have the same polarity. Therefore, the first switching transistor 102 (1) and the second switching transistor 102 (2) may all be p-channel type. However, when the gates of the plurality of switching transistors included in the pixel are connected to different scanning lines, the polarity of all the switching transistors may not be the same.
また図1では、第1の駆動用トランジスタ103(1)及び第2の駆動用トランジスタ103(2)が、pチャネル型である場合を示しているが、本発明はこの構成に限定されない。第1の駆動用トランジスタ103(1)及び第2の駆動用トランジスタ103(2)は、nチャネル型であっても良い。ただし、第1の駆動用トランジスタ103(1)及び第2の駆動用トランジスタ103(2)がpチャネル型である場合、発光素子101が有する第1の電極が陽極、第2の電極が陰極である方が望ましい。また逆に、第1の駆動用トランジスタ103(1)及び第2の駆動用トランジスタ103(2)がnチャネル型である場合、発光素子101が有する第1の電極が陰極、第2の電極が陽極である方が望ましい。
1 illustrates the case where the first driving transistor 103 (1) and the second driving transistor 103 (2) are p-channel transistors, the present invention is not limited to this structure. The first driving transistor 103 (1) and the second driving transistor 103 (2) may be an n-channel type. Note that in the case where the first driver transistor 103 (1) and the second driver transistor 103 (2) are p-channel transistors, the first electrode included in the light-emitting
次に、図1に示した画素の動作について説明する。本発明の発光装置は、1フレーム期間を複数のサブフレーム期間に分割して動作する。また本発明の発光装置は、一つのサブフレーム期間をさらに複数に分割して動作しても良い。n個の連続するサブフレーム期間或いは分割されたサブフレーム期間に注目すると、画素の動作は、書き込み期間と保持期間に分けて説明することができる。 Next, the operation of the pixel shown in FIG. 1 will be described. The light emitting device of the present invention operates by dividing one frame period into a plurality of subframe periods. In addition, the light emitting device of the present invention may operate by dividing one subframe period into a plurality of parts. When attention is paid to n consecutive subframe periods or divided subframe periods, the operation of the pixel can be described by being divided into a writing period and a holding period.
図2(A)に、書き込み期間における画素の動作を示す。なお、図2、図3では、画素の動作を分かり易くするために、第1のスイッチング用トランジスタ102(1)と、第2のスイッチング用トランジスタ102(2)と、第1のデータ選択用トランジスタ104(1)と、第2のデータ選択用トランジスタ104(2)とを、単にスイッチとして示す。 FIG. 2A illustrates the operation of the pixel in the writing period. 2 and 3, in order to make the operation of the pixel easy to understand, the first switching transistor 102 (1), the second switching transistor 102 (2), and the first data selection transistor are used. 104 (1) and the second data selection transistor 104 (2) are simply shown as switches.
書き込み期間では、走査線G1〜Gyが順に選択される。走査線Gjが選択されると、走査線Gj(j=1〜y)にゲートが接続されている第1のスイッチング用トランジスタ102(1)と第2のスイッチング用トランジスタ102(2)が、全てオンになる。そして、第1の信号線S(1)i(i=1〜x)に入力されたビデオ信号が、第1のスイッチング用トランジスタ102(1)がオンになることで、第1の駆動用トランジスタ103(1)のゲートに入力される。また、第2の信号線S(2)i(i=1〜x)に入力されたビデオ信号が、第2のスイッチング用トランジスタ102(2)がオンになることで、第2の駆動用トランジスタ103(2)のゲートに入力される。 In the writing period, the scanning lines G1 to Gy are selected in order. When the scanning line Gj is selected, all of the first switching transistor 102 (1) and the second switching transistor 102 (2) whose gates are connected to the scanning line Gj (j = 1 to y) Turn on. Then, the video signal input to the first signal line S (1) i (i = 1 to x) is turned on by the first switching transistor 102 (1), so that the first driving transistor is turned on. 103 (1). In addition, the video signal input to the second signal line S (2) i (i = 1 to x) is turned on by the second switching transistor 102 (2), so that the second driving transistor 103 (2).
なお本発明では、第1の信号線S(1)iに入力されるビデオ信号と、第2の信号線S(2)iに入力されるビデオ信号とを、異なるビットにすることができる。図2(A)では、例えば、第1の信号線S(1)iにkビット目のビデオ信号を入力し、第2の信号線S(2)iにtビット目のビデオ信号を入力したと仮定する。 In the present invention, the video signal input to the first signal line S (1) i and the video signal input to the second signal line S (2) i can be set to different bits. In FIG. 2A, for example, a k-bit video signal is input to the first signal line S (1) i, and a t-bit video signal is input to the second signal line S (2) i. Assume that
また書き込み期間では、複数のデータ選択用トランジスタのいずれか1つのみがオンになるような信号が、選択線D1〜Dyに順に入力される。具体的に図2(A)では、選択線Dj(j=1〜y)に入力される信号によって、第1のデータ選択用トランジスタ104(1)がオンになり、第2のデータ選択用トランジスタ104(2)がオフになる。 In the writing period, a signal that turns on only one of the plurality of data selection transistors is sequentially input to the selection lines D1 to Dy. Specifically, in FIG. 2A, the first data selection transistor 104 (1) is turned on by a signal input to the selection line Dj (j = 1 to y), and the second data selection transistor is turned on. 104 (2) is turned off.
そして、kビット目のビデオ信号の電圧に従い第1の駆動用トランジスタ103(1)がオンになると、電源線Viと、発光素子101の第1の電極とが電気的に接続されるため、発光素子101に順方向バイアスの電流が供給される。発光素子101に供給される電流は、第1の駆動用トランジスタ103(1)のドレイン電流と、発光素子101の電圧電流特性によって決まる。そして発光素子101は、供給される電流に見合った高さの輝度で発光する。逆にkビット目のビデオ信号の電圧に従い第1の駆動用トランジスタ103(1)がオフになると、発光素子101への電流の供給は停止し、発光素子101は非発光の状態となる。
When the first driving transistor 103 (1) is turned on in accordance with the voltage of the video signal of the k-th bit, the power line Vi and the first electrode of the light-emitting
書き込み期間が終了すると、次に保持期間が開始される。n個のサブフレーム期間或いは分割されたサブフレーム期間中に、保持期間はn個設けられている。よってn=2の場合、第1の保持期間と第2の保持期間とが出現することになる。図2(B)に、まず第1の保持期間における画素の動作を示す。 When the writing period ends, the holding period starts next. During the n subframe periods or divided subframe periods, n holding periods are provided. Therefore, when n = 2, the first holding period and the second holding period appear. FIG. 2B shows operation of the pixel in the first holding period.
全ての保持期間では、走査線Gj(j=1〜y)の選択が終了し、第1のスイッチング用トランジスタ102(1)と第2のスイッチング用トランジスタ102(2)が、全てオフになる。そして、書き込み期間において画素に入力されたビデオ信号の電圧は、保持期間においても第1の容量素子106(1)、第2の容量素子106(2)によって保持されている。 In all the holding periods, the selection of the scanning line Gj (j = 1 to y) is completed, and the first switching transistor 102 (1) and the second switching transistor 102 (2) are all turned off. The voltage of the video signal input to the pixel in the writing period is held by the first capacitor element 106 (1) and the second capacitor element 106 (2) in the holding period.
そして第1の保持期間では、選択線Dj(j=1〜y)に入力される信号によって、第1のデータ選択用トランジスタ104(1)はオン、第2のデータ選択用トランジスタ104(2)はオフの状態を維持する。よって、書き込み期間において第1の駆動用トランジスタ103(1)がオンであった場合、第1の保持期間においても第1の駆動用トランジスタ103(1)はオンのままなので、発光素子101は発光の状態を維持する。逆に、書き込み期間において第1の駆動用トランジスタ103(1)がオフであった場合、第1の保持期間においても第1の駆動用トランジスタ103(1)はオフのままなので、発光素子101は非発光の状態を維持する。
In the first holding period, the first data selection transistor 104 (1) is turned on by the signal input to the selection line Dj (j = 1 to y), and the second data selection transistor 104 (2). Remains off. Therefore, when the first driver transistor 103 (1) is on in the writing period, the light-emitting
また図3に、第2の保持期間における画素の動作を示す。第2の保持期間では、選択線Dj(j=1〜y)に入力される信号によって、第1の保持期間とは異なる一つのデータ選択用トランジスタのみがオンになる。具体的に図3では、第1のデータ選択用トランジスタ104(1)はオフ、第2のデータ選択用トランジスタ104(2)はオンとなる。 FIG. 3 shows the operation of the pixel in the second holding period. In the second holding period, only one data selection transistor different from that in the first holding period is turned on by a signal input to the selection line Dj (j = 1 to y). Specifically, in FIG. 3, the first data selection transistor 104 (1) is turned off and the second data selection transistor 104 (2) is turned on.
そして、sビット目のビデオ信号の電圧に従い第2の駆動用トランジスタ103(2)がオンになっていると、電源線Viと、発光素子101の第1の電極とが電気的に接続されるため、発光素子101に順方向バイアスの電流が供給される。発光素子101に供給される電流は、第2の駆動用トランジスタ103(2)のドレイン電流と、発光素子101の電圧電流特性によって決まる。そして発光素子101は、供給される電流に見合った高さの輝度で発光する。逆にsビット目のビデオ信号の電圧に従い第2の駆動用トランジスタ103(2)がオフになっていると、発光素子101への電流の供給は停止し、発光素子101は非発光の状態となる。
When the second driving transistor 103 (2) is turned on in accordance with the voltage of the video signal of the s-th bit, the power supply line Vi and the first electrode of the
上述した一連の動作により、n個のサブフレーム期間或いは分割されたサブフレーム期間を連続して出現させることができる。具体的に図2、図3の場合、書き込み期間と第1の保持期間とが、kビットのビデオ信号に対応するサブフレーム期間或いは分割されたサブフレーム期間に相当する。また第2の保持期間が、sビットのビデオ信号に対応するサブフレーム期間或いは分割されたサブフレーム期間に相当する。 With the above-described series of operations, n subframe periods or divided subframe periods can appear continuously. Specifically, in FIGS. 2 and 3, the writing period and the first holding period correspond to a subframe period corresponding to a k-bit video signal or a divided subframe period. The second holding period corresponds to a subframe period corresponding to an s-bit video signal or a divided subframe period.
そして、1フレーム期間内における全てのサブフレーム期間或いは分割されたサブフレーム期間が出現すると、階調を有する画像を表示することができる。階調数は、1フレーム期間内において、発光素子が発光しているサブフレーム期間或いは分割されたサブフレーム期間の、トータルの時間を制御することで、決めることができる。 When all the subframe periods or divided subframe periods within one frame period appear, an image having a gradation can be displayed. The number of gradations can be determined by controlling the total time of the subframe period in which the light emitting element emits light or the divided subframe period within one frame period.
なお上記動作では、発光素子101の発光がビデオ信号に従って制御されているが、本発明ではこの構成に限定されない。例えば、ビデオ信号に依らず、発光素子101への電流の供給を停止し、全ての発光素子101を強制的に非発光の状態にする、非表示期間を設けても良い。
In the above operation, the light emission of the
非表示期間は、書き込み期間において、駆動用トランジスタを強制的にオフするような信号を、ビデオ信号の代わりに信号線に入力し、対応する保持期間において発光素子を強制的に非発光状態にすれば良い。具体的に非表示期間では、第1の駆動用トランジスタ103(1)または第2の駆動用トランジスタ103(2)をオフにするような信号(blank)を、書き込み期間において、第1の信号線S(1)iまたは、第2の信号線S(2)iに入力する。上記構成により、第1の保持期間または第2の保持期間において、強制的に発光素子101を非発光の状態にすることができる。
In the non-display period, a signal for forcibly turning off the driving transistor is input to the signal line instead of the video signal in the writing period, and the light-emitting element is forcibly set in the non-light-emitting state in the corresponding holding period. It ’s fine. Specifically, in the non-display period, a signal (blank) that turns off the first driving transistor 103 (1) or the second driving transistor 103 (2) is supplied to the first signal line in the writing period. The signal is input to S (1) i or the second signal line S (2) i. With the above structure, the light-emitting
なお非表示期間は必ずしも設ける必要はない。しかし、順に出現するn個のサブフレーム期間或いは分割されたサブフレーム期間のトータルの長さが、画素部の全ての行にビデオ信号を入力するまでの期間よりも短い場合に、非表示期間を設ける必要が生じる。非表示期間を設けることで、画素部において2行以上の画素に並行してビデオ信号を入力する必要がなくなる。 Note that the non-display period is not necessarily provided. However, if the total length of n subframe periods or divided subframe periods that appear in order is shorter than the period until video signals are input to all rows of the pixel portion, the non-display period is It is necessary to provide it. By providing the non-display period, it is not necessary to input a video signal in parallel to two or more rows of pixels in the pixel portion.
なお従来では、サブフレーム期間或いは分割されたサブフレーム期間の各々の長さが、画素部の全ての行にビデオ信号を入力するまでの期間よりも短い場合に、非表示期間を設ける必要が生じていた。よって、駆動周波数が同じであっても、本発明では従来の場合よりも、1フレーム期間に出現する非表示期間のトータルの長さを極力短くすることができると言える。従って、デューティー比を高めることができるので、画素部に表示される画像のコントラストを高めることができる。 Conventionally, it is necessary to provide a non-display period when the length of each subframe period or divided subframe period is shorter than the period until video signals are input to all rows of the pixel portion. It was. Therefore, even if the drive frequency is the same, it can be said that the total length of the non-display period that appears in one frame period can be reduced as much as possible in the present invention, compared to the conventional case. Accordingly, since the duty ratio can be increased, the contrast of the image displayed on the pixel portion can be increased.
図4に、図1に示した画素を用いて6ビットの階調を表示する場合の、タイミングチャートを示す。図4では、1フレーム期間に出現するサブフレーム期間或いは分割されたサブフレーム期間(SF1〜SF6)の長さを横軸に示しており、縦軸は走査線の選択順を示している。6ビットのビデオ信号で64階調を表示する場合、サブフレーム期間は少なくとも6つ必要である。そして階調数を線形に変化させる場合は、6つのサブフレーム期間(SF1〜SF6)の長さの比を、25:24:23:22:21:20とする。 FIG. 4 shows a timing chart in the case of displaying 6-bit gradation using the pixel shown in FIG. In FIG. 4, the horizontal axis indicates the length of a subframe period that appears in one frame period or divided subframe periods (SF 1 to SF 6 ), and the vertical axis indicates the scanning line selection order. . When displaying 64 gradations with a 6-bit video signal, at least six subframe periods are required. When the number of gradations is changed linearly, the ratio of the lengths of the six subframe periods (SF 1 to SF 6 ) is 2 5 : 2 4 : 2 3 : 2 2 : 2 1 : 2 0 . .
なお図4では、サブフレーム期間SF1を4つに分割、サブフレーム期間SF2を3つに分割、サブフレーム期間SF3を2つに分割している例を示す。しかし本発明はこの構成に限定されず、必ずしもサブフレーム期間を分割する必要はないし、分割する場合でも分割数は図4に限定されない。 In FIG. 4, divides a subframe periods SF 1 to 4, divided into three subframe periods SF 2, it shows an example of dividing the sub-frame period SF 3 into two. However, the present invention is not limited to this configuration, and it is not always necessary to divide the subframe period, and even in the case of division, the number of divisions is not limited to FIG.
また図4では、走査線G1と、選択線D1とに入力される信号の、各サブフレーム期間におけるタイミングチャートを示す。また第1の信号線S(1)1と、第2の信号線S(2)1のそれぞれに入力される信号のタイミングも、図4にて示す。 FIG. 4 shows a timing chart of signals input to the scanning line G1 and the selection line D1 in each subframe period. FIG. 4 also shows timings of signals input to the first signal line S (1) 1 and the second signal line S (2) 1.
図4では、まず6ビットのビデオ信号のうち、1ビット目と2ビット目のビデオ信号を1行目の画素から入力するため、分割されたサブフレーム期間SF1の1つ、分割されたサブフレーム期間SF2の1つが順に出現する。次に再び1ビット目と2ビット目のビデオ信号を1行目の画素から入力するため、分割されたサブフレーム期間SF1の1つ、分割されたサブフレーム期間SF2の1つが順に出現する。次に再び1ビット目と2ビット目のビデオ信号を1行目の画素から入力するため、分割されたサブフレーム期間SF1の1つ、分割されたサブフレーム期間SF2の1つが順に出現する。次に1ビット目と3ビット目のビデオ信号を1行目の画素から入力するため、分割されたサブフレーム期間SF1の1つ、分割されたサブフレーム期間SF3の1つが順に出現する。次に4ビット目のビデオ信号と、発光素子を強制的に非発光の状態にするためのブランク信号(blank)を、1行目の画素から入力するため、サブフレーム期間SF4、非表示期間(BL)が順に出現する。次に3ビット目のビデオ信号と、発光素子を強制的に非発光の状態にするためのブランク信号(blank)を、1行目の画素から入力するため、分割されたサブフレーム期間SF3の1つ、非表示期間(BL)が順に出現する。次に5ビット目のビデオ信号と、発光素子を強制的に非発光の状態にするためのブランク信号(blank)を、1行目の画素から入力するため、サブフレーム期間SF5、非表示期間(BL)が順に出現する。次に6ビット目のビデオ信号と、発光素子を強制的に非発光の状態にするためのブランク信号(blank)を、1行目の画素から入力するため、サブフレーム期間SF6、非表示期間(BL)が順に出現する。 In FIG. 4, first, in order to input the first and second bits of the 6-bit video signal from the pixels in the first row, one of the divided subframe periods SF 1 is divided into the divided subframe periods SF 1. one of the frame period SF 2 but appear in the order. Next, since the first and second bit video signals are input again from the pixels in the first row, one of the divided subframe periods SF 1 and one of the divided subframe periods SF 2 appear in order. . Next, since the first and second bit video signals are input again from the pixels in the first row, one of the divided subframe periods SF 1 and one of the divided subframe periods SF 2 appear in order. . Next, in order to enter the first bit and the third bit of the video signal from the first row of pixels, one of the divided sub-frame periods SF 1, one of the sub-frame period SF 3 divided but appear in sequence. Next, since a video signal of 4 bits and a blank signal (blank) for forcibly turning off the light emitting element from a pixel in the first row are input, a subframe period SF 4 , a non-display period (BL) appears in order. Then the video signal of the third bit, the blank signal for the state of forcing non-emitting light-emitting element (blank), for inputting from the first row of pixels, divided sub-frame period SF 3 One non-display period (BL) appears in order. Next, since a video signal of 5 bits and a blank signal (blank) for forcibly setting the light emitting element to a non-light emitting state are input from the pixels in the first row, the subframe period SF 5 , the non-display period (BL) appears in order. Next, since a 6-bit video signal and a blank signal (blank) for forcibly turning off the light emitting element are input from the pixels in the first row, the subframe period SF 6 , the non-display period (BL) appears in order.
なお図4では、図1に示した画素の動作について説明しているが、本発明の画素はn=2の場合に限定されない。設定するnの値によっては、1フレーム期間に占める非表示期間のトータルの長さを極力短くし、最終的には0にすることもできる。 Note that FIG. 4 illustrates the operation of the pixel illustrated in FIG. 1, but the pixel of the present invention is not limited to n = 2. Depending on the value of n to be set, the total length of the non-display period occupying one frame period can be shortened as much as possible, and finally can be set to zero.
図5に、nを一般化した場合における、本発明の発光装置が有する画素の一形態を、回路図で示す。図5に示す画素は、発光素子201、第1〜第nのスイッチング用トランジスタ202(1)〜202(n)、第1〜第nの駆動用トランジスタ203(1)〜203(n)、第1〜第nのデータ選択用トランジスタ204(1)〜204(n)、第1〜第nの容量素子206(1)〜206(n)を有している。 FIG. 5 is a circuit diagram illustrating one mode of a pixel included in the light-emitting device of the present invention when n is generalized. 5 includes a light-emitting element 201, first to n-th switching transistors 202 (1) to 202 (n), first to n-th driving transistors 203 (1) to 203 (n), The first to nth data selection transistors 204 (1) to 204 (n) and the first to nth capacitor elements 206 (1) to 206 (n) are included.
発光素子201は陽極と、陰極と、陽極と陰極の間に設けられた電界発光層とを有している。陽極と陰極は、いずれか一方を第1の電極、他方を第2の電極として用いる。 The light-emitting element 201 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. One of the anode and the cathode is used as the first electrode, and the other is used as the second electrode.
そして、第1〜第nのスイッチング用トランジスタ202(1)〜202(n)は、そのゲートが走査線Gj(j=1〜y)に、全て接続されている。また第1〜第nのスイッチング用トランジスタ202(1)〜202(n)は、ソースとドレインのいずれか一方が第1の信号線S(1)i〜第nの信号線S(n)i(i=1〜x)にそれぞれ接続され、他方が第1〜第nの駆動用トランジスタ203(1)〜203(n)のゲートにそれぞれ接続されている。 The gates of the first to nth switching transistors 202 (1) to 202 (n) are all connected to the scanning line Gj (j = 1 to y). In the first to n-th switching transistors 202 (1) to 202 (n), any one of a source and a drain has a first signal line S (1) i to an n-th signal line S (n) i. (I = 1 to x) are connected to each other, and the other is connected to the gates of the first to nth driving transistors 203 (1) to 203 (n).
また第1〜第nの駆動用トランジスタ203(1)〜203(n)と第1〜第nのデータ選択用トランジスタ204(1)〜204(n)は、それぞれ対になっている。すなわち、第1の駆動用トランジスタ203(1)と第1のデータ選択用トランジスタ204(1)、第2の駆動用トランジスタ203(2)と第2のデータ選択用トランジスタ204(2)、...、第nの駆動用トランジスタ203(n)と第nのデータ選択用トランジスタ204(n)が、それぞれ対になっている。そして電源線Vi(i=1〜x)から供給される電流が、対になっている駆動用トランジスタとデータ選択用トランジスタのドレイン電流として発光素子201に供給されるように、対になっている駆動用トランジスタとデータ選択用トランジスタとが電源線Vi、発光素子201と接続されている。 The first to nth driving transistors 203 (1) to 203 (n) and the first to nth data selection transistors 204 (1) to 204 (n) are in pairs. That is, the first driving transistor 203 (1) and the first data selection transistor 204 (1), the second driving transistor 203 (2) and the second data selection transistor 204 (2),. . . The n-th driving transistor 203 (n) and the n-th data selection transistor 204 (n) are in pairs. The currents supplied from the power supply lines Vi (i = 1 to x) are paired such that the currents are supplied to the light emitting element 201 as the drain currents of the paired driving transistor and data selection transistor. The driving transistor and the data selection transistor are connected to the power supply line Vi and the light emitting element 201.
また第1〜第nのデータ選択用トランジスタ204(1)〜204(n)のゲートは、それぞれ第1の選択線D(1)j〜D(n)j(j=1〜y)に接続されている。 The gates of the first to nth data selection transistors 204 (1) to 204 (n) are connected to the first selection lines D (1) j to D (n) j (j = 1 to y), respectively. Has been.
なお第1〜第nの容量素子206(1)〜206(n)は、必ずしも設ける必要はない。図5では、第1〜第nの容量素子206(1)〜206(n)がそれぞれ有する2つの電極は、一方が第1〜第nの駆動用トランジスタ203(1)〜203(n)のゲートに、他方が電源線Viにそれぞれ接続されている。 Note that the first to nth capacitor elements 206 (1) to 206 (n) are not necessarily provided. In FIG. 5, one of the two electrodes included in each of the first to nth capacitor elements 206 (1) to 206 (n) is the first to nth driving transistors 203 (1) to 203 (n). The other is connected to the gate and the power supply line Vi.
なお図5では、画素が、第1〜第nのデータ選択用トランジスタ204(1)〜204(n)を有する例を示しているが、図5においてデータ選択用トランジスタの数はn個に限定されない。データ選択用トランジスタは、n個以上画素に設けられていれば良い。また図5では、第1〜第nのデータ選択用トランジスタ204(1)〜204(n)が全てpチャネル型である例を示しているが、本発明はこの構成に限定されない。第1〜第nのデータ選択用トランジスタ204(1)〜204(n)は、全てn型であっても良い。また図5のように、複数のデータ選択用トランジスタのゲートが、互いに異なる選択線に接続されている場合、全てのデータ選択用トランジスタの極性は同じであっても異なっていてもどちらでも良い。 5 illustrates an example in which a pixel includes first to nth data selection transistors 204 (1) to 204 (n). However, in FIG. 5, the number of data selection transistors is limited to n. Not. The data selection transistors may be provided in n or more pixels. FIG. 5 shows an example in which the first to nth data selection transistors 204 (1) to 204 (n) are all p-channel type, but the present invention is not limited to this configuration. The first to nth data selection transistors 204 (1) to 204 (n) may all be n-type. Further, as shown in FIG. 5, when the gates of a plurality of data selection transistors are connected to different selection lines, the polarity of all the data selection transistors may be the same or different.
また図5では、第1〜第nのスイッチング用トランジスタ202(1)〜202(n)が、全てnチャネル型である場合を例示しているが、本発明はこの構成に限定されない。第1〜第nのスイッチング用トランジスタ202(1)〜202(n)は、その極性が全て同じであれば良い。よって第1〜第nのスイッチング用トランジスタ202(1)〜202(n)は、全てpチャネル型であっても良い。ただし、画素が有する複数のスイッチング用トランジスタのゲートが、互いに異なる走査線に接続されている場合、全てのスイッチング用トランジスタの極性が同じでなくとも良い。 5 illustrates the case where all of the first to n-th switching transistors 202 (1) to 202 (n) are n-channel types, the present invention is not limited to this configuration. The first to n-th switching transistors 202 (1) to 202 (n) may have the same polarity. Therefore, all of the first to n-th switching transistors 202 (1) to 202 (n) may be p-channel type. However, when the gates of the plurality of switching transistors included in the pixel are connected to different scanning lines, the polarity of all the switching transistors may not be the same.
また図5では、第1〜第nの駆動用トランジスタ203(1)〜203(n)が、pチャネル型である場合を示しているが、本発明はこの構成に限定されない。第1〜第nの駆動用トランジスタ203(1)〜203(n)は、nチャネル型であっても良い。ただし、第1〜第nの駆動用トランジスタ203(1)〜203(n)がpチャネル型である場合、発光素子201が有する第1の電極が陽極、第2の電極が陰極である方が望ましい。また逆に、第1〜第nの駆動用トランジスタ203(1)〜203(n)がnチャネル型である場合、発光素子201が有する第1の電極が陰極、第2の電極が陽極である方が望ましい。 5 illustrates the case where the first to nth driving transistors 203 (1) to 203 (n) are p-channel transistors, the present invention is not limited to this structure. The first to nth driving transistors 203 (1) to 203 (n) may be n-channel type. However, in the case where the first to n-th driving transistors 203 (1) to 203 (n) are p-channel transistors, the first electrode included in the light-emitting element 201 is an anode, and the second electrode is a cathode. desirable. On the other hand, when the first to n-th driving transistors 203 (1) to 203 (n) are n-channel transistors, the first electrode of the light-emitting element 201 is a cathode and the second electrode is an anode. Is preferable.
図6に、図5に示した画素においてn=6と仮定し、6ビットの階調を表示する場合のタイミングチャートを示す。図6では、1フレーム期間に出現するサブフレーム期間(SF1〜SF6)の長さを横軸に示しており、縦軸は走査線の選択順を示している。6ビットのビデオ信号で64階調を表示する場合、サブフレーム期間は少なくとも6つ必要である。そして階調数を線形に変化させる場合は、6つのサブフレーム期間(SF1〜SF6)の長さの比を、25:24:23:22:21:20とする。 FIG. 6 shows a timing chart in the case where n = 6 is assumed in the pixel shown in FIG. 5 and 6-bit gradation is displayed. In FIG. 6, the horizontal axis indicates the length of subframe periods (SF 1 to SF 6 ) that appear in one frame period, and the vertical axis indicates the selection order of scanning lines. When displaying 64 gradations with a 6-bit video signal, at least six subframe periods are required. When the number of gradations is changed linearly, the ratio of the lengths of the six subframe periods (SF 1 to SF 6 ) is 2 5 : 2 4 : 2 3 : 2 2 : 2 1 : 2 0 . .
また図6では、走査線G1と、第1〜第6の選択線D(1)1〜D(6)1とに入力される信号の、各サブフレーム期間におけるタイミングチャートを示す。また第1〜第6の信号線S(1)1〜S(6)1のそれぞれに入力される信号のタイミングも、図6にて示す。 FIG. 6 shows a timing chart of signals input to the scanning line G1 and the first to sixth selection lines D (1) 1 to D (6) 1 in each subframe period. In addition, timings of signals input to the first to sixth signal lines S (1) 1 to S (6) 1 are also shown in FIG.
図6では、まず6ビットのビデオ信号の全てを、書き込み期間において1行目の画素から入力する。そのため、1個の書き込み期間の後、サブフレーム期間SF1〜SF6を順に連続して出現させることができる。 In FIG. 6, first, all 6-bit video signals are input from the pixels in the first row in the writing period. Therefore, after one writing period, the subframe periods SF 1 to SF 6 can appear successively in sequence.
図6に示したように、全てのビットを1つの書き込み期間において画素に入力する場合、非表示期間を設けなくとも表示を行なうことができる。従って、デューティー比を高めることができるので、画素部に表示される画像のコントラストを高めることができる。 As shown in FIG. 6, when all the bits are input to the pixel in one writing period, display can be performed without providing a non-display period. Accordingly, since the duty ratio can be increased, the contrast of the image displayed on the pixel portion can be increased.
なお図6では、6つのサブフレーム期間を用いて6ビットの階調を表示する場合のタイミングチャートを示しているが、本発明はこの構成に限定されない。期間の長いサブフレーム期間を複数に分割し、サブフレーム期間と分割されたサブフレーム期間の総数を、6よりも多くして、表示を行なっても良い。 Note that FIG. 6 shows a timing chart in the case of displaying 6-bit gradation using six subframe periods, but the present invention is not limited to this configuration. The display may be performed by dividing a subframe period having a long period into a plurality of times, and increasing the total number of subframe periods and divided subframe periods to more than six.
また本実施の形態では、書き込み期間においても、電源線Viと、発光素子101の第2の電極との間に、電源線Viと発光素子101の第2の電極とが電気的に接続されると、発光素子101に順方向バイアスの電流が供給される程度の電圧が印加されているが、本発明はこの構成に限定されない。全ての行において書き込み期間が終了するまで、発光素子101への電流の供給を止めておいても良い。具体的には、発光素子101の第2の電極と電源線Viの間の電位差を0に近づければ良い。または、発光素子101をダイオードに見立てたときに、発光素子101が有する一対の電極間に逆方向バイアスの電圧がかけられるように、第2の電極と電源線Viの間の電位差を設定すれば良い。或いは、発光素子101に流れる電流の経路をスイッチ等で遮断しても良い。
In this embodiment mode, the power supply line Vi and the second electrode of the
図16に、図5に示した画素においてn=6と仮定し、6ビットの階調を表示する場合のタイミングチャートを示す。ただし図16では、全ての行において書き込み期間が終了するまで、発光素子101への電流の供給を止めておく。そして図16では、1フレーム期間に出現するサブフレーム期間(SF1〜SF6)の長さを横軸に示しており、縦軸は走査線の選択順を示している。
FIG. 16 shows a timing chart in the case of displaying 6-bit gradations assuming that n = 6 in the pixel shown in FIG. However, in FIG. 16, supply of current to the light-emitting
図16に示す駆動方法では、各サブフレーム期間において、全ての行の画素を一斉に表示させることができる。 In the driving method illustrated in FIG. 16, pixels in all rows can be displayed simultaneously in each subframe period.
なお図16では、6つのサブフレーム期間を用いて6ビットの階調を表示する場合のタイミングチャートを示しているが、本発明はこの構成に限定されない。期間の長いサブフレーム期間を複数に分割し、サブフレーム期間と分割されたサブフレーム期間の総数を、6よりも多くして、表示を行なっても良い。 Note that FIG. 16 shows a timing chart in the case of displaying 6-bit gradation using six subframe periods, but the present invention is not limited to this configuration. The display may be performed by dividing a subframe period having a long period into a plurality of times, and increasing the total number of subframe periods and divided subframe periods to more than six.
本実施例では、本発明の発光装置が有する画素のレイアウトについて説明する。ただし本実施例では、図1において第1の容量素子106(1)、第2の容量素子106(2)を設けない場合を例に挙げて示す。 In this example, a layout of a pixel included in the light-emitting device of the present invention is described. However, in this embodiment, the case where the first capacitor element 106 (1) and the second capacitor element 106 (2) are not provided in FIG. 1 is described as an example.
図9に、図1に示した画素の上面図を、一例として示す。図9では、走査線Gjの一部が、第1のスイッチング用トランジスタ102(1)が有するゲート903、第2のスイッチング用トランジスタ102(2)が有するゲート904として機能している。
FIG. 9 shows a top view of the pixel shown in FIG. 1 as an example. In FIG. 9, part of the scan line Gj functions as a
また図9では、第1の駆動用トランジスタ103(1)と、第1のデータ選択用トランジスタ104(1)とが、活性層905を共有している。また図9では、第2の駆動用トランジスタ103(2)と、第2のデータ選択用トランジスタ104(2)とが、活性層906を共有している。
In FIG. 9, the first driving transistor 103 (1) and the first data selection transistor 104 (1) share the
また図9では、選択線Djの一部が、第1のデータ選択用トランジスタ104(1)が有するゲート907、第2のデータ選択用トランジスタ104(2)が有するゲート908として機能している。
In FIG. 9, part of the selection line Dj functions as a gate 907 included in the first data selection transistor 104 (1) and a
なお図9では、発光素子101のうち、第1の電極901と、実際に第1の電極901が電界発光層及び第2の電極と重なり合う領域902のみを図示している。
Note that FIG. 9 illustrates only the
本実施例では、本発明の発光装置に用いられる駆動回路について説明する。図10に本実施例の発光装置のブロック図を示す。図10に示す発光装置は、発光素子を備えた画素を複数有する画素部1111と、各画素を選択する走査線駆動回路1112と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路1113と、選択線の電位を制御するための選択線駆動回路1120を有する。
In this embodiment, a driver circuit used in the light emitting device of the present invention will be described. FIG. 10 shows a block diagram of the light emitting device of this embodiment. The light-emitting device illustrated in FIG. 10 includes a pixel portion 1111 having a plurality of pixels each including a light-emitting element, a scanning
図10において信号線駆動回路1113は、シフトレジスタ1114、ラッチA1115、ラッチB1116を有している。シフトレジスタ1114には、クロック信号(SCLK)、スタートパルス信号(SSP)、切り替え信号(L/R)が入力されている。クロック信号(SCLK)とスタートパルス信号(SSP)が入力されると、シフトレジスタ1114においてタイミング信号が生成される。また切り替え信号(L/R)によって、タイミング信号のパルスの出現する順序が切り替わる。生成したタイミング信号は、一段目のラッチA1115に順に入力される。ラッチA1115にタイミング信号が入力されると、該タイミング信号のパルスに同期して、ビデオ信号が順にラッチA1115に書き込まれ、保持される。なお、本実施例ではラッチA1115に順にビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。複数のステージのラッチA1115をいくつかのグループに分け、グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動すると言える。 In FIG. 10, the signal line driver circuit 1113 includes a shift register 1114, a latch A 1115, and a latch B 1116. A clock signal (SCLK), a start pulse signal (SSP), and a switching signal (L / R) are input to the shift register 1114. When the clock signal (SCLK) and the start pulse signal (SSP) are input, a timing signal is generated in the shift register 1114. Further, the order of appearance of the pulses of the timing signal is switched by the switching signal (L / R). The generated timing signals are sequentially input to the first-stage latch A1115. When a timing signal is input to the latch A 1115, video signals are sequentially written and held in the latch A 1115 in synchronization with the pulse of the timing signal. In this embodiment, video signals are sequentially written in the latch A 1115, but the present invention is not limited to this configuration. A plurality of stages of latches A1115 may be divided into several groups, and so-called divided driving may be performed in which video signals are input in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups every four stages, it can be said that the driving is divided into four.
ラッチA1115の全ステージのラッチへの、ビデオ信号の書き込みが一通り終了するまでの時間を、行選択期間と呼ぶ。実際には、上記行選択期間に水平帰線期間が加えられた期間を行選択期間に含むことがある。 The time until video signal writing to all the latches of the latch A 1115 is completed is called a row selection period. Actually, the row selection period may include a period in which a horizontal blanking period is added to the row selection period.
1行選択期間が終了すると、2段目のラッチB1116にラッチ信号(Latch Signal)が供給され、該ラッチ信号に同期してラッチA1115に保持されているビデオ信号が、ラッチB1116に一斉に書き込まれ、保持される。ビデオ信号をラッチB1116に送出し終えたラッチA1115には、再びシフトレジスタ1114からのタイミング信号に同期して、次のビデオ信号の書き込みが順次行われる。この2順目の1行選択期間中には、ラッチB1116に書き込まれ、保持されているビデオ信号が画素部1111に入力される。 When the one row selection period ends, a latch signal (Latch Signal) is supplied to the second-stage latch B 1116, and the video signal held in the latch A 1115 is simultaneously written to the latch B 1116 in synchronization with the latch signal. , Retained. In the latch A 1115 that has finished sending the video signal to the latch B 1116, the next video signal is sequentially written again in synchronization with the timing signal from the shift register 1114. During this second row selection period, the video signal written and held in the latch B 1116 is input to the pixel portion 1111.
なお、シフトレジスタ1114の代わりに、例えばデコーダのような信号線の選択ができる別の回路を用いても良い。 Instead of the shift register 1114, another circuit capable of selecting a signal line such as a decoder may be used.
次に、走査線駆動回路1112の構成について説明する。走査線駆動回路1112は、シフトレジスタ1119、バッファ1118を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路1112において、シフトレジスタ1119にクロック(GCLK)及びスタートパルス信号(G1SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファ1118において緩衝増幅され、対応する走査線に供給される。走査線には、1行分の画素のスイッチング用トランジスタのゲートが接続されている。そして、1行分の画素のスイッチング用トランジスタを一斉にONにしなくてはならないので、バッファ1118は大きな電流を流すことが可能なものが用いられる。
Next, the configuration of the scan
なお、シフトレジスタ1119の代わりに、例えばデコーダのような信号線の選択ができる別の回路を用いても良い。
Instead of the
次に、選択線駆動回路1120の構成について説明する。選択線駆動回路1120は、シフトレジスタ1121、バッファ1122を有している。また場合によってはレベルシフタを有していても良い。選択線駆動回路1120において、シフトレジスタ1121にクロック(GCLK)及びスタートパルス信号(G2SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファ1122において緩衝増幅され、対応する選択線に供給される。選択線には、1行分の画素のデータ選択用トランジスタのゲートが接続されている。そして、1行分の画素のデータ選択用トランジスタを一斉にONにしなくてはならないので、バッファ1122は大きな電流を流すことが可能なものが用いられる。
Next, the configuration of the selection
なお、シフトレジスタ1121の代わりに、例えばデコーダのような信号線の選択ができる別の回路を用いても良い。 Note that another circuit that can select a signal line such as a decoder may be used instead of the shift register 1121.
なお、走査線駆動回路1112、信号線駆動回路1113、選択線駆動回路1120は、画素部1111と同じ基板上に形成していても、異なる基板上に形成していても、どちらでも良い。
Note that the scan
本実施例では、駆動用トランジスタがp型の場合における、画素の断面構造について、図11を用いて説明する。なお図11では、第1の電極が陽極、第2の電極が陰極の場合について説明するが、第1の電極が陰極、第2の電極が陽極であっても良い。 In this embodiment, a cross-sectional structure of a pixel when a driving transistor is a p-type is described with reference to FIGS. Note that FIG. 11 illustrates the case where the first electrode is an anode and the second electrode is a cathode; however, the first electrode may be a cathode and the second electrode may be an anode.
図11(A)に、駆動用トランジスタ6001及びデータ選択用トランジスタ6002がp型で、発光素子6003から発せられる光を第1の電極6004側から取り出す場合の、画素の断面図を示す。図11(A)では、発光素子6003の第1の電極6004と、データ選択用トランジスタ6002が電気的に接続されているが、発光素子6003の第1の電極6004と、駆動用トランジスタ6001が電気的に接続されていても良い。
FIG. 11A is a cross-sectional view of a pixel in the case where the driving
駆動用トランジスタ6001及びデータ選択用トランジスタ6002は層間絶縁膜6007で覆われており、層間絶縁膜6007上には開口部を有する隔壁6008が形成されている。隔壁6008の開口部において第1の電極6004が一部露出しており、該開口部において第1の電極6004、電界発光層6005、第2の電極6006が順に積層されている。
The driving
層間絶縁膜6007は、有機樹脂膜、無機絶縁膜またはシロキサン系材料を出発材料として形成されたSi−O−Si結合を含む絶縁膜(以下、シロキサン系絶縁膜と呼ぶ)を用いて形成することができる。シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有していても良い。層間絶縁膜6007に、低誘電率材料(low−k材料)と呼ばれる材料を用いていても良い。
The
隔壁6008は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁6008に用い、第1の電極6004上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、第1の電極6004と第2の電極6006とが接続してしまうのを防ぐことができる。
The
第1の電極6004は、光を透過する材料または膜厚で形成し、なおかつ陽極として用いるのに適する材料で形成する。例えば、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を第1の電極6004に用いることが可能である。またITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを第1の電極6004に用いても良い。また上記透光性酸化物導電材料の他に、例えばTiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第1の電極6004に用いることもできる。ただし透光性酸化物導電材料以外の材料を用いる場合、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で第1の電極6004を形成する。
The
また第2の電極6006は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。
The
電界発光層6005は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。電界発光層6005が発光層の他に、正孔注入層、正孔輸送層、電子輸送層、電子注入層のいずれかを有している場合、第1の電極6004から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層の順に積層する。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数(重合度)が2から20程度の低重合体に相当する。正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性(正孔移動度)が特に重要な特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。
The
図11(A)に示した画素の場合、発光素子6003から発せられる光を、白抜きの矢印で示すように第1の電極6004側から取り出すことができる。
In the case of the pixel shown in FIG. 11A, light emitted from the light-emitting
次に図11(B)に、駆動用トランジスタ6011及びデータ選択用トランジスタ6012がp型で、発光素子6013から発せられる光を第2の電極6016側から取り出す場合の、画素の断面図を示す。図11(B)では、発光素子6013の第1の電極6014と、データ選択用トランジスタ6012が電気的に接続されているが、発光素子6013の第1の電極6014と、駆動用トランジスタ6011が電気的に接続されていても良い。また第1の電極6014上に電界発光層6015、第2の電極6016が順に積層されている。
Next, FIG. 11B is a cross-sectional view of a pixel in the case where the driving
第1の電極6014は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ陽極として用いるのに適する材料で形成する。例えば、TiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第1の電極6014に用いることができる。
The
また第2の電極6016は、光を透過する材料または膜厚で形成し、なおかつ仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。そして第2の電極6016を、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成する。なお、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることも可能である。またITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、電界発光層6015に電子注入層を設けるのが望ましい。
The
電界発光層6015は、図11(A)の電界発光層6005と同様に形成することができる。
The
図11(B)に示した画素の場合、発光素子6013から発せられる光を、白抜きの矢印で示すように第2の電極6016側から取り出すことができる。
In the case of the pixel shown in FIG. 11B, light emitted from the light-emitting
次に図11(C)に、駆動用トランジスタ6021及びデータ選択用トランジスタ6022がp型で、発光素子6023から発せられる光を第1の電極6024側及び第2の電極6026側から取り出す場合の、画素の断面図を示す。図11(C)では、発光素子6023の第1の電極6024と、データ選択用トランジスタ6022が電気的に接続されているが、発光素子6023の第1の電極6024と、駆動用トランジスタ6021が電気的に接続されていても良い。また第1の電極6024上に電界発光層6025、第2の電極6026が順に積層されている。
Next, FIG. 11C illustrates the case where the driving
第1の電極6024は、図11(A)の第1の電極6004と同様に形成することができる。また第2の電極6026は、図11(B)の第2の電極6016と同様に形成することができる。電界発光層6025は、図11(A)の電界発光層6005と同様に形成することができる。
The
図11(C)に示した画素の場合、発光素子6023から発せられる光を、白抜きの矢印で示すように第1の電極6024側及び第2の電極6026側から取り出すことができる。
In the case of the pixel shown in FIG. 11C, light emitted from the light-emitting
本実施例では、駆動用トランジスタがn型の場合における、画素の断面構造について、図12を用いて説明する。なお図12では、第1の電極が陰極、第2の電極が陽極の場合について説明するが、第1の電極が陽極、第2の電極が陰極であっても良い。 In this embodiment, a cross-sectional structure of a pixel in the case where an n-type driving transistor is described with reference to FIG. Note that FIG. 12 illustrates the case where the first electrode is a cathode and the second electrode is an anode, but the first electrode may be an anode and the second electrode may be a cathode.
図12(A)に、駆動用トランジスタ6031及びデータ選択用トランジスタ6032がn型で、発光素子6033から発せられる光を第1の電極6034側から取り出す場合の、画素の断面図を示す。図12(A)では、発光素子6033の第1の電極6034と、データ選択用トランジスタ6032が電気的に接続されているが、発光素子6033の第1の電極6034と、駆動用トランジスタ6031が電気的に接続されていても良い。また第1の電極6034上に電界発光層6035、第2の電極6036が順に積層されている。
FIG. 12A is a cross-sectional view of a pixel in the case where the driving
第1の電極6034は、光を透過する材料または膜厚で形成し、なおかつ仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。そして第1の電極6034を、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成する。さらに、光が透過する程度の膜厚を有する上記導電層の上または下に接するように、透光性酸化物導電材料を用いて透光性を有する導電層を形成し、第1の電極6034のシート抵抗を抑えるようにしても良い。なお、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いた導電層だけを用いることも可能である。またITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、電界発光層6035に電子注入層を設けるのが望ましい。
The
また第2の電極6036は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ陽極として用いるのに適する材料で形成する。例えば、TiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第2の電極6036に用いることができる。
The
電界発光層6035は、図11(A)の電界発光層6005と同様に形成することができる。ただし、電界発光層6035が発光層の他に、正孔注入層、正孔輸送層、電子輸送層、電子注入層のいずれかを有している場合、第1の電極6034から、電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層の順に積層する。
The
図12(A)に示した画素の場合、発光素子6033から発せられる光を、白抜きの矢印で示すように第1の電極6034側から取り出すことができる。
In the case of the pixel shown in FIG. 12A, light emitted from the light-emitting
次に図12(B)に、駆動用トランジスタ6041及びデータ選択用トランジスタ6042がn型で、発光素子6043から発せられる光を第2の電極6046側から取り出す場合の、画素の断面図を示す。図12(B)では、発光素子6043の第1の電極6044と、データ選択用トランジスタ6042が電気的に接続されているが、発光素子6043の第1の電極6044と、駆動用トランジスタ6041が電気的に接続されていても良い。また第1の電極6044上に電界発光層6045、第2の電極6046が順に積層されている。
Next, FIG. 12B is a cross-sectional view of a pixel in the case where the driving
第1の電極6044は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。
The
また第2の電極6046は、光を透過する材料または膜厚で形成し、なおかつ陽極として用いるのに適する材料で形成する。例えば、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を第2の電極6046に用いることが可能である。またITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを第2の電極6046に用いても良い。また上記透光性酸化物導電材料の他に、例えばTiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第2の電極6046に用いることもできる。ただし透光性酸化物導電材料以外の材料を用いる場合、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で第2の電極6046を形成する。
The
電界発光層6045は、図12(A)の電界発光層6035と同様に形成することができる。
The
図12(B)に示した画素の場合、発光素子6043から発せられる光を、白抜きの矢印で示すように第2の電極6046側から取り出すことができる。
In the case of the pixel shown in FIG. 12B, light emitted from the light-emitting
次に図12(C)に、駆動用トランジスタ6051及びデータ選択用トランジスタ6052がn型で、発光素子6053から発せられる光を第1の電極6054側及び第2の電極6056側から取り出す場合の、画素の断面図を示す。図12(C)では、発光素子6053の第1の電極6054と、データ選択用トランジスタ6052が電気的に接続されているが、発光素子6053の第1の電極6054と、駆動用トランジスタ6051が電気的に接続されていても良い。また第1の電極6054上に電界発光層6055、第2の電極6056が順に積層されている。
Next, FIG. 12C illustrates the case where the driving
第1の電極6054は、図12(A)の第1の電極6034と同様に形成することができる。また第2の電極6056は、図12(B)の第2の電極6046と同様に形成することができる。電界発光層6055は、図12(A)の電界発光層6035と同様に形成することができる。
The
図12(C)に示した画素の場合、発光素子6053から発せられる光を、白抜きの矢印で示すように第1の電極6054側及び第2の電極6056側から取り出すことができる。
In the case of the pixel shown in FIG. 12C, light emitted from the light-emitting
本発明の発光装置は、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成できる。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、信号線、走査線、選択線に代表される各種配線、TFTのゲート、発光素子の電極などを形成することが可能になる。ただし、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。よって、例えば配線及びゲートの形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていれば良く、リソグラフィ法も併用していても良い。またパターニングの際に用いるマスクは、印刷法または液滴吐出法で形成しても良い。 The light-emitting device of the present invention can be formed by a screen printing method, a printing method typified by an offset printing method, or a droplet discharge method. The droplet discharge method means a method of forming a predetermined pattern by discharging droplets containing a predetermined composition from the pores, and includes an ink jet method and the like in its category. By using the above printing method and droplet discharge method, various wirings typified by signal lines, scanning lines, selection lines, TFT gates, and light emitting element electrodes can be formed without using an exposure mask. Is possible. However, it is not necessary to use a printing method or a droplet discharge method for all the steps of forming a pattern. Therefore, for example, a printing method or a droplet discharge method is used in at least a part of the process, for example, a printing method or a droplet discharge method is used for forming a wiring and a gate, and a lithography method is used for patterning a semiconductor film. As long as it is, a lithography method may be used in combination. A mask used for patterning may be formed by a printing method or a droplet discharge method.
図13に、液滴吐出法を用いて形成された、本発明の発光装置の断面図を、一例として示す。図13において、1301はデータ選択用トランジスタ、1302は駆動用トランジスタ、1303はスイッチング用トランジスタ、1304は発光素子に相当する。なお図13では、データ選択用トランジスタ1301が発光素子1304の第1の電極と電気的に接続されているが、本発明はこの構成に限定されない。駆動用トランジスタ1302が発光素子1304の第1の電極1350と電気的に接続されていても良い。駆動用トランジスタ1302はn型であることが望ましく、この場合、第1の電極1350は陰極を用い、第2の電極1331は陽極を用いるのが望ましい。
FIG. 13 shows, as an example, a cross-sectional view of a light-emitting device of the present invention formed using a droplet discharge method. In FIG. 13, 1301 is a data selection transistor, 1302 is a driving transistor, 1303 is a switching transistor, and 1304 is a light emitting element. In FIG. 13, the
スイッチング用トランジスタ1303は、ゲート1310と、チャネル形成領域を含む第1の半導体膜1311と、ゲート1310と第1の半導体膜1311に形成されたゲート絶縁膜1317と、ソースまたはドレインとして機能する第2の半導体膜1312、1313と、第2の半導体膜1312に接続された配線1314と、第2の半導体膜1313に接続された配線1315とを有している。
The switching
データ選択用トランジスタ1301は、ゲート1320と、チャネル形成領域を含む第1の半導体膜1321と、ゲート1320と第1の半導体膜1321に形成されたゲート絶縁膜1317と、ソースまたはドレインとして機能する第2の半導体膜1322、1323と、第2の半導体膜1322に接続された配線1324と、第2の半導体膜1323に接続された配線1325とを有している。
The
駆動用トランジスタ1302は、ゲート1330と、チャネル形成領域を含む第1の半導体膜1321と、ゲート1330と第1の半導体膜1321に形成されたゲート絶縁膜1317と、ソースまたはドレインとして機能する第2の半導体膜1323、1333と、第2の半導体膜1323に接続された配線1325と、第2の半導体膜1333に接続された配線1335とを有している。
The driving
配線1314は信号線に相当し、配線1315はデータ選択用トランジスタ1301のゲート1320に電気的に接続されている。また配線1335は電源線に相当し、ゲート1330は図示していないが電源線に接続されている。
The
液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、発光装置の作製に費やされるコストを抑えることができる。 By forming a pattern using a droplet discharge method or a printing method, a series of steps such as photoresist film formation, exposure, development, etching, and peeling performed by a lithography method can be simplified. Further, unlike the lithography method, the droplet discharge method and the printing method do not waste material that is removed by etching. Further, it is not necessary to use an expensive exposure mask, so that the cost for manufacturing the light-emitting device can be suppressed.
さらに、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がない。よって、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。特に配線の厚さを0.5μm以上、より望ましくは2μm以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、発光装置の大型化に伴う配線抵抗の上昇を抑えることができる。 Further, unlike the lithography method, it is not necessary to perform etching to form the wiring. Therefore, the time spent for the process of forming the wiring can be significantly shortened compared to the case of the lithography method. In particular, when the wiring thickness is 0.5 μm or more, and more desirably 2 μm or more, the wiring resistance can be suppressed. Therefore, the wiring accompanying the increase in the size of the light-emitting device while suppressing the time spent in the wiring manufacturing process. An increase in resistance can be suppressed.
なお第1の半導体膜1311、1321は非晶質半導体であっても、セミアモルファス半導体(SAS)であってもどちらでも良い。
Note that the
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4、Si2H6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。 An amorphous semiconductor can be obtained by glow discharge decomposition of a silicide gas. Typical silicide gases include SiH 4 and Si 2 H 6 . This silicide gas may be diluted with hydrogen, hydrogen and helium.
またSASも珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4であり、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、SASの形成を容易なものとすることができる。希釈率は2倍〜1000倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、CH4、C2H6などの炭化物気体、GeH4、GeF4などのゲルマニウム化気体、F2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。SASを第1の半導体膜として用いたTFTは、1〜10cm2/Vsecや、それ以上の移動度を得ることができる。 SAS can also be obtained by glow discharge decomposition of silicide gas. A typical silicide gas is SiH 4 , and in addition, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4 and the like can be used. In addition, it is easy to form a SAS by diluting and using this silicide gas with hydrogen or a gas obtained by adding one or more kinds of rare gas elements selected from helium, argon, krypton, and neon to hydrogen. It can be. It is preferable to dilute the silicide gas at a dilution rate in the range of 2 to 1000 times. Furthermore, a carbide gas such as CH 4 or C 2 H 6 , a germanium gas such as GeH 4 or GeF 4 , F 2 or the like is mixed in the silicide gas, so that the energy bandwidth is 1.5-2. You may adjust to 4 eV or 0.9-1.1 eV. A TFT using SAS as the first semiconductor film can obtain a mobility of 1 to 10 cm 2 / Vsec or more.
また第1の半導体膜1311、1321は、非晶質半導体またはセミアモルファス半導体(SAS)をレーザ結晶化した半導体を用いていても良い。
The
本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図14を用いて説明する。図14は、第1の基板上に形成されたトランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図14(B)は、図14(A)のA−A’における断面図に相当する。 In this example, the appearance of a panel corresponding to one embodiment of the light-emitting device of the present invention will be described with reference to FIG. 14 is a top view of a panel in which a transistor and a light-emitting element formed over the first substrate are sealed with a sealant between the second substrate and FIG. 14B. This corresponds to a cross-sectional view taken along line AA ′ in FIG.
第1の基板4001上に設けられた画素部4002と、信号線駆動回路4003と、走査線駆動回路4004と、選択線駆動回路4020とを囲むようにして、シール材4005が設けられている。また画素部4002と、信号線駆動回路4003と、走査線駆動回路4004と、選択線駆動回路4020の上に、第2の基板4006が設けられている。よって画素部4002と、信号線駆動回路4003と、走査線駆動回路4004と、選択線駆動回路4020とは、第1の基板4001とシール材4005と第2の基板4006とによって、充填材4007と共に密封されている。
A
また第1の基板4001上に設けられた画素部4002と、信号線駆動回路4003と、走査線駆動回路4004と、選択線駆動回路4020とは、トランジスタを複数有しており、図14(B)では、信号線駆動回路4003に含まれるトランジスタ4008と、画素部4002に含まれる駆動用トランジスタ4009及びデータ選択用トランジスタ4010とを例示している。
In addition, the
また4011は発光素子に相当し、駆動用トランジスタ4009のドレインと接続されている配線4017の一部が、発光素子4011の第1の電極として機能する。また透明導電膜4012が、発光素子4011の第2の電極として機能する。なお発光素子4011の構成は、本実施例に示した構成に限定されない。発光素子4011から取り出す光の方向や、駆動用トランジスタ4009の極性などに合わせて、発光素子4011の構成は適宜変えることができる。
なお本実施例では、駆動用トランジスタ4009が発光素子4011の第1の電極に接続されている例を示しているが、データ選択用トランジスタ4010が発光素子4011の第1の電極に接続されていても良い。
Note that although an example in which the
また信号線駆動回路4003、走査線駆動回路4004または画素部4002に与えられる各種信号及び電圧は、図14(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、接続端子4016から供給されている。
Further, various signals and voltages supplied to the signal
本実施例では、接続端子4016が、発光素子4011が有する第1の電極と同じ導電膜から形成されている。また、引き回し配線4014は、配線4017と同じ導電膜から形成されている。また引き回し配線4015は、駆動用トランジスタ4009、トランジスタ4008がそれぞれ有するゲートと、同じ導電膜から形成されている。
In this embodiment, the
接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
The
なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
Note that as the
但し、発光素子4011からの光の取り出し方向に位置する基板には、第2の基板4006は透光性を有していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
Note that the
また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。
As the
本実施例は、実施例1〜実施例5と自由に組み合わせて実施することができる。
This embodiment can be implemented in combination with any of
本発明の発光装置は、擬似輪郭を防止したり、コントラストを高めたりすることができるので、表示装置、ゴーグル型ディスプレイなどの映像を観賞するための表示部を有する電子機器に最適である。 Since the light-emitting device of the present invention can prevent a pseudo contour or increase contrast, it is most suitable for an electronic apparatus having a display unit for viewing an image such as a display device or a goggle type display.
その他、本発明の発光装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)などが挙げられる。これら電子機器の具体例を図15に示す。 Other electronic devices that can use the light emitting device of the present invention include a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), and a notebook type personal computer. A game machine, a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book or the like), an image playback device equipped with a recording medium (typically a DVD: Digital Versatile Disc or the like, And a device having a display capable of displaying the image). Specific examples of these electronic devices are shown in FIGS.
図15(A)は携帯情報端末(PDA)であり、本体2101、表示部2102、操作キー2103、スピーカー部2104等を含む。本発明の発光装置は、表示部2102に用いることができる。
FIG. 15A illustrates a personal digital assistant (PDA), which includes a
図15(B)はゴーグル型表示装置であり、本体2201、表示部2202、イヤホン2203、支持部2204とを有している。本発明の発光装置は、表示部2202に用いることができる。支持部2204は、ゴーグル型表示装置を頭部自体に固定するタイプであっても良いし、使用者の身体のうち、頭部以外の部分に固定するタイプであっても良い。
FIG. 15B illustrates a goggle type display device, which includes a
図15(C)は表示装置であり、筐体2401、表示部2402、スピーカー部2403等を含む。本発明の発光装置は、表示部2402に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置には、コンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。なお表示装置に発光装置を用いる場合、発光素子が有する第1の電極または第2の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。
FIG. 15C illustrates a display device, which includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例1〜6に示したいずれの構成の発光装置を用いても良い。
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in
101 発光素子
102(1) スイッチング用トランジスタ
102(2) スイッチング用トランジスタ
103(1) 駆動用トランジスタ
103(2) 駆動用トランジスタ
104(1) データ選択用トランジスタ
104(2) データ選択用トランジスタ
106(1) 容量素子
106(2) 容量素子
201 発光素子
202(1) スイッチング用トランジスタ
202(2) スイッチング用トランジスタ
202(n) スイッチング用トランジスタ
203(1) 駆動用トランジスタ
203(2) 駆動用トランジスタ
203(n) 駆動用トランジスタ
204(1) データ選択用トランジスタ
204(2) データ選択用トランジスタ
204(n) データ選択用トランジスタ
206(1) 容量素子
206(2) 容量素子
206(n) 容量素子
901 電極
902 領域
903 ゲート
904 ゲート
905 活性層
906 活性層
907 ゲート
908 ゲート
1111 画素部
1112 走査線駆動回路
1113 信号線駆動回路
1114 シフトレジスタ
1115 ラッチA
1116 ラッチB
1118 バッファ
1119 シフトレジスタ
1120 選択線駆動回路
1121 シフトレジスタ
1122 バッファ
1301 データ選択用トランジスタ
1302 駆動用トランジスタ
1303 スイッチング用トランジスタ
1304 発光素子
1310 ゲート
1311 半導体膜
1312 半導体膜
1313 半導体膜
1314 配線
1315 配線
1317 ゲート絶縁膜
1320 ゲート
1321 半導体膜
1322 半導体膜
1323 半導体膜
1324 配線
1325 配線
1330 ゲート
1331 電極
1333 半導体膜
1335 配線
1350 電極
2101 本体
2102 表示部
2103 操作キー
2104 スピーカー部
2201 本体
2202 表示部
2203 イヤホン
2204 支持部
2401 筐体
2402 表示部
2403 スピーカー部
4001 基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 基板
4007 充填材
4008 トランジスタ
4009 駆動用トランジスタ
4010 データ選択用トランジスタ
4011 発光素子
4012 透明導電膜
4014 配線
4015 配線
4016 接続端子
4017 配線
4018 FPC
4019 異方性導電膜
4020 選択線駆動回路
6001 駆動用トランジスタ
6002 データ選択用トランジスタ
6003 発光素子
6004 電極
6005 電界発光層
6006 電極
6007 層間絶縁膜
6008 隔壁
6011 駆動用トランジスタ
6012 データ選択用トランジスタ
6013 発光素子
6014 電極
6015 電界発光層
6016 電極
6021 駆動用トランジスタ
6022 データ選択用トランジスタ
6023 発光素子
6024 電極
6025 電界発光層
6026 電極
6031 駆動用トランジスタ
6032 データ選択用トランジスタ
6033 発光素子
6034 電極
6035 電界発光層
6036 電極
6041 駆動用トランジスタ
6042 データ選択用トランジスタ
6043 発光素子
6044 電極
6045 電界発光層
6046 電極
6051 駆動用トランジスタ
6052 データ選択用トランジスタ
6053 発光素子
6054 電極
6055 電界発光層
6056 電極
101 Light-Emitting Element 102 (1) Switching Transistor 102 (2) Switching Transistor 103 (1) Driving Transistor 103 (2) Driving Transistor 104 (1) Data Selection Transistor 104 (2) Data Selection Transistor 106 (1 ) Capacitor element 106 (2) Capacitor element 201 Light emitting element 202 (1) Switching transistor 202 (2) Switching transistor 202 (n) Switching transistor 203 (1) Driving transistor 203 (2) Driving transistor 203 (n ) Driving transistor 204 (1) Data selection transistor 204 (2) Data selection transistor 204 (n) Data selection transistor 206 (1) Capacitance element 206 (2) Capacitance element 206 (n) Capacitance element 90 1
1116 Latch B
1118
4019 Anisotropic
Claims (8)
第1の信号線、第2の信号線、電源線、及び選択線と、
第1のスイッチ及び第2のスイッチと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタと、を有し、
前記第3のトランジスタと前記第4のトランジスタとは、互いに異なる極性を有し、
前記第1のスイッチの一方の電極は、前記第1の信号線と電気的に接続され、
前記第1のスイッチの他方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記第2のスイッチの一方の電極は、前記第2の信号線と電気的に接続され、
前記第2のスイッチの他方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方及び前記第2のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのゲート及び前記第4のトランジスタのゲートは、前記選択線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方及び前記第4のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第1のスイッチ及び前記第2のスイッチがオンであり、前記第1の信号線と前記第2の信号線に、互いに異なるビットのビデオ信号が入力される第1の期間と、
前記第1の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第3のトランジスタを介して前記発光素子に供給される第2の期間と、
前記第2の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第4のトランジスタを介して前記発光素子に供給される第3の期間と、を有することを特徴とする発光装置。 A light emitting element;
A first signal line, a second signal line, a power supply line, and a selection line;
A first switch and a second switch;
A first transistor, a second transistor, a third transistor, and a fourth transistor;
The third transistor and the fourth transistor have different polarities,
One electrode of the first switch is electrically connected to the first signal line,
The other electrode of the first switch is electrically connected to the gate of the first transistor;
One electrode of the second switch is electrically connected to the second signal line,
The other electrode of the second switch is electrically connected to the gate of the second transistor;
One of a source or a drain of the first transistor and one of a source or a drain of the second transistor are electrically connected to the power supply line;
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor;
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the fourth transistor;
A gate of the third transistor and a gate of the fourth transistor are electrically connected to the selection line;
The other of the source and the drain of the third transistor and the other of the source and the drain of the fourth transistor are electrically connected to the light emitting element;
A first period in which the first switch and the second switch are on, and video signals of different bits are input to the first signal line and the second signal line;
After the first period, the first switch and the second switch are off, and a second period in which current from the power supply line is supplied to the light emitting element through the third transistor When,
After the second period, a third period in which the first switch and the second switch are off and a current from the power supply line is supplied to the light emitting element through the fourth transistor. And a light-emitting device.
第1の信号線、第2の信号線、電源線、及び選択線と、
第1のスイッチ及び第2のスイッチと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタと、
第1の容量素子及び第2の容量素子と、を有し、
前記第3のトランジスタと前記第4のトランジスタとは、互いに異なる極性を有し、
前記第1のスイッチの一方の電極は、前記第1の信号線と電気的に接続され、
前記第1のスイッチの他方の電極は、前記第1のトランジスタのゲート及び前記第1の容量素子の一方の電極と電気的に接続され、
前記第2のスイッチの一方の電極は、前記第2の信号線と電気的に接続され、
前記第2のスイッチの他方の電極は、前記第2のトランジスタのゲート及び前記第2の容量素子の一方の電極と電気的に接続され、
前記第1の容量素子の他方の電極及び前記第2の容量素子の他方の電極は、前記電源線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方及び前記第2のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのゲート及び前記第4のトランジスタのゲートは、前記選択線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方及び前記第4のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第1のスイッチ及び前記第2のスイッチがオンであり、前記第1の信号線と前記第2の信号線に、互いに異なるビットのビデオ信号が入力される第1の期間と、
前記第1の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第3のトランジスタを介して前記発光素子に供給される第2の期間と、
前記第2の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第4のトランジスタを介して前記発光素子に供給される第3の期間と、を有することを特徴とする発光装置。 A light emitting element;
A first signal line, a second signal line, a power supply line, and a selection line;
A first switch and a second switch;
A first transistor, a second transistor, a third transistor, and a fourth transistor;
A first capacitive element and a second capacitive element;
The third transistor and the fourth transistor have different polarities,
One electrode of the first switch is electrically connected to the first signal line,
The other electrode of the first switch is electrically connected to the gate of the first transistor and one electrode of the first capacitor;
One electrode of the second switch is electrically connected to the second signal line,
The other electrode of the second switch is electrically connected to the gate of the second transistor and one electrode of the second capacitor,
The other electrode of the first capacitor element and the other electrode of the second capacitor element are electrically connected to the power line,
One of a source or a drain of the first transistor and one of a source or a drain of the second transistor are electrically connected to the power supply line;
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor;
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the fourth transistor;
A gate of the third transistor and a gate of the fourth transistor are electrically connected to the selection line;
The other of the source and the drain of the third transistor and the other of the source and the drain of the fourth transistor are electrically connected to the light emitting element;
A first period in which the first switch and the second switch are on, and video signals of different bits are input to the first signal line and the second signal line;
After the first period, the first switch and the second switch are off, and a second period in which current from the power supply line is supplied to the light emitting element through the third transistor When,
After the second period, a third period in which the first switch and the second switch are off and a current from the power supply line is supplied to the light emitting element through the fourth transistor. And a light-emitting device.
第1の信号線、第2の信号線、電源線、及び選択線と、
第1のスイッチ及び第2のスイッチと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタと、を有し、
前記第3のトランジスタと前記第4のトランジスタとは、互いに異なる極性を有し、
前記第1のスイッチの一方の電極は、前記第1の信号線と電気的に接続され、
前記第1のスイッチの他方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記第2のスイッチの一方の電極は、前記第2の信号線と電気的に接続され、
前記第2のスイッチの他方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方及び前記第2のトランジスタのソース又はドレインの一方は、前記発光素子と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのゲート及び前記第4のトランジスタのゲートは、前記選択線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方及び前記第4のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
前記第1のスイッチ及び前記第2のスイッチがオンであり、前記第1の信号線と前記第2の信号線に、互いに異なるビットのビデオ信号が入力される第1の期間と、
前記第1の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第3のトランジスタを介して前記発光素子に供給される第2の期間と、
前記第2の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第4のトランジスタを介して前記発光素子に供給される第3の期間と、を有することを特徴とする発光装置。 A light emitting element;
A first signal line, a second signal line, a power supply line, and a selection line;
A first switch and a second switch;
A first transistor, a second transistor, a third transistor, and a fourth transistor;
The third transistor and the fourth transistor have different polarities,
One electrode of the first switch is electrically connected to the first signal line,
The other electrode of the first switch is electrically connected to the gate of the first transistor;
One electrode of the second switch is electrically connected to the second signal line,
The other electrode of the second switch is electrically connected to the gate of the second transistor;
One of the source or drain of the first transistor and one of the source or drain of the second transistor are electrically connected to the light emitting element,
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor;
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the fourth transistor;
A gate of the third transistor and a gate of the fourth transistor are electrically connected to the selection line;
The other of the source and the drain of the third transistor and the other of the source and the drain of the fourth transistor are electrically connected to the power supply line;
A first period in which the first switch and the second switch are on, and video signals of different bits are input to the first signal line and the second signal line;
After the first period, the first switch and the second switch are off, and a second period in which current from the power supply line is supplied to the light emitting element through the third transistor When,
After the second period, a third period in which the first switch and the second switch are off and a current from the power supply line is supplied to the light emitting element through the fourth transistor. And a light-emitting device.
第1の信号線、第2の信号線、電源線、及び選択線と、
第1のスイッチ及び第2のスイッチと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタと、
第1の容量素子及び第2の容量素子と、を有し、
前記第3のトランジスタと前記第4のトランジスタとは、互いに異なる極性を有し、
前記第1のスイッチの一方の電極は、前記第1の信号線と電気的に接続され、
前記第1のスイッチの他方の電極は、前記第1のトランジスタのゲート及び前記第1の容量素子の一方の電極と電気的に接続され、
前記第2のスイッチの一方の電極は、前記第2の信号線と電気的に接続され、
前記第2のスイッチの他方の電極は、前記第2のトランジスタのゲート及び前記第2の容量素子の一方の電極と電気的に接続され、
前記第1の容量素子の他方の電極及び前記第2の容量素子の他方の電極は、前記電源線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方及び前記第2のトランジスタのソース又はドレインの一方は、前記発光素子と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのゲート及び前記第4のトランジスタのゲートは、前記選択線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方及び前記第4のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
前記第1のスイッチ及び前記第2のスイッチがオンであり、前記第1の信号線と前記第2の信号線に、互いに異なるビットのビデオ信号が入力される第1の期間と、
前記第1の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第3のトランジスタを介して前記発光素子に供給される第2の期間と、
前記第2の期間の後、前記第1のスイッチ及び前記第2のスイッチがオフであり、前記電源線からの電流が前記第4のトランジスタを介して前記発光素子に供給される第3の期間と、を有することを特徴とする発光装置。 A light emitting element;
A first signal line, a second signal line, a power supply line, and a selection line;
A first switch and a second switch;
A first transistor, a second transistor, a third transistor, and a fourth transistor;
A first capacitive element and a second capacitive element;
The third transistor and the fourth transistor have different polarities,
One electrode of the first switch is electrically connected to the first signal line,
The other electrode of the first switch is electrically connected to the gate of the first transistor and one electrode of the first capacitor;
One electrode of the second switch is electrically connected to the second signal line,
The other electrode of the second switch is electrically connected to the gate of the second transistor and one electrode of the second capacitor,
The other electrode of the first capacitor element and the other electrode of the second capacitor element are electrically connected to the power line,
One of the source or drain of the first transistor and one of the source or drain of the second transistor are electrically connected to the light emitting element,
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor;
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the fourth transistor;
A gate of the third transistor and a gate of the fourth transistor are electrically connected to the selection line;
The other of the source and the drain of the third transistor and the other of the source and the drain of the fourth transistor are electrically connected to the power supply line;
A first period in which the first switch and the second switch are on, and video signals of different bits are input to the first signal line and the second signal line;
After the first period, the first switch and the second switch are off, and a second period in which current from the power supply line is supplied to the light emitting element through the third transistor When,
After the second period, a third period in which the first switch and the second switch are off and a current from the power supply line is supplied to the light emitting element through the fourth transistor. And a light-emitting device.
前記発光素子は、陽極、陰極、及び前記陽極と前記陰極の間に設けられた電界発光層を有し、
前記第1のトランジスタ及び前記第2のトランジスタはpチャネル型であり、
前記第3のトランジスタの他方の電極及び前記第4のトランジスタの他方の電極は、前記陽極と電気的に接続されていることを特徴とする発光装置。 In claim 1 or 2,
The light emitting element includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode,
The first transistor and the second transistor are p-channel type,
The other electrode of the third transistor and the other electrode of the fourth transistor are electrically connected to the anode.
前記発光素子は、陽極、陰極、及び前記陽極と前記陰極の間に設けられた電界発光層を有し、
前記第1のトランジスタ及び前記第2のトランジスタはnチャネル型であり、
前記第3のトランジスタの他方の電極及び前記第4のトランジスタの他方の電極は、前記陰極と電気的に接続されていることを特徴とする発光装置。 In claim 1 or 2,
The light emitting element includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode,
The first transistor and the second transistor are n-channel type,
The other electrode of the third transistor and the other electrode of the fourth transistor are electrically connected to the cathode.
前記第1のトランジスタと前記第3のトランジスタは活性層を共有し、
前記第2のトランジスタと前記第4のトランジスタは活性層を共有していることを特徴とする発光装置。 In any one of Claims 1 thru | or 6,
The first transistor and the third transistor share an active layer;
The light emitting device, wherein the second transistor and the fourth transistor share an active layer.
An electronic apparatus comprising the light emitting device according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005128952A JP5089026B2 (en) | 2004-04-28 | 2005-04-27 | LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004133712 | 2004-04-28 | ||
JP2004133712 | 2004-04-28 | ||
JP2005128952A JP5089026B2 (en) | 2004-04-28 | 2005-04-27 | LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005338811A JP2005338811A (en) | 2005-12-08 |
JP2005338811A5 JP2005338811A5 (en) | 2008-06-05 |
JP5089026B2 true JP5089026B2 (en) | 2012-12-05 |
Family
ID=35492403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005128952A Expired - Fee Related JP5089026B2 (en) | 2004-04-28 | 2005-04-27 | LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5089026B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009013806A1 (en) * | 2007-07-23 | 2009-01-29 | Pioneer Corporation | Active matrix type display device |
JPWO2023053713A1 (en) * | 2021-09-30 | 2023-04-06 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000347623A (en) * | 1999-03-31 | 2000-12-15 | Seiko Epson Corp | Electroluminescence display device |
JP2003255899A (en) * | 2001-12-28 | 2003-09-10 | Sanyo Electric Co Ltd | Display device |
KR20030083123A (en) * | 2002-04-19 | 2003-10-30 | 삼성전자주식회사 | Flat panel display and driving method thereof |
JP2003345306A (en) * | 2002-05-23 | 2003-12-03 | Sanyo Electric Co Ltd | Display device |
KR100489272B1 (en) * | 2002-07-08 | 2005-05-17 | 엘지.필립스 엘시디 주식회사 | Organic electroluminescence device and method for driving the same |
JP4623939B2 (en) * | 2003-05-16 | 2011-02-02 | 株式会社半導体エネルギー研究所 | Display device |
-
2005
- 2005-04-27 JP JP2005128952A patent/JP5089026B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005338811A (en) | 2005-12-08 |
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Legal Events
Date | Code | Title | Description |
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|
A131 | Notification of reasons for refusal |
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|
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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