JP5086823B2 - 半導体集積回路 - Google Patents
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Description
ファームウェアは、通常、オペレーティングシステムの中核となるカーネルが含まれており、このカーネルは、システムのリソースや、ハードウェアとソフトウェアコンポーネントのやりとりを管理するものである。つまり、カーネルがRAMにロードされ、実行されるまでは、システムのリソースが管理されていない状態にある。そのため、ファームウェアは通常RAMの先頭領域にロードされるようになっている。
例えば、具体的には、実行プログラムをRAMへロードする場合、実行プログラムをRAMへロードする工程において、RAM上における実行プログラムの格納領域と、ロードプログラムの格納領域とが重複する可能性の有無を監視すると共に、この可能性があるときに、RAM上においてロードプログラムを移動することが考えられる。
<第1の実施の形態>
図1は、本発明の第1の実施の形態にかかるシステム100を示す。このシステム100は、携帯電話機や、ゲーム機などに適用される組込システムである。以下において、本発明の主旨が分かりやすいように、本発明にかかる技術と関連がある部分について説明および図示し、関連が特になく、組込システムが通常備える部分について説明および図示を省略する。
図4は、ロードプログラム134の構成を示す。図示のように、本実施の形態において、ロードプログラム134は、CPU110が実行する処理として、カーネル126をRAM130にロードする処理と、RAM130上でのロードプログラム134がRAM130に転送されるカーネルによって上書きされないように監視する処理と、上書きが発生する可能性がある場合にはRAM130上でのロードプログラム134の記憶位置を移動する処理とを含む。
カーネル126は、CPU110の処理によって、RAM130上に書き込まれていく。具体的には、例えば上述したように、RAM130が0番地から100番地までのアドレスを有する場合、CPU110は、RAM130の先頭番地である0番地に書き込むことができる量のカーネル、すなわちカーネル126の一部分をこの0番地に書き込む。フラッシュROM120に記憶されているカーネル126の内、RAM130の0番地に書き込むことができる量が、0番地に書き込まれることになる。CPU110は、0番地へのカーネル126の一部分の書き込みが完了すると、0番地の次のアドレスである1番地に、カーネル126の別の一部分を書き込む。以降、順番に、2番地、3番地、4番地・・・と、CPU110は、カーネル126の一部分を次々と書き込んでいく。例えばCPU110は、カーネル126の記述の先頭から順番に、RAM130上の各アドレスに書き込むことができる量を抽出して、RAM130のそれぞれのアドレスに順次書き込んでいくことが考えられる。
<第2の実施の形態>
122 ブートローダ 124 ロードプログラム
126 カーネル 130 RAM
132 アプリケーション領域 134 ロードプログラム
136 カーネル 180 バス
200 システム 220 フラッシュROM
250 メモリ・マネージメント・ユニット 252 上書き防止部
252a 監視部 252b 移動部
Claims (7)
- 第1プログラムを記憶した第1記憶装置と、
圧縮されている第2プログラムを記憶した第2記憶装置と、
前記第1および第2記憶装置を接続するバスと、
前記バスに接続され、前記第1記憶装置から前記バスを介して前記第1プログラムを取得して実行し、前記第2プログラムを前記第2記憶装置から読み出すプロセッサとを有し、
前記第2プログラムは、前記プロセッサにより前記第2記憶装置から読み出されたときに自己展開するものであり、
前記プロセッサは、
自己展開された前記第2プログラムを前記第1記憶装置に書き込み、
前記第1記憶装置から前記第2プログラムを所定量ずつ読み出し、前記所定量の読出しの度に、前記第1記憶装置における、該読出しにより読み出される前記第2プログラムの前記所定量の部分の展開後の記憶位置と、前記第1プログラムの前記第1記憶装置での記憶位置とが重複する可能性がある場合は前記第1プログラムの前記第1記憶装置での記憶位置を変更することを特徴とする半導体集積回路。 - 前記プロセッサは、前記第1記憶装置での前記第1プログラムの格納領域を示すアドレスの内の一のアドレスである第1アドレスと、前記第1記憶装置に既に書き込まれた前記第2プログラムの部分の格納領域を示すアドレスの内の一のアドレスである第2アドレスとに基づき、前記可能性を判断することを特徴とする請求項1に記載の半導体集積回路。
- 前記プロセッサは、前記第1アドレスと前記第2アドレスの差分に基づき前記可能性を判断することを特徴とする請求項2に記載の半導体集積回路。
- 前記プロセッサは、前記差分が所定の閾値以下である場合、前記第1および第2プログラムの前記第1記憶装置での記憶位置が重複する可能性があると判断する請求項3に記載の半導体集積回路。
- 前記第1アドレスは、前記第1プログラムの格納領域を示すアドレスの内の最小アドレスであり、前記第2アドレスは、既に書き込まれた前記第2プログラムの部分の格納領域を示すアドレスの内の最大アドレスであることを特徴とする請求項2に記載の半導体集積回路。
- 前記プロセッサは、前記第2プログラムの前記第1記憶装置への書き込みを開始してから経過した時間に基づき、前記可能性があるか否かを判断することを特徴とする請求項1に記載の半導体集積回路。
- 前記第2プログラムは、カーネルであることを特徴とする請求項1に記載の半導体集積回路。
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