JP5065298B2 - 効率的なメモリ階層管理 - Google Patents
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Description
Claims (20)
- 下記を具備する、命令キャッシュから分離しているデータキャッシュ内で命令を見いだすための方法:
命令フェッチアドレスでのフェッチ試行が前記命令に関して前記命令キャッシュ内で成功しなかったことを決定すること、
前記命令フェッチアドレスに関係づけられたページテーブルエントリにおいて、チェックデータキャッシュ属性がアクティブ状態に設定されていることを決定することであって、前記チェックデータキャッシュ属性がアクティブ状態に設定されていることは、前記データキャッシュが前記命令のためにチェックされるべきであることを示す、決定すること、
前記チェックデータキャッシュ属性がアクティブ状態にあることに応答して、前記命令フェッチアドレスをデータフェッチアドレスとして選択すること、
前記選択されたデータフェッチアドレスでの前記命令に関して前記データキャッシュ内でフェッチ試行をすること、および
前記データキャッシュ内での前記フェッチ試行に応答して、前記命令が前記データキャッシュ内に見いだされた場合、情報存在インジケーションをアクティブ状態に設定すること。 - 前記データキャッシュ内にデータとして格納される命令を生成すると、前記関係づけられたページテーブルエントリ内でチェックデータキャッシュ属性をアクティブに設定することをさらに備える、請求項1に記載の方法。
- プログラムによって、命令として使用されるべきデータを生成すること、および
少なくとも前記関係づけられたページテーブルエントリ内で前記チェックデータキャッシュ属性をアクティブに設定するよう、前記プログラムによってオペレーティングシステムに要求することをさらに備える、請求項1に記載の方法。 - 前記チェックデータキャッシュ属性は異なるプログラムによる使用のためにクリアされる、請求項2に記載の方法。
- 前記命令フェッチアドレスを選択する前記ステップは、下記をさらに具備する請求項1に記載の方法:
前記命令フェッチアドレスおよびデータフェッチアドレスを多重化すること、ならびに
前記選択されたデータフェッチアドレスとして前記データキャッシュに適用すべき前記命令フェッチアドレスを選択することであって、前記命令フェッチアドレスは、前記命令フェッチ試行が前記命令キャッシュ内で成功しなかったことを決定した後に選択される、選択すること。 - 前記データキャッシュ内でフェッチ試行をする前記ステップは、下記をさらに具備する、請求項1に記載の方法:
前記データキャッシュ内で前記命令が見いだされたことを決定すること、および
前記命令を前記データキャッシュからフェッチすること。 - 下記をさらに備える、請求項1に記載の方法:
前記データキャッシュ内での前記フェッチ試行が成功しなかったことを決定すること、および
前記データキャッシュ内での前記フェッチ試行が成功しなかったことを命令メモリ制御に通知すること。 - 前記命令をシステムメモリからフェッチすること
をさらに備える、請求項7に記載の方法。 - 下記を具備するプロセッサ複合体:
命令キャッシュ、
1つまたは複数のチェックデータキャッシュ属性を有するエントリを備えたページテーブルを有する命令メモリ管理装置であって、前記チェックデータキャッシュ属性は、前記データキャッシュが前記命令のためにチェックされるべきであることを示すために使用される、命令メモリ管理装置、
データキャッシュ、および
前記命令キャッシュ内の命令フェッチ動作の状態インジケーションおよびチェックデータキャッシュ属性に応答して、選択信号に基づいて命令フェッチアドレスまたはデータフェッチアドレスを選択するための第1のセレクタであって、前記選択信号は、前記命令フェッチアドレスまたは前記データフェッチアドレスを前記データキャッシュに適用させ、それによって命令またはデータが前記データキャッシュから選択的にフェッチされることができる、第1のセレクタ。 - 前記第1のセレクタの前記選択信号は、データアクセス動作に応答して前記データフェッチアドレスを選択する、請求項9に記載のプロセッサ複合体。
- 前記第1のセレクタの前記選択信号は、前記命令が前記命令キャッシュ内で見いだされなかったことを命令フェッチ動作の前記状態インジケーションが示し、前記チェックデータキャッシュ属性がアクティブ状態に設定された場合に前記命令フェッチアドレスを選択する、請求項9に記載のプロセッサ複合体。
- プロセッサの命令バス入力に適用されるべき前記命令キャッシュからの命令出力バスまたは前記データキャッシュからのデータ出力バスを選択するための第2のセレクタをさらに備える、請求項9に記載のプロセッサ複合体。
- 前記第2のセレクタは、前記命令が前記命令キャッシュ内に見いだされなかったことを命令フェッチ動作の前記状態インジケーションが示し、前記チェックデータキャッシュ属性がアクティブ状態にあり、前記第1のセレクタにより選択された前記命令フェッチアドレスにおいてデータが前記データキャッシュ内に見いだされたことをデータフェッチ動作の状態インジケーションが示す場合に、前記データキャッシュからの前記データ出力バスを選択する、請求項12に記載のプロセッサ複合体。
- 前記第2のセレクタは、前記命令が前記命令キャッシュ内で見いだされたことを命令フェッチ動作の前記状態インジケーションが示す場合に前記命令出力バスを選択する、請求項12に記載のプロセッサ複合体。
- 前記命令キャッシュの命令バス入力に適用されるべきシステムメモリからのメモリ出力バスまたは前記データキャッシュからのデータ出力バスを選択するための第3のセレクタをさらに備える、請求項9に記載のプロセッサ複合体。
- 前記第3のセレクタは、前記命令が前記命令キャッシュ内に見いだされなかったことを命令フェッチ動作の前記状態インジケーションが示し、前記チェックデータキャッシュ属性がアクティブ状態にあり、前記第1のセレクタにより選択された前記命令フェッチアドレスにおいてデータが前記データキャッシュ内で見いだされたことをデータフェッチ動作の状態インジケーションが示す場合に、前記データキャッシュからの前記データ出力バスを選択する、請求項15に記載のプロセッサ複合体。
- 下記を具備する、プログラムコードを実行するための方法:
データキャッシュ内にデータとして格納される前記プログラムコードの一部である命令を生成すること、
前記命令に関係づけられた少なくとも1つのページテーブルエントリ内でチェックデータキャッシュ属性をアクティブに設定するよう、オペレーティングシステムに要求することであって、前記チェックデータキャッシュ属性がアクティブ状態に設定されることは、前記データキャッシュが前記命令のためにチェックされるべきであることを示す、要求すること、
前記生成された命令を使用する前記プログラムコードの実行の前に命令キャッシュを無効にすること、
前記命令が前記命令キャッシュ内で見いだされない場合に、前記命令に関係づけられたアクティブなチェックデータキャッシュ属性に応答して、前記データキャッシュから直接、命令をフェッチすること、
前記プログラムコードを実行すること。 - 前記命令を生成するステップは、前記データキャッシュ内に複数の命令をロードする前記動作を含む、請求項17に記載の方法。
- 前記命令キャッシュを前記無効にすることは、
前記生成された命令が格納される前記アドレスにおける前記命令キャッシュの一部分だけを無効にすることをさらに備える、請求項17に記載の方法。 - 前記ページテーブルは、メモリ管理装置内に配置された命令ページテーブルである、請求項17に記載の方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006054764A1 (ja) * | 2004-11-22 | 2006-05-26 | Honda Motor Co., Ltd. | 自動車用ランチャンネル取付方法及びその装置と、軟体部材取付装置 |
WO2006059521A1 (ja) * | 2004-11-30 | 2006-06-08 | Honda Motor Co., Ltd. | モール装着方法及びその装置 |
WO2007057978A1 (ja) * | 2005-11-16 | 2007-05-24 | Honda Motor Co., Ltd. | 軟性部材の取付方法及びその取付装置 |
WO2007060750A1 (ja) * | 2005-11-24 | 2007-05-31 | Honda Motor Co., Ltd. | オープンシールの取付方法及びその取付装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7555605B2 (en) * | 2006-09-28 | 2009-06-30 | Freescale Semiconductor, Inc. | Data processing system having cache memory debugging support and method therefor |
KR100877611B1 (ko) * | 2007-02-08 | 2009-01-09 | 삼성전자주식회사 | 플래시 메모리 내장 마이크로 컨트롤러 유닛 시스템 및상기 마이크로 컨트롤러 유닛의 플래시 메모리 접근 방법 |
US8255629B2 (en) * | 2009-06-22 | 2012-08-28 | Arm Limited | Method and apparatus with data storage protocols for maintaining consistencies in parallel translation lookaside buffers |
JP5903173B2 (ja) | 2012-02-22 | 2016-04-13 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | コンピュータ上のオペレーティングシステムからの論理プロセッサの隠蔽 |
WO2014142867A1 (en) | 2013-03-14 | 2014-09-18 | Intel Corporation | Power efficient level one data cache access with pre-validated tags |
JP6031212B2 (ja) | 2013-03-28 | 2016-11-24 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | ブレードデバイスを備えるパーティションのオペレーティングシステムによって用いられるブレードデバイスのメモリの特定 |
CN105074653B (zh) | 2013-03-28 | 2018-11-23 | 慧与发展有限责任合伙企业 | 使计算刀片设备和扩展刀片设备的存储器可供由操作系统使用 |
US10289467B2 (en) | 2013-03-28 | 2019-05-14 | Hewlett Packard Enterprise Development Lp | Error coordination message for a blade device having a logical processor in another system firmware domain |
US9734083B2 (en) * | 2014-03-31 | 2017-08-15 | International Business Machines Corporation | Separate memory address translations for instruction fetches and data accesses |
US9824021B2 (en) | 2014-03-31 | 2017-11-21 | International Business Machines Corporation | Address translation structures to provide separate translations for instruction fetches and data accesses |
US9715449B2 (en) | 2014-03-31 | 2017-07-25 | International Business Machines Corporation | Hierarchical translation structures providing separate translations for instruction fetches and data accesses |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1984002799A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | A hierarchical memory system including separate cache memories for storing data and instructions |
US5287467A (en) * | 1991-04-18 | 1994-02-15 | International Business Machines Corporation | Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit |
US5440707A (en) * | 1992-04-29 | 1995-08-08 | Sun Microsystems, Inc. | Instruction and data cache with a shared TLB for split accesses and snooping in the same clock cycle |
JPH06100982B2 (ja) * | 1992-05-20 | 1994-12-12 | 工業技術院長 | 階層キャッシュ・メモリ装置 |
JPH086853A (ja) * | 1994-06-22 | 1996-01-12 | Hitachi Ltd | 記憶制御方法 |
US5737749A (en) | 1996-05-20 | 1998-04-07 | International Business Machines Corporation | Method and system for dynamically sharing cache capacity in a microprocessor |
US6260114B1 (en) * | 1997-12-30 | 2001-07-10 | Mcmz Technology Innovations, Llc | Computer cache memory windowing |
US6480952B2 (en) * | 1998-05-26 | 2002-11-12 | Advanced Micro Devices, Inc. | Emulation coprocessor |
JP2002007212A (ja) * | 2000-06-19 | 2002-01-11 | Sony Corp | キャッシュ・メモリ・システム及びキャッシュ・メモリ制御方法 |
US7873776B2 (en) * | 2004-06-30 | 2011-01-18 | Oracle America, Inc. | Multiple-core processor with support for multiple virtual processors |
GB2426082B (en) | 2005-05-09 | 2007-08-15 | Sony Comp Entertainment Europe | Memory caching in data processing |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006054764A1 (ja) * | 2004-11-22 | 2006-05-26 | Honda Motor Co., Ltd. | 自動車用ランチャンネル取付方法及びその装置と、軟体部材取付装置 |
WO2006059521A1 (ja) * | 2004-11-30 | 2006-06-08 | Honda Motor Co., Ltd. | モール装着方法及びその装置 |
WO2007057978A1 (ja) * | 2005-11-16 | 2007-05-24 | Honda Motor Co., Ltd. | 軟性部材の取付方法及びその取付装置 |
WO2007060750A1 (ja) * | 2005-11-24 | 2007-05-31 | Honda Motor Co., Ltd. | オープンシールの取付方法及びその取付装置 |
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