JP5049861B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5049861B2
JP5049861B2 JP2008112187A JP2008112187A JP5049861B2 JP 5049861 B2 JP5049861 B2 JP 5049861B2 JP 2008112187 A JP2008112187 A JP 2008112187A JP 2008112187 A JP2008112187 A JP 2008112187A JP 5049861 B2 JP5049861 B2 JP 5049861B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
analog
semiconductor device
wire
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008112187A
Other languages
English (en)
Other versions
JP2009267564A (ja
Inventor
勝彦 橋詰
宏 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008112187A priority Critical patent/JP5049861B2/ja
Publication of JP2009267564A publication Critical patent/JP2009267564A/ja
Application granted granted Critical
Publication of JP5049861B2 publication Critical patent/JP5049861B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、半導体装置に関し、特に、撮像素子から出力されたアナログ画像信号を処理する半導体装置に適用して有効な技術に関するものである。
特開２００６−２８６８２４号公報（特許文献１）には、耐圧電圧あるいはノイズ耐性の異なる複数の半導体チップを重ねて搭載した半導体装置において、信号品質を向上する技術が記載されている。具体的に特許文献１に記載された半導体装置は、縁辺部に沿って複数個の電極が配置されたパッケージ基板に重ねて搭載され、各々縁辺部に沿って複数個のボンディングパッドを有する第１の半導体チップと第２の半導体チップを有する。第１の半導体チップはアナログ信号用のボンディングパッドを複数個有し、第２の半導体チップは高電圧信号用のボンディングパッドを複数個有する。アナログ信号用のボンディングパッドが配置された縁辺部と前記高電圧信号用のボンディングパッドが配置された縁辺部とは相互にパッケージ基板の異なる縁辺部に沿うように配置される。これにより、パッケージ基板上で高電圧信号とアナログ信号との電極や配線が隣り合うことを容易に回避でき、信号品質の劣化を抑制することができるとしている。
特開２００２−２７０７５６号公報（特許文献２）には、高い絶縁性を有する絶縁バリアをパッケージあるいはモジュール内部に内蔵したマルチチップ構成の半導体装置に関する技術が記載されている。具体的には、複数の半導体チップ上に形成した高耐圧キャパシタの外部電極間を、ワイヤボンディングあるいはプリント基板配線，リードフレーム等で電気的に接続する。そして、半導体チップ上に形成した信号送信用のドライバ回路、または、信号受信用のレシーバ回路を高耐圧キャパシタの基板側電極と電気的に接続し、複数の半導体チップを１つのパッケージあるいは１つのモジュールに収める。これにより、絶縁性と小型化を両立した半導体装置を提供できるとしている。
特開２００６−２８６８２４号公報 特開２００２−２７０７５６号公報
近年、半導体装置からなる撮像デバイスがデジタルカメラなどに使用されている。撮像デバイスは、基本的に、光を電子に変換するフォトダイオードと、電子を電気信号として読み出す走査回路から構成されている。このような撮像デバイスとしては、ＣＣＤ（charge coupled device）センサやＣＭＯＳ（complementary MOS）イメージセンサがある。
ＣＣＤセンサは、半導体基板上に複数の金属電極を近接配置した構造をしており、金属電極に電圧を加えて半導体基板の内部に電位井戸を形成し、この電位井戸にフォトダイオードで発生させた電子を蓄える。そして、複数の金属電極に印加する電圧を走査して電位井戸を移動させる。これにより、電位井戸に蓄えられた電子は、コップに入れた水を隣のコップに移すように電位井戸を移動する（バケツリレー方式）。この結果、フォトダイオードで発生した電子を転送することができ、転送された電子を電気信号として処理することにより、画像が表示される。具体的に、ＣＣＤセンサでは、個々のフォトダイオードに蓄積された電子を各列同時に垂直転送部に移した後、垂直転送部から上述したバケツリレー方式で水平転送部に順次転送する。そして、水平転送部からバケツリレー方式で順次電子が出力される。このようにＣＣＤセンサでは、バケツリレー方式で個々のフォトダイオードに蓄積された電子を出力するので、その出力経路は単チャネルとなる。ＣＣＤセンサによれば、電子１個でも確実に転送することができるので、画質が優れているという利点がある。一方、ＣＣＤセンサは、電子井戸を形成するのに高電圧電源が必要となるとともに、電子井戸を移動させるために複数の電源が必要となる。このため、ＣＣＤセンサは低消費電力化には不向きな構造といえる。
これに対し、ＣＭＯＳイメージセンサは、フォトダイオードで発生した電子をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるスイッチで取り出すように構成されている。すなわち、ＣＭＯＳイメージセンサでは、各セルが光を電子に変換するフォトダイオードとフォトダイオードで発生した電子をセルの外部に出力するスイッチ（ＭＯＳＦＥＴ）を備えている。この点がＣＣＤセンサと異なる点である。ＣＣＤセンサでは、個々のセルはフォトダイオードから構成されており、個々のセルに蓄積された電子を垂直転送部と水平転送部で転送するように構成されている。これに対し、ＣＭＯＳイメージセンサでは、各セルにフォトダイオードとＭＯＳＦＥＴが形成されており、各セルに蓄積された電子は、各セルに形成されているＭＯＳＦＥＴをオンすることで出力されるように構成されている。つまり、ＣＣＤセンサでは、複数のセルに蓄積された電子を垂直転送部と水平転送部で順次転送するように構成されているのに対し、ＣＭＯＳイメージセンサでは、セルごとに蓄積された電子を取り出すことができるように構成されているのである。
ＣＣＤセンサやＣＭＯＳイメージセンサから出力された電子（アナログ画像信号）は、例えば、アナログフロントエンド（ＡＦＥという）で、ノイズ除去、増幅およびＡ／Ｄ変換などの処理を実施された後、画像処理ＬＳＩでさらに処理される。これらのアナログフロントエンドや画像処理ＬＳＩは、例えば、ＭＯＳＦＥＴを使用して形成されている。したがって、ＣＭＯＳイメージセンサでもＭＯＳＦＥＴが使用されていることから、ＣＭＯＳイメージセンサは、アナログフロントエンドや画像処理ＬＳＩとを同一の半導体チップに形成することが可能であり、撮像装置の小型化を実現できる利点を有する。さらに、ＣＭＯＳイメージセンサでは、スイッチであるＭＯＳＦＥＴのオン／オフ制御が行なわれるが、このオン／オフ制御は通常のＭＯＳＦＥＴと同様の低電圧で駆動することができ、ＣＣＤセンサのように高電圧電源を使用する必要はない。つまり、ＣＭＯＳイメージセンサでは、ＣＣＤセンサの垂直転送部や水平転送部のように高電圧駆動する必要がないので、低消費電力化が可能である。以上のことから、撮像装置の小型化および低消費電力化を優先する観点からは、ＣＣＤセンサよりもＣＭＯＳイメージセンサが向いているといえる。
このように撮像装置の小型化や低消費電力化が優先される場合には、ＣＭＯＳイメージセンサが使用される。ＣＭＯＳイメージセンサでは、個々のセルに蓄積された電子を個々のセルからＭＯＳＦＥＴで取り出せることができるため、複数の出力経路を形成することができる。すなわち、ＣＭＯＳイメージセンサでは、各セルが行列状に配置されているが、それぞれの列からの出力を異なる出力経路とすることができる。例えば、ある列の出力を第１チャネルの出力経路とし、別の列の出力を第２チャネルの出力経路とすることができる。このようにＣＭＯＳイメージセンサの出力を多チャネル化することにより、複数チャネルから出力されたアナログ画像信号を、複数チャネルから出力されるアナログ画像信号のそれぞれに対応して設けられた複数のアナログフロントエンドで信号処理することができ、信号処理速度の向上を図ることができるのである。
したがって、多チャネルの出力経路を有するＣＭＯＳイメージセンサでは、単一チャネルの出力経路しかないＣＣＤセンサに比べて処理速度の向上を図ることができる利点を有する。しかし、ＣＭＯＳイメージセンサの出力経路を多チャネル化すると、それぞれのチャネル間でのクロストークが問題となる。例えば、それぞれのチャネル（出力経路）に対応したアナログフロントエンドを同一の半導体チップに形成することが考えられるが、この場合、互いに異なるチャネル間の距離が近づくことになるので、チャネル間のクロストークの影響が大きくなり、画像劣化を生じる可能性が大きくなる。
本発明の目的の１つは、多チャネルの出力経路を有する撮像素子から多チャネルのアナログ画像信号を入力する半導体装置において、異なるチャネルを伝達するアナログ画像信号間のクロストークを抑制する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、（ａ）配線基板と、（ｂ）前記配線基板上に配置された矩形形状の第１半導体チップと、（ｃ）前記第１半導体チップ上に配置された矩形形状の第２半導体チップとを備える。そして、前記配線基板は、（ａ１）前記配線基板の第１領域に配置された第１電極および第２電極とを有する。さらに、前記第１半導体チップは、（ｂ１）前記第１半導体チップの第１辺に沿って配置され、かつ、撮像素子から出力された第１チャネルのアナログ画像信号を入力する第１パッドと、（ｂ２）前記第１パッドに入力した前記第１チャネルのアナログ画像信号を信号処理することにより前記第１チャネルのデジタル画像信号を出力する第１アナログ回路とを有する。また、前記第２半導体チップは、（ｃ１）前記第２半導体チップの第２辺に沿って配置され、かつ、前記撮像素子から出力された第２チャネルのアナログ画像信号を入力する第２パッドと、（ｃ２）前記第２パッドに入力した前記第２チャネルのアナログ画像信号を信号処理することにより前記第２チャネルのデジタル画像信号を出力する第２アナログ回路とを有する。このとき、前記第１半導体チップの前記第１辺の外側領域と、前記第２半導体チップの前記第２辺の外側領域とは同じ前記第１領域を示しているものである。
ここで、前記配線基板の前記第１領域に形成された前記第１電極と前記第１半導体チップの前記第１辺に沿って形成された前記第１パッドとは、第１ワイヤで接続され、前記配線基板の前記第１領域に形成された前記第２電極と前記第２半導体チップの前記第２辺に沿って形成された前記第２パッドとは、第２ワイヤで接続されている。そして、前記第１ワイヤと前記第２ワイヤとは、電気的に接続されず、かつ、平面的に交差する方向に配置されていることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。多チャネルの出力経路を有する撮像素子から多チャネルのアナログ画像信号を入力する半導体装置において、異なるチャネルを伝達するアナログ画像信号間のクロストークを抑制することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１では、画像を撮影する撮像装置について図面を参照しながら説明する。まず、撮像装置を構成する撮像素子の構成について説明する。撮像素子は、撮像素子に入力された光を電気信号に変換する素子である。図１は、撮像素子において、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＲに入射し結像する。このレンズＲの結像位置に撮像素子ＩＳが配置されており、レンズＲによって結像された画像が撮像素子ＩＳに照射される。撮像素子ＩＳでは、光が照射されると、その光を電気信号に変換する。そして、撮像素子ＩＳから出力された電気信号を信号処理することにより画像が生成される。このように撮像素子ＩＳは、入射した光を電気信号に変換して出力する機能を有する。
撮像素子ＩＳの受光面ＲＣを拡大すると、撮像素子ＩＳの受光面ＲＣには、オンチップレンズＯＲ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、撮像素子ＩＳは、オンチップレンズＯＲ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、撮像素子ＩＳを構成するそれぞれの構成要素の機能について順次説明する。
まず、オンチップレンズＯＲについて説明する。図２は撮像素子ＩＳにオンチップレンズＯＲを設けない場合の構成を概略的に示す図である。図２に示すように、撮像素子ＩＳにオンチップレンズＯＲを設けない場合、撮像素子ＩＳに入射した光は、撮像素子ＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、撮像素子ＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、撮像素子ＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、撮像素子ＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、撮像素子ＩＳにオンチップレンズＯＲを設けない場合は、撮像素子ＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、撮像素子ＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
そこで、撮像素子ＩＳに入射した光を効率よく電気信号に変換するため、撮像素子ＩＳにオンチップレンズＯＲを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にオンチップレンズＯＲを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してオンチップレンズＯＲが配置されている。すなわち、オンチップレンズＯＲは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、撮像素子ＩＳに入射した光はオンチップレンズＯＲに入射する。オンチップレンズＯＲに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにオンチップレンズＯＲは、撮像素子ＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、オンチップレンズＯＲが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、オンチップレンズＯＲを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、オンチップレンズＯＲは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、撮像素子ＩＳにオンチップレンズＯＲを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、撮像素子ＩＳに入射する光を効率よく電気信号に変換することができる。
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、撮像装置で写した画像がすべてモノクロとなってしまう。そこで、撮像装置でカラー画像を生成できるように撮像素子ＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、「赤」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、「緑」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、「青」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、撮像素子ＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型の撮像素子ＩＳに使用されることが多くなっている。
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用した撮像装置では、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）撮像素子ＩＳに使用されることが多くなっている。
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは光を照射されると電荷を発生する機能を有するものである。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、空乏層にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光が空乏層で吸収されて一対の電子ｅと正孔ｈが発生する。電子ｅは、バンドの伝導帯に発生する一方、正孔ｈはバンドの価電子帯に発生する。そして、発生した電子ｅおよび正孔ｈは、空乏層に形成されている拡散電界によって、それぞれ電子ｅはｎ型半導体領域に注入され、正孔ｈはｐ型半導体領域に注入される。ただし、ｐｎ接合の形成で生じる拡散電界では、空乏層で発生した電子ｅあるいは正孔ｈを充分に加速できず、空乏層内で再結合する割合が多くなると考えられる。すると、ｐｎ接合によるダイオードから発生する電流が少なくなる。そこで、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、空乏層で発生した電子ｅと正孔ｈは、拡散電界および逆方向電圧ＶＧによる高電界で加速される。この結果、空乏層内で電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードＰＤが構成されている。
撮像素子は上記のように構成されており、アレイ状に配列されたフォトダイオードＰＤで光を電荷に変換している。フォトダイオードＰＤで変換された電荷は電気信号として信号処理され画像が表示される。このとき、撮像素子では、アレイ状に配列されたフォトダイオードＰＤから順次電荷を出力するために走査回路が備えられている。この走査回路の相違によって、撮像素子はＣＣＤセンサとＣＭＯＳイメージセンサに区別される。すなわち、ＣＣＤセンサとＣＭＯＳイメージセンサはともに、オンチップレンズＯＲ、カラーフィルタＣＦおよびフォトダイオードＰＤを有しているが、アレイ状に配置された個々のフォトダイオードＰＤから電荷を取り出す走査方法が異なっているのである。
以下では、まず、ＣＣＤセンサの構成について説明する。図７は、ＣＣＤセンサの構成を示す模式図である。図７に示すように、ＣＣＤセンサは、複数のフォトダイオードＰＤがアレイ状に配置されている。そして、アレイ状に配列されたフォトダイオードＰＤのそれぞれの列に隣接するように垂直転送部ＶＳが形成されており、垂直転送部ＶＳは、１本の水平転送部ＨＳに接続されている。
このように構成されているＣＣＤセンサの走査方法について説明する。まず、光がフォトダイオードＰＤに入射すると、フォトダイオードＰＤで電荷が発生する。この電荷は、それぞれの列ごとに配置されている垂直転送部ＶＳに移動する。すなわち、同じ列に配置されているフォトダイオードＰＤから同時に垂直転送部ＶＳに電荷が移動する。そして、垂直転送部ＶＳでは、順次、電荷を水平転送部ＨＳに転送する。例えば、図７では、一列に４つのフォトダイオードＰＤが配置されているが、この４つのフォトダイオードＰＤから垂直転送部ＶＳに一度に電荷が移動する。４つのフォトダイオードＰＤから一度に移動した電荷は、垂直転送部ＶＳの異なる領域に蓄積される。そして、垂直転送部ＶＳの異なる領域に蓄積された電荷を順次移動させる。このとき、最初の移動（第１垂直移動）で、最も下側に位置するフォトダイオードＰＤから垂直転送部ＶＳに移動した電荷が、水平転送部ＨＳに転送される。その後、水平転送部ＨＳに転送された電荷（最も下側に位置するフォトダイオードＰＤから移動した電荷）が転送される（第１水平移動）。続いて、下側から２番目に位置するフォトダイオードＰＤから垂直転送部ＶＳに移動した電荷は、第１垂直移動によって、垂直転送部ＶＳの最も下側に移動している。このため、この垂直転送部ＶＳの最も下側に移動している電荷を、さらに、第２垂直移動によって、水平転送部ＨＳに転送する。その後、水平転送部ＨＳに転送された電荷（下側から２番目に位置するフォトダイオードＰＤで発生した電荷）を第２水平移動で水平方向に転送する。このように、垂直転送部ＶＳと水平転送部ＨＳとを交互に繰り返すことにより、アレイ状に配置されているフォトダイオードＰＤで発生した電荷が１本の出力経路ＯＵＴから順次出力される。このようにして、ＣＣＤセンサから、個々のフォトダイオードＰＤで発生した電荷が１本の出力経路ＯＵＴから順次出力される。このとき、ＣＣＤセンサでは、個々の電荷量をアナログ画像信号（例えば、電圧信号）に変換して出力する。ＣＣＤセンサでは、アレイ状に配置されているフォトダイオードＰＤからの電荷を垂直転送部ＶＳと水平転送部ＨＳを使用して順次出力する構成をとっていることから、ＣＣＤセンサからの出力経路ＯＵＴは必然的に単一チャネルとなる特徴がある。
次に、ＣＣＤセンサに含まれる垂直転送部ＶＳおよび水平転送部ＨＳの転送方法について説明する。図８は、ＣＣＤセンサの転送方法を示す模式図である。図８に示すように、垂直転送部ＶＳや水平転送部ＨＳは、シリコン基板からなる半導体基板Ｓ上に絶縁膜ＯＸが形成されており、この絶縁膜ＯＸ上に複数の金属電極ＭＥ１〜ＭＥ５が並んで配置されている。このように構成されている金属電極ＭＥ１〜ＭＥ５に比較的高い電圧を印加する。例えば、図８に示すように、金属電極ＭＥ２および金属電極ＭＥ４に最も高い電圧を印加すると金属電極ＭＥ２と金属電極ＭＥ４の下層で空乏層が広がる。そして、金属電極ＭＥ１、ＭＥ３、ＭＥ５に最も高い電圧よりも低い電圧を印加する。この場合も、金属電極ＭＥ１、ＭＥ３、ＭＥ５の下層に空乏層が広がるが、金属電極ＭＥ１、ＭＥ３、ＭＥ５に印加されている電圧が金属電極ＭＥ２や金属電極ＭＥ４に印加される電圧よりも低いことから、金属電極ＭＥ１、ＭＥ３、ＭＥ５の下層に形成される空乏層は、金属電極ＭＥ２の下層や金属電極ＭＥ４の下層に形成される空乏層よりも浅い。したがって、金属電極ＭＥ２や金属電極ＭＥ４の下層には、電位井戸ＥＷが形成される。この電位井戸ＥＷにフォトダイオードＰＤで発生した電子ｅが蓄積される。そして、次に、金属電極ＭＥ３、ＭＥ５に最も高い電圧を印加し、かつ、金属電極ＭＥ２および金属電極ＭＥ４に最も高い電圧よりも低い電圧を印加すると、空乏層の広がりが変化する。つまり、今度は、金属電極ＭＥ３、ＭＥ５の下層に電位井戸ＥＷが形成される。この結果、金属電極ＭＥ２の下層および金属電極ＭＥ４の下層に形成されていた電位井戸ＥＷが金属電極ＭＥ３の下層および金属電極ＭＥ５の下層に形成される。すなわち、電位井戸ＥＷが図８の右方向に移動する。この電位井戸ＥＷの移動に伴って、電位井戸ＥＷに蓄えられている電子ｅも移動する。つまり、例えば、電位井戸ＥＷとこの電位井戸ＥＷに蓄えられる電子ｅについて、電位井戸ＥＷをバケツと考え、電子ｅをバケツに蓄えられる水と考えれば、ＣＣＤセンサの垂直転送部ＶＳあるいは水平転送部ＨＳは、バケツ（電位井戸ＥＷ）に蓄えられている水（電子ｅ）をバケツリレー方式で移動させることに対応することになる。以上のようにして、ＣＣＤセンサでは、フォトダイオードＰＤで発生した電荷を転送することができることになる。
続いて、撮像素子としてＣＣＤセンサを用いた撮像装置の全体構成について説明する。図９は、ＣＣＤセンサを用いた撮像装置の全体構成を示すブロック図である。図９に示すように、撮像装置は、レンズＲ、ＣＣＤセンサＣＤ、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰを有している。レンズＲは光を結像させるものであり、ＣＣＤセンサＣＤは、レンズＲで結像した像をアナログ画像信号（電気信号）に変換するものである。アナログフロントエンドＡＦＥは、ＣＣＤセンサＣＤを制御するとともに、ＣＣＤセンサＣＤから出力されたアナログ画像信号を入力して信号処理するように構成されている。
このアナログフロントエンドＡＦＥは、具体的に、垂直ドライバＶＤ、タイミングジェネレータＴＧ、ノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣを有している。垂直ドライバＶＤは、ＣＣＤセンサＣＤの走査回路を制御するように構成されており、タイミングジェネレータＴＧは、ＣＣＤセンサＣＤの駆動タイミングパルスと各種信号処理用のパルスを発生するように構成されている。
ノイズ低減回路ＣＤＳは、ＣＣＤセンサＣＤから、信号が無いときの出力レベルと信号があるときの出力レベルを入力してその差分をとることにより、ノイズを大幅に低減するように構成されている。すなわち、信号が無いときのＣＣＤセンサＣＤからの出力レベルはゼロであることが望ましいが、実際にはノイズ成分が出力されている。このノイズ成分は、信号があるときの出力レベルにも存在すると考えられるので、信号が無いときの出力レベルと信号があるときの出力レベルの差分をとることにより、ノイズ成分を除去することができるのである。この方法は、相関二重サンプル（ＣＤＳ：Correlated Double Sampling）と呼ばれる。
増幅回路ＡＧＣは、ＣＣＤセンサＣＤに入力する入射光量が少なくＣＣＤセンサＣＤからの出力信号（アナログ画像信号）が低い場合に、自動的に増幅利得の調整を行ない、常に一定レベルの出力信号を維持することができるように構成されている。Ａ／Ｄ変換器ＡＤＣは、アナログ信号をデジタル信号に変換するように構成されている。
画像処理ＬＳＩＩＰは、アナログフロントエンドＡＦＥで生成されたデジタル信号を入力して処理することにより、画像を出力できるように構成されている。
このようにＣＣＤセンサＣＤを用いた撮像装置は構成されており、以下に、その動作について説明する。まず、被写体からの光がレンズＲを介してＣＣＤセンサＣＤ上に結像する。そして、ＣＣＤセンサＣＤに入射した光は、電気信号（アナログ画像信号）に変換され、アナログフロントエンドＡＦＥからの制御に基づいてＣＣＤセンサＣＤからアナログ画像信号が出力される。続いて、ＣＣＤセンサＣＤから出力されたアナログ画像信号は、アナログフロントエンドＡＦＥに入力する。アナログフロントエンドＡＦＥに入力されたアナログ画像信号は、まず、ノイズ低減回路ＣＤＳでノイズを除去された後、増幅回路ＡＧＣで利得調整されて一定の出力レベルを有するアナログ画像信号となる。そして、増幅されたアナログ画像信号は、Ａ／Ｄ変換器ＡＤＣでデジタル画像信号に変換されて、アナログフロントエンドＡＦＥから出力される。アナログフロントエンドＡＦＥから出力されたデジタル画像信号は、画像処理ＬＳＩＩＰで信号処理される。この結果、画像が出力される。以上のようにしてＣＣＤセンサＣＤを用いた撮像装置が動作する。
ＣＣＤセンサによれば、電子１個でも確実に転送することができるので、画質が優れているという利点がある。一方、ＣＣＤセンサは、電子井戸を形成するのに高電圧電源が必要となるとともに、電子井戸を移動させるために複数の電源が必要となる。このため、ＣＣＤセンサは低消費電力化には不向きな構造といえる。つまり、撮像装置の低消費電力化を図る観点からは、ＣＣＤセンサが適しているとはいえず、新たな撮像素子が望まれる。
そこで、撮像素子の低消費電力化を推進する撮像素子としてＣＭＯＳイメージセンサが使用されるようになってきている。以下では、ＣＭＯＳイメージセンサについて説明する。図１０は、ＣＭＯＳイメージセンサの構成を示す図である。図１０において、ＣＭＯＳイメージセンサでは、複数のセル（例えば、セルＣ１〜セルＣ３など）がアレイ状に配置されている。個々のセルは、フォトダイオードと転送用ＭＯＳＦＥＴを含んでいる。例えば、セルＣ１は、フォトダイオードＰＤＡと転送用ＭＯＳＦＥＴＱｔ１を含んでいる。同様に、セルＣ２は、フォトダイオードＰＤＢと転送用ＭＯＳＦＥＴＱｔ２を含んでおり、セルＣ３は、フォトダイオードＰＤＣと転送用ＭＯＳＦＥＴＱｔ３を含んでいる。個々のセルでは、フォトダイオードが転送用ＭＯＳＦＥＴのソース領域に接続されており、転送用ＭＯＳＦＥＴのドレイン領域が出力となっている。同じ列に配列されているセルにおいては、転送用ＭＯＳＦＥＴからの出力が共通となっている。例えば、セルＣ１と同じ列に配置されているセルのドレイン領域は、列ラインＬ１に接続されている。同様に、セルＣ２と同じ列に配列されているセルのドレイン領域は、列ラインＬ２に接続されており、セルＣ３と同じ列に配列されているセルのドレイン領域は、列ラインＬ３に接続されている。
列ラインＬ１〜列ラインＬ３は、それぞれスイッチとなるＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３を介して１本の出力経路ＯＵＴに接続されている。そして、ＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３のゲート電極は、列選択部ＲＳに接続されている。この列選択部ＲＳは、ゲート電極に印加する電圧を制御することにより、それぞれ、ＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３のオン／オフを制御できるように構成されている。
同じ行に配列されているセルにおいては、セルに含まれる転送用ＭＯＳＦＥＴのゲート電極が同じ行ラインに接続されている。例えば、同じ行に配列されているセルＣ１〜セルＣ３では、転送用ＭＯＳＦＥＴＱｔ１〜転送用ＭＯＳＦＥＴＱｔ３のゲート電極が共通の行ラインＷＬ１と接続されている。同様に、行ラインＷＬ２や行ラインＷＬ３にも同じ行に配列されているセルに含まれる転送用ＭＯＳＦＥＴのゲート電極が接続されている。そして、行ラインＷＬ１〜ＷＬ３は、行選択部ＣＳに接続されている。この行選択部ＣＳは、ゲート電極に印加する電圧を制御することにより、それぞれ、転送用ＭＯＳＦＥＴのオン／オフを制御するように構成されている。
ＣＭＯＳイメージセンサは上記のように構成されており、以下に、ＣＭＯＳイメージセンサの走査方法について図１０を参照しながら説明する。まず、フォトダイオードに光が入射すると、フォトダイオードに電荷が発生する。このとき、セル内の転送用ＭＯＳＦＥＴがオフになっているので、フォトダイオード内に電荷が蓄積される。そして、一定時間経過後、個々のセルのフォトダイオードに蓄積された電荷を取り出すことになる。この電荷の取り出し方法は以下に示すように行なわれる。
例えば、同じ行に配列されているセルＣ１〜セルＣ３から電荷をそれぞれ取り出す動作を例にとって説明する。まず、行選択部ＣＳによって行ラインＷＬ１を選択する。具体的には、行ラインＷＬ１に転送用ＭＯＳＦＥＴＱｔ１〜転送用ＭＯＳＦＥＴＱｔ３のしきい値電圧以上の電圧を印加する。一方、行ラインＷＬ２および行ラインＷＬ３には電圧を印加しない。これにより、セルＣ１〜セルＣ３のそれぞれに含まれる転送用ＭＯＳＦＥＴＱｔ１〜転送用ＭＯＳＦＥＴＱｔ３だけがオンし、その他の行（例えば、行ラインＷＬ２や行ラインＷＬ３）に配置されているセルのそれぞれに含まれる転送用ＭＯＳＦＥＴはオフしたままである。
セルＣ１〜セルＣ３では、転送用ＭＯＳＦＥＴＱｔ１〜転送用ＭＯＳＦＥＴＱｔ３がオンすることにより、フォトダイオードＰＤＡ〜フォトダイオードＰＤＣに蓄積されている電荷が転送用ＭＯＳＦＥＴＱｔ１〜転送用ＭＯＳＦＥＴＱｔ３のそれぞれを通って、列ラインＬ１〜列ラインＬ３に出力される。具体的には、セルＣ１では、フォトダイオードＰＤＡに蓄積されている電荷が転送用ＭＯＳＦＥＴＱｔ１をオンすることにより、列ラインＬ１に出力される。同様に、セルＣ２では、フォトダイオードＰＤＢに蓄積されている電荷が転送用ＭＯＳＦＥＴＱｔ２をオンすることにより、列ラインＬ２に出力され、セルＣ３では、フォトダイオードＰＤＣに蓄積されている電荷が転送用ＭＯＳＦＥＴＱｔ３をオンすることにより、列ラインＬ３に出力される。
続いて、列選択部ＲＳによって、ＭＯＳＦＥＴＱｓ１のゲート電極にしきい値以上の電圧を印加する。すると、ＭＯＳＦＥＴＱｓ１がオンして、列ラインＬ１と出力経路ＯＵＴが電気的に接続される。このため、列ラインＬ１に取り出された電荷が出力経路ＯＵＴを通ってＣＭＯＳイメージセンサの外部に取り出される。このとき取り出される電荷は、例えば、電圧信号（アナログ画像信号）として取り出される。列選択部ＲＳによってＭＯＳＦＥＴＱｓ１がオンしているときには、ＭＯＳＦＥＴＱｓ２およびＭＯＳＦＥＴＱｓ３はオフしたままである。なぜなら、例えば、ＭＯＳＦＥＴＱｓ１とＭＯＳＦＥＴＱｓ２を同時にオンすると、列ラインＬ１に出力された電荷と列ラインＬ２に出力された電荷が出力経路ＯＵＴで混ざって出力されてしまうからである。
列ラインＬ１に出力された電荷を出力経路ＯＵＴから出力した後、次に、列選択部ＲＳは、列ラインＬ２を選択する。具体的には、列ラインＬ２に接続されているＭＯＳＦＥＴＱｓ２をオンし、その他のＭＯＳＦＥＴＱｓ１およびＭＯＳＦＥＴＱｓ３をオフする。これにより、列ラインＬ２に出力されている電荷を出力経路ＯＵＴからアナログ画像信号として出力することができる。さらに、列ラインＬ２に出力された電荷を出力経路ＯＵＴから出力した後、続いて、列選択部ＲＳは、列ラインＬ３を選択する。具体的には、列ラインＬ３に接続されているＭＯＳＦＥＴＱｓ３をオンし、その他のＭＯＳＦＥＴＱｓ１およびＭＯＳＦＥＴＱｓ２をオフする。これにより、列ラインＬ３に出力されている電荷を出力経路ＯＵＴからアナログ画像信号として出力することができる。以上のようにして、セルＣ１〜セルＣ３で発生した電荷を順次出力経路ＯＵＴから出力することができる。この動作をその他の行ライン（例えば、行ラインＷＬ２や行ラインＷＬ３）について繰り返し実施することにより、アレイ状に配置されたすべてのセルから電荷をアナログ画像信号として取り出すことができる。
ここで、フォトダイオードに蓄積された転送用ＭＯＳＦＥＴの構造について説明する。図１１は、転送用ＭＯＳＦＥＴＱｔの構造を示す模式図である。図１１に示すように、転送用ＭＯＳＦＥＴＱｔは通常の電界効果トランジスタと同じ構造をしている。すなわち、半導体基板Ｓに一定間隔だけ離間したソース領域（半導体領域）ＳＲとドレイン領域（半導体領域）ＤＲが形成されており、ソース領域ＳＲとドレイン領域ＤＲの間のチャネル領域上にゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。このとき、ソース領域ＳＲは、図示しないフォトダイオードと接続されており、フォトダイオードから電子が供給される。一方、ドレイン領域ＤＲは、列ライン（例えば、列ラインＬ１や列ラインＬ２や列ラインＬ３など）と接続されている。ゲート電極Ｇは、行ライン（例えば、行ラインＷ１や行ラインＷ２や行ラインＷ３など）と接続されている。したがって、ゲート電極Ｇにしきい値電圧以上の電圧を印加することにより、フォトダイオードに接続されたソース領域ＳＲから電子ｅがゲート絶縁膜ＧＯＸ直下の半導体基板Ｓに形成されるチャネル領域を通ってドレイン領域ＤＲに流れる。この結果、フォトダイオードから列ラインに電子を移動させることができる。
電子を転送する転送用ＭＯＳＦＥＴＱｔは、通常の電界効果トランジスタと同様の構造をしているため、転送用ＭＯＳＦＥＴＱｔのしきい値電圧を低く設定すれば、ゲート電極に印加する電圧を低くすることができる。つまり、ＣＭＯＳイメージセンサでは、ＣＣＤセンサのように、電子の転送に複数種類の高電圧を使用する必要がないので、低消費電力を実現できる構造をしているといえる。
さらに、ＣＭＯＳイメージセンサは、ＣＭＯＳイメージセンサからの出力を多チャネル化できる構造をしている。この点について説明する。図１２は、ＣＭＯＳイメージセンサからの出力を多チャネル化した構造を示す図である。図１２は、図１０とほぼ同じ構造をしているが、図１０では出力経路ＯＵＴが１本であるのに対し、図１２では出力経路が出力経路ＯＵＴ１〜出力回路ＯＵＴ３のように複数本存在している点が相違する。つまり、図１２では、ＣＭＯＳイメージセンサからの出力経路が多チャネル化されている。
具体的に、出力経路が多チャネル化されたＣＭＯＳイメージセンサについて説明する。図１２に示すように、出力経路ＯＵＴ１は、列ラインＬ１とＭＯＳＦＥＴＱｓ１を介して接続されている。同様に、出力経路ＯＵＴ２は、列ラインＬ２とＭＯＳＦＥＴＱｓ２を介して接続されており、出力経路ＯＵＴ３は、列ラインＬ３とＭＯＳＦＥＴＱｓ３を介して接続されている。この点が図１０と相違する点である。図１０では、１本の出力経路ＯＵＴに列ラインＬ１〜列ラインＬ３がそれぞれＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３を介して接続されている。
このように出力経路を出力経路ＯＵＴ１〜出力経路ＯＵＴ３のように多チャネル化する利点について説明する。例えば、図１０に示すように、出力経路ＯＵＴが１本しかない場合には、ＭＯＳＦＥＴＱｓ１をオンすることにより、列ラインＬ１に出力された電荷を出力経路ＯＵＴからＣＭＯＳイメージセンサの外部に出力した後、続いて、ＭＯＳＦＥＴＱｓ２をオンすることにより、列ラインＬ２に出力された電荷を出力経路ＯＵＴからＣＭＯＳイメージセンサの外部に出力するように動作させる必要がある。つまり、出力経路が単チャネルの場合は、それぞれの列ラインに出力された電荷を順次、シリアル転送する必要がある。このことから、高精度の画質を得るためにセルの数を増加すると、列ラインの数が増えるため、アレイ状に配置されたすべてのセルを走査する時間が長くなる。このことは、ＣＭＯＳイメージセンサのデータ転送速度が遅くなることを意味する。
そこで、ＣＭＯＳイメージセンサでは、出力経路を多チャネル化することが行なわれているのである。この場合、図１２に示すように、列ラインＬ１〜列ラインＬ３は異なる出力経路ＯＵＴ１〜出力経路ＯＵＴ３に接続されている。このため、ＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３を同時にオンすることができる。ＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３を同時にオンしても、列ラインＬ１に出力された電荷は出力経路ＯＵＴ１に転送され、列ラインＬ２に出力された電荷は出力経路ＯＵＴ２に転送される。さらに、列ラインＬ３に出力された電荷は出力経路ＯＵＴ３に転送される。したがって、列選択部ＲＳによってＭＯＳＦＥＴＱｓ１〜ＭＯＳＦＥＴＱｓ３を同時にオンすることで、列ラインＬ１〜列ラインＬ３に出力された電荷を出力経路ＯＵＴ１〜出力経路ＯＵＴ３にパラレル転送することができる。このことは、出力経路を多チャネル化することにより、ＣＭＯＳイメージセンサのデータ転送速度を速くすることができることを意味する。
このようにＣＭＯＳイメージセンサの構造では、多チャネル化することができるので、ＣＭＯＳイメージセンサからのデータ転送を速くすることができる。一方、ＣＣＤセンサでは、電荷の転送方法として、電荷を垂直転送部と水平転送部によって転送する構造をしていることから、必然的に出力経路は単チャネルとなる。つまり、ＣＭＯＳイメージセンサでは、ＣＣＤセンサに比べて、低消費電力を実現することができるとともに、原理上、出力経路を多チャネル化することができるので、ＣＭＯＳイメージセンサのデータ転送速度の向上を図ることができるのである。
続いて、撮像素子としてＣＭＯＳイメージセンサを用いた撮像装置の全体構成について説明する。ＣＭＯＳイメージセンサを用いた撮像装置の全体構成は、ＣＣＤセンサを用いた撮像装置の全体構成とほぼ同様である（図９および図１３参照）。図１３は、ＣＭＯＳイメージセンサを用いた撮像装置の全体構成を示すブロック図である。図１３に示すように、撮像装置は、レンズＲ、ＣＭＯＳイメージセンサＣＭ、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰを有している。レンズＲは光を結像させるものであり、ＣＭＯＳイメージセンサＣＭは、レンズＲで結像した像をアナログ画像信号（電気信号）に変換するものである。アナログフロントエンドＡＦＥは、ＣＭＯＳイメージセンサＣＭから出力されたアナログ画像信号を入力して信号処理するように構成されている。ＣＭＯＳイメージセンサＣＭからの出力は多チャネル化により複数の出力経路を有している。したがって、アナログフロントエンドＡＦＥは、多チャネルである複数の出力経路ごとに設けられている。つまり、ある１つの出力経路から出力されたアナログ画像信号は、１つのアナログフロントエンドＡＦＥで処理され、別の出力経路から出力されたアナログ画像信号は、別のアナログフロントエンドＡＦＥで処理される。言い換えれば、ＣＭＯＳイメージセンサＣＭから出力された複数のアナログ画像信号は、それぞれに対応するアナログフロントエンドＡＦＥで並列処理されるのである。この点がＣＣＤセンサを使用する撮像装置と異なる点である。
このアナログフロントエンドＡＦＥは、具体的に、タイミングジェネレータＴＧ、ノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣを有している。図９に示すように、ＣＣＤセンサＣＤで使用するアナログフロントエンドＡＦＥでは、垂直ドライバＶＤが存在していたが、図１３に示すように、ＣＭＯＳイメージセンサＣＭで使用するアナログフロントエンドＡＦＥでは、垂直ドライバＶＤが存在しない。これは、ＣＣＤセンサＣＤの走査方法とＣＭＯＳイメージセンサＣＭの走査方法が異なるためである。その他の構成要素はＣＭＯＳイメージセンサＣＭでも存在する。
タイミングジェネレータＴＧは、ＣＭＯＳイメージセンサＣＭの駆動タイミングパルスと各種信号処理用のパルスを発生するように構成されている。
ノイズ低減回路ＣＤＳは、ＣＭＯＳイメージセンサＣＭから、信号が無いときの出力レベルと信号があるときの出力レベルを入力してその差分をとることにより、ノイズを大幅に低減するように構成されている。すなわち、信号が無いときのＣＭＯＳイメージセンサＣＭからの出力レベルはゼロであることが望ましいが、実際にはノイズ成分が出力されている。このノイズ成分は、信号があるときの出力レベルにも存在すると考えられるので、信号が無いときの出力レベルと信号があるときの出力レベルの差分をとることにより、ノイズ成分を除去することができるのである。この方法は、相関二重サンプル（ＣＤＳ：Correlated Double Sampling）と呼ばれる。
増幅回路ＡＧＣは、ＣＭＯＳイメージセンサＣＭに入力する入射光量が少なくＣＭＯＳイメージセンサＣＭからの出力信号（アナログ画像信号）が低い場合に、自動的に増幅利得の調整を行ない、常に一定レベルの出力信号を維持することができるように構成されている。Ａ／Ｄ変換器ＡＤＣは、アナログ信号をデジタル信号に変換するように構成されている。
画像処理ＬＳＩＩＰは、アナログフロントエンドＡＦＥで生成されたデジタル信号を入力して処理することにより、画像を出力できるように構成されている。
このようにＣＭＯＳイメージセンサＣＭを用いた撮像装置は構成されており、以下に、その動作について図１３を参照しながら説明する。まず、被写体からの光がレンズＲを介してＣＭＯＳイメージセンサＣＭ上に結像する。そして、ＣＭＯＳイメージセンサＣＭに入射した光は、電気信号（アナログ画像信号）に変換され、複数の出力経路（多チャネル）からアナログ画像信号が出力される。続いて、ＣＭＯＳイメージセンサＣＭから出力されたアナログ画像信号は、それぞれの出力経路を通って、それぞれの出力経路に対応して設けられたアナログフロントエンドＡＦＥに入力する。アナログフロントエンドＡＦＥに入力されたアナログ画像信号は、まず、ノイズ低減回路ＣＤＳでノイズを除去された後、増幅回路ＡＧＣで利得調整されて一定の出力レベルを有するアナログ画像信号となる。そして、増幅されたアナログ画像信号は、Ａ／Ｄ変換器ＡＤＣでデジタル画像信号に変換されて、アナログフロントエンドＡＦＥから出力される。多チャネルに対応して複数のアナログフロントエンドＡＦＥから出力されたデジタル画像信号は、画像処理ＬＳＩＩＰで信号処理される。この結果、画像が出力される。以上のようにしてＣＭＯＳイメージセンサＣＭを用いた撮像装置が動作する。
上述したＣＭＯＳイメージセンサによれば、ＣＣＤセンサに比べて、低消費電力化を実現することができ、かつ、出力経路の多チャネル化により、データ処理速度の向上を図ることができる利点がある。しかし、ＣＭＯＳイメージセンサでは、出力経路を多チャネル化する副作用としてクロストークが問題となる。このクロストークの問題は、原理上単一チャネルを使用するＣＣＤセンサでは問題とならず、多チャネル化されたＣＭＯＳイメージセンサに特有の問題である。本実施の形態１における技術的思想は、多チャネル化されたＣＭＯＳイメージセンサに特有のクロストークを低減することを目的としてなされたものである。
図１３に示すように、ＣＭＯＳイメージセンサＣＭを使用した撮像装置では、ＣＭＯＳイメージセンサＣＭ、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰが存在する。これらの構成要素は、電界効果トランジスタを主体として形成されている。つまり、ＣＭＯＳイメージセンサＣＭは電界効果トランジスタを使用しており、信号処理を行なうアナログフロントエンドＡＦＥや画像処理ＬＳＩＩＰでも電界効果トランジスタが主体的に使用されている。このことから、ＣＭＯＳイメージセンサＣＭ、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰを１つの半導体チップに形成することも可能である。
これに対し、ＣＣＤセンサを使用した撮像装置では、図８に示すようなＣＣＤセンサを使用する必要がある。このＣＣＤセンサでは、複数種類の高電圧を使用することから、絶縁膜ＯＸの膜厚は、通常のＭＯＳＦＥＴのゲート絶縁膜に比べて１０倍以上の厚さを有している。このことから、通常の電界効果トランジスタ（ＭＯＳＦＥＴ）を使用するアナログフロントエンドＡＦＥや画像処理ＬＳＩＩＰと同一の半導体チップにＣＣＤセンサを形成することは困難である。
したがって、ＣＭＯＳイメージセンサＣＭでは、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰを１つの半導体チップに形成することにより小型化を図ることができる利点がある。この場合、多チャネル化したＣＭＯＳイメージセンサＣＭから出力されるアナログ画像信号間のクロストークが顕著になる。具体的には、多チャネル化したＣＭＯＳイメージセンサＣＭに対応して、複数のアナログフロントエンドＡＦＥを形成する必要がある。複数のアナログフロントエンドＡＦＥを同一の半導体チップに形成する場合、多チャネル化された出力経路を伝達するアナログ画像信号が近接するため、クロストークの影響が顕著になる。
そこで、本実施の形態１では、ＣＭＯＳイメージセンサＣＭ、アナログフロントエンドＡＦＥおよび画像処理ＬＳＩＩＰを別々の半導体チップに形成することを前提とする。さらに、多チャネル化に対応して必要となる複数のアナログフロントエンドＡＦＥもそれぞれ別々の半導体チップに形成することを前提とする。ここで、図１３に示すように、ＣＭＯＳイメージセンサＣＭの出力経路の多チャネル化により、アナログフロントエンドＡＦＥに入力されるアナログ画像信号が並列的に伝達される。さらに、アナログフロントエンドＡＦＥから出力されるデジタル画像信号も並列的に伝達される。したがって、複数のアナログフロントエンドＡＦＥに入力する複数のアナログ画像信号におけるクロストークと、複数のアナログフロントエンドＡＦＥから出力する複数のデジタル画像信号におけるクロストークの２種類のクロストークが問題となると考えられる。
しかし、複数のアナログフロントエンドＡＦＥから出力する複数のデジタル画像信号間ではクロストークは問題とならないのである。つまり、デジタル信号では、例えば、所定のレベル以上の信号であれば「１」と判断し、所定のレベル以下の信号であれば「０」と判断する。この所定のレベルは、誤判定しないように「０」信号よりも充分な大きさのレベルに設定されている。したがって、デジタル信号間にクロストークが発生してノイズが信号に生じても、誤判定するようなノイズになることは考えなくてもよいのである。つまり、一般的に、デジタル信号はノイズに対する耐性が強い信号であるから、デジタル信号間のクロストークは問題とならないのである。
これに対し、アナログ信号は、クロストークによってノイズが生じるとその影響が直接アナログ信号に及ぶことから、クロストークが問題となる。特に、撮像装置において、アナログフロントエンドＡＦＥは、ＣＭＯＳイメージセンサＣＭから出力された微弱なアナログ信号を増幅することから、アナログフロントエンドＡＦＥに入力するアナログ画像信号（アナログ信号の１つ）にノイズが生じると、その後の信号でノイズ成分が増幅され、出力画像に影響を及ぼすことになる。このことから、アナログフロントエンドＡＦＥは、撮像装置の性能を決める上で重要な役割を有しているといえ、複数のアナログ画像信号間のクロストークを低減する必要があることがわかる。
以上のことを前提として、複数のアナログフロントエンドＡＦＥ間に生じるクロストークを低減する技術について説明する。まず、本発明者らが検討した技術について図面を参照しながら説明する。
図１４は、配線基板１Ｓ上に半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に並ぶように配置する例が示されている。半導体チップＣＨＰ１は、ＣＭＯＳイメージセンサの第１チャネルから出力されたアナログ画像信号に対して信号処理を行なうアナログフロントエンドを示しており、半導体チップＣＨＰ２は、ＣＭＯＳイメージセンサの第２チャネル（第１チャネルとは異なる）から出力されたアナログ画像信号に対して信号処理を行なうアナログフロントエンドを示している。
半導体チップＣＨＰ１に着目すると、半導体チップＣＨＰ１は矩形形状をしており、その４辺に沿ってパッドＰＤ１が形成されている。そして、半導体チップＣＨＰ１が形成されている配線基板１Ｓの周辺領域には、電極ＢＰ１が形成されている。この電極ＢＰ１は、半導体チップＣＨＰ１の４辺に沿うように配置されている。このとき、半導体チップＣＨＰ１上に形成されているパッドＰＤ１と配線基板１Ｓに形成されている電極ＢＰ１とはワイヤＷ１で接続されている。
図１４において、半導体チップＣＨＰ１の上辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、上辺の外側領域はアナログ領域Ａ１として機能している。つまり、アナログフロントエンドである半導体チップＣＨＰ１に入力するアナログ信号（アナログ画像信号を含む）は、このアナログ領域Ａ１に形成されている電極ＢＰ１、ワイヤＷ１およびパッドＰＤ１を順に介して半導体チップＣＨＰ１に入力するアナログ信号であり、ＣＭＯＳイメージセンサの第１チャネルから出力されるアナログ画像信号だけでなく、アナログフロントエンドを構成するノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣ（図１３参照）で使用されるアナログ信号も含まれている。
続いて、半導体チップＣＨＰ１の左辺側と下辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、この左辺の外側領域はデジタル領域Ｄ１ａとして機能し、下辺の外側領域はデジタル領域Ｄ１ｂとして機能する。すなわち、半導体チップＣＨＰ１のデジタル領域Ｄ１ａ（左辺の外側領域）およびデジタル領域Ｄ１ｂ（下辺の外側領域）はデジタル信号の入出力を行なう領域である。デジタル領域Ｄ１ａおよびデジタル領域Ｄ１ｂは、例えば、Ａ／Ｄ変換器ＡＤＣで変換された後のデジタル画像信号を出力する領域となっている。さらに、半導体チップＣＨＰ１の右辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、この右辺の外側領域はクロック領域ＣＫ１として機能する。すなわち、半導体チップＣＨＰ１のクロック領域ＣＫ１（右辺領域）はクロック信号の入出力を行なう領域である。
同様に、半導体チップＣＨＰ２に着目すると、半導体チップＣＨＰ２は矩形形状をしており、その４辺に沿ってパッドＰＤ２が形成されている。そして、半導体チップＣＨＰ２が形成されている配線基板１Ｓの周辺領域には、電極ＢＰ２が形成されている。この電極ＢＰ２は、半導体チップＣＨＰ２の４辺に沿うように配置されている。このとき、半導体チップＣＨＰ２上に形成されているパッドＰＤ２と配線基板１Ｓに形成されている電極ＢＰ２とはワイヤＷ２で接続されている。
図１４において、半導体チップＣＨＰ２の上辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この上辺の外側領域はアナログ領域Ａ２として機能している。つまり、アナログフロントエンドである半導体チップＣＨＰ２に入力するアナログ信号（アナログ画像信号を含む）は、このアナログ領域Ａ２に形成されている電極ＢＰ２、ワイヤＷ２およびパッドＰＤ２を順に介して半導体チップＣＨＰ２に入力する。このアナログ信号には、ＣＭＯＳイメージセンサの第２チャネルから出力されるアナログ画像信号だけでなく、アナログフロントエンドを構成するノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣ（図１３参照）で使用されるアナログ信号も含まれている。
続いて、半導体チップＣＨＰ２の左辺側と下辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この左辺の外側領域はデジタル領域Ｄ２ａとして機能し、下辺の外側領域はデジタル領域Ｄ２ｂとして機能する。すなわち、半導体チップＣＨＰ２のデジタル領域Ｄ２ａ（左辺の外側領域）およびデジタル領域Ｄ２ｂ（下辺の外側領域）はデジタル信号の入出力を行なう領域である。デジタル領域Ｄ２ａおよびデジタル領域Ｄ２ｂは、例えば、Ａ／Ｄ変換器ＡＤＣで変換された後のデジタル画像信号を出力する領域となっている。さらに、半導体チップＣＨＰ２の右辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この右辺の外側領域はクロック領域ＣＫ２として機能する。すなわち、半導体チップＣＨＰ２のクロック領域ＣＫ２（右辺の外側領域）はクロック信号の入出力を行なう領域である。
このように本発明者らが検討した技術によれば、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に並ぶように配置している。この場合、半導体チップＣＨＰ１のアナログ領域Ａ１と、半導体チップＣＨＰ２のアナログ領域Ａ２とは、かなりの距離だけ離間することになるから、アナログ領域Ａ１を伝達するアナログ画像信号と、アナログ領域Ａ２を伝達するアナログ画像信号とのクロストークを低減することができると考えられる。なぜなら、クロストークは、アナログ画像信号間の距離が離れるほど低減できるからである。しかし、図１４に示す構成では、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に並ぶように配置する結果、配線基板１Ｓの大きさが大きくなり、アナログフロントエンドを構成する半導体装置のサイズが大きくなってしまう問題点が発生する。
そこで、本発明者らが検討した技術によれば、図１５に示すように、半導体チップＣＨＰ１（図１５では見えない）と半導体チップＣＨＰ２とを積層することが考えられる。このように半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層するように配置することにより、図１４に示す構造に比べて小型化を図ることができる。
図１５において、積層構造の下側に半導体チップＣＨＰ１が配置されており、この半導体チップＣＨＰ１のパッド（図示されていないがパッドＰＤ１）と配線基板１Ｓの電極ＢＰ１がワイヤＷ１で接続されている。図１５では、図を見やすくするためにワイヤＷ１を点線で示している。一方、積層構造の上側に半導体チップＣＨＰ２が配置されており、この半導体チップＣＨＰ２のパッドＰＤ２と配線基板１Ｓの電極ＢＰ２がワイヤＷ２で接続されている。なお、図１５では、ワイヤＷ２を実線で示している。
図１５に示すように、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層構造にする場合、半導体チップＣＨＰ１のアナログ領域Ａ１と半導体チップＣＨＰ２のアナログ領域Ａ２がともに半導体チップＣＨＰ２（半導体チップＣＨＰ１）の上辺の外側領域に存在することになる。このことは、半導体チップＣＨＰ１のアナログ領域Ａ１と半導体チップＣＨＰ２のアナログ領域Ａ２が近接することを意味する。具体的に、アナログ領域Ａ１に配置されているワイヤＷ１とアナログ領域Ａ２に配置されているワイヤＷ２とは、接近するとともに、ほぼ平行に配置されている。クロストークは、信号間の距離が接近すればするほど大きくなり、かつ、信号の伝達する配線（ここではワイヤＷ１やワイヤＷ２）が平行に近づくほど影響が大きくなる。したがって、図１５に示す構造では、アナログ信号（アナログ画像信号を含む）のクロストークが大きくなってしまう。つまり、図１５に示す構造では、アナログフロントエンドを構成する半導体装置の小型化を実現することができるが、半導体チップＣＨＰ１に入力するアナログ信号と、半導体チップＣＨＰ２に入力するアナログ信号間のクロストークを低減することができない。
ここで、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層構造とし、かつ、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを９０度ずらすように配置することが考えられる。図１６は、半導体チップＣＨＰ１上に半導体チップＣＨＰ２を積層して配置し、かつ、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを９０度ずらした構成を示す図である。図１６において、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを９０度ずらした結果、半導体チップＣＨＰ１のアナログ領域Ａ１と半導体チップＣＨＰ２のアナログ領域Ａ２とは、９０度ずれることになる。つまり、アナログ領域Ａ１は半導体チップＣＨＰ２の上辺の外側領域に存在する一方、アナログ領域Ａ２は半導体チップＣＨＰ２の左辺の外側領域に存在することになる。この結果、アナログ領域Ａ１とアナログ領域Ａ２の距離を図１５に示す構造よりも離すことができ、かつ、アナログ領域Ａ１に配置されるワイヤＷ１と、アナログ領域Ａ２に配置されるワイヤＷ２とをほぼ直交させることができる。したがって、アナログフロントエンドを構成する半導体装置の小型化を実現することができるとともに、半導体チップＣＨＰ１に入力するアナログ信号と、半導体チップＣＨＰ２に入力するアナログ信号間のクロストークを低減することができると思われる。
実際、アナログ領域Ａ１とアナログ領域Ａ２とをほぼ直交させることができるので、アナログ領域Ａ１のワイヤＷ１を伝達するアナログ信号と、アナログ領域Ａ２のワイヤＷ２を伝達するアナログ信号とのクロストークは低減できる。ところが、例えば、アナログ領域Ａ２と同じ半導体チップＣＨＰ２の左側領域には、半導体チップＣＨＰ１のデジタル領域Ｄ１ａが存在することになる。このため、アナログ領域Ａ２を伝達するアナログ信号は、デジタル領域Ｄ１ａを伝達するデジタル信号の影響を受けてしまうのである。特に、アナログ領域Ａ２とデジタル領域Ｄ１ａとは半導体チップＣＨＰ２の同じ左辺の外側領域に存在することから、アナログ領域Ａ２に配置されるワイヤＷ２と、デジタル領域Ｄ１ａに配置されるワイヤＷ１とは、近接し、かつ、ほぼ平行に配置されることになる。したがって、アナログ領域Ａ２を伝達するアナログ信号は、デジタル領域Ｄ１ａを伝達するデジタル信号に起因するクロストークの影響を受けるのである。デジタル信号は矩形波をしているが、矩形波はフーリエ変換の観点からみると、正弦波のうち高周波成分を多く含んでいるということができる。高周波成分は、アナログ信号に対して影響を与えやすいので、アナログ信号を伝達するワイヤＷ２に近接し、かつ、ほぼ平行するようにデジタル信号を伝達するワイヤＷ１を配置することは、クロストークを低減する観点から望ましいとはいえない。以上は本発明者らが検討した技術であり、本発明者らが検討した技術では、多チャネル化したＣＭＯＳイメージセンサを使用する撮像装置において、複数のアナログフロントエンドを形成した半導体装置の小型化と、複数のアナログフロントエンド間のクロストークの低減を両立させることは困難であることがわかる。
そこで、以下に、本実施の形態１における半導体装置について図面を参照しながら説明する。本実施の形態１における半導体装置は、アナログフロントエンドとなる複数の半導体チップを積層する構造を前提として、複数の半導体チップ（アナログフロントエンド）間のクロストークを低減できる構造を提案する。
本実施の形態１はアナログフロントエンドを構成する複数の半導体チップを積層した構造をしており、図１７は、下層に配置される半導体チップＣＨＰ１の構成を示している。図１７に示すように、配線基板１Ｓ上には、半導体チップＣＨＰ１が配置されている。この半導体チップＣＨＰ１は、ＣＭＯＳイメージセンサの第１チャネルから出力されるアナログ画像信号を処理するアナログフロントエンドとして機能する。
半導体チップＣＨＰ１は矩形形状をしており、その４辺に沿ってパッドＰＤ１が形成されている。そして、半導体チップＣＨＰ１が形成されている配線基板１Ｓの周辺領域には、電極ＢＰ１が形成されている。この電極ＢＰ１は、半導体チップＣＨＰ１の４辺に沿うように配置されている。このとき、半導体チップＣＨＰ１上に形成されているパッドＰＤ１と配線基板１Ｓに形成されている電極ＢＰ１とはワイヤＷ１で接続されている。
図１７において、半導体チップＣＨＰ１の上辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、この上辺の外側領域はアナログ領域Ａ１として機能している。つまり、アナログフロントエンドである半導体チップＣＨＰ１に入力するアナログ信号（アナログ画像信号を含む）は、このアナログ領域Ａ１に形成されている電極ＢＰ１、ワイヤＷ１およびパッドＰＤ１を順に介して半導体チップＣＨＰ１に入力するアナログ信号であり、ＣＭＯＳイメージセンサの第１チャネルから出力されるアナログ画像信号だけでなく、アナログフロントエンドを構成するノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣ（図１３参照）で使用されるアナログ信号も含まれている。
続いて、半導体チップＣＨＰ１の左辺側と下辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、この左辺の外側領域はデジタル領域Ｄ１ａとして機能し、下辺の外側領域はデジタル領域Ｄ１ｂとして機能する。すなわち、半導体チップＣＨＰ１のデジタル領域Ｄ１ａ（左辺の外側領域）およびデジタル領域Ｄ１ｂ（下辺の外側領域）はデジタル信号の入出力を行なう領域である。デジタル領域Ｄ１ａおよびデジタル領域Ｄ１ｂは、例えば、Ａ／Ｄ変換器ＡＤＣで変換された後のデジタル画像信号を出力する領域となっている。さらに、半導体チップＣＨＰ１の右辺側に形成されているパッドＰＤ１と電極ＢＰ１がワイヤＷ１で接続されているが、この右辺の外側領域はクロック領域ＣＫ１として機能する。すなわち、半導体チップＣＨＰ１のクロック領域ＣＫ１（右辺の外側領域）はクロック信号の入出力を行なう領域である。
ここで、デジタル領域Ｄ１ａ、デジタル領域Ｄ１ｂおよびクロック領域ＣＫ１に形成されているワイヤＷ１は、それぞれの半導体チップＣＨＰ１の辺に対して放射状に配置されている。これに対し、半導体チップＣＨＰ１の上辺側に存在するアナログ領域Ａ１では、ワイヤＷ１が放射状に配置されているのではなく、一方向（Ｘ１方向）に偏るように配置されている。具体的に、アナログ領域Ａ１では、配線基板１Ｓに形成されている電極ＢＰ１が半導体チップＣＨＰ１の上辺の左側に偏って配置されており、この偏って配置されている電極ＢＰ１と、半導体チップＣＨＰ１の上辺に沿って配置されているパッドＰＤ１とがワイヤＷ１で接続されている。
図１８は、上層に配置される半導体チップＣＨＰ２の構成を示している。図１８に示すように、配線基板１Ｓ上には、半導体チップＣＨＰ２が配置されている。この半導体チップＣＨＰ２は、ＣＭＯＳイメージセンサの第２チャネルから出力されるアナログ画像信号を処理するアナログフロントエンドとして機能する。
半導体チップＣＨＰ２は矩形形状をしており、その４辺に沿ってパッドＰＤ２が形成されている。そして、半導体チップＣＨＰ２が形成されている配線基板１Ｓの周辺領域には、電極ＢＰ２が形成されている。この電極ＢＰ２は、半導体チップＣＨＰ２の４辺に沿うように配置されている。このとき、半導体チップＣＨＰ２上に形成されているパッドＰＤ２と配線基板１Ｓに形成されている電極ＢＰ２とはワイヤＷ２で接続されている。
図１８において、半導体チップＣＨＰ２の上辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この上辺の外側領域はアナログ領域Ａ２として機能している。つまり、アナログフロントエンドである半導体チップＣＨＰ２に入力するアナログ信号（アナログ画像信号を含む）は、このアナログ領域Ａ２に形成されている電極ＢＰ２、ワイヤＷ２およびパッドＰＤ２を順に介して半導体チップＣＨＰ２に入力する。このアナログ信号には、ＣＭＯＳイメージセンサの第２チャネルから出力されるアナログ画像信号だけでなく、アナログフロントエンドを構成するノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣ（図１３参照）で使用されるアナログ信号も含まれている。
続いて、半導体チップＣＨＰ２の左辺側と下辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この左辺の外側領域はデジタル領域Ｄ２ａとして機能し、下辺の外側領域はデジタル領域Ｄ２ｂとして機能する。すなわち、半導体チップＣＨＰ２のデジタル領域Ｄ２ａ（左辺の外側領域）およびデジタル領域Ｄ２ｂ（下辺の外側領域）はデジタル信号の入出力を行なう領域である。デジタル領域Ｄ２ａおよびデジタル領域Ｄ２ｂは、例えば、Ａ／Ｄ変換器ＡＤＣで変換された後のデジタル画像信号を出力する領域となっている。さらに、半導体チップＣＨＰ２の右辺側に形成されているパッドＰＤ２と電極ＢＰ２がワイヤＷ２で接続されているが、この右辺の外側領域はクロック領域ＣＫ２として機能する。すなわち、半導体チップＣＨＰ２のクロック領域ＣＫ２（右辺領域）はクロック信号の入出力を行なう領域である。
ここで、デジタル領域Ｄ２ａ、デジタル領域Ｄ２ｂおよびクロック領域ＣＫ２に形成されているワイヤＷ２は、それぞれの半導体チップＣＨＰ２の辺に対して放射状に配置されている。これに対し、半導体チップＣＨＰ２の上辺側に存在するアナログ領域Ａ２では、ワイヤＷ２が放射状に配置されているのではなく、一方向（Ｘ２方向）に偏るように配置されている。具体的に、アナログ領域Ａ２では、配線基板１Ｓに形成されている電極ＢＰ２が半導体チップＣＨＰ２の上辺の右側に偏って配置されており、この偏って配置されている電極ＢＰ２と、半導体チップＣＨＰ２の上辺に沿って配置されているパッドＰＤ２とがワイヤＷ２で接続されている。
次に、図１９は、図１７に示す半導体チップＣＨＰ１と図１８に示す半導体チップＣＨＰ２とを積層した構造を示す図である。図１９において、半導体チップＣＨＰ２の下に半導体チップＣＨＰ１（図１９では見えない）が配置されている。すなわち、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは平面的に一致するように配置されている。このため、半導体チップＣＨＰ１の４辺と半導体チップＣＨＰ２の４辺は、平面的に一致している。例えば、半導体チップＣＨＰ１の上辺と半導体チップＣＨＰ２の上辺は、平面的に一致するように配置されている。
このように積層して配置されている半導体チップＣＨＰ１と半導体チップＣＨＰ２において、デジタル領域Ｄ１ａとデジタル領域Ｄ２ａは、半導体チップＣＨＰ２（半導体チップＣＨＰ１）の左辺の外側領域に形成されている。そして、デジタル領域Ｄ１ａに配置されているワイヤＷ１と、デジタル領域Ｄ２ａに配置されているワイヤＷ２は、ともに、半導体チップＣＨＰ２の左辺から外側に向って放射状に設けられている。同様に、デジタル領域Ｄ１ｂとデジタル領域Ｄ２ｂは、半導体チップＣＨＰ２（半導体チップＣＨＰ１）の下辺の外側領域に形成されている。そして、デジタル領域Ｄ１ｂに配置されているワイヤＷ１と、デジタル領域Ｄ２ｂに配置されているワイヤＷ２は、ともに、半導体チップＣＨＰ２の下辺から外側に向って放射状に設けられている。さらに、クロック領域ＣＫ１とクロック領域ＣＫ２は、半導体チップＣＨＰ２（半導体チップＣＨＰ１）の右辺の外側領域に形成されている。そして、クロック領域ＣＫ１に配置されているワイヤＷ１と、クロック領域ＣＫ２に配置されているワイヤＷ２は、ともに、半導体チップＣＨＰ２の右辺から外側に向って放射状に設けられている。
これに対し、アナログ領域Ａ１とアナログ領域Ａ２は、半導体チップＣＨＰ２（半導体チップＣＨＰ１）の上辺の外側領域に形成されている。このとき、アナログ領域Ａ１に配置されているワイヤＷ１と、アナログ領域Ａ２に配置されているワイヤＷ２は、半導体チップＣＨＰ２の上辺から外側に向って放射状に設けられてはない。つまり、アナログ領域Ａ１に配置されているワイヤＷ１は、半導体チップＣＨＰ２の上辺からＸ１方向に向って偏って配置されている。一方、アナログ領域Ａ２に配置されているワイヤＷ２は、半導体チップＣＨＰ２の上辺からＸ２方向に向って偏って配置されている。このように本実施の形態１の第１特徴は、アナログ領域Ａ１に配置されているワイヤＷ１がＸ１方向に偏って配置され、かつ、アナログ領域Ａ２に配置されているワイヤＷ２がＸ２方向に偏って配置されていることにある。
これにより、ＣＭＯＳイメージセンサの第１チャネルからワイヤＷ１を通って半導体チップＣＨＰ１に入力するアナログ画像信号と、ＣＭＯＳイメージセンサの第２チャネルからワイヤＷ２を通って半導体チップＣＨＰ２に入力するアナログ画像信号との間のクロストークを低減することができるのである。つまり、ワイヤＷ１の配置方向であるＸ１方向とワイヤＷ２の配置方向であるＸ２方向を平面的に交差する状態にすることにより、アナログ画像信号間のクロストークを低減できる。クロストークは、ワイヤＷ１とワイヤＷ２がほぼ平行状態にある場合に最も大きくなり、ワイヤＷ１とワイヤＷ２のなす角が直交状態に近づくほど小さくなるからである。したがって、ワイヤＷ１の配置方向（Ｘ１方向）とワイヤＷ２の配置方向（Ｘ２方向）を交差するようにすることで、クロストークを低減できる一定の効果が得られるが、クロストークを大幅に低減する観点からは、ワイヤＷ１の配置方向（Ｘ１方向）とワイヤＷ２の配置方向（Ｘ２方向）とを直交するようにすることが望ましい。
上述したように、アナログ領域Ａ１に配置されるワイヤＷ１とアナログ領域Ａ２に配置されるワイヤＷ２のなす角を必ずしも直角にしなくてもよく、アナログ領域Ａ１に配置されるワイヤＷ１とアナログ領域Ａ２に配置されるワイヤＷ２のなす角がほぼ平行の状態よりも大きければよい。具体的に説明すると、アナログ領域Ａ１に配置されるワイヤＷ１とアナログ領域Ａ２に配置されるワイヤＷ２のなす角を、例えば、デジタル領域Ｄ１ａに配置されるワイヤＷ１とデジタル領域Ｄ２ａに配置されるワイヤＷ２のなす角よりも大きくすることで、ワイヤＷ１とワイヤＷ２のそれぞれを伝達するアナログ画像信号間のクロストークを低減できるのである。さらには、アナログ領域Ａ１に配置されるワイヤＷ１は複数存在し、アナログ領域Ａ２に配置されるワイヤＷ２も複数存在する。このとき、ワイヤＷ１とワイヤＷ２のなす角は、複数のワイヤＷ１間のなす角や複数のワイヤＷ２間のなす角よりも大きくなっているということもできる。
ここで、アナログ領域Ａ１に配置されるワイヤＷ１と、アナログ領域Ａ２に配置されるワイヤＷ２とは、平面的に交差するように設けられることから、アナログ領域Ａ１に配置されるワイヤＷ１とアナログ領域Ａ２に配置されるワイヤＷ２とが接触するおそれがある。すなわち、アナログ領域Ａ１に配置されるワイヤＷ１と、アナログ領域Ａ２に配置されるワイヤＷ２が接触すると、ショート不良となるので問題となる。そこで、本実施の形態１では、アナログ領域Ａ１におけるワイヤＷ１とアナログ領域Ａ２におけるワイヤＷ２との接触を避けるように構成している。
具体的に、本実施の形態１では、図１９に示すように、アナログ領域Ａ１に形成される電極ＢＰ１を、アナログ領域Ａ２に形成される電極ＢＰ２よりも半導体チップＣＨＰ２の上辺に近くなるように配置している。これにより、積層構造の下層に形成される半導体チップＣＨＰ１（図１９では見えない）のパッドＰＤ１（図１９では見えない）と電極ＢＰ１とを接続するワイヤＷ１と、積層構造の上層に形成される半導体チップＣＨＰ２のパッドＰＤ２と電極ＢＰ２とを接続するワイヤＷ２が接触することを防止できる。
なぜなら、下層に配置される半導体チップＣＨＰ１のパッドＰＤ１と電極ＢＰ１とを接続するワイヤＷ１の長さが、上層に配置される半導体チップＣＨＰ２のパッドＰＤ２と電極ＢＰ２とを接続するワイヤＷ２の長さよりも短くなり、かつ、ワイヤＷ１の高さがワイヤＷ２の高さよりも低くなるからである。つまり、ワイヤＷ１は下層の半導体チップＣＨＰ１に接続されることから、ワイヤＷ１の高さは低くなる。これに対し、ワイヤＷ２は上層の半導体チップＣＨＰ２に接続されることから、ワイヤＷ２の高さは高くなる。したがって、高さの高いワイヤＷ２の長さが高さの低いワイヤＷ１の長さよりも短くなると、交差領域で接触するおそれがある。これに対し、高さの高いワイヤＷ２の長さが高さの低いワイヤＷ１の長さよりも長ければ、交差領域においても、ワイヤＷ２のループの中に包含されるようにワイヤＷ１のループを形成することができる。この結果、ワイヤＷ１とワイヤＷ２は平面的に交差するように配置されても、ワイヤＷ１とワイヤＷ２が接触しないように配置することができるのである。
以上のように、本実施の形態１の第１特徴は、それぞれアナログフロントエンドとなる半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層することを前提として、アナログ領域Ａ１に配置されるワイヤＷ１の配置方向（Ｘ１方向）と、アナログ領域Ａ２に配置されるワイヤＷ２の配置方向（Ｘ２方向）を交差させることにある。これにより、複数のアナログフロントエンドを備える半導体装置の小型化を達成できるとともに、半導体チップＣＨＰ１に入力するアナログ画像信号と半導体チップＣＨＰ２に入力するアナログ画像信号間のクロストークを低減することができる。この結果、多チャネル化したＣＭＯＳイメージセンサを使用する撮像装置での画像劣化を抑制できる。
次に、本実施の形態１における第２特徴について説明する。図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０に示すように、配線基板１Ｓ上に半導体チップＣＨＰ１が搭載されており、半導体チップＣＨＰ１（詳細にはパッド）と配線基板１Ｓ（詳細には電極）とはワイヤＷ１で接続されている。そして、半導体チップＣＨＰ１上にはスペーサＳＰが形成されており、このスペーサＳＰ上に半導体チップＣＨＰ２が搭載されている。本実施の形態１では、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層しているが、半導体チップＣＨＰ２を半導体チップＣＨＰ１上に直接搭載すると、半導体チップＣＨＰ１と半導体チップＣＨＰ２が電気的に導通してしまうとともに、下層に配置される半導体チップＣＨＰ１と配線基板１Ｓとを接続するワイヤＷ１を設けることができない。すなわち、下層に配置される半導体チップＣＨＰ１と配線基板１ＳとをワイヤＷ１で接続するためには、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間に一定のスペースを確保する必要がある。このため、半導体チップＣＨＰ１上にスペーサＳＰを設け、このスペーサＳＰ上に半導体チップＣＨＰ２を配置している。
続いて、半導体チップＣＨＰ２（パッド）と配線基板１Ｓ（電極（電極））はワイヤＷ２で接続されている。具体的に、ワイヤＷ１およびワイヤＷ２は、配線基板１Ｓに形成された電極（図示せず）に接続されており、この配線基板１Ｓに形成された電極（図示せず）は、配線基板１Ｓに形成されている配線（図示せず）およびビア（図示せず）を介して、配線基板１Ｓの裏面に形成されている半田ボールＨＢと電気的に接続されている。なお、配線基板１Ｓのチップ搭載面は樹脂ＭＲで封止されている。
ここで、本実施の形態１における第２特徴は、スペーサＳＰの厚さにある。スペーサＳＰの厚さが薄いと、例えば、図１９に示すアナログ領域Ａ１に配置されているワイヤＷ１と図１９に示すアナログ領域Ａ２に配置されているワイヤＷ２との高低差が小さくなる。すると、アナログ領域Ａ１に配置されているワイヤＷ１とアナログ領域Ａ２に配置されているワイヤＷ２の高さ方向の距離が短くなるので、アナログ領域Ａ１に配置されているワイヤＷ１を伝達するアナログ画像信号と、アナログ領域Ａ２に配置されているワイヤＷ２を伝達するアナログ画像信号間でクロストークによるノイズは大きくなる。
そこで、本実施の形態１では、クロストークを低減できるようにスペーサＳＰの厚さを厚くしている点に特徴がある。このようにスペーサＳＰの厚さを厚くすることにより、アナログ領域Ａ１に配置されているワイヤＷ１とアナログ領域Ａ２に配置されているワイヤＷ２の高さ方向の距離を離すことができる。この結果、アナログ領域Ａ１に配置されているワイヤＷ１を伝達するアナログ画像信号と、アナログ領域Ａ２に配置されているワイヤＷ２を伝達するアナログ画像信号間でのクロストークの影響を低減することができるのである。具体的に、スペーサＳＰの厚さを半導体チップＣＨＰ１の厚さや半導体チップＣＨＰ２の厚さよりも厚くすることで、充分に半導体チップＣＨＰ１に入力するアナログ画像信号と半導体チップＣＨＰ２に入力するアナログ画像信号間のクロストークを低減することができる。
本実施の形態１では、アナログ領域Ａ１に配置されるワイヤＷ１の配置方向（Ｘ１方向）と、アナログ領域Ａ２に配置されるワイヤＷ２の配置方向（Ｘ２方向）を交差させる構成（第１特徴）をとっている。さらに、本実施の形態１では、半導体チップＣＨＰ１と半導体チップＣＨＰ２の間に設けるスペーサＳＰの厚さを半導体チップＣＨＰ１や半導体チップＣＨＰ２の厚さよりも厚くすることで（第２特徴）、半導体チップＣＨＰ１に入力するアナログ画像信号と、半導体チップＣＨＰ２に入力するアナログ画像信号間のクロストークをさらに低減することができる。
続いて、本実施の形態１における第３特徴について説明する。例えば、図１９に示すように、半導体チップＣＨＰ１に入力するアナログ信号は、アナログ領域Ａ１に配置されているワイヤＷ１を伝達する。一方、半導体チップＣＨＰ２に入力するアナログ信号は、アナログ領域Ａ２に配置されているワイヤＷ２を伝達する。このとき、アナログ信号のなかには基準電位を供給する基準電位信号が存在する。例えば、半導体チップＣＨＰ１に基準電位信号（アナログ信号の１つ）を供給するために、アナログ領域Ａ１に配置されている電極ＢＰ１の１つが第１基準電位用電極となり、この第１基準電位用電極とワイヤＷ１で接続されている半導体チップＣＨＰ１のパッドＰＤ１の１つが第１基準電位用パッドとなる。一方、半導体チップＣＨＰ２に基準電位信号（アナログ信号の１つ）を供給するために、アナログ領域Ａ２に配置されている電極ＢＰ２の１つが第２基準電位用電極となり、この第２基準電位用電極とワイヤＷ２で接続されている半導体チップＣＨＰ２のパッドＰＤ２の１つが第２基準電位用パッドとなる。
このとき、第１基準電位用電極と第２基準電位用電極とはどちらも、基準電位信号（ＧＮＤ信号）を伝達するものであるから、第１基準電位用電極と第２基準電位用電極とを電気的に接続することが考えられる。言い換えれば、第１基準電位用パッドと第２基準電位用パッドとを電気的に接続するともいえる。
しかし、半導体チップＣＨＰ１と半導体チップＣＨＰ２で基準電位信号を共通化すると以下に示す問題が発生する。例えば、半導体チップＣＨＰ１に入力するアナログ信号の影響を受けて基準電位信号にノイズが発生すると、この基準電位信号は半導体チップＣＨＰ２にも供給されることから、半導体チップＣＨＰ２に入力するアナログ信号にも影響が及ぶことになる。反対に、半導体チップＣＨＰ２に入力するアナログ信号の影響を受けて基準電位信号にノイズが発生すると、この基準電位信号は半導体チップＣＨＰ１にも供給されることから、半導体チップＣＨＰ１に入力するアナログ信号にも影響が及ぶことになる。このように、基準電位信号を共通化すると、半導体チップＣＨＰ１と半導体チップＣＨＰ２の間で、どちらか一方のアナログ信号に発生したノイズが基準電位信号を介して他方のアナログ信号に伝搬するという問題が生じる。
そこで、本実施の形態１では、半導体チップＣＨＰ１に基準電位信号を入力するために設けられている第１基準電位用電極（電極ＢＰ１）と、半導体チップＣＨＰ２に基準電位信号を入力するために設けられている第２基準電位用電極（電極ＢＰ２）を電気的に独立した２系統としている。具体的に、第１基準電位用電極（電極ＢＰ１）と第２基準電位用電極（電極ＢＰ２）とは、配線基板１Ｓに形成されており、配線基板１Ｓに形成されている配線やビアを介して配線基板１Ｓの裏面に形成されているランドに接続されている。このランドには半田ボールが搭載されて外部回路と接続される。したがって、半導体チップＣＨＰ１に基準電位信号を供給する第１基準電位用電極（電極ＢＰ１）と、半導体チップＣＨＰ２に基準電位信号を供給する第２基準電位用電極（電極ＢＰ２）とを電気的に独立した２系統とするには、外部回路と接続されるランドを別々にする必要がある。
例えば、図２１は、配線基板１Ｓの裏面を示す図である。図２１において、行列状にランドＬが形成されている。この行列状に配列されたランドＬは、配線基板１Ｓの表面（チップ搭載面）に配置されている電極ＢＰ１や電極ＢＰ２と電気的に接続されている。なお、ランドＬ上には半田ボールが搭載されるが、図２１では、ランドＬ上に配置される半田ボールの図示は省略している。
図２１に示すように、配線基板１Ｓの裏面には、基準電位用ランドＬＧ１と基準電位用ランドＬＧ２が設けられている。この基準電位用ランドＬＧ１と基準電位用ランドＬＧ２は、それぞれ電気的に独立しており、ともに基準電位信号を入力する端子となっている。そして、例えば、基準電位用ランドＬＧ１を第１基準電位用電極と電気的に接続し、かつ、基準電位用ランドＬＧ２を第２基準電位用電極と電気的に接続する。これにより、半導体チップＣＨＰ１に入力する基準電位信号と、半導体チップＣＨＰ２に入力する基準電位信号とを別系統とすることができる。したがって、半導体チップＣＨＰ１に入力するアナログ信号と、半導体チップＣＨＰ２に入力するアナログ信号との間で、基準電位信号を介したノイズの伝搬を防止することができる。
以上のように、本実施の形態１では、アナログフロントエンドとして機能する半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層する半導体装置において、上述した第１特徴と第２特徴および第３特徴を有することで、半導体装置の小型化を図りながら、多チャネル化されたＣＭＯＳイメージセンサから出力されるアナログ画像信号間のクロストークを充分に低減することができる。
続いて、本実施の形態１における半導体装置の変形例について説明する。図２２は、本実施の形態１の変形例における半導体装置を示す図である。図２２において、半導体チップＣＨＰ１が見えないが、半導体チップＣＨＰ２の下層には半導体チップＣＨＰ１が配置されている。すなわち、図２２に示す半導体装置も半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層した構造をしている。
図２２に示す半導体装置と図１９に示す半導体装置の相違は、本変形例を示す図２２では、半導体チップＣＨＰ１に対して半導体チップＣＨＰ２が９０度回転して配置されている点である。このため、半導体チップＣＨＰ２の上辺の外側領域にアナログ領域Ａ１が配置されている一方、半導体チップＣＨＰ２の左辺の外側領域にアナログ領域Ａ２が配置されている。したがって、アナログ領域Ａ１に配置されるワイヤＷ１と、アナログ領域Ａ２に配置されるワイヤＷ２とのなす角が大きくなるので、アナログ領域Ａ１に配置されるワイヤＷ１を伝達するアナログ画像信号と、アナログ領域Ａ２に配置されるワイヤＷ２を伝達するアナログ画像信号との間のクロストークを低減できる。
ただし、例えば、アナログ領域Ａ１と同じ領域側にクロック領域ＣＫ２が配置されることから、アナログ領域Ａ１に配置されるワイヤＷ１を伝達するアナログ画像信号がクロック領域ＣＫ２に配置されるワイヤＷ２を伝達するクロック信号の影響を受けやすくなる。同様に、アナログ領域Ａ２と同じ領域側にデジタル領域Ｄ１ａが配置されることから、アナログ領域Ａ２に配置されるワイヤＷ２を伝達するアナログ画像信号がデジタル領域Ｄ１ａに配置されるワイヤＷ１を伝達するデジタル信号の影響を受けやすくなる。
そこで、半導体チップＣＨＰ２の上辺の外側領域において、アナログ領域Ａ１に配置されるワイヤＷ１の配置方向（Ｘ１方向）と、クロック領域ＣＫ２に配置されるワイヤＷ２の配置方向（Ｘ２方向）を交差させている。さらに、半導体チップＣＨＰ２の左辺の外側領域において、アナログ領域Ａ２に配置されるワイヤＷ２の配置方向（Ｙ２方向）と、デジタル領域Ｄ１ａに配置されるワイヤＷ１の配置方向（Ｙ１方向）を交差させている。
これにより、複数のアナログフロントエンドを備える半導体装置の小型化を達成できるとともに、半導体チップＣＨＰ１に入力する信号と半導体チップＣＨＰ２に入力する信号間のクロストークを低減することができる。この結果、多チャネル化したＣＭＯＳイメージセンサを使用する撮像装置での画像劣化を抑制できる。
本変形例では、半導体チップＣＨＰ１に対して半導体チップＣＨＰ２を９０度回転することにより、アナログ領域Ａ１とアナログ領域Ａ２を半導体チップＣＨＰ２の異なる辺の外側に配置してアナログ画像信号間のクロストークを抑制している。そして、半導体チップＣＨＰ２の同一辺の外側に配置されることになるアナログ領域Ａ１とクロック領域ＣＫ２、あるいは、半導体チップＣＨＰ２の同一辺の外側に配置されることになるアナログ領域Ａ２とデジタル領域Ｄ１ａ間で発生するクロストークは、互いの領域に配置されるワイヤＷ１とワイヤＷ２とを交差させるように配置することで低減するものである。
（実施の形態２）
本実施の形態２における半導体装置では、前記実施の形態１における半導体装置よりも、さらに、積層された複数の半導体チップにそれぞれ入力するアナログ画像信号間でのクロストークを低減できる技術的思想について説明する。
図２３は、本実施の形態２における半導体装置を示す図である。図２３に示す半導体装置の構成は、基本的に、図１９に示す半導体装置の構成と同様である。図２３に示す半導体装置と図１９に示す半導体装置の相違点は、図１９に示す半導体装置では、半導体チップＣＨＰ１と半導体チップＣＨＰ２が平面的に完全一致するように積層配置されているのに対し、図２３に示す半導体装置では、半導体チップＣＨＰ１と半導体チップＣＨＰ２がずれて積層配置されている点である。すなわち、半導体チップＣＨＰ１と半導体チップＣＨＰ２は、部分的に平面的な重なりを有するように配置されている。ただし、半導体チップＣＨＰ２は、半導体チップＣＨＰ１の上辺の延長方向にずれて配置され、かつ、半導体チップＣＨＰ１の上辺と半導体チップＣＨＰ２の上辺とは、一直線状になるように配置されている。
図２４は図２３のＡ−Ａ線で切断した断面図である。図２４に示すように、配線基板１Ｓ上には半導体チップＣＨＰ１が搭載されており、この半導体チップＣＨＰ１（詳細にはパッド）と配線基板１Ｓ（詳細には電極）はワイヤＷ１で接続されている。そして、半導体チップＣＨＰ１上にはスペーサＳＰが設けられており、このスペーサＳＰ上に半導体チップＣＨＰ２が配置されている。このとき、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは平面的にずれるように配置されていることがわかる。そして、半導体チップＣＨＰ２（詳細にはパッド）と配線基板１Ｓ（詳細には電極）はワイヤＷ２で接続されている。配線基板１Ｓのチップ搭載面は樹脂ＭＲで封止されている一方、配線基板１Ｓの裏面には複数の半田ボールＨＢが形成されている。
本実施の形態２では、半導体チップＣＨＰ１と半導体チップＣＨＰ２とをずらすように配置することにより、例えば、図２３に示すように、半導体チップＣＨＰ１および半導体チップＣＨＰ２の上辺の外側領域に形成されているアナログ領域Ａ１とアナログ領域Ａ２との距離を図１９に示す半導体装置よりも離すことができるのである。さらに、図２３に示す半導体装置では、図１９に示す半導体装置と同様に、アナログ領域Ａ１に配置されているワイヤＷ１の配置方向（Ｘ１方向）とアナログ領域Ａ２に配置されているワイヤＷ２の配置方向（Ｘ２方向）が交差するようになっている。したがって、本実施の形態２における半導体装置では、前記実施の形態１と同様に、アナログ領域Ａ１に配置されるワイヤＷ１の配置方向（Ｘ１方向）とアナログ領域Ａ２に配置されるワイヤＷ２の配置方向（Ｘ２方向）を交差させることにより、半導体チップＣＨＰ１に入力するアナログ画像信号と、半導体チップＣＨＰ２に入力するアナログ画像信号との間のクロストークを低減できる効果が得られる。さらに、半導体チップＣＨＰ１に対して半導体チップＣＨＰ２をずらすことにより、アナログ領域Ａ１に配置されるワイヤＷ１と、アナログ領域Ａ２に配置されるワイヤＷ２との間の距離を離すことができる。この結果、半導体チップＣＨＰ１に入力するアナログ画像信号と、半導体チップＣＨＰ２に入力するアナログ画像信号との間のクロストークをさらに低減できる効果が得られる。
つまり、本実施の形態２では、ワイヤＷ１とワイヤＷ２のなす角を直交状態に近づけることと、ワイヤＷ１とワイヤＷ２の距離を離すことの相乗効果により、効果的に、ワイヤＷ１を伝達するアナログ画像信号と、ワイヤＷ２を伝達するアナログ画像信号との間のクロストークを充分に低減することができるのである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
撮像素子において、光を電気信号に変換する様子を示す模式図である。 撮像素子にオンチップレンズを設けない場合の構成を概略的に示す図である。 フォトダイオードの前面にオンチップレンズを配置する例を示す模式図である。 カラーフィルタの１つである原色フィルタを示す図である。 カラーフィルタの１つである補色フィルタを示す図である。 ｐｎ接合によるダイオードのバンド構造を示す図である。 ＣＣＤセンサの構成を示す模式図である。 ＣＣＤセンサの転送方法を示す模式図である。 ＣＣＤセンサを用いた撮像装置の全体構成を示すブロック図である。 ＣＭＯＳイメージセンサの構成を示す図である。 転送用ＭＯＳＦＥＴの構造を示す模式図である。 ＣＭＯＳイメージセンサからの出力を多チャネル化した構造を示す図である。 ＣＭＯＳイメージセンサを用いた撮像装置の全体構成を示すブロック図である。 配線基板上に複数の半導体チップを平面的に並ぶように配置する例を示す図である。 配線基板上に複数の半導体チップを積層する例を示す図である。 複数の半導体チップを配線基板上に積層して配置し、かつ、一方の半導体チップを他方の半導体チップに対して９０度ずらした半導体装置を示す図である。 本発明の実施の形態１において、配線基板上に積層配置される２つの半導体チップのうち、下層に配置される半導体チップを示す図である。 配線基板上に積層配置される２つの半導体チップのうち、上層に配置される半導体チップを示す図である。 図１７と図１８を組み合わせて、配線基板上に積層配置される２つの半導体チップを含む半導体装置を示す図である。 図１９のＡ−Ａ線で切断した断面図である。 配線基板の裏面に形成されているランドを示す図である。 実施の形態１の変形例を示す図である。 実施の形態２における半導体装置を示す図である。 図２３のＡ−Ａ線で切断した断面図である。
符号の説明
１Ｓ 配線基板
Ａ１ アナログ領域
Ａ２ アナログ領域
ＡＦＥ アナログフロントエンド
ＡＧＣ 増幅回路
ＡＤＣ Ａ／Ｄ変換器
ＢＰ１ 電極
ＢＰ２ 電極
Ｃ セル
Ｃ１ セル
Ｃ２ セル
Ｃ３ セル
ＣＤ ＣＣＤセンサ
ＣＤＳ ノイズ低減回路
ＣＦ カラーフィルタ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＫ１ クロック領域
ＣＫ２ クロック領域
ＣＭ ＣＭＯＳイメージセンサ
ＣＳ 行選択部
Ｄ１ａ デジタル領域
Ｄ１ｂ デジタル領域
Ｄ２ａ デジタル領域
Ｄ２ｂ デジタル領域
ＤＲ ドレイン領域
ｅ 電子
ＥＷ 電位井戸
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
ｈ 正孔
ＨＢ 半田ボール
ＨＳ 水平転送部
ＩＰ 画像処理ＬＳＩ
ＩＳ 撮像素子
ＭＥ１ 金属電極
ＭＥ２ 金属電極
ＭＥ３ 金属電極
ＭＥ４ 金属電極
ＭＥ５ 金属電極
ＭＲ 樹脂
Ｌ ランド
Ｌ１ 列ライン
Ｌ２ 列ライン
Ｌ３ 列ライン
ＬＧ１ 基準電位用ランド
ＬＧ２ 基準電位用ランド
ＯＵＴ 出力経路
ＯＵＴ１ 出力経路
ＯＵＴ２ 出力経路
ＯＵＴ３ 出力経路
ＯＲ オンチップレンズ
ＯＸ 絶縁膜
ＰＤ フォトダイオード
ＰＤ１ パッド
ＰＤ２ パッド
ＰＤＡ フォトダイオード
ＰＤＢ フォトダイオード
ＰＤＣ フォトダイオード
Ｑｓ１ ＭＯＳＦＥＴ
Ｑｓ２ ＭＯＳＦＥＴ
Ｑｓ３ ＭＯＳＦＥＴ
Ｑｔ 転送用ＭＯＳＦＥＴ
Ｑｔ１ 転送用ＭＯＳＦＥＴ
Ｑｔ２ 転送用ＭＯＳＦＥＴ
Ｑｔ３ 転送用ＭＯＳＦＥＴ
Ｒ レンズ
ＲＣ 受光面
ＲＳ 列選択部
Ｓ 半導体基板
ＳＰ スペーサ
ＳＲ ソース領域
ＴＧ タイミングジェネレータ
ＶＤ 垂直ドライバ
ＶＧ 逆方向電圧
ＶＳ 垂直転送部
Ｗ１ ワイヤ
Ｗ２ ワイヤ
ＷＬ１ 行ライン
ＷＬ２ 行ライン
ＷＬ３ 行ライン
Ｘ１ 配置方向
Ｘ２ 配置方向
Ｙ１ 配置方向
Ｙ２ 配置方向

Claims (20)

  1. （ａ）配線基板と、
    （ｂ）前記配線基板上に配置された矩形形状の第１半導体チップと、
    （ｃ）前記第１半導体チップ上に配置された矩形形状の第２半導体チップとを備え、
    前記配線基板は、
    （ａ１）前記配線基板の第１領域に配置された第１電極および第２電極とを有し、
    前記第１半導体チップは、
    （ｂ１）前記第１半導体チップの第１辺に沿って配置され、かつ、撮像素子から出力された第１チャネルのアナログ画像信号を入力する第１パッドと、
    （ｂ２）前記第１パッドに入力した前記第１チャネルのアナログ画像信号を信号処理することにより前記第１チャネルのデジタル画像信号を出力する第１アナログ回路とを有し、
    前記第２半導体チップは、
    （ｃ１）前記第２半導体チップの第２辺に沿って配置され、かつ、前記撮像素子から出力された第２チャネルのアナログ画像信号を入力する第２パッドと、
    （ｃ２）前記第２パッドに入力した前記第２チャネルのアナログ画像信号を信号処理することにより前記第２チャネルのデジタル画像信号を出力する第２アナログ回路とを有し、
    前記第１半導体チップの前記第１辺の外側領域と、前記第２半導体チップの前記第２辺の外側領域とは同じ前記第１領域を示している半導体装置であって、
    前記配線基板の前記第１領域に形成された前記第１電極と前記第１半導体チップの前記第１辺に沿って形成された前記第１パッドとは、第１ワイヤで接続され、
    前記配線基板の前記第１領域に形成された前記第２電極と前記第２半導体チップの前記第２辺に沿って形成された前記第２パッドとは、第２ワイヤで接続され、
    前記第１ワイヤと前記第２ワイヤとは、電気的に接続されず、かつ、平面的に交差する方向に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１ワイヤと前記第２ワイヤとは、平面的に直交するように配置されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記第１半導体チップと前記第２半導体チップは、平面的に一致するように配置されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記第１半導体チップの前記第１辺と前記第２半導体チップの前記第２辺は、平面的に一致するように配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記第１半導体チップと前記第２半導体チップは、部分的に平面的な重なりを有するように配置されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記第１半導体チップと前記第２半導体チップは、前記第１半導体チップの前記第１辺の延長方向にずれて配置され、かつ、前記第１半導体チップの前記第１辺と前記第２半導体チップの前記第２辺とは、一直線状に配置されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置であって、
    前記第２パッドと前記第２電極との距離は、前記第１パッドと前記第１電極との距離よりも大きいことを特徴とする半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記第２ワイヤの長さは、前記第１ワイヤの長さよりも長いことを特徴とする半導体装置。
  9. 請求項１記載の半導体装置であって、
    （ａ２）前記配線基板は前記第１領域とは異なる第２領域に第３電極および第４電極を有し、
    前記第１半導体チップは、
    （ｂ３）前記第１辺と交差する第３辺に沿って配置され、かつ、前記第１アナログ回路で生成された前記第１チャネルのデジタル画像信号を出力する第３パッドを有し、
    前記第２半導体チップは、
    （ｃ３）前記第２辺と交差する第４辺に沿って配置され、かつ、前記第２アナログ回路で生成された前記第２チャネルのデジタル画像信号を出力する第４パッドを有し、
    前記第１半導体チップの前記第３辺の外側領域と、前記第２半導体チップの前記第４辺の外側領域とは同じ前記第２領域を示しており、
    前記配線基板の前記第２領域に形成された前記第３電極と前記第１半導体チップの前記第３辺に沿って形成された前記第３パッドとは、第３ワイヤで接続され、
    前記配線基板の前記第２領域に形成された前記第４電極と前記第２半導体チップの前記第４辺に沿って形成された前記第４パッドとは、第４ワイヤで接続されていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記第１ワイヤと前記第２ワイヤのなす角は、前記第３ワイヤと前記第４ワイヤのなす角よりも大きいことを特徴とする半導体装置。
  11. 請求項１記載の半導体装置であって、
    前記第１半導体チップと前記第２半導体チップの間にはスペーサが存在することを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置であって、
    前記スペーサの厚さは、前記第１半導体チップの厚さおよび前記第２半導体チップの厚さよりも厚いことを特徴とする半導体装置。
  13. 請求項１記載の半導体装置であって、
    前記第１アナログ回路は、
    （ｂ４）前記撮像素子から入力した前記第１チャネルのアナログ画像信号に含まれるノイズを低減する第１ノイズ低減回路と、
    （ｂ５）前記第１ノイズ低減回路でノイズを低減した前記第１チャネルのアナログ画像信号を増幅する第１増幅回路と、
    （ｂ６）前記第１増幅回路で増幅された前記第１チャネルのアナログ画像信号を前記第１チャネルのデジタル画像信号に変換する第１Ａ／Ｄ変換回路とを有し、
    前記第２アナログ回路は、
    （ｃ４）前記撮像素子から入力した前記第２チャネルのアナログ画像信号に含まれるノイズを低減する第２ノイズ低減回路と、
    （ｂ５）前記第２ノイズ低減回路でノイズを低減した前記第２チャネルのアナログ画像信号を増幅する第２増幅回路と、
    （ｂ６）前記第２増幅回路で増幅された前記第２チャネルのアナログ画像信号を前記第２チャネルのデジタル画像信号に変換する第２Ａ／Ｄ変換回路とを有することを特徴とする半導体装置。
  14. 請求項１記載の半導体装置であって、
    前記配線基板の前記第１領域には、複数の前記第１電極と複数の前記第２電極が形成され、
    前記第１半導体チップの前記第１辺には複数の前記第１パッドが形成され、
    前記第２半導体チップの前記第２辺には複数の前記第２パッドが形成され、
    複数の前記第１電極と複数の前記第１パッドは、複数の前記第１ワイヤで接続され、
    複数の前記第２電極と複数の前記第２パッドは、複数の前記第２ワイヤで接続されていることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置であって、
    前記第１ワイヤと前記第２ワイヤのなす角は、複数の前記第１ワイヤ間のなす角や複数の前記第２ワイヤ間のなす角よりも大きいことを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置であって、
    複数の前記第１ワイヤおよび複数の前記第２ワイヤは、すべてアナログ信号の伝達に使用されるものであり、デジタル信号の伝達には使用されないことを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置であって、
    複数の前記第１パッドのうち１つの前記第１パッドは、前記第１アナログ回路に基準電位を供給する第１基準電位用パッドであり、
    複数の前記第２パッドのうち１つの前記第２パッドは、前記第２アナログ回路に基準電位を供給する第２基準電位用パッドであり、
    前記第１基準電位用パッドと前記第２基準電位用パッドとは電気的に独立していることを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置であって、
    前記配線基板に形成された複数の前記第１電極のうち、前記第１基準電位用パッドと電気的に接続される第１基準電位用電極と、
    前記配線基板に形成された複数の前記第２電極のうち、前記第２基準電位用パッドと電気的に接続される第２基準電位用電極とは、電気的に独立していることを特徴とする半導体装置。
  19. 請求項１記載の半導体装置であって、
    前記撮像素子は、ＣＭＯＳイメージセンサであることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置であって、
    前記ＣＭＯＳイメージセンサは、２チャネル以上のアナログ画像信号を出力するように構成されていることを特徴とする半導体装置。
JP2008112187A 2008-04-23 2008-04-23 半導体装置 Expired - Fee Related JP5049861B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008112187A JP5049861B2 (ja) 2008-04-23 2008-04-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008112187A JP5049861B2 (ja) 2008-04-23 2008-04-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2009267564A JP2009267564A (ja) 2009-11-12
JP5049861B2 true JP5049861B2 (ja) 2012-10-17

Family

ID=41392895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008112187A Expired - Fee Related JP5049861B2 (ja) 2008-04-23 2008-04-23 半導体装置

Country Status (1)

Country Link
JP (1) JP5049861B2 (ja)

Also Published As

Publication number Publication date
JP2009267564A (ja) 2009-11-12

Similar Documents

Publication Publication Date Title
US11444115B2 (en) Solid-state imaging device and electronic apparatus
TWI381521B (zh) 固態成像裝置及攝影機
US10319774B2 (en) Image capturing device
US8355069B2 (en) Solid-state image pickup device
US11508764B2 (en) Solid-state imaging device
US7859027B2 (en) Back irradiating type solid state imaging device
US8159584B2 (en) Solid-state imaging apparatus and camera
US9177981B2 (en) Solid-state imaging device having a metallic pad periphery guard ring
TWI502735B (zh) 雙側影像感測器
US7683451B2 (en) CMOS image sensors with light shielding patterns
US20190181170A1 (en) Solid state imaging device and electronic apparatus
US20070064129A1 (en) Solid-state imaging device
KR102060843B1 (ko) 고체 촬상 소자 및 전자 기기
KR20110123667A (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기
JP2013118345A (ja) 固体撮像装置、カメラおよび固体撮像装置の設計方法
KR20070093335A (ko) 고체 촬상장치 및 그 구동방법
US7910966B2 (en) Solid state imaging device including a semiconductor substrate on which a plurality of pixel cells have been formed
JP2008072098A (ja) 半導体イメージセンサ
WO2019069532A1 (ja) 固体撮像素子および固体撮像装置
US20220238470A1 (en) Semiconductor element, apparatus, and chip
JP5049861B2 (ja) 半導体装置
KR102590053B1 (ko) 반도체 장치 및 전자 기기
US20230232135A1 (en) Solid-state imaging device
JP2010129841A (ja) 撮像素子制御用モジュールおよびその製造方法
JP5868451B2 (ja) 光電変換装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120626

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees