JP5039372B2 - Switching power supply control circuit, power supply device using the same, and electronic equipment - Google Patents

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Description

本発明は、スイッチング電源に関し、特にその回路保護技術に関する。   The present invention relates to a switching power supply, and more particularly to a circuit protection technique thereof.

近年の携帯電話、PDA(Personal Digital Assistance)等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、情報端末の内部において電池電圧よりも高い、もしくは低い電圧が必要とされる場合、スイッチングレギュレータ等を用いた電源装置を利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。たとえば、特許文献1には、関連する技術が記載される。   In information terminals such as cellular phones and PDAs (Personal Digital Assistance) in recent years, devices that require a voltage higher or lower than the battery output voltage are used. In this way, when a voltage higher or lower than the battery voltage is required inside the information terminal, the battery voltage is boosted or lowered using a power supply device using a switching regulator, etc., and supplied to each device. Proper voltage to be generated. For example, Patent Document 1 describes a related technique.

特開2004−166428号公報JP 2004-166428 A

スイッチングレギュレータは、スイッチングトランジスタと、スイッチングトランジスタのオンオフ状態を制御する制御回路を含んで構成される。制御回路には電源電圧が供給され、電源電圧に対応するハイレベルまたは接地電圧に対応するローレベルの2値をとる駆動信号を生成し、スイッチングトランジスタのゲートもしくはベースに供給する。   The switching regulator includes a switching transistor and a control circuit that controls an on / off state of the switching transistor. A power supply voltage is supplied to the control circuit, and a drive signal having a binary value of a high level corresponding to the power supply voltage or a low level corresponding to the ground voltage is generated and supplied to the gate or base of the switching transistor.

ここで、制御回路の電源電圧として電池電圧が供給されるような場合、電池電圧が低下すると、駆動信号のハイレベルとローレベルが不定となる状況が発生しうる。かかる状況において、スイッチングトランジスタがスイッチング動作せずに定常的にオンし続けてしまうと、スイッチングトランジスタやその他の回路部品の信頼性を損なうおそれがある。   Here, when the battery voltage is supplied as the power supply voltage of the control circuit, a situation in which the high level and the low level of the drive signal become unstable can occur when the battery voltage decreases. In such a situation, if the switching transistor continues to be turned on without a switching operation, the reliability of the switching transistor and other circuit components may be impaired.

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、電源電圧の低下時における回路保護技術の提供にある。   The present invention has been made in view of these problems, and a comprehensive object thereof is to provide a circuit protection technique when the power supply voltage is lowered.

本発明のある実施の形態によれば、一端の電位が固定されたスイッチングトランジスタのオン、オフ状態を制御するスイッチング電源の制御回路が提供される。この制御回路は、制御回路自身に供給される電源電圧を所定のしきい値電圧と比較し、電源電圧がしきい値電圧より低いとき、所定レベルの低電圧検出信号を出力する低電圧検出回路と、スイッチングトランジスタのオン時間を規定するパルス信号にもとづき、スイッチングトランジスタの制御端子に供給する駆動信号を生成するドライバ回路と、ドライバ回路とスイッチングトランジスタの制御端子の間に設けられ、駆動信号を制御端子に伝達可能な第1状態と、スイッチングトランジスタの制御端子の電圧を、スイッチングトランジスタがオフするレベルに固定する第2状態と、が切り替えられるレベル不定防止回路と、を備える。   According to an embodiment of the present invention, there is provided a control circuit for a switching power supply that controls an on / off state of a switching transistor having a fixed potential at one end. This control circuit compares a power supply voltage supplied to the control circuit itself with a predetermined threshold voltage, and outputs a low voltage detection signal of a predetermined level when the power supply voltage is lower than the threshold voltage. And a driver circuit that generates a drive signal to be supplied to the control terminal of the switching transistor based on a pulse signal that defines the ON time of the switching transistor, and is provided between the driver circuit and the control terminal of the switching transistor to control the drive signal. A level indefinite prevention circuit capable of switching between a first state that can be transmitted to the terminal and a second state in which the voltage of the control terminal of the switching transistor is fixed to a level at which the switching transistor is turned off.

スイッチング電源とは、昇圧型、降圧型のスイッチングレギュレータ、DC/ACコンバータ、チャージポンプ回路、キャパシタをスイッチングにより繰り返し充電する充電方式の高電圧生成回路などをいう。また、「一端の電位が固定される」とは、電池電圧や接地電圧などの直流電圧が印加された状態をいう。
この実施の形態によると、制御回路に供給される電源電圧が低い状態において、スイッチングトランジスタのオン、オフ状態が不定となるのを防止することができ、回路保護を図ることができる。
The switching power supply refers to a step-up and step-down switching regulator, a DC / AC converter, a charge pump circuit, a charging-type high voltage generation circuit that repeatedly charges a capacitor by switching, and the like. Further, “the potential at one end is fixed” means a state in which a DC voltage such as a battery voltage or a ground voltage is applied.
According to this embodiment, when the power supply voltage supplied to the control circuit is low, the on / off state of the switching transistor can be prevented from becoming indefinite, and circuit protection can be achieved.

レベル不定防止回路は、低電圧検出信号が所定レベルのときに、スイッチングトランジスタの制御端子を、スイッチングトランジスタがオフする電圧レベルに固定する電圧固定素子と、ドライバ回路とスイッチングトランジスタの制御端子の間に設けられ、駆動信号を制御端子に伝達可能なオン状態と、出力が実質的にオープンとなるオフ状態と、が切り替え可能なスイッチと、を含んでもよい。スイッチは、低電圧検出信号が所定レベルのときオフし、所定レベルと相補的なレベルのときオンしてもよい。
スイッチはトランスファゲートであってもよい。
When the low voltage detection signal is at a predetermined level, the level indefinite prevention circuit is provided between a voltage fixing element that fixes the control terminal of the switching transistor to a voltage level at which the switching transistor is turned off, and between the driver circuit and the control terminal of the switching transistor. A switch that is provided and can be switched between an on state in which the drive signal can be transmitted to the control terminal and an off state in which the output is substantially open may be included. The switch may be turned off when the low voltage detection signal is at a predetermined level and turned on when the low voltage detection signal is at a level complementary to the predetermined level.
The switch may be a transfer gate.

スイッチは、ドライバ回路に接続される入力端子と、スイッチングトランジスタの制御端子に接続される出力端子と、インバータと、一端が入力端子に接続され、他端が出力端子に接続されたNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の第1トランジスタと、一端が入力端子に接続され、他端が出力端子に接続されたPチャンネルMOSFETの第2トランジスタと、を含んでもよい。インバータは、電源電圧に固定された電源電圧端子と、接地電圧に固定された接地端子の間に直列に接続された反転トランジスタと抵抗を含み、低電圧検出信号を反転してもよい。第1トランジスタと第2トランジスタの一方のゲートに低電圧検出信号を入力し、他方のゲートにインバータの出力信号を入力して、スイッチは低電圧検出信号が所定レベルのときに、第1トランジスタおよび第2トランジスタがオフとなってもよい。   The switch includes an input terminal connected to the driver circuit, an output terminal connected to the control terminal of the switching transistor, an inverter, and an N-channel MOSFET (one end connected to the input terminal and the other end connected to the output terminal). A first transistor of a metal oxide semiconductor field effect transistor) and a second transistor of a P-channel MOSFET having one end connected to the input terminal and the other end connected to the output terminal may be included. The inverter may include a power supply voltage terminal fixed to the power supply voltage and an inverting transistor and a resistor connected in series between the ground terminal fixed to the ground voltage, and may invert the low voltage detection signal. The low voltage detection signal is input to one gate of the first transistor and the second transistor, and the output signal of the inverter is input to the other gate. When the low voltage detection signal is at a predetermined level, the switch The second transistor may be turned off.

所定レベルはローレベルであり、インバータの反転トランジスタは、ソースが電源電圧端子に接続され、ゲートに低電圧検出信号が入力されたPチャンネルMOSFETであって、インバータの抵抗は一端が接地端子に接続され、他端が反転トランジスタのドレインに接続されており、第1トランジスタのゲートに低電圧検出信号を入力し、第2トランジスタのゲートにインバータの出力信号を入力した。   The predetermined level is a low level, and the inverting transistor of the inverter is a P-channel MOSFET whose source is connected to the power supply voltage terminal and the low voltage detection signal is input to the gate, and one end of the resistance of the inverter is connected to the ground terminal The other end is connected to the drain of the inverting transistor, the low voltage detection signal is input to the gate of the first transistor, and the output signal of the inverter is input to the gate of the second transistor.

所定レベルはハイレベルのとき、インバータの反転トランジスタは、ソースが接地電圧端子に接続され、ゲートに低電圧検出信号が入力されたNチャンネルMOSFETであって、インバータの抵抗は一端が電源電圧端子に接続され、他端が反転トランジスタのドレインに接続されてもよい。   When the predetermined level is the high level, the inverter of the inverter is an N-channel MOSFET whose source is connected to the ground voltage terminal and whose gate is supplied with the low voltage detection signal, and one end of the resistance of the inverter is connected to the power supply voltage terminal. The other end may be connected to the drain of the inverting transistor.

所定レベルがハイレベルのとき、第2トランジスタのゲートに低電圧検出信号を入力し、第1トランジスタのゲートにインバータの出力信号を入力してもよい。すなわち、所定レベルがローレベルの場合のときと、第1、第2トランジスタを入れ替えた構成としてもよい。   When the predetermined level is high, a low voltage detection signal may be input to the gate of the second transistor, and an output signal of the inverter may be input to the gate of the first transistor. That is, a configuration in which the first and second transistors are interchanged with the case where the predetermined level is the low level may be employed.

電圧固定素子は、スイッチングトランジスタの制御端子と、スイッチングトランジスタがオフする電圧レベルに固定された固定電圧端子の間に設けられた抵抗であってもよい。
スイッチングトランジスタがNチャンネルMOSFETもしくはNPN型バイポーラトランジスタであるとき、抵抗は、スイッチングトランジスタの制御端子と接地端子の間に設けられたプルダウン抵抗であってもよい。
スイッチングトランジスタが、一端がスイッチング電源の入力電圧が印加された入力端子に接続されたPチャンネルMOSFETもしくはPNP型バイポーラトランジスタであるとき、抵抗は、スイッチングトランジスタの制御端子と入力端子の間に設けられたプルアップ抵抗であってもよい。
上述のスイッチは、オフ状態においてハイインピーダンスとなるため、電圧固定素子として抵抗を利用することにより、スイッチングトランジスタの制御端子のレベルを簡易に固定することができる。
The voltage fixing element may be a resistor provided between a control terminal of the switching transistor and a fixed voltage terminal fixed at a voltage level at which the switching transistor is turned off.
When the switching transistor is an N-channel MOSFET or an NPN bipolar transistor, the resistor may be a pull-down resistor provided between the control terminal of the switching transistor and the ground terminal.
When the switching transistor is a P-channel MOSFET or a PNP bipolar transistor having one end connected to the input terminal to which the input voltage of the switching power supply is applied, the resistor is provided between the control terminal and the input terminal of the switching transistor. A pull-up resistor may be used.
Since the above-described switch has a high impedance in the off state, the level of the control terminal of the switching transistor can be easily fixed by using a resistor as a voltage fixing element.

電圧固定素子は、制御端子に低電圧検出信号に応じた信号が入力され、電源電圧がしきい値電圧より低いときオンするトランジスタであってもよい。
トランジスタを用いた場合、スイッチのオフ状態が不完全であって駆動信号がスイッチングトランジスタの制御端子にリークする場合においても、確実にスイッチングトランジスタの制御端子のレベルを、オフするレベルに固定することができる。
The voltage fixing element may be a transistor that is turned on when a signal corresponding to the low voltage detection signal is input to the control terminal and the power supply voltage is lower than the threshold voltage.
When a transistor is used, the level of the control terminal of the switching transistor can be reliably fixed to the level to be turned off even when the switch OFF state is incomplete and the drive signal leaks to the control terminal of the switching transistor. it can.

ある実施の形態において、制御回路は、所定のデューティ比のパルス信号を生成するオシレータと、スイッチングトランジスタと並列に設けられ、低電圧検出信号が所定レベルのときオシレータの出力信号にもとづきオン、オフする補助スイッチングトランジスタと、をさらに備えてもよい。   In one embodiment, the control circuit is provided in parallel with an oscillator that generates a pulse signal having a predetermined duty ratio and a switching transistor, and is turned on / off based on an output signal of the oscillator when the low voltage detection signal is at a predetermined level. And an auxiliary switching transistor.

制御回路は、1つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を1つのLSIとして集積化することにより、回路面積を削減することができる。   The control circuit may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. By integrating the control circuit as one LSI, the circuit area can be reduced.

本発明のある実施の形態は電源装置に関する。この電源装置は、インダクタおよびキャパシタを含む出力回路と、インダクタに接続されたスイッチングトランジスタを駆動する上述の制御回路と、を備える。   An embodiment of the present invention relates to a power supply apparatus. This power supply device includes an output circuit including an inductor and a capacitor, and the above-described control circuit that drives a switching transistor connected to the inductor.

スイッチングトランジスタは、一端が接地され、他端がインダクタに接続されたNチャンネルMOSFETもしくはNPN型バイポーラトランジスタであって、電源装置は昇圧型のスイッチングレギュレータであってもよい。   The switching transistor may be an N-channel MOSFET or an NPN bipolar transistor having one end grounded and the other end connected to an inductor, and the power supply device may be a step-up switching regulator.

制御回路の電源電圧として、昇圧型のスイッチングレギュレータ出力電圧を利用してもよい。この場合、入力電圧が低い状態においては回路保護が有効に機能し、昇圧動作が進むと、電源電圧が上昇するため安定動作を実現できる。   As the power supply voltage of the control circuit, a boost type switching regulator output voltage may be used. In this case, circuit protection functions effectively in a state where the input voltage is low, and a stable operation can be realized because the power supply voltage increases as the boosting operation proceeds.

スイッチングトランジスタは、一端に入力電圧が印加され、他端がインダクタに接続されたPチャンネルMOSFETもしくはPNP型バイポーラトランジスタであって、降圧型のスイッチングレギュレータであってもよい。   The switching transistor may be a step-down switching regulator, which is a P-channel MOSFET or a PNP-type bipolar transistor having one end applied with an input voltage and the other end connected to an inductor.

本発明のある実施の形態は、電子機器である。この電子機器は、電池と、電池の電圧を安定化して出力する上述の電源装置と、を備える。
この態様によると、電池の電圧が低下した場合においても、電源装置を安定に動作させることができる。
One embodiment of the present invention is an electronic device. This electronic device includes a battery and the above-described power supply device that stabilizes and outputs the voltage of the battery.
According to this aspect, even when the voltage of the battery is lowered, the power supply device can be stably operated.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   It should be noted that any combination of the above-described constituent elements, and those obtained by replacing constituent elements and expressions of the present invention with each other among methods, apparatuses, systems, etc. are also effective as embodiments of the present invention.

本発明に係る制御回路によれば、回路保護が実現される。   With the control circuit according to the present invention, circuit protection is realized.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

図1は、本発明の実施の形態に係る電源装置200の構成を示す。本実施の形態に係る電源装置200は、制御回路100と、スイッチングレギュレータ出力回路(以下、単に出力回路という)110の2つのブロックを含んで構成される昇圧型のDC/DCコンバータである。この電源装置200は、入力端子202、出力端子204を備え、それぞれの端子に印加され、または現れる電圧を入力電圧Vin、出力電圧Voutという。入力電圧Vinとしては、たとえば電池(不図示)から出力される電池電圧が供給される。電源装置200は、出力電圧Voutが、目標値に近づくように入力電圧Vinを昇圧する。   FIG. 1 shows a configuration of a power supply apparatus 200 according to an embodiment of the present invention. The power supply apparatus 200 according to the present embodiment is a step-up DC / DC converter configured to include two blocks of a control circuit 100 and a switching regulator output circuit (hereinafter simply referred to as an output circuit) 110. The power supply device 200 includes an input terminal 202 and an output terminal 204, and voltages applied to or appearing at the terminals are referred to as an input voltage Vin and an output voltage Vout, respectively. As the input voltage Vin, for example, a battery voltage output from a battery (not shown) is supplied. The power supply apparatus 200 boosts the input voltage Vin so that the output voltage Vout approaches the target value.

図2は、図1の電源装置200または図4の電源装置200aを搭載する電子機器300の構成を示すブロック図である。電子機器300は、たとえば携帯電話端末や、デジタルカメラ、携帯ゲーム機器など電池駆動型の小型情報端末である。電子機器300は、電源装置200、負荷回路210、電池220を含む。電池220は、リチウムイオン電池などであって、3V〜4V程度の電池電圧Vbatを出力し、電源装置200の入力端子202へと出力する。
負荷回路210は、電子機器300全体を統合的に制御するCPUなどのLSIや、LED(Light Emitting Diode)などであり、所定の電源電圧を受けて動作する。負荷回路210の電源端子は、電源装置200の出力端子204に負荷として接続され、電源装置200の出力電圧Voutが電源電圧として供給される。以下、電源装置200の構成について詳細に説明する。
FIG. 2 is a block diagram illustrating a configuration of an electronic device 300 on which the power supply device 200 of FIG. 1 or the power supply device 200a of FIG. 4 is mounted. The electronic device 300 is a battery-driven small information terminal such as a mobile phone terminal, a digital camera, or a mobile game device. Electronic device 300 includes power supply device 200, load circuit 210, and battery 220. The battery 220 is a lithium ion battery or the like, and outputs a battery voltage Vbat of about 3V to 4V and outputs it to the input terminal 202 of the power supply apparatus 200.
The load circuit 210 is an LSI such as a CPU that integrally controls the entire electronic device 300, an LED (Light Emitting Diode), or the like, and operates by receiving a predetermined power supply voltage. The power supply terminal of the load circuit 210 is connected as a load to the output terminal 204 of the power supply apparatus 200, and the output voltage Vout of the power supply apparatus 200 is supplied as the power supply voltage. Hereinafter, the configuration of the power supply apparatus 200 will be described in detail.

図1に戻る。出力回路110は、第1端子111、第2端子112および整流ダイオードD1、出力インダクタL1、出力キャパシタC1を含む。出力インダクタL1の一端は入力端子202に接続されており、他端は第1端子111に接続される。整流ダイオードD1のアノードは第1端子111に接続され、カソードは第2端子112に接続される。出力キャパシタC1は、第2端子112と接地端子の間に設けられる。第1端子111は、制御回路100のスイッチング端子102に接続され、第2端子112は出力端子204と接続される。
なお、出力回路110のトポロジーは、図1のそれに限定されるものではなく、降圧型のスイッチングレギュレータやDC/ACインバータ、キャパシタ充電回路などの電源装置の形式に応じて、適宜変更可能である。
Returning to FIG. The output circuit 110 includes a first terminal 111, a second terminal 112, a rectifier diode D1, an output inductor L1, and an output capacitor C1. One end of the output inductor L 1 is connected to the input terminal 202, and the other end is connected to the first terminal 111. The anode of the rectifier diode D1 is connected to the first terminal 111, and the cathode is connected to the second terminal 112. The output capacitor C1 is provided between the second terminal 112 and the ground terminal. The first terminal 111 is connected to the switching terminal 102 of the control circuit 100, and the second terminal 112 is connected to the output terminal 204.
Note that the topology of the output circuit 110 is not limited to that of FIG. 1, and can be changed as appropriate according to the type of a power supply device such as a step-down switching regulator, a DC / AC inverter, or a capacitor charging circuit.

制御回路100は、スイッチング端子102、帰還端子104、電源電圧端子106を備える。電源電圧端子106には電源電圧Vddが供給される。本実施の形態において、電源電圧端子106は出力端子204と接続されており、制御回路100は、図示しない電池の電池電圧ではなく、昇圧された電源装置200の出力電圧Voutを電源電圧Vddとして利用する。帰還端子104には、出力端子204の出力電圧Voutが、第1帰還抵抗R10、第2帰還抵抗R11によって分圧された帰還電圧Vfbが入力される。   The control circuit 100 includes a switching terminal 102, a feedback terminal 104, and a power supply voltage terminal 106. A power supply voltage Vdd is supplied to the power supply voltage terminal 106. In the present embodiment, the power supply voltage terminal 106 is connected to the output terminal 204, and the control circuit 100 uses the boosted output voltage Vout of the power supply device 200 as the power supply voltage Vdd, not the battery voltage of the battery (not shown). To do. A feedback voltage Vfb obtained by dividing the output voltage Vout of the output terminal 204 by the first feedback resistor R10 and the second feedback resistor R11 is input to the feedback terminal 104.

制御回路100は、パルス幅変調器10、レベル不定防止回路20、ドライバ回路30、低電圧検出回路40、オシレータ50、およびスイッチングトランジスタM1、補助トランジスタQ1を備える。   The control circuit 100 includes a pulse width modulator 10, a level indefinite prevention circuit 20, a driver circuit 30, a low voltage detection circuit 40, an oscillator 50, a switching transistor M1, and an auxiliary transistor Q1.

スイッチングトランジスタM1は、NチャンネルMOSFETであって、ゲートに印加されるパルス幅変調された駆動信号Sdによりオン、オフが切り替えられるスイッチング素子として機能する。スイッチングトランジスタM1のソースは接地され、ドレインはスイッチング端子102を介して出力回路110の第1端子111と接続される。   The switching transistor M1 is an N-channel MOSFET and functions as a switching element that is switched on and off by a pulse width modulated drive signal Sd applied to the gate. The source of the switching transistor M1 is grounded, and the drain is connected to the first terminal 111 of the output circuit 110 via the switching terminal 102.

出力回路110において、スイッチングトランジスタM1がオンのとき、入力端子202から、出力インダクタL1およびスイッチングトランジスタM1を介して電流が流れ、出力インダクタL1にエネルギが蓄えられる。
スイッチングトランジスタM1がオフすると、出力インダクタL1はスイッチングトランジスタM1がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードD1を介して電流が流れることになる。このとき、整流ダイオードD1を介して流れる電流により出力キャパシタC1が充電される。
In the output circuit 110, when the switching transistor M1 is on, a current flows from the input terminal 202 via the output inductor L1 and the switching transistor M1, and energy is stored in the output inductor L1.
When the switching transistor M1 is turned off, the output inductor L1 keeps flowing the current that has been flowing during the period in which the switching transistor M1 is on, so that the current flows through the rectifier diode D1. At this time, the output capacitor C1 is charged by the current flowing through the rectifier diode D1.

このように、スイッチングトランジスタM1のオンオフを繰り返すことによって、出力インダクタL1と出力キャパシタC1の間でエネルギの変換が行われて、入力電圧Vinが昇圧され、出力端子204からは、出力キャパシタC1によって平滑化された出力電圧Voutが出力される。   Thus, by repeatedly turning on and off the switching transistor M1, energy is converted between the output inductor L1 and the output capacitor C1, the input voltage Vin is boosted, and the output terminal 204 is smoothed by the output capacitor C1. The output voltage Vout is output.

制御回路100は、スイッチングトランジスタM1のゲート端子に駆動信号Sdを出力し、そのスイッチング動作を制御する回路である。本実施の形態では、スイッチングトランジスタM1が制御回路100に内蔵されているが、外付けされていてもよい。   The control circuit 100 is a circuit that outputs a drive signal Sd to the gate terminal of the switching transistor M1 and controls the switching operation. In the present embodiment, the switching transistor M1 is built in the control circuit 100, but may be externally attached.

駆動信号Sdは、ハイレベルとローレベルが交互に繰り返されるパルス幅変調信号であり、ローレベルの期間とハイレベルの期間に応じてスイッチングトランジスタM1のオン、オフの時間が制御されて、出力電圧Voutが調節される。   The drive signal Sd is a pulse width modulation signal in which a high level and a low level are alternately repeated. The on / off time of the switching transistor M1 is controlled according to the low level period and the high level period, and the output voltage Vout is adjusted.

パルス幅変調器10には、帰還電圧Vfbが入力される。パルス幅変調器10は、帰還電圧Vfbが所定の基準電圧Vrefと一致するようにデューティ比が調節されるパルス幅変調信号(以下、PWM信号Spという)を生成する。
パルス幅変調器10は、誤差増幅器12、PWMコンパレータ14、オシレータ16を含む。誤差増幅器12の反転入力端子には、出力電圧Voutに比例した帰還電圧Vfbが入力され、非反転入力端子には、所定の基準電圧Vrefが入力される。誤差増幅器12は、帰還電圧Vfbと、基準電圧Vrefとの誤差を増幅する。誤差増幅器12によって、帰還電圧Vfbと基準電圧Vrefの誤差が0Vとなるように帰還がかかり、誤差電圧Verrが生成される。
A feedback voltage Vfb is input to the pulse width modulator 10. The pulse width modulator 10 generates a pulse width modulation signal (hereinafter referred to as a PWM signal Sp) whose duty ratio is adjusted so that the feedback voltage Vfb matches a predetermined reference voltage Vref.
The pulse width modulator 10 includes an error amplifier 12, a PWM comparator 14, and an oscillator 16. A feedback voltage Vfb proportional to the output voltage Vout is input to the inverting input terminal of the error amplifier 12, and a predetermined reference voltage Vref is input to the non-inverting input terminal. The error amplifier 12 amplifies an error between the feedback voltage Vfb and the reference voltage Vref. Feedback is applied by the error amplifier 12 so that the error between the feedback voltage Vfb and the reference voltage Vref becomes 0V, and an error voltage Verr is generated.

オシレータ16は、一定の周波数をもつのこぎり波状あるいは三角波状の周期電圧Voscを生成する。PWMコンパレータ14の反転入力端子には、誤差増幅器12から出力される誤差電圧Verrが入力され、非反転入力端子にはオシレータ16から出力される周期電圧Voscが入力される。PWMコンパレータ14は、Verr>Voscのときハイレベル、Verr<VoscのときローレベルとなるPWM信号Spを生成する。PWM信号Spのデューティ比は、誤差電圧Verrにもとづいて制御される。   The oscillator 16 generates a sawtooth or triangular wave periodic voltage Vosc having a constant frequency. The error voltage Verr output from the error amplifier 12 is input to the inverting input terminal of the PWM comparator 14, and the periodic voltage Vosc output from the oscillator 16 is input to the non-inverting input terminal. The PWM comparator 14 generates a PWM signal Sp that is at a high level when Verr> Vosc and at a low level when Verr <Vosc. The duty ratio of the PWM signal Sp is controlled based on the error voltage Verr.

PWM信号Spは、スイッチングトランジスタM1のオン時間を規定するパルス信号である。ドライバ回路30は、PWM信号Spにもとづき、スイッチングトランジスタM1の制御端子であるゲートに供給すべき駆動信号Sdを生成する。ドライバ回路30は、スイッチングトランジスタM1のゲート容量を充放電するために十分なサイズを有するインバータを含む。   The PWM signal Sp is a pulse signal that defines the ON time of the switching transistor M1. Based on the PWM signal Sp, the driver circuit 30 generates a drive signal Sd to be supplied to the gate that is the control terminal of the switching transistor M1. Driver circuit 30 includes an inverter having a size sufficient to charge and discharge the gate capacitance of switching transistor M1.

低電圧検出回路40は、制御回路100に供給される電源電圧Vddを所定のしきい値電圧と比較する。抵抗R20、R21は電源電圧Vddを分圧する。低電圧検出回路40はコンパレータを含む。このコンパレータの反転入力端子にはしきい値電圧Vth1が入力され、非反転入力端子には分圧された電源電圧Vdd’が入力される。低電圧検出回路40は、Vdd’<Vth1のとき所定レベル(以下、ローレベルとする)となる低電圧検出信号S_UVLOを出力する。
なお、本実施の形態では、Vdd=Voutであるから、低電圧検出回路40は、出力電圧Voutに比例した帰還電圧Vfbを、しきい値電圧Vth1と比較することにより、電源電圧Vddとしきい値電圧を間接的に比較してもよい。
The low voltage detection circuit 40 compares the power supply voltage Vdd supplied to the control circuit 100 with a predetermined threshold voltage. Resistors R20 and R21 divide the power supply voltage Vdd. The low voltage detection circuit 40 includes a comparator. The threshold voltage Vth1 is input to the inverting input terminal of the comparator, and the divided power supply voltage Vdd ′ is input to the non-inverting input terminal. The low voltage detection circuit 40 outputs a low voltage detection signal S_UVLO having a predetermined level (hereinafter referred to as a low level) when Vdd ′ <Vth1.
In this embodiment, since Vdd = Vout, the low voltage detection circuit 40 compares the feedback voltage Vfb proportional to the output voltage Vout with the threshold voltage Vth1 to thereby compare the power supply voltage Vdd and the threshold voltage. The voltages may be compared indirectly.

レベル不定防止回路20は、ドライバ回路30とスイッチングトランジスタM1のゲートの間に設けられる。レベル不定防止回路20は、第1状態と第2状態が切り替え可能に構成される。第1状態においてレベル不定防止回路20は、駆動信号SdをスイッチングトランジスタM1のゲートに伝達する。第2状態においてレベル不定防止回路20は、スイッチングトランジスタM1のゲートの電圧を、スイッチングトランジスタM1がオフするレベル(本実施の形態ではローレベルである接地電圧)に固定する。   The level indefinite prevention circuit 20 is provided between the driver circuit 30 and the gate of the switching transistor M1. The level indefinite prevention circuit 20 is configured to be switchable between a first state and a second state. In the first state, the level indefinite prevention circuit 20 transmits the drive signal Sd to the gate of the switching transistor M1. In the second state, the level indefinite prevention circuit 20 fixes the voltage of the gate of the switching transistor M1 to a level at which the switching transistor M1 is turned off (a ground voltage that is a low level in the present embodiment).

図3は、図1のレベル不定防止回路20の構成を示す回路図である。レベル不定防止回路20は、ドライバ回路30からの駆動信号Sdを受ける入力端子21と、スイッチングトランジスタM1のゲートに接続される出力端子22を備える。
レベル不定防止回路20は、プルダウン抵抗Rpd1と、スイッチ24と、を含む。
FIG. 3 is a circuit diagram showing a configuration of the level indefinite prevention circuit 20 of FIG. The level indefinite prevention circuit 20 includes an input terminal 21 that receives the drive signal Sd from the driver circuit 30, and an output terminal 22 that is connected to the gate of the switching transistor M1.
Level indefinite prevention circuit 20 includes a pull-down resistor Rpd1 and a switch 24.

プルダウン抵抗Rpd1は、スイッチングトランジスタM1のゲートに接続される出力端子22と接地端子の間に設けられる。接地端子に与えられる接地電圧は、スイッチングトランジスタM1をオフ可能な電圧である。   The pull-down resistor Rpd1 is provided between the output terminal 22 connected to the gate of the switching transistor M1 and the ground terminal. The ground voltage applied to the ground terminal is a voltage that can turn off the switching transistor M1.

スイッチ24は、トランスファゲートを含み、ドライバ回路30に接続される入力端子21と、スイッチングトランジスタM1のゲートに接続される出力端子22の間に設けられる。スイッチ24は、入力端子21に与えられる駆動信号SdをスイッチングトランジスタM1のゲートである出力端子22に伝達可能なオン状態と、出力端子22が実質的にオープンとなるオフ状態と、が切り替え可能となっている。
スイッチ24は、低電圧検出信号S_UVLOがハイレベルのときオン状態、ローレベルのときオフ状態となる。
The switch 24 includes a transfer gate and is provided between an input terminal 21 connected to the driver circuit 30 and an output terminal 22 connected to the gate of the switching transistor M1. The switch 24 can switch between an on state in which the drive signal Sd supplied to the input terminal 21 can be transmitted to the output terminal 22 that is the gate of the switching transistor M1, and an off state in which the output terminal 22 is substantially open. It has become.
The switch 24 is turned on when the low voltage detection signal S_UVLO is at a high level, and is turned off when it is at a low level.

低電圧検出信号S_UVLOがローレベルのときにスイッチ24がオフ状態となると、その出力がハイインピーダンスとなるため、プルダウン抵抗Rpd1は、スイッチングトランジスタM1のゲートをローレベルに固定し、スイッチングトランジスタM1をオフする電圧固定素子として機能する。   When the switch 24 is turned off when the low voltage detection signal S_UVLO is at low level, the output becomes high impedance. Therefore, the pull-down resistor Rpd1 fixes the gate of the switching transistor M1 at low level and turns off the switching transistor M1. Functions as a voltage fixing element.

スイッチ24は、インバータ26と第1トランジスタM10、第2トランジスタM12を含む。
インバータ26は、電源電圧端子106と接地端子の間に直列に接続された反転トランジスタM14および抵抗R20を含む。具体的には、反転トランジスタM14のソースは電源電圧端子106に接続され、そのゲートには低電圧検出信号S_UVLOが入力される。抵抗R20は一端が接地され、他端が反転トランジスタM14のドレインと接続される。インバータ26は低電圧検出信号S_UVLOを反転して出力する。
The switch 24 includes an inverter 26, a first transistor M10, and a second transistor M12.
Inverter 26 includes an inverting transistor M14 and a resistor R20 connected in series between power supply voltage terminal 106 and the ground terminal. Specifically, the source of the inverting transistor M14 is connected to the power supply voltage terminal 106, and the low voltage detection signal S_UVLO is input to the gate thereof. The resistor R20 has one end grounded and the other end connected to the drain of the inverting transistor M14. The inverter 26 inverts and outputs the low voltage detection signal S_UVLO.

第2トランジスタM12はNチャンネルMOSFETであり、一端が入力端子21に接続され、他端が出力端子22に接続される。さらに、第1トランジスタM10のバックゲートは接地端子に接続され、ゲートには低電圧検出信号S_UVLOが入力される。第2トランジスタM12はPチャンネルMOSFETであり、一端が入力端子21に接続され、他端が出力端子22に接続される。さらに、第2トランジスタM12のバックゲートは電源電圧端子106に接続され、そのゲートにはインバータ26の出力信号、すなわち反転された低電圧検出信号*S_UVLOが入力される。ここで、*は論理反転を表す。
スイッチ24は、低電圧検出信号S_UVLOがローレベルのときに、第1トランジスタM10および第2トランジスタM12がオフとなり、上述したオフ状態に設定される。オフ状態において、スイッチ24の出力は入力端子21側の信号レベルの影響を受けないハイインピーダンス状態となる。
The second transistor M12 is an N-channel MOSFET, and one end is connected to the input terminal 21 and the other end is connected to the output terminal 22. Further, the back gate of the first transistor M10 is connected to the ground terminal, and the low voltage detection signal S_UVLO is input to the gate. The second transistor M12 is a P-channel MOSFET, and one end is connected to the input terminal 21 and the other end is connected to the output terminal 22. Further, the back gate of the second transistor M12 is connected to the power supply voltage terminal 106, and the output signal of the inverter 26, that is, the inverted low voltage detection signal * S_UVLO is input to the gate. Here, * represents logical inversion.
In the switch 24, when the low voltage detection signal S_UVLO is at a low level, the first transistor M10 and the second transistor M12 are turned off and set to the above-described off state. In the off state, the output of the switch 24 is in a high impedance state that is not affected by the signal level on the input terminal 21 side.

図1に戻る。オシレータ50には、低電圧検出回路40から出力される低電圧検出信号S_UVLOが入力されたイネーブル端子*ENを備える。オシレータ50は、低電圧検出信号S_UVLOがローレベルのときアクティブとなり所定のデューティ比のパルス信号Sp2を生成し、ハイレベルのときパルス信号Sp2をローレベルとする。   Returning to FIG. The oscillator 50 includes an enable terminal * EN to which the low voltage detection signal S_UVLO output from the low voltage detection circuit 40 is input. The oscillator 50 becomes active when the low voltage detection signal S_UVLO is at a low level, generates a pulse signal Sp2 having a predetermined duty ratio, and sets the pulse signal Sp2 to a low level when it is at a high level.

補助トランジスタQ1は、スイッチングトランジスタM1と並列に設けられている。この補助トランジスタQ1はNPN型のバイポーラトランジスタであり、そのベースにオシレータ50から出力されるパルス信号Sp2が入力される。したがって、補助トランジスタQ1は、低電圧検出信号S_UVLOがローレベルのときオシレータ50からのパルス信号Sp2にもとづきオン、オフを繰り返し、低電圧検出信号S_UVLOがハイレベルのときオフとなる。   The auxiliary transistor Q1 is provided in parallel with the switching transistor M1. The auxiliary transistor Q1 is an NPN bipolar transistor, and a pulse signal Sp2 output from the oscillator 50 is input to the base thereof. Therefore, the auxiliary transistor Q1 is repeatedly turned on and off based on the pulse signal Sp2 from the oscillator 50 when the low voltage detection signal S_UVLO is at a low level, and is turned off when the low voltage detection signal S_UVLO is at a high level.

以上のように構成された制御回路100の動作について説明する。
電源装置200の起動時において、昇圧動作を開始する前の状態に着目する。制御回路100の内部のパルス幅変調器10およびドライバ回路30は、安定に動作するための電源電圧Vddとして、ある電圧Vth2以上、たとえばVth2=1.8V以上を必要とするものとする。実際にはマージンを考慮して、Vth2=2V程度に設定する。
いま、図示しない電池から0.9V以下の入力電圧Vinが与えられると、昇圧動作の開始前の出力電圧Vout(ひいては電源電圧Vdd)が、0.9V以下となるから、パルス幅変調器10およびレベル不定防止回路20は正常に動作せず、PWM信号Spや駆動信号Sdの信号レベルはハイレベルとローレベルが定まらず、不定状態となる。
The operation of the control circuit 100 configured as described above will be described.
Attention is paid to the state before starting the boosting operation when the power supply apparatus 200 is activated. It is assumed that pulse width modulator 10 and driver circuit 30 in control circuit 100 require a certain voltage Vth2 or higher, for example, Vth2 = 1.8 V or higher, as power supply voltage Vdd for stable operation. Actually, Vth2 = 2V is set in consideration of the margin.
Now, when an input voltage Vin of 0.9 V or less is applied from a battery (not shown), the output voltage Vout (and thus the power supply voltage Vdd) before the start of the boosting operation is 0.9 V or less. The level indefinite prevention circuit 20 does not operate normally, and the signal levels of the PWM signal Sp and the drive signal Sd are not determined to be high and low, and become indefinite.

上述した低電圧検出回路40は、電源電圧Vdd’がしきい値電圧Vth1より低いことを検出する。したがって、Vth1=Vth2×R21/(R20+R21)が成り立つように抵抗R20、R21ならびにしきい値電圧Vth1の値が定められる。
電源電圧Vddがパルス幅変調器10やドライバ回路30が安定動作するしきい値電圧Vth2より低いとき、低電圧検出信号S_UVLOはローレベルとなる。
The low voltage detection circuit 40 described above detects that the power supply voltage Vdd ′ is lower than the threshold voltage Vth1. Therefore, the values of resistors R20 and R21 and threshold voltage Vth1 are determined so that Vth1 = Vth2 × R21 / (R20 + R21).
When the power supply voltage Vdd is lower than the threshold voltage Vth2 at which the pulse width modulator 10 and the driver circuit 30 operate stably, the low voltage detection signal S_UVLO is at a low level.

このとき、レベル不定防止回路20の内部のスイッチ24はオフ状態となり、駆動信号Sdが出力端子22側に現れず、ハイインピーダンスとなる。その結果、出力端子22の信号レベルは電圧固定素子であるプルダウン抵抗Rpd1によって接地電圧に固定され、スイッチングトランジスタM1が強制的にオフされる。   At this time, the switch 24 in the level indefinite prevention circuit 20 is turned off, and the drive signal Sd does not appear on the output terminal 22 side, and becomes high impedance. As a result, the signal level of the output terminal 22 is fixed to the ground voltage by the pull-down resistor Rpd1 that is a voltage fixing element, and the switching transistor M1 is forcibly turned off.

このとき、オシレータ50はアクティブとなり、補助トランジスタQ1がスイッチング動作し、昇圧動作が実行される。昇圧動作の結果、出力電圧Voutが上昇して電源電圧Vddが2V以上となると、低電圧検出信号S_UVLOがハイレベルとなり、オシレータ50が非アクティブとなり補助トランジスタQ1がオフとなる。このとき、レベル不定防止回路20のスイッチ24がオン状態となり、PWM信号Spにもとづいた駆動信号Sdによって、スイッチングトランジスタM1がスイッチング動作し、昇圧動作が継続され、出力電圧Voutが基準電圧Vrefに応じたレベルに安定化される。   At this time, the oscillator 50 becomes active, the auxiliary transistor Q1 performs a switching operation, and a boosting operation is performed. As a result of the boosting operation, when the output voltage Vout rises and the power supply voltage Vdd becomes 2V or higher, the low voltage detection signal S_UVLO becomes high level, the oscillator 50 becomes inactive, and the auxiliary transistor Q1 is turned off. At this time, the switch 24 of the level indeterminate prevention circuit 20 is turned on, the switching transistor M1 is switched by the drive signal Sd based on the PWM signal Sp, the boosting operation is continued, and the output voltage Vout corresponds to the reference voltage Vref. Stabilized to a certain level.

レベル不定防止回路20を設けない場合、ドライバ回路30の不安定な動作によって、駆動信号SdがスイッチングトランジスタM1のゲートソース間のしきい値電圧Vtより高い状態を維持すると、この駆動信号SdによってスイッチングトランジスタM1がオン状態となるため、出力インダクタL1およびスイッチングトランジスタM1を介して定常的に電流が流れてしまい、回路の信頼性に影響を及ぼすおそれがある。   When the level indefinite prevention circuit 20 is not provided, if the driving signal Sd is maintained higher than the threshold voltage Vt between the gate and source of the switching transistor M1 due to unstable operation of the driver circuit 30, switching is performed by the driving signal Sd. Since the transistor M1 is turned on, a current constantly flows through the output inductor L1 and the switching transistor M1, which may affect the reliability of the circuit.

これに対して、本実施の形態に係る制御回路100では、レベル不定防止回路20のスイッチ24によって駆動信号SdがスイッチングトランジスタM1に伝達するのを阻止するとともに、プルダウン抵抗Rpd1によってスイッチングトランジスタM1のゲート電圧が、スイッチングトランジスタM1がオフする論理レベル(接地電圧)に固定される。その結果、電源電圧Vddがしきい値電圧Vth2より低い低電圧状態において、スイッチングトランジスタM1が定常的にオンするのを防止することができ、回路の信頼性を高めることができる。   On the other hand, in the control circuit 100 according to the present embodiment, the switch 24 of the level indeterminacy prevention circuit 20 prevents the drive signal Sd from being transmitted to the switching transistor M1, and the gate of the switching transistor M1 by the pull-down resistor Rpd1. The voltage is fixed to a logic level (ground voltage) at which the switching transistor M1 is turned off. As a result, in a low voltage state where the power supply voltage Vdd is lower than the threshold voltage Vth2, it is possible to prevent the switching transistor M1 from being turned on steadily and to improve the reliability of the circuit.

さらに、図3のレベル不定防止回路20において、相補的なMOSFETを用いたインバータ(いわゆるCMOSインバータ)を利用せずに、抵抗とトランジスタの組み合わせによるインバータを利用している。CMOSインバータを利用した場合、低電圧状態において振幅の小さな低電圧検出信号S_UVLOでは、第2トランジスタM12のゲートの論理レベルが安定せずに、インバータ26の状態が不定となり、入力端子21側の駆動信号Sdが出力端子22側にリークするおそれがある。これに対して、インバータ26を、抵抗R20と反転トランジスタM14の構成としたことにより、低電圧検出信号S_UVLOの振幅が小さくても、反転トランジスタM14のオン、オフを確実に切り替えられるため、低電圧状態において、第2トランジスタM12を確実にオフすることができる。   Further, in the level indefinite prevention circuit 20 of FIG. 3, an inverter using a combination of a resistor and a transistor is used without using an inverter using a complementary MOSFET (so-called CMOS inverter). When the CMOS inverter is used, the low-voltage detection signal S_UVLO having a small amplitude in the low-voltage state does not stabilize the logic level of the gate of the second transistor M12, and the state of the inverter 26 becomes indefinite, and the input terminal 21 side is driven. The signal Sd may leak to the output terminal 22 side. On the other hand, since the inverter 26 includes the resistor R20 and the inverting transistor M14, the inverting transistor M14 can be reliably switched on and off even when the amplitude of the low voltage detection signal S_UVLO is small. In the state, the second transistor M12 can be reliably turned off.

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。   The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .

実施の形態では、低電圧検出信号S_UVLOがローレベルの状態を低電圧状態とした。これによって電源の投入直後に、低電圧検出回路40による電圧比較が安定しない状態においても、低電圧検出信号S_UVLOが電源電圧Vddを超えることはないから、低電圧検出信号S_UVLOはローレベルとなるという利点がある。もっとも、低電圧検出信号S_UVLOが低電圧状態においてハイレベルとなる構成としてもよい。この場合、たとえば、オシレータ50をアクティブローに設定すればよい。さらに、第1トランジスタM10、第2トランジスタM12のNチャンネルとPチャンネルを入れ替えればよい。   In the embodiment, the low voltage detection signal S_UVLO is in the low voltage state. As a result, even when the voltage comparison by the low voltage detection circuit 40 is not stable immediately after the power is turned on, the low voltage detection signal S_UVLO does not exceed the power supply voltage Vdd, so that the low voltage detection signal S_UVLO is at a low level. There are advantages. However, the low voltage detection signal S_UVLO may be at a high level in a low voltage state. In this case, for example, the oscillator 50 may be set to active low. Furthermore, the N channel and the P channel of the first transistor M10 and the second transistor M12 may be switched.

図3のレベル不定防止回路20において、電圧固定阻止としてプルダウン抵抗Rpd1を利用したが、本発明はこれには限定されない。プルダウン抵抗Rpd1の代替素子としてはトランジスタが利用でき、たとえば、MOSFETやバイポーラトランジスタを利用してもよい。この場合、低電圧状態においてトランジスタがオンするように、トランジスタのゲートやベースに低電圧検出信号S_UVLOに応じた信号を入力すればよい。
つまり本実施の形態におけるハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
In the level indefinite prevention circuit 20 of FIG. 3, the pull-down resistor Rpd1 is used as voltage fixation prevention, but the present invention is not limited to this. As an alternative element to the pull-down resistor Rpd1, a transistor can be used. For example, a MOSFET or a bipolar transistor may be used. In this case, a signal corresponding to the low voltage detection signal S_UVLO may be input to the gate or base of the transistor so that the transistor is turned on in the low voltage state.
That is, the setting of high level and low level logical values in this embodiment is an example, and can be freely changed by appropriately inverting it with an inverter or the like.

実施の形態では、電源装置200が昇圧型のスイッチングレギュレータである場合について説明したが本発明はこれに限定されるものではなく、降圧型のスイッチングレギュレータや、インダクタの代わりにトランスを利用したスイッチングレギュレータ、ストロボ発光用の高電圧を生成するキャパシタ充電回路、DC/ACコンバータなど、広くスイッチングトランジスタを備えるスイッチング電源に利用できる。   In the embodiment, the case where the power supply device 200 is a step-up switching regulator has been described. However, the present invention is not limited to this, and a step-down switching regulator or a switching regulator using a transformer instead of an inductor It can be widely used in switching power supplies having switching transistors such as a capacitor charging circuit for generating a high voltage for strobe light emission and a DC / AC converter.

図4は、変形例に係る電源装置200aの構成の一部を示す回路図である。この変形例において、図4の電源装置200aは降圧型のスイッチングレギュレータである。なお、図4において、図1と同等の構成要素は省略している。降圧型のスイッチングレギュレータでは、出力回路110aのトポロジーが図1とは異なっている。出力回路110aは、整流ダイオードD2、出力インダクタL2、出力キャパシタC2を含む。整流ダイオードD2はアノードが接地され、カソードがスイッチング端子102に接続される。出力インダクタL2は一端がスイッチング端子102に接続され、他端が出力端子204に接続される。また、出力キャパシタC2は一端が出力端子204に接続され、他端が接地される。また、図4の変形例において制御回路100aは、出力電圧Voutではなく、電源電圧端子106に与えられた図示しない電池等から出力される入力電圧Vinを電源電圧Vddとして利用する。   FIG. 4 is a circuit diagram showing a part of the configuration of a power supply apparatus 200a according to a modification. In this modification, the power supply device 200a of FIG. 4 is a step-down switching regulator. In FIG. 4, components equivalent to those in FIG. 1 are omitted. In the step-down switching regulator, the topology of the output circuit 110a is different from that of FIG. The output circuit 110a includes a rectifier diode D2, an output inductor L2, and an output capacitor C2. The rectifier diode D2 has an anode grounded and a cathode connected to the switching terminal 102. The output inductor L2 has one end connected to the switching terminal 102 and the other end connected to the output terminal 204. The output capacitor C2 has one end connected to the output terminal 204 and the other end grounded. In the modification of FIG. 4, the control circuit 100 a uses not the output voltage Vout but the input voltage Vin output from the battery (not shown) supplied to the power supply voltage terminal 106 as the power supply voltage Vdd.

スイッチングトランジスタM1aはPチャンネルMOSFET(もしくはPNP型のバイポーラトランジスタ)となる。この場合、低電圧状態においてPチャンネルMOSFETがオフするように、ゲートを電源電圧Vddに固定すればよいから、電圧固定素子としてのプルダウン抵抗Rpd1に代えてプルアップ抵抗Rpu1を用いればよいことがわかる。プルアップ抵抗Rpu1は、トランジスタのゲートと電源電圧端子106の間に設ければよい。あるいは、プルアップ抵抗Rpu1に代えて、トランジスタを利用してもよい。レベル不定防止回路20aの構成は、図1のレベル不定防止回路20と同様である。   The switching transistor M1a is a P-channel MOSFET (or a PNP type bipolar transistor). In this case, since the gate may be fixed to the power supply voltage Vdd so that the P-channel MOSFET is turned off in the low voltage state, it is understood that the pull-up resistor Rpu1 may be used instead of the pull-down resistor Rpd1 as the voltage fixing element. . The pull-up resistor Rpu1 may be provided between the gate of the transistor and the power supply voltage terminal 106. Alternatively, a transistor may be used instead of the pull-up resistor Rpu1. The configuration of the level indefinite prevention circuit 20a is the same as that of the level indefinite prevention circuit 20 in FIG.

図4の変形例によれば、低電圧状態において駆動信号Sdがローレベルに固定された場合であっても、レベル不定防止回路20aによってスイッチングトランジスタM1aのゲート電圧は、ソース電圧(つまり入力電圧Vin)と等しくなるように固定される。そのため、スイッチングトランジスタM1aが定常的にオンし続けるのを防止することができる。   According to the modification of FIG. 4, even when the drive signal Sd is fixed at a low level in the low voltage state, the gate voltage of the switching transistor M1a is set to the source voltage (that is, the input voltage Vin) by the level indefinite prevention circuit 20a. ) To be equal. Therefore, it is possible to prevent the switching transistor M1a from being constantly turned on.

ダイオード整流方式ではなく同期整流方式のスイッチングレギュレータの場合、ハイサイド側とローサイド側のトランジスタの両方に対してレベル不定防止回路20を設けてもよい。   In the case of a synchronous rectification type switching regulator instead of the diode rectification type, the level indefinite prevention circuit 20 may be provided for both the high-side and low-side transistors.

本発明の実施の形態に係る電源装置の構成を示す図である。It is a figure which shows the structure of the power supply device which concerns on embodiment of this invention. 図1または図4の電源装置を搭載する電子機器の構成を示すブロック図である。It is a block diagram which shows the structure of the electronic device carrying the power supply device of FIG. 1 or FIG. 図1のレベル不定防止回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a level indefinite prevention circuit of FIG. 1. 変形例に係る電源装置の構成の一部を示す回路図である。It is a circuit diagram which shows a part of structure of the power supply device which concerns on a modification.

符号の説明Explanation of symbols

C1 出力キャパシタ、 D1 整流ダイオード、 L1 出力インダクタ、 C2 出力キャパシタ、 D2 整流ダイオード、 L2 出力インダクタ、 M1 スイッチングトランジスタ、 Q1 補助トランジスタ、 R10 第1帰還抵抗、 R11 第2帰還抵抗、 10 パルス幅変調器、 12 誤差増幅器、 14 PWMコンパレータ、 16 オシレータ、 20 レベル不定防止回路、 21 入力端子、 22 出力端子、 24 スイッチ、 26 インバータ、 Rpd1 プルダウン抵抗、 R20 抵抗、 M10 第1トランジスタ、 M12 第2トランジスタ、 M14 反転トランジスタ、 30 ドライバ回路、 40 低電圧検出回路、 50 オシレータ、 100 制御回路、 102 スイッチング端子、 104 帰還端子、 106 電源電圧端子、 110 出力回路、 111 第1端子、 112 第2端子、 200 電源装置、 202 入力端子、 204 出力端子、 210 負荷回路、 220 電池、 300 電子機器。   C1 output capacitor, D1 rectifier diode, L1 output inductor, C2 output capacitor, D2 rectifier diode, L2 output inductor, M1 switching transistor, Q1 auxiliary transistor, R10 first feedback resistor, R11 second feedback resistor, 10 pulse width modulator, 12 error amplifier, 14 PWM comparator, 16 oscillator, 20 level indefinite prevention circuit, 21 input terminal, 22 output terminal, 24 switch, 26 inverter, Rpd1 pull-down resistor, R20 resistor, M10 first transistor, M12 second transistor, M14 inversion Transistor, 30 driver circuit, 40 low voltage detection circuit, 50 oscillator, 100 control circuit, 102 switching terminal, 104 feedback terminal, 106 power supply voltage terminal, 110 output circuit, 111 first terminal, 112 second terminal, 200 power supply device, 202 input terminal, 204 output terminal, 210 load circuit, 220 battery, 300 electronic device.

Claims (14)

一端の電位が固定されたスイッチングトランジスタのオン、オフ状態を制御するスイッチング電源の制御回路であって、
本制御回路に供給される電源電圧を所定のしきい値電圧と比較し、前記電源電圧が前記しきい値電圧より低いとき、所定レベルの低電圧検出信号を出力する低電圧検出回路と、
前記スイッチングトランジスタのオン時間を規定するパルス信号にもとづき、前記スイッチングトランジスタの制御端子に供給する駆動信号を生成するドライバ回路と、
前記ドライバ回路と前記スイッチングトランジスタの制御端子の間に設けられ、前記駆動信号を前記制御端子に伝達可能な第1状態と、前記スイッチングトランジスタの制御端子の電圧を、前記スイッチングトランジスタがオフするレベルに固定する第2状態と、が切り替えられるレベル不定防止回路と、
を備え
前記レベル不定防止回路は、
前記低電圧検出信号が前記所定レベルのときに、前記スイッチングトランジスタの制御端子を、前記スイッチングトランジスタがオフする電圧レベルに固定する電圧固定素子と、
前記ドライバ回路と前記スイッチングトランジスタの制御端子の間に設けられ、前記駆動信号を前記制御端子に伝達可能なオン状態と、出力が実質的にオープンとなるオフ状態と、が切り替え可能なスイッチと、を含み、
前記スイッチは、前記低電圧検出信号が前記所定レベルのときオフ、前記所定レベルと相補的なレベルのときオンすることを特徴とする制御回路。
A switching power supply control circuit for controlling the on / off state of a switching transistor having a fixed potential at one end,
A low voltage detection circuit that compares a power supply voltage supplied to the control circuit with a predetermined threshold voltage, and outputs a low voltage detection signal of a predetermined level when the power supply voltage is lower than the threshold voltage;
A driver circuit that generates a drive signal to be supplied to a control terminal of the switching transistor based on a pulse signal that defines an on-time of the switching transistor;
A first state provided between the driver circuit and the control terminal of the switching transistor and capable of transmitting the drive signal to the control terminal; and a voltage at the control terminal of the switching transistor at a level at which the switching transistor is turned off. A second state to be fixed, and a level indefinite prevention circuit that can be switched;
Equipped with a,
The level indefinite prevention circuit is
A voltage fixing element that fixes a control terminal of the switching transistor at a voltage level at which the switching transistor is turned off when the low voltage detection signal is at the predetermined level;
A switch that is provided between the driver circuit and the control terminal of the switching transistor and that can be switched between an on state in which the drive signal can be transmitted to the control terminal and an off state in which the output is substantially open; Including
The control circuit is characterized in that the switch is turned off when the low voltage detection signal is at the predetermined level and turned on when the low voltage detection signal is at a level complementary to the predetermined level .
前記スイッチは、
前記ドライバ回路に接続される入力端子と、
前記スイッチングトランジスタの制御端子に接続される出力端子と、
前記電源電圧に固定された電源電圧端子と、接地電圧に固定された接地端子の間に直列に接続された反転トランジスタと抵抗を含み、前記低電圧検出信号を反転するインバータと、
一端が前記入力端子に接続され、他端が前記出力端子に接続されたNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の第1トランジスタと、
一端が前記入力端子に接続され、他端が前記出力端子に接続されたPチャンネルMOSFETの第2トランジスタと、
を含み、
前記第1トランジスタと前記第2トランジスタの一方のゲートに前記低電圧検出信号を入力し、他方のゲートに前記インバータの出力信号を入力して、前記スイッチは前記低電圧検出信号が所定レベルのときに、前記第1トランジスタおよび前記第2トランジスタがオフとなることを特徴とする請求項に記載の制御回路。
The switch is
An input terminal connected to the driver circuit;
An output terminal connected to a control terminal of the switching transistor;
A power supply voltage terminal fixed to the power supply voltage; an inverter that is connected in series between a ground terminal fixed to the ground voltage; and an inverter, and an inverter that inverts the low voltage detection signal;
A first transistor of an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having one end connected to the input terminal and the other end connected to the output terminal;
A P-channel MOSFET second transistor having one end connected to the input terminal and the other end connected to the output terminal;
Including
When the low voltage detection signal is input to one gate of the first transistor and the second transistor and the output signal of the inverter is input to the other gate, the switch has the low voltage detection signal at a predetermined level. , the control circuit according to claim 1, wherein the first transistor and the second transistor, characterized in that the turned off.
前記所定レベルはローレベルであり、
前記インバータの前記反転トランジスタは、ソースが前記電源電圧端子に接続され、ゲートに前記低電圧検出信号が入力されたPチャンネルMOSFETであって、
前記インバータの前記抵抗は一端が前記接地端子に接続され、他端が前記反転トランジスタのドレインに接続されており、
前記第1トランジスタのゲートに前記低電圧検出信号を入力し、前記第2トランジスタのゲートに前記インバータの出力信号を入力したことを特徴とする請求項に記載の制御回路。
The predetermined level is a low level;
The inversion transistor of the inverter is a P-channel MOSFET having a source connected to the power supply voltage terminal and a gate to which the low voltage detection signal is input.
One end of the resistor of the inverter is connected to the ground terminal, and the other end is connected to the drain of the inverting transistor.
3. The control circuit according to claim 2 , wherein the low voltage detection signal is input to the gate of the first transistor, and the output signal of the inverter is input to the gate of the second transistor.
前記電圧固定素子は、前記スイッチングトランジスタの制御端子と、前記スイッチングトランジスタがオフする電圧レベルに固定された固定電圧端子の間に設けられた抵抗であることを特徴とする請求項に記載の制御回路。 2. The control according to claim 1 , wherein the voltage fixing element is a resistor provided between a control terminal of the switching transistor and a fixed voltage terminal fixed at a voltage level at which the switching transistor is turned off. circuit. 前記スイッチングトランジスタがNチャンネルMOSFETもしくはNPN型バイポーラトランジスタであるとき、前記抵抗は、前記スイッチングトランジスタの制御端子と接地端子の間に設けられたプルダウン抵抗であることを特徴とする請求項に記載の制御回路。 When the switching transistor is an N-channel MOSFET or NPN-type bipolar transistor, the resistance, as claimed in claim 4, wherein a pull-down resistor provided between the control terminal and the ground terminal of the switching transistor Control circuit. 前記スイッチングトランジスタが、一端が前記スイッチング電源の入力電圧が印加された入力端子に接続されたPチャンネルMOSFETもしくはPNP型バイポーラトランジスタであるとき、
前記抵抗は、前記スイッチングトランジスタの制御端子と前記入力端子の間に設けられたプルアップ抵抗であることを特徴とする請求項に記載の制御回路。
When the switching transistor is a P-channel MOSFET or a PNP-type bipolar transistor having one end connected to an input terminal to which an input voltage of the switching power supply is applied.
The control circuit according to claim 4 , wherein the resistor is a pull-up resistor provided between a control terminal of the switching transistor and the input terminal.
前記電圧固定素子は、制御端子に前記低電圧検出信号に応じた信号が入力され、前記電源電圧が前記しきい値電圧より低いときオンするトランジスタであることを特徴とする請求項に記載の制御回路。 2. The transistor according to claim 1 , wherein the voltage fixing element is a transistor that is turned on when a signal corresponding to the low voltage detection signal is input to a control terminal and the power supply voltage is lower than the threshold voltage. Control circuit. 所定のデューティ比のパルス信号を生成するオシレータと、
前記スイッチングトランジスタと並列に設けられ、前記低電圧検出信号が所定レベルのとき前記オシレータの出力信号にもとづきオン、オフする補助スイッチングトランジスタと、
をさらに備えることを特徴とする請求項1からのいずれかに記載の制御回路。
An oscillator that generates a pulse signal having a predetermined duty ratio;
An auxiliary switching transistor that is provided in parallel with the switching transistor and is turned on and off based on an output signal of the oscillator when the low voltage detection signal is at a predetermined level;
Control circuit according to any one of claims 1 to 7, characterized by further comprising a.
1つの半導体基板に一体集積化されたことを特徴とする請求項1から8のいずれかに記載の制御回路。   9. The control circuit according to claim 1, wherein the control circuit is integrated on a single semiconductor substrate. インダクタおよびキャパシタを含む出力回路と、
前記インダクタに接続されたスイッチングトランジスタを駆動する請求項1からのいずれかに記載の制御回路と、
を備えることを特徴とする電源装置。
An output circuit including an inductor and a capacitor;
The control circuit according to any one of claims 1 to 9 , which drives a switching transistor connected to the inductor;
A power supply apparatus comprising:
前記スイッチングトランジスタは、一端が接地され、他端が前記インダクタに接続されたNチャンネルMOSFETもしくはNPN型バイポーラトランジスタであって、
昇圧型のスイッチングレギュレータであることを特徴とする請求項10に記載の電源装置。
The switching transistor is an N-channel MOSFET or an NPN-type bipolar transistor having one end grounded and the other end connected to the inductor,
The power supply device according to claim 10 , wherein the power supply device is a step-up type switching regulator.
前記制御回路の電源電圧として、前記昇圧型のスイッチングレギュレータ出力電圧を利用することを特徴とする請求項11に記載の電源装置。 12. The power supply apparatus according to claim 11 , wherein the step-up switching regulator output voltage is used as the power supply voltage of the control circuit. 前記スイッチングトランジスタは、一端に入力電圧が印加され、他端が前記インダクタに接続されたPチャンネルMOSFETもしくはPNP型バイポーラトランジスタであって、
降圧型のスイッチングレギュレータであることを特徴とする請求項10に記載の電源装置。
The switching transistor is a P-channel MOSFET or a PNP-type bipolar transistor in which an input voltage is applied to one end and the other end is connected to the inductor,
The power supply device according to claim 10 , wherein the power supply device is a step-down switching regulator.
電池と、
前記電池の電圧を安定化して出力する請求項10から13のいずれかに記載の電源装置と、
を備えることを特徴とする電子機器。
Battery,
The power supply device according to any one of claims 10 to 13, wherein the battery voltage is stabilized and output.
An electronic device comprising:
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