JP5036039B2

JP5036039B2 - 半導体集積回路装置

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Publication number: JP5036039B2
Application number: JP2007090921A
Authority: JP
Inventors: 一希渡邊; 亮二金川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2012-09-26
Anticipated expiration: 2027-03-30
Also published as: JP2008251813A

Description

本発明は、本願発明は、半導体集積回路装置に関し、例えば非接触電子装置の一例とされるＩＣカードに搭載される半導体集積回路装置に適用して有効な技術に関する。

カード内に半導体集積回路装置及びアンテナを搭載した、いわゆるＩＣカードは、リーダ・ライタ装置と半導体集積回路装置との間で情報の交換を行い、ＩＣカードが保持しているデータの送信、リーダ・ライタ装置から送信されたデータの保持など様々な機能を実現する。

リーダ・ライタ装置からＩＣカードへのデータ送信、所謂、下り通信では、非特許文献１や非特許文献２に示されるように、高周波信号の振幅を変化させる、所謂ＡＳＫ変調方式が用いられることが多い。

非特許文献１に記載される下り通信手段は、高周波の交流信号の振幅を部分的に送信データによって変調する、所謂、振幅変調方式による情報伝達手段であり、下り通信データは、マンチェスターコードにより符号化され、下り通信データの先頭にはプリアンブルコード及び同期コードが付加されるものである。

非特許文献２に記載される下り通信手段は、高周波の交流信号の振幅を部分的に下り通信データによって変調する、所謂、振幅変調方式による情報伝達手段であり、下り通信データは、ＮＲＺ−Ｌにより符号化され、下り通信データの先頭にはＳＯＦが、最後尾にはＥＯＦが付加されるものである。

ＩＣカードに搭載された半導体集積回路装置は、リーダ・ライタ装置から供給された高周波信号を、非接触型ＩＣカードに搭載されたアンテナで受信し、アンテナの両端に発生した電圧を整流及び平滑化し内部回路の動作に必要な内部電圧を形成する。ここで、リーダ・ライタ装置との通信距離が遠いほど、アンテナで受信できる電力は低下するため、内部回路の消費電力は通信距離に大きく影響する。

従って、半導体集積回路装置に搭載される内部回路の低電圧動作化は、通信距離の拡大を実現する有効な手段であり、これは、内部回路の１つである受信回路においても例外でなく、その低電圧動作化の実現が急務であった。

特開２００５−２２２２６５号公報ＩＳＯ／ＩＥＣ−１８０９２２１２ｋｂｐｓａｎｄ４２４ｋｂｐｓＩＳＯ／ＩＥＣ−１４４４３Ｔｙｐｅ−Ｂ

非特許文献１や非特許文献２に示されるように、下り通信手段として振幅変調方式を利用する通信インターフェースに対応したＩＣカードに搭載される受信回路の従来例として、特許文献１に開示されている受信回路がある。

特許文献１に示される受信回路は、ＩＣカード内に搭載されるアンテナの両端に発生した交流信号を整流及び平滑化し、フィルタ回路によって不要な周波数成分を除去する。フィルタ回路の出力信号は容量を介して演算増幅回路の反転入力端子（−）に入力され、演算増幅回路及び帰還経路がフィルタ回路の出力信号の変化点を検出することで、データ振幅を増幅する。

この演算増幅回路及び帰還経路は、データを受信する際に第１状態及び第２状態を有し、この２つの状態間の遷移を繰り返すことでデータ振幅を増幅する。ここで、第１状態は、演算増幅回路の反転入力端子（−）の電位が、非反転入力端子（＋）の電位より大きく、帰還経路を介して、反転入力端子（−）から出力端子に電流を流すことで帰還がかかっている状態である。また、第２状態は、演算増幅回路の反転入力端子（−）の電位が、非反転入力端子（＋）の電位より小さく、帰還経路を介して、出力端子から反転入力端子（−）に電流を流すことで帰還がかかっている状態である。

ここで、このような受信回路において、演算増幅回路に具備される差動入力回路がｎチャネル型ＭＯＳトランジスタで構成され、演算増幅回路の非反転入力端子（＋）にはグランド電位を基準とする基準電圧が入力されると仮定した場合、その最低動作電圧は、上記第２状態で決定され、それは、以下の３つの要素の和で表される。

すなわち、演算増幅回路の非反転入力端子（＋）に入力される基準電圧（第１要素）、演算増幅回路の出力端子から反転入力端子（−）に電流を流すための帰還経路を構成するダイオードの順方向電圧（第２要素）、演算増幅回路の出力端子と電源電圧端子の間に接続される演算増幅回路内の出力端子駆動素子が出力端子を駆動するために必要な電圧（第３要素）である。

ここで、第１要素は、演算増幅回路に具備される差動入力回路が正常に動作する電圧によって決定されるため、大幅に低下させることは困難である。また、第３要素の出力端子駆動素子は、代表的にはｐチャネル型ＭＯＳトランジスタで構成され、そのドレイン・ソース間電圧の大幅な低減も困難である。従って、上記受信回路の低電圧動作化には、第２要素の低電圧化が重要となる。例えば、帰還経路として、ダイオード接続されたＭＯＳトランジスタを使用し、その閾値電圧を低くすることで、第２要素の低電圧化を図ることができる。

しかし、ＭＯＳトランジスタの閾値電圧を低くした場合、製造ばらつきや温度によってゲート端子とソース端子が同電位の場合においても電流を流してしまう虞れがあり、その結果、ゲート端子とドレイン端子とが接続されたＭＯＳトランジスタは、帰還経路として必要なダイオード特性を維持することができなくなる。

以上の理由により、上記受信回路の低電圧化が困難とされる。

本発明の目的は、振幅変調方式を利用する通信インターフェースに対応した受信回路の低電圧化を図ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、半導体集積回路装置は、反転入力端子、非反転入力端子、及び出力端子を有する第１演算増幅回路と、入力された信号を上記第１演算増幅回路の反転入力端子に伝達可能な容量と、上記第１演算増幅回路の出力端子と反転入力端子との間に設けられた帰還経路とを含み、上記第１演算増幅回路の非反転入力端子に基準電圧が供給される。上記帰還経路は、上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｎチャネル型の第１ＭＯＳトランジスタと、上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｐチャネル型の第２ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタのゲート電圧を上記基準電圧よりも低いレベルに設定するための第１ゲート電圧制御回路とを含む。

上記の手段によれば、第１演算増幅回路からの出力信号の振幅を小さく抑えることができ、このことが、受信回路の低電圧化を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、振幅変調方式を利用する通信インターフェースに対応した受信回路の低電圧化を達成することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（Ｂ２）は、反転入力端子、非反転入力端子、及び出力端子を有する第１演算増幅回路（Ａ１）と、入力された信号を上記第１演算増幅回路の反転入力端子に伝達可能な容量（Ｃ１）と、上記第１演算増幅回路の出力端子と反転入力端子との間に設けられた帰還経路（Ｂ１１）とを含み、上記第１演算増幅回路の非反転入力端子に基準電圧が供給される。上記帰還経路は、上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｎチャネル型の第１ＭＯＳトランジスタ（Ｍ２）と、上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｐチャネル型の第２ＭＯＳトランジスタ（Ｍ１）と、上記第２ＭＯＳトランジスタのゲート電圧を上記基準電圧よりも低いレベルに設定するための第１ゲート電圧制御回路（Ｂ１３）とを含む。上記第２ＭＯＳトランジスタのゲート電圧が上記基準電圧よりも低いレベルに設定されることで、上記第１演算増幅回路からの出力信号の上側振幅を小さく抑えることができ、それによって、低い電源電圧での動作が可能にされる。

〔２〕上記第１ＭＯＳトランジスタのゲート電圧を上記基準電圧よりも高いレベルに設定するための第２ゲート電圧制御回路（Ｂ１４）を設けることができる。上記第１ＭＯＳトランジスタのゲート電圧が上記基準電圧よりも高いレベルに設定されることにより、上記第１演算増幅回路からの出力信号の下側振幅を小さく抑えることができ、それによって、低い電源電圧での動作が可能にされる。

〔３〕上記第１ゲート電圧制御回路は、高電位側電源に結合されたｐチャネル型の第３ＭＯＳトランジスタ（Ｍ１１）と、低電位側電源に結合された電流源（Ｉ２）とが直列接続され、上記第３ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成り、上記第３ＭＯＳトランジスタと上記電流源との直列接続箇所に生ずる電圧が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続される。

上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む。

〔４〕上記第１ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第２演算増幅回路（Ａ２）と、高電位側電源と上記第２演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｐチャネル型の第４ＭＯＳトランジスタ（Ｍ１６）とを含む。このとき、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第４ＭＯＳトランジスタに流されることで電圧信号に変換され、上記電圧信号が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続される。そして、上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む。

〔５〕上記第１演算増幅回路は、ｎチャネル型の第５ＭＯＳトランジスタ（Ｍ３）と、上記第５ＭＯＳトランジスタに差動結合されたｎチャネル型の第６ＭＯＳトランジスタ（Ｍ４）と、上記第６ＭＯＳトランジスタの負荷とされるｐチャネル型の第７ＭＯＳトランジスタ（Ｍ７）とを含む。上記第６ＭＯＳトランジスタのゲート端子には上記基準電圧が供給され、上記第７ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第６トランジスタのドレイン端子に共通接続される。上記第１ゲート電圧制御回路は、上記第７トランジスタのゲート端子の電位を上記第１ＭＯＳトランジスタのゲート端子に供給可能な配線を含み、上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む。

〔６〕上記第１ゲート電圧制御回路は、高電位側電源に結合されたｐチャネル型の第８ＭＯＳトランジスタ（Ｍ１１）と、低電位側電源に結合された第１電流源（Ｉ２）とが直列接続され、上記第８ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成り、上記第８ＭＯＳトランジスタと上記第１電流源との直列接続箇所に生ずる電圧が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続される。

上記第２ゲート電圧制御回路は、低電位側電源に結合されたｎチャネル型の第９ＭＯＳトランジスタ（Ｍ１７）と、高電位側電源に結合された第２電流源（Ｉ４）とが直列接続され、上記第９ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成る。上記第９ＭＯＳトランジスタと上記第２電流源との直列接続箇所に生ずる電圧が上記第２ＭＯＳトランジスタのゲート端子に供給可能に接続される。

〔７〕上記第１ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第３演算増幅回路（Ａ２）と、高電位側電源と上記第３演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｐチャネル型の第１０ＭＯＳトランジスタ（Ｍ１６）とを含む。上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第１０ＭＯＳトランジスタに流されることで第１電圧信号に変換され、この第１電圧信号が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続される。

上記第２ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第４演算増幅回路（Ａ３）と、低電位側電源と上記第４演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｎチャネル型の第１１ＭＯＳトランジスタ（Ｍ２５）とを含む。上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第１１ＭＯＳトランジスタに流されることで第２電圧信号に変換され、この第２電圧信号が上記第２ＭＯＳトランジスタのゲート端子に供給可能に接続される。

〔８〕上記第１演算増幅回路は、ｎチャネル型の第１２ＭＯＳトランジスタ（Ｍ３）と、上記第１２ＭＯＳトランジスタに差動結合されたｎチャネル型の第１３ＭＯＳトランジスタ（Ｍ４）とを含む。さらに上記第１３ＭＯＳトランジスタの負荷とされるｐチャネル型の第１４ＭＯＳトランジスタ（Ｍ７）と、上記第１２ＭＯＳトランジスタの負荷とされるｐチャネル型の第１５ＭＯＳトランジスタ（Ｍ５）とを含む。そして、上記第１５ＭＯＳトランジスタにミラー結合されたｐチャネル型の第１６ＭＯＳトランジスタ（Ｍ６）と、上記第１６ＭＯＳトランジスタに直列接続されたｎチャネル型の第１７ＭＯＳトランジスタ（Ｍ９）とを含む。上記第１３ＭＯＳトランジスタのゲート端子には上記基準電圧が供給され、上記第１５ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第１６トランジスタのゲート端子に共通接続され、上記第１７ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第１６トランジスタのドレイン端子に共通接続されて成る。

上記第１ゲート電圧制御回路は、上記第１４ＭＯＳトランジスタのゲート端子の電位を上記第１ＭＯＳトランジスタのゲート端子に供給可能な配線を含む。上記第２ゲート電圧制御回路は、上記第１７ＭＯＳトランジスタのゲート端子の電位を上記第２ＭＯＳトランジスタのゲート端子に供給可能な配線を含む。

〔９〕上記半導体集積回路装置は、ＩＣカード（Ｂ１）に搭載され、リーダ・ライタ装置（Ｔ４）から出力された信号の受信処理を可能とする。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

尚、実施の形態を説明するための全図において同一の部材には原則として同一の符号を付すことにより、その説明を省略する。

図２には、本発明にかかる半導体集積回路装置が適用された非接触ＩＣカードが示される。

非接触ＩＣカードＢ１は、樹脂モールドされたプリント配線基板Ｔ１によってカードの形態を成す。外部と入出力端子をＩＣカード表面に有しておらず、電源供給や信号のやり取りは電波を介して行われる。外部に配置されたリーダ・ライタ装置Ｔ４からの電磁波を受けるアンテナＬ０は、プリント配線基板Ｔ１の配線により形成される渦巻状のコイルＴ２によって構成される。半導体集積回路装置Ｂ２は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成されたＩＣチップＴ３として提供される。このＩＣチップＴ３はプリント配線基板Ｔ１に実装される。そしてこのＩＣチップＴ３には、アンテナＬ０であるコイルＴ２が接続される。

リーダ・ライタ装置Ｔ４からの電磁波を受けたアンテナＬ０は、アンテナ端子ＬＡ及びＬＢに高周波の交流信号を出力する。交流信号は、部分的に情報信号（データ）によって変調される。

図１には、上記非接触型ＩＣカードＢ１の基本構成が示される。

非接触型ＩＣカードＢ１は、Ｂ２は半導体集積回路装置、Ｌ０はＩＣカードＢ１に搭載されるアンテナ、Ｃ０は共振容量である。半導体集積回路装置Ｂ２は、電源回路Ｂ３、内部回路Ｂ４、及び、アンテナＬ０を接続するためのアンテナ端子ＬＡ及びＬＢを有している。また、図１では、Ｃ０はＩＣカードＢ１に搭載されているが、半導体集積回路装置Ｂ２に搭載しても良い。

図１において、電源回路Ｂ３は、整流回路、及び平滑容量から構成される。ここで整流回路は、ＩＣカードに備えられたアンテナＬ０が受信した交流信号を整流及び平滑し、内部回路Ｂ４の電源電圧として供給される高電位側の電源電圧ＶＤＤを得る。グランド端子ＧＮＤは低電位側電源レベルとされる。また、電源電圧ＶＤＤが所定の電圧レベルを越えないように制御するレギュレータ回路を設けることができる。

内部回路Ｂ４は、受信回路Ｂ５、送信回路Ｂ６、制御回路Ｂ７、メモリＢ８を含んで成る。受信回路Ｂ５は、ＩＣカードに備えられるアンテナＬ０によって受信された交流信号に重畳された情報信号を復調してディジタルの情報信号として制御回路Ｂ７に供給する。送信回路Ｂ６は、制御回路Ｂ７から出力されるディジタル信号の情報信号を受け、アンテナＬ０を介して受信された交流信号を同情報信号によって変調する。リーダ・ライタ装置Ｔ４は、アンテナＬ０からの電磁波の反射が上記変調によって変化するのを受けて、制御回路Ｂ７からの情報信号を受信する。

図３には、上記非接触型ＩＣカードＢ５に搭載される受信回路Ｂ５の基本的な回路構成が示される。

図３に示される受信回路Ｂ５は、整流回路Ｂ９、フィルタ回路Ｂ１０、容量Ｃ１、演算増幅回路Ａ１、帰還経路Ｂ１１、２値化回路Ｂ１２を含んで成る。アンテナ端子間に発生する信号が整流回路Ｂ９で整流及び平滑化され、フィルタ回路Ｂ１０によって不要な周波数成分が除去され、容量Ｃ１を介して演算増幅回路Ａ１の反転入力端子（−）に入力される。演算増幅回路Ａ１の非反転入力端子（＋）には、基準電圧Ｖ１が入力され、演算増幅回路Ａ１の出力端子と反転入力端子（−）の間には帰還経路Ｂ１１が接続される。

ここで、受信回路Ｂ５に専用の整流回路Ｂ９を設けているが、ＩＣカードに備えられる電源回路を構成する整流回路と共用しても良い。また、フィルタ回路Ｂ１０は、キャリアによる高周波成分を除去することを主な目的とするため、代表的にはローパスフィルタで構成されるが、バンドパスフィルタを用いても良い。このとき、データの周波数帯域を完全に除去しないように、フィルタ回路Ｂ１０の通過帯域周波数を設定する。

２値化回路Ｂ１２は、演算増幅回路Ａ１の出力信号Ｓ２と基準電圧を比較し、その大小関係に応じて論理値”０”または”１”を出力端子ＯＵＴから出力する。

帰還経路Ｂ１１は、ゲート電圧制御回路Ｂ１３が出力する制御信号Ｓ３によって制御されるＭＯＳトランジスタＭ１と、ゲート電圧制御回路Ｂ１４が出力する制御信号Ｓ４によって制御されるＭＯＳトランジスタＭ２とが並列接続される。ここで、ＭＯＳトランジスタＭ１はｐチャネル型とされ、ＭＯＳトランジスタＭ２はｎチャネル型とされる。ゲート電圧制御回路Ｂ１３は、演算増幅回路Ａ１の制御信号Ｓ２が演算増幅回路Ａ１の反転入力端子（−）に入力される入力信号Ｓ１に比べて所定の電圧以上高い場合にのみ、ＭＯＳトランジスタＭ１を介して演算増幅回路Ａ１の出力端子から反転入力端子（−）に電流を流すための制御信号Ｓ３を出力し、ゲート電圧制御回路Ｂ１４は、演算増幅回路Ａ１の出力信号Ｓ２が演算増幅回路Ａ１の反転入力端子（−）に入力される入力信号Ｓ１に比べて所定の電圧以上低い場合にのみ、ＭＯＳトランジスタＭ２を介して演算増幅回路Ａ１の反転入力端子（−）から出力端子に電流を流すための制御信号Ｓ４を出力するものであり、これらの動作により、ＭＯＳトランジスタＭ１及びＭ２は、順方向電圧が小さいダイオードのように振舞う。

図４には、図３に示される受信回路Ｂ５における主要部の動作波形が示される。図４において、（Ａ）はアンテナ端子間に発生するアンテナ端子間電圧、（Ｂ）は整流回路Ｂ９の出力信号、（Ｃ）はフィルタ回路Ｂ１０の出力信号、（Ｄ）は演算増幅回路Ａ１に入力される入力信号Ｓ１及び基準電圧Ｖ１と出力信号Ｓ２、更にゲート電圧制御回路Ｂ１３及びＢ１４が出力する制御信号Ｓ３及びＳ４をそれぞれ表している。ここでは、上述のゲート電圧制御回路Ｂ１３及びＢ１４の条件を満たす場合の例として、ゲート電圧制御回路Ｂ１３が電圧源により構成され、その出力信号である制御信号Ｓ３が基準電圧Ｖ１より低い電圧とされる。ゲート電圧制御回路Ｂ１４が電圧源により構成され、その出力信号である制御信号Ｓ４が基準電圧Ｖ１より高い電圧である場合の波形例を示す。但し、ゲート電圧制御回路Ｂ１３の出力電圧と基準電圧Ｖ１の差は、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１より小さく、ゲート電圧制御回路Ｂ１４の出力電圧と基準電圧Ｖ１の差は、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ２より小さく設定される。

リーダ・ライタ装置Ｔ４から出力される高周波信号振幅が小さくなる変化点Ｘにおいて、演算増幅回路Ａ１の入力インピーダンスは非常に大きく、無視できるため、負方向への変化は減衰されずに演算増幅回路Ａ１に入力される。そのため、入力信号Ｓ１が基準電圧Ｖ１を下回るにしたがって、演算増幅回路Ａ１の出力信号Ｓ２は反転する。演算増幅回路Ａ１の出力信号Ｓ２が制御信号Ｓ３よりＭＯＳトランジスタＭ１の閾値電圧ＶＴ１以上高い電圧になると、ＭＯＳトランジスタＭ１に電流が流れ負帰還がかかる。

また、制御信号Ｓ３は基準電圧Ｖ１よりも低い電圧に設定されているため、演算増幅回路Ａ１の出力端子と反転入力端子（−）の電位差には、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１を必要としない。それにより出力端子Ｓ２の上側振幅を小さく抑えることが可能になる。

逆に、リーダ・ライタ装置Ｔ４から出力される高周波信号振幅が大きくなる変化点Ｙにおいて、演算増幅回路Ａ１の入力インピーダンスは非常に大きく無視できるため、正方向への変化は減衰されずに演算増幅回路Ａ１に入力される。そのため、入力信号Ｓ１のが基準電圧Ｖ１を上回るにしたがって、演算増幅回路Ａ１の出力信号Ｓ２は反転する。演算増幅回路Ａ１の出力信号Ｓ２が制御信号Ｓ４よりＭＯＳトランジスタＭ２の閾値電圧ＶＴ２以上低い電圧になると、ＭＯＳトランジスタＭ２に電流が流れ負帰還がかかる。

上記の例によれば、以下の作用効果を得ることができる。

（１）制御信号Ｓ３は基準電圧Ｖ１よりも低い電圧に設定されているため、演算増幅回路Ａ１の出力端子と反転入力端子（−）の電位差には、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１を必要としない。それにより出力端子Ｓ２の上側振幅を小さく抑えることが可能になる。

（２）制御信号Ｓ４は基準電圧Ｖ１よりも高い電圧に設定されているため、演算増幅回路Ａ１の出力端子と反転入力端子（−）の電位差に、ＭＯＳトランジスタＭ２の閾値電圧ＶＴ２のレベルまで必要とすることなく、出力端子Ｓ２の下側振幅を小さく抑えることが可能になる。

（３）演算増幅回路Ａ１の出力信号Ｓ２の電圧振幅を小さく抑えることができ、演算増幅回路Ａ１の出力端子を駆動する素子が必要とする電圧ＶＤ１及びＶＤ２を考慮しても、十分に低い電源電圧での動作が可能になる。

図５には上記演算増幅回路Ａ１及びゲート電圧制御回路Ｂ１３の具体的な構成例が示される。

演算増幅回路Ａ１は、電流源Ｉ１と、それぞれ上記電流源Ｉ１に接続されたソース端子を有する２つのＭＯＳトランジスタＭ３及びＭ４とから差動入力回路が構成される。ＭＯＳトランジスタＭ３，Ｍ４はｎチャネル型とされる。ＭＯＳトランジスタＭ３のゲート端子Ｐ１が演算増幅回路Ａ１の反転入力端子（−）となり、ＭＯＳトランジスタＭ４のゲート端子Ｐ２が演算増幅回路Ａ１の非反転入力端子（＋）となる。ＭＯＳトランジスタＭ５及びＭ６によってカレントミラー回路が形成され、ＭＯＳトランジスタＭ７及びＭ８によってカレントミラー回路が形成され、ＭＯＳトランジスタＭ９及びＭ１０によってカレントミラー回路が形成される。このような演算増幅回路Ａ１によって、電流変化を電圧変化に変換及び増幅し、出力端子Ｐ３から出力信号Ｓ２を得る。ここで、ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９、Ｍ１０はｎチャネル型とされ、Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ１１はｐチャネル型とされる。

帰還経路Ｂ１１は、ゲート電圧制御回路Ｂ１３が出力する制御信号Ｓ３によって制御されるＭＯＳトランジスタＭ１と、ゲート電圧制御回路Ｂ１４が出力する制御信号Ｓ４によって制御されるＭＯＳトランジスタＭ２が並列接続されて成る。

ゲート電圧制御回路Ｂ１３は、電源電圧端子とグランド端子ＧＮＤの間に、ゲート端子とドレイン端子を接続したＭＯＳトランジスタＭ１１と電流源Ｉ２とが直列接続されて成る。その直列接続箇所に発生する電圧は制御信号Ｓ３として、ＭＯＳトランジスタＭ１のゲート端子に入力される。つまり、ＭＯＳトランジスタＭ１のゲート端子には、電源電圧ＶＤＤよりもＭＯＳトランジスタＭ１１のゲート・ソース端子間電圧だけ低い電圧が印加される。ここで、ＭＯＳトランジスタＭ１１のサイズ（ゲート幅、ゲート長）や電流源Ｉ２の電流値を調整すれば、ＭＯＳトランジスタＭ１がオンするために十分な電圧をゲート端子に入力することが可能になる。

以上の構成により、図４の変化点Ｘのように、演算増幅回路Ａ１の反転入力端子（−）に負方向への変化が入力されることで、演算増幅回路Ａ１の出力信号Ｓ２が反転し、ＭＯＳトランジスタＭ１を介して帰還がかかるとき、演算増幅回路Ａ１の反転入力端子（−）と出力端子の電位差に関わらず、ＭＯＳトランジスタＭ１のゲート・ソース端子間には十分な電圧を印加することが可能になり、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１が受信回路Ｂ５の最低動作電圧に与える影響はなくなる。

このとき、ＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ１１のゲート・ソース端子間電圧の差分で表される。したがって、ＭＯＳトランジスタＭ１及びＭ２の閾値電圧がＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１に与える影響は極めて小さくなるため、閾値電圧の誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の上側電圧振幅を可能な限り大きくすることが可能になる。

一方、ゲート電圧制御回路Ｂ１４は短絡配線のみで構成され、ＭＯＳトランジスタＭ２のゲート端子に演算増幅回路Ａ１の反転入力端子（−）を接続するものである。ここでは、ＭＯＳトランジスタＭ２のゲート端子と演算増幅回路Ａ１の反転入力端子（−）を接続したが、受信回路Ｂ５の動作により、演算増幅回路Ａ１の反転入力端子（−）と非反転入力端子（＋）の電位差は極めて小さくなるため、ＭＯＳトランジスタＭ２のゲート端子と演算増幅回路Ａ１の非反転入力端子（＋）を接続しても良い。

ここで、ゲート電圧制御回路Ｂ１４が短絡配線で構成される理由は、以下の通りである。演算増幅回路Ａ１の差動入力回路を構成するＭＯＳトランジスタＭ３及びＭ４はｎチャネル型であるため、ＭＯＳトランジスタＭ４のゲート端子Ｐ２に入力される基準電圧Ｖ１は、ＭＯＳトランジスタＭ４が動作するゲート・ソース端子間電圧と電流源Ｉ１の両端電圧の和より大きい電圧でなければならない。これは、ＭＯＳトランジスタＭ２によって反転入力端子（−）に帰還がかかる状態において、演算増幅回路Ａ１の反転入力端子（−）と出力端子の間には、ｎチャネル型ＭＯＳトランジスタＭ２のゲート・ソース端子間電圧より大きな電圧が発生することを示している。つまり、ＭＯＳトランジスタＭ２を、演算増幅回路Ａ１の差動入力回路を構成するＭＯＳトランジスタＭ３及びＭ４と同等のＮＭＯＳトランジスタで構成すれば、ＭＯＳトランジスタＭ２のゲート端子を演算増幅回路Ａ１の反転入力端子に接続するための短絡配線によってゲート電圧制御回路Ｂ１４を構成することが可能になり、基準電圧Ｖ１を最低限に抑えることで、低電圧動作を実現することができる。

以上の動作により、リーダ・ライタ装置Ｔ４が出力する振幅変化を増幅することが可能になる。また、帰還経路Ｂ１１が受信回路Ｂ５の最低動作電圧に与える影響を抑えることができるため、受信回路Ｂ５の低電圧動作化が可能になる。

図６には、上記受信回路Ｂ５における主要部の別の構成例が示される。

図６に示される受信回路Ｂ５が、図５に示されるのと大きく相違するのは、ゲート電圧制御回路Ｂ１３の構成にある。ゲート電圧制御回路Ｂ１３は、演算増幅回路Ａ２及びＭＯＳダイオードＭ１６によって構成される。演算増幅回路Ａ２は、ソース端子が電流源Ｉ３に共通接続された２つのＭＯＳトランジスタＭ１２及びＭ１３により差動入力回路が構成される。ＭＯＳトランジスタＭ１２のゲート端子Ｐ４には演算増幅回路Ａ１の非反転入力端子（＋）に入力される基準電圧Ｖ１が入力され、ＭＯＳトランジスタＭ１３のゲート端子Ｐ５には演算増幅回路Ａ１の出力信号Ｓ２が入力される。更に、差動入力回路を構成するＭＯＳトランジスタＭ１２及びＭ１３から出力される２つの電流信号の差分電流をＭＯＳトランジスタＭ１４及びＭ１５によって構成されるカレントミラー回路によって生成する。その差分電流をＭＯＳトランジスタＭ１６に流すことで電圧信号に変換し、制御信号Ｓ３を生成する。このとき、ＭＯＳトランジスタＭ１６に流れる最大電流は電流源Ｉ３によって決定されるため、ＭＯＳトランジスタＭ１６のサイズ（ゲート幅、ゲート長）や電流源Ｉ３の電流値を調整することで、ＭＯＳトランジスタＭ１がオンするために十分な電圧をゲート端子に入力することが可能であるし、電流源Ｉ３の電流値を小さくすることで、低消費電力化も可能である。ここで、ＭＯＳトランジスタＭ１２，Ｍ１３はｎチャネル型とされ、ＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６はｐチャネル型とされる。

尚、ＭＯＳトランジスタＭ１２のゲート端子Ｐ４には演算増幅回路Ａ１の非反転入力端子（＋）に入力される基準電圧Ｖ１を入力したが、特に限定されるものではなく、例えば、演算増幅回路Ａ１の反転入力端子（−）に接続しても良い。また、演算増幅回路Ａ３の回路構成においても限定されるものではない。

上記の構成によれば、演算増幅回路Ａ１の出力信号Ｓ２が基準電圧Ｖ１よりも小さい場合には、ＭＯＳトランジスタＭ１６に流れる電流が大きくなるため、ＭＯＳトランジスタＭ１６のゲート・ソース端子間電圧は大きくなり、制御信号Ｓ３によって制御されるＭＯＳトランジスタＭ１は電流を流し易い状態に遷移する。演算増幅回路Ａ１の出力信号Ｓ２が基準電圧Ｖ１よりも大きい場合には、ＭＯＳトランジスタＭ１６に流れる電流が極めて小さくなるため、ＭＯＳトランジスタＭ１６のゲート・ソース端子間電圧は極めて小さくなり、制御信号Ｓ３によって制御されるＭＯＳトランジスタＭ１は電流を流しにくい状態に遷移する。

また、図４の変化点Ｘのように、演算増幅回路Ａ１の反転入力端子（−）に負方向への変化が入力されることで、演算増幅回路Ａ１の出力信号Ｓ２が反転し、ＭＯＳトランジスタＭ１を介して帰還がかかるとき、演算増幅回路Ａ１の反転入力端子（−）と出力端子の電位差に関わらず、ＭＯＳトランジスタＭ１のゲート・ソース端子間には十分な電圧を印加することが可能になり、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１が受信回路Ｂ５の最低動作電圧に与える影響はなくなる。

さらに、図５に示される場合と同様に、ＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ１６のゲート・ソース端子間電圧の差分で表され、ＭＯＳトランジスタＭ１及びＭ１２の閾値電圧の絶対誤差がＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１に与える影響は極めて小さくなるため、閾値電圧誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の電圧振幅を大きくすることが可能になる。

一方、図４の変化点Ｙのように、演算増幅回路Ａ１の反転入力端子（−）に正方向への変化が入力されることで、演算増幅回路Ａ１の出力信号Ｓ２が反転し、ＭＯＳトランジスタＭ２を介して帰還がかかるとき、ＭＯＳトランジスタＭ１は制御信号Ｓ３によって電流を流しにくい状態に遷移させることができるため、演算増幅回路Ａ１の反転入力端子（−）が出力端子よりも高い電位にある場合に発生し得るＭＯＳトランジスタＭ１の漏れ電流を極めて小さく抑制することが可能になる。

以上の動作により、演算増幅回路Ａ１の出力信号Ｓ２の電圧振幅を小さく抑えることで受信回路Ｂ５の低電圧動作化が可能になると共に、ＭＯＳトランジスタＭ１を漏れ電流が極めて小さく、順方向電圧が小さいダイオードとして動作させることが可能になる。

図７には、上記受信回路Ｂ５における主要部の別の構成例が示される。

図７に示される受信回路Ｂ５が、図５に示されるのと大きく相違するのは、ゲート電圧制御回路Ｂ１３の構成にある。ゲート電圧制御回路Ｂ１３は、短絡配線によって構成され、ＭＯＳトランジスタＭ１のゲート端子に、演算増幅回路Ａ１を構成するＭＯＳトランジスタＭ７のゲート端子が接続されて成る。これにより、演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも小さい場合には、ＭＯＳトランジスタＭ４に流れる電流が大きくなるため、ＭＯＳトランジスタＭ７のゲート・ソース端子間電圧は大きくなり、ＭＯＳトランジスタＭ１は電流を流し易い状態に遷移する。演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも大きい場合には、ＭＯＳトランジスタＭ４に流れる電流が極めて小さくなるため、ＭＯＳトランジスタＭ７のゲート・ソース端子間電圧は小さくなり、ＭＯＳトランジスタＭ１は電流を流しにくい状態に遷移する。

以上の動作により、図４の変化点Ｘのように、演算増幅回路Ａ１の反転入力端子（−）に負方向への変化が入力されることで、演算増幅回路Ａ１の出力信号Ｓ２が反転し、ＭＯＳトランジスタＭ１を介して帰還がかかるとき、演算増幅回路Ａ１の反転入力端子（−）と出力端子の電位差に関わらず、ＭＯＳトランジスタＭ１のゲート・ソース端子間には十分な電圧を印加することが可能になり、ＭＯＳトランジスタＭ１の閾値電圧ＶＴ１が受信回路Ｂ５の最低動作電圧に与える影響はなくなる。

したがって、ゲート電圧制御回路Ｂ１３を短絡配線で構成し、ＭＯＳトランジスタＭ１のゲート端子をＭＯＳトランジスタＭ７のゲート端子に接続することで、図６に示される場合と同様の効果が得られる。また、図６に比べて回路規模を小さくすることができ、さらに、消費電流を低減することが可能になる。

図８には、上記受信回路Ｂ５における主要部の別の構成例が示される。

図８に示される受信回路Ｂ５が、図５に示されるのと大きく相違するのは、ゲート電圧制御回路Ｂ１４の構成にある。ゲート電圧制御回路Ｂ１４は、電源電圧端子とグランド端子ＧＮＤとの間に設けられ、ゲート端子とドレイン端子が接続されたＭＯＳトランジスタＭ１７と、電流源Ｉ４とが直列接続されて成る。ここで、ＭＯＳトランジスタＭ１７はｎチャネル型とされる。ＭＯＳトランジスタＭ１７と、電流源Ｉ４との直列接続箇所に発生する電圧が制御信号Ｓ４として、ＭＯＳトランジスタＭ２のゲート端子に入力される。つまり、ＭＯＳトランジスタＭ２のゲート端子には、グランド端子ＧＮＤよりもＭＯＳトランジスタＭ１７のゲート・ソース端子間電圧だけ高い電圧が印加される。ここで、ＭＯＳトランジスタＭ１７のサイズ（ゲート幅、ゲート長）や、電流源Ｉ４の電流値を調整することにより、ＭＯＳトランジスタＭ２がオンするために十分な電圧をゲート端子に入力することが可能になる。

このとき、図５と同様に、ＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ１２のゲート・ソース端子間電圧の差分で表される。したがって、ＭＯＳトランジスタＭ１及びＭ１１の閾値電圧がＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１に与える影響は極めて小さくなるため、閾値電圧の誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の上側電圧振幅を可能な限り大きくすることが可能になる。

一方、図４の変化点Ｙのように、演算増幅回路Ａ１の反転入力端子（−）に正方向への変化が入力されることで、演算増幅回路Ａ１の出力信号Ｓ２が反転し、ＭＯＳトランジスタＭ２を介して帰還がかかるとき、演算増幅回路Ａ１の反転入力端子（−）と出力端子の電位差に関わらず、ＭＯＳトランジスタＭ２のゲート・ソース端子間には十分な電圧を印加することが可能になる。

このとき、ＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２は、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ１７のゲート・ソース端子間電圧の差分で表される。したがって、ＭＯＳトランジスタＭ２及びＭ１７の閾値電圧がＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２に与える影響は極めて小さくなるため、閾値電圧の誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の下側電圧振幅を大きくすることが可能になる。

以上の動作により、リーダ・ライタ装置Ｔ４から出力される振幅変化を増幅することが可能になる。また、帰還経路Ｂ１１が受信回路Ｂ５の最低動作電圧に与える影響を抑えることができるため、受信回路Ｂ５の低電圧動作化が可能になる。更に、ＭＯＳトランジスタの閾値電圧の誤差に依らず、演算増幅回路Ａ１の出力端子に最大限に増幅された出力信号Ｓ２を得ることが可能になる。

図９には、上記受信回路Ｂ５における別の構成例が示される。

図９に示される受信回路Ｂ５が、図６に示されるのと大きく相違するのは、ゲート電圧制御回路Ｂ１４の構成にある。

ゲート電圧制御回路Ｂ１４は、演算増幅回路Ａ３及びＭＯＳダイオードＭ２５によって構成される。演算増幅回路Ａ３は、ソース端子が電流源Ｉ５に共通接続された２つのＭＯＳトランジスタＭ１７及びＭ１８により差動入力回路が構成され、ＭＯＳトランジスタＭ１７のゲート端子Ｐ６には演算増幅回路Ａ１の出力信号Ｓ２が入力され、ＭＯＳトランジスタＭ１８のゲート端子Ｐ７には演算増幅回路Ａ１の非反転入力端子（＋）に入力される基準電圧Ｖ１が入力される。差動入力回路を構成するＭＯＳトランジスタＭ１７及びＭ１８から出力される２つの電流信号の差分電流がカレントミラー回路によって生成される。ＭＯＳトランジスタＭ１９及びＭ２０によってカレントミラー回路が形成され、ＭＯＳトランジスタＭ２１及びＭ２２によってカレントミラー回路が形成され、ＭＯＳトランジスタＭ２３及びＭ２４によってカレントミラー回路が形成される。上記差分電流がＭＯＳトランジスタＭ２５に流されることで電圧信号に変換され、制御信号Ｓ４が生成される。ここで、ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２３，Ｍ２４，Ｍ２５は、ｎチャネル型とされ、ＭＯＳトランジスタＭ１９，Ｍ２０，Ｍ２１，Ｍ２２は、ｐチャネル型とされる。ＭＯＳトランジスタＭ２５に流れる最大電流は電流源Ｉ５によって決定されるため、ＭＯＳトランジスタＭ２５のサイズや電流源Ｉ５の電流値を調整することにより、ＭＯＳトランジスタＭ２がオンするために十分な電圧をゲート端子に入力することが可能である。また、電流源Ｉ５の電流値を小さくすることで、低消費電力化も可能である。

ここで、ＭＯＳトランジスタＭ１８のゲート端子Ｐ７には演算増幅回路Ａ１の非反転入力端子（＋）に入力される基準電圧Ｖ１を入力したが、特に限定されるものではなく、例えば、演算増幅回路Ａ１の反転入力端子（−）に接続しても良い。また、演算増幅回路Ａ３の回路構成においても限定されるものではない。

上記の構成により、演算増幅回路Ａ１の出力信号Ｓ２が基準電圧Ｖ１よりも大きい場合には、ＭＯＳトランジスタＭ２５に流れる電流が大きくなることで、ＭＯＳトランジスタＭ２５のゲート・ソース端子間電圧が大きくなるため、制御信号Ｓ４によって制御されるＭＯＳトランジスタＭ２は電流を流し易い状態に遷移し、演算増幅回路Ａ１の出力信号Ｓ２が基準電圧Ｖ１よりも小さい場合には、ＭＯＳトランジスタＭ２５に流れる電流が極めて小さくなることで、ＭＯＳトランジスタＭ２５のゲート・ソース端子間電圧が極小になるため、制御信号Ｓ４によって制御されるＭＯＳトランジスタＭ２は電流を流しにくい状態に遷移する。

また、図５に示される場合と同様に、ＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ１６のゲート・ソース端子間電圧の差分で表され、ＭＯＳトランジスタＭ１及びＭ１２の閾値電圧の絶対誤差がＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１に与える影響は極めて小さくなるため、閾値電圧誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の上側電圧振幅を大きくすることが可能になる。

更に、ＭＯＳトランジスタＭ２は制御信号Ｓ４によって電流を流しにくい状態に遷移するため、演算増幅回路Ａ１の反転入力端子（−）が出力端子よりも低い電位にある場合に発生し得るＭＯＳトランジスタＭ２の漏れ電流を極めて小さく抑制することが可能になる。

また、ＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２は、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ２５のゲート・ソース端子間電圧の差分で表され、したがって、ＭＯＳトランジスタＭ２及びＭ２５の閾値電圧の絶対誤差がＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２に与える影響は極めて小さくなるため、閾値電圧誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の電圧振幅を大きくすることが可能になる。

更に、ＭＯＳトランジスタＭ１は制御信号Ｓ３によって電流を流しにくい状態に遷移するめ、演算増幅回路Ａ１の反転入力端子（−）が出力端子よりも高い電位にある場合に発生し得るＭＯＳトランジスタＭ１の漏れ電流を極めて小さく抑制することが可能になる。

以上の動作により、帰還経路Ｂ１１が受信回路Ｂ５の最低動作電圧に与える影響を抑えることができるため、受信回路Ｂ５の低電圧動作化が可能になると共に、ＭＯＳトランジスタの閾値電圧の誤差に依らず、演算増幅回路Ａ１の出力端子に最大限に増幅された出力信号Ｓ２を得ることが可能になる。更に、ＭＯＳトランジスタＭ１及びＭ２を漏れ電流が極めて小さく、順方向電圧が小さいダイオードとして動作させることが可能になる。

図１０には、上記受信回路Ｂ５における主要部の別の構成例が示される。

図１０に示される受信回路Ｂ５が、図７に示されるのと大きく相違するのは、ゲート電圧制御回路Ｂ１４の構成にある。

ゲート電圧制御回路Ｂ１３は、図７に示されるのと同様に短絡配線によって構成され、ＭＯＳトランジスタＭ１のゲート端子に、演算増幅回路Ａ１を構成するＭＯＳトランジスタＭ７のゲート端子が接続される。これにより、演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも小さい場合には、ＭＯＳトランジスタＭ４に流れる電流が大きくなるため、ＭＯＳトランジスタＭ７のゲート・ソース端子間電圧は大きくなり、ＭＯＳトランジスタＭ１は電流を流し易い状態に遷移する。演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも大きい場合には、ＭＯＳトランジスタＭ４に流れる電流が極めて小さくなるため、ＭＯＳトランジスタＭ７のゲート・ソース端子間電圧は小さくなり、ＭＯＳトランジスタＭ１は電流を流しにくい状態に遷移する。

ゲート電圧制御回路Ｂ１４は短絡配線によって構成され、ＭＯＳトランジスタＭ２のゲート端子に、演算増幅回路Ａ１を構成するＭＯＳトランジスタＭ９のゲート端子が接続される。

これにより、演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも小さい場合には、ＭＯＳトランジスタＭ３に流れる電流が極めて小さくなることで、ＭＯＳトランジスタＭ９に流れる電流も小さくなる。その結果、ＭＯＳトランジスタＭ９のゲート・ソース端子間電圧は小さくなり、ＭＯＳトランジスタＭ２は電流を流しにくい状態に遷移する。また、演算増幅回路Ａ１の反転入力端子（−）が基準電圧Ｖ１よりも大きい場合には、ＭＯＳトランジスタＭ３に流れる電流が大きくなることで、ＭＯＳトランジスタＭ９に流れる電流も大きくなる。その結果、ＭＯＳトランジスタＭ９のゲート・ソース端子間電圧は大きくなり、ＭＯＳトランジスタＭ２は電流を流し易い状態に遷移する。

また、図５に示されるのと同様に、ＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ７のゲート・ソース端子間電圧の差分で表され、したがって、ＭＯＳトランジスタＭ１及びＭ７の閾値電圧の絶対誤差がＭＯＳトランジスタＭ８のドレイン・ソース間電圧ＶＤ１に与える影響は極めて小さくなるため、閾値電圧誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の上側電圧振幅を大きくすることが可能になる。

また、ＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２は、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ９のゲート・ソース端子間電圧の差分で表され、したがって、ＭＯＳトランジスタＭ２及びＭ９の閾値電圧の絶対誤差がＭＯＳトランジスタＭ１０のドレイン・ソース間電圧ＶＤ２に与える影響は極めて小さくなるため、閾値電圧誤差に影響されることなく、演算増幅回路Ａ１の出力信号Ｓ２の下側電圧振幅を大きくすることが可能になる。

以上のように、ゲート電圧制御回路Ｂ１３及びＢ１４を短絡配線で構成し、ＭＯＳトランジスタＭ１のゲート端子をＭＯＳトランジスタＭ７のゲート端子に接続し、ＭＯＳトランジスタＭ２のゲート端子をＭＯＳトランジスタＭ９のゲート端子に接続することで、帰還経路Ｂ１１が受信回路Ｂ５の最低動作電圧に与える影響を極めて小さくし、ＭＯＳトランジスタの閾値電圧誤差に依らず、演算増幅回路Ａ１の出力端子に最大限に増幅された出力信号Ｓ２を得ることが可能になると共に、回路規模を小さくすることができ、消費電流を低減することが可能になる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、演算増幅回路Ａ１は、その構成要素である差動入力回路をＮＭＯＳトランジスタで構成した例を示したが、ＰＭＯＳトランジスタ等によって構成することも可能である。また、図４の非接触型ＩＣカードにおいて、電源回路、受信回路、送信回路、制御回路、メモリを複数の半導体集積回路装置で構成するものであっても良い。また、非接触インターフェースと入出力のための端子を持つデュアルタイプＩＣカードに本発明を適用することができる。

この発明は、交流電圧を整流及び平滑して内部電圧を形成する半導体集積回路装置や非接触電子装置に広く適用することができる。

本発明にかかる半導体集積回路装置が適用された非接触ＩＣカードの構成例ブロック図である。上記非接触型ＩＣカードの斜視図である。上記非接触型ＩＣカードに搭載される受信回路の構成例回路図である。上記受信回路における主要部の動作波形図である。上記受信回路における主要部の具体的な構成例回路図である。上記受信回路における主要部の別の構成例回路図である。上記受信回路における主要部の別の構成例回路図である。上記受信回路における主要部の別の構成例回路図である。上記受信回路における主要部の別の構成例回路図である。上記受信回路における主要部の別の構成例回路図である。

符号の説明

Ａ１，Ａ２，Ａ３演算増幅回路
Ｂ１ＩＣカード
Ｂ２半導体集積回路装置
Ｂ３電源回路
Ｂ４内部回路
Ｂ５受信回路
Ｂ６送信回路
Ｂ７制御回路
Ｂ８メモリ
Ｃ１容量
Ｍ１〜Ｍ２５ＭＯＳトランジスタ
Ｉ１〜Ｉ４電流源
Ｔ２コイル
Ｔ３ＩＣチップ
Ｔ４リーダ・ライタ装置
Ｖ１基準電圧
ＶＤＤ電源電圧
ＶＴ１、ＶＴ２閾値電圧

Claims

反転入力端子、非反転入力端子、及び出力端子を有する第１演算増幅回路と、
入力された信号を上記第１演算増幅回路の反転入力端子に伝達可能な容量と、
上記第１演算増幅回路の出力端子と反転入力端子との間に設けられた帰還経路と、を含み、
上記第１演算増幅回路の非反転入力端子に基準電圧が供給される半導体集積回路装置であって、
上記帰還経路は、上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｎチャネル型の第１ＭＯＳトランジスタと、
上記第１演算増幅回路の出力端子と反転入力端子とに接続されたｐチャネル型の第２ＭＯＳトランジスタと、
上記第２ＭＯＳトランジスタのゲート電圧を上記基準電圧よりも低いレベルに設定するための第１ゲート電圧制御回路と、を含むことを特徴とする半導体集積回路装置。
上記第１ＭＯＳトランジスタのゲート電圧を上記基準電圧よりも高いレベルに設定するための第２ゲート電圧制御回路を含む請求項１記載の半導体集積回路装置。
上記第１ゲート電圧制御回路は、高電位側電源に結合されたｐチャネル型の第３ＭＯＳトランジスタと、
低電位側電源に結合された電流源とが直列接続され、上記第３ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成り、上記第３ＭＯＳトランジスタと上記電流源との直列接続箇所に生ずる電圧が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続され、
上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む請求項２記載の半導体集積回路装置。
上記第１ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第２演算増幅回路と、
高電位側電源と上記第２演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｐチャネル型の第４ＭＯＳトランジスタと、を含み、
上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第４ＭＯＳトランジスタに流されることで電圧信号に変換され、上記電圧信号が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続され、
上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む請求項２記載の半導体集積回路装置。
上記第１演算増幅回路は、ｎチャネル型の第５ＭＯＳトランジスタと、
上記第５ＭＯＳトランジスタに差動結合されたｎチャネル型の第６ＭＯＳトランジスタと、
上記第５ＭＯＳトランジスタの負荷とされるｐチャネル型の第７ＭＯＳトランジスタと、を含み、
上記第５ＭＯＳトランジスタのゲート端子には上記基準電圧が供給され、
上記第７ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第５トランジスタのドレイン端子に共通接続されて成り、
上記第１ゲート電圧制御回路は、上記第７トランジスタのゲート端子の電位を上記第１ＭＯＳトランジスタのゲート端子に供給可能な配線を含み、
上記第２ゲート電圧制御回路は、上記第２ＭＯＳトランジスタのゲート端子に、上記第１演算増幅回路の反転入力端子の電圧を供給可能な配線を含む請求項２記載の半導体集積回路装置。
上記第１ゲート電圧制御回路は、高電位側電源に結合されたｐチャネル型の第８ＭＯＳトランジスタと、低電位側電源に結合された第１電流源とが直列接続され、上記第８ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成り、上記第８ＭＯＳトランジスタと上記第１電流源との直列接続箇所に生ずる電圧が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続され、
上記第２ゲート電圧制御回路は、低電位側電源に結合されたｎチャネル型の第９ＭＯＳトランジスタと、
高電位側電源に結合された第２電流源とが直列接続され、上記第９ＭＯＳトランジスタのゲート端子とドレイン端子とが結合されて成り、上記第９ＭＯＳトランジスタと上記第２電流源との直列接続箇所に生ずる電圧が上記第２ＭＯＳトランジスタのゲート端子に供給可能に接続されて成る請求項２記載の半導体集積回路装置。
上記第１ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第３演算増幅回路と、
高電位側電源と上記第３演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｐチャネル型の第１０ＭＯＳトランジスタと、を含み、
上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第１０ＭＯＳトランジスタに流されることで第１電圧信号に変換され、この第１電圧信号が上記第１ＭＯＳトランジスタのゲート端子に供給可能に接続され、
上記第２ゲート電圧制御回路は、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分を得るための第４演算増幅回路と、
低電位側電源と上記第４演算増幅回路に結合され、上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が流されることでそれに応じた電圧信号を得るためのｎチャネル型の第１１ＭＯＳトランジスタと、を含み、
上記基準電圧と上記第１演算増幅回路の出力端子の電圧との差分に相当する電流が上記第１１ＭＯＳトランジスタに流されることで第２電圧信号に変換され、この第２電圧信号が上記第２ＭＯＳトランジスタのゲート端子に供給可能に接続されて成る請求項２記載の半導体集積回路装置。
上記第１演算増幅回路は、ｎチャネル型の第１２ＭＯＳトランジスタと、
上記第１２ＭＯＳトランジスタに差動結合されたｎチャネル型の第１３ＭＯＳトランジスタと、
上記第１３ＭＯＳトランジスタの負荷とされるｐチャネル型の第１４ＭＯＳトランジスタと、
上記第１２ＭＯＳトランジスタの負荷とされるｐチャネル型の第１５ＭＯＳトランジスタと、
上記第１５ＭＯＳトランジスタにミラー結合されたｐチャネル型の第１６ＭＯＳトランジスタと、
上記第１６ＭＯＳトランジスタに直列接続されたｎチャネル型の第１７ＭＯＳトランジスタと、を含み、
上記第１３ＭＯＳトランジスタのゲート端子には上記基準電圧が供給され、
上記第１５ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第１６トランジスタのゲート端子に共通接続され、
上記第１７ＭＯＳトランジスタのゲート端子とドレイン端子とが上記第１６トランジスタのドレイン端子に共通接続されて成り、
上記第１ゲート電圧制御回路は、上記第１４ＭＯＳトランジスタのゲート端子の電位を上記第１ＭＯＳトランジスタのゲート端子に供給可能な配線を含み、
上記第２ゲート電圧制御回路は、上記第１７ＭＯＳトランジスタのゲート端子の電位を上記第２ＭＯＳトランジスタのゲート端子に供給可能な配線を含む請求項２記載の半導体集積回路装置。
上記半導体集積回路装置は、ＩＣカードに搭載され、リーダ・ライタ装置から出力された信号の受信処理を可能とする請求項１記載の半導体集積回路装置。