JP5020507B2 - Magnetic memory device, magnetic memory device manufacturing, and magnetic memory device operating method - Google Patents
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- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
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Description
本発明は、半導体メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関し、より具体的には、セルの選択精度を高めた磁気メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関する。 The present invention relates to a semiconductor memory device, a method for manufacturing a semiconductor memory device, and a method for operating the semiconductor memory device. More specifically, the present invention relates to a magnetic memory device with improved cell selection accuracy, a semiconductor memory device manufacturing, and a semiconductor memory device operation. Regarding the method.
磁気メモリ素子は、ストレージノードとしてトンネリング膜と、トンネリング膜の上部及び下部にそれぞれ備えられた磁性膜で構成されるMTJ(Magnetic Tunneling Junction)セルを備える。磁気メモリ素子は、MTJセルの抵抗特性を利用して、ビットデータを記録する不揮発性メモリ素子である。 The magnetic memory element includes a tunneling film as a storage node and an MTJ (Magnetic Tunneling Junction) cell composed of a magnetic film provided above and below the tunneling film. The magnetic memory element is a non-volatile memory element that records bit data using the resistance characteristics of the MTJ cell.
MTJセルの抵抗は、上下の磁性膜同士の磁化方向が同じであるときに低く、磁化方向が逆であるときに高くなる。MTJセルの抵抗が低い場合に、磁気メモリ素子に所定のビットデータ、例えば、1が記録され、また、MTJセルの抵抗が高い場合に、磁気メモリ素子に所定のビットデータ、例えば、0が記録されたものとみなすことができる。 The resistance of the MTJ cell is low when the magnetization directions of the upper and lower magnetic films are the same, and is high when the magnetization directions are opposite. When the resistance of the MTJ cell is low, predetermined bit data, for example, 1 is recorded in the magnetic memory element, and when the resistance of the MTJ cell is high, predetermined bit data, for example, 0 is recorded in the magnetic memory element. Can be regarded as
また、磁気メモリ素子に記録されたビットデータの読み取りは、MTJセルの抵抗あるいは電流を測定し、この測定値を基準値と比較して行われる。
現在、このような動作特性を有する様々な磁気メモリ素子(以下、従来の磁気メモリ素子という)が紹介されている。
以下、図面を参照して従来の磁気メモリ素子について説明する。
図1は、従来のメモリ素子の断面図である。
The bit data recorded in the magnetic memory element is read by measuring the resistance or current of the MTJ cell and comparing this measured value with a reference value.
At present, various magnetic memory elements having such operating characteristics (hereinafter referred to as conventional magnetic memory elements) are introduced.
A conventional magnetic memory device will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view of a conventional memory device.
図1に示すように、半導体基板10上にゲート電極Gが存在する。ゲート電極Gと、ゲート電極Gに隣接した二つのフィールド酸化膜(図示せず)との間の半導体基板10に、それぞれソース領域S及びドレイン領域Dが形成されている。ゲート電極G、ソース領域S及びドレイン領域Dは、電界効果トランジスタ(以下、トランジスタ)を構成する。ゲート電極Gから垂直の方向に所定の距離を置いてディジットラインDLが設けられている。ディジットラインDLにより、磁気RAM(Magnetic Random Access Memory:MRAM)の書き込み動作に必要な磁場の一部が形成される。
As shown in FIG. 1, the gate electrode G exists on the
ディジットラインDL及びトランジスタは、層間絶縁層12で覆われている。層間絶縁層12にビアホールh1が存在し、ビアホールh1には、導電性プラグ14が充填されている。層間絶縁層12上には、導電性プラグ14の上面を覆い、ディジットラインDL上まで延伸する導電性パッド16が設けられている。この導電性パッド16の所定領域にMTJセル18が形成されている。通常、MTJセル18は、ディジットラインDLの真上に形成されている。さらに、層間絶縁層12上には、導電性パッド16及びMTJセル18を囲むように層間絶縁層20が設けられている。また、層間絶縁層20には、MTJセル18の上面が露出するようにビアホールh2が形成されている。さらに、層間絶縁層20上には、ビアホールh2をチャージするためのビットライン22が設けられている。
The digit line DL and the transistor are covered with an
図2は、図1に示す従来技術によるMRAMの書き込み及び読み取り動作における電流の流れを示す図面である。図2に示す点線A1は、書き込み動作の電流が流れる経を、一点鎖線A2は、読み取り動作の電流が流れる経路を示す。 FIG. 2 is a diagram illustrating a current flow in the write and read operations of the conventional MRAM shown in FIG. A dotted line A1 shown in FIG. 2 indicates a path through which a write operation current flows, and a dashed line A2 indicates a path through which a read operation current flows.
ここで、MTJセル18に書き込みを行うことを想定して説明をする。
まず、図2に示すように、MTJセル18に書き込むために選択されたビットラインBLを介して書き込み動作の電流が流れる。この場合、MTJセル18に書き込むために選択されたワードラインWLによって書き込みセルが選択される際に、ビットラインBLを流れる電流により発生する磁場が、選択されたMTJセル18だけでなく、電流が流れているビットラインBLに連結する、選択されていない他のMTJセル(図示せず)にも影響を与えるため、これらの選択されていないMTJセルに所望しないデータが記録される可能性がある。このため、従来技術のMRAMは、MTJセルの選択性が低いという課題がある。
Here, the description will be made on the assumption that writing to the
First, as shown in FIG. 2, a write operation current flows through the bit line BL selected for writing to the
本発明が解決しようとする技術的課題は、前記の問題点を改善するため、セルの選択精度が高く、駆動電圧を下げることが可能な磁気メモリ素子を提供することである。
また、本発明が解決しようとする他の技術的課題は、このような磁気メモリ素子の製造方法を提供することである。
The technical problem to be solved by the present invention is to provide a magnetic memory device capable of reducing the driving voltage with high cell selection accuracy in order to improve the above-mentioned problems.
Another technical problem to be solved by the present invention is to provide a method of manufacturing such a magnetic memory element.
さらに、本発明が達成しようとするさらに他の技術的課題は、このような磁気メモリ素子の動作方法を提供するところにある。 Still another technical problem to be achieved by the present invention is to provide a method of operating such a magnetic memory device.
上記の技術的課題を達成するために、本発明は、
基板と、基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成される第1トランジスタと、データが記録される第1磁気トンネル接合セルと、第1磁気トンネル接合セルの局所領域に、第1磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、第1磁気トンネル接合セルに連結された第1磁場の発生手段と、を備えることを特徴とする磁気メモリ素子を提供する。
In order to achieve the above technical problem, the present invention provides:
A substrate, a gate stack including a gate electrode, a first transistor including a source and a drain, a first magnetic tunnel junction cell in which data is recorded, and a local region of the first magnetic tunnel junction cell And a first magnetic field generating means connected to the first magnetic tunnel junction cell so as to generate a magnetic field that can reverse the magnetic polarization of the first magnetic tunnel junction cell. A magnetic memory element is provided.
さらに、基板に、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第1工程と、基板上に、トランジスタを覆う第1層間絶縁層を形成する第2工程と、第1層間絶縁層に、トランジスタのソースが露出されるビアホールを形成する第3工程と、ビアホールを導電性プラグで充填させる第4工程と、第1層間絶縁層上に、導電性プラグと接触する第1磁場の発生手段を形成する第5工程と、導電性プラグから離れた第1磁場の発生手段の所定領域上に磁気トンネル接合セルを形成する第6工程と、を含むことを特徴とする磁気メモリ素子の製造方法と提供する。 A first step of forming a gate stack including a gate electrode on the substrate, a transistor including a source and a drain; a second step of forming a first interlayer insulating layer covering the transistor on the substrate; A third step of forming a via hole in which the source of the transistor is exposed in the first interlayer insulating layer; a fourth step of filling the via hole with the conductive plug; and a second step in contact with the conductive plug on the first interlayer insulating layer. And a fifth step of forming a magnetic field generating means and a sixth step of forming a magnetic tunnel junction cell on a predetermined region of the first magnetic field generating means away from the conductive plug. A method and apparatus for manufacturing a memory device are provided.
さらに、基板にゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第1工程と、基板上に、トランジスタを覆う第1層間絶縁層を形成する第2工程と、第1層間絶縁層に、トランジスタのソースが露出されるビアホールを形成する第3工程と、ビアホールを導電性プラグで充填する第4工程と、第1層間絶縁層上に、導電性プラグの上面を覆う磁気トンネル接合セルを形成する第5工程と、第1層間絶縁層上に、磁気トンネル接合セルの側面を取り囲む第2層間絶縁層を形成する第6工程と、第2層間絶縁層上に、一端が磁気トンネル接合セルの上面と接触し、他端がビットラインに連結される第1磁場の発生手段を形成する第7工程と、を含むことを特徴とする磁気メモリ素子の製造方法を提供する。 A first step of forming a transistor including a gate stack including a gate electrode on the substrate, a source and a drain; a second step of forming a first interlayer insulating layer covering the transistor on the substrate; A third step of forming a via hole in which the source of the transistor is exposed in the interlayer insulating layer, a fourth step of filling the via hole with the conductive plug, and a magnetic layer covering the upper surface of the conductive plug on the first interlayer insulating layer A fifth step of forming a tunnel junction cell, a sixth step of forming a second interlayer insulating layer surrounding the side surface of the magnetic tunnel junction cell on the first interlayer insulating layer, and one end on the second interlayer insulating layer And a seventh step of forming a first magnetic field generating means in contact with the upper surface of the magnetic tunnel junction cell and having the other end connected to the bit line. That.
さらに、基板と、
基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタと、データが記録される磁気トンネル接合セルと、磁気トンネル接合セルの局所領域に磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、磁気トンネル接合セルに連結された第1磁場の発生手段と、を備える磁気メモリ素子の動作方法において、トランジスタをオン状態に維持する第1工程と、第1磁場の発生手段及び磁気トンネル接合セルを経る書き込み電流を印加する第2工程と、を含むことを特徴とする磁気メモリ素子の動作方法を提供する。
And a substrate,
A gate stack including a gate electrode, a transistor including a source and a drain, a magnetic tunnel junction cell in which data is recorded, and a magnetic polarization of the magnetic tunnel junction cell in a local region of the magnetic tunnel junction cell. And a first magnetic field generating unit coupled to the magnetic tunnel junction cell so as to generate a magnetic field that can be reversed. There is provided a method of operating a magnetic memory device, comprising: a step; and a second step of applying a write current through a first magnetic field generating means and a magnetic tunnel junction cell.
さらに、基板に備えられて、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタと、ビットラインと、トランジスタとビットラインとの間に備えられて、データが記録される磁気トンネル接合セルと、磁気トンネル接合セルの局所領域に磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、磁気トンネル接合セルに連結された第1磁場の発生手段と、を備える磁気メモリ素子の動作方法において、トランジスタをオン状態に維持する第1工程と、ビットラインとトランジスタとの間に、第1磁場の発生手段及び磁気トンネル接合セルを経て読み取り電流を流す第2工程と、を含み、読み取り電流は、磁気トンネル接合セルにデータの記録に必要な最小書き込み電流より小さくして流すことを特徴とする磁気メモリ素子の動作方法を提供する。 In addition, a gate stack including a gate electrode, a transistor composed of a source and a drain, a bit line, and a magnetic tunnel junction between the transistor and the bit line, on which data is recorded, are provided on the substrate. A first magnetic field generating means connected to the magnetic tunnel junction cell so as to generate a magnetic field in a local region of the magnetic tunnel junction cell and capable of reversing the magnetic polarization of the magnetic tunnel junction cell; In a method of operating a magnetic memory device comprising: a first step of maintaining the transistor in an on state; and a second step of passing a read current between the bit line and the transistor via the first magnetic field generating means and the magnetic tunnel junction cell. The read current is smaller than the minimum write current required for recording data in the magnetic tunnel junction cell. Provides a method of operating a magnetic memory device, characterized in that flow and fence.
本発明に係る磁気メモリ素子を利用することで、MTJセルの選択精度を高め、駆動電力を下げることが可能になる。 By using the magnetic memory element according to the present invention, it is possible to improve the selection accuracy of the MTJ cell and reduce the driving power.
本発明に係る磁気メモリ素子は、MTJセルのフリー磁性膜の磁気分極を制御するための手段であり、MTJセルの上部及及び/または下部に上部及び/または下部電極パッド層を備える。
書き込み動作では、選択されたMTJセルに連結するトランジスタがオン状態となり、電流が上部電極パッド層、MTJセル及び下部電極パッド層を経て流れ、この過程において上部電極パッド層及び下部電極パッド層の周りに発生する磁場によって、MTJセルのフリー磁性膜の磁気分極がスイッチングされることにより、ビットデータが記録される。
The magnetic memory device according to the present invention is means for controlling the magnetic polarization of the free magnetic film of the MTJ cell, and includes upper and / or lower electrode pad layers on the upper and / or lower portions of the MTJ cell.
In the write operation, a transistor connected to the selected MTJ cell is turned on, and a current flows through the upper electrode pad layer, the MTJ cell, and the lower electrode pad layer, and in this process, around the upper electrode pad layer and the lower electrode pad layer. The bit data is recorded by switching the magnetic polarization of the free magnetic film of the MTJ cell by the magnetic field generated in.
このように、本発明の磁気メモリ素子は、ビットラインで発生した磁場を利用するのではなく、MTJセルの上部及び下部にそれぞれ接触した上部電極パッド層及び下部電極パッド層で発生する磁場を利用してビットデータを記録するため、正確に選択されたMTJセルのみにビットデータを記録でき、また、誤って選択されていないMTJセルにビットデータが記録されることを防止できる。つまり、本発明に係る磁気メモリ素子は精度の高い選択性を有している。 As described above, the magnetic memory device of the present invention does not use the magnetic field generated in the bit line but uses the magnetic fields generated in the upper electrode pad layer and the lower electrode pad layer in contact with the upper and lower portions of the MTJ cell, respectively. Since bit data is recorded, bit data can be recorded only in the MTJ cell that is correctly selected, and bit data can be prevented from being recorded in an MTJ cell that is not selected by mistake. That is, the magnetic memory element according to the present invention has high selectivity.
また、上部電極パッド層と下部電極パッド層の厚さは、いずれも100nm以下と薄く、また、幅も100nm以下と狭い。したがって、上部電極パッド層及び下部電極パッド層の単位電流当り発生する磁場の強度を向上させる効果を奏する。これは、ビットデータの記録に使用する電流を低減することを意味し、結果的に、磁気メモリ素子の駆動電力を低減できることになる。 Further, the upper electrode pad layer and the lower electrode pad layer are both as thin as 100 nm or less, and the width is as narrow as 100 nm or less. Therefore, there is an effect of improving the strength of the magnetic field generated per unit current of the upper electrode pad layer and the lower electrode pad layer. This means that the current used for recording the bit data is reduced, and as a result, the driving power of the magnetic memory element can be reduced.
以下、実施形態に係る磁気メモリ素子とその製造及び動作方法について、添付の図面を参照しながら詳細に説明する。なお、説明に用いる図面に示す層や領域の厚さは、本発明の説明の便宜上誇張して示している。
まず、本実施形態に係る磁気メモリ素子(以下、本発明のメモリ素子)について説明する。
Hereinafter, a magnetic memory device according to an embodiment and a method for manufacturing and operating the same will be described in detail with reference to the accompanying drawings. Note that the thicknesses of layers and regions shown in the drawings used for description are exaggerated for convenience of description of the present invention.
First, the magnetic memory element according to the present embodiment (hereinafter, the memory element of the present invention) will be described.
図3及び図4は、本実施形態に係る磁気メモリ素子の主要特徴部の平面図である。図5は、本実施形態に係る磁気メモリ素子の主要特徴部を含んだ磁気メモリ素子の断面図である。
図3及び図4に記載の符号46及び52は、図5に示すMTJセル48の上下にそれぞれ設けられる1対の導電性電極パッド層である。
導電性電極パッド層46を、図5に示すように、ビアホールh1の導電性プラグ44の上端部C1とMTJセル48の間に設け、導電性プラグ44上端部C1及びMTJセル48の上側の接触面M1を連結する。
また、導電性電極パッド層52を、ビアホールh2の導電性プラグ44の下端部C2及びMTJセル48の間に設け、ビアホールh2の導電性プラグ44の下端部C2及びMTJセル48の下側の接触面M2を連結する。
さらに、図5に示すように、MTJセル48を、ビアホールh1及びビアホールh2の導電性プラグ44から所定の距離を置いて設ける。
以下、導電性電極パッド層46を下部電極パッド層46といい、導電性電極パッド層52を上部電極パッド層52という。
また、図3及び図4のHa、Eaは、MTJセル48の上側の接触面M1及び下側の接触面M2のハード(磁化困難)軸方向とイージ(磁化容易)軸方向をそれぞれ表す。MTJセル48の接触面M1及びM2の磁気分極は、イージ方向Eaに配列される場合には、磁場を除去した後もその配列状態が安定的に維持される。一方、ハード軸方向Haに配列される場合には、磁場を除去すると配列方向が元の状態に戻るか、イージ軸方向Eaに反転されるようになっている。
3 and 4 are plan views of main features of the magnetic memory element according to the present embodiment. FIG. 5 is a cross-sectional view of a magnetic memory element including main features of the magnetic memory element according to the present embodiment.
As shown in FIG. 5, the conductive
Further, the conductive
Further, as shown in FIG. 5, the
Hereinafter, the conductive
Further, Ha and Ea in FIGS. 3 and 4 represent the hard (hard magnetization) axis direction and the easy (magnetization easy) axis direction of the upper contact surface M1 and the lower contact surface M2 of the
電流I1は、下部電極パッド層46を介してビアホールh1の導電性プラグ44の上端部C1からMTJセル48の上側の接触面M1に流れるか、あるいは、上部電極パッド層52を介して導電性プラグ44の下端部C2からMTJセル48の下側の接触面M2に電流I1が流れる。この電流I1により上部電極パッド層52及び下部電極パッド層46の周りにMTJセル48の接触面M1及びM2の局所領域LA―図5に影響を与えるイージ軸方向Eaの磁場H1が発生する。このようにして発生する磁場H1により、MTJセル48の磁気分極はイージ軸方向Eaに配列される。なお、図3は、下部電極パッド層46の上面に備えられたMTJセル48の下側の接触面M1を示し、図4は、上部電極パッド層52の下面に備えられたMTJセル48の上側の接触面M2を示す。
The current I1 flows from the upper end C1 of the
図5に示す磁気メモリ素子は、基板40の所定領域上に、ゲート絶縁膜、ゲート電極を含むゲート積層体G1を順次に積層して構成されている。例えば、基板40は、半導体基板である。ゲート積層体G1の両側に存在する素子分離膜(図示せず)とゲート積層体G1との間の基板40にそれぞれソースS1及びドレインD1を形成する。ゲート積層体G1、ソースS1及びドレインD1によりトランジスタTを構成する。ゲート積層体G1の上側にディジットラインDLを設けており、磁場の発生手段の一つとして使用することができる。なお、ディジットラインDLは、ドレインD1の上に位置してもよく、選択的に備えることが可能であり、必要に応じて省略もできる。この場合のディジットラインDLは、
The magnetic memory element shown in FIG. 5 is configured by sequentially stacking a gate stacked body G1 including a gate insulating film and a gate electrode on a predetermined region of the
基板40上には、トランジスタT及びディジットラインDLを覆う第1層間絶縁層42を設ける。第1層間絶縁層42中には、ソースS1を露出させるようにビアホールh1を形成する。ビアホールh1には導電性プラグ44を充填する。第1層間絶縁層42の平坦な上面には、導電性プラグ44の露出面を覆うように下部電極パッド層46を備える。下部電極パッド層46は、第1磁場の発生手段として使用することができる。下部電極パッド層46の厚さと幅を、できる限り薄く、狭くすることが好ましい。例えば、下部電極パッド層46の厚さは1nm以上100nm以下、幅は1nm以上100nm以下であるのが好ましい。
A first
また、下部電極パッド層46から発生する磁場が、MTJセル48の正常な磁化反転に影響を与える一要素であることを考慮するならば、下部電極パッド層46の発生する磁場の強度は強い方が好ましく、したがって、下部電極パッド層46の幅を狭くすることが好ましい。
なお、下部電極パッド層46は、ディジットラインDL上まで延伸するように設ける。MTJセル48が下部電極パッド層46の所定領域上に、MTJセル48が接触するように形成されている。このとき、MTJセル48は、ディジットラインDLの真上に位置するように配置されていることが好ましい。第1層間絶縁層42上で下部電極パッド層46の露出する下部面を覆い、さらに、MTJセル48を取り囲み、MTJセル48の上面のみを露出させるように第2層間絶縁層50が形成されている。第2層間絶縁層50は、第1層間絶縁層42と同じ絶縁物質であってもよい。
Further, considering that the magnetic field generated from the lower
The lower
第2層間絶縁層50上には、MTJセル48の露出した上面を覆うように上部電極パッド層52を備える。上部電極パッド層52は、第2磁場の発生手段として使用する。上部電極パッド層52は、下部電極パッド層46と対向させるように、下部電極パッド層46の真上に備えることが好ましい。ここで、上部電極パッド層52と下部電極パッド層46は共に、MTJセル48のフリー磁性膜(free layer)の磁気分極状態を決定する。すなわち、フリー磁性膜の磁気分極方向をピンド膜(pinned layer)の固定された磁化方向に配列させるか、またはその逆方向に配列させる。
An upper
したがって、この条件を満たすために、上部電極パッド層52の幾何学形状は、下部パッド導電層46の形状と同じであることが好ましい。
さらに、第2層間絶縁層50上の上部電極パッド層52を覆うように第3層間絶縁層54を設ける。第3層間絶縁層54は、第1層間絶縁層42と同じ絶縁物質から構成してもよい。第3層間絶縁層54には、上部電極パッド層52の一部が露出するようにビアホールh2を形成する。ビアホールh2は、第1層間絶縁層42に形成したビアホールh1の真上に位置するように形成することが好ましい。
Therefore, in order to satisfy this condition, the geometric shape of the upper
Further, a third
第3層間絶縁層54上には、ビアホールh2を充填し、かつ、上部電極パッド層52と連結するようにビットラインBLを設ける。MTJセル48の選択精度を高めるために、ビットラインBLから発生する磁場がMTJセル48に及ぼす影響は、無視できる程度に最小化することが好ましい。このため、第3層間絶縁層54は、ビットラインBLと上部電極パッド層52との間隔tが、この条件を満足させる程度の厚さにすることが好ましく、したがって、間隔tは、例えば、約300nmが好ましい。
A bit line BL is provided on the third
図6は、上述の本実施形態に係るメモリ素子の動作と関連した電流の流れを示す図である。
図6に示す点線A3は、書き込み動作の電流の流れを表し、一点鎖線A4は、読み取り動作の電流の流れを表す。
FIG. 6 is a diagram showing a current flow related to the operation of the memory device according to the above-described embodiment.
A dotted line A3 illustrated in FIG. 6 represents a current flow in a writing operation, and a dashed-dotted line A4 represents a current flow in a reading operation.
図6に示すように、書き込み動作の電流A3は、ビットラインBL、上部電極パッド層52、MTJセル48、下部電極パッド層46及びトランジスタTを介して流れるか、または、その逆方向に流れることが分かる。書き込み動作の電流A3により、上部電極パッド層52及び下部電極パッド層46の周りに磁場が発生する。この発生した磁場の方向が、MTJセル48のフリー磁性膜の磁化方向と一致する場合、フリー磁性膜の磁化方向は変わらない。しかし、磁場の方向が、MTJセル48のフリー磁性膜の磁化方向と逆である場合、フリー磁性膜の磁化方向は、磁場の方向にスイッチングされる。
As shown in FIG. 6, the write operation current A3 flows through the bit line BL, the upper
このように、本発明の実施形態に係る磁気メモリ素子の書き込み動作では、MTJセル48に影響を与える磁場は、ビットラインBLによる磁場ではなく、MTJセル48の上面及び下面にそれぞれ接触した上部電極パッド層52及び下部電極パッド層46の周りに発生する磁場である。このとき、上部電極パッド層52及び下部電極パッド層46は、薄く、幅が狭いため、上部電極パッド層52及び下部電極パッド層46から発生した磁場は、上部電極パッド層52及び下部電極パッド層46が接触するMTJセル48に集中させることができる(図5参照)。
As described above, in the write operation of the magnetic memory element according to the embodiment of the present invention, the magnetic field that affects the
上述の書き込み動作では、MTJセル48に隣接する他のMTJセルは、連結するトランジスタTがオフ状態であるため電流が流れていない。また、これらの他のMTJセルとビットラインBLとの間は、MTJセル48とビットラインBLとの距離と同じだけ隔離されているため、本発明の実施形態に係るメモリ素子の書き込み動作では、MTJセル48以外に他のMTJセルが選択される可能性は無視してもよいほど低い。
In the above-described write operation, no current flows in the other MTJ cells adjacent to the
一方、MTJセル48のフリー磁性膜の磁気分極の配列は、上部電極パッド層52及び下部電極パッド層46から発生する磁場のイージ軸方向の磁場のみを使用しても決定できるが、イージ軸方向の磁場と、ディジットラインDLから発生するハード軸方向の磁場とを共に利用して、MTJセル48のフリー磁性膜の磁気分極の配列を制御することもできる。この場合のイージ軸方向の磁場強度は、ハード軸方向の磁場を用いない場合よりも弱くしてもよい。言い換えれば、ディジットラインDLを使用する場合は、上部電極パッド層52及び下部電極パッド層46に流す電流を、ディジットラインDLを使用しない場合よりも低くしてもよいことになる。
On the other hand, the arrangement of the magnetic polarization of the free magnetic film of the
次に、図6の一点鎖線A4に示すように、読み取り動作において電流の流れる経路は、図2に示す従来の磁気メモリ素子における電流経路と同じであることが分かる。 Next, as shown by a one-dot chain line A4 in FIG. 6, it can be seen that the current flow path in the read operation is the same as the current path in the conventional magnetic memory element shown in FIG.
図7は、図3に示す下部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
図7に示す磁気メモリ素子は、上部電極パッド層52及びMTJセル48を取り囲む第2層間絶縁層50を備えておらず、ビアホールh2がMTJセル48の上面を露出し、ビアホールh2に充填されるビットラインBLが直接MTJセル48の上面に接触している以外は、図5に示す下部電極パッドを備えた磁気メモリ素子と構成が同じである。
図7に示すように、第1層間絶縁層42上には、導電性プラグ44の露出面を覆うように下部電極パッド層46を設け、さらに、下部電極パッド層46上にはMTJセル48を設ける。下部電極パッド層46は、MTJセル48の局所領域LA1に集中して磁場を発生させる磁場の発生手段として備えたものである。MTJセル48は、導電性プラグ44から所定の距離を置いて配置する。さらに、第1層間絶縁層42上には、下部電極パッド層46の露出面と、MTJセル48全体を覆うように、第2層間絶縁層55を設ける。第2層間絶縁層55には、MTJセル48の上面が露出するようにビアホールh2を形成する。第2層間絶縁層55上には、ビアホールh2を介して露出したMTJセル48の上面と連結するようにビットラインBLを形成する。ビアホールh2を介して露出したMTJセル48の上面と連結するように第2層間絶縁層55上にビットラインBLを形成し、かつビアホールh2にビットラインBLが充填される。なお、第2層間絶縁層55上のビットラインBL下面とMTJセル48上面との間隔Dsは、図5の間隔tより長いことが好ましい。
FIG. 7 is a view showing a modification of the magnetic memory element including the lower electrode pad layer shown in FIG.
The magnetic memory element shown in FIG. 7 does not include the second
As shown in FIG. 7, a lower
図7に示す磁気メモリ素子は、下部電極パッド層46の下にはディジットラインDLが備えられているが、本実施形態に係る磁気メモリ素子はディジットラインDLは備えていなくてもよい。
The magnetic memory element shown in FIG. 7 includes the digit line DL under the lower
図8は、図4に示す上部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
図8に示す磁気メモリ素子は、ディジットラインDL、下部電極パッド層46及びMTJセル48を取り囲む第2層間絶縁層50を備えておらず、ビアホールh2に充填された導電性プラグ44がMTJセル48の下面に接しており、ビアホールh2がゲート積層体G1に対向する位置に設けられている以外は、図5に示す下部電極パッド層を備えた磁気メモリ素子と構成が同じである。なお、図5と同じ構成要素については、図5に記載された符号を用いて説明をする。
図8に示すように、ソースS1、ドレインD1及びゲート積層体G1から構成されるトランジスタTを覆うように第1層間絶縁層42を設け、この第1層間絶縁層42にはソースS1の一部を露出させるようにコンタクトホールh1を形成する。コンタクトホールh1を導電性プラグ44で充填し、さらに、第1層間絶縁層42上には、導電性プラグ44の露面を覆うようにMTJセル48を設ける。第1層間絶縁層42上には、MTJセル48の側面を取り囲むように第2層間絶縁層50を形成する。第2層間絶縁層50上には、MTJセル48の上面に連結するように上部電極パッド層52を設ける。上部電極パッド層52は、ゲート積層体G1の上まで延伸するように所定の長さをもって形成される。
FIG. 8 is a view showing a modification of the magnetic memory element including the upper electrode pad layer shown in FIG.
The magnetic memory element shown in FIG. 8 does not include the second
As shown in FIG. 8, a first
上部電極パッド層52は、MTJセル48の局所領域LA2に集中して磁場を発生させる磁場の発生手段として使用される。
The upper
第2層間絶縁層50上には、上部電極パッド層52を覆うように第3層間絶縁層54を設ける。第3層間絶縁層54には、MTJセル48に接することなく、上部電極パッド層52の一部を露出させるようにビアホールh2を形成する。第3層間絶縁層54上には、ビアホールh2を介して露出した上部電極パッド層52の露出面と接するようにビットラインBLを設ける。
A third
図9は、図3及び図4に示す上下部電極パッド層、2つのトランジスタ、及び2つのMTJセルを備えた本発明の実施形態に係わる磁気メモリ素子の変形例を示す図である。
図9に示す磁気メモリ素子は、中心から左側が、図5に示す磁気メモリ素子とディジットラインDLを備えず、ドレインD1の代わりに共通ドレインCDを備えている以外は同一の構成であり、中心から右側が中心から左側と対称である
FIG. 9 is a view showing a modified example of the magnetic memory device according to the embodiment of the present invention including the upper and lower electrode pad layers, the two transistors, and the two MTJ cells shown in FIGS.
The magnetic memory element shown in FIG. 9 has the same configuration on the left side from the center except that it does not include the magnetic memory element shown in FIG. 5 and the digit line DL, but includes a common drain CD instead of the drain D1. The right side is symmetric with the left side from the center
図9に示すように、基板400に第1トランジスタT1及び第2トランジスタT2を備える。第1トランジスタT1は、ソースS10、共通ドレインCD及び第1ゲート積層体G11から構成され、第2トランジスタT2は、ソースS20、共通ドレインCD及び第2ゲート積層体G22から構成される。第1ゲート積層体G11及び第2ゲート積層体G22の構成は同じであることが好ましい。基板40上には、第1トランジスタT1及び第2トランジスタT2を覆うように第1層間絶縁層42を設ける。第1層間絶縁層42には、第1トランジスタT1のソースS10の一部が露出されるように第1コンタクトホールh110と、第2トランジスタT2のソースS20の一部が露出されるように第2コンタクトホールh22とを設ける。第1コンタクトホールh11と第2コンタクトホールh22には、それぞれ第1導電性プラグ44aと第2導電性プラグ44bを充填する。第1導電性プラグ44aと第2導電性プラグ44bは、同じ導電性物質からなることが好ましい。
As shown in FIG. 9, the
第1層間絶縁層42上に第1磁場の発生手段として使用される第1下部電極パッド層46a及び第2下部電極パッド層46bを備える。第1下部電極パッド層46a及び第2下部電極パッド層46bは、それぞれ第1導電性プラグ44aと第2導電性プラグ44bとを連結する。また、第1下部電極パッド層46a及び第2下部電極パッド層46bは、それぞれ第1ゲート積層体G11及び第2ゲート積層体G22の上まで延伸するように所定の長さをもって設ける。このとき、第1下部電極パッド層46a及び第2下部電極パッド層46bを所定の間隔をもって配置する。第1下部電極パッド層46aの上には第1MTJセル48aを備え、第2下部電極パッド層46bの上には第2MTJセル48bを備える。このとき、第1MTJセル48a及び第2MTJセル48bを、それぞれ第1導電性プラグ44a及び第2導電性プラグ44bから所定の距離をもって配置する。
A first lower
第1層間絶縁層42上には、第1下部電極パッド層46a及び第2下部電極パッド層46bを覆い、かつ、第1MTJセル48a及び第2MTJセル48bの側面を取り囲むように第2層間絶縁層50を形成する。第2層間絶縁層50上には、第1MTJセル48a及び第2MTJセル48bを間に挟んで第1下部電極パッド層46a及び第2下部電極パッド層46bから離れた位置に、第1上部電極パッド層52a及び第2上部電極パッド層52bを設ける。第1上部電極パッド層52a及び第2上部電極パッド層52bは、第2磁場の発生手段として使用される。第1上部電極パッド層52a及び第2上部電極パッド層52bは、それぞれ第1下部電極パッド層46a及び第2下部電極パッド層46bに対応する位置に配置する。このとき、第1上部電極パッド層52aは、第1MTJセル48aの上面と接し、第2上部電極パッド層52bは、第2MTJセル48bの上面と接している。
On the first
また、第1上部電極パッド層52a及び第2上部電極パッド層52bを、それぞれ第1導電性プラグ44a及び第2導電性プラグ44bの上まで延伸するように所定の距離をもって設ける。第2層間絶縁層50の上には、第1上部電極パッド層52a及び第2上部電極パッド層52bを覆うように第3層間絶縁層54を形成する。第3層間絶縁層54には、第1MTJセル48aから離れた位置に第1上部電極パッド層52aの一部を露出させるようにビアホールh33を形成し、第2MTJセル48bから離れた位置に第2上部電極パッド層52bの一部を露出させるようにビアホールh44を形成する。第3層間絶縁層54上には、ビアホールh33、h44を介して露出した第1上部電極パッド層52a及び第2上部電極パッド層52bと連結するようにビットラインBL1を設ける。
In addition, the first upper
なお、図9に示す磁気メモリ素子は論理素子として使用することができる。
この場合、図9で、第1下部電極パッド層46a及び第2下部電極パッド層46bの下にそれぞれディジットラインを備えてもよい。
The magnetic memory element shown in FIG. 9 can be used as a logic element.
In this case, in FIG. 9, digit lines may be provided under the first lower
次に、上述の本実施形態に係わる磁気メモリ素子の特性について説明する。
図10は、ディジットラインを備えず、下部電極パッド層(幅:0.82μm)を備えた本実施形態に係わる磁気メモリ素子MTJセル(サイズ:0.3μm×0.4μm)にバイアス電圧を印加した場合のMTJセルの磁気抵抗の変化を示すグラフである。
Next, characteristics of the magnetic memory element according to the above-described embodiment will be described.
FIG. 10 shows that a bias voltage is applied to the magnetic memory element MTJ cell (size: 0.3 μm × 0.4 μm) according to the present embodiment having no digit line and having a lower electrode pad layer (width: 0.82 μm). It is a graph which shows the change of the magnetic resistance of the MTJ cell at the time of doing.
図10に示す第1グラフG1は、MTJセルのフリー磁性膜の磁気分極方向とピンド膜の磁気分極方向が同じときの磁気抵抗変化を示し、第2グラフG2は、フリー磁性膜の磁気分極方向とピンド膜の磁気分極方向が逆のときの磁気抵抗変化を示す。符号P1及びP2は、MTJセルの磁気分極が反転したポイントをそれぞれ示している。 The first graph G1 shown in FIG. 10 shows the magnetoresistance change when the magnetic polarization direction of the free magnetic film of the MTJ cell and the magnetic polarization direction of the pinned film are the same, and the second graph G2 shows the magnetic polarization direction of the free magnetic film. And magnetoresistance change when the magnetic polarization direction of the pinned film is opposite. Symbols P1 and P2 indicate points where the magnetic polarization of the MTJ cell is reversed.
図10に示すように、MTJセルの磁気分極は、バイアス電圧が約0.5Vのときに反転しており、このときの磁気抵抗は約600Ωであるため、反転に必要な電流は約0.8mAであり、非常に低いことが分かる。
図11は、下部電極パッド層のみを備え、図7に示す磁気メモリ素子の下部電極パッド層が所定の幅を有し、下部電極パッド層46の厚さを変化させた場合に、この厚さの変化に応じて変化する下部電極パッド層46の周りに発生する磁場強度を示すグラフである。
As shown in FIG. 10, the magnetic polarization of the MTJ cell is reversed when the bias voltage is about 0.5 V, and the magnetic resistance at this time is about 600Ω, so that the current required for inversion is about 0.00. 8 mA, which is very low.
11 includes only the lower electrode pad layer, the lower electrode pad layer of the magnetic memory element shown in FIG. 7 has a predetermined width, and this thickness is changed when the thickness of the lower
図11に示す第1グラフGR1ないし第5グラフGR5は、それぞれ幅が50nm、100nm、200nm、400nm及び1000nmの下部電極パッド層における単位電流あたりの磁場強度の変化を表したグラフである。図11に示すように、下部電極パッド層の幅が狭く、厚さが薄いほど、下部電極パッド層46の周りに発生する単位電流あたりの磁場の強度が強くなることが分かる。このような現象は、特に、下部電極パッド層の幅が100nm以下の場合に特に顕著である。
A first graph GR1 to a fifth graph GR5 shown in FIG. 11 are graphs showing changes in magnetic field intensity per unit current in the lower electrode pad layers having widths of 50 nm, 100 nm, 200 nm, 400 nm, and 1000 nm, respectively. As shown in FIG. 11, it can be seen that the strength of the magnetic field per unit current generated around the lower
図11の結果から、図7に示す本実施形態に係わる磁気メモリ素子では、下部電極パッド層の幅と厚さを薄くすることにより、単位電流あたりの最大磁場強度を向上させることが可能であることが分かる。したがって、下部電極パッド層で発生する局所的な磁場だけを用いてMTJセルの磁気分極を反転させることが十分に可能である。また、下部電極パッド層の単位電流あたりの最大磁場強度が向上することで、駆動電力を低減することが可能である。上記の結果は、本実施形態に係わる磁気メモリ素子の他の変形例にも同じく適用することができる。 From the result of FIG. 11, in the magnetic memory element according to this embodiment shown in FIG. 7, the maximum magnetic field strength per unit current can be improved by reducing the width and thickness of the lower electrode pad layer. I understand that. Therefore, it is sufficiently possible to reverse the magnetic polarization of the MTJ cell using only the local magnetic field generated in the lower electrode pad layer. In addition, the drive power can be reduced by improving the maximum magnetic field strength per unit current of the lower electrode pad layer. The above results can also be applied to other modifications of the magnetic memory element according to the present embodiment.
図12は、図11と同じ結果を表す別のグラフであり、下部電極パッド層が所定の厚さを有している場合に、下部電極パッド層4の幅の変化に応じて変化する下部電極パッド層に発生する単位電流当りの最大磁場強度を示すグラフである。 FIG. 12 is another graph showing the same result as FIG. 11. When the lower electrode pad layer has a predetermined thickness, the lower electrode changes according to the change in the width of the lower electrode pad layer 4. It is a graph which shows the maximum magnetic field intensity per unit current which generate | occur | produces in a pad layer.
図12で、第1グラフG1aないし第5グラフG5aは、それぞれ厚さが50nm、100nm、200nm、400nm及び1000nmの下部電極パッド層における単位電流あたりの磁場強度の変化を表したグラフである。
図12に示すように、下部電極パッド層が所定の厚さを有する場合、下部電極パッド層の幅を狭くすることにより、下部電極パッド層の周りに発生する最大磁場の強度を向上させることができる。
In FIG. 12, a first graph G1a to a fifth graph G5a are graphs showing changes in magnetic field strength per unit current in the lower electrode pad layers having thicknesses of 50 nm, 100 nm, 200 nm, 400 nm, and 1000 nm, respectively.
As shown in FIG. 12, when the lower electrode pad layer has a predetermined thickness, the strength of the maximum magnetic field generated around the lower electrode pad layer can be improved by narrowing the width of the lower electrode pad layer. it can.
図13ないし図16は、ディジットラインと下部電極パッド層とを共に備える本実施形態の磁気メモリ素子のMTJセルにバイアス電圧を印加する場合に、そのバイアス電圧に応じて変化する磁気抵抗を示すグラフである。
図13ないし図16の各図に示す複数のグラフは、複数のMTJセルを測定した際のMTJセルごとの磁気抵抗を示しており、このために、MTJセルごとに磁気抵抗の変化が少しずつ異なっている。
図13ないし図16に示すMTJセルの磁気抵抗の測定には、0.3μm×0.8μmのサイズを有するMTJセルを使用し、下部電極パッド層の幅は約1.12μmとした。
FIG. 13 to FIG. 16 are graphs showing magnetic resistances that change in accordance with the bias voltage when a bias voltage is applied to the MTJ cell of the magnetic memory device of this embodiment having both digit lines and a lower electrode pad layer. It is.
The plurality of graphs shown in FIGS. 13 to 16 show the magnetoresistance for each MTJ cell when measuring a plurality of MTJ cells. For this reason, the change in magnetoresistance for each MTJ cell is little. Is different.
For measuring the magnetoresistance of the MTJ cell shown in FIGS. 13 to 16, an MTJ cell having a size of 0.3 μm × 0.8 μm was used, and the width of the lower electrode pad layer was about 1.12 μm.
図13は、ディジットラインに電流が流れないときの磁気抵抗変化を示すグラフである。
図14は、ディジットラインに約5.2mAの電流を流したときの磁気抵抗の変化を示すグラフである。
また、図15及び図16は、それぞれディジットラインに約7.5mA及び10mAの電流を流したときの磁気抵抗の変化を示すグラフである。
図15及び図16に示すように、ディジットラインに流れる電流が増加するほど、MTJセルの磁気分極の反転に必要となる電圧は低くなることが分かる。
FIG. 13 is a graph showing changes in magnetoresistance when no current flows through the digit line.
FIG. 14 is a graph showing changes in magnetoresistance when a current of about 5.2 mA is passed through the digit line.
FIGS. 15 and 16 are graphs showing changes in magnetoresistance when currents of about 7.5 mA and 10 mA are passed through the digit lines, respectively.
As shown in FIGS. 15 and 16, it can be seen that the voltage required for reversing the magnetic polarization of the MTJ cell decreases as the current flowing through the digit line increases.
以下、図17ないし図23を参照しつつ、本実施形態に係わる磁気メモリ素子の製造方法について説明する。なお、図17ないし図23の説明では、図5と同じ機能の部位については図5と同じ符号を用いる。
まず図5を参照しつつ、基板40を活性領域とフィールド領域とに区分した後、フィールド領域に所定形状の素子分離膜(図示せず)を形成する。基板40は、半導体基板、例えば、p型シリコン基板あるいはn型シリコン基板であってもよい。活性領域の所定領域上にゲート積層体G1を形成する。ゲート積層体G1は、基板40の全面にゲート絶縁膜、ゲート電極用導電層及びゲート保護膜を順次に積層し、ゲート保護膜上に、ゲート積層体G1を形成する領域を限定するためのマスク(図示せず)を形成した後、順次に積層した物質層を逆順にエッチングすることで形成する。エッチングの後、マスクを除去する。このときゲート積層体G1は側面にスペーサ(図示せず)を備えている。
Hereinafter, a method for manufacturing the magnetic memory element according to the present embodiment will be described with reference to FIGS. In the description of FIGS. 17 to 23, parts having the same functions as those in FIG.
First, referring to FIG. 5, after the
このようにゲート積層体G1を形成した後、イオンドーピング工程を経て、ゲート積層体G1の両側にソースS1及びドレインD1を形成する。このようにして、基板40に電界効果トランジスタTを形成する。
After forming the gate stack G1 in this way, a source S1 and a drain D1 are formed on both sides of the gate stack G1 through an ion doping process. In this way, the field effect transistor T is formed on the
なお、図9に示す磁気メモリ素子を形成するには、基板40に電界効果トランジスタのドレインD1を共通に使用する電界効果トランジスタをさらに形成するとよい。
次いで、基板40上にトランジスタTを覆う第1絶縁層42aを形成し、その上面を平坦にする。次いで、第1絶縁層42aの所定領域にディジットラインDLを形成する。ディジットラインDLは、通常、ゲート積層体G1の真上に形成するが、点線DL’で示すように、ドレインD1の上側に形成してもよい。
In order to form the magnetic memory element shown in FIG. 9, it is preferable to further form a field effect transistor using the drain D1 of the field effect transistor in common on the
Next, a first insulating
次いで、図18に示すように、第1絶縁層42a上に、ディジットラインDLを覆うように第2絶縁層42bを形成し、その上面を平坦にする。第2絶縁層42b上に、ソースS1の上側に形成した第2絶縁層42bの所定領域を露出させるように感光膜パターンPR1を形成する。感光膜パターンPR1をエッチングマスクとして、第2絶縁層42bの露出部分をエッチングする。
Next, as shown in FIG. 18, a second insulating
図19に示すように、エッチングは、ソースS1が露出するまで実施する。エッチングにより、図19に示すように、第1絶縁層42a及び第2絶縁層42bからなる第1層間絶縁層42にソースS1の一部が露出したビアホールh1が形成される。次に、感光膜パターンPR1を除去する。ビアホールh1の形成後、ビアホールh1に導電性プラグ44を充填する。なお、導電性プラグ44の形成前後でオーミックコンタクト工程を実施してもよい。
As shown in FIG. 19, the etching is performed until the source S1 is exposed. As shown in FIG. 19, a via hole h <b> 1 in which a part of the source S <b> 1 is exposed is formed in the first
次いで、図20に示すように、第2絶縁層42b上に下部電極パッド層46を形成する。下部電極パッド層46は、導電性プラグ44の露出面の全体に接触するように形成し、また、ディジットラインDLの上まで延伸するように形成する。下部電極パッド層46は、まず、第2絶縁層42b上に下部電極用の物質層を形成し、次に、写真及びエッチング工程により下部電極用の物質層を下部電極パッド層46の形状にパターニングして形成する。このとき、下部電極用の物質層はなるべく薄く形成することが好ましい。
Next, as shown in FIG. 20, a lower
例えば、下部電極パッド層の厚さは、1nm以上100nm以下であるのが好ましい。また、下部電極用の物質層をパターニングする工程において、下部電極パッド層46の幅をなるべく狭く、例えば、100nm以下に形成する。このように、下部電極パッド層46の厚さと幅を出来る限り狭く形成することにより、下部電極パッド層46に電流を印加したとき、下部電極パッド層46から発生する磁場を、下部電極パッド層46上に形成するMTJセル48に効果的に集中させることができる。
For example, the thickness of the lower electrode pad layer is preferably 1 nm or more and 100 nm or less. In the step of patterning the material layer for the lower electrode, the width of the lower
下部電極パッド層46の形成後、下部電極パッド層46の所定領域上にピンニング膜、ピンド膜、トンネリング膜、フリー磁性膜などを備えるMTJセル48を形成する。MTJセル48の形成方法については、公知の技術であるため、詳細な説明を省略する。MTJセル48は、導電性プラグ44から所定の距離を置いて、下部電極パッド層46の端部に形成してもよい。
After the formation of the lower
この場合、下部電極パッド層46は、ディジットラインDLの真上に位置するように形成することが好ましい。したがって、ディジットラインDLが、図17に点線DLで示すように、ドレインD1の上側に形成された場合、下部電極パッド層46もこのようなディジットラインDL上に拡張されるように形成し、MTJセル48もディジットラインDLの上側にくるように形成してよい。また、ディジットラインDLは、下部電極パッド層46と後述の上部電極パッド層52とに連結するビットラインBLを流れる電流の方向と直交する方向に電流が流れるように配置されている。
In this case, the lower
次に、図21に示すように、第1層間絶縁層42上に、下部電極パッド層46及びMTJセル48を覆うように第2層間絶縁層50を形成する。第2層間絶縁層50は、第1層間絶縁層42と同じ物質を用いて形成してもよい。第2層間絶縁層50の形成後、その上面をMTJセル48が露出するまで研磨する。次に、第2層間絶縁層50の上に、MTJセル48の露出面の全体と接するように上部電極パッド層52を形成する。上部電極パッド層52は、下部電極パッド層46と同じ機能を担う。したがって、上部電極パッド層52は、下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じであることが好ましい。さらに、下部電極パッド層46の真上に平行に形成することが好ましい。また、上部電極パッド層52の厚さ及び幅は1nm以上100nm以下が好ましい。なお、上部電極パッド層52は、下部電極パッド層46と同じ方法により形成してもよい。
Next, as shown in FIG. 21, a second
次に、図22に示すように、第2層間絶縁層50の上に、上部電極パッド層52全体を覆うように第3層間絶縁層54を形成する。このとき、第3層間絶縁層54は、上部電極パッド層52の上面と第3層間絶縁層54の上面との間隔tは、後のエッチング工程後に約300nmとなるように厚さを調整する。このときの間隔tは、後続のエッチング工程で形成されるビットラインから発生する磁場がMTJセル48に及ぼす影響を考慮して変更することが可能である。間隔tを介してビットラインから発生する磁場が、MTJセル48のフリー磁性膜の磁気分極の配列に影響を与えるならば、例えば、間隔tを300nmより大きくし、逆に、影響を与えない場合は、300nmより小さくすることができる。
次に、第3層間絶縁層54上に、第3層間絶縁層54の所定領域を露出させるように感光膜パターンPR2を形成する。
Next, as shown in FIG. 22, a third
Next, a photosensitive film pattern PR2 is formed on the third
感光膜パターンPR2は、電極パッド層52の上面の一部を露出させるように、導電性プラグ44を形成するためのものである。したがって、感光膜パターンPR2は、上部電極パッド層52の露出させる部分を覆っている第3層間絶縁層54の一部をくり抜くようにエッチングし、上部電極パッド層52の露出部分を露出させるように形成する。この感光膜パターンPR2をエッチングマスクとして、第3層間絶縁層54のくり抜き部分をエッチングする。エッチングは、上部電極パッド層52が露出するまで行われる。
The photosensitive film pattern PR2 is for forming the
エッチング工程を終え、感光膜パターンPR2を除去すると、図23に示すように、第3層間絶縁層54に上部電極パッド層52の所定領域が露出されたビアホールh2が形成されるが、これが導電性プラグ44に対応する。ビアホールh2の形成後、ビアホールh2を満たしつつ、第3層間絶縁層54上に、上部電極パッド層52の露出部分と連結するようにビットラインBLを形成する。
When the etching process is completed and the photoresist pattern PR2 is removed, as shown in FIG. 23, a via hole h2 in which a predetermined region of the upper
なお、図7、図8に示す磁気メモリ素子は、上部電極パッド層52及び下部電極パッド層46のうち、何れか1つのみを備えるのに特徴がある。したがって、図7及び図8に示す磁気メモリ素子の製造方法は、上部電極パッド層52及び下部電極パッド層46を何れも備える図5の磁気メモリ素子の製造方法で、上部電極パッド層52または下部電極パッド層46を形成する過程を省略したものと同じである。これにより、図7及び図8に示す磁気メモリ素子の製造方法についての説明は省略する。
The magnetic memory elements shown in FIGS. 7 and 8 are characterized in that only one of the upper
また、図9に示す磁気メモリ素子の構成を考慮する時、図9の磁気メモリ素子の製造方法も、図5の磁気メモリ素子についての製造方法とあまり異ならないため、図9の磁気メモリ素子の製造方法についての詳細な説明は省略する。 Further, when considering the configuration of the magnetic memory element shown in FIG. 9, the manufacturing method of the magnetic memory element of FIG. 9 is not so different from the manufacturing method of the magnetic memory element of FIG. A detailed description of the manufacturing method is omitted.
以下、図24を参照しつつ、上記の通りに形成された本発明の実施形態に係わるメモリ素子の動作方法を説明する。 Hereinafter, an operation method of the memory device according to the embodiment of the present invention formed as described above will be described with reference to FIG.
<書き込み>
以下、本発明の実施形態に係わるメモリ素子の書き込み動作について説明する。
図24に示すトランジスタTはオン状態が維持されており、この状態でビットラインBLとトランジスタTとの間に所定の書き込み電圧Vw(図示せず)を印加する。書き込み電圧Vwにより、ビットラインBL、上部電極パッド層52、MTJセル48、下部電極パッド層46、導電性プラグ44及びトランジスタTを経て書き込み電流Iwが流れる。書き込み電流Iwの流れる方向は、図24に示す方向とは逆の方向であってもよい。また、ディジットラインDLの電流は、下部電極パッド層46及び上部電極パッド層52を流れる書き込み電流Iwの方向と直交する方向に流れる。
書き込み電流Iwにより、上部電極パッド層52及び下部電極パッド層46の周りに磁場H1、H2が発生する。
<Write>
Hereinafter, a write operation of the memory device according to the embodiment of the present invention will be described.
The transistor T shown in FIG. 24 is kept on, and a predetermined write voltage Vw (not shown) is applied between the bit line BL and the transistor T in this state. A write current Iw flows through the bit line BL, the upper
Magnetic fields H1 and H2 are generated around the upper
このときの磁場H1、H2の方向は同じであり、この磁場H1、H2によりMTJセル48のフリー磁性膜の磁気分極は、磁場H1、H2の方向と同じに配列される。この場合、フリー磁性膜の磁気分極が、MTJセル48のピンド膜(図示せず)の磁気分極の方向と同じに配列されると、メモリ素子に所定のビットデータ、例えば、1が記録される。
The directions of the magnetic fields H1 and H2 at this time are the same, and the magnetic polarization of the free magnetic film of the
また、上記の配列過程において、フリー磁性膜の磁気分極がMTJセル48のピンドマークの磁気分極方向とは逆に配列された場合は、メモリ素子に所定のビットデータ、例えば、0が記録される。このとき、ビットラインBLには読み取り電流Iwも流れるため、ビットラインBLの周りにも磁場(図示せず)が発生するが、ビットラインBLの厚さと、ビットラインBLとMTJセル48との間隔が十分にあるならば、ビットラインBL周辺に発生した磁場がMTJセル48へ及ぼす影響は無視できる程度である。
In the above arrangement process, when the magnetic polarization of the free magnetic film is arranged opposite to the magnetic polarization direction of the pinned mark of the
書き込み過程において、MTJセル48のフリー磁性膜の磁気分極方向を逆方向に変更するには、ビットラインBLとトランジスタTとの間に流れる書き込み電流Iwの流れる方向を逆にすればよい。また、書き込み過程において、ディジットラインDLを併用すれば、書き込み電圧Vwを下げることもできる。
In order to change the magnetic polarization direction of the free magnetic film of the
<読み取り>
以下、本発明の実施形態に係わるメモリ素子の読み取り動作について説明する。
書き込み過程と同じく、トランジスタTをオン状態に維持し、上部電極パッド層52と下部電極パッド層46との間に所定の読み取り電圧Vrを印加する。読み取り動作中に、MTJセル48に記録してあるビットデータが変わったり消失されたりすることを防止するために、つまり、読み取り電圧Vrで流れる電流によってフリー磁性膜の磁気分極方向が変わることを防止するために、読み取り電圧Vrは、書き込み動作において上部電極パッド層52と下部電極パッド層46との間に印加される書き込み電圧Vwよりも低いことが好ましい。
<Read>
Hereinafter, a read operation of the memory device according to the embodiment of the present invention will be described.
Similar to the writing process, the transistor T is maintained in an ON state, and a predetermined read voltage Vr is applied between the upper
読み取り電圧Vrを印加した後、トランジスタTのドレインD1に連結するセンシング手段(図示せず)を利用して、MTJセル48を通過した電流を測定する。この測定した電流は、基準セルで測定した電流と比較することで、MTJセル48に記録されたビットデータを読み取る。例えば、測定の電流が基準セルで測定した電流より大きい場合は、MTJセル48にビットデータ1が記録されていると読み取り、測定の電流が基準セルで測定した電流より小さい場合は、MTJセル48にビットデータ0が記録されていると読み取る。
After applying the read voltage Vr, the current passing through the
上記の説明において多数の事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、好ましい実施形態を例示するものとして解釈されるべきである。当業者ならば本発明の実施形態から、例えば、ディジットラインの構成を変更したり、あるいは、上部電極パッド層52と下部電極パッド層46とを複数層で構成したり、また、これらの材質を様々に具体化したりすることは容易であろう。さらに、ビットラインBLと上部電極パッド層52との間でビットラインBLから発生する磁場を遮断する効果をより向上させるために遮蔽手段を備えることも可能であろう。したがって、本発明の範囲は、上述の実施形態によって決まるのではなく、特許請求の範囲に記載された技術的思想により決まるものである。
Although numerous items have been specifically described in the above description, they should not be construed as limiting the scope of the invention but as exemplifying preferred embodiments. Those skilled in the art will be able to change the configuration of the digit line, or configure the upper
本発明は、不揮発性メモリ素子を使用した各種電子製品に実装可能である。例えば、コンピュータ、各種携帯用の電子製品(携帯電話機、ノート型コンピュータ、デジタルカメラ、ゲーム機、動画プレーヤー、カムコーダ、PDA、GPS及びMP3関連製品など)、デジタル家電製品(テレビ、洗濯機、冷蔵庫、清掃機など)に使用することが可能である。 The present invention can be mounted on various electronic products using nonvolatile memory elements. For example, computers, various portable electronic products (cell phones, notebook computers, digital cameras, game machines, video players, camcorders, PDAs, GPS and MP3 related products), digital home appliances (TVs, washing machines, refrigerators, It can be used for cleaning machines.
40 基板
42 第1層間絶縁層
44 導電性プラグ
46 下部電極パッド層
48 MTJセル
50 第2層間絶縁層
52 上部電極パッド層
54 第3層間絶縁層
G1 ゲート積層体
S1 ソース
D1 ドレイン
DL ディジットライン
BL ビットライン
h1 ビアホール
h2 ビアホール
40
Claims (31)
前記基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成される第1トランジスタと、
データが記録される第1磁気トンネル接合セルと、
前記第1磁気トンネル接合セルの局所領域に、前記第1磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、前記第1磁気トンネル接合セルに連結された第1磁場の発生手段と、を備え、
第1磁場の発生手段は、一端が前記第1磁気トンネル接合セル上面に接触し、他端がビットラインに連結された上部電極パッド層と、一端が前記第1磁気トンネル接合セルの下面に接触し、他端が前記第1トランジスタに連結された下部電極パッド層と、を備える
ことを特徴とする磁気メモリ素子。 A substrate,
A first transistor comprising a gate stack including a gate electrode, a source and a drain, provided on the substrate;
A first magnetic tunnel junction cell in which data is recorded;
The first magnetic tunnel junction cell coupled to the first magnetic tunnel junction cell is configured to generate a magnetic field in a local region of the first magnetic tunnel junction cell to an extent that can reverse the magnetic polarization of the first magnetic tunnel junction cell. for example Started 1 and the magnetic field generating means, the,
The first magnetic field generating means has one end in contact with the upper surface of the first magnetic tunnel junction cell, the other end in contact with the upper electrode pad layer connected to the bit line, and one end in contact with the lower surface of the first magnetic tunnel junction cell. And a lower electrode pad layer having the other end connected to the first transistor .
ことを特徴とする請求項1に記載の磁気メモリ素子。The magnetic memory element according to claim 1.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The magnetic memory element according to claim 1 , wherein a thickness of the lower electrode pad layer is 1 nm or more and 100 nm or less.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The magnetic memory element according to claim 1 , wherein a thickness of the upper electrode pad layer is 1 nm or more and 100 nm or less.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The magnetic memory element according to claim 1 , wherein a width of the lower electrode pad layer is 1 nm or more and 100 nm or less.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The magnetic memory element according to claim 1 , wherein a width of the upper electrode pad layer is 1 nm or more and 100 nm or less.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The bit line to the first magnetic tunnel junction cell upper surface are connected, said bit line a lower surface, the magnetic memory device according to claim 1, characterized in that at least 300nm apart from the first magnetic tunnel junction cells.
ことを特徴とする請求項1に記載の磁気メモリ素子。 The magnetic memory element according to claim 1 , wherein the upper electrode pad layer and the lower surface of the bit line are separated by at least 300 nm.
基板に、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第1工程と、
前記基板上に、前記トランジスタを覆う第1層間絶縁層を形成する第2工程と、
前記第1層間絶縁層に、前記トランジスタの前記ソースが露出されるビアホールを形成する第3工程と、
前記ビアホールを導電性プラグで充填させる第4工程と、
前記第1層間絶縁層上に、前記導電性プラグと接触する第1磁場の発生手段を形成する第5工程と、
前記導電性プラグから離れた前記第1磁場の発生手段の所定領域上に磁気トンネル接合セルを形成する第6工程と、を含む
ことを特徴とする磁気メモリ素子の製造方法。 A method of manufacturing a magnetic memory device according to claim 1, comprising:
Forming a transistor including a gate stack including a gate electrode, a source and a drain on a substrate;
A second step of forming a first interlayer insulating layer covering the transistor on the substrate;
Forming a via hole exposing the source of the transistor in the first interlayer insulating layer;
A fourth step of filling the via hole with a conductive plug;
A fifth step of forming a first magnetic field generating means in contact with the conductive plug on the first interlayer insulating layer;
And a sixth step of forming a magnetic tunnel junction cell on a predetermined region of the means for generating the first magnetic field away from the conductive plug. A method for manufacturing a magnetic memory element, comprising:
ことを特徴とする請求項9に記載の磁気メモリ素子の製造方法。 10. The method of manufacturing a magnetic memory element according to claim 9 , wherein the means for generating the first magnetic field is a lower electrode pad layer that connects the conductive plug and the magnetic tunnel junction cell.
ことを特徴とする請求項10に記載の磁気メモリ素子の製造方法。 11. The method of manufacturing a magnetic memory element according to claim 10 , wherein a width and a thickness of the lower electrode pad layer are 1 nm or more and 100 nm or less.
前記基板上に、前記トランジスタを覆う第1絶縁層を形成する工程と、
前記第1絶縁層上に、前記第1磁場の発生手段と直行する第2磁場の発生手段を形成する工程と、
第1絶縁層上に、前記第2磁場の発生手段を覆う第2絶縁層を形成する工程と、
をさらに含む
ことを特徴とする請求項9に記載の磁気メモリ素子の製造方法。 The second step of forming the first interlayer insulating layer includes:
Forming a first insulating layer covering the transistor on the substrate;
Forming a second magnetic field generating means orthogonal to the first magnetic field generating means on the first insulating layer;
Forming a second insulating layer covering the second magnetic field generating means on the first insulating layer;
The method of manufacturing a magnetic memory element according to claim 9 , further comprising:
ことを特徴とする請求項12に記載の磁気メモリ素子の製造方法。 The method of manufacturing a magnetic memory element according to claim 12 , wherein the second magnetic field generating means is a conductive wiring that generates a magnetic field in a hard axis direction of the first magnetic tunnel junction cell.
前記第2層間絶縁層に、前記磁気トンネル接合セル上面が露出されるビアホールを形成する第8工程と、
前記第2層間絶縁層上に、前記ビアホールを充填するビットラインを形成する第9工程と、をさらに含む
ことを特徴とする請求項9に記載の磁気メモリ素子の製造方法。 A seventh step of forming a second interlayer insulating layer covering the first magnetic field generating unit and the magnetic tunnel junction cell on the first interlayer insulating layer;
An eighth step of forming, in the second interlayer insulating layer, a via hole in which an upper surface of the magnetic tunnel junction cell is exposed;
The method for manufacturing a magnetic memory element according to claim 9 , further comprising: a ninth step of forming a bit line filling the via hole on the second interlayer insulating layer.
ことを特徴とする請求項14に記載の磁気メモリ素子の製造方法。 The method of manufacturing a magnetic memory element according to claim 14 , wherein the bit line is formed such that the magnetic tunnel junction cell and the lower surface of the bit line are separated by at least 300 nm.
前記第2層間絶縁層を前記磁気トンネル接合セル上面が露出されるまで平坦化する第8工程と、
前記第2層間絶縁層上に、前記磁気トンネル接合セルの露出された上面及び一端が接触する第2磁場の発生手段を形成する第9工程と、
前記第2層間絶縁層上に、前記第2磁場の発生手段を覆う第3層間絶縁層を形成する第10工程と、
前記第3層間絶縁層に、前記第2磁場の発生手段の他端が露出されるビアホールを形成する第11工程と、
前記第3層間絶縁層上に、前記第2磁場の発生手段が露出されるビアホールを充填するビットラインを形成する第12工程と、をさらに含む
ことを特徴とする請求項9に記載の磁気メモリ素子の製造方法。 A seventh step of forming a second interlayer insulating layer covering the first magnetic field generating unit and covering the magnetic tunnel junction cell on the first interlayer insulating layer;
An eighth step of planarizing the second interlayer insulating layer until an upper surface of the magnetic tunnel junction cell is exposed;
A ninth step of forming, on the second interlayer insulating layer, a second magnetic field generating means in which the exposed upper surface and one end of the magnetic tunnel junction cell are in contact with each other;
A tenth step of forming a third interlayer insulating layer covering the second magnetic field generating means on the second interlayer insulating layer;
An eleventh step of forming a via hole in the third interlayer insulating layer in which the other end of the second magnetic field generating means is exposed;
The magnetic memory according to claim 9 , further comprising: a twelfth step of forming a bit line on the third interlayer insulating layer that fills a via hole in which the means for generating the second magnetic field is exposed. Device manufacturing method.
ことを特徴とする請求項16に記載の磁気メモリ素子の製造方法。 The method of manufacturing a magnetic memory element according to claim 16 , wherein the first magnetic field generating means is formed in parallel directly above the second magnetic field generating means.
ことを特徴とする請求項16に記載の磁気メモリ素子の製造方法。 17. The method of manufacturing a magnetic memory element according to claim 16 , wherein the second magnetic field generating means is formed to be 300 nm away from the lower surface of the bit line.
ことを特徴とする請求項16に記載の磁気メモリ素子の製造方法。 The method of manufacturing a magnetic memory element according to claim 16 , wherein the second magnetic field generating means is an upper electrode pad layer that connects the bit line and the upper surface of the magnetic tunnel junction cell.
ことを特徴とする請求項19に記載の磁気メモリ素子の製造方法。 The method of manufacturing a magnetic memory element according to claim 19 , wherein the upper electrode pad layer is formed to have a width and a thickness of 1 nm to 100 nm.
基板にゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第1工程と、
前記基板上に、前記トランジスタを覆う第1層間絶縁層を形成する第2工程と、
前記第1層間絶縁層に、前記トランジスタの前記ソースが露出されるビアホールを形成する第3工程と、
前記ビアホールを導電性プラグで充填する第4工程と、
前記第1層間絶縁層上に、前記導電性プラグ上面を覆う磁気トンネル接合セルを形成する第5工程と、
前記第1層間絶縁層上に、前記磁気トンネル接合セルの側面を取り囲む第2層間絶縁層を形成する第6工程と、
前記第2層間絶縁層上に、一端が前記磁気トンネル接合セル上面と接触し、他端がビットラインに連結される第1磁場の発生手段を形成する第7工程と、を含む
ことを特徴とする磁気メモリ素子の製造方法。 A method of manufacturing a magnetic memory device according to claim 1, comprising:
A first step of forming a transistor including a gate stack including a gate electrode on a substrate, a source and a drain;
A second step of forming a first interlayer insulating layer covering the transistor on the substrate;
Forming a via hole exposing the source of the transistor in the first interlayer insulating layer;
A fourth step of filling the via hole with a conductive plug;
A fifth step of forming a magnetic tunnel junction cell covering the upper surface of the conductive plug on the first interlayer insulating layer;
Forming a second interlayer insulating layer surrounding a side surface of the magnetic tunnel junction cell on the first interlayer insulating layer;
Forming a first magnetic field generating means having one end contacting the top surface of the magnetic tunnel junction cell and the other end connected to the bit line on the second interlayer insulating layer. A method for manufacturing a magnetic memory element.
上部電極パッド層である
ことを特徴とする請求項21に記載の磁気メモリ素子の製造方法。 The means for generating the first magnetic field comprises:
The method of manufacturing a magnetic memory element according to claim 21 , wherein the method is an upper electrode pad layer.
ことを特徴とする請求項22に記載の磁気メモリ素子の製造方法。 23. The method of manufacturing a magnetic memory element according to claim 22 , wherein a thickness and a width of the upper electrode pad layer are 1 nm or more and 100 nm or less.
前記トランジスタをオン状態に維持する第1ステップと、
前記第1磁場の発生手段及び前記磁気トンネル接合セルを経る書き込み電流を印加する第2工程と、を含む
ことを特徴とする磁気メモリ素子の動作方法。 A substrate, a transistor formed on the substrate, a magnetic tunnel junction cell in which data is recorded, and a magnetic field capable of reversing the magnetic polarization of the magnetic tunnel junction cell in a local region of the magnetic tunnel junction cell 2. The method of operating a magnetic memory device according to claim 1 , further comprising: a first magnetic field generating unit coupled to the magnetic tunnel junction cell so as to generate
A first step of maintaining the transistor in an on state;
And a second step of applying a write current passing through the first magnetic field generating means and the magnetic tunnel junction cell.
ことを特徴とする請求項24に記載の磁気メモリ素子の動作方法。 Wherein under the first magnetic field generating means, a method of operating a magnetic memory device according to claim 24, characterized in that Ru further comprising a generating means of the second magnetic field.
ことを特徴とする請求項25に記載の磁気メモリ素子の動作方法。 26. The method of operating a magnetic memory element according to claim 25 , wherein in the second step, a current is passed through the second magnetic field generating means in a direction orthogonal to the write current.
一端が、前記トランジスタに連結され、他端上に前記磁気トンネル接合セルが形成された下部電極パッド層、及び一端が、前記磁気トンネル接合セルの上面に接触し、他端が、ビットラインに連結された上部電極パッド層のうち、少なくとも何れか一つである
ことを特徴とする請求項24に記載の磁気メモリ素子の動作方法。 The means for generating the first magnetic field comprises:
One end is connected to the transistor, the lower electrode pad layer having the magnetic tunnel junction cell formed on the other end, and one end is in contact with the upper surface of the magnetic tunnel junction cell, and the other end is connected to the bit line. The method according to claim 24 , wherein the upper electrode pad layer is at least one of the upper electrode pad layers.
前記トランジスタをオン状態に維持する第1ステップと、
前記ビットラインと前記トランジスタとの間に、前記第1磁場の発生手段及び前記磁気トンネル接合セルを経る読み取り電流を流す第2ステップと、を含み、
前記読み取り電流は、前記磁気トンネル接合セルにデータの記録に必要な最小の書き込み電流より小さく流す
ことを特徴とする磁気メモリ素子の動作方法。 A substrate, a transistor formed on the substrate, a magnetic tunnel junction cell provided between the transistor and a bit line, in which data is recorded, and the magnetic tunnel junction cell in a local region of the magnetic tunnel junction cell 2. The method of operating a magnetic memory device according to claim 1 , further comprising: a first magnetic field generating unit coupled to the magnetic tunnel junction cell so as to generate a magnetic field capable of reversing the magnetic polarization of the first magnetic field. In
A first step of maintaining the transistor in an on state;
A second step of passing a read current through the first magnetic field generating means and the magnetic tunnel junction cell between the bit line and the transistor,
The method for operating a magnetic memory element, wherein the read current is made to flow smaller than a minimum write current necessary for data recording in the magnetic tunnel junction cell.
ことを特徴とする請求項28に記載の磁気メモリ素子の動作方法。 29. The method of operating a magnetic memory element according to claim 28 , further comprising a second magnetic field generating means below the first magnetic field generating means.
ことを特徴とする請求項29に記載の磁気メモリ素子の動作方法。 30. The method of operating a magnetic memory element according to claim 29 , wherein, in the second step, a current is passed through the second magnetic field generating means in a direction orthogonal to the write current.
ことを特徴とする請求項28に記載の磁気メモリ素子の動作方法。 A lower electrode pad layer in which one end is connected to the transistor and the magnetic tunnel junction cell is formed on the other end, or an upper end in which one end contacts the upper surface of the magnetic tunnel junction cell and the other end is connected to the bit line 29. The method of operating a magnetic memory element according to claim 28 , wherein the magnetic memory element is an electrode pad layer.
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US8455965B2 (en) * | 2009-11-30 | 2013-06-04 | Qualcomm Incorporated | Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions |
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KR101886382B1 (en) * | 2011-12-14 | 2018-08-09 | 삼성전자주식회사 | Data storage devices and methods of manufacturing the same |
US8895323B2 (en) * | 2011-12-19 | 2014-11-25 | Lam Research Corporation | Method of forming a magnetoresistive random-access memory device |
US9595661B2 (en) * | 2013-07-18 | 2017-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetoresistive random access memory structure and method of forming the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
US6081445A (en) | 1998-07-27 | 2000-06-27 | Motorola, Inc. | Method to write/read MRAM arrays |
US6385083B1 (en) * | 2001-08-01 | 2002-05-07 | Hewlett-Packard Company | MRAM device including offset conductors |
JP4780878B2 (en) * | 2001-08-02 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | Thin film magnetic memory device |
JP4798895B2 (en) * | 2001-08-21 | 2011-10-19 | キヤノン株式会社 | Ferromagnetic memory and its heat-assisted drive method |
US6430084B1 (en) | 2001-08-27 | 2002-08-06 | Motorola, Inc. | Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer |
KR100446616B1 (en) | 2001-10-18 | 2004-09-04 | 삼성전자주식회사 | Single transistor type magnetic random access memory device and operating and manufacturing method thereof |
JP4386158B2 (en) * | 2001-10-24 | 2009-12-16 | 日本電気株式会社 | MRAM and MRAM writing method |
KR100450794B1 (en) | 2001-12-13 | 2004-10-01 | 삼성전자주식회사 | Magnetic random access memory and operating method thereof |
KR100505104B1 (en) | 2002-04-30 | 2005-07-29 | 삼성전자주식회사 | Magnetic random access memory cells, structures thereof and operation methods thereof |
JP2004103212A (en) * | 2002-07-15 | 2004-04-02 | Toshiba Corp | Magnetic random access memory |
KR100515053B1 (en) | 2002-10-02 | 2005-09-14 | 삼성전자주식회사 | Magnetic memory device implementing read operation tolerant of bitline clamp voltage(VREF) |
JP3863484B2 (en) * | 2002-11-22 | 2006-12-27 | 株式会社東芝 | Magnetoresistive element and magnetic memory |
US6667899B1 (en) | 2003-03-27 | 2003-12-23 | Motorola, Inc. | Magnetic memory and method of bi-directional write current programming |
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