JP5010169B2 - memory - Google Patents
memory Download PDFInfo
- Publication number
- JP5010169B2 JP5010169B2 JP2006108386A JP2006108386A JP5010169B2 JP 5010169 B2 JP5010169 B2 JP 5010169B2 JP 2006108386 A JP2006108386 A JP 2006108386A JP 2006108386 A JP2006108386 A JP 2006108386A JP 5010169 B2 JP5010169 B2 JP 5010169B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- layer
- region
- insulating film
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。 The present invention relates to a memory, and more particularly to a memory such as a mask ROM.
従来、メモリの一例として、マスクＲＯＭが知られている。 Conventionally, a mask ROM is known as an example of a memory.
図９は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図１０は、図９に示した従来のコンタクト方式によるマスクＲＯＭの５００−５００線に沿った断面図である。図９及び図１０を参照して、従来のコンタクト方式によるマスクＲＯＭでは、基板２０１の上面に不純物が拡散された不純物領域２０２が所定の間隔を隔てて複数形成されている。また、隣接する２つの不純物領域２０２間に対応する基板２０１の上面上には、絶縁膜２０３を介してゲート電極として機能するワード線２０４が形成されている。このワード線２０４と、ゲート絶縁膜２０３と、対応する２つの不純物領域２０２とによって１つのトランジスタ２０５が形成されている。また、基板２０１の上面およびワード線２０４を覆うように１層目の層間絶縁膜２０６が形成されている。この１層目の層間絶縁膜２０６には、各不純物領域２０２に対応するようにコンタクトホール２０７が形成されるとともに、そのコンタクトホール２０７内には、各不純物領域２０２に接続するように、１層目のプラグ２０８が埋め込まれている。 FIG. 9 is a plan layout diagram showing the configuration of a conventional mask ROM using a contact method. FIG. 10 is a cross-sectional view taken along the line 500-500 of the conventional mask ROM shown in FIG. Referring to FIGS. 9 and 10, in a conventional contact type mask ROM, a plurality of impurity regions 202 in which impurities are diffused are formed on the upper surface of a substrate 201 at a predetermined interval. Further, a word line 204 that functions as a gate electrode is formed on the upper surface of the substrate 201 corresponding to between two adjacent impurity regions 202 with an insulating film 203 interposed therebetween. One transistor 205 is formed by the word line 204, the gate insulating film 203, and the corresponding two impurity regions 202. A first interlayer insulating film 206 is formed so as to cover the upper surface of the substrate 201 and the word line 204. A contact hole 207 is formed in the first interlayer insulating film 206 so as to correspond to each impurity region 202, and one layer is formed in the contact hole 207 so as to be connected to each impurity region 202. An eye plug 208 is embedded.
また、１層目の層間絶縁膜２０６上には、プラグ２０８に接続するように、ソース線（ＧＮＤ線）２０９と接続層２１０とが設けられている。なお、各メモリセル２１１に、１つのトランジスタ２０５が設けられている。また、１層目の層間絶縁膜２０６上には、ソース線（ＧＮＤ線）２０９および接続層２１０を覆うように２層目の層間絶縁膜２１２が形成されている。この２層目の層間絶縁膜２１２の所定の接続層２１０上に位置する領域には、コンタクトホール２１３が形成されるとともに、そのコンタクトホール２１３内には、２層目のプラグ２１４が埋め込まれている。 On the first interlayer insulating film 206, a source line (GND line) 209 and a connection layer 210 are provided so as to be connected to the plug 208. Note that one transistor 205 is provided in each memory cell 211. On the first interlayer insulating film 206, a second interlayer insulating film 212 is formed so as to cover the source line (GND line) 209 and the connection layer 210. A contact hole 213 is formed in a region located on the predetermined connection layer 210 of the second interlayer insulating film 212, and a second layer plug 214 is embedded in the contact hole 213. Yes.
また、２層目の層間絶縁膜２１２上には、プラグ２１４に接続するように、接続層２１９が設けられている。また、２層目の層間絶縁膜２１２上には、接続層２１９を覆うように３層目の層間絶縁膜２１６が形成されている。この３層目の層間絶縁膜２１６の所定の接続層２１９上に位置する領域には、コンタクトホール２１７が形成されるとともに、そのコンタクトホール２１７内には、３層目のプラグ２１８が埋め込まれている。また、３層目の層間絶縁膜２１６上には、プラグ２１８に接続されるように、ビット線２１５が形成されている。これにより、ビット線２１５と、トランジスタ２０５の不純物領域２０２とが接続される。 A connection layer 219 is provided on the second interlayer insulating film 212 so as to be connected to the plug 214. A third interlayer insulating film 216 is formed on the second interlayer insulating film 212 so as to cover the connection layer 219. A contact hole 217 is formed in a region of the third interlayer insulating film 216 located on a predetermined connection layer 219, and a third layer plug 218 is embedded in the contact hole 217. Yes. A bit line 215 is formed on the third interlayer insulating film 216 so as to be connected to the plug 218. As a result, the bit line 215 and the impurity region 202 of the transistor 205 are connected.
なお、従来のコンタクト方式によるマスクＲＯＭでは、３層目のコンタクトホール２１７を設けるか否かによって、トランジスタ２０５がビット線２１５に接続（コンタクト）されるか否かが決められている。そして、トランジスタ２０５がビット線２１５に接続されているか否かによって、そのトランジスタ２０５を含むメモリセル２１１の有するデータが「０」または「１」に区別される。 In the conventional contact type mask ROM, whether or not the transistor 205 is connected (contacted) to the bit line 215 is determined depending on whether or not the third layer contact hole 217 is provided. Then, depending on whether or not the transistor 205 is connected to the bit line 215, data stored in the memory cell 211 including the transistor 205 is distinguished as “0” or “1”.
関連した技術文献としては、例えば以下の特許文献が挙げられる。
しかしながら、図９及び図１０に示した従来のマスクＲＯＭでは、メモリセル２１１毎に１つのトランジスタ２０５が設けられているので、メモリセルサイズが大きくなるという問題点があった。 However, the conventional mask ROM shown in FIGS. 9 and 10 has a problem in that the memory cell size increases because one transistor 205 is provided for each memory cell 211.
上記に鑑み、本発明に係るメモリは、半導体基板と、前記半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、前記第１不純物領域間に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成され、前記第１不純物領域に対して所定の間隔ごとに接続される配線と、前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、を備えたことを特徴とする。
In view of the above, a memory according to the present invention includes a semiconductor substrate, a first impurity region of a first conductivity type formed on the main surface of the semiconductor substrate and functioning as one electrode and a word line of a diode included in the memory cell. A plurality of second impurity regions formed on the surface of the first impurity region at a predetermined interval and functioning as the other electrode of the diode, and an element isolation formed between the first impurity regions An insulating film;
Wiring formed on the element isolation insulating film and connected to the first impurity region at predetermined intervals; a bit line formed on the semiconductor substrate and connected to the second impurity region; It is provided with.
また、前記ビット線は、前記第１不純物領域の延びる方向と交差する方向に延びるように形成されていることを特徴とする。 The bit line may be formed to extend in a direction intersecting with a direction in which the first impurity region extends.
また、前記ビット線よりも下方で、前記ビット線と前記第２不純物領域とを電気的に接続するための接続孔を備え、前記メモリセルのデータは、前記メモリセルが形成される領域に対して、前記接続孔が設けられているか否かによって切り替えられることを特徴とする。 In addition, a connection hole for electrically connecting the bit line and the second impurity region is provided below the bit line, and data of the memory cell is transmitted to a region where the memory cell is formed. The connection hole is switched depending on whether or not the connection hole is provided.
また、前記配線と前記第１不純物領域とは、前記配線上及び前記第１不純物領域上に形成されたコンタクト孔を覆うパッド層により接続されていることを特徴とする。 Further, the wiring and the first impurity region are connected to each other by a pad layer covering a contact hole formed on the wiring and the first impurity region.
また、第２半導体層からなるゲート電極を含むトランジスタをさらに備え、
前記配線と前記トランジスタのゲート電極とは、同一の半導体層からなることを特徴とする。
And a transistor including a gate electrode made of the second semiconductor layer,
The wiring and the gate electrode of the transistor are formed of the same semiconductor layer.
また、前記半導体層は、ポリシリコン又はタングステンポリサイドであることを特徴とする。 The semiconductor layer may be polysilicon or tungsten polycide.
また、前記第１不純物領域は、前記配線が形成されていない前記素子分離絶縁膜の下部にも分布していることを特徴とする。 The first impurity region is also distributed under the element isolation insulating film where the wiring is not formed.
また、前記配線と前記第１不純物領域とは、第１導電型コンタクト領域を介して接続されており、前記第１導電型コンタクト領域の不純物濃度は、前記第１不純物領域の不純物濃度と同一であることを特徴とする。 The wiring and the first impurity region are connected via a first conductivity type contact region, and the impurity concentration of the first conductivity type contact region is the same as the impurity concentration of the first impurity region. It is characterized by being.
また、前記配線が形成された前記素子分離絶縁膜の下部には反転防止層が形成されていることを特徴とする。 Further, an inversion prevention layer is formed below the element isolation insulating film in which the wiring is formed.
また、本発明に係るメモリの製造方法は、半導体基板上に、所定の方向に延びた素子分離絶縁膜を、前記所定の方向と交差する方向に沿って複数形成する工程と、前記素子分離絶縁膜上に配線を形成する工程と、前記素子分離絶縁膜及び前記配線をマスクにして第１導電型の不純物をイオン注入し、第１導電型の第１不純物領域を複数形成する工程と、全面を覆うように、１層目の層間絶縁膜を形成する工程と、フォトリソグラフィ技術及びエッチング技術により、前記１層目の層間絶縁膜の前記第１不純物領域及び前記配線に対応する所定の領域に第１のコンタクトホールを形成する工程と、フォトリソグラフィ技術及び第２導電型の不純物のイオン注入により、前記第１のコンタクトホールの一部のみを介して、前記第１不純物領域の表面に第２導電型の第２不純物領域を形成する工程と、
前記第１のコンタクトホールに１層目のプラグを埋め込む工程と、フォトリソグラフィ技術及びエッチング技術により、１層目の層間絶縁膜上に１層目のプラグと接続する１層目のパッド層を形成する工程と、全面を覆うように、２層目の層間絶縁膜を形成する工程と、フォトリソグラフィ技術及びエッチング技術により、前記第２不純物領域上の第１のコンタクトホールに対応する所定の領域に、第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールに２層目のプラグを埋め込む工程と、フォトリソグラフィ技術及びエッチング技術により、前記２層目のプラグ上に、前記第１不純物領域と直交する方向に伸びたビット線を形成する工程と、を含むことを特徴とする。
According to another aspect of the present invention, there is provided a method of manufacturing a memory, comprising: forming a plurality of element isolation insulating films extending in a predetermined direction on a semiconductor substrate along a direction intersecting the predetermined direction; Forming a wiring on the film; ion-implanting a first conductivity type impurity using the element isolation insulating film and the wiring as a mask to form a plurality of first conductivity type first impurity regions; Forming a first interlayer insulating film so as to cover the first impurity region of the first interlayer insulating film and a predetermined region corresponding to the wiring by a photolithography technique and an etching technique. The step of forming the first contact hole, and the surface of the first impurity region through only a part of the first contact hole by photolithography technique and ion implantation of the second conductivity type impurity. Forming a second impurity region of a second conductivity type,
A step of embedding the first-layer plug in the first contact hole, and a first pad layer connected to the first-layer plug are formed on the first-layer interlayer insulating film by a photolithography technique and an etching technique. And a step of forming a second interlayer insulating film so as to cover the entire surface, and a predetermined region corresponding to the first contact hole on the second impurity region by a photolithography technique and an etching technique. A step of forming a second contact hole; a step of embedding a second layer plug in the second contact hole; and a photolithography technique and an etching technique to form the first impurity on the second layer plug. Forming a bit line extending in a direction orthogonal to the region.
また、前記１層目のパッド層は、前記第２不純物領域上に形成された第１の１層目パッド層と、前記配線上に形成された第２の１層目のパッド層と、が異なる形状であることを特徴とする。 Further, the first pad layer includes a first first pad layer formed on the second impurity region and a second first pad layer formed on the wiring. It has a different shape.
また、前記配線は、周辺回路のトランジスタのゲート電極と同一工程にて形成されていることを特徴とする。 The wiring is formed in the same step as the gate electrode of the transistor in the peripheral circuit.
また、前記配線は、ポリシリコンから形成されていることを特徴とする。 Further, the wiring is made of polysilicon.
また、前記層間分離絶縁膜の形成位置に反転防止層を形成した後に、層間分離絶縁膜を形成することを特徴とする。 Further, the interlayer isolation insulating film is formed after the inversion prevention layer is formed at the formation position of the interlayer isolation insulating film.
本発明に係るメモリでは、第１および第２不純物領域からなるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリを形成することができる。この場合、１つのメモリセルは、１つのダイオードを含むので、１つのメモリセルが１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。 In the memory according to the present invention, a cross-point type memory can be formed by arranging the diodes made of the first and second impurity regions in a matrix (cross-point). In this case, since one memory cell includes one diode, the memory cell size can be reduced as compared with the case where one memory cell includes one transistor.
また、配線を第１不純物領域に対して所定の間隔ごとに接続することによって、第１不純物領域の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。 Further, by connecting the wiring to the first impurity region at predetermined intervals, it is possible to suppress an increase in resistance due to an increase in the length of the first impurity region. It is possible to suppress a decrease in the start-up (start-up) speed.
また、ビット線とワード線として機能する第１不純物領域とを互いに交差するように配置することができるので、ビット線とワード線として機能する第１不純物領域との交点にそれぞれ第２不純物領域を配置すれば、容易に、第１および第２不純物領域からなるダイオードをマトリクス状に配列することができる。 In addition, since the bit line and the first impurity region functioning as the word line can be arranged so as to cross each other, the second impurity region is provided at the intersection of the bit line and the first impurity region functioning as the word line, respectively. If arranged, the diodes composed of the first and second impurity regions can be easily arranged in a matrix.
また、素子分離絶縁膜上に配線を形成することにより、ビット線を第１不純物領域及び配線と交差する方向に形成するのが阻害されるのを抑制することができる。 Further, by forming the wiring on the element isolation insulating film, it is possible to suppress the inhibition of forming the bit line in the direction intersecting the first impurity region and the wiring.
また、接続孔の形成工程を少なくとも配線の形成工程よりも後にすることができる。したがって、メモリセルのデータによらず、少なくとも配線の形成工程までは、受注前に形成してストックすることができる。そのため、受注に応じたメモリセルのデータを書き込む工程から出荷までの時間を大幅に縮減することができる。 Further, the connection hole forming step can be performed at least after the wiring forming step. Therefore, regardless of the data in the memory cell, it can be formed and stocked before receiving an order, at least until the wiring formation process. Therefore, the time from the process of writing data in the memory cell according to the received order to the shipment can be greatly reduced.
また、前記配線上及び前記コンタクト孔をパッド層で覆うことにより、容易に配線を第１不純物領域に対して所定の間隔ごとに接続することができる。 Further, by covering the wiring and the contact hole with a pad layer, the wiring can be easily connected to the first impurity region at predetermined intervals.
また、周辺回路のトランジスタのゲート電極と、前記配線とを同一工程にて形成することができるので、製造プロセスを簡素化することができる。 In addition, since the gate electrode of the transistor in the peripheral circuit and the wiring can be formed in the same process, the manufacturing process can be simplified.
また、配線により、素子分離領域の半導体基板に不純物が到達するのを抑制することができる。これにより、素子分離領域の半導体基板への不純物の到達に起因して隣接する２つの第１不純物領域が導通するという不都合が生じるのを抑制することができる。 In addition, the wiring can suppress impurities from reaching the semiconductor substrate in the element isolation region. Accordingly, it is possible to suppress the inconvenience that two adjacent first impurity regions are brought into conduction due to the arrival of impurities in the element isolation region to the semiconductor substrate.
また、配線は高濃度の第１導電型コンタクト領域を介さずに前記第１不純物領域と接続されているため、前記配線に流れる電流を抑制して、前記配線の電位が上昇することを抑制できる。このため、末端のビット線からも電流が容易に流れる。 In addition, since the wiring is connected to the first impurity region without going through the high-concentration first conductivity type contact region, the current flowing through the wiring can be suppressed and the potential of the wiring can be prevented from rising. . For this reason, a current easily flows from the terminal bit line.
また、前記配線が形成された前記素子分離絶縁膜下部に反射防止層を形成することにより、たとえば、素子分離領域の半導体基板をｐ型に構成するとともに、素子分離領域を介して隣接する２つの第１不純物領域をｎ型に構成する場合には、第１半導体層、素子分離領域のｐ型の半導体基板および素子分離領域を介して隣接する２つのｎ型の第１不純物領域からなるｎチャネルＭＯＳトランジスタにおいて、素子分離領域を介して隣接する２つの第１不純物領域間で電流が流れるのを確実に抑制することができる。 In addition, by forming an antireflection layer below the element isolation insulating film in which the wiring is formed, for example, the semiconductor substrate in the element isolation region is configured to be p-type, and two adjacent elements are separated via the element isolation region. In the case where the first impurity region is configured to be n-type, the n-channel includes the first semiconductor layer, the p-type semiconductor substrate of the element isolation region, and two n-type first impurity regions adjacent to each other through the element isolation region In the MOS transistor, it is possible to reliably suppress a current from flowing between two adjacent first impurity regions via the element isolation region.
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、本発明のメモリの一例としてのマスクＲＯＭについて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, a mask ROM as an example of the memory of the present invention will be described.
図１は、本実施形態に係るマスクＲＯＭの構成を示した回路図である。図２は、図１に示した本実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図３は、図２に示した本実施形態によるマスクＲＯＭのメモリセルアレイ領域の１００−１００線に沿った断面図である。図４は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１５０−１５０線に沿った断面図である。図５は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の２００−２００線に沿った断面図である。 FIG. 1 is a circuit diagram showing a configuration of a mask ROM according to the present embodiment. FIG. 2 is a plan layout diagram showing the configuration of the memory cell array region of the mask ROM according to the present embodiment shown in FIG. FIG. 3 is a cross-sectional view taken along line 100-100 of the memory cell array region of the mask ROM according to the present embodiment shown in FIG. FIG. 4 is a cross-sectional view taken along line 150-150 of the memory cell array region of the mask ROM according to the first embodiment shown in FIG. FIG. 5 is a cross-sectional view taken along line 200-200 of the memory cell array region of the mask ROM according to the first embodiment shown in FIG.
先ず、図１〜図５を参照して、第１実施形態によるマスクＲＯＭの構成について説明する。 First, the configuration of the mask ROM according to the first embodiment will be described with reference to FIGS.
本発明に係るマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。これらの周辺回路内には、ポリシリコン層からなるゲート電極を有するトランジスタ（図示せず）が設けられている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるとともに、選択したワード線７以外のワード線７の電位は、Ｈレベル（Ｖｃｃ）になる。 As shown in FIG. 1, the mask ROM according to the present invention includes an address input circuit 1, a row decoder 2, a column decoder 3, a sense amplifier 4, an output circuit 5, and a memory cell array region 6. . The address input circuit 1, the row decoder 2, the column decoder 3, the sense amplifier 4 and the output circuit 5 constitute a peripheral circuit. In these peripheral circuits, a transistor (not shown) having a gate electrode made of a polysilicon layer is provided. The address input circuit 1 is configured to output address data to the row decoder 2 and the column decoder 3 when a predetermined address is input from the outside. A plurality of word lines (WL) 7 are connected to the row decoder 2. The row decoder 2 receives the address data from the address input circuit 1, selects the word line 7 corresponding to the input address data, and sets the potential of the word line 7 to the L level (GND = 0V). At the same time, the potentials of the word lines 7 other than the selected word line 7 become H level (Vcc).
また、カラムデコーダ３には、ワード線（ＷＬ）７と直交するように配置された複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、電流センス型であり、カラムデコーダ３により選択されたビット線８に流れる電流を検知し、選択されたビット線８に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線８に所定の電流未満の電流が流れる場合にＬレベルの信号を出力する。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。 The column decoder 3 is connected to a plurality of bit lines (BL) 8 arranged so as to be orthogonal to the word lines (WL) 7. The column decoder 3 receives the address data from the address input circuit 1 and selects the bit line 8 corresponding to the input address data, and connects the selected bit line 8 and the sense amplifier 4. The sense amplifier 4 is of a current sense type, detects a current flowing through the bit line 8 selected by the column decoder 3, and is H level when a current of a predetermined current or more flows through the selected bit line 8. In addition to outputting a signal, an L level signal is output when a current less than a predetermined current flows through the selected bit line 8. The output circuit 5 is configured to output a signal to the outside when the output of the sense amplifier 4 is input.
また、メモリセルアレイ領域６には、複数のメモリセル９がマトリクス状に配置されている。これらの複数のメモリセル９は、互いに直交するように配置された複数のワード線７およびビット線８の交点にそれぞれ配置されている。これにより、第１実施形態では、クロスポイント型のマスクＲＯＭが構成されている。また、メモリセルアレイ領域６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。 In the memory cell array region 6, a plurality of memory cells 9 are arranged in a matrix. The plurality of memory cells 9 are respectively arranged at the intersections of the plurality of word lines 7 and bit lines 8 arranged so as to be orthogonal to each other. Thereby, in the first embodiment, a cross-point type mask ROM is configured. In the memory cell array region 6, a memory cell 9 including a diode 10 whose anode is connected to the bit line 8 and a memory cell 9 including a diode 10 whose anode is not connected to the bit line 8 are provided. .
また、図２及び図３に示すように、メモリセルアレイ領域６では、ｐ型シリコン基板１１の上面に、ｎ型不純物領域１２が所定の方向に延びるように形成されている。なお、このｐ型シリコン基板１１は、本発明の「半導体基板」の一例であり、ｎ型不純物領域１２は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域１２は、その延びる方向に対して直交する方向に沿って、所定の間隔を隔てて複数形成されている。 As shown in FIGS. 2 and 3, in the memory cell array region 6, an n-type impurity region 12 is formed on the upper surface of the p-type silicon substrate 11 so as to extend in a predetermined direction. The p-type silicon substrate 11 is an example of the “semiconductor substrate” in the present invention, and the n-type impurity region 12 is an example of the “first impurity region” in the present invention. A plurality of n-type impurity regions 12 are formed at a predetermined interval along a direction orthogonal to the extending direction.
また、図３に示すように、１つのｎ型不純物領域１２内には、複数のｐ型不純物領域１４がｎ型不純物領域１２の延びる方向に沿って所定の間隔を隔てて形成されている。なお、このｐ型不純物領域１４は、本発明の「第２不純物領域」の一例である。そして、１つのｐ型不純物領域１４とｎ型不純物領域１２とによって、メモリセル９のダイオード１０が形成されている。これにより、ｎ型不純物領域１２は、複数のダイオード１０の共通のカソードとして機能するとともに、ｐ型不純物領域１４は、ダイオード１０のアノードとして機能する。また、第１実施形態では、ｎ型不純物領域１２は、ワード線（ＷＬ）７（図１参照）としても機能する。尚、ｎ型不純物領域１２内には、８つのｐ型不純物領域１４ごとにｐ型不純物領域１４が形成されず、ｎ型コンタクト領域１５が設けられている。尚、当該ｎ型コンタクト領域１５は、ｎ型不純物領域１２の不純物濃度よりも濃度を高くすることにより、１層目のプラグ１８とｎ型不純物領域１２との接触抵抗を低減することができる。しかしながら、本実施形態では、後に説明する理由から、当該ｎ型コンタクト領域１５は、ｎ型不純物領域１２と同じ不純物濃度で配置される。 As shown in FIG. 3, in one n-type impurity region 12, a plurality of p-type impurity regions 14 are formed at predetermined intervals along the direction in which the n-type impurity region 12 extends. The p-type impurity region 14 is an example of the “second impurity region” in the present invention. A diode 10 of the memory cell 9 is formed by one p-type impurity region 14 and n-type impurity region 12. Thereby, the n-type impurity region 12 functions as a common cathode of the plurality of diodes 10, and the p-type impurity region 14 functions as an anode of the diode 10. In the first embodiment, the n-type impurity region 12 also functions as the word line (WL) 7 (see FIG. 1). In the n-type impurity region 12, the p-type impurity region 14 is not formed for every eight p-type impurity regions 14, and an n-type contact region 15 is provided. The n-type contact region 15 can have a higher contact concentration than the n-type impurity region 12 to reduce the contact resistance between the first-layer plug 18 and the n-type impurity region 12. However, in the present embodiment, the n-type contact region 15 is arranged with the same impurity concentration as the n-type impurity region 12 for the reason described later.
また、図４及び図５に示すように、隣接する２つのｎ型不純物領域１２間には、それらのｎ型不純物領域１２を分離する素子分離絶縁膜１３が形成されている。当該素子分離絶縁膜１３は、例えば、０．７μｍの幅に形成される。そして、素子分離絶縁膜１３上には、ポリシリコンからなる配線層２７が、ｎ型不純物領域１２の延びる方向に沿って延びるように形成されている。当該配線層は、例えば、０．４μｍの幅、４００ｎｍの膜厚となるように形成される。尚、この配線層２７は、周辺回路に設けられたトランジスタ（図示せず）のゲート電極を構成するポリシリコン層と同一の層をパターニングすることにより形成されている。尚、配線層２７上には、ＳｉＯ2等のハードマスクが形成されてもよいが、本実施形態では、配線層２７の抵抗を小さくするために、ハードマスクが形成されず、配線層２７が厚く形成される。 Further, as shown in FIGS. 4 and 5, an element isolation insulating film 13 that separates the n-type impurity regions 12 is formed between two adjacent n-type impurity regions 12. The element isolation insulating film 13 is formed with a width of 0.7 μm, for example. A wiring layer 27 made of polysilicon is formed on the element isolation insulating film 13 so as to extend along the direction in which the n-type impurity region 12 extends. The wiring layer is formed to have a width of 0.4 μm and a thickness of 400 nm, for example. The wiring layer 27 is formed by patterning the same layer as the polysilicon layer constituting the gate electrode of a transistor (not shown) provided in the peripheral circuit. Although a hard mask such as SiO 2 may be formed on the wiring layer 27, in this embodiment, in order to reduce the resistance of the wiring layer 27, the hard mask is not formed and the wiring layer 27 It is formed thick.
また、ｐ型シリコン基板１１の上面を覆うように、１層目の層間絶縁膜１６が設けられている。この１層目の層間絶縁膜１６のｐ型不純物領域１４及びｎ型コンタクト領域１５に対応する領域には、コンタクトホール１７が設けられている。また、コンタクトホール１７には、Ｗ（タングステン）からなる１層目のプラグ１８が埋め込まれている。これにより、ｐ型不純物領域１４及びｎ型コンタクト領域１５にそれぞれ１層目のプラグ１８が接続されている。ここで、当該１層目のプラグ１８は、例えば、０．４μｍの幅に形成される。さらに、１層目の層間絶縁膜１６の１層目のプラグ１８に対応する領域上に、Ａｌからなる１層目のパッド層１９Ａ、１９Ｂが形成されている。そして、１層目のプラグ１８と１層目のパッド層１９Ａ、１９Ｂとが接続されている。ここで、ｐ型不純物領域１４上に形成される１層目のパッド層１９Ａは、平面的に見てほぼ正方形となるように形成されており、例えば、０．８μｍの幅に形成される。この場合、１層目のパッド層１９Ａ間の間隔は、０．５μｍ程度となる。一方、ｎ型コンタクト領域１５上に形成される１層目のパッド層１９Ｂは、図２及び図５に示すように、前記配線層２７上及び前記ｎ型コンタクト領域１５上の１層目のプラグ１８を覆うように、平面的に見て長方形となるように形成されている。これにより、配線層２７とｎ型不純物領域１２とは、８つのメモリセル（所定の間隔）ごとに接続されている。そして、ロウデコーダ２（図１参照）に入力されたアドレスデータに対応するワード線７を選択する際、配線層２７を介して、選択されたワード線７（ｎ型不純物領域１２）の電位をＬレベル（ＧＮＤ）に立ち下げるとともに、選択されていないワード線７（ｎ型不純物領域１２）の電位は、Ｈレベル（Ｖｃｃ）になるように構成されている。 A first interlayer insulating film 16 is provided so as to cover the upper surface of the p-type silicon substrate 11. A contact hole 17 is provided in a region corresponding to the p-type impurity region 14 and the n-type contact region 15 of the first interlayer insulating film 16. The contact hole 17 is filled with a first layer plug 18 made of W (tungsten). As a result, the first-layer plugs 18 are connected to the p-type impurity region 14 and the n-type contact region 15 respectively. Here, the first-layer plug 18 is formed to have a width of 0.4 μm, for example. Further, on the region corresponding to the first plug 18 of the first interlayer insulating film 16, first pad layers 19A and 19B made of Al are formed. The first-layer plug 18 and the first-layer pad layers 19A and 19B are connected. Here, the first pad layer 19A formed on the p-type impurity region 14 is formed to have a substantially square shape when seen in a plan view, and has a width of, for example, 0.8 μm. In this case, the interval between the first pad layers 19A is about 0.5 μm. On the other hand, as shown in FIGS. 2 and 5, the first pad layer 19B formed on the n-type contact region 15 is a plug of the first layer on the wiring layer 27 and the n-type contact region 15. 18 is formed so as to be rectangular in plan view. Thereby, the wiring layer 27 and the n-type impurity region 12 are connected every eight memory cells (predetermined intervals). When the word line 7 corresponding to the address data input to the row decoder 2 (see FIG. 1) is selected, the potential of the selected word line 7 (n-type impurity region 12) is set via the wiring layer 27. While falling to the L level (GND), the potential of the unselected word line 7 (n-type impurity region 12) is configured to be the H level (Vcc).
また、１層目の層間絶縁膜１６上には、１層目のパッド層１９Ａ，１９Ｂを覆うように２層目の層間絶縁膜２０が設けられている。この２層目の層間絶縁膜２０の１層目のパッド層１９Ａに対応する領域には、コンタクトホール２１が形成されている。また、コンタクトホール２１には、Ｗ（タングステン）からなる２層目のプラグ２２が埋め込まれている。ここで、当該２層目のプラグ２２は、例えば、０．４μｍの幅に形成される。なお、このコンタクトホール２１は、本発明の「接続孔」の一例である。また、２層目の層間絶縁膜２０上には、Ａｌからなる複数のビット線（ＢＬ）８が所定の間隔を隔てて形成されている。ビット線（ＢＬ）８は、図２に示すように、ｎ型不純物領域１２の延びる方向と直交する方向へ延びるように形成されているとともに、各メモリセル９（図３参照）のダイオード１０に対応する領域でｎ型不純物領域１２と交差するように配置されている。 A second interlayer insulating film 20 is provided on the first interlayer insulating film 16 so as to cover the first pad layers 19A and 19B. A contact hole 21 is formed in a region corresponding to the first pad layer 19A of the second interlayer insulating film 20. The contact hole 21 is filled with a second-layer plug 22 made of W (tungsten). Here, the plug 22 in the second layer is formed with a width of 0.4 μm, for example. The contact hole 21 is an example of the “connection hole” in the present invention. On the second interlayer insulating film 20, a plurality of bit lines (BL) 8 made of Al are formed at predetermined intervals. As shown in FIG. 2, the bit line (BL) 8 is formed so as to extend in a direction orthogonal to the direction in which the n-type impurity region 12 extends, and to the diode 10 of each memory cell 9 (see FIG. 3). A corresponding region is arranged so as to intersect with n-type impurity region 12.
ここで、メモリセル９のダイオード１０に対応して１層目のパッド層１９Ａとビット線（ＢＬ）８との間にコンタクトホール２１が形成されているか否かによって、そのメモリセル９のデータが切り替えられるように構成されている。すなわち、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されることにより、コンタクトホール２１に埋め込まれた２層目のプラグ２２、１層目のパッド層１９Ａ、及び１層目のプラグ１８を介して、ビット線（ＢＬ）８とメモリセル９のダイオード１０を構成するｐ型不純物領域１４とが接続されている場合には、そのメモリセル９のデータは「１」に設定される。一方、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されていないことにより、そのメモリセル９のダイオード１０と対応するビット線（ＢＬ）８とが接続されていない場合には、そのメモリセル９のデータは「０」に設定される。 Here, depending on whether or not the contact hole 21 is formed between the first pad layer 19A and the bit line (BL) 8 corresponding to the diode 10 of the memory cell 9, the data of the memory cell 9 is It is configured to be switched. That is, by forming the contact hole 21 corresponding to the diode 10 of the memory cell 9, the second layer plug 22, the first pad layer 19A, and the first layer plug embedded in the contact hole 21 are formed. When the bit line (BL) 8 and the p-type impurity region 14 constituting the diode 10 of the memory cell 9 are connected via 18, the data of the memory cell 9 is set to “1”. . On the other hand, when the contact hole 21 is not formed corresponding to the diode 10 of the memory cell 9 and the bit line (BL) 8 corresponding to the diode 10 of the memory cell 9 is not connected, The data in the memory cell 9 is set to “0”.
このように、本実施形態に係るメモリでは、１層目の層間絶縁膜１６より下部の構造は、メモリセルのデータに依存しない。したがって、少なくとも１層目の層間絶縁膜１６より下部は、受注前に形成してストックすることができる。そのため、受注後は、メモリセルのデータを書き込むためのコンタクトホール２１形成工程から始めることができ、出荷までの時間を大幅に縮減することができる。また、本実施形態に係るメモリでは、２層構造で形成されるため、メモリの微細化、製造工程、製造費用の低減に寄与できる。 As described above, in the memory according to the present embodiment, the structure below the first interlayer insulating film 16 does not depend on the data of the memory cell. Therefore, at least a portion below the first interlayer insulating film 16 can be formed and stocked before receiving an order. Therefore, after receiving an order, it is possible to start from the process of forming the contact hole 21 for writing the data of the memory cell, and the time to shipment can be greatly reduced. In addition, since the memory according to the present embodiment is formed with a two-layer structure, it can contribute to miniaturization of the memory, a manufacturing process, and a reduction in manufacturing cost.
尚、本実施形態に係るメモリでは、前記ｎ型コンタクト領域１５の不純物濃度を、周辺のｎ型不純物領域１２の不純物濃度と同一にした。この場合、前記ｎ型コンタクト領域１５の不純物濃度を高くする場合と比較して、ビット線８から前記配線層２７に流れる電流量が減少する。しかしながら、配線層２７はポリシリコンから形成されているため、Ａｌ等の金属から形成される場合と比較して抵抗値が高い。そのため、配線層２７に流れる電流量が多いと、配線層２７の電位が上昇して、末端のビット線８からの電流が流れにくくなる。一方、本実施形態に係るメモリでは、配線層２７に流れる電流が少なくなるため、配線層２７の電位上昇を最小限に防止しているため、上記の問題は発生しない。尚、本実施形態では、全てのｎ型コンタクト領域１５の濃度を一定としたが、電流が流れにくい末端のビット線８に対応するｎ型コンタクト領域１５の濃度のみ高く設定してもよい。 In the memory according to the present embodiment, the impurity concentration of the n-type contact region 15 is the same as the impurity concentration of the peripheral n-type impurity region 12. In this case, the amount of current flowing from the bit line 8 to the wiring layer 27 is reduced as compared with the case where the impurity concentration of the n-type contact region 15 is increased. However, since the wiring layer 27 is made of polysilicon, the resistance value is higher than that of a case where the wiring layer 27 is made of a metal such as Al. Therefore, if the amount of current flowing through the wiring layer 27 is large, the potential of the wiring layer 27 rises and current from the bit line 8 at the end is difficult to flow. On the other hand, in the memory according to the present embodiment, since the current flowing through the wiring layer 27 is reduced, the potential increase of the wiring layer 27 is prevented to the minimum, and thus the above problem does not occur. In this embodiment, the concentration of all the n-type contact regions 15 is constant. However, only the concentration of the n-type contact region 15 corresponding to the bit line 8 at the terminal where current does not easily flow may be set high.
次に、図１及び図２を参照して、本実施形態によるマスクＲＯＭの動作について説明する。まず、所定のアドレスがアドレス入力回路１（図１参照）に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７（ｎ型不純物領域１２）の電位が配線層２７（図２参照）を介してＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位が配線層２７（図２参照）を介してＨレベル（Ｖｃｃ）になる。 Next, the operation of the mask ROM according to the present embodiment will be described with reference to FIGS. First, a predetermined address is input to the address input circuit 1 (see FIG. 1). As a result, address data corresponding to the input address is output from the address input circuit 1 to the row decoder 2 and the column decoder 3, respectively. Then, by decoding the address data by the row decoder 2, a predetermined word line 7 corresponding to the address data is selected. The potential of the selected word line 7 (n-type impurity region 12) is lowered to the L level (GND) via the wiring layer 27 (see FIG. 2), and the potential of the unselected word line 7 is also selected. Becomes H level (Vcc) through the wiring layer 27 (see FIG. 2).
一方、アドレス入力回路１（図１参照）からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線８に供給される。そして、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、センスアンプ４からビット線８およびダイオード１０を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線８に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。 On the other hand, in the column decoder 3 to which address data is input from the address input circuit 1 (see FIG. 1), a predetermined bit line 8 corresponding to the input address data is selected, and the selected bit line 8 is Connected to the sense amplifier 4. Then, a potential close to Vcc is supplied from the sense amplifier 4 to the selected bit line 8. When the anode of the diode 10 of the selected memory cell 9 located at the intersection of the selected word line 7 and the selected bit line 8 is connected to the bit line 8, the sense amplifier 4 sends a bit. A current flows to the word line 7 via the line 8 and the diode 10. At this time, the sense amplifier 4 detects that a predetermined current or more flows through the bit line 8 and outputs an H level signal. The output circuit 5 receives the output signal of the sense amplifier 4 and outputs an H level signal to the outside.
その一方、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードがビット線８に繋がっていない場合には、ビット線８からワード線７へ電流が流れない。この場合には、センスアンプ４に電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。 On the other hand, when the anode of the diode 10 of the selected memory cell 9 located at the intersection of the selected word line 7 and the selected bit line 8 is not connected to the bit line 8, No current flows to line 7. In this case, it is detected that no current flows through the sense amplifier 4, and an L level signal is output. The output circuit 5 receives the output signal of the sense amplifier 4 and outputs an L level signal to the outside.
次に、図２乃至図８を参照して、本実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスについて説明する。尚、図６は、図２の１５０−１５０又は２００−２００における共通の断面図、図７（ａ）及び図８（ａ）は、１５０−１５０における断面図、図７（ｂ）及び図８（ｂ）は、２００−２００における断面図を示す。 Next, a manufacturing process of the memory cell array region of the mask ROM according to the present embodiment will be described with reference to FIGS. 6 is a cross-sectional view common to 150-150 or 200-200 of FIG. 2, FIGS. 7A and 8A are cross-sectional views of 150-150, FIG. 7B and FIG. (B) shows sectional drawing in 200-200.
まず、図６に示すように、ｐ型シリコン基板１１の上面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜からなる素子分離絶縁膜１３を形成する。尚、素子分離絶縁膜１３の膜厚を薄く形成する場合は、素子分離絶縁膜１３を形成する前に、フォトリソグラフィ技術により、素子分離絶縁膜１３を形成する領域に、反転防止層を形成してもよい。この場合、反転防止層は、例えば、Ｂ（ボロン）を、注入エネルギー約１２０ｋｅＶ、ドーズ量約１．３×１０１３ｃｍ−２の条件下でイオン注入して形成される。この反転防止層は、２つの第１不純物領域１２間に電流が流れるのを防ぐ効果がある。すなわち、素子分離領域の半導体基板をｐ型に構成するとともに、素子分離領域を介して隣接する２つの第１不純物領域１２をｎ型に構成する場合には、配線層２７、素子分離領域のｐ型の半導体基板および素子分離領域を介して隣接する２つのｎ型の第１不純物領域１２からなるｎチャネルＭＯＳトランジスタにおいて、素子分離領域を介して隣接する２つの第１不純物領域１２間で電流が流れる可能性を抑制できる。 First, as shown in FIG. 6, an element isolation insulating film 13 made of a LOCOS (Local Oxidation of Silicon) film is formed on the upper surface of the p-type silicon substrate 11. When the element isolation insulating film 13 is formed thin, an inversion prevention layer is formed in a region where the element isolation insulating film 13 is formed by a photolithography technique before the element isolation insulating film 13 is formed. May be. In this case, the inversion preventing layer is formed by, for example, ion-implanting B (boron) under conditions of an implantation energy of about 120 keV and a dose of about 1.3 × 10 13 cm −2 . This inversion prevention layer has an effect of preventing current from flowing between the two first impurity regions 12. That is, when the semiconductor substrate of the element isolation region is configured to be p-type and the two first impurity regions 12 adjacent to each other via the element isolation region are configured to be n-type, the wiring layer 27, the p of the element isolation region are formed. In an n-channel MOS transistor composed of two n-type first impurity regions 12 that are adjacent to each other through a semiconductor substrate and an element isolation region, current flows between the two first impurity regions 12 that are adjacent to each other via the element isolation region. The possibility of flowing can be suppressed.
次に、フォトリソグラフィ技術及びエッチング技術を用いてメモリセルアレイ領域内の素子分離絶縁膜１３上に約４００ｎｍの厚みを有する配線層２７を形成する。このとき、メモリセルアレイ領域内の素子分離絶縁膜１３上の配線層２７と周辺回路に含まれるトランジスタのゲート電極を構成するポリシリコン層とを同一のポリシリコン層をパターニングすることにより１つの工程で同時に形成することによって、製造プロセスを簡素化することができる。 Next, a wiring layer 27 having a thickness of about 400 nm is formed on the element isolation insulating film 13 in the memory cell array region by using a photolithography technique and an etching technique. At this time, the wiring layer 27 on the element isolation insulating film 13 in the memory cell array region and the polysilicon layer constituting the gate electrode of the transistor included in the peripheral circuit are patterned in one step by patterning the same polysilicon layer. By forming them simultaneously, the manufacturing process can be simplified.
次に、ｐ型シリコン基板１１にＰ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量（注入量）：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。これにより、ｐ型シリコン基板１１に複数のｎ型不純物領域１２が素子分離絶縁膜１３によって分離された状態で形成される。このとき、配線層２７により、ｎ型の不純物が素子分離絶縁膜１３を突き抜けてｐ型シリコン基板１１の表面にまで達するのを抑制することができる。これにより、素子分離絶縁膜１３下のｐ型シリコン基板１１にｎ型の不純物が到達することに起因して隣接する２つのｎ型不純物領域１２が導通するという不都合が生じるのを抑制することができる。 Next, P (phosphorus) is ion-implanted into the p-type silicon substrate 11 under conditions of an implantation energy of about 100 keV and a dose (injection amount) of about 3.5 × 10 13 cm −2 . As a result, a plurality of n-type impurity regions 12 are formed in the p-type silicon substrate 11 in a state separated by the element isolation insulating film 13. At this time, the wiring layer 27 can prevent the n-type impurity from penetrating the element isolation insulating film 13 and reaching the surface of the p-type silicon substrate 11. As a result, it is possible to suppress the inconvenience that the two adjacent n-type impurity regions 12 become conductive due to the arrival of the n-type impurity to the p-type silicon substrate 11 below the element isolation insulating film 13. it can.
次に、図７（ａ）及び図７（ｂ）に示すように、全面を覆うように、１層目の層間絶縁膜１６を形成する。その後、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６のｎ型不純物領域１２及び配線層２７に対応する所定の領域上にコンタクトホール１７を形成する。 Next, as shown in FIGS. 7A and 7B, a first interlayer insulating film 16 is formed so as to cover the entire surface. Thereafter, contact holes 17 are formed on predetermined regions corresponding to the n-type impurity region 12 and the wiring layer 27 of the first interlayer insulating film 16 by using a photolithography technique and an etching technique.
その後、図７（ａ）に示すように、１層目の層間絶縁膜１６のｐ型不純物領域１４（図７参照）の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。その後、コンタクトホール１７を介してｎ型不純物領域１２にＢＦ２を、注入エネルギー：約４０ｋｅＶ、ドーズ量：約３．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、ｎ型不純物領域１２に複数のｐ型不純物領域１４が形成される。この複数のｐ型不純物領域１４とｎ型不純物領域１２とによって、複数のダイオード１０が形成される。この後、上記のレジスト膜（図示せず）を除去する。 Thereafter, as shown in FIG. 7A, a resist film (not shown) is formed so as to cover the region other than the formation region of the p-type impurity region 14 (see FIG. 7) of the first interlayer insulating film 16. Form. Thereafter, BF 2 is ion-implanted into the n-type impurity region 12 through the contact hole 17 under the conditions of implantation energy: about 40 keV and dose amount: about 3.0 × 10 15 cm −2 . Thereby, a plurality of p-type impurity regions 14 are formed in the n-type impurity region 12. A plurality of diodes 10 are formed by the plurality of p-type impurity regions 14 and the n-type impurity regions 12. Thereafter, the resist film (not shown) is removed.
このとき、図７（ｂ）に示すように、レジスト膜で覆われたコンタクトホール１７の下部に対応したｎ型不純物領域１２には、周辺と濃度が同一のｎ型コンタクト領域１５が配置される。尚、前述したように、配線層２７に流れる電流量を増やしたい場合には、ｎ型コンタクト領域１５に高濃度のｎ型不純物をイオン注入してもよい。 At this time, as shown in FIG. 7B, an n-type contact region 15 having the same concentration as the periphery is disposed in the n-type impurity region 12 corresponding to the lower portion of the contact hole 17 covered with the resist film. . As described above, when it is desired to increase the amount of current flowing through the wiring layer 27, high-concentration n-type impurities may be ion-implanted into the n-type contact region 15.
次に、図８（ａ）及び図８（ｂ）に示すように、Ｗからなる１層目のプラグ１８をコンタクトホール１７内に埋め込むように形成する。これにより、１層目のプラグ１８がｐ型不純物領域１４（図８（ａ）参照）とｎ型コンタクト領域１５（図８（ｂ）参照）とにそれぞれ接続される。また、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６上にＡｌからなる１層目のパッド層１９Ａ（図８（ａ）参照）、１９Ｂ（図８（ｂ）参照）を１層目のプラグ１８に接続するように形成する。この際、１層目のパッド層１９Ａは、平面的に見てほぼ正方形となるように形成される。一方、１層目のパッド１９Ｂは、ｎ型コンタクト領域１５上及び配線層２７上に形成された１層目のプラグ１８を覆うように、平面的に見て長方形となるように形成される。尚、ここまでの構造は、メモリセルのデータに依存しない。したがって、ここまでの構造は、受注前に形成してストックすることができる。そのため、受注から出荷までの時間を大幅に縮減することができる。 Next, as shown in FIGS. 8A and 8B, a first-layer plug 18 made of W is formed so as to be embedded in the contact hole 17. As a result, the first-layer plug 18 is connected to the p-type impurity region 14 (see FIG. 8A) and the n-type contact region 15 (see FIG. 8B), respectively. Further, the first pad layers 19A (see FIG. 8 (a)) and 19B (see FIG. 8 (b)) made of Al are formed on the first interlayer insulating film 16 by using the photolithography technique and the etching technique. Is connected to the plug 18 of the first layer. At this time, the first pad layer 19 </ b> A is formed so as to be substantially square when viewed in plan. On the other hand, the first layer pad 19B is formed in a rectangular shape when viewed in plan so as to cover the first layer plug 18 formed on the n-type contact region 15 and the wiring layer 27. The structure so far does not depend on the data of the memory cell. Therefore, the structure so far can be formed and stocked before receiving an order. Therefore, the time from order receipt to shipment can be significantly reduced.
次に、図４に示すように、１層目の層間絶縁膜１６上に、１層目のパッド層１９Ａ、１９Ｂを覆うように２層目の層間絶縁膜２０を形成する。この後、ｐ型不純物領域１４上の１層目のプラグ１９Ａに対応する領域にコンタクトホール２１を形成する。そして、コンタクトホール２５にＷからなる２層目のプラグ２２を埋め込む。この際、受注したメモリセルのデータに応じて、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続する場合には、コンタクトホール２１および２層目のプラグ２２を設ける。一方、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続しない場合には、コンタクトホール２１および２層目のプラグ２２を設けない。 Next, as shown in FIG. 4, a second interlayer insulating film 20 is formed on the first interlayer insulating film 16 so as to cover the first pad layers 19A and 19B. Thereafter, a contact hole 21 is formed in a region corresponding to the first-layer plug 19A on the p-type impurity region 14. Then, a second-layer plug 22 made of W is embedded in the contact hole 25. At this time, when the p-type impurity region 14 serving as the anode of the diode 10 is connected to the bit line 8 according to the data of the received memory cell, the contact hole 21 and the second-layer plug 22 are provided. On the other hand, when the p-type impurity region 14 as the anode of the diode 10 is not connected to the bit line 8, the contact hole 21 and the second-layer plug 22 are not provided.
そして、フォトリソグラフィ技術およびエッチング技術を用いて、２層目の層間絶縁膜２０上に、Ａｌからなる複数のビット線８をｎ型不純物領域１２の延びる方向と直交する方向に延びるように形成する。また、複数のビット線８は、ｐ型不純物領域１４に対応する領域上を通るように所定の間隔を隔てて形成する。これにより、２層目のプラグ２２が設けられた領域では、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とが、２層目のプラグ２２、1層目のパッド１９、および１層目のプラグ１８Ａを介して接続される。その一方、２層目のプラグ２２が設けられていない領域では、ビット線８と１層目のパッド層１９Ａとが接続されないので、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とは接続されない。これにより、ビット線８にアノードが接続されたデータ「１」に対応するダイオード１０と、ビット線８にアノードが接続されないデータ「０」に対応するダイオード１０とが形成される。 Then, a plurality of bit lines 8 made of Al are formed on the second interlayer insulating film 20 so as to extend in a direction orthogonal to the direction in which the n-type impurity region 12 extends, using the photolithography technique and the etching technique. . The plurality of bit lines 8 are formed at a predetermined interval so as to pass over the region corresponding to the p-type impurity region 14. Thus, in the region where the second-layer plug 22 is provided, the bit line 8 and the p-type impurity region 14 as the anode of the diode 10 are connected to the second-layer plug 22, the first-layer pad 19, and 1. It is connected via a plug 18A of the layer. On the other hand, in the region where the second-layer plug 22 is not provided, the bit line 8 and the first-layer pad layer 19A are not connected, and therefore the bit line 8 and the p-type impurity region 14 serving as the anode of the diode 10 Are not connected. As a result, a diode 10 corresponding to data “1” whose anode is connected to the bit line 8 and a diode 10 corresponding to data “0” whose anode is not connected to the bit line 8 are formed.
以上、本実施形態では、ｐ型シリコン基板１１の上面にｎ型不純物領域１２及びｐ型不純物領域１４からなるダイオード１０を形成するとともに、そのダイオード１０をマトリクス状に配列することにより、クロスポイント型のマスクＲＯＭを形成することができる。これにより、クロスポイント型のマスクＲＯＭの各メモリセル９がそれぞれ１つのダイオード１０を含むように構成することができるので、各メモリセルが１つのトランジスタを含む従来のマスクＲＯＭに比べて、メモリセルサイズを小さくすることができる。 As described above, in the present embodiment, the diode 10 including the n-type impurity region 12 and the p-type impurity region 14 is formed on the upper surface of the p-type silicon substrate 11, and the diodes 10 are arranged in a matrix so that the cross-point type is formed. The mask ROM can be formed. Thus, each memory cell 9 of the cross-point type mask ROM can be configured to include one diode 10, so that each memory cell has a memory cell as compared with a conventional mask ROM including one transistor. The size can be reduced.
また、配線層２７を素子分離絶縁膜１３上に形成するため、ビット線８と配線層２７とが互いに交差して延びるように形成するのが阻害されるのを抑制することができる。 Further, since the wiring layer 27 is formed on the element isolation insulating film 13, it is possible to prevent the bit line 8 and the wiring layer 27 from being obstructed from extending so as to cross each other.
また、配線層２７を、ワード線７として機能するｎ型不純物領域１２に対して所定の間隔ごとに杭打ちすることによって、ｎ型不純物領域１２の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線７の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。 Further, by staking the wiring layer 27 at predetermined intervals with respect to the n-type impurity region 12 functioning as the word line 7, the resistance increases due to the increase in the length of the n-type impurity region 12. Therefore, it is possible to suppress the fall (rise) speed of the word line 7 from being lowered.
また、メモリセル９の形成領域に対応して、ビット線８よりも下方の２層目にビット線８とｐ型不純物領域１４とを接続するためのコンタクトホール２１およびプラグ２２が設けられているか否かによりメモリセル９のデータ「１」または「０」を切り替えることによって、少なくとも１層目の層間絶縁膜１６より下部は、受注前に形成してストックすることができる。そのため、受注後は、メモリセルのデータを書き込むためのコンタクトホール２１形成工程から始めることができ、出荷までの時間を大幅に縮減することができる。また、最終工程が２層目であるため、製造費用、製造費用を低減することができる。 Whether a contact hole 21 and a plug 22 for connecting the bit line 8 and the p-type impurity region 14 are provided in the second layer below the bit line 8 corresponding to the formation region of the memory cell 9. By switching the data “1” or “0” of the memory cell 9 depending on whether or not, at least the lower layer than the interlayer insulating film 16 of the first layer can be formed and stocked before receiving an order. Therefore, after receiving an order, it is possible to start from the process of forming the contact hole 21 for writing the data of the memory cell, and the time to shipment can be greatly reduced. In addition, since the final process is the second layer, manufacturing costs and manufacturing costs can be reduced.
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
たとえば、本実施形態では、マスクＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭ以外のメモリにも適用可能である。 For example, in the present embodiment, an example in which the present invention is applied to a mask ROM has been described. However, the present invention is not limited to this and can be applied to memories other than the mask ROM.
また、本実施形態では、素子分離領域としてのＬＯＣＯＳ膜によって複数のｎ型不純物領域を分離するように構成したが、本発明はこれに限らず、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）や他の素子分離方法によって複数のｎ型不純物領域を分離するように構成してもよい。 In the present embodiment, a plurality of n-type impurity regions are isolated by a LOCOS film as an element isolation region. However, the present invention is not limited to this, and STI (Shallow Trench Isolation) and other element isolation methods are used. A plurality of n-type impurity regions may be separated by.
また、本実施形態では、配線層がポリシリコン層である場合について説明したが、タングステンポリサイド層であってもよい。 In this embodiment, the wiring layer is a polysilicon layer, but may be a tungsten polycide layer.
また、本実施形態では、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成したが、本発明はこれに限らず、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＬレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＨレベルの信号を出力するように構成してもよい。 In this embodiment, the sense amplifier outputs an H level signal when a current higher than a predetermined current flows through the selected bit line, and a current less than the predetermined current flows through the selected bit line. However, the present invention is not limited to this, and the sense amplifier outputs an L level signal when a current higher than a predetermined current flows through the selected bit line. In addition, an H level signal may be output when a current less than a predetermined current flows through the selected bit line.
１ アドレス入力回路
２ ロウデコーダ
３ カラムデコーダ
４ センスアンプ
５ 出力回路
６ メモリセルアレイ領域
７ ワード線
８ ビット線
９ メモリセル
１０ ダイオード
１１ ｐ型シリコン基板
１２ ｎ型不純物領域
１３ 素子分離絶縁膜
１４ ｐ型不純物領域
１５ ｎ型コンタクト領域
１６ １層目の層間絶縁膜
１７ コンタクトホール
１８ １層目のプラグ
１９Ａ １層目のパッド層
１９Ｂ １層目のパッド層
２０ ２層目の層間絶縁膜
２１ コンタクトホール
２２ ２層目のプラグ
２３ ２層目のパッド
２７ 配線層
２０１ 基板
２０２ 不純物領域
２０３ 絶縁膜
２０４ ワード線
２０５ トランジスタ
２０６ １層目の層間絶縁膜
２０７ コンタクトホール
２０８ １層目のプラグ
２０９ ソース線（ＧＮＤ線）
２１０ 接続層
２１１ メモリセル
２１２ ２層目の層間絶縁膜
２１３ コンタクトホール
２１４ ２層目のプラグ
２１５ ビット線
２１６ ３層目の層間絶縁膜
２１７ コンタクトホール
２１８ ３層目のプラグ
２１９ 接続層
1 address input circuit 2 row decoder 3 column decoder 4 sense amplifier 5 output circuit 6 memory cell array region 7 word line 8 bit line 9 memory cell 10 diode 11 p-type silicon substrate 12 n-type impurity region 13 element isolation insulating film 14 p-type impurity Region 15 N-type contact region 16 First layer interlayer insulating film 17 Contact hole 18 First layer plug 19A First layer pad layer 19B First layer pad layer 20 Second layer interlayer insulating film 21 Contact hole 22 2 Second layer plug 23 Second layer pad 27 Wiring layer 201 Substrate 202 Impurity region 203 Insulating film 204 Word line 205 Transistor 206 First layer interlayer insulating film 207 Contact hole 208 First layer plug 209 Source line (GND line)
210 Connection layer 211 Memory cell 212 Second layer interlayer insulation film 213 Contact hole 214 Second layer plug 215 Bit line 216 Third layer interlayer insulation film 217 Contact hole 218 Third layer plug 219 Connection layer
Claims (5)
前記半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、
前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、
前記第１不純物領域間に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成され、前記第１不純物領域に対して所定の間隔ごとに接続される配線と、
前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、
前記ビット線よりも下方で、前記ビット線と前記第２不純物領域とを電気的に接続するための接続孔と、を備え、
前記メモリセルのデータは、前記メモリセルが形成される領域に対して、前記接続孔が設けられているか否かによって切り替えられることを特徴とするメモリ。 A semiconductor substrate;
A first impurity region of a first conductivity type formed on a main surface of the semiconductor substrate and functioning as one electrode and a word line of a diode included in a memory cell;
A plurality of second impurity regions of a second conductivity type formed on the surface of the first impurity region at a predetermined interval and functioning as the other electrode of the diode;
An element isolation insulating film formed between the first impurity regions;
Wiring formed on the element isolation insulating film and connected to the first impurity region at predetermined intervals;
A bit line formed on the semiconductor substrate and connected to the second impurity region;
A connection hole for electrically connecting the bit line and the second impurity region below the bit line;
The memory cell data is switched depending on whether or not the connection hole is provided in a region where the memory cell is formed .
前記半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、
前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、
前記第１不純物領域間に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成され、前記第１不純物領域に対して所定の間隔ごとに接続される配線と、
前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、を備え、
前記配線と前記第１不純物領域とは、前記配線上及び前記第１不純物領域上に形成されたコンタクト孔を覆うパッド層により接続されていることを特徴とするメモリ。 A semiconductor substrate;
A first impurity region of a first conductivity type formed on a main surface of the semiconductor substrate and functioning as one electrode and a word line of a diode included in a memory cell;
A plurality of second impurity regions of a second conductivity type formed on the surface of the first impurity region at a predetermined interval and functioning as the other electrode of the diode;
An element isolation insulating film formed between the first impurity regions;
Wiring formed on the element isolation insulating film and connected to the first impurity region at predetermined intervals;
A bit line formed on the semiconductor substrate and connected to the second impurity region,
The memory, wherein the wiring and the first impurity region are connected by a pad layer that covers a contact hole formed on the wiring and on the first impurity region.
前記配線は前記トランジスタのゲート電極を構成するポリシリコン層と同一の層をパターニングすることにより形成されていることを特徴とする請求項３に記載のメモリ。 It further includes a transistor used in the peripheral circuit ,
4. The memory according to claim 3 , wherein the wiring is formed by patterning the same layer as a polysilicon layer constituting the gate electrode of the transistor .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006108386A JP5010169B2 (en) | 2006-04-11 | 2006-04-11 | memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006108386A JP5010169B2 (en) | 2006-04-11 | 2006-04-11 | memory |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007281329A JP2007281329A (en) | 2007-10-25 |
| JP2007281329A5 JP2007281329A5 (en) | 2009-05-21 |
| JP5010169B2 true JP5010169B2 (en) | 2012-08-29 |
Family
ID=38682451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006108386A Expired - Fee Related JP5010169B2 (en) | 2006-04-11 | 2006-04-11 | memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5010169B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019054102A (en) * | 2017-09-14 | 2019-04-04 | 東芝メモリ株式会社 | Memory device and method of manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334139A (en) * | 1993-05-18 | 1994-12-02 | Sony Corp | Read-only memory and its manufacture |
| JP2003086768A (en) * | 2001-09-14 | 2003-03-20 | Sharp Corp | Non-volatile semiconductor memory device |
| JP4164324B2 (en) * | 2002-09-19 | 2008-10-15 | スパンション エルエルシー | Manufacturing method of semiconductor device |
| JP4632869B2 (en) * | 2004-06-09 | 2011-02-16 | 三洋電機株式会社 | memory |
-
2006
- 2006-04-11 JP JP2006108386A patent/JP5010169B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007281329A (en) | 2007-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7476945B2 (en) | Memory having reduced memory cell size | |
| US6583490B2 (en) | One time programmable semiconductor nonvolatile memory device and method for production of same | |
| US6657243B2 (en) | Semiconductor device with SRAM section including a plurality of memory cells | |
| KR101069285B1 (en) | Phase change ram device and method of manufacturing the same | |
| US6307217B1 (en) | Semiconductor memory device having driver and load MISFETs and capacitor elements | |
| US6078074A (en) | Semiconductor device having multilayer metal interconnection | |
| US20050078546A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US7723723B2 (en) | Memory | |
| JP2007266277A (en) | Memory and its manufacturing method | |
| JP5010169B2 (en) | memory | |
| US7030437B2 (en) | Semiconductor device having sense amplifier including paired transistors | |
| JP4907847B2 (en) | memory | |
| JP4966585B2 (en) | Semiconductor device | |
| JP5443814B2 (en) | Manufacturing method of semiconductor memory device | |
| KR100717279B1 (en) | Mask rom device and method of formimg the same | |
| JPH1022481A (en) | Read-only semiconductor storage device | |
| JP2005347296A (en) | Semiconductor device and its manufacturing method | |
| JP2011044651A (en) | Memory | |
| JPH1079438A (en) | Semiconductor protective device and manufacturing method of semiconductor device | |
| JP2006049784A (en) | Semiconductor memory device and manufacturing method therefor | |
| JP2021141284A (en) | Semiconductor device | |
| KR100990944B1 (en) | Phase change ram device and method of manufacturing the same | |
| KR100525900B1 (en) | Static random access memory cell and manufacturing method thereof | |
| JPH047108B2 (en) | ||
| JP2009070462A (en) | Memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090408 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090410 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110331 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120423 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120601 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |