JP5008323B2 - Memory device - Google Patents
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Description
本発明は、データの送受信が可能な半導体装置及びその駆動方法に関する。 The present invention relates to a semiconductor device capable of transmitting and receiving data and a driving method thereof.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
近年、電磁波又は電波を利用して、非接触でデータを送受信する半導体装置の開発が進められており、これらの半導体装置は、RF(Radio Frequency)タグ、無線タグ、電子タグ、トランスポンダ等と呼ばれる。現在実用化されている半導体装置は、半導体基板を用いた回路(IC(Integrated Circuit)チップとも呼ばれる)とアンテナとを有するものが殆どであり、当該ICチップにはメモリや制御回路が作り込まれている。 In recent years, development of semiconductor devices that transmit and receive data in a non-contact manner using electromagnetic waves or radio waves has been promoted, and these semiconductor devices are called RF (Radio Frequency) tags, wireless tags, electronic tags, transponders, and the like. . Most semiconductor devices currently in practical use have a circuit using a semiconductor substrate (also called an IC (Integrated Circuit) chip) and an antenna, and a memory and a control circuit are built in the IC chip. ing.
非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供することが急務の課題であった。上記の実情を鑑み、本発明は、単純な構造のメモリを含む半導体装置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。 Semiconductor devices that can send and receive data without contact are in widespread use in some areas such as railway boarding cards and electronic money cards, but it is an urgent issue to provide inexpensive semiconductor devices for further spread. Met. In view of the above circumstances, an object of the present invention is to provide a semiconductor device including a memory having a simple structure, and to provide an inexpensive semiconductor device and a manufacturing method thereof.
また、本発明は、メモリを含む半導体装置の作製方法における工程数を低減することも課題とする。 Another object of the present invention is to reduce the number of steps in a method for manufacturing a semiconductor device including a memory.
本発明は、有機化合物を含む層を有するメモリとし、メモリ素子メモリ素子部に設けるTFTのソース電極またはドレイン電極をメモリのビット線を構成する導電層とする構造とする。TFTのソース電極またはドレイン電極と接続する接続電極を介してメモリの導電層と接続する構造に比べて、本発明は、一つの配線でTFTのソース電極またはドレイン電極及びメモリのビット線を構成し、接触抵抗や配線抵抗を低減することができるため、半導体装置の省電力化を図ることができる。 The present invention has a structure in which a memory having a layer containing an organic compound is used, and a source electrode or a drain electrode of a TFT provided in a memory element memory element portion is a conductive layer constituting a bit line of the memory. Compared with the structure in which the memory electrode is connected to the conductive layer of the memory through the connection electrode connected to the source electrode or drain electrode of the TFT, the present invention forms the source electrode or drain electrode of the TFT and the bit line of the memory with a single wiring. Since contact resistance and wiring resistance can be reduced, power saving of the semiconductor device can be achieved.
また、メモリ素子部に設けるTFTのソース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導電層とすることも特徴の一つとしている。 Another feature is that a source electrode or a drain electrode of a TFT provided in the memory element portion is processed by etching to form a conductive layer constituting a bit line of the memory.
本明細書で開示する発明の構成は、図1にその一例を示すように、第1の方向に延びた複数のビット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であることを特徴とするメモリ装置である。 The configuration of the invention disclosed in this specification includes a plurality of bit lines extending in a first direction and a plurality extending in a second direction perpendicular to the first direction, as shown in FIG. A word line and a memory cell having a memory element, and the memory element has a stacked structure of a conductive layer, an organic compound layer, and a conductive layer constituting the bit line, and constitutes the bit line. In the memory device, the conductive layer is an electrode in contact with the semiconductor layer of the thin film transistor.
また、他の発明の構成は、図2にその一例を示すように、第1の方向に延びた複数のビ
ット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が2層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有することを特徴とするメモリ装置である。
Further, according to another aspect of the invention, as shown in FIG. 2, for example, a plurality of bit lines extending in a first direction and a plurality of words extending in a second direction perpendicular to the first direction are provided. And a memory cell including a memory element, and the memory element has a stacked structure of a conductive layer, an organic compound layer, and a conductive layer constituting the bit line, and the conductive line constituting the bit line. The layer is an electrode in contact with the semiconductor layer of the thin film transistor, and the conductive layer forming the bit line includes a first region having two metal films and a second region having three metal films. A memory device having a step portion on a boundary line between the first region and the second region.
また、他の発明の構成は、図3にその一例を示すように、第1の方向に延びた複数のビ
ット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有することを特徴とするメモリ装置である。
As another example of the configuration of the present invention, as shown in FIG. 3, a plurality of bit lines extending in a first direction and a plurality of words extending in a second direction perpendicular to the first direction. And a memory cell including a memory element, and the memory element has a stacked structure of a conductive layer, an organic compound layer, and a conductive layer constituting the bit line, and the conductive line constituting the bit line. The layer is an electrode in contact with the semiconductor layer of the thin film transistor, and the conductive layer constituting the bit line includes a first region of a single metal film layer, a second region of three metal film layers, and the first region. A memory device comprising a step portion on a boundary line between a region and the second region.
また、他の発明の構成は、図4にその一例を示すように、第1の方向に延びた複数のビ
ット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が2層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。
As another example of the configuration of the present invention, as shown in FIG. 4, a plurality of bit lines extending in a first direction and a plurality of words extending in a second direction perpendicular to the first direction. And a memory cell including a memory element, and the memory element has a stacked structure of a conductive layer, an organic compound layer, and a conductive layer constituting the bit line, and the conductive line constituting the bit line. The layer is an electrode in contact with the semiconductor layer of the thin film transistor, and the conductive layer forming the bit line includes a first region having two metal films and a second region having three metal films. The memory device has a step portion on a boundary line between the first region and the second region, and the step portion is covered with an insulator.
また、他の発明の構成は、第1の方向に延びた複数のビット線と、前記第1の方向と垂
直な第2の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前
記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。
According to another aspect of the invention, there is provided a memory cell including a plurality of bit lines extending in a first direction, a plurality of word lines extending in a second direction perpendicular to the first direction, and a memory element. The memory element has a stacked structure of a conductive layer, an organic compound layer, and a conductive layer that constitute the bit line, and the conductive layer that constitutes the bit line is an electrode in contact with a semiconductor layer of the thin film transistor. And the conductive layer constituting the bit line includes a first region of a single metal film layer, a second region having three layers of metal films, and a boundary line between the first region and the second region. The memory device is characterized in that the step portion is covered with an insulator.
また、上記各構成において、前記ビット線を構成する導電層は、Ti、Al、Ag、Ni、W、Ta、Nb、Cr、Pt、Zn、Sn、In、またはMoから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を主成分とする単層膜、またはそれらの積層膜であることを特徴の一つとしている。 In each of the above structures, the conductive layer constituting the bit line is an element selected from Ti, Al, Ag, Ni, W, Ta, Nb, Cr, Pt, Zn, Sn, In, or Mo, or One of the characteristics is that it is a single-layer film mainly composed of an alloy material or compound material containing the element as a main component, or a laminated film thereof.
また、上記各構成において、前記ビット線を構成する導電層と前記ワード線を構成する導電層の一方または両方は、透光性を有していてもよい。また、薄膜トランジスタは、有機トランジスタとしてもよい。 In each of the above structures, one or both of the conductive layer forming the bit line and the conductive layer forming the word line may have a light-transmitting property. The thin film transistor may be an organic transistor.
また、上記各構成において、前記ビット線を構成する導電層と有機化合物層との間または有機化合物層と前記ワード線を構成する導電層との間に整流性を有する素子が設けてもよい。なお、整流性を有する素子としては、ゲート電極とドレイン電極を接続した薄膜トランジスタまたはダイオード等を用いることができる。 In each of the above structures, an element having a rectifying property may be provided between the conductive layer and the organic compound layer constituting the bit line or between the organic compound layer and the conductive layer constituting the word line. Note that as the rectifying element, a thin film transistor or a diode in which a gate electrode and a drain electrode are connected can be used.
また、上記各構成において、前記ビット線を構成する導電層の第1領域に接してバッファ層、或いは有機化合物層が設けられていることを特徴の一つとしている。 Further, each of the above structures is characterized in that a buffer layer or an organic compound layer is provided in contact with the first region of the conductive layer forming the bit line.
また、上記各構成において、前記メモリ装置は、さらにメモリ素子を制御する制御回路と、アンテナとを有していることを特徴の一つとしている。 In each of the above structures, the memory device further includes a control circuit that controls the memory element and an antenna.
また、メモリ装置の作製方法も本発明の一つであり、その発明の構成は、第1の方向に延びた複数のビット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、ビット線を構成する導電層を金属層の積層で形成する工程と、前記ビット線を構成する導電層の端部を覆う絶縁物を形成する工程と、前記絶縁物をマスクとして、エッチングを行い、前記ビット線を構成する導電層の縁に沿って斜面が露呈するように前記ビット線を構成する導電層の中央部を薄くする工程と、有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程とを有することを特徴とするメモリ装置の作製方法である。 A method for manufacturing a memory device is also one aspect of the present invention. The structure of the present invention includes a plurality of bit lines extending in a first direction and a second direction perpendicular to the first direction. A method for manufacturing a memory device having a plurality of word lines and a memory cell including a memory element, the step of forming a conductive layer constituting a bit line by stacking metal layers, and the conductive layer constituting the bit line A step of forming an insulator covering the edge of the conductive layer, and etching using the insulator as a mask, and conducting the bit line so that the slope is exposed along the edge of the conductive layer constituting the bit line. A method for manufacturing a memory device, comprising: a step of thinning a central portion of a layer; a step of forming a layer containing an organic compound; and a step of forming a conductive layer on the layer containing the organic compound. is there.
また、メモリ装置の作製方法に関する他の発明の構成は、第1の方向に延びた複数のビット線と、前記第1の方向と垂直な第2の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、薄膜トランジスタの半導体層を形成する工程と、前記薄膜トランジスタの半導体層を覆う絶縁膜を形成する工程と、前記絶縁膜上に前記薄膜トランジスタの半導体層と接する金属層の積層からなる電極を形成する工程と、電極の積層の一部を除去して第1領域と、該第1領域より積層数が多い第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを形成する工程と、前記電極の段差部及び第2領域を覆う絶縁物を形成する工程と、前記第1領域上に接してバッファ層を形成する工程と、前記バッファ層上に有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程と、を有することを特徴とするメモリ装置の作製方法である。 According to another aspect of the invention relating to a method for manufacturing a memory device, a plurality of bit lines extending in a first direction, a plurality of word lines extending in a second direction perpendicular to the first direction, and a memory A method for manufacturing a memory device including a memory cell including an element, a step of forming a semiconductor layer of a thin film transistor, a step of forming an insulating film covering the semiconductor layer of the thin film transistor, and a step of forming the thin film transistor on the insulating film. Forming an electrode comprising a stack of metal layers in contact with the semiconductor layer; removing a portion of the stack of electrodes; a first region; a second region having a greater number of stacks than the first region; and the first region Forming a step portion on a boundary line between the first region and the second region, forming an insulator covering the step portion and the second region of the electrode, and forming a buffer layer in contact with the first region And a step of Forming a layer containing an organic compound on a file layer, a method for manufacturing a memory device, comprising the steps of: forming a conductive layer on the layer containing the organic compound.
本発明により、メモリ装置の構成がアクティブマトリクス型である半導体装置の作製方法における工程数を低減することができる。 According to the present invention, the number of steps in a manufacturing method of a semiconductor device in which the structure of a memory device is an active matrix type can be reduced.
本発明の実施形態について、以下に図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and it is easy for those skilled in the art to make various changes in form and details without departing from the spirit and scope of the present invention. Understood. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in the drawings described below, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
(実施の形態1)
図1は、本発明の半導体装置の一例、具体的には、有機化合物層を含むメモリ素子を配置したメモリ素子部を有するメモリ装置(以下、有機メモリとも記す)の断面図である。
(Embodiment 1)
FIG. 1 is a cross-sectional view of an example of a semiconductor device of the present invention, specifically, a memory device (hereinafter also referred to as an organic memory) having a memory element portion in which a memory element including an organic compound layer is arranged.
図1中、絶縁表面を有する基板10上に設けられたTFT(nチャネル型TFTまたはpチャネル型TFT)は、メモリセルの有機化合物層20bに流れる電流を制御する素子であり、13、14はソース領域またはドレイン領域である。
In FIG. 1, a TFT (n-channel TFT or p-channel TFT) provided on a
基板10上には下地絶縁膜11(ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜)が形成されており、ゲート電極15と半導体層との間には、ゲート絶縁膜12が設けられている。また、ゲート電極15の側壁にはサイドウォール22が設けられている。また、16は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。また、ここでは図示しないが、一つのメモリセルには、図示したTFTの他にもTFT(nチャネル型TFTまたはpチャネル型TFT)を一つ、または複数設けてもよい。また、ここでは、一つのチャネル形成領域を有するTFTを示したが、特に限定されず、複数のチャネルを有するTFTとしてもよい。
A base insulating film 11 (here, a nitride insulating film as a lower layer and an oxide insulating film as an upper layer) is formed on the
また、図1に示すように、チャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域23、24を有する低濃度ドレイン(LDD:Lightly Doped Drain)構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。
Further, as shown in FIG. 1, a lightly doped drain (LDD) structure having
また、18a〜18cは、第1の電極層、即ち、メモリ素子のビット線を構成する導電層である。第1の電極層は、3層構造となっている。ここでは、18aとしてチタン膜、18bとしてアルミニウムを主成分とする膜、18cとしてチタン膜として順に積層している。ドレイン領域(またはソース領域)と接する導電層18aとしてチタン膜を用いると接触抵抗を低くすることができ、好ましい。また、アルミニウムを主成分とする膜は電気抵抗が低いため、3層構造のうち最も厚い膜厚とすることで配線全体の低抵抗化が図れる利点がある。また、アルミニウムを主成分とする膜は、酸化しやすく、後の工程で熱などが加えられた時にヒロックなどの凸部が生じやすいので、チタン膜を積層して酸化や凸部形成を防ぐことが望ましい。アルミニウムを主成分とする膜が酸化されると絶縁膜になるのに対し、チタン膜は酸化しても半導体の性質を有するため、アルミニウムを主成分とする膜に比べて電気抵抗の上昇を抑えることができる。これらのことを考慮すると、18aとしてチタン膜、18bとしてアルミニウムを主成分とする膜、18cとしてチタン膜とを大気に曝すことなく連続的に成膜することが好ましい。
また、同じ積層構造(合計3層)でソース線17a〜17cも形成される。上記積層構造(合計3層)は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線25a〜25cも同時に形成される。
Further,
また、メモリ素子部に配置するTFTに加え、メモリ素子部の動作を制御する駆動回路も形成することができる。また、同じ積層構造(合計3層)で駆動回路の引き回し配線も形成することができ、低抵抗な配線で駆動回路を構成することができる。低抵抗な配線で駆動回路を構成することによって駆動回路の消費電力の低減を図ることができる。メモリ素子部の動作を制御する駆動回路とは、例えば、デコーダ、センスアンプ、セレクタ、バッファ、読み出し回路、書き込み回路等である。 In addition to the TFTs arranged in the memory element portion, a driver circuit for controlling the operation of the memory element portion can be formed. In addition, a lead-out wiring of the drive circuit can be formed with the same laminated structure (total of three layers), and the drive circuit can be configured with low-resistance wiring. By configuring the drive circuit with low resistance wiring, power consumption of the drive circuit can be reduced. Examples of the driving circuit that controls the operation of the memory element unit include a decoder, a sense amplifier, a selector, a buffer, a reading circuit, and a writing circuit.
また、各メモリセル間には絶縁物19を設ける。絶縁物19は隣合うメモリセルとの境界に配置され、第1の電極層18a〜18cの周縁を囲むように覆っている。絶縁物19としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒素を有する無機材料等の単層構造またはこれらの積層構造を用いることができる。他にも、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等により、単層又は積層構造で形成する。また、無機材料と有機材料を積層させて設けてもよい。
An
また、第2の電極層21は、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等から選ばれた一種の元素または当該元素を複数含む合金からなる単層または積層構造を用いることができる。
The
また、第1の電極層18a〜18cと第2の電極層21の間には有機化合物を含む積層(第1層(バッファ層20a)と第2層(有機化合物層20b)の積層)を設けている。
Further, between the first electrode layers 18a to 18c and the
バッファ層20aは、有機化合物と、該有機化合物に対して電子を授受できる無機化合物との複合層であり、具体的には、金属酸化物と有機化合物とを含む複合層である。バッファ層は、無機化合物を混合することによって得られると考えられている効果(耐熱性の向上など)に加え、優れた導電性をも得ることができる。 The buffer layer 20a is a composite layer of an organic compound and an inorganic compound that can exchange electrons with the organic compound. Specifically, the buffer layer 20a is a composite layer containing a metal oxide and an organic compound. The buffer layer can obtain excellent conductivity in addition to the effects (such as improved heat resistance) that are considered to be obtained by mixing inorganic compounds.
具体的にバッファ層20aは、金属酸化物(酸化モリブデン、酸化タングステン、酸化レニウムなど)と有機化合物(ホール輸送性を有する材料(例えば4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)、4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:α−NPD)、4,4’−ビス{N−[4−(N,N−ジ−m−トリルアミノ)フェニル]−N−フェニルアミノ}ビフェニル(略称:DNTPD)など))とを含む複合層である。 Specifically, the buffer layer 20a includes a metal oxide (such as molybdenum oxide, tungsten oxide, and rhenium oxide) and an organic compound (a material having a hole transport property (for example, 4,4′-bis [N- (3-methylphenyl)- N-phenylamino] biphenyl (abbreviation: TPD), 4,4′-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: α-NPD), 4,4′-bis {N— [4- (N, N-di-m-tolylamino) phenyl] -N-phenylamino} biphenyl (abbreviation: DNTPD) and the like)).
また、第1の電極層上に接してバッファ層を設けることによって、メモリ素子における第1の電極層の3層目と第2の電極層との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。 In addition, by providing a buffer layer in contact with the first electrode layer, the distance between the third layer of the first electrode layer and the second electrode layer in the memory element can be increased, and the surface unevenness of the metal electrode can be increased. It is also possible to suppress an initial failure due to a short circuit of the memory element due to the above.
第2層となる有機化合物層20bは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。
As the
また、バッファ層は、第1の電極層の3層目20cと第2層20bとの密着性が悪い場合、間に設けることで密着性を向上させることができる。バッファ層は、金属酸化物と有機化合物とを含む複合層であるため、金属からなる第1の電極層と有機化合物からなる第2層との両方と密着性がよい。
Further, when the adhesion between the third layer 20c of the first electrode layer and the
また、ここではトップゲート型TFTを例として説明したが、TFT構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型(逆スタガ型)TFTや順スタガ型TFTに適用することが可能である。また、シングルゲート構造のTFTに限定されず、複数のチャネル形成領域を有するマルチゲート型TFT、例えばダブルゲート型TFTとしてもよい。 Although the top gate type TFT has been described as an example here, the present invention can be applied regardless of the TFT structure. For example, it can be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible. Further, the TFT is not limited to a single-gate TFT, and may be a multi-gate TFT having a plurality of channel formation regions, for example, a double-gate TFT.
また、本明細書において、TFTの活性層となる半導体層は、珪素を主成分とする半導体膜、有機材料を主成分とする半導体膜、或いは金属酸化物を主成分とする半導体膜を用いることができる。珪素を主成分とする半導体膜としては、非晶質半導体膜、結晶構造を含む半導体膜、非晶質構造を含む化合物半導体膜などを用いることができる。具体的には珪素を主成分とする半導体膜としてアモルファスシリコン、微結晶シリコン、多結晶シリコンなどを用いることができる。また、有機材料を主成分とする半導体膜としては、他の元素と組み合わせて一定量の炭素または炭素の同素体(ダイヤモンドを除く)からなる物質を主成分とする半導体膜を用いることができる。具体的には、ペンタセン、テトラセン、チオフェンオリゴマ誘導体、フェニレン誘導体、フタロシアニン化合物、ポリアセチレン誘導体、ポリチオフェン誘導体、シアニン色素等が挙げられる。また、金属酸化物を主成分とする半導体膜としては、酸化亜鉛(ZnO)や亜鉛とガリウムとインジウムの酸化物(In−Ga−Zn−O)等を用いることができる。 In this specification, as a semiconductor layer which is an active layer of a TFT, a semiconductor film containing silicon as a main component, a semiconductor film containing an organic material as a main component, or a semiconductor film containing a metal oxide as a main component is used. Can do. As the semiconductor film containing silicon as its main component, an amorphous semiconductor film, a semiconductor film including a crystal structure, a compound semiconductor film including an amorphous structure, or the like can be used. Specifically, amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used as a semiconductor film containing silicon as a main component. As the semiconductor film containing an organic material as its main component, a semiconductor film containing as a main component a substance made of a certain amount of carbon or an allotrope of carbon (except diamond) in combination with other elements can be used. Specific examples include pentacene, tetracene, thiophen oligomer derivatives, phenylene derivatives, phthalocyanine compounds, polyacetylene derivatives, polythiophene derivatives, and cyanine dyes. As the semiconductor film containing a metal oxide as its main component, zinc oxide (ZnO), an oxide of zinc, gallium, and indium (In—Ga—Zn—O), or the like can be used.
また、剥離技術を用いてフレキシブル基板への転写を行ってもよい。その場合、ガラス基板などの第1の基板上に剥離層または分離層を設けた後、TFTおよびメモリを作製する。そして、剥離層または分離層を除去して、第1の基板から剥離したTFTおよびメモリをフレキシブル基板である第2の基板に転写すればよい。 Moreover, you may transfer to a flexible substrate using a peeling technique. In that case, after a release layer or a separation layer is provided over a first substrate such as a glass substrate, a TFT and a memory are manufactured. Then, the peeling layer or the separation layer is removed, and the TFT and the memory peeled from the first substrate may be transferred to the second substrate which is a flexible substrate.
(実施の形態2)
本実施の形態では、実施の形態1と異なる構造のメモリ装置の一例を図2に示す。
(Embodiment 2)
In this embodiment mode, an example of a memory device having a structure different from that in Embodiment Mode 1 is shown in FIG.
図2の構造は、絶縁物219をマスクとしたエッチングにより第1の電極層の一部が薄い第1領域を有しており、第1領域がメモリセルの有機化合物を含む積層(バッファ層220a、有機化合物層220b)と接している。絶縁物219は隣合うメモリセルとの境界に配置され、第1の電極層の周縁を囲むように覆っている。
In the structure of FIG. 2, a part of the first electrode layer has a thin first region by etching using the
また、第1の電極層218a〜218cは、メモリ素子のビット線を構成する導電層である。第1の電極層218a〜218cは、2層の領域からなる第1領域と、3層の領域からなる第2領域と、第1領域と第2領域の境界線に段差を有する構造となっている。ここでは、218aとしてチタン膜、218bとしてアルミニウムを主成分とする膜、218cとしてチタン膜として順に積層している。
The
また、同じ積層構造(合計3層)でソース線217a〜217cも形成される。上記積層構造(合計3層)は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線225a〜225cも同時に形成される。
In addition,
なお、図2中、絶縁表面を有する基板210上に設けられたTFT(nチャネル型TFTまたはpチャネル型TFT)は、メモリセルの有機化合物層220bに流れる電流を制御する素子であり、213、214はソース領域またはドレイン領域である。また、図2に示すTFTは、チャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域223、224を有する。
Note that in FIG. 2, a TFT (n-channel TFT or p-channel TFT) provided over the
基板210上には下地絶縁膜211(ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜)が形成されており、ゲート電極215と半導体層との間には、ゲート絶縁膜212が設けられている。また、ゲート電極215の側壁にはサイドウォール222が設けられている。また、216は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。
A base insulating film 211 (here, a nitride insulating film as a lower layer and an oxide insulating film as an upper layer) is formed over the
また、第1の電極層上に接してバッファ層220aを設けることによって、メモリ素子における第1の電極層と第2の電極層221との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、第1の電極層の2層目218bと有機化合物層220bとの密着性が悪い場合、これらの層の間にバッファ層220aを設けることによって密着性を向上させることができる。図2の構成では、メモリ素子において、2層目の第1の電極層218bとバッファ層220aが接する構造となっており、部分的に第1の電極層218cが除去されている。部分的に第1の電極層218cを除去し、アルミニウムを主成分とする膜とバッファ層220aとを接する構造とすることでメモリ素子における電気抵抗を低減することができる。
In addition, by providing the buffer layer 220a in contact with the first electrode layer, the distance between the first electrode layer and the
第2層となる有機化合物層220bは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。 As the organic compound layer 220b serving as the second layer, a layer made of an organic compound material having conductivity is provided in a single layer or a stacked structure. As a specific example of the organic compound material having conductivity, a material having carrier transportability can be used.
なお、特に必要がなければ、バッファ層220aは設けなくともよい。 Note that the buffer layer 220a is not necessarily provided unless particularly necessary.
図2の構造とした場合、接続部において、第2の電極層221と第1の電極層の2層目とが接する構造となる。第2の電極層221の材料と第1の電極層の2層目の材料とを同じ金属元素を主成分とする材料とすれば、コンタクト抵抗の小さい接続を行うことができる。
In the structure shown in FIG. 2, the
本実施の形態は実施の形態1と自由に組み合わせることができる。 This embodiment mode can be freely combined with Embodiment Mode 1.
(実施の形態3)
本実施の形態では、実施の形態1や実施の形態2と異なる構造のメモリ装置の一例を図3に示す。
(Embodiment 3)
In this embodiment, an example of a memory device having a structure different from that in Embodiment 1 or 2 is illustrated in FIG.
図3の構造は、絶縁物319をマスクとしたエッチングにより第1の電極層の一部が薄い第1領域を有しており、第1領域がメモリセルの有機化合物を含む積層(バッファ層320a、有機化合物層320b)と接している。絶縁物319は隣合うメモリセルとの境界に配置され、第1の電極層の周縁を囲むように覆っている。
In the structure of FIG. 3, a part of the first electrode layer has a thin first region by etching using the
また、第1の電極層318a〜318cは、メモリ素子のビット線を構成する導電層である。第1の電極層318a〜318cは、1層の領域からなる第1領域と、3層の領域からなる第2領域と、第1領域と第2領域の境界線に段差を有する構造となっている。ここでは、318aとしてチタン膜、318bとしてアルミニウムを主成分とする膜、318cとしてチタン膜として順に積層している。
The
また、同じ積層構造(合計3層)でソース線317a〜317cも形成される。上記積層構造(合計3層)は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線325a〜325cも同時に形成される。
In addition,
なお、図3中、絶縁表面を有する基板310上に設けられたTFT(nチャネル型TFTまたはpチャネル型TFT)は、メモリセルの有機化合物層320bに流れる電流を制御する素子であり、313、314はソース領域またはドレイン領域である。また、図3に示すTFTは、チャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域323、324を有する。
Note that in FIG. 3, a TFT (n-channel TFT or p-channel TFT) provided over the
基板310上には下地絶縁膜311(ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜)が形成されており、ゲート電極315と半導体層との間には、ゲート絶縁膜312が設けられている。また、ゲート電極315の側壁にはサイドウォール322が設けられている。また、316は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。
A base insulating film 311 (here, a nitride insulating film as a lower layer and an oxide insulating film as an upper layer) is formed over the
また、第1の電極層上に接してバッファ層320aを設けることによって、メモリ素子における第1の電極層と第2の電極層321との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。
In addition, by providing the buffer layer 320a in contact with the first electrode layer, the distance between the first electrode layer and the
第2層となる有機化合物層320bは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。
As the
なお、特に必要がなければ、バッファ層320aは設けなくともよい。 Note that the buffer layer 320a is not necessarily provided unless particularly necessary.
図3の構造とした場合、第1の電極層の1層目318aは、平坦な層間絶縁膜316上に薄く形成されているため、比較的平坦な表面を得ることができる。従って、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。
In the case of the structure shown in FIG. 3, the
また、接続部において、第2の電極層321と第1の電極層の1層目325aとが接し、且つ、2層目325bの側壁も第2の電極層321と接する構造となる。図3の構造とすることで、接続部における接触面積を大きくすることができる。
In the connection portion, the
本実施の形態は実施の形態1と自由に組み合わせることができる。 This embodiment mode can be freely combined with Embodiment Mode 1.
(実施の形態4)
本実施の形態では、実施の形態2と一部異なる構造のメモリ装置の一例を図4に示す。
(Embodiment 4)
In this embodiment, an example of a memory device having a partly different structure from that of Embodiment 2 is shown in FIG.
実施の形態2では、絶縁物をマスクとしてエッチングを行った例を示したが、本実施の形態では、マスクを1枚増やしてエッチングを行い、第1の電極層の3層目を一部除去する例を示す。 In Embodiment Mode 2, an example in which etching is performed using an insulator as a mask is shown. However, in this embodiment mode, etching is performed with one additional mask, and the third layer of the first electrode layer is partially removed. An example is shown.
図4の構造は、エッチングにより第1の電極層の一部が薄い第1領域を有しており、第1領域がメモリセルの有機化合物を含む積層(バッファ層420a、有機化合物層420b)と接している。絶縁物419は隣合うメモリセルとの境界に配置され、第1の電極層の周縁を囲むように覆っている。
4 has a first region in which a part of the first electrode layer is thin by etching, and the first region includes a stack (buffer layer 420a and organic compound layer 420b) containing an organic compound of a memory cell. Touching. The
また、第1の電極層418a〜418cは、メモリ素子のビット線を構成する導電層である。第1の電極層418a〜418cは、2層の領域からなる第1領域と、3層の領域からなる第2領域と、第1領域と第2領域の境界線に段差を有する構造となっている。ここでは、418aとしてチタン膜、418bとしてアルミニウムを主成分とする膜、418cとしてチタン膜として順に積層している。
The
また、図4の構造においては、第1領域と第2領域の境界線に段差も絶縁物419で覆っている。
In the structure of FIG. 4, a step is also covered with an
また、同じ積層構造(合計3層)でソース線417a〜417cも形成される。上記積層構造(合計3層)は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線425a〜425cも同時に形成される。
In addition,
なお、図4中、絶縁表面を有する基板410上に設けられたTFT(nチャネル型TFTまたはpチャネル型TFT)は、メモリセルの有機化合物層420bに流れる電流を制御する素子であり、413、414はソース領域またはドレイン領域である。また、図4に示すTFTは、チャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域423、424を有する。
Note that in FIG. 4, a TFT (n-channel TFT or p-channel TFT) provided over the
基板410上には下地絶縁膜411(ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜)が形成されており、ゲート電極415と半導体層との間には、ゲート絶縁膜412が設けられている。また、ゲート電極415の側壁にはサイドウォール422が設けられている。また、416は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。
A base insulating film 411 (here, a nitride insulating film as a lower layer and an oxide insulating film as an upper layer) is formed over the
また、第1の電極層上に接してバッファ層420aを設けることによって、メモリ素子における第1の電極層と第2の電極層421との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、2層目の第1の電極層418bと有機化合物層420bとの密着性が悪い場合、これらの層の間にバッファ層420aを設けることによって密着性を向上させることができる。
In addition, by providing the buffer layer 420a in contact with the first electrode layer, the distance between the first electrode layer and the
第2層となる有機化合物層420bは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。 As the organic compound layer 420b serving as the second layer, a layer made of an organic compound material having conductivity is provided in a single layer or a stacked structure. As a specific example of the organic compound material having conductivity, a material having carrier transportability can be used.
なお、特に必要がなければ、バッファ層420aは設けなくともよい。 Note that the buffer layer 420a is not necessarily provided unless particularly necessary.
本実施の形態は実施の形態1と自由に組み合わせることができる。 This embodiment mode can be freely combined with Embodiment Mode 1.
(実施の形態5)
本実施の形態では、実施の形態4と一部異なる構造のメモリ装置の一例を図5に示す。
(Embodiment 5)
In this embodiment mode, an example of a memory device having a structure partially different from that in Embodiment Mode 4 is shown in FIG.
実施の形態4では、第1の電極層の3層目を一部除去した例を示したが、本実施の形態では、第1の電極層の積層数を4として、4層目及び3層目を一部除去する例を示す。 In the fourth embodiment, an example in which the third layer of the first electrode layer is partially removed has been described. However, in this embodiment, the number of first electrode layers is four, the fourth layer and the third layer. An example in which a part of the eyes is removed is shown.
図5の構造は、エッチングにより第1の電極層の一部が薄い第1領域を有しており、第1領域がメモリセルの有機化合物を含む積層(バッファ層520a、有機化合物層520b)と接している。絶縁物519は隣合うメモリセルとの境界に配置され、第1の電極層の周縁を囲むように覆っている。
The structure of FIG. 5 has a first region in which a part of the first electrode layer is thin by etching, and the first region includes a stack (buffer layer 520a,
また、第1の電極層518a〜518dは、メモリ素子のビット線を構成する導電層である。第1の電極層518a〜518dは、2層の領域からなる第1領域と、4層の領域からなる第2領域と、第1領域と第2領域の境界線に段差を有する構造となっている。ここでは、518aとして窒化チタン膜、518bとしてチタン膜、518cとしてアルミニウムを主成分とする膜、518dとしてチタン膜として順に積層している。
The
また、図5の構造においては、第1領域と第2領域の境界にある段差も絶縁物519で覆っている。
In the structure of FIG. 5, the step at the boundary between the first region and the second region is also covered with the
また、同じ積層構造(合計4層)でソース線517a〜517dも形成される。上記積層構造(合計4層)は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線525a〜525dも同時に形成される。
In addition,
なお、図5中、絶縁表面を有する基板510上に設けられたTFT(nチャネル型TFTまたはpチャネル型TFT)は、メモリセルの有機化合物層520bに流れる電流を制御する素子であり、513、514はソース領域またはドレイン領域である。また、図5に示すTFTは、チャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域523、524を有する。
Note that in FIG. 5, a TFT (an n-channel TFT or a p-channel TFT) provided over a
基板510上には下地絶縁膜511(ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜)が形成されており、ゲート電極515と半導体層との間には、ゲート絶縁膜512が設けられている。また、ゲート電極515の側壁にはサイドウォール522が設けられている。また、516は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。
A base insulating film 511 (here, a nitride insulating film as a lower layer and an oxide insulating film as an upper layer) is formed over the
また、第1の電極層上に接してバッファ層520aを設けることによって、メモリ素子における第1の電極層と第2の電極層521との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、2層目の第1の電極層518bと有機化合物層520bとの密着性が悪い場合、これらの層の間にバッファ層520aを設けることによって密着性を向上させることができる。
In addition, by providing the buffer layer 520a in contact with the first electrode layer, the space between the first electrode layer and the
第2層となる有機化合物層520bは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。
As the
なお、特に必要がなければ、バッファ層520aは設けなくともよい。 Note that the buffer layer 520a is not necessarily provided unless particularly necessary.
本実施の形態は実施の形態1と自由に組み合わせることができる。 This embodiment mode can be freely combined with Embodiment Mode 1.
(実施の形態6)
本実施の形態では、有機メモリの一構成例を以下に示す。図6(A)に示したのは本実施の形態で示す有機メモリの一構成例であり、メモリセル1221がマトリクス状に設けられたメモリセルアレイ1222、カラムデコーダ1226aと読み出し回路1226bとセレクタ1226cを有するビット線駆動回路1226、ロウデコーダ1224aとレベルシフタ1224bを有するワード線駆動回路1224、書き込み回路等を有し外部とのやりとりを行うインターフェース1223を有している。なお、ここで示すメモリ装置1216の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
(Embodiment 6)
In the present embodiment, a configuration example of an organic memory is shown below. 6A shows an example of a structure of the organic memory shown in this embodiment mode. A
メモリセル1221は、ワード線Wy(1≦y≦n)を構成する第1の配線1231と、ビット線Bx(1≦x≦m)を構成する第2の配線1232と、トランジスタ1240と、メモリ素子1241とを有する。メモリ素子1241は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。
The
メモリセルアレイ1222の上面構造の一例に関して図6(B)に示す。
An example of a top structure of the
メモリセルアレイ1222は、第1の方向に延びた第1の配線1231と、第1の方向と垂直な第2の方向に延びた第2の配線1232とがマトリクス状に設けられている。また、第1の配線はトランジスタ1240のソースまたはドレイン電極に接続されており、第2の配線はトランジスタ1240のゲート電極に接続されている。さらに、第1の配線と接続されていないトランジスタ1240のソースまたはドレイン電極に第1の電極層1243が接続され、第1の電極層1243と有機化合物層と第2の導電層との積層構造によってメモリ素子が設けられている。
In the
本実施の形態は、実施の形態1乃至5のいずれか一と自由に組み合わせることが可能である。 This embodiment mode can be freely combined with any one of Embodiment Modes 1 to 5.
(実施の形態7)
本実施の形態では、アンテナを有する有機メモリの作製方法に関して図7を用いて説明する。なお、図7では、実施の形態1に示したメモリ素子部および接続部を用いた例を示し、図1と同一の箇所には同一の符号を用いる。
(Embodiment 7)
In this embodiment, a method for manufacturing an organic memory having an antenna will be described with reference to FIGS. 7 illustrates an example using the memory element portion and the connection portion described in Embodiment Mode 1, and the same portions as those in FIG. 1 are denoted by the same reference numerals.
なお、図7では、メモリ素子部および接続部に加え、ビット線駆動回路などの集積回路部と、アンテナを示している。 Note that FIG. 7 illustrates an integrated circuit portion such as a bit line driver circuit and an antenna in addition to the memory element portion and the connection portion.
まず、ガラス基板上に剥離層(分離層とも呼ぶ)を形成し、下地絶縁膜11を形成する。そして、下地絶縁膜上に、メモリ素子部のスイッチング素子として機能する複数のトランジスタおよび集積回路部のCMOS回路などを構成するnチャネル型TFT27及びpチャネル型TFT26を形成する。なお、本実施例では、メモリ素子部に設けられたトランジスタのソース電極またはドレイン電極の一方が第1の導電層18a〜18cとしての機能を有する。第1の導電層18a〜18cは、蒸着法、スパッタ法、CVD法、液滴吐出法、スピンコート法またはスクリーン印刷やグラビア印刷等の各種印刷法などを用いて形成することができる。
First, a peeling layer (also referred to as a separation layer) is formed over a glass substrate, and the
また、後の工程で形成するアンテナと接続するための接続電極28も第1の導電層18a〜18cと同じ工程で形成する。
In addition, the
次に、第1の導電層18a〜18cの端部を覆うように絶縁物19を形成する。また、絶縁物19を集積回路部のnチャネル型TFT27及びpチャネル型TFT26も覆うように形成する。絶縁物19は、液滴吐出法、印刷法またはスピンコート法を用いて形成することができる。必要であれば、パターニングを行って絶縁物19を所望の形状に形成する。
Next, the
次に、第1の導電層18a〜18c上にバッファ層20aと有機化合物を含む層20bを形成する。なお、バッファ層20aと有機化合物を含む層20bは、全面に形成してもよいし、各メモリセルに設けられる有機化合物層が分離するように選択的に形成してもよい。
Next, the buffer layer 20a and the
次に、有機化合物を含む層20b上に第2の導電層21を形成する。第2の導電層21は、上記第1の導電層と同様に蒸着法、スパッタ法、CVD法、液滴吐出法、スピンコート法またはスクリーン印刷やグラビア印刷等の各種印刷法などを用いて形成することができる。少なくとも第1の導電層18a〜18cと、有機化合物を含む層20bと、第2の導電層21との積層構造によりメモリ素子が形成される。
Next, the second
また、集積回路部においては、第2の導電層21と同じ工程で電極29が形成される。電極29は、アンテナ接続部に設けられた接続電極と電気的に接続されている。また、電極29は、後に形成されるアンテナと絶縁物19との密着性の向上を図ることもできる。
In the integrated circuit portion, the
次に、電極29上にアンテナ30を形成する。ここでは絶縁物19の上方にアンテナ30を設けた場合を示しているが、この構成に限られずアンテナを、第1の導電層18a〜18cの下方や同一の層に設けることも可能である。
Next, the antenna 30 is formed on the
なお、データの伝送に用いるアンテナは2通りの設け方があり、1つは複数の素子およびメモリ素子が設けられた基板上にアンテナを設ける場合、もう1つは複数の素子およびメモリ素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。 Note that there are two types of antennas used for data transmission. One is provided with a plurality of elements and memory elements, and the other is provided with a plurality of elements and memory elements. In some cases, a terminal portion is provided over the substrate, and an antenna provided over another substrate is connected to the terminal portion.
次に、剥離層上に設けられた複数のメモリ素子を含むメモリ素子部、接続部、集積回路部、およびアンテナ接続部をガラス基板から完全に剥離する。そして、露呈した下地絶縁膜11に対して接着層31でフレキシブル基板32を貼り付ける。この工程が終了した段階の断面図が図7に相当する。
Next, the memory element portion including the plurality of memory elements provided on the separation layer, the connection portion, the integrated circuit portion, and the antenna connection portion are completely peeled from the glass substrate. Then, the flexible substrate 32 is attached to the exposed
フレキシブル基板32は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と接着性合成樹脂フィルム(アクリル合成樹脂、エポキシ合成樹脂等)との積層フィルムなどに相当する。また、接着層31は、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
The flexible substrate 32 is composed of a film made of polypropylene, polyester, vinyl, polyvinyl fluoride, vinyl chloride, paper made of a fibrous material, a base film (polyester, polyamide, inorganic vapor deposition film, paper, etc.) and an adhesive composition. It corresponds to a laminated film with a resin film (acrylic synthetic resin, epoxy synthetic resin, etc.). Examples of the
また、アンテナ30を覆うように、公知の手段(SOG法、液滴吐出法等)により、保護層として機能する絶縁層を形成してもよい。保護層として機能する絶縁層は、DLC(ダイヤモンドライクカーボン)などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料により形成し、好ましくはエポキシ樹脂により形成すればよい。 Further, an insulating layer functioning as a protective layer may be formed by a known means (SOG method, droplet discharge method, or the like) so as to cover the antenna 30. The insulating layer functioning as a protective layer is formed of a layer containing carbon such as DLC (diamond-like carbon), a layer containing silicon nitride, a layer containing silicon nitride oxide, or an organic material, and preferably formed of an epoxy resin. .
また、剥離方法や転写方法は特に限定されず、例えば、アンテナが設けられている側の面を第1の基体に接着させて、ガラス基板から完全に剥離する。続いて、他方の面を、第2の基体であるフレキシブル基板32に接着層31で固定させてもよい。また、この場合、その後加熱処理と加圧処理の一方又は両方を行って、メモリ素子部を、第1の基体と第2の基体により封止してもよい。
Further, the peeling method and the transfer method are not particularly limited, and for example, the surface on which the antenna is provided is adhered to the first base and completely peeled from the glass substrate. Then, you may fix the other surface to the flexible substrate 32 which is a 2nd base | substrate with the
なお、剥離層は、公知の手段(スパッタリング法やプラズマCVD法等)により、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、鉛(Pd)、オスミウム(Os)、イリジウム(Ir)、珪素(Si)から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。 The release layer is formed by a known means (sputtering method, plasma CVD method, etc.) tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), niobium (Nb), nickel (Ni), An element selected from cobalt (Co), zirconium (Zr), zinc (Zn), ruthenium (Ru), rhodium (Rh), lead (Pd), osmium (Os), iridium (Ir), silicon (Si), or A layer made of an alloy material or a compound material containing the element as a main component is formed as a single layer or a stacked layer. The crystal structure of the layer containing silicon may be any of amorphous, microcrystalline, and polycrystalline.
剥離層が単層構造の場合、例えば、タングステン層、モリブデン層またはタングステンとモリブデンの混合物を含む層を形成する。あるいは、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層またはタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。 In the case where the separation layer has a single-layer structure, for example, a tungsten layer, a molybdenum layer, or a layer containing a mixture of tungsten and molybdenum is formed. Alternatively, a layer containing tungsten oxide or oxynitride, a layer containing molybdenum oxide or oxynitride, or a layer containing oxide or oxynitride of a mixture of tungsten and molybdenum is formed. Note that the mixture of tungsten and molybdenum corresponds to, for example, an alloy of tungsten and molybdenum. The oxide of tungsten may be expressed as tungsten oxide.
剥離層が積層構造の場合、1層目としてタングステン層、モリブデン層またはタングステンとモリブデンの混合物を含む層を形成し、2層目として、タングステン、モリブデンまたはタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。 When the separation layer has a stacked structure, a tungsten layer, a molybdenum layer, or a layer containing a mixture of tungsten and molybdenum is formed as a first layer, and an oxide or nitride of tungsten, molybdenum, or a mixture of tungsten and molybdenum is formed as a second layer Then, a layer containing oxynitride or nitride oxide is formed.
タングステン層を剥離層として設けた場合、剥離層上に下地絶縁膜および素子を形成した後、機械的な力を加えれば、剥離層の層内または界面で基板と下地絶縁膜とを分離させることができる。 When a tungsten layer is provided as a release layer, the substrate and the base insulating film can be separated within the release layer or at the interface by applying mechanical force after forming the base insulating film and the element on the release layer. Can do.
また、剥離層をエッチングで除去する場合には、フォトリソグラフィ法により絶縁膜をエッチングして、剥離層に達する開口部を形成することが望ましい。 In the case where the separation layer is removed by etching, it is preferable that the insulating film be etched by photolithography to form an opening reaching the separation layer.
なお、剥離層として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。また、タングステンの酸化物は、WOxで表され、Xは2〜3であり、Xが2の場合(WO2)、Xが2.5の場合(W2O5)、Xが2.75の場合(W4O11)、Xが3の場合(WO3)などがある。タングステンの酸化物を形成するにあたり、上記に挙げたXの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。なお、エッチングレートとして最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層(WOx、0<X<3)である。従って、作製時間の短縮のため、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。 Note that in the case where a stacked layer of a layer containing tungsten and a layer containing tungsten oxide is formed as the separation layer, the tungsten layer is formed by forming a layer containing tungsten and forming a layer containing silicon oxide thereon. It may be utilized that a layer containing an oxide of tungsten is formed at the interface between the silicon oxide layer and the silicon oxide layer. The same applies to the case where a layer containing tungsten nitride, oxynitride, and nitride oxide is formed. After a layer containing tungsten is formed, a silicon nitride layer, a silicon oxynitride layer, and a silicon nitride oxide layer are formed thereon. A layer may be formed. The oxide of tungsten is represented by WOx, X is 2 to 3, X is 2 (WO 2 ), X is 2.5 (W 2 O 5 ), and X is 2.75. (W 4 O 11 ) and X is 3 (WO 3 ). In forming the tungsten oxide, there is no particular limitation on the value of X mentioned above, and it is preferable to determine which oxide is formed based on the etching rate or the like. Note that the best etching rate is a layer containing tungsten oxide (WOx, 0 <X <3) formed by a sputtering method in an oxygen atmosphere. Therefore, in order to shorten the manufacturing time, a layer containing a tungsten oxide is preferably formed as the separation layer by a sputtering method in an oxygen atmosphere.
また、剥離層として、非晶質シリコン(またはポリシリコン)を用い、レーザー光を照射して非晶質シリコンに含まれる水素を放出させることにより、空隙を生じさせて基板を分離させる剥離法を用いてもよい。 In addition, a peeling method is used in which amorphous silicon (or polysilicon) is used as a peeling layer and a laser beam is irradiated to release hydrogen contained in the amorphous silicon, thereby generating a void and separating the substrate. It may be used.
以上の工程により、メモリ素子部およびアンテナを有する半導体装置を作製することができる。また、上記工程により、可撓性を有する半導体装置を得ることができる。 Through the above steps, a semiconductor device having a memory element portion and an antenna can be manufactured. In addition, a flexible semiconductor device can be obtained through the above steps.
また、大面積のガラス基板(例えば680×880mm、730×920mm、またはそれ以上のサイズ)を用いれば、メモリ素子部およびアンテナを有する半導体装置の大量生産を行うことができる。なお、一枚の基板上に大量に半導体装置を形成する場合には、個々に分断する工程が必要となる。 In addition, when a large-area glass substrate (for example, a size of 680 × 880 mm, 730 × 920 mm, or larger) is used, mass production of a semiconductor device having a memory element portion and an antenna can be performed. Note that in the case where a large number of semiconductor devices are formed over a single substrate, a step of individually dividing is necessary.
本実施の形態は、実施の形態1乃至6のいずれか一と自由に組み合わせることが可能である。 This embodiment mode can be freely combined with any one of Embodiment Modes 1 to 6.
(実施の形態8)
本実施の形態では、本発明の半導体装置を非接触でデータの送受信が可能である無線チップとして利用した場合に関して図8を用いて説明する。
(Embodiment 8)
In this embodiment, the case where the semiconductor device of the present invention is used as a wireless chip capable of transmitting and receiving data without contact will be described with reference to FIGS.
無線チップ1310は、非接触でデータを交信する機能を有し、電源回路1301、クロック発生回路1302、データ復調/変調回路1303、他の回路を制御する制御回路1304、インターフェイス回路1305、メモリ1306、データバス1307、アンテナ(アンテナコイル)1308を有する(図8(A))。
The
電源回路1301は、アンテナ1308から入力された交流信号を基に、半導体装置の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路1302は、アンテナ1308から入力された交流信号を基に、半導体装置内の各回路に供給する各種クロック信号を生成する回路である。データ復調/変調回路1303は、リーダライタ1309と交信するデータを復調/変調する機能を有する。制御回路1304は、メモリ1306を制御する機能を有する。アンテナ1308は、電磁波或いは電波の送受信を行う機能を有する。リーダライタ1309は、半導体装置との交信、制御及びそのデータに関する処理を制御する。
The
また、メモリ1306は上記実施の形態1乃至5で示した有機メモリのいずれかの構成により形成されている。なお、無線チップは上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
In addition, the
また、無線チップは、各回路への電源電圧の供給を電源(バッテリ)を搭載せず電波により行うタイプとしてもよいし、各回路への電源電圧の供給をアンテナの代わりに電源(バッテリ)を搭載させて行うタイプとしてもよいし、電波と電源により電源電圧を供給するタイプとしてもよい。 In addition, the wireless chip may be of a type in which power supply voltage is supplied to each circuit by radio waves without mounting a power supply (battery), or power supply (battery) is supplied to each circuit instead of an antenna. It may be a type that is mounted, or may be a type that supplies a power supply voltage by radio waves and a power source.
本発明の半導体装置を無線チップ等に利用した場合、非接触で通信を行う点、複数読取りが可能である点、データの書き込みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の利点を有する。無線チップは、非接触による無線通信で人や物の個々の情報を識別可能なICタグ、ラベル加工を施して目標物への貼り付けを可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することができる。また、無線チップを樹脂材料により成型加工してもよいし、無線通信を阻害する金属に直接固定してもよい。さらに、無線チップは、入退室管理システムや精算システムといった、システムの運用に活用することができる。 When the semiconductor device of the present invention is used for a wireless chip or the like, the point of performing contactless communication, the point that multiple reading is possible, the point that data can be written, the point that it can be processed into various shapes, selection Depending on the frequency to be used, there are advantages such as wide directivity and wide recognition range. Wireless chips can be used for IC tags that can identify individual information about people and things by wireless communication without contact, labels that can be attached to target objects by label processing, wristbands for events and amusements, etc. Can be applied. Further, the wireless chip may be molded using a resin material, or may be directly fixed to a metal that hinders wireless communication. Furthermore, the wireless chip can be used for system operations such as an entrance / exit management system and a payment system.
次に、半導体装置を無線チップとして実際に使用するときの一形態について説明する。表示部1321を含む携帯端末の側面には、リーダライタ1320が設けられ、品物1322の側面には無線チップ1323が設けられる(図8(B))。
Next, one mode when the semiconductor device is actually used as a wireless chip will be described. A reader /
品物1322が含む無線チップ1323にリーダライタ1320をかざすと、表示部1321に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。フレキシブル基板に形成された無線チップであれば、商品の曲面にも貼りつけることができ、便利である。
When the reader /
また、商品1326をベルトコンベアにより搬送する際に、リーダライタ1324と、商品1326に設けられた無線チップ1325を用いて、該商品1326の検品を行うことができる(図8(C))。このように、システムに無線チップを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
Further, when the
なお、本発明の無線チップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。 The wireless chip of the present invention includes banknotes, coins, securities, certificated documents, bearer bonds, packaging containers, books, recording media, personal items, vehicles, foods, clothing, health supplies, It can be used in daily necessities, medicines, electronic devices and the like.
本実施の形態は、実施の形態1乃至7のいずれか一と自由に組み合わせることが可能である。 This embodiment mode can be freely combined with any one of Embodiment Modes 1 to 7.
本発明は、有機メモリを有する半導体装置の大量生産をする上で、工程数を削減することができる。また、680×880mm、若しくは730×920mm以上の大型基板を用いて有機メモリを有する半導体装置の大量生産を行うことができる。 The present invention can reduce the number of processes when mass-producing semiconductor devices having organic memories. In addition, mass production of a semiconductor device having an organic memory can be performed using a large substrate of 680 × 880 mm or 730 × 920 mm or more.
10 基板
11 下地絶縁膜
12 ゲート絶縁膜
13、14 ソース領域またはドレイン領域
15 ゲート電極
16 層間絶縁膜
17a、17b、17c ソース線
18a、18b、18c 第1の電極層
19 絶縁物
20a バッファ層
20b 有機化合物層
21 第2の電極
22 サイドウォール
23、24 LDD領域
25a、25b、25c 接続配線
26 pチャネル型TFT
27 nチャネル型TFT
28 接続電極
29 電極
30 アンテナ
31 接着層
32 フレキシブル基板
210 絶縁表面を有する基板
211 下地絶縁膜
212 ゲート絶縁膜
213 ソース領域またはドレイン領域
214 ソース領域またはドレイン領域
215 ゲート電極
216 層間絶縁膜
217a ソース線
217b ソース線
217c ソース線
218a 第1の導電層
218b 第1の導電層
218c 第1の導電層
219 絶縁物
220a バッファ層
220b 有機化合物層
221 第2の電極層
222 サイドウォール
223 LDD領域
224 LDD領域
225a 接続配線
225b 接続配線
225c 接続配線
310 絶縁表面を有する基板
311 下地絶縁膜
312 ゲート絶縁膜
313 ソース領域またはドレイン領域
314 ソース領域またはドレイン領域
315 ゲート電極
316 層間絶縁膜
317a ソース線
317b ソース線
317c ソース線
318a 第1の導電層
318b 第1の導電層
318c 第1の導電層
319 絶縁物
320a バッファ層
320b 有機化合物層
321 第2の電極層
322 サイドウォール
323 LDD領域
324 LDD領域
325a 接続配線
325b 接続配線
325c 接続配線
410 絶縁表面を有する基板
411 下地絶縁膜
412 ゲート絶縁膜
413 ソース領域またはドレイン領域
414 ソース領域またはドレイン領域
415 ゲート電極
416 層間絶縁膜
417a ソース線
417b ソース線
417c ソース線
418a 第1の導電層
418b 第1の導電層
418c 第1の導電層
419 絶縁物
420a バッファ層
420b 有機化合物層
421 第2の電極層
422 サイドウォール
423 LDD領域
424 LDD領域
425a 接続配線
425b 接続配線
425c 接続配線
510 絶縁表面を有する基板
511 下地絶縁膜
512 ゲート絶縁膜
513 ソース領域またはドレイン領域
514 ソース領域またはドレイン領域
515 ゲート電極
516 層間絶縁膜
517a ソース線
517b ソース線
517c ソース線
517d ソース線
518a 第1の導電層
518b 第1の導電層
518c 第1の導電層
518d 第1の導電層
519 絶縁物
520a バッファ層
520b 有機化合物層
521 第2の電極層
522 サイドウォール
523 LDD領域
524 LDD領域
525a 接続配線
525b 接続配線
525c 接続配線
525d 接続配線
1216 メモリ装置
1221 メモリセル
1222 メモリセルアレイ
1223 インターフェース
1224 ワード線駆動回路
1224a ロウデコーダ
1224b レベルシフタ
1226 ビット線駆動回路
1226a カラムデコーダ
1226b 読み出し回路
1226c セレクタ
1231 第1の配線
1232 第2の配線
1240 トランジスタ
1241 メモリ素子
1243 第1の導電層
1301 電源回路
1302 クロック発生回路
1303 データ復調/変調回路
1304 制御回路
1305 インターフェイス回路
1306 メモリ
1307 データバス
1308 アンテナ
1309 リーダライタ
1310 無線チップ
1320 リーダライタ
1321 表示部
1322 品物
1323 無線チップ
1324 リーダライタ
1325 無線チップ
1326 商品
DESCRIPTION OF
27 n-channel TFT
28 Connecting electrode 29 Electrode 30 Antenna 31 Adhesive layer 32 Flexible substrate 210 Substrate having an insulating surface 211 Base insulating film 212 Gate insulating film 213 Source region or drain region 214 Source region or drain region 215 Gate electrode 216 Interlayer insulating film 217a Source line 217b Source line 217c Source line 218a First conductive layer 218b First conductive layer 218c First conductive layer 219 Insulator 220a Buffer layer 220b Organic compound layer 221 Second electrode layer 222 Side wall 223 LDD region 224 LDD region 225a Connection Wiring 225b Connection wiring 225c Connection wiring 310 Substrate 311 having an insulating surface Base insulating film 312 Gate insulating film 313 Source region or drain region 314 Source region or drain region 315 Gate electrode 3 16 Interlayer insulating film 317a Source line 317b Source line 317c Source line 318a First conductive layer 318b First conductive layer 318c First conductive layer 319 Insulator 320a Buffer layer 320b Organic compound layer 321 Second electrode layer 322 Side wall 323 LDD region 324 LDD region 325a Connection wiring 325b Connection wiring 325c Connection wiring 410 Substrate having an insulating surface 411 Base insulating film 412 Gate insulating film 413 Source region or drain region 414 Source region or drain region 415 Gate electrode 416 Interlayer insulating film 417a Source Line 417b Source line 417c Source line 418a First conductive layer 418b First conductive layer 418c First conductive layer 419 Insulator 420a Buffer layer 420b Organic compound layer 421 Second electrode layer 422 Side wall 423 LDD region 424 LDD region 425a Connection wiring 425b Connection wiring 425c Connection wiring 510 Substrate having insulating surface 511 Base insulating film 512 Gate insulating film 513 Source region or drain region 514 Source region or drain region 515 Gate electrode 516 Interlayer insulating film 517a Source line 517b Source line 517c Source line 517d Source line 518a First conductive layer 518b First conductive layer 518c First conductive layer 518d First conductive layer 519 Insulator 520a Buffer layer 520b Organic compound layer 521 Second electrode Layer 522 sidewall 523 LDD region 524 LDD region 525a connection wiring 525b connection wiring 525c connection wiring 525d connection wiring 1216 memory device 1221 memory cell 1222 memory cell array 1223 in Interface 1224 Word line driver circuit 1224a Row decoder 1224b Level shifter 1226 Bit line driver circuit 1226a Column decoder 1226b Read circuit 1226c Selector 1231 First wiring 1232 Second wiring 1240 Transistor 1241 Memory element 1243 First conductive layer 1301 Power circuit 1302 Clock Generator circuit 1303 Data demodulation / modulation circuit 1304 Control circuit 1305 Interface circuit 1306 Memory 1307 Data bus 1308 Antenna 1309 Reader / writer 1310 Wireless chip 1320 Reader / writer 1321 Display unit 1322 Product 1323 Wireless chip 1324 Reader / writer 1325 Wireless chip 1326 Product
Claims (17)
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第1の導電層は、第1の領域と、前記第1の領域よりも厚さの厚い第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer is in contact with the semiconductor layer of the thin film transistor;
The first conductive layer has a first region and a second region having a thickness larger than that of the first region,
The memory device , wherein the first conductive layer is in contact with the organic compound layer in the first region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、第1の領域と、前記第1の領域よりも厚さの厚い第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接し、
前記第2の領域において、前記第1の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer has a first region and a second region having a thickness larger than that of the first region,
In the first region, the first conductive layer is in contact with the organic compound layer,
The memory device , wherein the first conductive layer is in contact with a semiconductor layer of the thin film transistor in the second region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第1の導電層は、2層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer is in contact with the semiconductor layer of the thin film transistor;
The first conductive layer has a two-layer first region and a three-layer second region;
The memory device , wherein the first conductive layer is in contact with the organic compound layer in the first region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、2層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接し、
前記第2の領域において、前記第1の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer has a two-layer first region and a three-layer second region;
In the first region, the first conductive layer is in contact with the organic compound layer,
The memory device , wherein the first conductive layer is in contact with a semiconductor layer of the thin film transistor in the second region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第1の導電層は、2層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域と前記第2の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer is in contact with the semiconductor layer of the thin film transistor;
The first conductive layer has a two-layer first region and a three-layer second region;
The step provided at the boundary between the first region and the second region is covered with an insulator,
The memory device , wherein the first conductive layer is in contact with the organic compound layer in the first region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、2層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域と前記第2の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接し、
前記第2の領域において、前記第1の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。 It includes a memory element, and a thin film transistor, and
The memory device includes a first conductive layer, an organic compound layer, a second conductive layer, the lamination of,
Wherein the first conductive layer, possess a first region of the second layer, and a second region of the third layer, and
The step provided at the boundary between the first region and the second region is covered with an insulator ,
In the first region, the first conductive layer is in contact with the organic compound layer,
The memory device , wherein the first conductive layer is in contact with a semiconductor layer of the thin film transistor in the second region .
前記第1の領域において、前記第1の導電層は、第1のチタン膜と、アルミニウムを主成分とする膜と、の積層であり、
前記第2の領域において、前記第1の導電層は、前記第1のチタン膜と、前記アルミニウムを主成分とする膜と、第2のチタン膜と、の積層であることを特徴とするメモリ装置。 In any one of Claims 1 thru | or 6 ,
In the first region, the first conductive layer, a first titanium film, a film mainly containing aluminum is a laminate,
In the second region, the first conductive layer, wherein said memory and said first titanium film, a film mainly containing aluminum, and a second titanium film, that it is of the multilayer apparatus.
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第1の導電層は、単層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer is in contact with the semiconductor layer of the thin film transistor;
The first conductive layer has a single-layer first region and a three-layer second region;
The memory device , wherein the first conductive layer is in contact with the organic compound layer in the first region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、単層の第1の領域と、3層の第2の領域と、を有し、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接し、
前記第2の領域において、前記第1の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。 It includes a memory element, and a thin film transistor, and
The memory device includes a first conductive layer, an organic compound layer, a second conductive layer, the lamination of,
Wherein the first conductive layer, possess a first region of the single layer, and a second region of the third layer, and
In the first region, the first conductive layer is in contact with the organic compound layer,
The memory device , wherein the first conductive layer is in contact with a semiconductor layer of the thin film transistor in the second region .
前記第1の領域において、前記第1の導電層は、第1のチタン膜であり、
前記第2の領域において、前記第1の導電層は、前記第1のチタン膜と、アルミニウムを主成分とする膜と、第2のチタン膜と、の積層であることを特徴とするメモリ装置。 In claim 8 or claim 9 ,
In the first region, the first conductive layer is a first titanium film,
In the second region, the first conductive layer, a memory device for said first titanium film, a film mainly containing aluminum, characterized in that the second titanium film, which is a laminate .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第1の導電層は、2層の第1の領域と、4層の第2の領域と、を有し、
前記第1の領域と前記第2の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接することを特徴とするメモリ装置。 A memory element and a thin film transistor;
The memory element includes a stack of a first conductive layer, an organic compound layer, and a second conductive layer,
The first conductive layer is in contact with the semiconductor layer of the thin film transistor;
The first conductive layer has a two-layer first region and a four-layer second region;
The step provided at the boundary between the first region and the second region is covered with an insulator,
The memory device , wherein the first conductive layer is in contact with the organic compound layer in the first region .
前記メモリ素子は、第1の導電層と、有機化合物層と、第2の導電層と、の積層を有し、
前記第1の導電層は、2層の第1の領域と、4層の第2の領域と、を有し、
前記第1の領域と前記第2の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第1の領域において、前記第1の導電層が前記有機化合物層と接し、
前記第2の領域において、前記第1の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。 It includes a memory element, and a thin film transistor, and
The memory device includes a first conductive layer, an organic compound layer, a second conductive layer, the lamination of,
Wherein the first conductive layer, possess a first region of the second layer, and a second region of the four layers, a,
The step provided at the boundary between the first region and the second region is covered with an insulator ,
In the first region, the first conductive layer is in contact with the organic compound layer,
The memory device , wherein the first conductive layer is in contact with a semiconductor layer of the thin film transistor in the second region .
前記第1の領域において、前記第1の導電層は、窒化チタン膜と、第1のチタン膜と、の積層であり、
前記第2の領域において、前記第1の導電層は、前記窒化チタン膜と、前記第1のチタン膜と、アルミニウムを主成分とする膜と、第2のチタン膜と、の積層であることを特徴とするメモリ装置。 In claim 11 or claim 12 ,
In the first region, the first conductive layer is a stack of a titanium nitride film and a first titanium film ,
In the second region, said first conductive layer, and the titanium nitride film, a first titanium film, a film mainly containing aluminum, and a second titanium film, which is a laminate A memory device.
前記第2の領域における前記第1の導電層と同じ積層構造で設けられた接続配線を有し、
前記接続配線は、前記第2の導電層と接することを特徴とするメモリ装置。 In any one of claims 1 to 13,
A connection wiring provided in the same stacked structure as the first conductive layer in the second region,
The memory device, wherein the connection wiring is in contact with the second conductive layer.
前記第2の領域における前記第1の導電層と同じ積層構造で設けられた第1の配線と、 前記第1の配線と交差する第2の配線と、
を有することを特徴とするメモリ装置。 In any one of claims 1 to 14,
A first wiring provided in the same stacked structure as the first conductive layer in the second region, a second wiring crossing the first wiring,
A memory device comprising:
前記半導体層は、金属酸化物を含むことを特徴とするメモリ装置。The memory device, wherein the semiconductor layer includes a metal oxide.
前記半導体層は、亜鉛とガリウムとインジウムの酸化物を含むことを特徴とするメモリ装置。The memory device, wherein the semiconductor layer includes an oxide of zinc, gallium, and indium.
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