JP5003857B2

JP5003857B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5003857B2
Application number: JP2005319251A
Authority: JP
Inventors: 知郎 ▲高▼相; 邦雄渡辺; 正浩林; 高尚秋場; 範剣持
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-11-02
Filing date: 2005-11-02
Publication date: 2012-08-15
Anticipated expiration: 2025-11-02
Also published as: JP2007129008A

Description

本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

素子分離領域を有する半導体装置、特に高耐圧トランジスタの製造方法では、たとえば、特開２００４−２６００７３号公報に開示される技術のように、半導体基板に素子分離領域を形成した後、素子分離領域以外の素子形成領域に不純物を導入し、高温で長時間の熱処理をすることにより不純物を半導体基板内の所望の領域に均一に拡散してウェルを形成している。
特開２００４−２６００７３号公報 In a method of manufacturing a semiconductor device having an element isolation region, particularly a high breakdown voltage transistor, after forming the element isolation region on the semiconductor substrate, for example, as in the technique disclosed in Japanese Patent Application Laid-Open No. 2004-260073, Impurities are introduced into the element formation region and heat treatment is performed at a high temperature for a long time, whereby the impurities are uniformly diffused in a desired region in the semiconductor substrate to form a well.
JP 2004-260073 A

しかしながら、上記の製造方法では、素子分離領域を形成した半導体基板にウェルを形
成する際の熱処理により、素子分離領域にも熱が加わってしまう。その結果、例えば、半導体基板と素子分離領域を形成する材質の熱膨張係数が異なる為、そのストレスにより、結晶欠陥が形成され、この欠陥に起因する電流のリークが発生するという問題が生じるおそれがある。 However, in the manufacturing method described above, heat is also applied to the element isolation region due to the heat treatment when forming the well in the semiconductor substrate on which the element isolation region is formed. As a result, for example, since the thermal expansion coefficient of the material forming the element isolation region is different from that of the semiconductor substrate, there is a possibility that a crystal defect is formed due to the stress and a current leakage due to this defect occurs. is there.

本発明の目的は、素子分離領域から発生する結晶欠陥等の発生を低減するための半導体
装置の製造方法および半導体装置を提供することにある。 An object of the present invention is to provide a method for manufacturing a semiconductor device and a semiconductor device for reducing the occurrence of crystal defects and the like generated from an element isolation region.

（１）本発明にかかる半導体装置の製造方法は、
（Ａ）半導体層の上方に絶縁層を形成する工程と、
（Ｂ）前記半導体層の上方に第１マスク層を形成した後、該半導体層に第１ウェルを形成する工程と、
（Ｃ）前記第１マスク層をマスクとして、露出している前記絶縁層を除去することで認識マークを形成する工程と、
（Ｄ）前記認識マークを用いて、前記半導体層に第２マスク層を形成した後、該半導体層に第２ウェルを形成する工程と、
（Ｅ）前記認識マークを用いて、前記半導体層に素子分離領域を形成する工程と、を含む。 (1) A manufacturing method of a semiconductor device according to the present invention includes:
(A) forming an insulating layer above the semiconductor layer;
(B) after forming a first mask layer above the semiconductor layer, forming a first well in the semiconductor layer;
(C) forming a recognition mark by removing the exposed insulating layer using the first mask layer as a mask;
(D) forming a second well in the semiconductor layer after forming a second mask layer in the semiconductor layer using the recognition mark;
(E) forming an element isolation region in the semiconductor layer using the recognition mark.

本発明にかかる半導体装置の製造方法によれば、ウェルを形成しその後に素子分離絶縁層（素子分離領域）が形成される。ウェルの形成では、不純物を半導体基板に拡散するための熱処理工程で、熱ストレスが半導体層に加わることがある。本発明にかかる半導体装置の製造方法によれば、ウェルの形成前に素子分離絶縁層を形成していないため、素子分離絶縁層に熱ストレスによる結晶欠陥等が発生することを抑制することができる。また、本発明にかかる半導体装置の製造方法では、第１ウェルを形成した後の工程のための認識マークの形成が第１ウェルの形成と同じマスク層を用いて行われる。そのため、認識マークのみを形成するために特別のマスクを作成する必要がない。その結果、製造コストの低下が図られた半導体装置の製造方法を提供することができる。 According to the method for manufacturing a semiconductor device of the present invention, a well is formed, and then an element isolation insulating layer (element isolation region) is formed. In the formation of the well, thermal stress may be applied to the semiconductor layer in a heat treatment process for diffusing impurities into the semiconductor substrate. According to the method for manufacturing a semiconductor device of the present invention, since the element isolation insulating layer is not formed before the well is formed, it is possible to suppress the occurrence of crystal defects or the like due to thermal stress in the element isolation insulating layer. . Further, in the method for manufacturing a semiconductor device according to the present invention, the recognition mark for the process after the formation of the first well is formed using the same mask layer as the formation of the first well. Therefore, it is not necessary to create a special mask for forming only the recognition mark. As a result, it is possible to provide a method for manufacturing a semiconductor device in which the manufacturing cost is reduced.

なお、本発明にかかる半導体装置の製造方法において特定のＡ層（以下、「Ａ層」という。）の上方に特定のＢ層（以下、「Ｂ層」という。）を設けるというとき、Ａ層の上に直接Ｂ層を設ける場合と、Ａ層の上に他の層を介してＢ層を設ける場合とを含む意味である。 In the method for manufacturing a semiconductor device according to the present invention, when a specific B layer (hereinafter referred to as “B layer”) is provided above a specific A layer (hereinafter referred to as “A layer”), the A layer. This includes the case where the B layer is provided directly on the surface and the case where the B layer is provided on the A layer via another layer.

（２）本発明にかかる半導体装置の製造方法において、
前記第１ウェルおよび前記第２ウェルの形成では、
前記半導体層に不純物を導入した後、熱処理による拡散を行うことを含むことができる。 (2) In the method for manufacturing a semiconductor device according to the present invention,
In forming the first well and the second well,
After introducing impurities into the semiconductor layer, diffusion by heat treatment may be included.

（３）本発明にかかる半導体装置の製造方法において、
前記（Ｃ）工程では、さらに、前記半導体層の上面を除去すること、を含むことができる。この態様によれば、認識マークを構成する段差（第１絶縁層の上面と半導体層の上面との高低差）をより鮮明にすることができ、認識性をより向上させることができる。 (3) In the method for manufacturing a semiconductor device according to the present invention,
The step (C) may further include removing the upper surface of the semiconductor layer. According to this aspect, the level difference (level difference between the upper surface of the first insulating layer and the upper surface of the semiconductor layer) constituting the recognition mark can be made clearer, and the recognition can be further improved.

（４）本発明にかかる半導体装置の製造方法において、
前記（Ｅ）工程は、
（Ｅ−１）前記半導体層の上方にパッド層およびストッパ層を形成する工程と、
（Ｅ−２）前記素子分離領域の上方に開口を有する第３マスク層を形成する工程と、
（Ｅ−３）前記第３マスク層をマスクとして、前記パッド層、前記ストッパ層および前記半導体層を除去し、トレンチを形成する工程と、
（Ｅ−４）前記トレンチに絶縁層を形成する工程と、を含み、
前記（Ｅ−１）工程において、前記認識マークの深さと比して大きい膜厚の前記パッド層を形成すること、を含むことができる。 (4) In the method for manufacturing a semiconductor device according to the present invention,
The step (E)
(E-1) forming a pad layer and a stopper layer above the semiconductor layer;
(E-2) forming a third mask layer having an opening above the element isolation region;
(E-3) using the third mask layer as a mask, removing the pad layer, the stopper layer, and the semiconductor layer to form a trench;
(E-4) forming an insulating layer in the trench,
The step (E-1) may include forming the pad layer having a thickness larger than the depth of the recognition mark.

（５）本発明にかかる半導体装置の製造方法において、
さらに、前記素子分離領域に囲まれた素子形成領域にトランジスタを形成する工程と、を含むことができる。 (5) In the method for manufacturing a semiconductor device according to the present invention,
A step of forming a transistor in an element formation region surrounded by the element isolation region.

（６）本発明にかかる半導体装置は、
第１素子形成領域および第２素子形成領域を有する半導体層と、
前記第１素子形成領域に設けられた第１トランジスタと、
前記第２素子形成領域に設けられた第２トランジスタと、を含み、
前記第１トランジスタおよび前記第２トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含み、
前記第１素子形成領域の上面は、前記第２素子形成領域の上面と比して低い位置にある。 (6) A semiconductor device according to the present invention includes:
A semiconductor layer having a first element formation region and a second element formation region;
A first transistor provided in the first element formation region;
A second transistor provided in the second element formation region,
The first transistor and the second transistor are:
A gate insulating layer provided above the semiconductor layer;
A gate electrode provided above the gate insulating layer;
A channel region formed in the semiconductor layer;
A source region and a drain region provided in the semiconductor layer;
The channel region, and an offset insulating layer provided between the source region and the drain region,
The upper surface of the first element formation region is lower than the upper surface of the second element formation region.

以下、本発明の実施の形態の一例について、図１ないし図９を参照しつつ説明する。図１ないし図９は、本実施の形態にかかる半導体装置を模式的に示す断面図である。 Hereinafter, an example of an embodiment of the present invention will be described with reference to FIGS. 1 to 9 are cross-sectional views schematically showing the semiconductor device according to the present embodiment.

（１）まず、図１に示すように、半導体層１０の上に、第１絶縁層１２を形成する。第１絶縁層１２は、たとえば、酸化シリコン層などを用いることができる。第１絶縁層１２は、パーティクル等から基板表面を守るためであり、また、後の工程で行われるイオン注入に起因するダメージの欠陥防止のための膜である。ついで、第１絶縁層１２の上に、第１マスク層Ｍ１を形成する。第１マスク層Ｍ１は、たとえば、レジスト層であることができる。第１マスク層Ｍ１は、第１ウェルを形成したい領域に開口を有している。この第１マスク層Ｍ１を用いて、半導体層１０に不純物を導入し不純物層２２ａを形成する。不純物の導入は、たとえば、イオン注入法により行われる。 (1) First, as shown in FIG. 1, the first insulating layer 12 is formed on the semiconductor layer 10. As the first insulating layer 12, for example, a silicon oxide layer can be used. The first insulating layer 12 is a film for protecting the substrate surface from particles and the like, and is a film for preventing damage caused by ion implantation performed in a later process. Next, a first mask layer M <b> 1 is formed on the first insulating layer 12. The first mask layer M1 can be, for example, a resist layer. The first mask layer M1 has an opening in a region where the first well is to be formed. Using this first mask layer M1, impurities are introduced into the semiconductor layer 10 to form an impurity layer 22a. Impurities are introduced by, for example, an ion implantation method.

ついで、第１マスク層Ｍ１を用いて、第１絶縁層１２を除去する。なお、本実施の形態にかかる半導体装置の製造方法では、露出している第１絶縁層１２に加えて、半導体層１０の上面も除去されている場合を図示する。つまり、残存する第１絶縁層１２の上面と、第１ウェルが形成される領域の半導体層１０の上面とは段差を構成する。そして、第１絶縁層１２の側面と、半導体層１０の上面とで溝３０をなすことになる。この溝３０が、後述の工程における認識マークとして用いられることとなる。上述のように、半導体層１０の上面をも除去することで、深い溝３０を形成することができ、認識性を高めることができる。その後、第１マスク層Ｍ１を、その材質に応じて公知のエッチング方法により除去する。 Next, the first insulating layer 12 is removed using the first mask layer M1. In the semiconductor device manufacturing method according to the present embodiment, the case where the upper surface of the semiconductor layer 10 is also removed in addition to the exposed first insulating layer 12 is illustrated. That is, the remaining upper surface of the first insulating layer 12 and the upper surface of the semiconductor layer 10 in the region where the first well is formed form a step. A groove 30 is formed by the side surface of the first insulating layer 12 and the upper surface of the semiconductor layer 10. This groove 30 is used as a recognition mark in a process described later. As described above, by removing the upper surface of the semiconductor layer 10 as well, the deep groove 30 can be formed, and the recognition can be improved. Thereafter, the first mask layer M1 is removed by a known etching method according to the material.

また、本実施の形態にかかる半導体装置の製造方法では、第１マスク層Ｍ１を形成した後、露出する第１絶縁層１２を除去する前に不純物層２２ａの形成を先に行う場合を説明したが、これに限定されない。たとえば、露出する第１絶縁層１２を除去した後に、不純物層２２ａを形成してもよい。 In the semiconductor device manufacturing method according to the present embodiment, the case where the impurity layer 22a is first formed after the first mask layer M1 is formed and before the exposed first insulating layer 12 is removed has been described. However, it is not limited to this. For example, the impurity layer 22a may be formed after the exposed first insulating layer 12 is removed.

（２）次に、図２に示すように、半導体層１０の上方に第２マスク層Ｍ２を形成する。この第２マスク層Ｍ２の形成では、半導体層１０とレチクル（図示せず）との位置あわせを行う際に、工程（１）で形成した溝３０を認識マークとして用いる。第２マスク層Ｍ２としては、たとえば、レジスト層を用いることができる。第２マスク層Ｍ２は、第２ウェルを形成したい領域の上方に開口を有している。第２ウェルは、第１ウェルとは異なる導電型のウェルである。この第２マスク層Ｍ２を用いて、半導体層１０に不純物を導入し、不純物層２４ａを形成する。不純物の導入は、たとえば、イオン注入法により行われる。その後、第２マスク層Ｍ２を、その材質に応じた除去方法により除去する。 (2) Next, as shown in FIG. 2, a second mask layer M <b> 2 is formed above the semiconductor layer 10. In the formation of the second mask layer M2, the groove 30 formed in the step (1) is used as a recognition mark when aligning the semiconductor layer 10 and a reticle (not shown). As the second mask layer M2, for example, a resist layer can be used. The second mask layer M2 has an opening above the region where the second well is to be formed. The second well is a well having a conductivity type different from that of the first well. Using this second mask layer M2, impurities are introduced into the semiconductor layer 10 to form an impurity layer 24a. Impurities are introduced by, for example, an ion implantation method. Thereafter, the second mask layer M2 is removed by a removal method corresponding to the material.

（３）次に、図３に示すように、不純物層２２ａおよび不純物層２４ａを拡散するための熱処理を施す。この熱処理は、たとえば、９００℃以上の温度で、１２時間程度行われる。この工程により、第１ウェル２２と第２ウェル２４とが形成される。また、本実施の形態にかかる半導体装置の製造方法では、不純物層２２ａ、２４ａの形成を終えた後に、同時に熱拡散処理を施す場合を説明したが、これに限定されることなく、不純物層２２ａ、２４ａのそれぞれに対して別々の熱処理を施して、第１ウェル２２および第２ウェル２４を形成してもよい。 (3) Next, as shown in FIG. 3, heat treatment for diffusing the impurity layer 22a and the impurity layer 24a is performed. This heat treatment is performed, for example, at a temperature of 900 ° C. or higher for about 12 hours. By this step, the first well 22 and the second well 24 are formed. In the semiconductor device manufacturing method according to the present embodiment, the case where the thermal diffusion treatment is performed simultaneously after the formation of the impurity layers 22a and 24a has been described. However, the present invention is not limited thereto, and the impurity layer 22a is not limited thereto. , 24a may be subjected to different heat treatments to form the first well 22 and the second well 24.

（４）次に、半導体層１０の上に、パッド層１４を形成する。パッド層１４の材質としては、たとえば、酸化シリコンを用いることができる。パッド層１４は、熱酸化法などにより形成される。 (4) Next, the pad layer 14 is formed on the semiconductor layer 10. As a material of the pad layer 14, for example, silicon oxide can be used. The pad layer 14 is formed by a thermal oxidation method or the like.

ついで、図４に示すように、パッド層１４上にストッパ層１６を形成する。ストッパ層１６としては、たとえば、窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを用いることができる。ストッパ層１６の形成方法としては、公知の方法、たとえばＣＶＤ法などを用いることができる。ストッパ層１６は、後の研磨工程、たとえばＣＭＰ（Chemical Mechanical Polishing）工程におけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。その後、図４に示すように、ストッパ層１６の上に、所定のパターンの第３マスク層Ｍ３を形成する。第３マスク層Ｍ３は、素子分離領域が形成される領域および素子分離領域中でオフセット絶縁層が形成される領域に開口を有する。第３マスク層Ｍ３の形成においても、工程（１）で形成された認識マーク（溝３０）により、半導体層１０とレチクルの位置合わせを行って形成されている。 Next, as shown in FIG. 4, a stopper layer 16 is formed on the pad layer 14. As the stopper layer 16, for example, a single layer structure of any one of a silicon nitride layer, a polycrystalline silicon layer, and an amorphous silicon layer, or a silicon nitride layer, a polycrystalline silicon layer, and an amorphous silicon layer is used. A multilayer structure composed of at least two kinds selected can be used. As a method for forming the stopper layer 16, a known method such as a CVD method can be used. The stopper layer 16 has a film thickness sufficient to function as a stopper in a subsequent polishing process, for example, a CMP (Chemical Mechanical Polishing) process, for example, a film thickness of 50 to 200 nm. Thereafter, as shown in FIG. 4, a third mask layer M <b> 3 having a predetermined pattern is formed on the stopper layer 16. The third mask layer M3 has openings in a region where the element isolation region is formed and a region where the offset insulating layer is formed in the element isolation region. The third mask layer M3 is also formed by aligning the semiconductor layer 10 and the reticle with the recognition mark (groove 30) formed in step (1).

（５）次に、この第３マスク層Ｍ３（図４参照）をマスクにしてパッド層１４、ストッパ層１６および半導体層１０をエッチングする。これにより、図５に示すように、半導体層１０にトレンチ１８を形成する。 (5) Next, the pad layer 14, the stopper layer 16 and the semiconductor layer 10 are etched using the third mask layer M3 (see FIG. 4) as a mask. Thereby, a trench 18 is formed in the semiconductor layer 10 as shown in FIG.

（６）次に、トレンチ１８を埋め込み、半導体層１０の上方の全面を覆うように絶縁層（図示せず）を形成する。絶縁層としては、たとえば、２種以上の絶縁層が積層されていてもよい。具体的には、たとえば、トレンチ１８の内面に沿って窒化シリコン膜を形成し、その後、酸化シリコン層などの絶縁層を形成することができる。ついで、この絶縁層を、ストッパ層１６の上面が露出するまで除去する。絶縁層の除去は、たとえば、ＣＭＰ法により行うことができる。この工程で、図６に示すようにトレンチ１８に、絶縁層２０ａを埋め込むことができる。 (6) Next, an insulating layer (not shown) is formed so as to fill the trench 18 and cover the entire upper surface of the semiconductor layer 10. As the insulating layer, for example, two or more insulating layers may be stacked. Specifically, for example, a silicon nitride film can be formed along the inner surface of the trench 18 and then an insulating layer such as a silicon oxide layer can be formed. Next, this insulating layer is removed until the upper surface of the stopper layer 16 is exposed. The insulating layer can be removed by, for example, a CMP method. In this step, the insulating layer 20a can be embedded in the trench 18 as shown in FIG.

（７）次に、まず、ストッパ層１６を選択的に除去する。たとえば、ストッパ層１６として、窒化シリコン膜を用いた場合には、熱リン酸によるウェットエッチングによりストッパ層１６を選択的に除去することができる。ついで、図７に示すように、パッド層１４の除去を行う。パッド層１４の除去は、たとえば、フッ酸によるウェットエッチングにより行うことができる。このとき、図７に示すように、絶縁層２０ａの上面も同時に除去される。 (7) Next, the stopper layer 16 is first selectively removed. For example, when a silicon nitride film is used as the stopper layer 16, the stopper layer 16 can be selectively removed by wet etching with hot phosphoric acid. Next, as shown in FIG. 7, the pad layer 14 is removed. The pad layer 14 can be removed by wet etching using hydrofluoric acid, for example. At this time, as shown in FIG. 7, the upper surface of the insulating layer 20a is also removed.

以上の工程により、半導体層１０に、素子分離絶縁層２０が形成され、素子形成領域１０Ａおよび素子形成領域１０Ｂが画定する。素子形成領域１０Ａおよび素子形成領域１０Ｂの半導体層１０には、オフセット絶縁層１０４、２０４が形成される。 Through the above steps, the element isolation insulating layer 20 is formed in the semiconductor layer 10, and the element formation region 10A and the element formation region 10B are defined. Offset insulating layers 104 and 204 are formed in the semiconductor layer 10 in the element formation region 10A and the element formation region 10B.

（８）次に、素子形成領域１０Ａおよび素子形成領域１０Ｂに、それぞれトランジスタ１００、２００を形成する。以下に、トランジスタ１００およびトランジスタ２００の形成方法の一例を説明する。 (8) Next, transistors 100 and 200 are formed in the element formation region 10A and the element formation region 10B, respectively. An example of a method for forming the transistor 100 and the transistor 200 will be described below.

まず、図８に示すように、素子形成領域１０Ａには低濃度不純物層１１２を、素子形成領域１０Ｂには、低濃度不純物層２１２を形成する。まず、低濃度不純物層１１２が形成される領域の上方に開口を有するマスク層（図示せず）を形成し、その後、所定の導電型の不純物を半導体層１０に導入する。ついで、低濃度不純物層２１２が形成される領域の上方に開口を有する他のマスク層（図示せず）を形成し、その後、不純物を導入することにより行われる。また、必要に応じて不純物を拡散するための熱処理を施してもよい。なお、この熱処理は、工程（２）で行われる熱処理と比して低温もしくは処理時間の短縮された条件で行われる。 First, as shown in FIG. 8, a low concentration impurity layer 112 is formed in the element formation region 10A, and a low concentration impurity layer 212 is formed in the element formation region 10B. First, a mask layer (not shown) having an opening is formed above a region where the low-concentration impurity layer 112 is formed, and then an impurity of a predetermined conductivity type is introduced into the semiconductor layer 10. Next, another mask layer (not shown) having an opening is formed above a region where the low-concentration impurity layer 212 is formed, and then impurities are introduced. Moreover, you may perform the heat processing for diffusing an impurity as needed. In addition, this heat processing is performed on the conditions with low temperature or shortened processing time compared with the heat processing performed at a process (2).

ついで、ゲート絶縁層１０２、２０２の形成を行う。ゲート絶縁層１０２、２０２の形成では、ゲート絶縁層１０２、２０２を形成したい領域に開口を有し、耐熱酸化のためのマスク層（図示せず）を形成する。マスク層としては、たとえば、窒化シリコン膜を用いることができる。その後、熱酸化を行うことで、ゲート絶縁層１０２、２０２を形成することができる。その後、マスク層は、その材質に応じた公知の除去方法により除去される。 Next, the gate insulating layers 102 and 202 are formed. In forming the gate insulating layers 102 and 202, an opening is formed in a region where the gate insulating layers 102 and 202 are to be formed, and a mask layer (not shown) for heat-resistant oxidation is formed. For example, a silicon nitride film can be used as the mask layer. After that, by performing thermal oxidation, the gate insulating layers 102 and 202 can be formed. Thereafter, the mask layer is removed by a known removal method corresponding to the material.

（９）次に、図９に示すように、ゲート電極１０６、２０６を形成する。この工程では、まず、半導体層１０の全面の上方に、導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。その後、この導電層をパターニングすることでゲート電極１０６、２０６が形成される。ついで、ゲート電極１０６、２０６の側方にサイドウォール絶縁層１０８、２０８を形成する。サイドウォール絶縁層１０８、２０８の形成は、半導体層１０の上方全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで行われる。ついで、ソース／ドレイン領域１１０、２１０を形成する。ソース領域／ドレイン領域１１０、２１０は、それぞれ不純物を導入したくない領域をマスク層（図示せず）で覆った後に不純物を導入することで形成される。 (9) Next, as shown in FIG. 9, gate electrodes 106 and 206 are formed. In this step, first, a conductive layer (not shown) is formed above the entire surface of the semiconductor layer 10. As the conductive layer, for example, a polycrystalline silicon layer can be formed. Thereafter, gate electrodes 106 and 206 are formed by patterning the conductive layer. Next, sidewall insulating layers 108 and 208 are formed on the sides of the gate electrodes 106 and 206. The sidewall insulating layers 108 and 208 are formed by forming an insulating layer (not shown) on the entire upper surface of the semiconductor layer 10 and performing anisotropic etching on the insulating layer. Next, source / drain regions 110 and 210 are formed. The source / drain regions 110 and 210 are formed by introducing an impurity after covering a region where an impurity is not desired to be introduced with a mask layer (not shown).

以上の工程により、本実施の形態にかかる半導体装置を製造することができる。 Through the above steps, the semiconductor device according to the present embodiment can be manufactured.

本実施の形態にかかる半導体装置の製造方法によれば、第１ウェル２２、第２ウェル２４を形成しその後に素子分離絶縁層２０（オフセット絶縁層１０４、２０４）が形成される。第１ウェル２２および第２ウェル２４の形成では、不純物を半導体層に拡散するための熱処理工程で、熱ストレスが半導体層１０に加わることがある。本実施の形態にかかる半導体装置の製造方法によれば、第１ウェル２２および第２ウェル２４の形成前に素子分離絶縁層２０を形成していないため、素子分離絶縁層２０に熱ストレスによる結晶欠陥等が発生することを抑制することができる。また、本実施の形態にかかる半導体装置の製造方法では、第１ウェル２２を形成した後の工程のための認識マーク（溝３０）の形成が第１ウェル２２の形成と同じマスク層を用いて行われる。そのため、認識マークのみを形成するために特別のマスクを作成する必要がない。その結果、製造コストの低下が図られた半導体装置の製造方法を提供することができる。 According to the method of manufacturing a semiconductor device according to the present embodiment, the first well 22 and the second well 24 are formed, and then the element isolation insulating layer 20 (offset insulating layers 104 and 204) is formed. In the formation of the first well 22 and the second well 24, thermal stress may be applied to the semiconductor layer 10 in a heat treatment process for diffusing impurities into the semiconductor layer. According to the manufacturing method of the semiconductor device according to the present embodiment, the element isolation insulating layer 20 is not formed before the first well 22 and the second well 24 are formed. The occurrence of defects or the like can be suppressed. In the method of manufacturing the semiconductor device according to the present embodiment, the same mask layer is used to form the recognition mark (groove 30) for the process after the formation of the first well 22 as in the formation of the first well 22. Done. Therefore, it is not necessary to create a special mask for forming only the recognition mark. As a result, it is possible to provide a method for manufacturing a semiconductor device in which the manufacturing cost is reduced.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning this Embodiment typically. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment.

Explanation of symbols

１０…半導体層、１０Ａ…素子形成領域、１０Ｂ…素子形成領域、１２…絶縁層、１４…パッド層、１６…ストッパ層、１８…トレンチ、２０…素子分離絶縁層、２２…第１ウェル、２２ａ…不純物層、２４…第２ウェル、２４ａ…不純物層、３０…溝（認識マーク）、１００、２００…トランジスタ、１０２、２０２…ゲート絶縁層、１０６、２０６…ゲート電極、１０８、２０８…サイドウォール絶縁層、１１０、２１０…ソース／ドレイン領域、１１２、２１２…低濃度不純物層、Ｍ１…第１マスク層、Ｍ２…第２マスク層、Ｍ３…第３マスク層 DESCRIPTION OF SYMBOLS 10 ... Semiconductor layer, 10A ... Element formation area, 10B ... Element formation area, 12 ... Insulating layer, 14 ... Pad layer, 16 ... Stopper layer, 18 ... Trench, 20 ... Element isolation insulating layer, 22 ... First well, 22a ... Impurity layer, 24 ... Second well, 24a ... Impurity layer, 30 ... Groove (recognition mark), 100, 200 ... Transistor, 102, 202 ... Gate insulating layer, 106, 206 ... Gate electrode, 108, 208 ... Side wall Insulating layer, 110, 210 ... Source / drain region, 112, 212 ... Low-concentration impurity layer, M1 ... First mask layer, M2 ... Second mask layer, M3 ... Third mask layer

Claims

(A) forming an insulating layer above the semiconductor layer;
(B) after forming a first mask layer above the semiconductor layer, forming a first well in the semiconductor layer;
(C) forming the groove formed by the side surface of the insulating layer and the upper surface of the semiconductor layer as a recognition mark by removing the exposed insulating layer using the first mask layer as a mask;
(D) forming a second well in the semiconductor layer after forming a second mask layer in the semiconductor layer using the recognition mark;
(E) using the recognition mark, saw including a step of forming an element isolation region in the semiconductor layer,
The formation of the first well and the second well is performed before the step (E), and the formation of the first well and the second well is diffusion by heat treatment after introducing impurities into the semiconductor layer. A method for manufacturing a semiconductor device, comprising:

In claim 1,
The step (C) further includes removing the upper surface of the semiconductor layer using the first mask layer as a mask .

In claim 1 or 2,
The step (E)
(E-1) forming a pad layer and a stopper layer above the semiconductor layer;
(E-2) forming a third mask layer having an opening above the element isolation region;
(E-3) using the third mask layer as a mask, removing the pad layer, the stopper layer, and the semiconductor layer to form a trench;
(E-4) A method for manufacturing a semiconductor device, comprising : forming an insulating layer in the trench.

In any of claims 1 to 3,
And a step of forming a transistor in an element formation region surrounded by the element isolation region.