JP4994651B2 - Method for generating board-coupled equivalent circuit - Google Patents
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Description
本発明は、大規模半導体集積回路の設計技術に関し、特に、大規模半導体集積回路における基板結合の等価回路の生成と解析に関する。The present invention relates to a design technique for a large-scale semiconductor integrated circuit, and more particularly to generation and analysis of an equivalent circuit for substrate coupling in a large-scale semiconductor integrated circuit.
大規模半導体集積回路（以後ＬＳＩとする）の高集積化・高機能化がすすみ、近年、マイクロプロセッサに代表されるデジタル回路と、アナログ−デジタル変換回路などのアナログ回路、さらには無線通信機能をつかさどるアナログ高周波回路を同一の半導体チップ上に集積する技術が要求されている。これらの半導体チップ上に形成された半導体素子群（ＭＯＳＦＥＴ）は、図１に示すように、半導体基板（ｐ−ｂｕｌｋ Ｓｉ）に寄生する基板インピ−ダンス（Ｚ）を経由して電気的に結合している。これを基板結合と呼ぶ。半導体チップ上の半導体素子が基板結合を経由して互いに影響しあうことで、異なる回路間の動作に干渉が生じ、予期しない動作不具合を引き起こす。この現象を基板クロスト−クと呼び、先端のＬＳＩ開発おいて解決すべき重要課題となっている。Large-scale semiconductor integrated circuits (hereinafter referred to as LSIs) have become highly integrated and highly functional. In recent years, digital circuits typified by microprocessors, analog circuits such as analog-digital conversion circuits, and wireless communication functions have been developed. There is a demand for a technique for integrating the analog high-frequency circuit on the same semiconductor chip. A semiconductor element group (MOSFET) formed on these semiconductor chips is electrically coupled via a substrate impedance (Z) parasitic on a semiconductor substrate (p-bulk Si) as shown in FIG. is doing. This is called substrate bonding. The semiconductor elements on the semiconductor chip interact with each other via the substrate coupling, causing interference between operations of different circuits and causing unexpected malfunctions. This phenomenon is called a substrate crosstalk and has become an important issue to be solved in advanced LSI development.
一般に、基板クロスト−ク対策として、図２に示すように、ＬＳＩレイアウト上で半導体素子間にガ−ドリングあるいはガ−ドバンド構造を配備することで基板結合を低減する手法が用いられている。この場合、ガ−ドリング等による基板結合の低減効果をＬＳＩの設計段階で精度よく予測するシミュレ−ション手法が不可欠になる。
従来、基板結合のシミュレ−ション・モデルとして、図３に示すように、半導体基板を抵抗メッシュ構造で近似し、この系の節点回路方程式を解いて求める等価回路が用いられてきた。典型的な半導体チップにおいて半導体素子はミクロン・オ−ダで形成されるのに対して、半導体基板のサイズはミリメ−トル・オ−ダであるため、抵抗メッシュの持つ節点数は膨大になる。そこで、基板抵抗メッシュ構造の回路方程式を効率良く解く手法が必要とされてきた。Generally, as a countermeasure against substrate crosstalk, as shown in FIG. 2, a technique of reducing substrate coupling by providing a guard ring or a guard band structure between semiconductor elements on an LSI layout is used. In this case, a simulation method for accurately predicting the effect of reducing substrate coupling due to guarding or the like at the LSI design stage is indispensable.
Conventionally, as a simulation model of substrate coupling, as shown in FIG. 3, an equivalent circuit obtained by approximating a semiconductor substrate with a resistive mesh structure and solving a nodal circuit equation of this system has been used. In a typical semiconductor chip, the semiconductor element is formed on the order of microns, whereas the size of the semiconductor substrate is on the order of millimeters, so the number of nodes of the resistance mesh is enormous. Therefore, a method for efficiently solving the circuit equation of the substrate resistance mesh structure has been required.
従来の基板結合等価回路の生成手法には次のようなものがある。第１の方法は、半導体素子の形成される基板表面から基板裏面に向けて抵抗メッシュ密度を段階的に粗くすることでメッシュの総節点数を低減してから回路方程式を解く手法である。第２の方法は、図４に示すように、抵抗メッシュ近似した半導体チップを水平方向にスライスして水平層と垂直層に分離し、それぞれの層のＦ行列を｛Ｆｈ１，Ｆｖ１，Ｆｈ２，Ｆｖ２，．．．，Ｆｖｎ−１，Ｆｈｎ｝と定義したのちに、次式に示すＦ行列演算により抵抗メッシュを単一のＦ行列に縮約してから回路方程式を解く手法である。
Ｆｃｈｉｐ ＝ Ｆｈ１＊Ｆｖ１＊Ｆｈ２＊Ｆｖ２＊．．．＊Ｆｖｎ−１＊ＦｖｎThere are the following methods for generating a conventional substrate-coupled equivalent circuit. The first method is a method of solving the circuit equation after reducing the total number of nodes of the mesh by gradually increasing the resistance mesh density from the substrate surface on which the semiconductor element is formed toward the substrate back surface. In the second method, as shown in FIG. 4, a semiconductor chip approximated by a resistance mesh is horizontally sliced and separated into a horizontal layer and a vertical layer, and the F matrix of each layer is represented by {Fh1, Fv1, Fh2, Fv2 ,. . . , Fvn−1, Fhn}, the resistance mesh is reduced to a single F matrix by F matrix calculation shown in the following equation, and then the circuit equation is solved.
Fchip = Fh1 * Fv1 * Fh2 * Fv2 *. . . * Fvn-1 * Fvn
第１の方法：Ｔ．Ａ．Ｊｏｈｎｓｏｎ，Ｒ．Ｗ Ｋｎｅｐｐｅｒ，Ｖ．Ｍａｒｃｅｌｌｏ，ａｎｄ Ｗ．Ｗａｎｇ，″Ｃｈｉｐ Ｓｕｂｓｔｒａｔｅ Ｒｅｓｉｓｔａｎｃｅ Ｍｏｄｅｌｉｎｇ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，″ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，Ｖｏｌ．ＣＡＤ−３，Ｎｏ．２，ｐｐ． １２６−１３４，Ａｐｒ．１９８４．
第２の方法：Ｙ．Ｍｕｒａｓａｋａ，Ｍ．Ｎａｇａｔａ，Ｔ．Ｏｈｍｏｔｏ，Ｔ．Ｍｏｒｉｅ，ａｎｄ Ａ．Ｉｗａｔａ，″Ｃｈｉｐ−Ｌｅｖｅｌ Ｓｕｂｓｔｒａｔｅ Ｎｏｉｓｅ Ａｎａｌｙｓｉｓ ｗｉｔｈ Ｎｅｔｗｏｒｋ Ｒｅｄｕｃｔｉｏｎ ｂｙ Ｆｕｎｄａｍｅｎｔａｌ Ｍａｔｒｉｘ Ｃｏｍｐｕｔａｔｉｏｎ，″Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．ｏｎ Ｑｕａｌｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ ２００１（ＩＳＱＥＤ ２００１），ｐｐ．４８２−４８７，Ｍａｒ．２００１First method: T.W. A. Johnson, R.D. W Knepper, V.M. Marcello, and W.M. Wang, “Chip Substrate Resistance Modeling Technology for Integrated Circuit Design,” IEEE Transaction on Computer-Aided Design, Vol. CAD-3, no. 2, pp. 126-134, Apr. 1984.
Second method: Y. Murasaka, M .; Nagata, T .; Ohmoto, T .; Morie, and A.M. Iwata, "Chip-Level Substrate Noise Analysis with Network Reduction by Fundamental Matrix Computation," Proceedings of the IEEE Int. Symp. on Quality Electronic Design 2001 (ISQED 2001), pp. 482-487, Mar. 2001
上記の従来手法に共通の問題として次の点があげられる。
半導体素子形成工程において高濃度に注入されるドナ−やアクセプタ等の活性化不純物は、半導体チップの基板表面からおよそ５ｕｍ程度の範囲の深さに集中して分布する。一般的な半導体チップの基板厚さは５００ｕｍ程度であり、したがって基板厚さのおよそ１％程度の基板表面領域で、より深い領域に比べて１０の５乗以上の不純物濃度勾配が生じている。これは、半導体基板の抵抗メッシュ近似において、深さ方向の枝の抵抗値の基板表面付近で急峻に変化することに相当し、精度の良い基板等価回路の生成には高い密度のメッシュが必要になる。一般にメッシュの規模とともに節点数が増加するため、回路方程式を解く演算量が大きくなりすぎて、基板等価回路の生成が困難になる。The following points are common problems in the above conventional method.
Activation impurities such as donors and acceptors implanted at a high concentration in the semiconductor element forming step are concentrated and distributed at a depth of about 5 μm from the substrate surface of the semiconductor chip. The substrate thickness of a general semiconductor chip is about 500 μm, and therefore an impurity concentration gradient of 10 5 or more is generated in a substrate surface region of about 1% of the substrate thickness as compared with a deeper region. This corresponds to a steep change in the resistance value of the branch in the depth direction in the vicinity of the substrate surface in the resistance mesh approximation of the semiconductor substrate, and a high-density mesh is required to generate an accurate substrate equivalent circuit. Become. In general, since the number of nodes increases with the size of the mesh, the amount of calculation for solving the circuit equation becomes too large, and it becomes difficult to generate a board equivalent circuit.
従来手法の第１の方法ではメッシュの密度を段階的に粗くすること、また第２の方法では水平スライスの間隔を段階的に粗くすること、により深さ方向の急峻な基板抵抗率変化を表現できると考えられる。しかしながら、数桁に及ぶ抵抗率変化が半導体基板の表面付近１％程度ときわめて局所的な領域に限定されているため、メッシュ密度あるいはスライス間隔の変化の範囲が大きくなり、どちらの方法においても回路方程式を解くための演算精度を保てなくなる。In the first method of the conventional method, the density of the mesh is gradually increased, and in the second method, the horizontal slice interval is gradually increased, thereby expressing a steep substrate resistivity change in the depth direction. It is considered possible. However, since the resistivity change of several orders of magnitude is limited to a very local region of about 1% near the surface of the semiconductor substrate, the range of change in mesh density or slice interval becomes large. The calculation accuracy for solving the equations cannot be maintained.
本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、半導体基板表面付近に急峻な不純物分布を考慮した基板結合等価回路の生成を可能にし、さらに各種のガ−ドリング構造による基板結合の低減化効果の精度良い解析を実現することにある。The present invention has been made in order to solve the above-described problems, and an object of the present invention is to enable generation of a substrate-coupled equivalent circuit in consideration of a steep impurity distribution in the vicinity of the surface of a semiconductor substrate. The object is to realize an accurate analysis of the effect of reducing the substrate coupling by the dring structure.
本発明に係る基板結合等価回路の生成方法は、半導体集積回路の形成された半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得る。
上記の基板結合等価回路の生成方法において、半導体チップを、半導体基板深さ方向の不純物濃度に基づいて水平方向にスライスした２個以上の水平部分チップに分割してもよい。上記の基板結合等価回路の生成方法において、半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでの水平部分チップ、ここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップ、およびここから基板裏面までの水平部分チップ、の３つの水平部分チップに分割してもよい。上記の基板結合等価回路の生成方法において、抵抗メッシュ近似した水平部分チップの基板結合等価回路は、Ｆ行列演算法を適用して導出してもよい。A method for generating a substrate coupled equivalent circuit according to the present invention divides a semiconductor chip on which a semiconductor integrated circuit is formed into two or more horizontal partial chips sliced in the horizontal direction, and approximates each horizontal partial chip to a resistance mesh. A substrate-coupled equivalent circuit is derived, and these substrate-coupled equivalent circuits are connected on a circuit netlist to obtain a substrate-coupled equivalent circuit for the entire semiconductor chip.
In the above substrate-coupled equivalent circuit generation method, the semiconductor chip may be divided into two or more horizontal partial chips sliced in the horizontal direction based on the impurity concentration in the semiconductor substrate depth direction. In the above substrate-coupled equivalent circuit generation method, the semiconductor chip is horizontally divided from the substrate surface to the depth of the channel stop layer formed by channel stop ion implantation based on the impurity concentration distribution in the semiconductor substrate depth direction. The horizontal partial chip from here to the depth of the well structure formed by well ion implantation and the horizontal partial chip from here to the back surface of the substrate may be divided into three horizontal partial chips. In the above method for generating a substrate coupled equivalent circuit, the substrate coupled equivalent circuit of a horizontal partial chip approximated by a resistance mesh may be derived by applying an F matrix calculation method.
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップについて、半導体基板上に形成された抵抗性ガ−ドバンド層およびこれに接続する金属配線層についてメッシュを適用し、それぞれの層でメッシュ交点に挟まれた微少領域に含まれる金属配線面積からＸ方向およびＹ方向の抵抗値を算出して決定した水平方向Ｆ行列と、前記微少領域に含まれるコンタクトホ−ルの面積総和からＺ方向の抵抗値を算出して決定した垂直方向Ｆ行列を導出し、半導体基板および半導体基板上に形成された基板電位固定配線をあわせてメッシュを切り、各メッシュ領域に含まれる基板電位固定配線面積からＸ方向およびＹ方向の抵抗値を算出して決定した水平方向Ｆ行列と、各メッシュ領域に含まれる基板コンタクト拡散領域の面積総和からＺ方向の抵抗値を算出して決定した垂直方向Ｆ行列を導出してもよい。In order to analyze the effect of the guarding using the above-described method for generating the substrate-coupled equivalent circuit, among the horizontal partial chips obtained by slicing and separating the semiconductor chip in the horizontal direction, the horizontal partial chip including the substrate surface is used as the semiconductor. A mesh is applied to the resistive guard band layer formed on the substrate and the metal wiring layer connected thereto, and the X direction and the Y direction from the metal wiring area included in the minute region sandwiched between the mesh intersections in each layer A horizontal F matrix determined by calculating a resistance value of the semiconductor substrate and a vertical F matrix determined by calculating a resistance value in the Z direction from the total area of the contact holes included in the minute region, Then, cut the mesh together with the substrate potential fixing wiring formed on the semiconductor substrate, and from the substrate potential fixing wiring area included in each mesh area, X direction and Y direction From the horizontal F matrix determined by calculating the resistance value and the total area of the substrate contact diffusion regions included in each mesh region, a vertical F matrix determined by calculating the resistance value in the Z direction may be derived. .
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップの基板結合等価回路については、半導体基板上に形成された抵抗性ガ−ドリングの配置面上に位置する解析ノ−ドを単一ノ−ドに短絡接続する変更を施してもよい。
ここで解析ノ−ドとは、基板等価回路への電気的な接続端子に相当するものである。
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップの基板結合等価回路については、半導体基板上に形成された容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施してもよい。In order to analyze the effect of the guarding using the above method for generating the substrate coupling equivalent circuit, the substrate coupling of the horizontal partial chip including the substrate surface among the horizontal partial chips obtained by slicing and separating the semiconductor chip in the horizontal direction. The equivalent circuit may be changed by short-circuiting the analysis node located on the placement surface of the resistive guard formed on the semiconductor substrate to a single node.
Here, the analysis node corresponds to an electrical connection terminal to the substrate equivalent circuit.
In order to analyze the effect of the guarding using the above method for generating the substrate coupling equivalent circuit, the substrate coupling of the horizontal partial chip including the substrate surface among the horizontal partial chips obtained by slicing and separating the semiconductor chip in the horizontal direction. For the equivalent circuit, the analysis node located on the placement surface of the capacitive guard ring formed on the semiconductor substrate is deleted, while the analysis node located on the peripheral line of the guard ring is short-circuited. Then, a change may be made to connect the potential fixing electrode of the capacitive guard ring via a capacitor.
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施してもよい。In order to analyze the effect of the guarding using the above-described method for generating the substrate-coupled equivalent circuit, among the horizontal partial chips obtained by slicing and separating the semiconductor chip in the horizontal direction, it is formed by channel stop ion implantation from the substrate surface. For each substrate-coupled equivalent circuit of the horizontal partial chip to the channel stop layer formed and the horizontal partial chip from here to the depth of the well structure formed by well ion implantation, a well capacitive guard formed on the semiconductor substrate is used. The analysis node located on the surface where the drilling is placed is deleted, while the analysis node located on the peripheral line of the guard ring is short-circuited to connect the potential fixing electrode and capacitor of the capacitive guard ring. Changes to the connection may be made.
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル領域の配置面上に位置する解析ノ−ドを削除し、一方でウェルの周囲線上に位置する解析ノ−ドを短絡接続して前記ウェル領域内に別途設けた電極とコンデンサを介して接続する変更を施してもよい。In order to analyze the effect of the guarding using the above-described method for generating the substrate-coupled equivalent circuit, among the horizontal partial chips obtained by slicing and separating the semiconductor chip in the horizontal direction, it is formed by channel stop ion implantation from the substrate surface. Well region placement surface formed on a semiconductor substrate for each of the substrate-coupled equivalent circuits of the horizontal partial chip to the channel stop layer formed and the horizontal partial chip from here to the depth of the well structure formed by well ion implantation The analysis node located above is deleted, and on the other hand, the analysis node located on the peripheral line of the well is short-circuited to be connected to the electrode separately provided in the well region via a capacitor. Also good.
図５に、ガ−ドリングによる基板結合低減効果を評価するためのテスト用途の半導体チップを示す。
Ｓ１とＳ２の２つの拡散領域とそのパッド、Ｓ１ポ−トを囲む内部ガ−ドリングＳ３とそのパッド、外側のガ−ドリングＳ４とそのパッドがシリコン基板上に配置されている。Ｓ１とＳ２間の基板結合特性を、Ｓパラメ−タ（Ｓ２１）として評価する。ガ−ドリングによる基板結合低減効果は、Ｓ３がグラウンドに接続されているときと接続されていないときのＳパラメ−タ（Ｓ２１）の差を評価すればよい。外側のガ−ドリング（Ｓ４）は、ｐ型基板上に形成されるテスト構造の基板ＤＣ電圧を０Ｖに固定するためのものであり、評価系のグラウンドに接続する。FIG. 5 shows a semiconductor chip for test use for evaluating the effect of reducing substrate coupling by guarding.
Two diffusion regions S1 and S2 and their pads, an inner guard ring S3 and its pads surrounding the S1 port, and an outer guard ring S4 and its pads are arranged on the silicon substrate. The substrate coupling characteristic between S1 and S2 is evaluated as an S parameter (S21). The substrate coupling reduction effect by guarding may be evaluated by the difference between the S parameter (S21) when S3 is connected to the ground and when it is not connected. The outer guard ring (S4) is for fixing the substrate DC voltage of the test structure formed on the p-type substrate to 0 V, and is connected to the ground of the evaluation system.
図６に、各種ガ−ドリング構造の断面図を示す。図６（ａ）は抵抗性ガ−ドリング、図６（ｂ）は容量性ガ−ドリング、また図６（ｃ）はウェル容量ガ−ドリング、でそれぞれＳ１ポ−トを囲むことにより基板結合を低減し、一方図６（ｄ）ではウェル容量によりＳ１ポ−トを基板から分離することで基板結合を低減している。FIG. 6 shows cross-sectional views of various guard ring structures. 6 (a) is resistive guarding, FIG. 6 (b) is capacitive guarding, and FIG. 6 (c) is well capacitive guarding. On the other hand, in FIG. 6D, the substrate coupling is reduced by separating the S1 port from the substrate by the well capacity.
図５の半導体チップにＦ行列演算法を適用して基板結合等価回路を生成し、シミュレ−ションにより基板結合の低減効果を評価する。
典型的なＣＭＯＳプロセスにおける不純物分布の略図を図７に示す。シリコン基板の基板厚さは５００ｕｍ程度で、その表面の数ミクロンに高濃度の不純物領域が局在し、それより深い部分は数桁以上低い不純物濃度である。A substrate coupling equivalent circuit is generated by applying the F matrix operation method to the semiconductor chip of FIG. 5, and the effect of reducing the substrate coupling is evaluated by simulation.
A schematic diagram of impurity distribution in a typical CMOS process is shown in FIG. The substrate thickness of the silicon substrate is about 500 μm, a high concentration impurity region is localized at several microns on the surface, and the deeper portion has a lower impurity concentration by several orders of magnitude or more.
このような不純物分布を、Ｆ行列演算を用いた基板結合等価回路生成に反映するため、図８に示すように、半導体チップを水平方向にスライスし、チップ表面、ウェル、バルクの３つのサブモデルに分割した。
チップ表面モデルはチャネルストップ注入やガ−ドリングのｐ＋あるいはｎ＋拡散と同じ深さで、ウェルモデルはｐウェルあるいはｎウェルの深さ、バルクモデルは残るチップ裏面までの深さである。
それぞれのサブモデルを図９に示す抵抗メッシュ構造で近似する。ここでは、メッシュのサイズを水平面内は２４０×２４０、垂直方向には２とした。Ｆ行列演算法を適用するために、水平メッシュ（Ｆｈ１，Ｆｈ２，Ｆｈ３）および垂直メッシュ（Ｆｖ１，Ｆｖ２）に分割してそれぞれのＦ行列を生成し、サブモデルのＦ行列を式：Ｆ＝Ｆｈ１Ｆｖ１Ｆｈ２Ｆｖ２Ｆｈ３より算出するとともにＹ行列に変換して、サブモデル等価回路を得る。In order to reflect such an impurity distribution in the generation of a substrate-coupled equivalent circuit using F matrix operation, as shown in FIG. 8, the semiconductor chip is sliced in the horizontal direction, and three submodels of the chip surface, well, and bulk are used. Divided into
The chip surface model has the same depth as the p + or n + diffusion of channel stop implantation or guarding, the well model is the depth of the p well or n well, and the bulk model is the depth to the remaining chip back surface.
Each submodel is approximated by a resistive mesh structure shown in FIG. Here, the mesh size is 240 × 240 in the horizontal plane and 2 in the vertical direction. In order to apply the F matrix calculation method, each F matrix is generated by dividing into horizontal meshes (Fh1, Fh2, Fh3) and vertical meshes (Fv1, Fv2), and the F matrix of the submodel is expressed by the formula: F = Fh1Fv1Fh2Fv2Fh3 The sub-model equivalent circuit is obtained by calculating and converting to Y matrix.
半導体チップに適用したメッシュ上には、図１０のように解析ノ−ドを設けた。解析ノ−ドは、基板等価回路への電気的な接続点に相当する。
ここで、基板表面の特定な領域が高濃度の選択不純物注入やメタル配線で形成された導電性のきわめて高い薄層で覆われているとき、この領域内の観測点は同電位であると仮定できる。テスト構造では、Ｓ１，Ｓ２，Ｓ３，Ｓ４の各領域が該当する。このとき、各領域の全ての観測ノ−ドは図１１に示すように短絡可能であり、等価回路では対応する端子を単一ノ−ドにまとめることにより表現できる。図１１ではＳ１領域の解析ノ−ドとＳ３領域の解析ノ−ドをそれぞれ短絡する場合を示している。An analysis node was provided on the mesh applied to the semiconductor chip as shown in FIG. The analysis node corresponds to an electrical connection point to the board equivalent circuit.
Here, when a specific region on the substrate surface is covered with a highly conductive thin layer formed by selective impurity implantation at a high concentration or metal wiring, the observation point in this region is assumed to be at the same potential. it can. In the test structure, each region of S1, S2, S3, S4 corresponds. At this time, all the observation nodes in each region can be short-circuited as shown in FIG. 11, and can be expressed by combining corresponding terminals into a single node in the equivalent circuit. FIG. 11 shows a case where the analysis node in the S1 region and the analysis node in the S3 region are short-circuited.
一方、基板表面の特定な領域が基板から容量で分離されているとき、この領域内の観測点から基板へのＤＣ信号の漏れ込みは完全に遮断されると仮定できる。テスト構造では、たとえばＳ３領域が容量性であるときが該当する。このとき、領域内の全ての観測ノ−ドは図１２に示すように取り除くことが可能であり、等価回路では対応するノ−ドを等価回路から除去することにより表現できる。図１２ではＳ１領域に関するノ−ドを除去している。一方、容量分離領域が基板と接する周囲面に位置する観測点は、別のノ−ドとしてまとめておく。図１３は、抵抗性ガ−ドリング構造をモデル化した例である。表面モデルでは、Ｓ１、Ｓ２、Ｓ３及びＳ４はｐ型不純物が高濃度に選択注入されており、各領域の観測点はそれぞれ短絡して単一ポ−トにまとめられる。表面モデル、ウェルモデル、バルクモデル、３つのサブモデルはいずれもｐ型不純物領域であるため、３つのサブモデルを図１４のように電気的に接続することで本テスト構造の基板結合等価回路が得られる。On the other hand, when a specific region of the substrate surface is separated from the substrate by a capacitance, it can be assumed that leakage of a DC signal from an observation point in this region to the substrate is completely blocked. In the test structure, for example, the case where the S3 region is capacitive corresponds. At this time, all the observation nodes in the region can be removed as shown in FIG. 12, and the equivalent circuit can be expressed by removing the corresponding node from the equivalent circuit. In FIG. 12, the node relating to the S1 region is removed. On the other hand, the observation points located on the peripheral surface where the capacitance separation region is in contact with the substrate are collected as separate nodes. FIG. 13 shows an example in which a resistive guarding structure is modeled. In the surface model, S1, S2, S3, and S4 are selectively implanted with a high concentration of p-type impurities, and the observation points in each region are short-circuited and combined into a single port. Since the surface model, the well model, the bulk model, and the three sub models are all p-type impurity regions, the substrate coupled equivalent circuit of this test structure can be obtained by electrically connecting the three sub models as shown in FIG. can get.
図１５は、容量性ガ−ドリング構造をモデル化した例である。表面モデルのｎ＋ガ−ドリング領域（Ｓ３領域）内の観測点を切り取り、ガ−ドリング側面として、Ｓ３の内側と外側の周囲の観測点をそれぞれＳ３ｉｎｎｅｒとＳ３ｏｕｔｅｒというポ−トにまとめる。そして、くり抜いたｎ＋領域に対応したポ−トとしてＳ３ｔｏｐを改めて定義する。さらに、ウェルモデル上のガ−ドリング位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図１６のように電気的に接続するが、ここでガ−ドリング側面とガ−ドリング底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ３ｔｏｐに接続することで、容量性ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。FIG. 15 shows an example of modeling a capacitive guarding structure. The observation points in the n + guarding region (S3 region) of the surface model are cut out, and the observation points on the inside and outside of S3 are gathered into the ports S3inner and S3outer as the guarding side surfaces, respectively. Then, S3top is defined again as a port corresponding to the hollowed n + region. Further, the observation nodes at the guarding position on the well model are short-circuited because they are connected to each other, and are combined into a single node called S3bottom as the bottom surface of the guarding. The three sub-models are electrically connected as shown in FIG. 16. Here, the nodes of the guarding side surface and the guarding bottom surface are connected to S3top via the diffusion side surface capacitance Cper and the diffusion bottom surface capacitance Cbtm. Thus, a substrate-coupled equivalent circuit having a test structure including capacitive guarding is obtained.
図１７は、ウェル容量ガ−ドリング構造をモデル化した例である。モデル化手法は前記の容量性ガ−ドリング構造と同様だが、表面モデル／ウェルモデルの両者でウェル容量ガ−ドリング領域（Ｓ３領域）内の観測点を取り除き、ガ−ドリング側面として、Ｓ３の内側と外側の周囲の観測点をそれぞれＳ３ｉｎｎｅｒとＳ３ｏｕｔｅｒというポ−トにまとめる。そして、くり抜いた領域に対応したポ−トとしてＳ３ｔｏｐを改めて定義する。さらに、最深部のバルクモデル上のガ−ドリング位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図１８のように電気的に接続するが、ここでガ−ドリング側面とガ−ドリング底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ３ｔｏｐに接続することで、容量性ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。FIG. 17 shows an example in which a well capacity guarding structure is modeled. The modeling method is the same as the capacitive guarding structure described above, but the observation points in the well capacitive guarding region (S3 region) are removed in both the surface model / well model, and the inside of S3 is used as the guarding side. And the outer surrounding observation points are grouped into ports S3inner and S3outer, respectively. Then, S3top is defined again as a port corresponding to the hollowed out area. Further, the observation nodes at the guard position on the deepest bulk model are short-circuited because they are connected to each other, and are combined into a single node S3bottom as the bottom face of the guard ring. The three sub-models are electrically connected as shown in FIG. 18. Here, the nodes of the guarding side surface and the guarding bottom surface are connected to S3top via the diffusion side surface capacitance Cper and the diffusion bottom surface capacitance Cbtm. Thus, a substrate-coupled equivalent circuit having a test structure including capacitive guarding is obtained.
図１９は、ウェル容量でＳ１ポ−トを分離する構造をモデル化した例である。この場合、表面モデルでウェル領域（Ｓ３領域）内の観測点を取り除く。一方、Ｓ３ｏｕｔｅｒのポ−トは、ウェル分離周囲の観測点を短絡して定義される。さらに、最深部のバルクモデル上のウェル位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図２０のように電気的に接続するが、ここでウェル容量側面のノ−ドとウェル容量底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ１ポ−トに接続することで、ウェル容量ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。FIG. 19 shows an example in which the structure in which the S1 port is separated by the well capacity is modeled. In this case, observation points in the well region (S3 region) are removed from the surface model. On the other hand, the port of S3outer is defined by short-circuiting the observation points around the well separation. Further, the observation nodes at the well position on the deepest bulk model are short-circuited because they are connected to each other, and are combined into a single node called S3bottom as the bottom surface of the guard ring. The three submodels are electrically connected as shown in FIG. 20. Here, the node on the side surface of the well capacitance and the node on the bottom surface of the well capacitance are connected to the S1 port via the diffusion side surface capacitance Cper and the diffusion bottom surface capacitance Cbtm. By connecting to the substrate, a substrate-coupled equivalent circuit having a test structure including well capacitance guarding can be obtained.
なおこれらの例で、ＣｐｅｒやＣｂｔｍは半導体チップの製造プロセスパラメタから算出できる。図２１に、抵抗性、容量性、及びウェル容量ガ−ドリング構造と、ウェル分離構造による基板結合を比較している。容量性ガ−ドリングを持つテスト構造の基板結合は周波数に依存していない。また、１ＧＨｚ超の周波数で最も効果的に基板結合を低減する構造がウェル容量ガ−ドリングであることがわかる。一方、ウェル分離構造は底面積が大きいために高周波信号が基板に漏れ込みやすい。このように、ガ−ドリングを含む半導体チップの基板等価回路を生成することで、各種ガ−ドリングの構造や面積、配置位置などによる基板結合特性をシミュレ−ションによる評価を実現できる。In these examples, Cper and Cbtm can be calculated from the manufacturing process parameters of the semiconductor chip. FIG. 21 compares the substrate coupling by the well isolation structure with the resistive, capacitive, and well capacity guarding structure. Substrate coupling for test structures with capacitive guarding is frequency independent. It can also be seen that the well capacity guarding is the structure that most effectively reduces the substrate coupling at frequencies exceeding 1 GHz. On the other hand, since the well isolation structure has a large bottom area, high-frequency signals tend to leak into the substrate. In this way, by generating a substrate equivalent circuit of a semiconductor chip including a guard ring, it is possible to realize evaluation by simulation of the substrate coupling characteristics depending on the structure, area, and arrangement position of various guard rings.
図２２には、大面積の半導体チップにおいて、抵抗性のガ−ドバンドを複数配置した構造を示す。この半導体チップの基板結合等価回路の生成においても、表面モデルとバルクモデルの２つのサブモデルに分割し、それぞれ抵抗メッシュ近似する。このとき、表面モデルにおいてガ−ドバンド領域に位置する観測ノ−ドは高濃度の選択不純物注入やメタル配線で形成された導電性のきわめて高い薄層で覆われているが、面積が大きいために全領域で同一電位とはみなせない。そこで、表面モデルにおいては、図２３に示すようにガ−ドバンドと接続している金属配線層のＦ行列（Ｆｍｅｔａｌ）、ガ−ドバンドと接続するコンタクト層のＦ行列（Ｆｃｏｎｔ）、ガ−ドバンドを形成するｐ＋不純物領域を含む基板最表層のＦ行列（Ｆｓｕｒｆａｃｅ）、および表面モデル内部の水平層と垂直層のＦ行列（Ｆｖ１，Ｆｈ２，Ｆｖ２，Ｆｈ３）を生成して、サブモデルのＦ行列を式：Ｆ＝ＦｍｅｔａｌＦｃｏｎｔＦｓｕｒｆａｃｅＦｖ１Ｆｈ２Ｆｖ２Ｆｈ３より算出するとともにＹ行列に変換して、サブモデル等価回路を得る。FIG. 22 shows a structure in which a plurality of resistive guard bands are arranged in a large-area semiconductor chip. Also in the generation of the substrate-coupled equivalent circuit of this semiconductor chip, it is divided into two submodels, a surface model and a bulk model, and each is approximated by a resistance mesh. At this time, the observation node located in the guard band region in the surface model is covered with a highly conductive thin layer formed by high-concentration selective impurity implantation or metal wiring, but the area is large. The same potential cannot be considered in all regions. Therefore, in the surface model, as shown in FIG. 23, the F matrix (Fmetal) of the metal wiring layer connected to the guard band, the F matrix (Fcont) of the contact layer connected to the guard band, and the guard band are The F matrix (Fsurface) of the outermost surface layer of the substrate including the p + impurity region to be formed, and the F matrix (Fv1, Fh2, Fv2, Fh3) of the horizontal layer and the vertical layer inside the surface model are generated, and the F matrix of the sub model is generated. A sub-model equivalent circuit is obtained by calculating from the formula: F = FmetalFcontFsurfaceFv1Fh2Fv2Fh3 and converting to Y matrix.
ここで、Ｆｍｅｔａｌ，Ｆｃｏｎｔ，Ｆｓｕｒｆａｃｅの生成において、抵抗メッシュの各枝の抵抗値は、それぞれ金属配線、コンタクト、ｐ＋不純物領域のレイアウトから算出する。具体的には、図２４に示すように、抵抗性ガ−ドバンド層およびこれに接続する金属配線層についてメッシュを適用し、それぞれの層でメッシュ交点に挟まれた微少領域に含まれる金属配線面積からＸ方向およびＹ方向の抵抗値を算出することでＦｍｅｔａｌ及びＦｓｕｒｆａｃｅを求め、一方で前記微少領域に含まれるコンタクトホ−ルの面積総和からＺ方向の抵抗値を算出することでＦｃｏｎｔを求める。Here, in the generation of Fmetal, Fcont, and Fsurface, the resistance value of each branch of the resistance mesh is calculated from the layout of the metal wiring, the contact, and the p + impurity region, respectively. Specifically, as shown in FIG. 24, the mesh is applied to the resistive guard band layer and the metal wiring layer connected thereto, and the metal wiring area included in the minute region sandwiched between the mesh intersections in each layer Fmetal and Fsurface are obtained by calculating the resistance values in the X direction and the Y direction from the above, while Fcont is obtained by calculating the resistance value in the Z direction from the total area of the contact holes included in the minute region.
このようにして得た表面モデルの等価回路をバルクモデルの等価回路とネットリスト上で接続することにより、基板結合等価回路を生成できる。
＜＜実施例３：エピ基板構造における基板結合の評価＞＞
図２５には、高濃度の不純物をほぼ一様に含む低抵抗シリコン基板上に、高抵抗なシリコン層をエピ成長あるいは貼り合せ、この上に半導体素子を形成した半導体チップの構造を示す。このような構造においては、半導体チップを表面モデル、ウェルモデル、エピ層モデル、バルクモデルの４つのサブモデルに分割し、実施例１と同様の手続きにより基板結合等価回路モデルを生成できる。By connecting the equivalent circuit of the surface model thus obtained with the equivalent circuit of the bulk model on the net list, a substrate coupled equivalent circuit can be generated.
<< Example 3: Evaluation of substrate bonding in epi substrate structure >>
FIG. 25 shows the structure of a semiconductor chip in which a high-resistance silicon layer is epitaxially grown or bonded onto a low-resistance silicon substrate containing a high-concentration impurity almost uniformly and a semiconductor element is formed thereon. In such a structure, a semiconductor chip can be divided into four submodels: a surface model, a well model, an epilayer model, and a bulk model, and a substrate coupled equivalent circuit model can be generated by the same procedure as in the first embodiment.
ここでチップ表面モデルはチャネルストップ注入やガ−ドリングのｐ＋あるいはｎ＋拡散と同じ深さで、ウェルモデルはｐウェルあるいはｎウェルの深さ、エピ層モデルはウェルモデル底面からエピ層深さまで、そしてバルクモデルは残るチップ裏面までの深さを対象とする。Where the chip surface model is the same depth as the p + or n + diffusion of channel stop implantation or guarding, the well model is the depth of the p-well or n-well, the epilayer model is from the bottom of the well model to the epilayer depth, and The bulk model targets the depth to the remaining chip backside.
本発明に係る基板結合等価回路の生成方法では、半導体集積回路の形成された半導体チップを水平方向にスライスしてサブモデル化することで、半導体チップ断面方向に強く局所性を持った不純物濃度分布があっても精度劣化しない基板結合等価回路生成を実現している。In the method for generating a substrate-coupled equivalent circuit according to the present invention, the semiconductor chip on which the semiconductor integrated circuit is formed is sliced in the horizontal direction and sub-modeled, so that the impurity concentration distribution has a strong locality in the cross-sectional direction of the semiconductor chip. It realizes the generation of a circuit board equivalent circuit that does not degrade the accuracy even if there is.
図１：半導体チップにおける基板結合を説明した図。
図２：基板結合を低減するためのガ−ドリングやガ−ドバンド構造を説明した図。
図３：半導体基板の抵抗メッシュ近似を説明した図。
図４：Ｆ行列演算による基板結合等価回路の生成方法を説明した図。
図５：ガ−ドリングによる基板結合低減効果を評価するためのテスト構造を説明した図。
図６：各種ガ−ドリングの断面構造。（ａ）は抵抗性ガ−ドリング、（ｂ）は容量性ガ−ドリング、（ｃ）はウェル容量ガ−ドリング、（ｄ）はウェル容量分離を説明している。
図７：一般的なＣＭＯＳプロセスにおける不純物分布を説明した図。
図８：半導体チップの水平スライスを説明した図。
図９：サブモデルの抵抗メッシュ近似を説明した図。
図１０：サブモデルにおける解析ノ−ドの配備を説明した図。
図１１：抵抗性ガ−ドリングにおける観測ノ−ドの短絡処理を説明した図。
図１２：容量性ガ−ドリングにおける観測ノ−ドの除去処理を説明した図。
図１３：抵抗性ガ−ドリング評価構造のモデル化を説明した図。
図１４：抵抗性ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１５：容量性ガ−ドリング評価構造のモデル化を説明した図。
図１６：容量性ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１７：ウェル容量ガ−ドリング評価構造のモデル化を説明した図。
図１８：ウェル容量ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１９：ウェル容量分離評価構造のモデル化を説明した図。
図２０：ウェル容量分離評価構造における３つのサブモデルの電気接続を説明した図。
図２１：各種ガ−ドリング構造及びウェル分離構造による基板結合のシミュレ−ション結果を比較した図。
図２２：抵抗性ガ−ドバンドを有する半導体チップを説明した図。
図２３：金属配線層、コンタクト層、ガ−ドバンド層とメッシュ適用の関係を説明した図。
図２４：メッシュ交点に挟まれた微少両域内の面積からの抵抗値算出を説明した図。
図２５：エピ基板構造を説明した図。FIG. 1 is a diagram illustrating substrate bonding in a semiconductor chip.
FIG. 2 is a view for explaining a guard ring and a guard band structure for reducing substrate bonding.
FIG. 3 is a diagram illustrating a resistance mesh approximation of a semiconductor substrate.
FIG. 4 is a diagram for explaining a method of generating a board-coupled equivalent circuit by F matrix calculation.
FIG. 5 is a diagram illustrating a test structure for evaluating the effect of reducing substrate coupling by guarding.
FIG. 6: Cross-sectional structures of various guard rings. (A) illustrates resistive guarding, (b) illustrates capacitive guarding, (c) illustrates well capacity guarding, and (d) illustrates well capacity separation.
FIG. 7 is a diagram illustrating impurity distribution in a general CMOS process.
FIG. 8 is a diagram illustrating a horizontal slice of a semiconductor chip.
FIG. 9 is a diagram for explaining a resistance mesh approximation of a sub model.
FIG. 10 is a diagram for explaining the arrangement of analysis nodes in the sub model.
FIG. 11 is a diagram for explaining the observation node short-circuit process in the resistive guarding.
FIG. 12 is a diagram for explaining observation node removal processing in capacitive guarding.
FIG. 13 is a diagram illustrating modeling of a resistive guard evaluation structure.
FIG. 14 is a diagram illustrating electrical connections of three sub models in the resistive guard evaluation structure.
FIG. 15 is a diagram illustrating modeling of the capacitive guard evaluation structure.
FIG. 16 is a diagram illustrating electrical connections of three sub models in the capacitive guard evaluation structure.
FIG. 17 is a diagram illustrating modeling of a well capacity guarding evaluation structure.
FIG. 18 is a diagram illustrating electrical connections of three sub models in the well capacity guarding evaluation structure.
FIG. 19 is a diagram illustrating modeling of a well capacity separation evaluation structure.
FIG. 20 is a diagram for explaining electrical connections of three sub models in the well capacitance separation evaluation structure.
FIG. 21: Comparison of substrate bonding simulation results with various guarding structures and well separation structures.
FIG. 22 illustrates a semiconductor chip having a resistive guard band.
FIG. 23 is a diagram for explaining a relationship between a metal wiring layer, a contact layer, a guard band layer, and mesh application.
FIG. 24 is a diagram for explaining the calculation of the resistance value from the area in both minute areas sandwiched between mesh intersections.
FIG. 25: A diagram illustrating an epi-substrate structure.
Claims (7)
前記半導体チップを半導体基板深さ方向の不純物濃度に基づいて水平方向にスライスした２個以上のサブモデルに分割し、それぞれのサブモデルを抵抗メッシュ近似してＦ行列演算を適用することでそれぞれのサブモデル等価回路を導出して、これらのサブモデル等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、基板結合等価回路の生成方法。 A method for generating a substrate-coupled equivalent circuit of a semiconductor chip on which a semiconductor integrated circuit is formed,
The semiconductor chip is divided into two or more submodels sliced in the horizontal direction based on the impurity concentration in the depth direction of the semiconductor substrate , each submodel is approximated by a resistance mesh, and F matrix calculation is applied. A method for generating a substrate-coupled equivalent circuit, wherein a substrate-coupled equivalent circuit of an entire semiconductor chip is obtained by deriving sub-model equivalent circuits and connecting these sub-model equivalent circuits on a circuit netlist.
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、水平方向にスライスした２個以上のサブモデルに分割し、それぞれのサブモデルを抵抗メッシュ近似してＦ行列演算を適用することでそれぞれのサブモデル等価回路を導出して、基板表面を含むサブモデルのサブモデル等価回路については半導体基板上に形成された抵抗性ガ−ドリングの配置面上に位置する解析ノ−ドを単一ノ−ドに短絡接続する変更を施し、これをその他のサブモデルのサブモデル等価回路と回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。 A substrate-coupled equivalent circuit generation method for a semiconductor integrated circuit for generating a substrate-coupled equivalent circuit for a semiconductor chip on which a semiconductor integrated circuit is formed,
The semiconductor chip is divided into two or more submodels sliced in the horizontal direction based on the impurity concentration distribution in the depth direction of the semiconductor substrate, and F matrix calculation is applied by approximating each submodel to a resistance mesh. in derive the respective submodel equivalent circuit resistance moths formed on a semiconductor substrate for submodels equivalent circuit submodels containing substrate surface - analysis located on the arrangement surface of Doringu Bruno - de single one Bruno - subjected to changes that short-circuited to de, characterized in that to obtain a substrate binding equivalent circuit of the entire semiconductor chip by connecting this on submodel equivalent circuit and the circuit netlist other submodels, semiconductor substrate binding equivalent circuit generating method for an integrated circuit.
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、水平方向にスライスした２個以上のサブモデルに分割し、それぞれのサブモデルを抵抗メッシュ近似してＦ行列演算を適用することでそれぞれのサブモデル等価回路を導出して、基板表面を含むサブモデルのサブモデル等価回路については半導体基板上に形成された容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施し、これをその他のサブモデルのサブモデル等価回路と回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。 A substrate-coupled equivalent circuit generation method for a semiconductor integrated circuit for generating a substrate-coupled equivalent circuit for a semiconductor chip on which a semiconductor integrated circuit is formed,
The semiconductor chip is divided into two or more submodels sliced in the horizontal direction based on the impurity concentration distribution in the depth direction of the semiconductor substrate, and F matrix calculation is applied by approximating each submodel to a resistance mesh. in derive the respective submodel equivalent circuit, a capacitive gas formed on the semiconductor substrate for the sub-model equivalent circuit submodels containing substrate surface - remove de - analysis Roh located on the arrangement surface of Doringu and, while the gas - Doringu analysis located on the perimeter line of Bruno - de shorting connection to capacitive moth - Doringu subjected to changes connected via a capacitor and the potential fixing electrode, the sub other submodels this characterized in that to obtain a substrate binding equivalent circuit of the entire semiconductor chip by connecting on the model equivalent circuit and the circuit netlist, substrate binding equivalent of the semiconductor integrated circuit Road generation method.
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでのサブモデル、ここからウェルイオン注入により形成されたウェル構造の深さまでのサブモデル、およびここから基板裏面までのサブモデル、の３つのサブモデルに分割し、それぞれのサブモデルを抵抗メッシュ近似してＦ行列演算を適用することでそれぞれのサブモデル等価回路を導出し、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までのサブモデルおよびここからウェルイオン注入により形成されたウェル構造の深さまでのサブモデルのそれぞれのサブモデル等価回路について、半導体基板上に形成されたウェル容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施し、これらのサブモデル等価回路と残りのサブモデルのサブモデル等価回路とを回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。 A substrate-coupled equivalent circuit generation method for a semiconductor integrated circuit for generating a substrate-coupled equivalent circuit for a semiconductor chip on which a semiconductor integrated circuit is formed,
The semiconductor chip is a sub-model from the substrate surface to the depth of the channel stop layer formed by channel stop ion implantation based on the impurity concentration distribution in the depth direction of the semiconductor substrate, from here the well formed by well ion implantation submodel to a depth of the structure, and submodel from here to the back surface of the substrate, of the three divided into sub-models, each sub-model equivalent by the respective sub-model to apply resistance mesh approximation to F matrix operation It derives the circuit, for each of the sub-model equivalent circuit of a sub models that submodel from the substrate surface to the channel stop layer formed by a channel stop ion implantation and from here to the depth of the well structure formed by well ion implantation Well capacitive gadolin formed on a semiconductor substrate The analysis node located on the placement plane of the circuit is deleted, while the analysis node located on the peripheral line of the guard ring is short-circuited and connected to the potential fixing electrode of the capacitive guard ring via a capacitor. a change that applies, and wherein the obtaining a substrate binding equivalent circuit of the entire semiconductor chip by connecting the sub-model equivalent circuit of these submodels equivalent circuit and the rest of the sub-model on the circuit netlist, a semiconductor integrated Method for generating circuit board coupled equivalent circuit.
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでのサブモデル、ここからウェルイオン注入により形成されたウェル構造の深さまでのサブモデル、およびここから基板裏面までのサブモデル、の３つのサブモデルに分割し、それぞれのサブモデルを抵抗メッシュ近似してＦ行列演算を適用することでそれぞれのサブモデル等価回路を導出し、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までのサブモデルおよびここからウェルイオン注入により形成されたウェル構造の深さまでのサブモデルのそれぞれのサブモデル等価回路について、半導体基板上に形成されたウェル領域の配置面上に位置する解析ノ−ドを削除し、一方でウェルの周囲線上に位置する解析ノ−ドを短絡接続して前記ウェル領域内に別途設けた電極とコンデンサを介して接続する変更を施し、これらのサブモデル等価回路と残りのサブモデルのサブモデル等価回路とを回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。 A substrate-coupled equivalent circuit generation method for a semiconductor integrated circuit for generating a substrate-coupled equivalent circuit for a semiconductor chip on which a semiconductor integrated circuit is formed,
The semiconductor chip is a sub-model from the substrate surface to the depth of the channel stop layer formed by channel stop ion implantation based on the impurity concentration distribution in the depth direction of the semiconductor substrate, from here the well formed by well ion implantation submodel to a depth of the structure, and submodel from here to the back surface of the substrate, of the three divided into sub-models, each sub-model equivalent by the respective sub-model to apply resistance mesh approximation to F matrix operation It derives the circuit, for each of the sub-model equivalent circuit of a sub models that submodel from the substrate surface to the channel stop layer formed by a channel stop ion implantation and from here to the depth of the well structure formed by well ion implantation On the arrangement surface of the well region formed on the semiconductor substrate Analysis Roh to location - Removes de, whereas analysis Bruno located on the perimeter line of the well in - de a shorted connection subjected to changes that connects via a separate electrode and a capacitor provided in the well region, these characterized in that to obtain a substrate binding equivalent circuit of the entire semiconductor chip by connecting the sub-model equivalent circuit submodel equivalent circuit and the rest of the sub-model on the circuit netlist, substrate binding equivalent circuit generating a semiconductor integrated circuit Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005352632A JP4994651B2 (en) | 2005-11-08 | 2005-11-08 | Method for generating board-coupled equivalent circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005352632A JP4994651B2 (en) | 2005-11-08 | 2005-11-08 | Method for generating board-coupled equivalent circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007134661A JP2007134661A (en) | 2007-05-31 |
| JP4994651B2 true JP4994651B2 (en) | 2012-08-08 |
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ID=38156037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005352632A Expired - Fee Related JP4994651B2 (en) | 2005-11-08 | 2005-11-08 | Method for generating board-coupled equivalent circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4994651B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5672068B2 (en) * | 2011-02-28 | 2015-02-18 | 富士通株式会社 | Noise estimation method and noise estimation device |
| JP5832252B2 (en) * | 2011-11-17 | 2015-12-16 | ルネサスエレクトロニクス株式会社 | Noise analysis model and noise analysis method |
| CN116882356B (en) * | 2023-09-06 | 2023-12-22 | 深圳铨力半导体有限公司 | Prediction method for influencing low-voltage signals by high-voltage level conversion in layout |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3853944B2 (en) * | 1997-11-17 | 2006-12-06 | 株式会社リコー | Semiconductor process simulation method |
| JP3664934B2 (en) * | 2000-02-24 | 2005-06-29 | Ｎｅｃエレクトロニクス株式会社 | Semiconductor integrated circuit analysis apparatus, analysis method thereof, and recording medium recording the analysis method |
| JP2002009260A (en) * | 2000-06-26 | 2002-01-11 | Hitachi Ltd | Method of designing semiconductor device |
| JP2002158284A (en) * | 2000-11-16 | 2002-05-31 | Nec Corp | Method for analyzing substrate noise of semiconductor integrated circuit and analyzing device therefor |
| JP4772988B2 (en) * | 2001-06-12 | 2011-09-14 | 株式会社エイアールテック | Method and apparatus for analyzing potential of integrated circuit board |
| JP2003162559A (en) * | 2001-11-28 | 2003-06-06 | Nec Electronics Corp | Substrate noise analysis method and device thereof |
| JP2006302938A (en) * | 2005-04-15 | 2006-11-02 | Matsushita Electric Ind Co Ltd | Substrate noise analyzer and substrate noise analyzing method |
-
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| Publication number | Publication date |
|---|---|
| JP2007134661A (en) | 2007-05-31 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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