JP4994022B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関する。特に、トランジスタを用いて構成される半導体装置に関する。また、半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器に関する。 The present invention relates to a semiconductor device. In particular, the present invention relates to a semiconductor device including transistors. In addition, the present invention relates to a display device including a semiconductor device and an electronic device including the display device.
なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。 Note that the semiconductor device here refers to all devices that can function by utilizing semiconductor characteristics.
近年、画素を発光ダイオード(LED)などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード(OLED(Organic Light Emitting Diode)、有機EL素子、エレクトロルミネッセンス(Electro Luminescence:EL)素子などとも言う)が注目を集めており、ELディスプレイなどに用いられるようになってきている。OLEDなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。 In recent years, so-called self-luminous display devices in which pixels are formed by light-emitting elements such as light-emitting diodes (LEDs) have attracted attention. As a light-emitting element used in such a self-luminous display device, an organic light-emitting diode (also referred to as an OLED (Organic Light Emitting Diode), an organic EL element, or an electroluminescence (EL) element) attracts attention. It has been used for EL displays and the like. Since light-emitting elements such as OLEDs are self-luminous, there are advantages such as higher pixel visibility than a liquid crystal display, no need for a backlight, and high response speed.
自発光型の表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。ディスプレイは発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像の表示を行う。 A self-luminous display device includes a display and a peripheral circuit that inputs a signal to the display. The display arranges light emitting elements for each pixel and controls the light emission of these light emitting elements to display an image.
ディスプレイの各画素には、薄膜トランジスタ(以下、TFTと表記する)が配置されている。ここでは、画素毎に2つのTFTを配置し、各画素の発光素子の発光を制御する画素構成について説明する(例えば、特許文献1参照)。 A thin film transistor (hereinafter referred to as TFT) is arranged in each pixel of the display. Here, a pixel configuration in which two TFTs are arranged for each pixel and light emission of a light emitting element of each pixel is controlled will be described (for example, see Patent Document 1).
図15に、ディスプレイの画素構成を示す。画素部2100には、データ線(ソース信号線ともいう)S1〜Sx、走査線(ゲート信号線ともいう)G1〜Gy、電源線(給電線ともいう)V1〜Vxが配置され、x(xは自然数)列y(yは自然数)行の画素が配置されている。各画素は、選択トランジスタ(スイッチングTFT、スイッチトランジスタ、SWTFTともいう)2101と、駆動トランジスタ(駆動TFTともいう)2102と、保持容量2103と、発光素子2104をそれぞれ有している。
FIG. 15 shows a pixel configuration of the display. In the
画素部2100の駆動方法について簡単に述べる。選択期間において、走査線が選択されると選択トランジスタ2101がオンし、その時のデータ線の電位が選択トランジスタ2101を介して駆動トランジスタ2102のゲート端子に書き込まれる。選択期間が終了してから次の選択期間までは、保持容量2103により、駆動トランジスタ2102のゲート端子の電位が保持される。
A method for driving the
ここで、図15の構成において、駆動トランジスタのゲートとソースの間の電圧の絶対値(|Vgs|)と駆動トランジスタ2102のしきい値電圧(|Vth|)の関係が、|Vgs|>|Vth|であると駆動トランジスタ2102がオンとなる。そして電源線と発光素子2104に接続された対向電極との間の電圧によって電流が流れ、発光素子2104が発光状態となる。また、|Vgs|<|Vth|であると駆動トランジスタ2102がオフし、発光素子2104の両端に電圧が印加されない状態となる。そして発光素子2104が非発光状態(消灯状態)となる。
Here, in the configuration of FIG. 15, the relationship between the absolute value (| Vgs |) of the voltage between the gate and the source of the driving transistor and the threshold voltage (| Vth |) of the
図15の構成の画素において、階調を表現するには、大きくわけて、アナログ階調方式とデジタル階調方式とがある。 In the pixel having the configuration shown in FIG. 15, there are roughly two methods for expressing gradations: an analog gradation method and a digital gradation method.
ここでアナログ階調方式とは、画素に入力する信号について、アナログ値で発光素子の輝度を変化させることで階調を表現する方式のことをいう。また、デジタル階調方式とは、画素に入力される信号によるスイッチング素子のオンまたはオフのみの制御で発光素子の発光または消灯を制御し、階調を表現する方式のことをいう。 Here, the analog gradation method refers to a method of expressing gradation by changing luminance of a light emitting element with an analog value for a signal input to a pixel. The digital gradation method is a method for expressing gradation by controlling light emission or extinction of a light-emitting element only by turning on or off the switching element by a signal input to a pixel.
アナログ階調方式と比べて、デジタル階調方式は、TFT間のばらつきに強く、階調表現をより正確にし易いなどの利点がある。 Compared to the analog gray scale method, the digital gray scale method is advantageous in that it is more resistant to variations between TFTs, and that it is easier to make the gradation expression more accurate.
デジタル階調方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。また、特許文献1で開示されているように、デジタル時間階調方式で各画素に、駆動トランジスタと選択トランジスタの他に消去トランジスタ(消去TFTともいう)を用いることで高精度の多階調表示を実現することが出来る。以後本明細書ではこの駆動方式をSES(Simultaneous Erase Scan)駆動と表記する。
A time gradation method is known as an example of a digital gradation method gradation expression method. This type of driving method is a method of expressing gradation by controlling a period during which each pixel of a display device emits light. Further, as disclosed in
また、近年、表示装置の低消費電力化をはかるため、表示部における各画素にメモリを内蔵した画素構成を有する表示装置が知られている(特許文献2、特許文献3参照)。
例えば特許文献1で開示されているように、従来の画素構成では、データ線駆動回路の消費電力は最終バッファの充放電に大きく依存する。周波数をF、容量をC、電圧をVとすると、一般的に消費電力Pは式(1)で求められる。
For example, as disclosed in
P=FCV2 (F:周波数 C:容量 V:電圧) (1) P = FCV 2 (F: frequency C: capacity V: voltage) (1)
従って式(1)より、データ線駆動回路において、データ線の電圧の振幅はなるべく小さく設定することが望ましい。そのため、データ線の電圧の振幅は、駆動トランジスタがオンまたはオフの動作をすることができる最も小さい電圧の振幅に設定する。言い換えると、駆動トランジスタのゲートとソースの間にかかる電圧(以下、Vgsという)の絶対値を、駆動トランジスタのオンまたはオフの動作が確実に動作できる程度に設定することが望ましい。 Therefore, from the equation (1), it is desirable to set the amplitude of the voltage of the data line as small as possible in the data line driving circuit. For this reason, the amplitude of the voltage of the data line is set to the amplitude of the smallest voltage at which the driving transistor can be turned on or off. In other words, it is desirable to set the absolute value of the voltage (hereinafter referred to as Vgs) applied between the gate and the source of the driving transistor to such an extent that the on / off operation of the driving transistor can be reliably performed.
画素に入力されるデータ線の電位は、選択トランジスタがオンする選択期間が終了して、次の選択トランジスタがオンする選択期間まで、保持容量により保持されることになる。 The potential of the data line input to the pixel is held by the storage capacitor until the selection period in which the selection transistor is turned on after the selection period in which the selection transistor is turned on ends.
しかしながら、保持容量に蓄積された駆動トランジスタのゲート端子に印加される電位は、ノイズや選択トランジスタからのリーク等の影響から変動し、駆動トランジスタは正規のオンまたはオフを維持できず、誤動作する可能性があるといった問題がある。 However, the potential applied to the gate terminal of the drive transistor stored in the storage capacitor fluctuates due to the influence of noise, leakage from the selection transistor, etc., and the drive transistor cannot maintain normal on or off, and may malfunction. There is a problem of having sex.
また、駆動トランジスタのゲート電位の変動による誤動作を防ぐために、データ線の電圧の振幅を大きくすることは消費電力の増加を招いてしまうといった問題もある。式(1)よりデータ線駆動回路の消費電力は、電圧の2乗で増加するため、データ線の電圧の振幅の増加は大きく影響する。 In addition, in order to prevent a malfunction due to a change in the gate potential of the driving transistor, there is a problem that increasing the amplitude of the voltage of the data line causes an increase in power consumption. From equation (1), the power consumption of the data line driving circuit increases with the square of the voltage, and therefore the increase in the amplitude of the data line voltage has a large effect.
より具体的に、従来の技術の問題点について図16を用いて詳述する。図16(A)に示した画素構成において、画素2200は、選択トランジスタ2201と、駆動トランジスタ2202と、保持容量2203と、発光素子2204を有する。このとき発光素子はデジタル駆動するものとする。また選択トランジスタはNチャネル型、駆動トランジスタはPチャネル型であるとする。
More specifically, the problems of the conventional technique will be described in detail with reference to FIG. In the pixel configuration illustrated in FIG. 16A, the
図16(A)において、具体的な各配線の電位について述べる。発光素子2204の対向電極2208の電位をGND(以下、0Vとする)、電源線2207の電位を7V、データ線2206の高電位レベル(以下、Highレベル、High電位、またはHighという)を7V、低電位レベル(以下、Lowレベル、Low電位、またはLowという)を0V、走査線2205のHigh電位を10V、Low電位を0Vとする。
A specific potential of each wiring is described with reference to FIG. The potential of the
勿論、各配線の電位、各トランジスタの極性等については例であってこれに限定されるものではないことを付記する。 Of course, it is noted that the potential of each wiring, the polarity of each transistor, etc. are examples and not limited thereto.
また、図16(B)に発光素子の発光、消灯の状態における走査線、データ線、及びノードGの電位についてのタイミングチャートについて示す。走査線2205が10Vの期間において、選択トランジスタ2201がオンし、データ線2206の電位がノードGへ取り込まれる。そしてデータ線2206の電位が保持容量2203に保持される。保持された電位がHigh電位つまり7V以上であれば、駆動トランジスタ2202のゲートとソースの間の電圧は駆動トランジスタ2202のしきい値電圧の絶対値を下回り、駆動トランジスタ2202はオフし、発光素子2204は消灯状態となる。保持された電位がLow電位つまり0V以下であれば、駆動トランジスタ2202のゲートとソースの間の電圧は駆動トランジスタ2202のしきい値電圧の絶対値を上回り、駆動トランジスタ2202はオンし、発光素子2204は発光状態となる。
FIG. 16B shows a timing chart of potentials of the scanning line, the data line, and the node G in a state where the light-emitting element emits light and is turned off. In the period where the
ここで説明した画素構成では、データ線2206の電位がそのままノードGへ書き込まれる。取り込まれるデータ線2206の電位であるノードGの電位により駆動トランジスタ2202のオンまたはオフが制御されるため、少なくともデータ線2206のHigh電位は電源線2207と同電位かそれ以上、Low電位は駆動トランジスタ2202が充分オンする電位が必要となる。言い換えると、発光素子2204にかかる電圧(Vel)と駆動トランジスタ2202のソースとドレインの間にかかる電圧(Vds)の関係が、Vel≫Vdsとなる条件、つまり駆動トランジスタ2202を線形領域で動作させる条件を満たすことが必要となる。
In the pixel structure described here, the potential of the
しかし、駆動トランジスタ2202のしきい値電圧のばらつきやしきい値電圧の変動、保持期間における外部からのノイズや、図16(B)に示したように選択トランジスタ2201からの電位のリーク等により、ノードGの電位が変動することにより、駆動トランジスタ2202のゲートとソースの間の電圧が変動する。その場合、駆動トランジスタ2202は正規のオンまたはオフを維持できず、誤動作する可能性がある。
However, due to variations in threshold voltage of the
このように、従来の画素構成を有する半導体装置においては、駆動トランジスタのゲート端子に印加される電位がノイズや選択トランジスタからのリークによって変動し、駆動トランジスタが誤作動を起こすといった問題がある。また、駆動トランジスタの安定した動作を保証する程度の大きな電位の振幅を伴ったデータ線の信号を供給することは、データ線駆動回路の消費電力増加に大きく影響するといった問題を生じる。 As described above, in the semiconductor device having the conventional pixel configuration, there is a problem in that the potential applied to the gate terminal of the driving transistor varies due to noise or leakage from the selection transistor, causing the driving transistor to malfunction. In addition, supplying a data line signal with a large potential amplitude enough to guarantee a stable operation of the driving transistor causes a problem that the power consumption of the data line driving circuit is greatly affected.
本発明は上述の諸問題を鑑みて案出されたものであり、上記問題を解決する半導体装置、並びに該半導体装置を有する表示装置及び該表示装置を具備する電子機器を提供するものである。 The present invention has been devised in view of the above problems, and provides a semiconductor device that solves the above problems, a display device including the semiconductor device, and an electronic apparatus including the display device.
本発明の一は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のトランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のトランジスタの第2端子に接続された第2のトランジスタと、メモリ回路と、切替回路と、ゲート端子が切替回路に接続され、第2端子が発光素子に接続された第3のトランジスタと、を有し、メモリ回路は、第2のトランジスタの第2端子、及び第2の走査線に接続され、切替回路は、第2のトランジスタの第2端子、メモリ回路、及び第3の走査線に接続され、切替回路は、当該前記第3のトランジスタ、切替回路と、メモリ回路及び第2の電源線との接続の切替を行い、入力された電位を、第3のトランジスタのゲート端子に印加することを特徴とする半導体装置である。 In one embodiment of the present invention, a first transistor in which a gate terminal is connected to a data line, a first terminal is connected to a first power supply line, a gate terminal is connected to a first scanning line, and a first terminal is connected A second transistor connected to the second terminal of the first transistor, a memory circuit, a switching circuit, a third transistor having a gate terminal connected to the switching circuit, and a second terminal connected to the light emitting element; The memory circuit is connected to the second terminal of the second transistor and the second scan line, and the switching circuit is connected to the second terminal of the second transistor, the memory circuit, and the third scan line. The switching circuit switches the connection between the third transistor, the switching circuit, the memory circuit, and the second power supply line, and applies the input potential to the gate terminal of the third transistor. Semiconductor device characterized by A.
また、本発明において、第1のトランジスタ及び第2のトランジスタは、Nチャネル型トランジスタであってよく、第3のトランジスタはPチャネル型トランジスタであってもよい。 In the present invention, the first transistor and the second transistor may be N-channel transistors, and the third transistor may be a P-channel transistor.
本発明の一は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のNチャネル型トランジスタの第2端子に接続された第2のNチャネル型トランジスタと、メモリ回路と、切替回路と、第1端子が第2の電源線に接続され、第2端子が発光素子に接続された第1のPチャネル型トランジスタと、を有し、メモリ回路は、第1の入力端子が第2のNチャネル型トランジスタの第2端子に接続され、第2の入力端子が第2の走査線に接続されたNOR回路と、ゲート端子がNOR回路の出力端子に接続され、第1端子が第1の電源線に接続された第3のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第2の電源線に接続された第2のPチャネル型トランジスタと、ゲート端子がNOR回路の出力端子に接続され、第1端子が第2のPチャネル型トランジスタの第2端子に接続され、第2端子が第3のNチャネル型トランジスタの第2端子に接続された第3のPチャネル型トランジスタと、を有し、切替回路は、ゲート端子が第3の走査線に接続され、第1端子が第2のNチャネル型トランジスタの第2端子、第3のNチャネル型トランジスタの第2端子、及び第3のPチャネル型トランジスタの第2端子に接続され、第2端子が第1のPチャネル型トランジスタのゲート端子に接続された第4のNチャネル型トランジスタと、ゲート端子が第3の走査線に接続され、第1端子が第2の電源線に接続され、第2端子が第4のNチャネル型トランジスタの第2端子及び第1のPチャネル型トランジスタのゲート端子に接続された第4のPチャネル型トランジスタと、を有し、メモリ回路には、第1のPチャネル型トランジスタがオンとなる第1の電位またはオフとなる第2の電位が入力され、第2の電源線には、第3のPチャネル型トランジスタがオフとなる第3の電位が入力され、切替回路は、第1の電位または第2の電位と、第3の電位のいずれか1つを、第3のPチャネル型トランジスタのゲート端子に印加することを特徴とする半導体装置である。 According to one aspect of the present invention, a first N-channel transistor in which a gate terminal is connected to a data line, a first terminal is connected to a first power supply line, a gate terminal is connected to a first scan line, A second N-channel transistor having one terminal connected to the second terminal of the first N-channel transistor, a memory circuit, a switching circuit, a first terminal connected to the second power supply line, and a second A first P-channel transistor having a terminal connected to the light-emitting element, and the memory circuit includes a first input terminal connected to a second terminal of the second N-channel transistor, and a second input A NOR circuit having a terminal connected to the second scan line; a third N-channel transistor having a gate terminal connected to the output terminal of the NOR circuit; a first terminal connected to the first power supply line; The terminal is connected to the first scanning line, and the first A second P-channel transistor whose child is connected to the second power supply line, a gate terminal is connected to the output terminal of the NOR circuit, and a first terminal is connected to the second terminal of the second P-channel transistor. And a third P-channel transistor having a second terminal connected to the second terminal of the third N-channel transistor, and the switching circuit has a gate terminal connected to the third scanning line, One terminal is connected to the second terminal of the second N-channel transistor, the second terminal of the third N-channel transistor, and the second terminal of the third P-channel transistor, and the second terminal is connected to the first terminal A fourth N-channel transistor connected to the gate terminal of the P-channel transistor, a gate terminal connected to the third scanning line, a first terminal connected to the second power supply line, and a second terminal connected to the second 4 N channels A fourth P-channel transistor connected to the second terminal of the transistor and the gate terminal of the first P-channel transistor, and the memory circuit includes a first P-channel transistor that is turned on. 1 or a second potential that is turned off is input, a third potential at which the third P-channel transistor is turned off is input to the second power supply line, and the switching circuit has the first potential Alternatively, any one of the second potential and the third potential is applied to the gate terminal of the third P-channel transistor.
また、本発明において、第1の電源線の電位は、第2の電源線の電位よりも低い構成であってもよい。 In the present invention, the potential of the first power supply line may be lower than the potential of the second power supply line.
また、本発明において、発光素子は、エレクトロルミネセンス素子であってもよい。 In the present invention, the light emitting element may be an electroluminescent element.
本発明の一は、複数の画素を有する表示部と、駆動回路を具備する表示装置であって、画素は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のトランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のトランジスタの第2端子に接続された第2のトランジスタと、メモリ回路と、切替回路と、ゲート端子が切替回路に接続され、第2端子が発光素子に接続された第3のトランジスタと、を有し、メモリ回路は、第2のトランジスタの第2端子、及び第2の走査線に接続され切替回路は、第2のトランジスタの第2端子、メモリ回路、及び第3の走査線に接続され、切替回路は、前記第3のトランジスタ、メモリ回路及び第2の電源線との接続の切替を行い、入力された電位を、第3のトランジスタのゲート端子に印加することを特徴とする半導体装置を有する表示装置である。 One embodiment of the present invention is a display device including a display portion having a plurality of pixels and a driver circuit. The pixel has a gate terminal connected to a data line and a first terminal connected to a first power supply line. A first transistor, a second transistor having a gate terminal connected to the first scan line, a first terminal connected to the second terminal of the first transistor, a memory circuit, a switching circuit, a gate And a third transistor having a terminal connected to the switching circuit and a second terminal connected to the light emitting element, and the memory circuit is connected to the second terminal of the second transistor and the second scan line. The switching circuit is connected to the second terminal of the second transistor, the memory circuit, and the third scanning line, and the switching circuit switches the connection between the third transistor, the memory circuit, and the second power supply line. The input potential is A display device having a semiconductor device characterized in that it applied to the gate terminal of the register.
また本発明において、第1のトランジスタ及び第2のトランジスタは、Nチャネル型トランジスタであり、第3のトランジスタはPチャネル型トランジスタであってもよい。 In the present invention, the first transistor and the second transistor may be N-channel transistors, and the third transistor may be a P-channel transistor.
本発明の一は、複数の画素を有する表示部と、駆動回路を具備する表示装置であって、画素は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のNチャネル型トランジスタの第2端子に接続された第2のNチャネル型トランジスタと、メモリ回路と、切替回路と、第1端子が第2の電源線に接続され、第2端子が発光素子に接続された第1のPチャネル型トランジスタと、を有し、メモリ回路は、第1の入力端子が第2のNチャネル型トランジスタの第2端子に接続され、第2の入力端子が第2の走査線に接続されたNOR回路と、ゲート端子がNOR回路の出力端子に接続され、第1端子が第1の電源線に接続された第3のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第2の電源線に接続された第2のPチャネル型トランジスタと、ゲート端子がNOR回路の出力端子に接続され、第1端子が第2のPチャネル型トランジスタの第2端子に接続され、第2端子が第3のNチャネル型トランジスタの第2端子に接続された第3のPチャネル型トランジスタと、を有し、切替回路は、ゲート端子が第3の走査線に接続され、第1端子が第2のNチャネル型トランジスタの第2端子、第3のNチャネル型トランジスタの第2端子、及び第3のPチャネル型トランジスタの第2端子に接続され、第2端子が第1のPチャネル型トランジスタのゲート端子に接続された第4のNチャネル型トランジスタと、ゲート端子が第3の走査線に接続され、第1端子が第2の電源線に接続され、第2端子が第4のNチャネル型トランジスタの第2端子及び第1のPチャネル型トランジスタのゲート端子に接続された第4のPチャネル型トランジスタと、を有し、メモリ回路には、第1のPチャネル型トランジスタがオンとなる第1の電位またはオフとなる第2の電位が入力され、第2の電源線には、第3のPチャネル型トランジスタがオフとなる第3の電位が入力され、切替回路は、第1の電位または第2の電位と、第3の電位のいずれか1つを、第3のPチャネル型トランジスタのゲート端子に印加することを特徴とする半導体装置を有する表示装置である。 One embodiment of the present invention is a display device including a display portion having a plurality of pixels and a driver circuit. The pixel has a gate terminal connected to a data line and a first terminal connected to a first power supply line. A first N-channel transistor having a gate terminal connected to the first scan line and a first terminal connected to a second terminal of the first N-channel transistor; A memory circuit; a switching circuit; and a first P-channel transistor having a first terminal connected to the second power supply line and a second terminal connected to the light-emitting element. A NOR circuit connected to the second terminal of the second N-channel transistor, a second input terminal connected to the second scanning line, and a gate terminal connected to the output terminal of the NOR circuit, The first terminal is connected to the first power line. N-channel transistor, a second P-channel transistor having a gate terminal connected to the first scanning line, a first terminal connected to the second power supply line, and a gate terminal serving as an output terminal of the NOR circuit A third P-channel transistor connected, having a first terminal connected to the second terminal of the second P-channel transistor, and a second terminal connected to the second terminal of the third N-channel transistor; The switching circuit includes a gate terminal connected to the third scan line, a first terminal connected to the second terminal of the second N-channel transistor, a second terminal of the third N-channel transistor, and a second terminal A fourth N-channel transistor connected to the second terminal of the third P-channel transistor, the second terminal connected to the gate terminal of the first P-channel transistor, and a gate terminal connected to the third scanning line. A fourth P connected to the second power supply line, and connected to the second terminal of the fourth N-channel transistor and the gate terminal of the first P-channel transistor. A first potential at which the first P-channel transistor is turned on or a second potential at which the first P-channel transistor is turned off is input to the memory circuit. The third potential at which the three P-channel transistors are turned off is input, and the switching circuit supplies either the first potential, the second potential, or the third potential to the third P-channel transistor. A display device having a semiconductor device, which is applied to a gate terminal of a transistor.
また、本発明において、第1の電源線の電位は、第2の電源線の電位よりも低い構成であってもよい。 In the present invention, the potential of the first power supply line may be lower than the potential of the second power supply line.
また、本発明において、発光素子は、エレクトロルミネセンス素子であってもよい。 In the present invention, the light emitting element may be an electroluminescent element.
本発明の一は、表示パネルを備えた電子機器であって、表示パネルは、複数の画素を有する表示部と、駆動回路と、を有し、画素は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のトランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のトランジスタの第2端子に接続された第2のトランジスタと、メモリ回路と、切替回路と、ゲート端子が切替回路に接続され、第2端子が発光素子に接続された第3のトランジスタと、を有し、メモリ回路は、第2のトランジスタの第2端子、及び第2の走査線に接続され、切替回路は、第2のトランジスタの第2端子、メモリ回路、及び第3の走査線に接続され、切替回路は、前記第3のトランジスタと、メモリ回路及び第2の電源線との接続の切替を行い、入力された電位を、第3のトランジスタのゲート端子に印加することを特徴とする半導体装置を有する表示パネルを備えた電子機器である。 One embodiment of the present invention is an electronic device including a display panel, and the display panel includes a display portion having a plurality of pixels and a driver circuit. The pixels have gate terminals connected to data lines. A first transistor having a first terminal connected to the first power line, a second terminal having a gate terminal connected to the first scan line, and a first terminal connected to the second terminal of the first transistor; A third circuit having a transistor, a memory circuit, a switching circuit, a gate terminal connected to the switching circuit, and a second terminal connected to the light-emitting element; The switching circuit is connected to the second terminal of the second transistor, the memory circuit, and the third scanning line, and the switching circuit is connected to the second transistor and the second scanning line. Switching of connection with memory circuit and second power supply line Performed, the input potential is an electronic device including a display panel having a semiconductor device characterized in that it applied to the gate terminal of the third transistor.
また、本発明において、第1のトランジスタ及び第2のトランジスタは、Nチャネル型トランジスタであってよく、第3のトランジスタはPチャネル型トランジスタであってもよい。 In the present invention, the first transistor and the second transistor may be N-channel transistors, and the third transistor may be a P-channel transistor.
本発明の一は、表示パネルを備えた電子機器であって、表示パネルは、複数の画素を有する表示部と、駆動回路と、を有し、画素は、ゲート端子がデータ線に接続され、第1端子が第1の電源線に接続された第1のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第1のNチャネル型トランジスタの第2端子に接続された第2のNチャネル型トランジスタと、メモリ回路と、切替回路と、第1端子が第2の電源線に接続され、第2端子が発光素子に接続された第1のPチャネル型トランジスタと、を有し、メモリ回路は、第1の入力端子が第2のNチャネル型トランジスタの第2端子に接続され、第2の入力端子が第2の走査線に接続されたNOR回路と、ゲート端子がNOR回路の出力端子に接続され、第1端子が第1の電源線に接続された第3のNチャネル型トランジスタと、ゲート端子が第1の走査線に接続され、第1端子が第2の電源線に接続された第2のPチャネル型トランジスタと、ゲート端子がNOR回路の出力端子に接続され、第1端子が第2のPチャネル型トランジスタの第2端子に接続され、第2端子が第3のNチャネル型トランジスタの第2端子に接続された第3のPチャネル型トランジスタと、を有し、切替回路は、ゲート端子が第3の走査線に接続され、第1端子が第2のNチャネル型トランジスタの第2端子、第3のNチャネル型トランジスタの第2端子、及び第3のPチャネル型トランジスタの第2端子に接続され、第2端子が第1のPチャネル型トランジスタのゲート端子に接続された第4のNチャネル型トランジスタと、ゲート端子が第3の走査線に接続され、第1端子が第2の電源線に接続され、第2端子が第4のNチャネル型トランジスタの第2端子及び第1のPチャネル型トランジスタのゲート端子に接続された第4のPチャネル型トランジスタと、を有し、メモリ回路には、第1のPチャネル型トランジスタがオンとなる第1の電位またはオフとなる第2の電位が入力され、第2の電源線には、第3のPチャネル型トランジスタがオフとなる第3の電位が入力され、切替回路は、第1の電位または第2の電位と、第3の電位のいずれか1つを、第3のPチャネル型トランジスタのゲート端子に印加することを特徴とする半導体装置を有する表示パネルを備えた電子機器である。 One embodiment of the present invention is an electronic device including a display panel, and the display panel includes a display portion having a plurality of pixels and a driver circuit. The pixels have gate terminals connected to data lines. A first N-channel transistor having a first terminal connected to the first power supply line, a gate terminal connected to the first scanning line, and a first terminal connected to the second terminal of the first N-channel transistor. A connected second N-channel transistor, a memory circuit, a switching circuit, and a first P-channel transistor having a first terminal connected to a second power supply line and a second terminal connected to a light emitting element A NOR circuit having a first input terminal connected to the second terminal of the second N-channel transistor and a second input terminal connected to the second scan line; The gate terminal is connected to the output terminal of the NOR circuit, A third N-channel transistor having a terminal connected to the first power supply line, a second P-channel having a gate terminal connected to the first scanning line, and a first terminal connected to the second power supply line Transistor, the gate terminal is connected to the output terminal of the NOR circuit, the first terminal is connected to the second terminal of the second P-channel transistor, and the second terminal is the second terminal of the third N-channel transistor A switching circuit including a gate terminal connected to the third scan line, a first terminal connected to the second terminal of the second N-channel transistor, A fourth N-channel transistor connected to the second terminal of the third N-channel transistor and the second terminal of the third P-channel transistor, the second terminal being connected to the gate terminal of the first P-channel transistor. Type Tran And the gate terminal is connected to the third scanning line, the first terminal is connected to the second power supply line, the second terminal is the second terminal of the fourth N-channel transistor and the first P-channel type. A fourth P-channel transistor connected to a gate terminal of the transistor, and the memory circuit has a first potential at which the first P-channel transistor is turned on or a second potential at which the first P-channel transistor is turned off. The third potential at which the third P-channel transistor is turned off is input to the second power supply line, and the switching circuit has the first potential or the second potential and the third potential. Any one of them is applied to the gate terminal of the third P-channel transistor, which is an electronic device including a display panel having a semiconductor device.
また、本発明において、第1の電源線の電位は、第2の電源線の電位よりも低い構成であってもよい。 In the present invention, the potential of the first power supply line may be lower than the potential of the second power supply line.
また、本発明において、発光素子は、エレクトロルミネセンス素子であってもよい。 In the present invention, the light emitting element may be an electroluminescent element.
また、本発明において、第2の走査線は、第2の走査線の前の走査順の第1の走査線を用いてもよい。 In the present invention, the second scanning line may be the first scanning line in the scanning order before the second scanning line.
また、本発明において、一方の電極が第3のPチャネル型トランジスタのゲート端子に接続され、他方の電極が第1の電源線に接続された容量素子を有する構成であってもよい。 In the present invention, a structure in which one electrode is connected to the gate terminal of the third P-channel transistor and the other electrode is connected to the first power supply line may be used.
また、本発明において、電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話機、携帯型ゲーム機、電子書籍、画像再生装置である。 In the present invention, the electronic device includes a television receiver, a camera such as a video camera, a digital camera, a goggle type display, a navigation system, a sound reproduction device, a computer, a game device, a mobile computer, a mobile phone, a portable game machine, An electronic book or an image playback device.
本発明によって、発光素子を有する半導体装置において、発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作を行うことができる。 According to the present invention, in a semiconductor device having a light-emitting element, a constant potential is continuously supplied to the gate terminal of the driving transistor regardless of whether the light-emitting state or the light-off state. Therefore, stable operation can be performed as compared with the conventional pixel configuration in which the potential is held by the holding capacitor.
さらに本発明の半導体装置は、駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅を低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となる。 Further, in the semiconductor device of the present invention, the potential to be turned on or off applied to the gate terminal of the driving transistor and the potential of the data line can be set separately. Therefore, the amplitude of the potential of the data line can be set to a low amplitude, and a semiconductor device with significantly reduced power consumption can be provided.
さらに本発明の半導体装置は、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持し、発光素子の発光もしくは消灯の状態を保持することができる。 Further, the semiconductor device of the present invention can prevent the signal even if the supply of the signal from the scanning line driving circuit or the data line driving circuit arranged around the pixel portion to the memory circuit arranged in each pixel of the pixel portion is stopped. The data of the signal immediately before the supply is stopped can be held, and the light emitting or light emitting state of the light emitting element can be held.
さらに本発明の半導体装置は、RGB各1ビット(8色)の静止画であれば消去を行ってもデータを再び画素に供給することなく表示することが可能である。 Furthermore, the semiconductor device of the present invention can display data of RGB 1-bit (8 colors) still images without supplying data to the pixels again even after erasing.
さらに本発明の半導体装置は、RGB各1ビット(8色)の静止画であれば発光期間の長さで明るさを決めることが容易に可能となる。 Furthermore, the semiconductor device of the present invention can easily determine the brightness by the length of the light emission period in the case of a RGB still image of 1 bit (8 colors).
また、本発明を表示装置に適用することによって、駆動トランジスタのゲート端子には、発光状態とするための電位または消灯状態とするための電位が安定して供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作で表示を行うことができる。 In addition, by applying the present invention to a display device, a potential for making a light-emitting state or a potential for making a light-off state continue to be stably supplied to the gate terminal of the driving transistor. Therefore, display can be performed with stable operation as compared with the conventional pixel configuration in which the potential is held by the holding capacitor.
さらに本発明の表示装置は、駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅を低振幅に設定することが可能となり、消費電力を大幅に抑えた表示装置を提供することが可能となる。 Furthermore, in the display device of the present invention, the on / off potential applied to the gate terminal of the driving transistor and the potential of the data line can be set separately. Accordingly, the amplitude of the potential of the data line can be set to a low amplitude, and a display device with significantly reduced power consumption can be provided.
さらに本発明の表示装置は、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持することで発光素子の発光または消灯の状態を保持し、画像を表示することができる表示装置を提供することができる。 Further, the display device of the present invention can prevent the signal even if the supply of the signal from the scanning line driving circuit or the data line driving circuit arranged around the pixel portion to the memory circuit arranged in each pixel of the pixel portion is stopped. By holding the data of the signal immediately before the supply is stopped, it is possible to provide a display device that can hold the light emitting or emitting state of the light emitting element and display an image.
また、本発明の半導体装置を用いた電子機器においては、発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作で表示を行うことができる。また、安定した動作で表示を行う製品を製造することができ、より不良の少ない商品を顧客に提供することができる。 Further, in an electronic device using the semiconductor device of the present invention, a constant potential is continuously supplied to the gate terminal of the driving transistor regardless of whether the light emitting state or the light-off state. Therefore, display can be performed with stable operation as compared with the conventional pixel configuration in which the potential is held by the holding capacitor. In addition, a product that performs display with stable operation can be manufactured, and a product with fewer defects can be provided to the customer.
さらに本発明の電子機器は、駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅を低振幅に設定することが可能となり、消費電力を大幅に抑えた電子機器を提供することが可能となる。 Further, in the electronic device of the present invention, the potential to be turned on or off applied to the gate terminal of the driving transistor and the potential of the data line can be set separately. Therefore, the amplitude of the potential of the data line can be set to a low amplitude, and an electronic device with greatly reduced power consumption can be provided.
さらに本発明の表示装置を有する電子機器は、表示部に設けられた画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持することで発光素子の発光もしくは消灯の状態を保持し、画像を表示することができる電子機器を提供することができる。 Further, an electronic device having the display device of the present invention can receive a signal from a scanning line driving circuit or a data line driving circuit arranged around a pixel portion provided in the display portion to a memory circuit arranged in each pixel of the pixel portion. To provide an electronic device capable of displaying an image while maintaining the light emission or extinction state of a light emitting element by retaining the signal data immediately before the signal supply is stopped even if the supply of the signal is stopped it can.
また本発明の電子機器は、RGB各1ビット(8色)の静止画であれば、表示部に設けられた画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを用い、消灯状態から発光状態に復帰することが可能である。 In the electronic device of the present invention, in the case of an RGB 1-bit (8 colors) still image, each of the pixel units is arranged from a scanning line driving circuit or a data line driving circuit arranged around the pixel unit provided in the display unit. Even if the supply of signals to the memory circuit arranged in the pixel is stopped, it is possible to return from the light-off state to the light-emitting state using the data of the signal immediately before the signal supply is stopped.
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in the drawings described below, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
まず、本発明の半導体装置の画素構成とその動作原理について説明する。 First, a pixel configuration and an operation principle of the semiconductor device of the present invention will be described.
図1に本発明の画素構成について示す。ここでは、一画素のみを図示しているが、半導体装置の画素部は実際には行方向と列方向にマトリクス状に複数の画素が配置されている。 FIG. 1 shows a pixel configuration of the present invention. Although only one pixel is shown here, a plurality of pixels are actually arranged in a matrix in the row direction and the column direction in the pixel portion of the semiconductor device.
画素は、データトランジスタ101(第1のトランジスタともいう)と、スイッチトランジスタ102(第2のトランジスタともいう)と、メモリ回路103と、駆動トランジスタ105(第3のトランジスタともいう)と、データ線108と、第1の電源線112と、第2の電源線113と、第1の走査線109と、第2の走査線110と、第3の走査線111と、発光素子106と、対向電極107と切替回路104を有している。
The pixel includes a data transistor 101 (also referred to as a first transistor), a switch transistor 102 (also referred to as a second transistor), a
データトランジスタ101の第1端子(ソース端子又はドレイン端子)は第1の電源線112と接続され、ゲート端子はデータ線108と接続され、第2端子(ソース端子又はドレイン端子)はスイッチトランジスタ102の第1端子(ソース端子又はドレイン端子)と接続されている。スイッチトランジスタ102のゲート端子は第1の走査線109と接続され、第2端子(ソース端子又はドレイン端子)はメモリ回路103の入力端子及び出力端子並びに切替回路104の第1の入力端子と接続されている。また、メモリ回路103は、切替回路104の第1の入力端子と、スイッチトランジスタ102の第2端子及び第2の走査線110と接続されている。切替回路104の第2の入力端子は、第2の電源線113と接続され、第3の入力端子は、第3の走査線111と接続され、出力端子は、駆動トランジスタ105のゲート端子と接続されている。また駆動トランジスタ105の第1端子(ソース端子又はドレイン端子)は第2の電源線113と接続され、ゲート端子はメモリ回路103の入力端子及び出力端子、スイッチトランジスタ102の第2端子と接続され、第2端子(ソース端子又はドレイン端子)は発光素子106の一方の電極と接続されている。また、発光素子106の他方の電極は、対向電極107に接続されている。
The
なお、第1の電源線112の電位は第2の電源線113の電位より低い電位Vcが設定されている。つまり、Vcとは、画素の発光期間に第2の電源線113に設定される電位Vddを基準として、Vc<Vddを満たす電位である。つまり駆動トランジスタ105のゲートとソースの間にかかる電圧の絶対値(|Vgs|という)が駆動トランジスタ105のしきい値電圧の絶対値(|Vth|という)に対して、|Vth|<|Vgs|を満たす電位である。例えば、Vc=GND(グラウンド電位)としても良い。
Note that the potential of the first
なお、データトランジスタ101の第1端子は、データトランジスタ101がオンする期間において、第2の電源線113より低い電位Vcが設定された配線に接続されていればどこに接続されていてもよい。例えば、データトランジスタ101がオンする期間において、隣接する画素に設けられた第2の走査線110にVcの電位を設定し、そこから画素にVcの電位が供給されるような構成にしてもよい。
Note that the first terminal of the
なお、発光素子106の対向電極(陰極)107は第2の電源線113より低い電位Vssが設定されている。つまりVssとは、画素の発光期間に第2の電源線113に設定される電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。また、第1の電源線112と対向電極107の電位を同じGNDに設定してもよい。
Note that a potential Vss lower than that of the second
なお、本明細書においては、発光素子を発光状態にするために駆動トランジスタに入力される信号を第1の信号、また発光素子を消灯状態にするために駆動トランジスタに入力される信号を第2の信号という。 Note that in this specification, a signal input to the driving transistor to turn on the light-emitting element is a first signal, and a signal input to the driving transistor to turn off the light-emitting element is a second signal. It is called a signal.
次に図1の画素構成について、動作方法を図2に示す。 Next, FIG. 2 shows an operation method for the pixel configuration of FIG.
なお説明のため、図2においては、データトランジスタ101にはNチャネル型トランジスタ、スイッチトランジスタ102にはNチャネル型トランジスタ、駆動トランジスタ105にはPチャネル型トランジスタを用いる。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。また発光素子を流れる電流の向きを変更するときは、前出の各トランジスタの極性の変更と同様に、第2の電源線113、対向電極107の電位を適宜設定すればよい。
For the sake of explanation, an N-channel transistor is used as the
まず図2において、本発明の画素構成についての第1の走査線109及び第2の走査線110及び第3の走査線111の電位のタイミングチャートについて示す。本発明の画素構成においては、リセット期間、選択期間、サステイン期間1、サステイン期間2、サステイン期間3によって各画素の発光状態、消灯状態を選択する。
First, FIG. 2 shows a timing chart of potentials of the
本発明の画素構成においては、従来、データ線108より入力される駆動トランジスタ105のオンまたはオフを制御する信号を入力しない。そのため、予め画素内のメモリ回路103にリセット信号(消灯信号)を入力しておく必要がある。この予め画素内のメモリ回路103にリセット信号に入力する期間を本明細書においてはリセット期間という。
In the pixel configuration of the present invention, conventionally, a signal for controlling on / off of the driving
また、図2においては、リセット期間と選択期間が連続して動作する様子について示したが、リセット期間と選択期間の間に時間的なマージンを設けた方が好適である。リセット期間と選択期間との間に時間的なマージンを設けることによって、データ線から入力される電位を誤動作なく画素に入力することができる。 Further, FIG. 2 shows a state in which the reset period and the selection period operate continuously, but it is preferable to provide a time margin between the reset period and the selection period. By providing a time margin between the reset period and the selection period, the potential input from the data line can be input to the pixel without malfunction.
リセット期間では、メモリ回路103には、リセット期間の前にどの様なデータが格納されていたかに依らず、消灯のデータ、すなわち、駆動トランジスタ105がオフとなる電位が入力される。
In the reset period, unlit data, that is, a potential at which the driving
リセット期間では、第3の走査線111の電位によって制御された切替回路104によって、駆動トランジスタ105のゲート端子には、駆動トランジスタ105がオフとなる電位が印加される。
In the reset period, the
選択期間では、第1の走査線109によりスイッチトランジスタ102がオンとなり、またデータトランジスタ101は、データ線108の電位によってデータトランジスタ101がオンするかどうかが決まる。データ線108がHigh電位の場合には、データトランジスタ101がオンとなり、メモリ回路103には発光のデータ、すなわち駆動トランジスタ105がオンとなる電位が入力される。他方、データ線108がLow電位の場合には、データトランジスタ101がオフとなり、メモリ回路103には消灯のデータ、すなわち駆動トランジスタ105がオフとなる電位が入力される。
In the selection period, the
選択期間では、第3の走査線111の電位によって制御された切替回路104によって、駆動トランジスタ105のゲート端子には、メモリ回路103に格納されたデータ、すなわち駆動トランジスタ105がオンまたはオフとなる電位が印加される。
In the selection period, the data stored in the
サステイン期間1及びサステイン期間3では、第3の走査線111の電位によって制御された切替回路104によって、メモリ回路103に格納されているデータに依らず、駆動トランジスタ105のゲート端子には、駆動トランジスタ105がオフとなる電位が印加され、発光素子106が消灯状態となる。
In the sustain
サステイン期間2では、切替回路104によって、メモリ回路103に格納されるデータに従い、駆動トランジスタ105のゲート端子には、駆動トランジスタ105がオンまたはオフとなる電位が印加され、発光素子106が発光または消灯状態となる。
In the sustain
なお、保持期間における駆動トランジスタ105のゲート端子の電位は、メモリ回路103によって保持される。従って、保持容量を用いた画素構成と比較して、駆動トランジスタ105のゲート端子に印加される電位は、ノイズやスイッチトランジスタ102からのリーク等の影響から変動し、誤動作するといった問題が少ない。
Note that the potential of the gate terminal of the driving
なお、上述の発光状態及び消灯状態の保持について、保持期間においては、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路103への信号の供給を停止しても、メモリ回路103には信号の供給を停止した直前の信号のデータが保持され、発光素子の発光状態を保持することができる。そのため、本発明の半導体装置を用いて静止画等を表示する際に、走査線駆動回路やデータ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める。
Note that with respect to holding the light emitting state and the off state described above, during the holding period, the scanning line driving circuit and the data line driving circuit arranged around the pixel portion are transferred to the
さらに切替回路104によってメモリ回路にデータを保持させたまま、画素を消灯することが可能なので、RGB各1ビット(8色)の静止画であれば、消灯してもデータ線駆動回路から画素部へ信号を供給することなく再び表示することが可能であり、データ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める。
Further, since the pixel can be turned off while the data is held in the memory circuit by the switching
本実施例では本発明の半導体装置の具体的な画素構成とその動作原理について説明する。 In this embodiment, a specific pixel structure and an operation principle of a semiconductor device of the present invention will be described.
まず、図3を用いて本発明の半導体装置の画素構成について詳細に説明する。ここでは、一画素のみを図示しているが、半導体装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。 First, the pixel configuration of the semiconductor device of the present invention will be described in detail with reference to FIG. Although only one pixel is shown here, a plurality of pixels are actually arranged in a matrix in the row direction and the column direction in the pixel portion of the semiconductor device.
画素はデータトランジスタ501と、スイッチトランジスタ502と、トランジスタ503及びトランジスタ504及びトランジスタ505及びトランジスタ506からなるNOR回路と、トランジスタ507と、トランジスタ508と、トランジスタ509と、トランジスタ510と、トランジスタ511と、駆動トランジスタ512と、データ線520と、第1の電源線518と、第2の電源線519と、第1の走査線515と、第2の走査線516と、第3の走査線517と、発光素子513と、対向電極514を有している。また、本実施例においては、NOR回路と、トランジスタ507と、トランジスタ508と、トランジスタ509を合わせて、メモリ回路521と呼ぶ。また、トランジスタ510とトランジスタ511を合わせて、切替回路522と呼ぶ。なお、データトランジスタ501にはNチャネル型トランジスタ、スイッチトランジスタ502にはNチャネル型トランジスタ、トランジスタ503及びトランジスタ504にはPチャネル型トランジスタ、トランジスタ505及びトランジスタ506にはNチャネル型トランジスタ、トランジスタ510にはNチャネル型トランジスタ、トランジスタ511にはPチャネル型トランジスタ、駆動トランジスタ512にはPチャネル型トランジスタを用いている。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。
The pixel includes a
データトランジスタ501の第1端子(ソース端子又はドレイン端子)は第1の電源線518と接続され、ゲート端子はデータ線520と接続され、第2端子(ソース端子又はドレイン端子)はスイッチトランジスタ502の第1端子(ソース端子又はドレイン端子)と接続されている。NOR回路は、トランジスタ503とトランジスタ504とトランジスタ505とトランジスタ506からなり、トランジスタ504及びトランジスタ505のゲート端子が接続されたものを第1の入力端子とし、トランジスタ503及びトランジスタ506のゲート端子が接続されたものを第2の入力端子としており、トランジスタ504の第2端子(ソース端子又はドレイン端子)とトランジスタ505の第2端子(ソース端子又はドレイン端子)を接続したものを出力端子としている。また、スイッチトランジスタ502のゲート端子は第1の走査線515と接続され、第2端子(ソース端子又はドレイン端子)はNOR回路の第1の入力端子であるトランジスタ504及びトランジスタ505のゲート端子とトランジスタ508の第2端子(ソース端子又はドレイン端子)とトランジスタ509の第2端子(ソース端子又はドレイン端子)とトランジスタ510の第1端子(ソース端子又はドレイン端子)と接続されている。また、トランジスタ503の第1端子(ソース端子又はドレイン端子)は第2の電源線519と接続されている。また、トランジスタ505の第1端子(ソース端子又はドレイン端子)は第1の電源線518と接続されている。また、トランジスタ506の第1端子(ソース端子又はドレイン端子)は第1の電源線518と接続されている。NOR回路の他方の入力端子は第2の走査線516と接続され、出力端子はトランジスタ508のゲート端子及びトランジスタ509のゲート端子に接続されている。またトランジスタ507の第1端子(ソース端子又はドレイン端子)は第2の電源線519と接続され、ゲート端子は第1の走査線515と接続され、第2端子(ソース端子又はドレイン端子)はトランジスタ508の第1端子(ソース端子又はドレイン端子)と接続されている。また、トランジスタ509の第1端子(ソース端子又はドレイン端子)は第1の電源線518と接続されている。また、トランジスタ510のゲート端子は第3の走査線517と接続され、第2端子(ソース端子又はドレイン端子)は駆動トランジスタ512のゲート端子とトランジスタ511の第2端子(ソース端子又はドレイン端子)と接続されている。また、トランジスタ511の第1端子(ソース端子又はドレイン端子)は第2の電源線519と接続され、ゲート端子は第3の走査線517と接続されている。また、駆動トランジスタ512の第1端子(ソース端子又はドレイン端子)は第2の電源線519と接続され、第2端子(ソース端子又はドレイン端子)は発光素子513の一方の電極と接続されている。また、発光素子513の他方の電極は、対向電極514に接続されている。
The
なお、第1の電源線518は第2の電源線519より低い電位Vcが設定されている。なお、Vcとは、画素の発光期間に第2の電源線519に設定される電位Vddを基準として、Vc<Vddを満たす電位である。つまり駆動トランジスタ512のゲートとソースの間にかかる電圧の絶対値(|Vgs|という)が駆動トランジスタ512のしきい値電圧の絶対値(|Vth|という)に対して、|Vth|<|Vgs|を満たす電位である。例えば、Vc=GND(グラウンド電位)としても良い。
Note that the first
なお、発光素子513の対向電極(陰極)514は第2の電源線519より低い電位Vssが設定されている。なお、Vssとは、画素の発光期間に第2の電源線519に設定される電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。また、第1の電源線518と対向電極の電位を同じGNDに設定してもよい。
Note that a potential Vss lower than that of the second
なお、本発明の画素構成についての第1の走査線515及び第2の走査線516及び第3の走査線517の電位のタイミングチャートについては、前述の実施の形態1の図にと同様であるため、説明を省略する。
Note that the timing chart of the potentials of the
本発明の画素構成においては、従来、データ線520より入力される駆動トランジスタ512のオンまたはオフを制御する信号を入力しない。そのため、予め画素内のメモリ回路521にリセット信号(消灯信号)を入力しておく必要がある。この予め画素内のメモリ回路521にリセット信号に入力する期間を本明細書においてはリセット期間という。
In the pixel configuration of the present invention, conventionally, a signal for controlling on / off of the driving
また、図2においては、リセット期間と選択期間が連続して動作する様子について示したが、リセット期間と選択期間の間に時間的なマージンを設けた方が好適である。リセット期間と選択期間との間に時間的なマージンを設けることによって、データ線から入力される電位を誤動作なく画素に入力することができる。 Further, FIG. 2 shows a state in which the reset period and the selection period operate continuously, but it is preferable to provide a time margin between the reset period and the selection period. By providing a time margin between the reset period and the selection period, the potential input from the data line can be input to the pixel without malfunction.
リセット期間では、メモリ回路521には、リセット期間の前にどの様なデータが格納されていたかに依らず、消灯のデータ、すなわち、駆動トランジスタ512がオフとなる電位が印加される。
In the reset period, light-off data, that is, a potential at which the driving
リセット期間では、第2の走査線516の電位によって制御された切替回路522によって、駆動トランジスタ512がオフとなる電位が駆動トランジスタ512のゲート端子に印加される。
In the reset period, the
選択期間では、第1の走査線515によりスイッチトランジスタ502がオンとなる。またデータトランジスタ501は、ゲート端子に入力されるデータ線520の電位によって、データトランジスタ501がオンするかどうかが決まる。データ線520がHigh電位の場合には、データトランジスタ501がオンになり、メモリ回路521には発光のデータ、すなわち、駆動トランジスタ512がオフとなる電位が入力される。また、データ線520がLow電位の場合には、データトランジスタ501がオフになり、メモリ回路521には消灯のデータ、すなわち、駆動トランジスタ512がオフとなる電位が入力される。
In the selection period, the
選択期間では、第3の走査線517の電位により制御された切替回路522のトランジスタ511がオンすることによって、駆動トランジスタ512のゲート端子には、駆動トランジスタ512がオフとなる電位が印加される。
In the selection period, the
サステイン期間1及びサステイン期間3では、第3の走査線517の電位により制御された切替回路522のトランジスタ511がオンすることによって、メモリ回路521に格納されているデータに依らず、駆動トランジスタ512のゲート端子には、駆動トランジスタ512がオフとなる電位が印加され、発光素子513に電流が流れないため、発光素子513は消灯状態となる。
In the sustain
サステイン期間2では、第3の走査線517の電位により制御された切替回路522のトランジスタ510がオンすることによって、メモリ回路521に格納されたデータに従って、駆動トランジスタ512がオンまたはオフとなる電位が駆動トランジスタ512のゲート端子に印加され、発光素子513は発光または消灯状態となる。
In the sustain
なお、保持期間における駆動トランジスタ512のゲート端子の電位は、メモリ回路521によって保持される。従って、保持容量を用いた画素構成と比較して、駆動トランジスタ512のゲート端子に印加される電位は、ノイズやスイッチトランジスタ502からのリーク等の影響から変動し誤動作するといった問題が少ない。
Note that the potential of the gate terminal of the driving
なお、上述の発光状態及び消灯状態の保持について、保持期間においては、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路521への信号の供給を停止しても、メモリ回路521には信号の供給を停止した直前の信号のデータが保持され、発光素子513の発光状態を保持することができる。そのため、本発明の半導体装置を用いて静止画等を表示する際に、走査線駆動回路やデータ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める。
Note that with respect to holding the light emitting state and the off state described above, in the holding period, the scanning line driving circuit and the data line driving circuit arranged around the pixel portion are transferred to the
さらに切替回路522によってメモリ回路521にデータを保持させたまま、画素を消灯することが可能なので、RGB各1ビット(8色)の静止画であれば、消灯してもデータ線駆動回路から画素部へ信号を供給することなく再び表示することが可能であり、データ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める。
Further, the pixel can be turned off while the data is held in the
本実施例は、上記の実施の形態と自由に組み合わせることができる。 This embodiment can be freely combined with the above embodiment modes.
本実施例は、実施例1における本発明の半導体装置が時間階調方式によって階調表現することについて説明する。
This embodiment will explain that the semiconductor device of the present invention in
本発明の半導体装置は、SES駆動にて動作する。時間階調方式によって多階調化を実現するには、従来、消去用TFTを用いる必要があった。本発明においては各選択期間前にリセット期間を設けるため、新たに消去用トランジスタを設ける必要はない。 The semiconductor device of the present invention operates by SES driving. Conventionally, it has been necessary to use an erasing TFT in order to realize multiple gradations by the time gradation method. In the present invention, since a reset period is provided before each selection period, it is not necessary to newly provide an erasing transistor.
図4に、時間階調方式による階調表現を行う一例を示す。図4は、3ビットの階調を得るためのタイミングチャートであり、各ビットのリセット期間Tr1〜Tr3、選択アドレス(書き込み)期間Ta1〜Ta3と、サステイン(発光)期間Ts1〜Ts3と、消去期間Te1とを有する。 FIG. 4 shows an example of performing gradation expression by the time gradation method. FIG. 4 is a timing chart for obtaining a 3-bit gradation. Each bit reset period Tr1 to Tr3, selection address (writing) periods Ta1 to Ta3, sustain (light emission) periods Ts1 to Ts3, and an erasing period. Te1.
なお、本実施例における消去期間は、実施例1におけるリセット期間における動作をする。即ち、メモリ回路に保持された発光状態を保持するための信号を、消灯状態を保持するための信号に書き換える動作である。 The erasing period in this embodiment operates in the reset period in the first embodiment. That is, this is an operation of rewriting a signal for holding the light emission state held in the memory circuit to a signal for holding the light-off state.
リセット期間、選択アドレス(書き込み)期間は、1画面分の画素に映像信号を入力する動作に要する期間であるから、各ビットで等しい長さである。これに対し、サステイン(発光)期間は、その長さを、例えば1:2:4:…2(n−1)と、2のべき乗の比とし、発光する期間の合計によって、階調を表現する。図4の例では、3ビットであるので、サステイン(発光)期間の長さは、1:2:4となっている。 Since the reset period and the selection address (writing) period are periods required for the operation of inputting the video signal to the pixels for one screen, they have the same length for each bit. On the other hand, the length of the sustain (light emission) period is, for example, a ratio of 1: 2: 4:... 2 (n-1) to a power of 2, and the gradation is expressed by the sum of the light emission periods. To do. In the example of FIG. 4, since it is 3 bits, the length of the sustain (light emission) period is 1: 2: 4.
消去期間については、本来は、サステイン(発光)期間が短い場合に、当該サブフレームにおける選択アドレス(書き込み)期間と、次のサブフレームにおけるアドレス期間が重複し、異なるゲート信号線が同時に選択されることのないように設けるものとしている。 Regarding the erasing period, originally, when the sustain (light emission) period is short, the selected address (writing) period in the subframe overlaps with the address period in the next subframe, and different gate signal lines are selected simultaneously. It shall be provided so that it will not occur.
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。 This embodiment can be freely combined with the above embodiment modes and embodiments.
本発明の発光装置の上面図と断面構造について、図面を参照して説明する。より詳しくは、上面図とデータトランジスタ、駆動トランジスタ、発光素子を含む発光装置の断面構造について、図5、図6を用いて説明する。 A top view and a cross-sectional structure of a light-emitting device of the present invention will be described with reference to the drawings. More specifically, a top view and a cross-sectional structure of a light-emitting device including a data transistor, a drive transistor, and a light-emitting element will be described with reference to FIGS.
図5(A)は、本発明の半導体装置の上面図、図5(B)は図5(A)の上面図を回路図にした図である。図5(A)、(B)に示すように必要に応じて、駆動トランジスタのゲート端子に保持容量を設ける構成としてもよい。なお、図5(A)、(B)において、付した1〜12の数字は図5(A)と図5(B)におけるトランジスタの対応について示したものである。またこの例では第2の走査線は直前の行の第1の走査線と接続している。
5A is a top view of the semiconductor device of the present invention, and FIG. 5B is a circuit diagram of the top view of FIG. 5A. As shown in FIGS. 5A and 5B, a storage capacitor may be provided at the gate terminal of the driving transistor as necessary. Note that in FIGS. 5A and 5B,
図6は図5(a)における上面図のGNDからデータトランジスタの断面図、駆動トランジスタから発光素子における断面図である。次に積層構造について順に説明する。 FIG. 6 is a cross-sectional view of the data transistor from GND in the top view in FIG. 5A, and a cross-sectional view of the light emitting element from the drive transistor. Next, the laminated structure will be described in order.
図6において、絶縁表面を有する基板1201には、ガラス基板、石英基板、ステンレス基板等を用いることができる。また、作製工程における処理温度に耐え得るのであれば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)等のプラスチックやアクリル等の可撓性を有する合成樹脂からなる基板を用いることができる。
In FIG. 6, a glass substrate, a quartz substrate, a stainless steel substrate, or the like can be used as the
まず、基板1201上に下地膜を形成する。下地膜には、酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。次に、下地膜上に非晶質半導体膜を形成する。非晶質半導体膜の膜厚は25〜100nmとする。また非晶質半導体膜には珪素だけではなくシリコンゲルマニウムも用いることができる。続いて、必要に応じて非晶質半導体膜を結晶化し、結晶性半導体膜1202を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射、又はそれらを組み合わせて用いることができる。例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた加熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好適である。
First, a base film is formed over the
なお、結晶性半導体膜で形成される薄膜トランジスタ(TFT)は、非晶質半導体膜で形成されたTFTよりも電界効果移動度が高く、オン電流が大きいため、半導体装置に用いるトランジスタとして、より適している。 Note that a thin film transistor (TFT) formed using a crystalline semiconductor film has higher field-effect mobility and higher on-current than a TFT formed using an amorphous semiconductor film, and thus is more suitable as a transistor used in a semiconductor device. ing.
次に、結晶性半導体膜1202を所定の形状にパターニングする。次に、ゲート絶縁膜として機能する絶縁膜を形成する。絶縁膜は、半導体膜を覆うように、厚さを10〜150nmとして形成される。例えば、酸化窒化珪素膜、酸化珪素膜等を用いることができ、単層構造または積層構造としてもよい。
Next, the
次に、ゲート絶縁膜上に、ゲート電極として機能する導電膜を形成する。ゲート電極は、単層であっても積層であってもよいが、ここでは導電膜を積層して形成する。導電膜1203A、1203Bは、タンタル(Ta)、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、銅(Cu)から選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料で形成する。本実施の形態では、導電膜1203Aとして膜厚10〜50nmの窒化タンタル膜を形成し、導電膜1203Bとして膜厚200〜400nmのタングステン膜を形成する。
Next, a conductive film functioning as a gate electrode is formed over the gate insulating film. Although the gate electrode may be a single layer or a stacked layer, it is formed by stacking conductive films here. The
次に、ゲート電極をマスクとして不純物元素を添加して、不純物領域を形成する。このとき、高濃度不純物領域に加えて、低濃度不純物領域を形成してもよい。低濃度不純物領域は、LDD(Lightly Doped Drain)領域と呼ばれる。 Next, an impurity element is added using the gate electrode as a mask to form an impurity region. At this time, a low concentration impurity region may be formed in addition to the high concentration impurity region. The low concentration impurity region is called an LDD (Lightly Doped Drain) region.
次に、層間絶縁膜1206として機能する絶縁膜1204、1205を形成する。絶縁膜1204は、窒素を有する絶縁膜であることが好適であり、ここでは、プラズマCVD法により100nmの窒化珪素膜を用いて形成する。絶縁膜1205は、有機材料又は無機材料を用いて形成することが好適である。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサンを用いることができる。シロキサンとは、シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。無機材料としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、yは自然数)等の酸素、又は窒素を有する絶縁膜を用いることができる。なお、有機材料を用いて形成した膜は、平坦性が良好な一方で、有機材料により、水分や酸素が吸収されてしまう。これを防止するため、有機材料を用いて形成した絶縁膜上に、無機材料を有する絶縁膜を形成するとよい。
Next, insulating
次に、層間絶縁膜1206にコンタクトホールを形成した後、トランジスタのソース配線及びドレイン配線として機能する導電膜1207を形成する。導電膜1207は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。本実施の形態では、チタン膜、窒化チタン膜、チタンとアルミニウムの合金膜、チタン膜の積層膜を形成する。
Next, after a contact hole is formed in the
次に、導電膜を1207覆うように絶縁膜1208を形成する。絶縁膜1208は、層間絶縁膜1206で示した材料を用いることができる。次に、絶縁膜1208に設けられた開口部に画素電極(第1の電極ともいう)1209を形成する。開口部において、画素電極1209の段差被覆性を高めるため、開口部端面に、複数の曲率半径を有するように丸みを帯びさせるとよい。
Next, an insulating
画素電極1209の材料としては、仕事関数の大きい(仕事関数4.0eV以上)金属、合金、電気伝導性化合物、およびこれらの混合物などの導電性材料を用いることが好ましい。導電性材料の具体例としては、酸化タングステンを含むインジウム酸化物(IWO)、酸化タングステンを含むインジウム亜鉛酸化物(IWZO)、酸化チタンを含むインジウム酸化物(ITiO)、酸化チタンを含むインジウム錫酸化物(ITTiO)などを用いることができる。勿論、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化ケイ素を添加したインジウム錫酸化物(ITSO)なども用いることができる。
As a material of the
導電性材料の組成比例は次の通りである。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン1wt%、インジウム酸化物99wt%とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン1wt%、酸化亜鉛0.5wt%、インジウム酸化物98.5wt%とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン1wt%〜5wt%、インジウム酸化物99wt%〜95wt%とすればよい。インジウム錫酸化物(ITO)の組成比は、酸化錫10wt%、インジウム酸化物90wt%とすればよい。インジウム亜鉛酸化物(IZO)の組成比は、酸化亜鉛10wt%、インジウム酸化物89wt%とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン5wt%、酸化錫10wt%、インジウム酸化物85wt%とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
The composition proportion of the conductive material is as follows. The composition ratio of indium oxide containing tungsten oxide may be 1 wt% tungsten oxide and 99 wt% indium oxide. The composition ratio of indium zinc oxide containing tungsten oxide may be 1 wt% tungsten oxide, 0.5 wt% zinc oxide, and 98.5 wt% indium oxide. The indium oxide containing titanium oxide may be
次に、蒸着法、またはインクジェット法により、電界発光層1210を形成する。電界発光層1210は、有機材料、又は無機材料を有し、電子注入層(EIL)、電子輸送層(ETL)、発光層(EML)、正孔輸送層(HTL)、正孔注入層(HIL)等を適宜組み合わせて構成される。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。
Next, an
なお、電界発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。 Note that the electroluminescent layer is preferably formed using a plurality of layers having different functions such as a hole injecting and transporting layer, a light emitting layer, and an electron injecting and transporting layer.
なお、正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性及び輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。 Note that the hole injecting and transporting layer is preferably formed using a composite material including a hole transporting organic compound material and an inorganic compound material that exhibits an electron accepting property with respect to the organic compound material. By adopting such a configuration, many hole carriers are generated in an organic compound that has essentially no intrinsic carrier, and extremely excellent hole injection and transport properties can be obtained. Due to this effect, the drive voltage can be made lower than in the prior art. In addition, since the hole injecting and transporting layer can be thickened without causing an increase in driving voltage, a short circuit of the light emitting element due to dust or the like can be suppressed.
なお、ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)、4,4’,4’’−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)、1,3,5−トリス[N,N−ジ(m−トリル)アミノ]ベンゼン(略称:m−MTDAB)、N,N’−ジフェニル−N,N’−ビス(3−メチルフェニル)−1,1’−ビフェニル−4,4’−ジアミン(略称:TPD)、4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:NPB)、4,4’−ビス{N−[4−ジ(m−トリル)アミノ]フェニル−N−フェニルアミノ}ビフェニル(略称:DNTPD)、4,4’,4’’−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)などが挙げられるが、これらに限定されることはない。 Examples of hole transporting organic compound materials include copper phthalocyanine (abbreviation: CuPc), vanadyl phthalocyanine (abbreviation: VOPc), 4,4 ′, 4 ″ -tris (N, N-diphenylamino) triphenyl. Amine (abbreviation: TDATA), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenylamino] triphenylamine (abbreviation: MTDATA), 1,3,5-tris [N , N-di (m-tolyl) amino] benzene (abbreviation: m-MTDAB), N, N′-diphenyl-N, N′-bis (3-methylphenyl) -1,1′-biphenyl-4,4 '-Diamine (abbreviation: TPD), 4,4'-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: NPB), 4,4'-bis {N- [4-di ( m-tri ) Amino] phenyl-N-phenylamino} biphenyl (abbreviation: DNTPD), 4,4 ′, 4 ″ -tris (N-carbazolyl) triphenylamine (abbreviation: TCTA), and the like. Never happen.
なお、電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。 Note that examples of the inorganic compound material exhibiting electron acceptability include titanium oxide, zirconium oxide, vanadium oxide, molybdenum oxide, tungsten oxide, rhenium oxide, ruthenium oxide, and zinc oxide. Vanadium oxide, molybdenum oxide, tungsten oxide, and rhenium oxide are particularly preferable because they can be vacuum-deposited and are easy to handle.
なお、電子注入輸送層には、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)、ビス[2−(2’−ヒドロキシフェニル)ベンズオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2’−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、2,2’,2’’−(1,3,5−ベンゼントリイル)−トリス(1−フェニル−1H−ベンゾイミダゾール)(略称:TPBI)、3−(4−ビフェニリル)−4−フェニル−5−(4−tert−ブチルフェニル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−ビフェニリル)−4−(4−エチルフェニル)−5−(4−tert−ブチルフェニル)−1,2,4−トリアゾール(略称:p−EtTAZ)などが挙げられるが、これらに限定されることはない。 Note that the electron injecting and transporting layer is formed using an electron transporting organic compound material. Specifically, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), bis (10-hydroxybenzo [h] -quinolinato) beryllium (Abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) (4-phenylphenolato) aluminum (abbreviation: BAlq), bis [2- (2′-hydroxyphenyl) benzoxazolate] zinc (abbreviation) : Zn (BOX) 2 ), bis [2- (2′-hydroxyphenyl) benzothiazolate] zinc (abbreviation: Zn (BTZ) 2 ), bathophenanthroline (abbreviation: BPhen), bathocuproine (abbreviation: BCP), 2- ( 4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole Abbreviation: PBD), 1,3-bis [5- (4-tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (abbreviation: OXD-7), 2,2 ′, 2 ″-(1,3,5-benzenetriyl) -tris (1-phenyl-1H-benzimidazole) (abbreviation: TPBI), 3- (4-biphenylyl) -4-phenyl-5- (4- tert-butylphenyl) -1,2,4-triazole (abbreviation: TAZ), 3- (4-biphenylyl) -4- (4-ethylphenyl) -5- (4-tert-butylphenyl) -1,2 , 4-triazole (abbreviation: p-EtTAZ) and the like, but is not limited thereto.
なお、発光層には、9,10−ジ(2−ナフチル)アントラセン(略称:DNA)、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(略称:DPVBi)、クマリン30、クマリン6、クマリン545、クマリン545T、ペリレン、ルブレン、ペリフランテン、2,5,8,11−テトラ(tert−ブチル)ペリレン(略称:TBP)、9,10−ジフェニルアントラセン(略称:DPA)、5,12−ジフェニルテトラセン(略称:DPT)、4−(ジシアノメチレン)−2−メチル−6−[p−(ジメチルアミノ)スチリル]−4H−ピラン(略称:DCM1)、4−(ジシアノメチレン)−2−メチル−6−[2−(ジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCM2)、4−(ジシアノメチレン)−2,6−ビス[p−(ジメチルアミノ)スチリル]−4H−ピラン(略称:BisDCM)等が挙げられる。また、ビス[2−(4’,6’−ジフルオロフェニル)ピリジナト−N,C2’]イリジウム(ピコリナート)(略称:FIr(pic))、ビス{2−[3’,5’−ビス(トリフルオロメチル)フェニル]ピリジナト−N,C2’}イリジウム(ピコリナート)(略称:Ir(CF3ppy)2(pic))、トリス(2−フェニルピリジナト−N,C2’)イリジウム(略称:Ir(ppy)3)、ビス(2−フェニルピリジナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(ppy)2(acac))、ビス[2−(2’−チエニル)ピリジナト−N,C3’]イリジウム(アセチルアセトナート)(略称:Ir(thp)2(acac))、ビス(2−フェニルキノリナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(pq)2(acac))、ビス[2−(2’−ベンゾチエニル)ピリジナト−N,C3’]イリジウム(アセチルアセトナート)(略称:Ir(btp)2(acac))などの燐光を放出できる化合物を用いることもできる。
Note that the light-emitting layer includes 9,10-di (2-naphthyl) anthracene (abbreviation: DNA), 9,10-di (2-naphthyl) -2-tert-butylanthracene (abbreviation: t-BuDNA), 4 , 4′-bis (2,2-diphenylvinyl) biphenyl (abbreviation: DPVBi),
また、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。 In addition to the singlet excited light emitting material, a triplet excited material containing a metal complex or the like may be used for the light emitting layer. For example, among red light emitting pixels, green light emitting pixels, and blue light emitting pixels, a red light emitting pixel having a relatively short luminance half time is formed of a triplet excitation light emitting material, and the other A singlet excited luminescent material is used. The triplet excited luminescent material has a feature that the light emission efficiency is good, so that less power is required to obtain the same luminance. That is, when applied to a red pixel, the amount of current flowing through the light emitting element can be reduced, so that reliability can be improved. As a reduction in power consumption, a red light-emitting pixel and a green light-emitting pixel may be formed using a triplet excitation light-emitting material, and a blue light-emitting pixel may be formed using a singlet excitation light-emitting material. By forming a green light-emitting element having high human visibility with a triplet excited light-emitting material, power consumption can be further reduced.
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、R(赤)、G(緑)、B(青)の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化(映り込み)の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部(表示画面)を見た場合に起こる色調の変化を低減することができる。 The light emitting layer may be configured to perform color display by forming light emitting layers having different emission wavelength bands for each pixel. Typically, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) is formed. In this case as well, it is possible to improve color purity and prevent mirror reflection (reflection) of the pixel portion by providing a filter that transmits light in the emission wavelength band on the light emission side of the pixel. Can do. By providing the filter, it is possible to omit a circularly polarizing plate that has been conventionally required, and it is possible to eliminate the loss of light emitted from the light emitting layer. Furthermore, a change in color tone that occurs when the pixel portion (display screen) is viewed obliquely can be reduced.
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。 In addition, examples of the polymer electroluminescent material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.
また、発光層として無機材料を用いても良い。無機材料としては、硫化亜鉛(ZnS)などの化合物半導体にマンガン(Mn)や希土類(Eu、Ceなど)を不純物として添加したものを適用できる。これらの不純物は発光中心イオンと呼ばれ、このイオン内の電子遷移により発光が得られる。また、硫化亜鉛(ZnS)などの化合物半導体に、アクセプタ元素としてCu、Ag、Auなどを、ドナー元素としてF、Cl、Brなどを添加して、アクセプタとドナー間の遷移により発光を得るものを適用することができる。また、より発光効率を向上させるために、GaAsを添加しても良い。発光層は、100〜1000nm(好ましくは、300〜600nm)の厚さで設ければ良い。このような発光層と電極(陽極及び陰極)との間には、発光効率を高めるために誘電体層を設ける。誘電体層としては、チタン酸バリウム(BaTiO3)などを適用することができる。誘電体層は50〜500nm(好ましくは、100〜200nm)の厚さで設ける。 In addition, an inorganic material may be used for the light emitting layer. As the inorganic material, a compound semiconductor such as zinc sulfide (ZnS) added with manganese (Mn) or rare earth (Eu, Ce, etc.) as impurities can be applied. These impurities are called luminescent center ions, and light emission is obtained by electronic transition in the ions. In addition, a compound semiconductor such as zinc sulfide (ZnS) is added with Cu, Ag, Au, or the like as an acceptor element and F, Cl, Br, or the like as a donor element, and emits light by transition between the acceptor and the donor. Can be applied. Further, GaAs may be added in order to further improve the light emission efficiency. The light emitting layer may be provided with a thickness of 100 to 1000 nm (preferably 300 to 600 nm). A dielectric layer is provided between such a light emitting layer and the electrodes (anode and cathode) in order to increase the light emission efficiency. As the dielectric layer, barium titanate (BaTiO 3 ) or the like can be used. The dielectric layer is provided with a thickness of 50 to 500 nm (preferably 100 to 200 nm).
いずれにしても、電界発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、この目的用の電極層を備えたり、発光性の材料を分散させて備えるといった変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。 In any case, the layer structure of the electroluminescent layer can be changed, and instead of having a specific hole or electron injecting and transporting layer or a light emitting layer, an electrode layer for this purpose can be provided, or a light emitting property can be obtained. Such a modification that the material is dispersed is acceptable as long as the object as the light emitting element can be achieved.
また、封止基板にカラーフィルタ(着色層)を形成してもよい。カラーフィルタ(着色層)は、蒸着法や液滴吐出法によって形成することができ、カラーフィルタ(着色層)を用いると、高精細な表示を行うこともできる。カラーフィルタ(着色層)により、各RGBの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。 Further, a color filter (colored layer) may be formed on the sealing substrate. The color filter (colored layer) can be formed by an evaporation method or a droplet discharge method. When the color filter (colored layer) is used, high-definition display can be performed. This is because the color filter (colored layer) can correct a broad peak to be sharp in the emission spectrum of each RGB.
また、単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ(着色層)や色変換層は、例えば第2の基板(封止基板)に形成し、基板へ張り合わせればよい。 Further, full color display can be performed by forming a material exhibiting monochromatic light emission and combining a color filter and a color conversion layer. The color filter (colored layer) and the color conversion layer may be formed, for example, on the second substrate (sealing substrate) and attached to the substrate.
そして、スパッタリング法、又は蒸着法により、対向電極(第2の電極ともいう)1211を形成する。画素電極1209と対向電極1211は、一方が陽極となり、他方が陰極となる。
Then, a counter electrode (also referred to as a second electrode) 1211 is formed by a sputtering method or an evaporation method. One of the
陰極材料としては、仕事関数の小さい(仕事関数3.8eV以下)金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。陰極材料の具体例としては、元素周期表の1族または2族に属する元素、すなわちLiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Li)や化合物(LiF、CsF、CaF2)の他、希土類金属を含む遷移金属を用いて形成することができる。但し、陰極は透光性を有する必要があるため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ITO等の金属(合金を含む)との積層により形成する。
As the cathode material, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function (work function of 3.8 eV or less). Specific examples of the cathode material include elements belonging to
その後、対向電極1211を覆うように、窒化珪素膜やDLC(Diamond Like Carbon)膜からなる保護膜を設けてもよい。上記工程を経て、本発明の発光装置が完成する。
After that, a protective film made of a silicon nitride film or a DLC (Diamond Like Carbon) film may be provided so as to cover the
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。 This embodiment can be freely combined with the above embodiment modes and embodiments.
本実施例では、表示装置の構成について図7を用いて説明する。 In this embodiment, the structure of the display device will be described with reference to FIG.
図7(A)において、基板1307上に、複数の画素1301がマトリクス状に配置された画素部1302を有し、画素部1302の周辺には、信号線駆動回路1303、第1の走査線駆動回路1304及び第2の走査線駆動回路1305を有する。これらの駆動回路は、FPC1306を介して外部より信号が供給される。
In FIG. 7A, a
図7(B)には、第1の走査線駆動回路1304及び第2の走査線駆動回路1305の構成を示す。第1の走査線駆動回路1304、第2の走査線駆動回路1305は、シフトレジスタ1314、バッファ1315を有する。また、図7(C)には、信号線駆動回路1303の構成を示す。信号線駆動回路1303はシフトレジスタ1311、第1のラッチ回路1312、第2のラッチ回路1313、バッファ1317を有する。
FIG. 7B illustrates a structure of the first scan
なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、CPUやコントローラなどの回路を基板1307に一体形成してもよい。そうすると、接続する外部回路(IC)の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。
Note that the structures of the scan line driver circuit and the signal line driver circuit are not limited to the above description, and may include a sampling circuit, a level shifter, or the like, for example. In addition to the driving circuit, a circuit such as a CPU or a controller may be integrally formed on the
なお、本明細書中では図7(A)に示した表示装置について、図7(A)に示すようにFPCまで取り付けられ、発光素子にEL素子を用いたパネルのことを本明細書ではELモジュールという。 Note that in this specification, a panel in which the display device illustrated in FIG. 7A is attached to the FPC as illustrated in FIG. 7A and an EL element is used as a light-emitting element is referred to as an EL element in this specification. This is called a module.
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。 This embodiment can be freely combined with the above embodiment modes and embodiments.
本実施例では、第2の電源線の電位を補正し、環境温度の変化と経時変化に起因した発光素子の電流値の変動による影響を抑制について述べる。 In this embodiment, correction of the potential of the second power supply line and suppression of the influence due to the change in the current value of the light emitting element due to the change in the environmental temperature and the change over time will be described.
発光素子は、周囲の温度により、その抵抗値(内部抵抗値)が変化する性質を有する。具体的には、室温を通常の温度としたとき、温度が通常よりも高くなると抵抗値が低下し、温度が通常よりも低くなると抵抗値が上昇する。そのため、温度が高くなると電流値が増加して所望の輝度よりも高い輝度となり、温度が低くなると同じ電圧が加えられた場合、電流値が低下して所望の輝度よりも低い輝度となる。また、発光素子は、劣化によって経時的にその電流値が減少する性質を有する。具体的には、発光時間及び消灯時間が累積すると発光素子の劣化に伴い抵抗値が上昇する。そのため、発光時間及び消灯時間が累積すると、最初の発光期間または消灯期間と同じ電圧を印加した場合、電流値が低下して所望の輝度より低い輝度となる。 The light-emitting element has a property that its resistance value (internal resistance value) changes depending on the ambient temperature. Specifically, when the room temperature is a normal temperature, the resistance value decreases when the temperature is higher than normal, and the resistance value increases when the temperature is lower than normal. Therefore, when the temperature increases, the current value increases and becomes higher than the desired luminance. When the same voltage is applied when the temperature decreases, the current value decreases and the luminance becomes lower than the desired luminance. Further, the light emitting element has a property that its current value decreases with time due to deterioration. Specifically, when the light emission time and the light extinction time are accumulated, the resistance value increases with the deterioration of the light emitting element. Therefore, when the light emission time and the light extinction time are accumulated, when the same voltage as that of the first light emission period or the light extinction period is applied, the current value is reduced to a luminance lower than a desired luminance.
上述した発光素子が有する性質により、環境温度が変化、または経時変化が生じると、輝度にバラツキが生じてしまう。本実施例は、本発明の第2の電源線の電位を用いて補正することで、環境温度の変化と経時変化に起因した発光素子の電流値の変動による影響を抑制することができる。 Due to the properties of the above-described light emitting element, when the environmental temperature changes or changes with time, the luminance varies. In this embodiment, correction by using the potential of the second power supply line of the present invention can suppress the influence due to the change in the current value of the light emitting element due to the change in environmental temperature and the change with time.
図8に、回路の構成を示す。画素には、図3で示した同画素が配置されており、図3と同様の説明については省略する。図8において、図3において示した第2の電源線1401と対向電極1402との間には、駆動トランジスタ1403と発光素子1404とが接続されている。そして、第2の電源線1401から対向電極1402の方に電流が流れる。発光素子1404は、そこを流れる電流の大きさに応じて発光する。
FIG. 8 shows a circuit configuration. The same pixel shown in FIG. 3 is arranged in the pixel, and the description similar to that in FIG. 3 is omitted. In FIG. 8, a driving
このような画素構成の場合、第2の電源線1401と対向電極1402の電位が固定されていると、発光素子1404に電流が流れ続けていると、特性が劣化する。また、発光素子1404は、その温度によって、特性が変わってくる。
In the case of such a pixel structure, if the potentials of the second
具体的には、発光素子1404に電流が流れ続けていると、電圧電流特性がシフトする。つまり、発光素子1404の抵抗値が高くなって、同じ電圧を加えていても、流れる電流値が小さくなってしまう。また、同じ大きさの電流が流れていても、発光効率が低下し、輝度が低くなってしまう。温度特性としては、温度が下がると、発光素子1404の電圧電流特性がシフトし、発光素子1404の抵抗値が高くなってしまう。
Specifically, when a current continues to flow through the
そこで、モニタ用回路を用いて、上述のような劣化や変動の影響を補正する。本実施例では、第2の電源線1401の電位を調整することにより、発光素子1404の劣化や温度による変動を補正する。
Therefore, the influence of deterioration and fluctuation as described above is corrected using a monitoring circuit. In this embodiment, by adjusting the potential of the second
そこで、モニタ用回路の構成について述べる。第1のモニタ電源線1406と第2のモニタ電源線1407の間には、モニタ用電流源1408と、モニタ用発光素子1409が接続されている。そして、モニタ用電流源1408と、モニタ用発光素子1409との間には、モニタ用発光素子の電圧を出力するためのサンプリング回路1410の入力端子が接続されている。サンプリング回路1410の出力端子には、電源回路1411が接続され、電源回路1411には、第2の電源線1401が接続されている。したがって、第2の電源線1401の電位は、サンプリング回路1410の出力によって制御される。
Therefore, the configuration of the monitor circuit will be described. A
次に、モニタ用回路の動作について述べる。まず、モニタ用電流源1408は、最も明るい階調数で発光素子1404を発光させる場合に、発光素子1404に流したい大きさの電流を流す。この時の電流値をImaxとする。
Next, the operation of the monitor circuit will be described. First, when the
すると、モニタ用発光素子1409の両端の電圧には、Imaxの大きさの電流を流すのに必要な大きさの電圧が加わる。もし、モニタ用発光素子1409の電圧電流特性が劣化や温度などによって変わったとしても、それに応じて、モニタ用発光素子1409の両端の電圧も変化し、最適な大きさになる。よって、モニタ用発光素子1409の変動(劣化や温度変化など)の影響を補正することが出来る。
Then, a voltage having a magnitude necessary for flowing a current having a magnitude Imax is added to the voltage across the monitor
サンプリング回路1410の入力端子には、モニタ用発光素子1409にかかる電圧が入力されている。サンプリング回路1410の出力電位は電源回路用電源線1412に接続された電源回路1411に入力される。
The voltage applied to the monitor
電源回路1411は、サンプリング回路1410の出力端子からの電位に応じた電位を第2の電源線1401に供給する。つまり、第2の電源線1401の電位は、モニタ用回路によって補正されることになり、発光素子1404は劣化や温度による変動が補正される。
The
なお、サンプリング回路1410は、モニタ用発光素子の入力される電流に応じた電圧をサンプリングし、且つ、保持する回路であればなんでもよい。例えばMOSトランジスタなどのスイッチング素子、及び容量素子を用いて、入力される電圧をサンプリングすればよい。
Note that the
また、電源回路1411は入力された電圧を出力する回路であればよい。例えばオペアンプ、バイポーラトランジスタ、MOSトランジスタのいずれかもしくは複数を組み合わせて回路を構成すればよい。
The
なお、モニタ用発光素子1409は、画素の発光素子1404と同時に、同じ製造方法で、同じ基板上に作成されることが望ましい。なぜなら、モニタ用のものと、画素に配置されているものとで、特性が異なれば、補正がずれてしまうからである。
Note that the monitor
なお、画素に配置されている発光素子1404は、頻繁に電流を流さないような期間が生じるため、モニタ用発光素子1409に、ずっと電流を流し続けていると、モニタ用発光素子1409の方が、劣化が大きく進む。そのため、サンプリング回路1410から出力される電位は、補正が強くされたような電位となる。そこで、実際の画素での発光素子の劣化度合いに合わせるようにしてもよい。例えば、平均的に、画面全体の点灯率が30%であれば、30%の輝度に相当するような期間だけ、モニタ用発光素子1409に電流を流すようにしてもよい。そのとき、モニタ用発光素子1409に電流が流れない期間が生じてしまうが、サンプリング回路1410の出力端子からは、変わりなく電圧が供給されているようにする必要がある。それを実現するためには、サンプリング回路1410の入力端子に容量素子をもうけて、そこに、モニタ用発光素子1409に電流を流していた時の電位を保持するようにすればよい。
Note that the light-emitting
なお、最も明るい階調数のものに合わせてモニタ用回路を動作させると、強く補正がされた電位を出力することになるが、それによって、画素での焼き付き(画素ごとの劣化度合いの変動による輝度むら)が目立たなくなるため、最も明るい階調数のものに合わせてモニタ用回路を動作させることが望ましい。 Note that when the monitor circuit is operated in accordance with the brightest number of gradations, a strongly corrected potential is output, which causes burn-in in pixels (due to variations in the degree of deterioration for each pixel). Since the luminance unevenness becomes inconspicuous, it is desirable to operate the monitor circuit in accordance with the brightest number of gradations.
本実施例においては、駆動トランジスタ1403は線形領域で動作させることがさらに好適である。線形領域で動作させることで駆動トランジスタ1403は、スイッチとして動作する。そのため、駆動トランジスタ1403の劣化や温度などによる特性の変動の影響が出にくくすることができる。線形領域のみで動作させる場合は、発光素子1404に電流が流れるかどうかをデジタル的に制御することが多い。その場合、多階調化をはかるため、時間階調方式や面積階調方式などを組み合わせることが好適である。
In this embodiment, it is more preferable that the driving
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。 This embodiment can be freely combined with the above embodiment modes and embodiments.
本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図9、図10、図11(A)〜図11(B)、図12(A)〜図12(B)、図13、図14(A)〜図14(E)に示す。 Electronic devices including the semiconductor device of the present invention include television receivers, video cameras, digital cameras and other cameras, goggle-type displays, navigation systems, sound playback devices (car audio components, etc.), computers, game devices, and portable information terminals. (Mobile computer, mobile phone, portable game machine, electronic book, or the like), an image playback apparatus (specifically, a digital versatile disc (DVD)) provided with a recording medium, and can display the image And a device equipped with a display). Specific examples of these electronic devices are shown in FIGS. 9, 10, 11 (A) to 11 (B), 12 (A) to 12 (B), 13, 14 (A) to 14 ( E).
図9は表示パネル5001と、回路基板5011を組み合わせたELモジュールを示している。回路基板5011には、コントロール回路5012や信号分割回路5013などが形成されており、接続配線5014によって表示パネル5001と電気的に接続されている。
FIG. 9 shows an EL module in which a
この表示パネル5001には、複数の画素が設けられた画素部5002と、走査線駆動回路5003、選択された画素にビデオ信号を供給する信号線駆動回路5004を備えている。なおELモジュールを作製する場合は上記実施例を用いて画素部5002の画素を構成する半導体装置を作製すればよい。また、走査線駆動回路5003や信号線駆動回路5004等制御用駆動回路部を、上記実施例により形成されたTFTを用いて作製することが可能である。以上のように、図9に示すELモジュールテレビを完成させることができる。
The
図10は、ELテレビ受像機の主要な構成を示すブロック図である。チューナ5101は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路5102と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路5103と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路5012により処理される。コントロール回路5012は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路5013を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
FIG. 10 is a block diagram illustrating a main configuration of the EL television receiver. A
チューナ5101で受信した信号のうち、音声信号は音声信号増幅回路5105に送られ、その出力は音声信号処理回路5106を経てスピーカー5107に供給される。制御回路5108は受信局(受信周波数)や音量の制御情報を入力部5109から受け、チューナ5101や音声信号処理回路5106に信号を送出する。
Of the signals received by the
図11(A)に示すように、ELモジュールを筐体5201に組みこんで、テレビ受像機を完成させることができる。ELモジュールにより、表示画面5202が形成される。また、スピーカー5203、操作スイッチ5204などが適宜備えられている。
As shown in FIG. 11A, a television receiver can be completed by incorporating an EL module into a
また図11(B)に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体5212にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部5213やスピーカー部5217を駆動させる。バッテリーは充電器5210で繰り返し充電が可能となっている。また、充電器5210は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体5212は操作キー5216によって制御する。また、図11(B)に示す装置は、操作キー5216を操作することによって、筐体5212から充電器5210に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー5216を操作することによって、筐体5212から充電器5210に信号を送り、さらに充電器5210が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部5213に適用することができる。
FIG. 11B illustrates a television receiver that can carry only a display wirelessly. A housing and a signal receiver are incorporated in the
本発明の半導体装置を図9、図10、図11(A)〜図11(B)に示すテレビ受像器使用することにより、表示部の画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作で表示する製品を製造することができ、より不良の少ない商品を顧客に提供することができる。 The semiconductor device of the present invention is driven by using the television receiver shown in FIGS. 9, 10, 11 A to 11 B, regardless of whether the light emitting element in the display portion is in a light emitting state or in an off state. A constant potential is continuously supplied to the gate terminal of the transistor. Therefore, compared to the conventional pixel configuration in which the potential is held by the holding capacitor, a product that displays with stable operation can be manufactured, and a product with fewer defects can be provided to the customer.
さらに本発明の半導体装置は、図9、図10、図11(A)〜図11(B)に示すテレビ受像器に使用することにより、表示部の画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅を低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となり、消費電力を大幅に抑えた商品を顧客に提供することができる。 Further, the semiconductor device of the present invention is applied to the gate terminal of the driving transistor in the pixel of the display portion by using it in the television receiver shown in FIGS. 9, 10, and 11A to 11B. The potential for turning on or off and the potential of the data line can be set separately. Therefore, it is possible to set the amplitude of the potential of the data line to a low amplitude, and it is possible to provide a semiconductor device with significantly reduced power consumption, and to provide customers with products with greatly reduced power consumption. Can do.
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。 Of course, the present invention is not limited to a television receiver, and is applied to various uses as a display medium of a particularly large area such as a monitor of a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.
図12(A)は表示パネル5301とプリント配線基板5302を組み合わせたモジュールを示している。表示パネル5301は、複数の画素が設けられた画素部5303と、第1の走査線駆動回路5304、第2の走査線駆動回路5305と、選択された画素にビデオ信号を供給する信号線駆動回路5306を備えている。
FIG. 12A shows a module in which a display panel 5301 and a printed
プリント配線基板5302には、コントローラ5307、中央処理装置(CPU)5308、メモリ5309、電源回路5310、音声処理回路5311及び送受信回路5312などが備えられている。プリント配線基板5302と表示パネル5301は、フレキシブルプリント配線基板(FPC)5313により接続されている。FPC5313には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ5307、音声処理回路5311、メモリ5309、CPU5308、電源回路5310などは、COG(Chip On Glass)方式を用いて表示パネル5301に実装することもできる。COG方式により、プリント配線基板5302の規模を縮小することができる。
The printed
プリント配線基板5302に備えられたインターフェース部5314を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート5315が、プリント配線基板5302に設けられている。
Various control signals are input and output through an
図12(B)は、図12(A)に示したモジュールのブロック図を示す。このモジュールは、メモリ5309としてVRAM5316、DRAM5317、フラッシュメモリ5318などが含まれている。VRAM5316にはパネルに表示する画像のデータが、DRAM5317には画像データまたは音声データが、フラッシュメモリ5318には各種プログラムが記憶されている。
FIG. 12B shows a block diagram of the module shown in FIG. This module includes a
電源回路5310は、表示パネル5301、コントローラ5307、CPU5308、音声処理回路5311、メモリ5309、送受信回路5312を動作させる電力を供給する。またパネルの仕様によっては、電源回路5310に電流源が備えられている場合もある。
The
CPU5308は、制御信号生成回路5320、デコーダ5321、レジスタ5322、演算回路5323、RAM5324、CPU5308用のI/F5319などを有している。I/F5319を介してCPU5308に入力された各種信号は、一旦レジスタ5322に保持された後、演算回路5323、デコーダ5321などに入力される。演算回路5323では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ5321に入力された信号はデコードされ、制御信号生成回路5320に入力される。制御信号生成回路5320は入力された信号に基づき、各種命令を含む信号を生成し、演算回路5323において指定された場所、具体的にはメモリ5309、送受信回路5312、音声処理回路5311、コントローラ5307などに送る。
The
メモリ5309、送受信回路5312、音声処理回路5311、コントローラ5307は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
The memory 5309, the transmission /
入力手段5325から入力された信号は、インターフェース部5314を介してプリント配線基板5302に実装されたCPU5308に送られる。制御信号生成回路5320は、ポインティングデバイスやキーボードなどの入力手段5325から送られてきた信号に従い、VRAM5316に格納してある画像データを所定のフォーマットに変換し、コントローラ5307に送付する。
A signal input from the
コントローラ5307は、パネルの仕様に合わせてCPU5308から送られてきた画像データを含む信号にデータ処理を施し、表示パネル5301に供給する。またコントローラ5307は、電源回路5310から入力された電源電圧やCPU5308から入力された各種信号をもとに、Hsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)、切り替え信号L/Rを生成し、表示パネル5301に供給する。
The
送受信回路5312では、アンテナ5328において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO(Voltage Controlled Oscillator)、LPF(Low Pass Filter)、カプラ、バランなどの高周波回路を含んでいる。送受信回路5312において送受信される信号のうち音声情報を含む信号が、CPU5308からの命令に従って、音声処理回路5311に送られる。
In the transmission /
CPU5308の命令に従って送られてきた音声情報を含む信号は、音声処理回路5311において音声信号に復調され、スピーカー5327に送られる。またマイク5326から送られてきた音声信号は、音声処理回路5311において変調され、CPU5308からの命令に従って、送受信回路5312に送られる。
A signal including audio information sent in accordance with a command from the
コントローラ5307、CPU5308、電源回路5310、音声処理回路5311、メモリ5309を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、VCO(Voltage Controlled Oscillator)、LPF(Low Pass Filter)、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
The
図13は、図12(A)〜図12(B)に示すモジュールを含む携帯電話機の一態様を示している。表示パネル5301はハウジング5330に脱着自在に組み込まれる。ハウジング5330は表示パネル5301のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル5301を固定したハウジング5330はプリント基板5331に嵌着されモジュールとして組み立てられる。 FIG. 13 illustrates one mode of a mobile phone including the module illustrated in FIGS. 12 (A) to 12 (B). The display panel 5301 is incorporated in a housing 5330 so as to be detachable. The shape and size of the housing 5330 can be changed as appropriate in accordance with the size of the display panel 5301. The housing 5330 to which the display panel 5301 is fixed is fitted to the printed board 5331 and assembled as a module.
表示パネル5301はFPC5313を介してプリント基板5331に接続される。プリント基板5331には、スピーカー5332、マイクロフォン5333、送受信回路5334、CPU及びコントローラなどを含む信号処理回路5335が形成されている。このようなモジュールと、入力手段5336、バッテリー5337、アンテナ5340を組み合わせ、筐体5339に収納する。表示パネル5301の画素部は筐体5339に形成された開口窓から視認できるように配置する。
The display panel 5301 is connected to the printed board 5331 through the
本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としてもよい。 The mobile phone according to the present embodiment can be transformed into various modes according to the function and application. For example, a configuration may be adopted in which a plurality of display panels are provided, or the housing is divided into a plurality of parts as appropriate and can be opened and closed by a hinge.
図13の携帯電話機において、表示パネル5301は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けること、ができる。従って、データ線の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示パネル5301も同様の特徴を有するため、この携帯電話機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯電話機において、電源回路を大幅に縮小または削減すること、また、表示不良の削減ができるので、筐体5339の小型軽量化を図ることが可能である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。 In the mobile phone in FIG. 13, the display panel 5301 is formed by arranging semiconductor devices similar to those described in the embodiment in a matrix. In the semiconductor device, the potential to be turned on or off applied to the gate terminal of the driving transistor in the pixel and the potential of the data line are set separately, and the light-emitting element in the pixel is in a light-emitting state or a light-off state. A constant potential can be continuously supplied to the gate terminal of the driving transistor. Therefore, it is possible to set the data line amplitude to a low amplitude to reduce power consumption, and to operate stably compared to the conventional pixel configuration in which the potential is held by the holding capacitor. Have. Since the display panel 5301 including the semiconductor device has similar features, this mobile phone can reduce power consumption and display stable operation. With such a feature, in the mobile phone, the power supply circuit can be significantly reduced or reduced, and display defects can be reduced. Therefore, the housing 5339 can be reduced in size and weight. Since the mobile phone according to the present invention has low power consumption and reduced size and weight, a product with improved portability can be provided to customers.
図14(A)はテレビ装置であり、筐体6001、支持台6002、表示部6003などによって構成されている。このテレビ装置において、表示部6003は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅を低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部6003も同様の特徴を有するため、このテレビ装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、テレビ装置において、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、筐体6001の小型軽量化を図ることが可能である。本発明に係るテレビ装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
FIG. 14A illustrates a television device, which includes a
図14(B)はコンピュータであり、本体6101、筐体6102、表示部6103、キーボード6104、外部接続ポート6105、ポインティングマウス6106等を含む。このコンピュータにおいて、表示部6103は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅を低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部6103も同様の特徴を有するため、このコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、コンピュータにおいて、電源回路を大幅に削減又は縮小すること、若しくは表示不良の削減ができるので、本体6101や筐体6102の小型軽量化を図ることが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
FIG. 14B illustrates a computer, which includes a
図14(C)は携帯可能なコンピュータであり、本体6201、表示部6202、スイッチ6203、操作キー6204、赤外線ポート6205等を含む。この携帯可能なコンピュータにおいて、表示部6202は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けることができる。従って、データ線の電位の振幅を低振幅に設定し低消費電力化すること及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすることが可能となるという特徴を有している。その半導体装置で構成される表示部6202も同様の特徴を有するため、この携帯可能なコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯可能なコンピュータにおいて、電源回路を大幅に削減又は縮小すること、若しくは表示不良の削減ができるので、本体6201の小型軽量化を図ることが可能である。本発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
FIG. 14C illustrates a portable computer, which includes a
図14(D)は携帯型のゲーム機であり、筐体6301、表示部6302、スピーカー部6303、操作キー6304、記録媒体挿入部6305等を含む。この携帯型のゲーム機において、表示部6302は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けることができる。従って、データ線の電位の振幅を低振幅に設定し低消費電力化すること及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすることが可能となるという特徴を有している。その半導体装置で構成される表示部6302も同様の特徴を有するため、この携帯型のゲーム機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯型のゲーム機において、電源回路を大幅に削減又は縮小すること、若しくは表示不良の削減ができるので、筐体6301の小型軽量化を図ることが可能である。本発明に係る携帯型のゲーム機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
FIG. 14D illustrates a portable game machine including a housing 6301, a
図14(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体6401、筐体6402、表示部A6403、表示部B6404、記録媒体(DVD等)読込部6405、操作キー6406、スピーカー部6407等を含む。表示部A6403は主として画像情報を表示し、表示部B6404は主として文字情報を表示する。この画像再生装置において、表示部A6403及び表示部B6404は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート端子に印加されるオンまたはオフとなる電位と、データ線の電位とを別に設定すること及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート端子には一定電位が供給され続けることができる。従って、データ線の電位の振幅を低振幅に設定し低消費電力化すること及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすることが可能となるという特徴を有している。その半導体装置で構成される表示部A6403及び表示部B6404も同様の特徴を有するため、この画像再生装置は低消費電力化及び安定した動作の表示が図られている。このような特徴により、画像再生装置において、電源回路を大幅に削減又は縮小すること、若しくは表示不良の削減ができるので、表示部A6403及び表示部B6404の小型軽量化を図ることが可能である。本発明に係る画像再生装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
FIG. 14E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。 Display devices used in these electronic devices can use not only a glass substrate but also a heat-resistant plastic substrate depending on the size, strength, or purpose of use. As a result, the weight can be further reduced.
なおこれらの電子機器に使われる表示部においては実施の形態で示した半導体装置を具備しており、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、メモリ回路には信号の供給を停止した直前の信号のデータが保持され、発光素子の発光状態及び消灯状態を保持することができる。そのため、本発明の半導体装置を用いて静止画等を表示する際に、走査線駆動回路やデータ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める本発明の電子機器は、静止画を表示する際においても低消費電力化が図られた製品を顧客に提供することができる。 Note that the display portion used in these electronic devices includes the semiconductor device described in any of the above embodiments, and is included in each pixel of the pixel portion from a scan line driver circuit or a data line driver circuit arranged around the pixel portion. Even when signal supply to the arranged memory circuit is stopped, data of the signal immediately before the signal supply is stopped is held in the memory circuit, and the light emitting state and the light-off state of the light emitting element can be held. Therefore, when a still image or the like is displayed using the semiconductor device of the present invention, it is not necessary to operate the scanning line driving circuit or the data line driving circuit. In addition, a product with reduced power consumption can be provided to a customer even when a still image is displayed.
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。 It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。 This embodiment can be implemented by being freely combined with any description of the above embodiment modes and embodiments.
101 データトランジスタ
102 スイッチトランジスタ
103 メモリ回路
104 切替回路
105 駆動トランジスタ
106 発光素子
107 対向電極
108 データ線
109 第1の走査線
110 第2の走査線
111 第3の走査線
112 第1の電源線
113 第2の電源線
501 データトランジスタ
502 スイッチトランジスタ
503 トランジスタ
504 トランジスタ
505 トランジスタ
506 トランジスタ
507 トランジスタ
508 トランジスタ
509 トランジスタ
510 トランジスタ
511 トランジスタ
512 駆動トランジスタ
513 発光素子
514 対向電極
515 第1の走査線
516 第2の走査線
517 第3の走査線
518 第1の電源線
519 第2の電源線
520 データ線
521 メモリ回路
522 切替回路
1201 基板
1202 結晶性半導体膜
1203A 導電膜
1203B 導電膜
1204 絶縁膜
1205 絶縁膜
1206 層間絶縁膜
1207 導電膜
1208 絶縁膜
1209 画素電極
1210 電界発光層
1211 対向電極
1301 画素
1302 画素部
1303 信号線駆動回路
1304 第1の走査線駆動回路
1305 第2の走査線駆動回路
1306 FPC
1307 基板
1311 シフトレジスタ
1312 ラッチ回路
1313 ラッチ回路
1314 シフトレジスタ
1315 バッファ
1317 バッファ
1401 第2の電源線
1402 対向電極
1403 駆動トランジスタ
1404 発光素子
1406 モニタ電源線
1407 モニタ電源線
1408 モニタ用電流源
1409 モニタ用発光素子
1410 サンプリング回路
1411 電源回路
1412 電源回路用電源線
2100 画素部
2101 選択トランジスタ
2102 駆動トランジスタ
2103 保持容量
2104 発光素子
2200 画素
2201 選択トランジスタ
2202 駆動トランジスタ
2203 保持容量
2204 発光素子
2205 走査線
2206 データ線
2207 電源線
2208 対向電極
5001 表示パネル
5002 画素部
5003 走査線駆動回路
5004 信号線駆動回路
5011 回路基板
5012 コントロール回路
5013 信号分割回路
5014 接続配線
5101 チューナ
5102 映像信号増幅回路
5103 映像信号処理回路
5105 音声信号増幅回路
5106 音声信号処理回路
5107 スピーカー
5108 制御回路
5109 入力部
5201 筐体
5202 表示画面
5203 スピーカー
5204 操作スイッチ
5210 充電器
5212 筐体
5213 表示部
5216 操作キー
5217 スピーカー部
5301 表示パネル
5302 プリント配線基板
5303 画素部
5304 第1の走査線駆動回路
5305 第2の走査線駆動回路
5306 信号線駆動回路
5307 コントローラ
5308 CPU
5309 メモリ
5310 電源回路
5311 音声処理回路
5312 送受信回路
5313 FPC
5314 インターフェース部
5315 アンテナ用ポート
5316 VRAM
5317 DRAM
5318 フラッシュメモリ
5320 制御信号生成回路
5321 デコーダ
5322 レジスタ
5323 演算回路
5324 RAM
5325 入力手段
5326 マイク
5327 スピーカー
5328 アンテナ
5330 ハウジング
5331 プリント基板
5332 スピーカー
5333 マイクロフォン
5334 送受信回路
5335 信号処理回路
5336 入力手段
5337 バッテリー
5339 筐体
5340 アンテナ
6001 筐体
6002 支持台
6003 表示部
6101 本体
6102 筐体
6103 表示部
6104 キーボード
6105 外部接続ポート
6106 ポインティングマウス
6201 本体
6202 表示部
6203 スイッチ
6204 操作キー
6205 赤外線ポート
6301 筐体
6302 表示部
6303 スピーカー部
6304 操作キー
6305 記録媒体挿入部
6401 本体
6402 筐体
6403 表示部A
6404 表示部B
6405 記録媒体(DVD等)読込部
6406 操作キー
6407 スピーカー部
101
1307
5309
5314
5317 DRAM
5318
5325 Input means 5326 Microphone 5327
6404 Display portion B
6405 Recording medium (DVD etc.)
Claims (5)
第1乃至第3の走査線と、
第1及び第2の電源線と、
発光素子と、
ゲート端子が前記データ線に電気的に接続され、第1端子が前記第1の電源線に電気的に接続された第1のトランジスタと、
ゲート端子が前記第1の走査線に電気的に接続され、第1端子が前記第1のトランジスタの第2端子に電気的に接続された第2のトランジスタと、
メモリ回路と、
切替回路と、
ゲート端子が前記切替回路に電気的に接続され、第2端子が前記発光素子に電気的に接続された第3のトランジスタと、を有し、
前記メモリ回路は、前記第2のトランジスタの第2端子、及び前記第2の走査線に電気的に接続され、
前記切替回路は、前記第2のトランジスタの第2端子、前記メモリ回路、及び前記第3の走査線に電気的に接続され、
前記切替回路は、前記第3のトランジスタと前記メモリ回路との接続、または前記第3のトランジスタと前記第2の電源線との接続の切替を行い、入力された電位を、前記第3のトランジスタのゲート端子に印加することを特徴とする半導体装置。 Data lines,
First to third scanning lines;
First and second power lines;
A light emitting element;
A first transistor having a gate terminal electrically connected to the data line and a first terminal electrically connected to the first power line ;
A second transistor having a gate terminal electrically connected to the first scan line and a first terminal electrically connected to a second terminal of the first transistor;
A memory circuit;
A switching circuit;
A third transistor having a gate terminal electrically connected to the switching circuit and a second terminal electrically connected to the light emitting element;
The memory circuit is electrically connected to a second terminal of the second transistor and the second scan line ;
The switching circuit is electrically connected to a second terminal of the second transistor, the memory circuit, and the third scanning line ;
The switching circuit switches the connection between the third transistor and the memory circuit or the connection between the third transistor and the second power supply line, and the input potential is changed to the third transistor. A semiconductor device characterized by being applied to the gate terminal of the semiconductor device.
前記第1のトランジスタ及び前記第2のトランジスタは、Nチャネル型トランジスタであり、前記第3のトランジスタはPチャネル型トランジスタであることを特徴とする半導体装置。 In claim 1,
The semiconductor device, wherein the first transistor and the second transistor are N-channel transistors, and the third transistor is a P-channel transistor.
第1乃至第3の走査線と、
第1及び第2の電源線と、
発光素子と、
ゲート端子が前記データ線に電気的に接続され、第1端子が前記第1の電源線に電気的に接続された第1のNチャネル型トランジスタと、
ゲート端子が前記第1の走査線に電気的に接続され、第1端子が前記第1のNチャネル型トランジスタの第2端子に電気的に接続された第2のNチャネル型トランジスタと、
メモリ回路と、
切替回路と、
第1端子が前記第2の電源線に電気的に接続され、第2端子が前記発光素子に電気的に接続された第1のPチャネル型トランジスタと、を有し、
前記メモリ回路は、第1の入力端子が前記第2のNチャネル型トランジスタの第2端子に電気的に接続され、第2の入力端子が前記第2の走査線に電気的に接続されたNOR回路と、
ゲート端子が前記NOR回路の出力端子に電気的に接続され、第1端子が前記第1の電源線に電気的に接続された第3のNチャネル型トランジスタと、
ゲート端子が前記第1の走査線に電気的に接続され、第1端子が前記第2の電源線に電気的に接続された第2のPチャネル型トランジスタと、
ゲート端子がNOR回路の出力端子に電気的に接続され、第1端子が前記第2のPチャネル型トランジスタの第2端子に電気的に接続され、第2端子が前記第3のNチャネル型トランジスタの第2端子に電気的に接続された第3のPチャネル型トランジスタと、を有し、
前記切替回路は、ゲート端子が前記第3の走査線に電気的に接続され、第1端子が前記第2のNチャネル型トランジスタの第2端子、前記第3のNチャネル型トランジスタの第2端子、及び前記第3のPチャネル型トランジスタの第2端子に電気的に接続され、第2端子が前記第1のPチャネル型トランジスタのゲート端子に電気的に接続された第4のNチャネル型トランジスタと、
ゲート端子が前記第3の走査線に電気的に接続され、第1端子が前記第2の電源線に電気的に接続され、第2端子が前記第4のNチャネル型トランジスタの第2端子及び前記第1のPチャネル型トランジスタのゲート端子に電気的に接続された第4のPチャネル型トランジスタと、を有し、
前記メモリ回路には、前記第1のPチャネル型トランジスタがオンとなる第1の電位またはオフとなる第2の電位が入力され、
前記第2の電源線には、前記第1のPチャネル型トランジスタがオフとなる前記第2の電位が入力され、
前記切替回路は、前記第1の電位または前記第2の電位を、前記第1のPチャネル型トランジスタのゲート端子に印加することを特徴とする半導体装置。 Data lines,
First to third scanning lines;
First and second power lines;
A light emitting element;
A first N-channel transistor having a gate terminal electrically connected to the data line and a first terminal electrically connected to the first power line;
A second N-channel transistor having a gate terminal electrically connected to the first scan line and a first terminal electrically connected to a second terminal of the first N-channel transistor;
A memory circuit;
A switching circuit;
A first P-channel transistor having a first terminal electrically connected to the second power supply line and a second terminal electrically connected to the light emitting element;
The memory circuit includes a NOR having a first input terminal electrically connected to a second terminal of the second N-channel transistor and a second input terminal electrically connected to the second scan line. Circuit,
A third N-channel transistor having a gate terminal electrically connected to the output terminal of the NOR circuit and a first terminal electrically connected to the first power supply line;
A second P-channel transistor having a gate terminal electrically connected to the first scan line and a first terminal electrically connected to the second power supply line;
The gate terminal is electrically connected to the output terminal of the NOR circuit, the first terminal is electrically connected to the second terminal of the second P-channel transistor, and the second terminal is the third N-channel transistor. A third P-channel transistor electrically connected to the second terminal of
In the switching circuit, a gate terminal is electrically connected to the third scanning line, a first terminal is a second terminal of the second N-channel transistor, and a second terminal of the third N-channel transistor. And a fourth N-channel transistor electrically connected to the second terminal of the third P-channel transistor, and the second terminal electrically connected to the gate terminal of the first P-channel transistor. When,
A gate terminal is electrically connected to the third scanning line, a first terminal is electrically connected to the second power supply line, a second terminal is a second terminal of the fourth N-channel transistor, and A fourth P-channel transistor electrically connected to a gate terminal of the first P-channel transistor;
A first potential at which the first P-channel transistor is turned on or a second potential at which the first P-channel transistor is turned off is input to the memory circuit,
Wherein the second power supply line, the second potential to which the first P-channel transistor is turned off is input,
The switching circuit, a semiconductor device, characterized in that the first potential or the second conductive position, is applied to the gate terminal of the first P-channel transistor.
前記第1の電源線の電位は、前記第2の電源線の第2の電位よりも低いことを特徴とする半導体装置。 In claim 3,
The semiconductor device according to claim 1, wherein a potential of the first power supply line is lower than a second potential of the second power supply line.
前記発光素子は、エレクトロルミネセンス素子であることを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
The semiconductor device, wherein the light emitting element is an electroluminescence element.
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