JP4977344B2

JP4977344B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4977344B2
Application number: JP2005237071A
Authority: JP
Inventors: 好彦嶋貫
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-08-18
Filing date: 2005-08-18
Publication date: 2012-07-18
Anticipated expiration: 2025-08-18
Also published as: JP2007051923A

Description

本発明は、半導体装置の製造方法に関し、特に、非接触認識型チップが配置された基板を用いて製造された半導体装置の組み立てに適用して有効な技術に関する。 The present invention relates to a method of manufacturing a semiconductor equipment, in particular, relates to a technology effectively applied to fabrication of the semiconductor equipment, which is manufactured using the substrate non-contact recognition chip is placed.

無線タグに記録された多面取基板の識別データと、オンラインサーバのデータファイルに記録された前記多面取基板の識別データとを照合し、前記オンラインサーバのデータファイルに記録された基板不良座標データに基づいて、前記多面取基板の複数の個片化領域のうち、良品の個片化領域に半導体チップを搭載する工程を有する技術がある（例えば、特許文献１参照）。
特開２００４−１７９２３４号公報（図４） The identification data of the multi-sided board recorded in the wireless tag is compared with the identification data of the multi-sided board recorded in the data file of the online server, and the defective board coordinate data recorded in the data file of the online server On the basis of this, there is a technique including a step of mounting a semiconductor chip in a non-defective individualized region among a plurality of individualized regions of the multi-sided substrate (see, for example, Patent Document 1).
Japanese Patent Laying-Open No. 2004-179234 (FIG. 4)

基板を用いた半導体装置の組み立てにおいて、基板の不良箇所の情報は、対象となる基板領域に手書きで目印を記載したり、あるいは不良を表すシール等を貼ることで判断している。また、基板の装置形成領域（デバイス領域）の外側に不良箇所認識用の領域を設け、そこに不良箇所の情報を記載する場合もある。 In assembling a semiconductor device using a substrate, information on a defective portion of the substrate is determined by writing a mark on the target substrate region by hand, or sticking a sticker indicating a defect. Further, there is a case where an area for recognizing a defective portion is provided outside the device formation region (device region) of the substrate, and information on the defective portion is described there.

また、製品着工時の仕様（製造条件）については、仕様が印字されている作業伝票をロット毎に添付し、かつ仕様を指示するドキュメント等を発行するなどして作業を行っている。 In addition, with respect to the specifications (manufacturing conditions) at the time of starting the product, work is performed by attaching a work slip on which the specifications are printed for each lot and issuing a document or the like instructing the specifications.

なお、基板を用いた組み立てにおいては、不良の装置形成領域についてはダイボンディングやワイヤボンディングを行わず、良品の装置形成領域のみについてダイボンディングやワイヤボンディングを行っている。しかしながら、基板の表面の装置形成領域（デバイス領域）に不良箇所の情報を表す目印を印字しておいても、組立工程間を流している間に目印がかすれてしまい、不良を認識することができない場合がある。また、目印を認識できたとしても、シールが有している接着剤や印字された塗料が吸湿しやすいために、樹脂封止体を形成する際の熱処理工程において水分が膨張し、レジンが基板から剥離するレジンクラックを引き起こす原因となる。 In the assembly using the substrate, die bonding and wire bonding are not performed on the defective device formation region, and only the good device formation region is die bonding and wire bonding. However, even if a mark representing the information on the defective portion is printed on the device formation area (device area) on the surface of the substrate, the mark is faded during the assembly process, and the defect is recognized. There are cases where it is not possible. In addition, even if the mark can be recognized, the adhesive that the seal has and the printed paint are likely to absorb moisture, so that the moisture expands in the heat treatment process when forming the resin sealing body, and the resin is the substrate. It causes a resin crack that peels from the resin.

一方、基板の裏面に記載すれば、ダイボンディング工程以降も利用できるが、基板を反転させないと判断できないという問題が起こる。さらに、裏面に記載する場合、ワイヤボンディングや樹脂封止など、製造時に発生する熱により治工具や製造装置に表示物（インク等）が転写し、不良を誘発させる問題が生じる。 On the other hand, if it is described on the back surface of the substrate, it can be used after the die bonding step, but there arises a problem that it cannot be determined unless the substrate is inverted. Furthermore, in the case of writing on the back surface, there is a problem that a display object (ink or the like) is transferred to a tool or a manufacturing apparatus due to heat generated during manufacturing, such as wire bonding or resin sealing, thereby inducing a defect.

なお、基板の装置形成領域の外側に不良箇所認識用の領域を設ける場合、認識のための特定のサイズが必要であり、基板のサイズが製品の取り数に応じて大きくなってしまう。したがって、基板サイズを変えたくない場合、１枚の基板の製品取り数が減ってしまうという問題が起こる。 In addition, when providing the defective part recognition area | region outside the apparatus formation area of a board | substrate, the specific size for recognition is required and the size of a board | substrate will become large according to the number of products taken. Therefore, when it is not desired to change the substrate size, there arises a problem that the number of products obtained from one substrate is reduced.

さらに、樹脂モールド後は、基板の装置形成領域とその外側の領域には樹脂が配置されるため、目印が判別できなくなるという問題が発生する。 Furthermore, after the resin molding, since the resin is arranged in the device forming region and the outer region of the substrate, there arises a problem that the mark cannot be discriminated.

また、基板が多数列の装置形成領域を有する多数個取り基板の場合、基板の装置形成領域の外側の枠部分には複数のゲートブレーク用のメタル部が配置されるため、不良個所の情報を記入する領域の確保が困難という問題が起こる。 In addition, when the substrate is a multi-chip substrate having multiple rows of device formation regions, a plurality of metal parts for gate breaks are arranged in the frame portion outside the device formation region of the substrate. There is a problem that it is difficult to secure an area to fill in.

また、伝票の記載により組立仕様（製造条件）を判断する場合、オペレータが記載に基づき製造装置の設定等の作業を行うので、仕様違いが発生するポテンシャルが存在する。また、伝票の記載に基づいてオペレータが基板に不良情報をケガキによって記載する場合、記入ミスが起こることと、パッケージが小型の場合には隣の装置形成領域まで記入してしまうといったミスが発生することが問題である。さらに、ケガキによる不良情報の記載は判別しにくく、誤って不良品を良品としてピックアップしてしまうという問題も起こる。 In addition, when an assembly specification (manufacturing condition) is determined based on the description on the slip, the operator performs operations such as setting of the manufacturing apparatus based on the description, so that there is a potential for a difference in specifications. Also, if the operator writes defect information on the board based on the description on the slip, an error will occur, and if the package is small, an error will occur in which the next device formation area is entered. That is a problem. Furthermore, it is difficult to determine the description of defect information due to inscriptions, and there is a problem that a defective product is erroneously picked up as a non-defective product.

なお、前記特許文献１（特開２００４−１７９２３４号公報）には、無線タグに格納された情報が着工条件（製造条件）を含んでいるという記載はない。 In addition, in the said patent document 1 (Unexamined-Japanese-Patent No. 2004-179234), there is no description that the information stored in the radio | wireless tag contains construction conditions (manufacturing conditions).

本発明の目的は、作業効率の向上を図ることができる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving work efficiency.

また、本発明の他の目的は、作業の精度を高めることができる技術を提供することにある。 Another object of the present invention is to provide a technique capable of improving the accuracy of work.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、以下の工程を含むものである。（ａ）複数のデバイス領域を有し、メモリ回路を有する非接触認識型チップが搭載された基板を準備する工程；（ｂ）複数のパッドが形成された主面をそれぞれ有する複数の半導体チップを、前記複数のデバイス領域にそれぞれ配置する工程；（ｃ）前記半導体チップの前記複数のパッドと前記デバイス領域に形成された複数のボンディング用電極とをそれぞれ電気的に接続する工程；（ｄ）前記複数の半導体チップが搭載された前記基板をモールド金型内に配置し、前記基板において前記非接触認識型チップの配置領域及び前記複数のデバイス領域の外側を前記モールド金型でクランプし、前記複数の半導体チップを樹脂モールディングする工程；（ｅ）前記複数のデバイス領域に沿って前記基板を切断分離する工程、ここで、前記非接触認識型チップの前記メモリ回路には、基板不良箇所の情報が格納されており、前記（ｂ）工程の前に読み取った前記基板不良箇所の情報に基づいて、前記複数のデバイス領域に前記複数の半導体チップをそれぞれ搭載し、前記基板は、前記複数のデバイス領域が形成された主面と、前記主面とは反対側の裏面と、前記主面と前記裏面との間に形成されたスルーホールとを有し、前記非接触認識型チップは、前記基板の前記スルーホール内に配置されている。 That is, the present invention includes the following steps. (A) preparing a substrate on which a non-contact recognition type chip having a plurality of device regions and having a memory circuit is mounted; (b) a plurality of semiconductor chips each having a main surface on which a plurality of pads are formed; (C) electrically connecting the plurality of pads of the semiconductor chip and the plurality of bonding electrodes formed in the device region, respectively; The substrate on which a plurality of semiconductor chips are mounted is arranged in a mold, and the arrangement area of the non-contact recognition type chip and the outside of the plurality of device areas on the substrate are clamped by the mold, the semiconductor chip process for resin molding; step for cutting and separating the substrate along the (e) said plurality of device regions, wherein said non-contact The memory circuit of the sensing chip stores information on a defective board portion, and the plurality of device regions have the plurality of device areas based on the information on the defective board portion read before the step (b). Each of the semiconductor chips is mounted, and the substrate has a main surface on which the plurality of device regions are formed, a back surface opposite to the main surface, and a through hole formed between the main surface and the back surface. The non-contact recognition type chip is disposed in the through hole of the substrate.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

基板に設けられた非接触認識型チップに書き込まれている製品情報または基板不良箇所に係わる情報を読み取って基板の良品の複数の装置形成領域において半導体装置を組み立てることにより、不良位置の識別を自動で、かつ素早く行うことができ、半導体装置の組み立てにおける各処理の作業効率の向上を図ることができる。 By identifying the product information written on the non-contact recognition type chip provided on the substrate or the information related to the defective part of the substrate and assembling the semiconductor device in multiple device formation areas of the substrate, the defective position is automatically identified. Thus, the operation efficiency of each process in the assembly of the semiconductor device can be improved.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。 Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

（実施の形態）
図１は本発明の実施の形態の半導体装置の製造方法に用いられる非接触認識型チップの構造の一例を示す斜視図、図２は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図３は図２に示す半導体装置の構造の一例を示す断面図である。また、図４は本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての管理方法の一例を示す斜視図、図５は本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての変形例の管理方法を示す斜視図である。さらに、図６は図４に示す組み立ての管理方法で用いられる多数個取り基板の構造の一例を示す平面図と拡大平面図、図７及び図８はそれぞれ図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。 (Embodiment)
FIG. 1 is a perspective view showing an example of the structure of a non-contact recognition type chip used in the method of manufacturing a semiconductor device according to the embodiment of the present invention. FIG. 2 shows an example of the structure of the semiconductor device according to the embodiment of the present invention. FIG. 3 is a cross-sectional view showing an example of the structure of the semiconductor device shown in FIG. 2. 4 is a perspective view showing an example of an assembly management method using a non-contact recognition type chip in the method of manufacturing a semiconductor device according to the embodiment of the present invention. FIG. 5 is a perspective view of the semiconductor device according to the embodiment of the present invention. It is a perspective view which shows the management method of the modification of the assembly using the non-contact recognition type chip | tip in a manufacturing method. 6 is a plan view and an enlarged plan view showing an example of the structure of the multi-chip substrate used in the assembly management method shown in FIG. 4, and FIGS. 7 and 8 are respectively used in the assembly management method shown in FIG. It is a top view which shows the structure of the multi-cavity board | substrate of the modified example.

また、図９は図２に示す半導体装置の基板の主面における配線パターンの一例を示す平面図、図１０は図９に示すＡ−Ａ線に沿って切断した断面の構造の一例を示す断面図、図１１は図１０に示すＢ部の構造の一例を示す拡大部分断面図、図１２及び図１３はそれぞれ図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。 9 is a plan view showing an example of a wiring pattern on the main surface of the substrate of the semiconductor device shown in FIG. 2, and FIG. 10 is a cross section showing an example of a cross-sectional structure cut along the line AA shown in FIG. 11 is an enlarged partial sectional view showing an example of the structure of the B part shown in FIG. 10, and FIGS. 12 and 13 are enlarged partial sectional views showing modified examples of the structure of the B part shown in FIG.

また、図１４は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１５は図１４に示す半導体装置の構造を示す断面図、図１６は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１７は図１６に示す半導体装置の構造を示す断面図である。さらに、図１８は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１９は図１８に示す半導体装置の構造を一部破断して示す側面図である。 14 is a plan view showing the structure of a semiconductor device according to a modification of the embodiment of the present invention through a sealing body, FIG. 15 is a cross-sectional view showing the structure of the semiconductor device shown in FIG. 14, and FIG. FIG. 17 is a cross-sectional view showing the structure of the semiconductor device shown in FIG. 16, and FIG. 17 is a plan view showing the structure of the semiconductor device according to the modification of the embodiment of the present invention through the sealing body. 18 is a plan view showing the structure of a semiconductor device according to a modification of the embodiment of the present invention through a sealing body. FIG. 19 is a side view showing the structure of the semiconductor device shown in FIG. FIG.

本実施の形態は、非接触認識型チップを有する基板を用いた半導体装置の製造方法と、その製造方法で組み立てられた半導体装置について説明するものである。 In this embodiment, a method for manufacturing a semiconductor device using a substrate having a non-contact recognition type chip and a semiconductor device assembled by the manufacturing method will be described.

図１は非接触認識型チップの一例であるミューチップ５を示すものである。ミューチップ５には、通信回路、読み出し回路及びメモリ回路等の複数の集積回路が組み込まれており、そのうちメモリ回路には、非接触で認識可能な種々の情報が格納されている。さらに、ミューチップ５は、通信回路と接続された内蔵型のアンテナ５ａを有しており、外部と通信可能な機能を有している。すなわち、ミューチップ５は、非接触状態で製品情報等のデータの読み取りが可能なチップである。 FIG. 1 shows a mu chip 5 which is an example of a non-contact recognition type chip. The muchip 5 incorporates a plurality of integrated circuits such as a communication circuit, a reading circuit, and a memory circuit, and among them, various information that can be recognized in a non-contact manner is stored in the memory circuit. Furthermore, the muchip 5 has a built-in antenna 5a connected to a communication circuit, and has a function capable of communicating with the outside. That is, the mu chip 5 is a chip that can read data such as product information in a non-contact state.

ただし、ミューチップ５では、アンテナ５ａは内蔵型であることが好ましいが、外付け型であってもよい。例えば、ミューチップ５が配置される基板側にアンテナ５ａを取り付け、基板のアンテナ近傍にミューチップ５を実装してもよい。 However, in the muchip 5, the antenna 5a is preferably a built-in type, but may be an external type. For example, the antenna 5a may be attached to the substrate side on which the muchip 5 is disposed, and the muchip 5 may be mounted near the antenna on the substrate.

また、ミューチップ５は、書き込み可能なメモリ回路を有しており、専用のミューチップライタを使用することにより、工程の途中であっても新規なデータを容易に追加／書き換えできるものであることが好ましい。 Further, the muchip 5 has a writable memory circuit, and by using a dedicated muchip writer, new data can be easily added / rewritten even during the process. Is preferred.

本実施の形態のミューチップ５のメモリ回路に格納される情報は、例えば、基板不良箇所のアドレス（位置データ）や各工程での製造条件等（製品着工時の仕様データ等）である。あるいは、製造条件として、図３に示すようなダイボンド剤２、ワイヤ４、封止用樹脂及びパッケージサイズ等の情報を書き込んでおいてもよい。 The information stored in the memory circuit of the muchip 5 of the present embodiment is, for example, an address (position data) of a defective board portion, manufacturing conditions in each process, etc. (specification data at the time of starting the product). Alternatively, as manufacturing conditions, information such as the die bond agent 2, the wire 4, the sealing resin, and the package size as shown in FIG. 3 may be written.

また、図６に示すように基板（多数個取り基板９）の個々のデバイス領域（装置形成領域）９ａにミューチップ５を配置する場合には、各パッケージに個片化されてから必要となるデータである選別プログラムやエージング時間等のテスト条件の情報、もしくはマーク仕様等の情報をミューチップ５に書き込んでおいてもよい。 Further, as shown in FIG. 6, when the muchip 5 is arranged in each device region (device forming region) 9a of the substrate (multiple substrate 9), it is necessary after being separated into individual packages. Information such as data such as a selection program and test conditions such as an aging time, or information such as a mark specification may be written in the muchip 5.

次に、本実施の形態のミューチップ５を有する基板を用いて組み立てられた半導体装置について説明する。 Next, a semiconductor device assembled using a substrate having the mu chip 5 of the present embodiment will be described.

図２及び図３に示す半導体装置は、小型で、かつ樹脂封止型の半導体装置であるＣＳＰ（Chip Scale Package）７であり、配線基板（基板）３の裏面３ｂに複数の外部端子である半田ボール８が格子状に配置されて取り付けられている。したがって、ＣＳＰ７はＢＧＡ（Ball Grid Array)型の半導体パッケージである。 The semiconductor device shown in FIGS. 2 and 3 is a CSP (Chip Scale Package) 7 which is a small and resin-encapsulated semiconductor device, and has a plurality of external terminals on the back surface 3 b of the wiring substrate (substrate) 3. Solder balls 8 are arranged and attached in a grid pattern. Accordingly, the CSP 7 is a BGA (Ball Grid Array) type semiconductor package.

ＣＳＰ７の構造について説明すると、集積回路を有する半導体チップ１と、半導体チップ１と接合する配線基板（基板）３と、配線基板３の裏面３ｂに配置された複数の外部端子である半田ボール８と、半導体チップ１の電極であるパッド１ｃと配線基板３の主面３ａのボンディング用電極３ｈとを電気的に接続する複数の導電性のワイヤ４と、半導体チップ１および複数のワイヤ４を樹脂封止する封止体６とを有している。配線基板３の厚さと交差する平面形状は、例えば四角形である。 The structure of the CSP 7 will be described. A semiconductor chip 1 having an integrated circuit, a wiring board (substrate) 3 bonded to the semiconductor chip 1, solder balls 8 as a plurality of external terminals disposed on the back surface 3b of the wiring board 3, and A plurality of conductive wires 4 that electrically connect the pads 1c, which are electrodes of the semiconductor chip 1, and the bonding electrodes 3h on the main surface 3a of the wiring substrate 3, and the semiconductor chip 1 and the plurality of wires 4 are sealed with resin. And a sealing body 6 to be stopped. The planar shape intersecting with the thickness of the wiring board 3 is, for example, a quadrangle.

さらに、配線基板３の角部には、ＣＳＰ７のテスト条件等を含む情報が格納されたメモリ回路を有するミューチップ５が配置されている。具体的には、配線基板３の角部における内部にミューチップ５が埋め込まれている。配線基板３の表面側は、図９に示すように、半田ボール８と電気的に接続される配線部３ｇが、配線基板３の各辺に形成された複数のボンディング用電極３ｈから引き回されて形成されている。すなわち、配線基板３における角部以外の領域は、配線部３ｇやボンディング用電極３ｈが形成されている。配線基板３の角部にボンディング用電極３ｈを形成しない理由は、配線基板３における中心部から最も遠い角部4箇所は、応力が集中しやすいため、接続した導電性のワイヤ４が断線不良を引き起こし易い。また、角部に導電性のワイヤ４を接続する場合、各辺に接続するワイヤ４の長さよりも長くなるため、樹脂封止工程において樹脂注入圧力によりワイヤ流れが起きやすく、隣接するワイヤ４とのショート不良を引き起こし易い。以上のことから配線基板３における角部には、ボンディング用電極３ｈが形成されていなく、それと繋がる配線部３ｇも形成されていないため、空き領域となっている。 Further, a mu chip 5 having a memory circuit in which information including the test conditions of the CSP 7 and the like is stored is disposed at the corner of the wiring board 3. Specifically, the muchip 5 is embedded inside the corner portion of the wiring board 3. On the surface side of the wiring board 3, as shown in FIG. 9, wiring portions 3 g electrically connected to the solder balls 8 are routed from a plurality of bonding electrodes 3 h formed on each side of the wiring board 3. Is formed. That is, the wiring part 3g and the bonding electrode 3h are formed in regions other than the corners in the wiring board 3. The reason why the bonding electrodes 3h are not formed at the corners of the wiring board 3 is that stress is likely to concentrate at the four corners farthest from the central part of the wiring board 3, so that the connected conductive wires 4 have poor disconnection. Easy to cause. In addition, when the conductive wire 4 is connected to the corner, the length of the wire 4 is longer than the length of the wire 4 connected to each side. It is easy to cause short circuit failure. From the above, the bonding electrode 3h is not formed at the corner portion of the wiring substrate 3, and the wiring portion 3g connected to the corner is not formed, so that it is an empty area.

本実施の形態では、配線基板３の内部にミューチップ５を配置する場合について説明したが、ミューチップ５は、配線基板３の表面（主面３ａまたは裏面３ｂ）に取り付けられていてもよい。しかしながら、本実施の形態で説明するＣＳＰは、半導体チップ１と配線基板３の端部との間隔が狭い（半導体チップ１の平面サイズと配線基板３の平面サイズがほぼ同じ）ため、配線基板３の主面３ａ側に形成するのが配線基板３の内部に埋め込むのに比べ困難である。 In the present embodiment, the case where the muchip 5 is arranged inside the wiring substrate 3 has been described. However, the muchip 5 may be attached to the front surface (the main surface 3a or the back surface 3b) of the wiring substrate 3. However, in the CSP described in the present embodiment, the distance between the semiconductor chip 1 and the end of the wiring substrate 3 is narrow (the planar size of the semiconductor chip 1 is substantially the same as the planar size of the wiring substrate 3). It is more difficult to form on the main surface 3 a side than to embed in the inside of the wiring board 3.

また、配線基板３の主面３ａにミューチップ５を搭載できたとしても、装置形成領域の端部に極めて近い場所に搭載されるため、樹脂封止工程において樹脂封止用の金型のクランプ圧力で破壊されたり、樹脂流れを阻害する問題が生じる。配線基板３の裏面３ｂに形成する場合は、配線基板３の裏面３ｂからミューチップ５の厚みだけ、突出するように搭載されるため、ワイヤボンディング工程において配線基板がヒートステージ上に安定しない。また、配線基板３の裏面３ｂ全面がヒートステージ上に搭載されないため、ヒートステージからの熱がボンディング用電極３ｈに効率良く伝わらず、導電性のワイヤ４の接続強度が低下する。 Further, even if the muchip 5 can be mounted on the main surface 3a of the wiring board 3, it is mounted at a location very close to the end of the device formation region, so that a mold for clamping a resin mold is used in the resin sealing process. There is a problem that it is destroyed by pressure or obstructs resin flow. When the wiring board 3 is formed on the back surface 3b, the wiring board 3 is mounted so as to protrude from the back surface 3b of the wiring board 3 by the thickness of the mu chip 5, so that the wiring board is not stabilized on the heat stage in the wire bonding process. Further, since the entire back surface 3b of the wiring substrate 3 is not mounted on the heat stage, heat from the heat stage is not efficiently transmitted to the bonding electrode 3h, and the connection strength of the conductive wire 4 is reduced.

以上のことから、ミューチップ５は配線基板３の角部において、配線基板３の内部（主面３ａと裏面３ｂの間）に配置することが好ましい。しかしながら、ミューチップ５の厚さが、例えば０．０２μｍ厚以下と薄いものであれば、配線基板３の表面に取り付けても上記問題は解消する可能性もある。 From the above, it is preferable that the muchip 5 is disposed inside the wiring board 3 (between the main surface 3a and the back surface 3b) at the corner of the wiring board 3. However, if the thickness of the mu-chip 5 is as thin as 0.02 μm or less, for example, the above problem may be solved even if it is attached to the surface of the wiring board 3.

このＣＳＰ７は、図６に示すような個々のデバイス領域９ａにミューチップ５が埋め込まれた基板を用いて組み立てられたものである。したがって、ミューチップ５のメモリ回路に、基板不良箇所のアドレスに加えて、選別プログラムやエージング時間等のテスト条件の情報を書き込んでおくことにより、各パッケージに個片化されて基板の枠部等から分離された後でもミューチップ５の情報を用いてテスティング等の所望の処理を行うことが可能である。 The CSP 7 is assembled using a substrate in which the muchip 5 is embedded in each device region 9a as shown in FIG. Therefore, by writing information on the test conditions such as the selection program and the aging time in addition to the address of the defective part of the substrate in the memory circuit of the muchip 5, it is separated into individual packages and the frame portion of the substrate, etc. It is possible to perform a desired process such as testing using the information of the muchip 5 even after being separated from the chip.

なお、配線基板３は、主面３ａに形成された複数の配線部３ｇと、主面３ａ及び裏面３ｂ上に形成され、かつ配線部３ｇのうちの一部を覆うレジスト膜３ｆとを有している。すなわち、配線基板３は、コア材３ｃと、その主面３ａおよび裏面３ｂに形成された複数の配線部３ｇと、主面３ａと裏面３ｂの配線部３ｇを接続するスルーホール３ｅと、配線部３ｇの少なくとも一部を覆うレジスト膜３ｆとを有している。配線基板３の表面である主面３ａには、その周縁部に複数のボンディング用電極３ｈが各辺に沿って一列に並んで設けられている。 The wiring board 3 includes a plurality of wiring portions 3g formed on the main surface 3a and a resist film 3f formed on the main surface 3a and the back surface 3b and covering a part of the wiring portions 3g. ing. That is, the wiring substrate 3 includes a core material 3c, a plurality of wiring portions 3g formed on the main surface 3a and the back surface 3b, a through hole 3e connecting the wiring portions 3g on the main surface 3a and the back surface 3b, and a wiring portion. And a resist film 3f covering at least a part of 3g. A plurality of bonding electrodes 3h are provided in a line along each side on the peripheral surface of the main surface 3a, which is the surface of the wiring board 3.

また、ボンディング用電極３ｈは、それぞれ配線部３ｇを介してスルーホール３ｅと電気的に接続されている。 The bonding electrodes 3h are electrically connected to the through holes 3e via the wiring portions 3g.

一方、基板３の裏面３ｂには、複数のランド３ｄが格子状に配置されて設けられており、これらランド３ｄには外部端子である半田バンプ８が接続される。また、複数のランド３ｄは、それぞれスルーホール３ｅと接続されている。 On the other hand, on the back surface 3b of the substrate 3, a plurality of lands 3d are provided in a grid pattern, and solder bumps 8 as external terminals are connected to the lands 3d. The plurality of lands 3d are connected to the through holes 3e, respectively.

このように基板３の主面３ａおよび裏面３ｂには、ボンディング用電極３ｈ、配線部３ｇ、ランド３ｄおよびスルーホール３ｅなどの導体部が形成されている。これらの導体部は、例えば、銅合金によって形成されるものである。 Thus, conductor portions such as bonding electrodes 3h, wiring portions 3g, lands 3d, and through holes 3e are formed on the main surface 3a and the back surface 3b of the substrate 3. These conductor parts are formed of, for example, a copper alloy.

また、配線基板３の主面３ａのレジスト膜３ｆ上に、半導体チップ１がダイボンド剤２を介して固定されている。すなわち、半導体チップ１の裏面１ｂがダイボンド剤２を介して配線基板３と接続している。 Further, the semiconductor chip 1 is fixed on the resist film 3 f on the main surface 3 a of the wiring substrate 3 through the die bond agent 2. That is, the back surface 1 b of the semiconductor chip 1 is connected to the wiring substrate 3 through the die bond agent 2.

さらに、配線基板３においてチップ外側の領域で、かつ基板の周縁部には複数のボンディング用電極３ｈが並んで配置されており、半導体チップ１の主面１ａに設けられた電極であるパッド１ｃと、これに対応する基板３のボンディング用電極３ｈとがワイヤ４によって電気的に接続されている。 Furthermore, a plurality of bonding electrodes 3h are arranged in a region outside the chip in the wiring substrate 3 and on the peripheral edge of the substrate, and a pad 1c that is an electrode provided on the main surface 1a of the semiconductor chip 1 and Correspondingly, the bonding electrodes 3 h of the substrate 3 are electrically connected by wires 4.

なお、導電性のワイヤ４は、例えば、金線等であり、また、封止体６を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂等である。 The conductive wire 4 is, for example, a gold wire, and the sealing resin that forms the sealing body 6 is, for example, a thermosetting epoxy resin.

次に、本実施の形態の半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described.

前記半導体装置の製造方法は、ミューチップ５が組み込まれた基板を用いて半導体装置の製造を管理するものである。 The semiconductor device manufacturing method manages manufacturing of a semiconductor device using a substrate in which a muchip 5 is incorporated.

図４は、ミューチップ５のメモリ回路に製品の識別情報（製品情報：ＩＤ）のみが書き込まれている場合の製造の管理方法の一例を示すものである。 FIG. 4 shows an example of a manufacturing management method when only product identification information (product information: ID) is written in the memory circuit of the muchip 5.

まず、基板に製品の識別情報（ＩＤ）が書き込まれたミューチップ５を搭載しておき、各工程において、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３を用いて、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別する。 First, a muchip 5 on which product identification information (ID) is written is mounted on a substrate, and the muchip 5 is used in each process by using a muchip reader 13 incorporated in a loader unit or the like of the manufacturing apparatus 10. Each product is identified by reading the ID written in.

すなわち、図７に示すように、まず、複数のデバイス領域（装置形成領域）９ａが形成され、かつ製品の識別情報（ＩＤ）または基板不良箇所に係わる情報が格納されたメモリ回路を有するミューチップ５が、複数のデバイス領域９ａの外側に配置された多数個取り基板（基板）９を準備する。なお、多数個取り基板９には、複数のデバイス領域９ａの外側の周縁部に多数の位置決め用孔９ｃが形成されている。 That is, as shown in FIG. 7, first, a muchip having a memory circuit in which a plurality of device regions (device forming regions) 9a are formed and in which product identification information (ID) or information relating to a defective substrate is stored. 5 prepares a multi-piece substrate (substrate) 9 disposed outside the plurality of device regions 9a. In the multi-chip substrate 9, a large number of positioning holes 9c are formed on the outer peripheral edge of the plurality of device regions 9a.

その後、ミューチップ５の製品の識別情報（ＩＤ）または基板不良箇所に係わる情報を読み取り、多数個取り基板９の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てる（製品を着工する）。 Thereafter, identification information (ID) of the product of the mu chip 5 or information relating to the defective part of the substrate is read, and the semiconductor chip 1 is mounted in each of the non-defective device regions 9a of the multi-chip substrate 9 to assemble a semiconductor device ( Start product construction).

一例としては、図４に示すように、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３により、ミューチップ５に書き込まれているＩＤ（基板不良箇所に係わる情報でもよい）を読み取って各製品を識別する。さらに、識別したＩＤに基づいて、製品個々の基板不良箇所の情報（アドレス等）や製造条件（組立仕様）等のデータを管理サーバー１１から呼び出し、基板における不良位置の識別や仕様の判定または製造装置１０の設定等を管理サーバー１１とＬＡＮ（Local Area Network）接続されたパーソナルコンピュータ１２で行う。その後、管理サーバー１１からダウンロードした基板不良箇所の位置情報や製造条件の情報に基づいて製品を着工する。 As an example, as shown in FIG. 4, an ID (may be information related to a defective board location) written on the muchip 5 is read by a muchip reader 13 incorporated in a loader unit or the like of the manufacturing apparatus 10. Identify each product. Furthermore, based on the identified ID, information such as information on defective parts (address, etc.) and manufacturing conditions (assembly specifications) of each product is called from the management server 11 to identify the defective position on the board, determine the specification, or manufacture. The setting of the apparatus 10 is performed by a personal computer 12 connected to the management server 11 and a LAN (Local Area Network). After that, the product is started based on the position information of the defective board portion and the information on the manufacturing conditions downloaded from the management server 11.

なお、製造装置１０の条件等については自動で設定可能となる。オペレータが手動で行うものについては、製造装置１０のモニタで仕様を確認して手動で設定を行う。本例の場合、ミューチップ５には識別情報（ＩＤ）のみを書き込んでおき、不良基板の位置や組立仕様等の情報は管理サーバー１１に格納しておくことが特徴となる。また、情報の変更や追加等があれば管理サーバー１１のデータを変更／追加（アップロード）する。 Note that the conditions of the manufacturing apparatus 10 can be automatically set. For the manual setting by the operator, the specification is confirmed on the monitor of the manufacturing apparatus 10 and the setting is performed manually. In the case of this example, only identification information (ID) is written in the muchip 5, and information such as the position of a defective substrate and assembly specifications is stored in the management server 11. If there is a change or addition of information, the data of the management server 11 is changed / added (uploaded).

管理サーバー１１に格納しておく情報としては、多数個取り基板９の不良箇所のアドレス、組立仕様（ダイボンド剤２、ワイヤ４、封止用樹脂、マーク、パッケージサイズ）等の材料や着工条件、選別プログラム、エージング時間等がある。また、製品個々に情報を識別する必要性がない場合、同一仕様のロット毎（複数の同一製品がまとまっているもの）にミューチップ５を搭載しても良い。 Information to be stored in the management server 11 includes materials such as addresses of defective portions of the multi-chip substrate 9, assembly specifications (die bond agent 2, wire 4, sealing resin, mark, package size) and start conditions, Sorting program, aging time, etc. If there is no need to identify information for each product, the muchip 5 may be mounted for each lot of the same specification (a group of a plurality of the same products).

多数個取り基板上での組み立てを完了した後、多数個取り基板９をデバイス領域９ａに沿って切断して個々の半導体装置に分離する。すなわち、図７に示す多数個取り基板９においてダイシングライン９ｂに沿って基板を切断して個片化を行う。 After the assembly on the multi-piece substrate is completed, the multi-piece substrate 9 is cut along the device region 9a and separated into individual semiconductor devices. That is, in the multi-piece substrate 9 shown in FIG. 7, the substrate is cut along the dicing line 9b to be singulated.

一方、図５は、ミューチップ５のメモリ回路に製品の識別情報（ＩＤ）と、基板不良箇所の情報及び製造条件（組み立て仕様）の情報が書き込まれている場合の製造の管理方法の一例を示すものである。 On the other hand, FIG. 5 shows an example of a manufacturing management method in the case where product identification information (ID), information on a defective board location, and information on manufacturing conditions (assembly specifications) are written in the memory circuit of the muchip 5. It is shown.

まず、基板に、製品の識別情報（ＩＤ）と基板不良箇所の情報及び製造条件（組み立て仕様）の情報が書き込まれたミューチップ５を搭載しておき、各工程において、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３を用いて、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別するとともに、基板不良箇所の情報や製造条件の情報を読み取って製品の着工を行う。 First, a muchip 5 in which product identification information (ID), information on defective parts of a board, and information on manufacturing conditions (assembly specifications) are written is mounted on a board. The product is started by reading the ID written on the mu chip 5 and identifying each product using the mu chip reader 13 incorporated in the device etc., and reading the information on the defective part of the substrate and the information on the manufacturing conditions. .

すなわち、図７に示すように、複数のデバイス領域（装置形成領域）９ａが形成され、かつ製品のＩＤ及び基板不良箇所の位置情報や製造条件の情報が格納されたメモリ回路を有するミューチップ５が、複数のデバイス領域９ａの外側に配置された多数個取り基板（基板）９を準備する。 That is, as shown in FIG. 7, a plurality of device regions (device forming regions) 9a are formed, and a mu chip 5 having a memory circuit in which product IDs, position information on defective substrate locations, and manufacturing condition information are stored. However, a multi-piece substrate (substrate) 9 arranged outside the plurality of device regions 9a is prepared.

その後、ミューチップ５から読み取った基板不良箇所の位置情報（アドレス）に基づいて、多数個取り基板９の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てる（製品を着工する）。 After that, based on the position information (address) of the defective part of the substrate read from the muchip 5, the semiconductor chip 1 is mounted in each of the non-defective device regions 9a of the multi-chip substrate 9 to assemble a semiconductor device (product Start construction).

つまり、図５に示すように、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３により、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別する。さらに、ミューチップ５から基板不良箇所の位置情報（アドレス等）や製造条件の情報を読み取って、基板における不良位置の識別や仕様の判定または製造装置１０の設定等をパーソナルコンピュータ１２で行う。これにより、製品の着工を開始する。 That is, as shown in FIG. 5, each product is identified by reading the ID written in the mu chip 5 by the mu chip reader 13 incorporated in the loader unit or the like of the manufacturing apparatus 10. Further, the position information (address, etc.) of the defective substrate portion and the manufacturing condition information are read from the muchip 5 and the personal computer 12 performs identification of the defective position on the substrate, determination of the specification, setting of the manufacturing apparatus 10 and the like. Thereby, the construction of the product is started.

なお、ミューチップ５に格納しておく情報としては、多数個取り基板９における不良箇所のアドレス、組立仕様（ダイボンド剤２、ワイヤ４、封止用樹脂、マーク、パッケージサイズ）、選別プログラム、エージング時間等である。また、製品個々に情報を識別する必要性がない場合、同一仕様のロット毎（複数の同一製品がまとまっているもの）にミューチップ５を搭載しても良い。 The information stored in the muchip 5 includes the address of the defective portion on the multi-chip substrate 9, assembly specifications (die bond agent 2, wire 4, sealing resin, mark, package size), selection program, aging Time etc. If there is no need to identify information for each product, the muchip 5 may be mounted for each lot of the same specification (a group of a plurality of the same products).

本例の場合、ミューチップ５に格納されている情報のみで基板の不良位置や組立仕様が判定できるので、情報格納用のサーバー等を使用しないことが特徴である。この場合、ミューチップ５にデータを追記及び変更する必要があるため、書き込み可能なメモリーを搭載した読み出し／書き込み自在のミューチップ５を使用する。 In the case of this example, since the defective position and assembly specification of the substrate can be determined only by the information stored in the muchip 5, the feature is that no information storage server or the like is used. In this case, since it is necessary to add and change data in the muchip 5, a readable / writable muchip 5 equipped with a writable memory is used.

多数個取り基板上での組み立てを完了した後、図７に示す多数個取り基板９においてダイシングライン９ｂに沿って基板を切断して個片化を行う。 After the assembly on the multi-chip substrate is completed, the multi-chip substrate 9 shown in FIG. 7 is cut into individual pieces by cutting the substrate along the dicing line 9b.

次に、図６は、多数個取り基板９の各デバイス領域９ａにミューチップ５を搭載した場合を説明するものである。すなわち、各デバイス領域９ａ内にミューチップ５を搭載することにより、図６の拡大図に示すように、組み立て後のＣＳＰ７においてもミューチップ５がそのままパッケージ内に残った状態となる。 Next, FIG. 6 illustrates a case where the muchip 5 is mounted on each device region 9a of the multi-chip substrate 9. FIG. That is, by mounting the muchip 5 in each device region 9a, the muchip 5 remains in the package as it is in the assembled CSP 7, as shown in the enlarged view of FIG.

このように組み立て後のＣＳＰ７内にミューチップ５が残る場合、ミューチップ５に書き込む情報としては、基板不良箇所の情報に加えて、選別プログラムやエージング時間等のテスト条件の情報を書き込んでおくことが好ましい。 When the muchip 5 remains in the assembled CSP 7 as described above, as information to be written to the muchip 5, information on a test condition such as a selection program and an aging time is written in addition to information on a defective board portion. Is preferred.

すなわち、ミューチップ５に選別プログラムやエージング時間等のテスト条件の情報を格納しておくことにより、個片化後のＣＳＰ７に対してミューチップ５の情報を用いてＣＳＰ７にテストやエージング等の所望の処理を行うことができる。 That is, by storing information on the test conditions such as the selection program and the aging time in the mu chip 5, the CSP 7 can use the information on the mu chip 5 for the CSP 7 after singulation and the CSP 7 can perform a desired test or aging. Can be processed.

次に、図８は、変形例として多数個取り基板９におけるミューチップ５の配置領域であるミューチップ配置領域９ｅを示したものであり、ミューチップ５は、複数のデバイス領域９ａの外側で、かつ樹脂モールド領域９ｄ内に配置されていることが好ましい（ミューチップ配置領域９ｅは、図８の多数個取り基板９における斜線部）。 Next, FIG. 8 shows a muchip arrangement area 9e which is an arrangement area of the muchip 5 on the multi-piece substrate 9 as a modified example. The muchip 5 is outside the plurality of device areas 9a. And it is preferable to arrange | position in the resin mold area | region 9d (the mu-chip arrangement | positioning area | region 9e is the oblique line part in the multi-piece substrate 9 of FIG. 8).

すなわち、ミューチップ５を多数個取り基板９の樹脂モールド領域９ｄ内に配置することにより、ミューチップ５はモールド金型のクランプ領域から外れた位置となるため、樹脂モールディング時にミューチップ５にかかるダメージを減らすことができる。なお、図８に示す斜線部の領域（ミューチップ配置領域９ｅ）にミューチップ５を搭載した場合、この領域は製品領域であるデバイス領域９ａの外側であるため、組み立て後の半導体装置にミューチップ５は残らない。 That is, by arranging the mu-chip 5 in the resin mold region 9d of the multi-piece substrate 9, the mu-chip 5 is positioned away from the clamping region of the mold, so that the damage to the mu-chip 5 during resin molding is caused. Can be reduced. When the muchip 5 is mounted in the shaded area (muchip placement area 9e) shown in FIG. 8, this area is outside the device area 9a, which is a product area. 5 does not remain.

その際、ミューチップ５は、基板内部に埋め込んでもよいし、基板の表面に接着剤等で固定してもよい。 At that time, the mu chip 5 may be embedded in the substrate, or may be fixed to the surface of the substrate with an adhesive or the like.

ここで、図９〜図１３を用いてミューチップ５の基板への埋め込み方法について説明する。 Here, a method for embedding the muchip 5 in the substrate will be described with reference to FIGS.

図９及び図１０に示すように配線基板３の主面３ａには、複数の配線部３ｇと、これに接続する複数のスルーホール３ｅと複数のボンディング用電極３ｈとが形成されている。さらに、複数の配線部３ｇとスルーホール３ｅは、レジスト膜３ｆによって覆われているが、複数のボンディング用電極３ｈはレジスト膜３ｆの開口部３ｉに露出している。 As shown in FIGS. 9 and 10, the main surface 3a of the wiring board 3 is formed with a plurality of wiring portions 3g, a plurality of through holes 3e connected thereto, and a plurality of bonding electrodes 3h. Further, the plurality of wiring portions 3g and the through holes 3e are covered with the resist film 3f, but the plurality of bonding electrodes 3h are exposed to the openings 3i of the resist film 3f.

このような配線基板３に対して、ミューチップ５の厚さを、例えば、０.2ｍｍ以下とすることにより、ミューチップ５をスルーホール３ｅ内やコア材３ｃ−レジスト膜３ｆ間などの基板厚内に埋め込むことが可能である。その際、スルーホール３ｅは、種々の形状が考えられる。例えば、図１１は、スルーホール３ｅをレーザ加工によって形成した場合を示している。レーザ加工の場合、レーザ強度のばらつきにより、孔径が均一にならずスルーホール３ｅの主面側の開口の面積より裏面側の開口の方が小さくなり、したがって、スルーホール３ｅ内にミューチップ５を配置した際、レジスト塗布前にミューチップ５を安定して配置することができる。 By setting the thickness of the mu chip 5 to, for example, 0.2 mm or less with respect to such a wiring substrate 3, the mu chip 5 is placed in the through hole 3e or between the core material 3c and the resist film 3f. It is possible to embed in. At that time, the through hole 3e may have various shapes. For example, FIG. 11 shows a case where the through hole 3e is formed by laser processing. In the case of laser processing, due to variations in laser intensity, the hole diameter is not uniform, and the opening on the back surface side is smaller than the area of the opening on the main surface side of the through hole 3e. Therefore, the muchip 5 is placed in the through hole 3e. When arranged, the muchip 5 can be stably arranged before applying the resist.

また、図１２は、ミューチップ５を凹状のスルーホール３ｅに配置した例であり、さらに、図１３は、ミューチップ５を、均一な孔径で形成されたスルーホール３ｅに配置した例、及びコア材３ｃ−レジスト膜３ｆ間に配置した例を示している。 FIG. 12 shows an example in which the mu chip 5 is arranged in the concave through hole 3e. Further, FIG. 13 shows an example in which the mu chip 5 is arranged in the through hole 3e formed with a uniform hole diameter, and the core. The example arrange | positioned between the material 3c-resist film 3f is shown.

なお、ミューチップ５は配線基板以外の部材に取り付けても良く、例えば、ロット毎にミューチップ５を取り付ける場合には、各ロットの伝票（用紙）に埋め込んでもよい。 The mu chip 5 may be attached to a member other than the wiring board. For example, when the mu chip 5 is attached for each lot, it may be embedded in a slip (paper) of each lot.

次に、図１４〜図１９は、ミューチップ５が取り付けられた変形例の半導体装置を示している。図１４及び図１５に示す変形例の半導体装置は、複数の半導体チップ１が積層して配置されたマルチチップパッケージ１４を示している。このようなマルチチップパッケージ１４においても配線基板３の角部付近にミューチップ５を埋め込むことにより、図２に示すＣＳＰ７と同様の効果を得ることが可能である。 Next, FIG. 14 to FIG. 19 show a semiconductor device of a modified example to which the mu chip 5 is attached. 14 and 15 shows a multi-chip package 14 in which a plurality of semiconductor chips 1 are stacked and arranged. In such a multi-chip package 14 as well, it is possible to obtain the same effect as the CSP 7 shown in FIG.

また、図１６及び図１７に示す変形例の半導体装置は、複数の半導体チップ１が横並びで配置されたマルチチップパッケージ１４を示している。このようなマルチチップパッケージ１４においても配線基板３の角部付近にミューチップ５を埋め込むことにより、図２に示すＣＳＰ７と同様の効果を得ることが可能である。 16 and 17 show a multi-chip package 14 in which a plurality of semiconductor chips 1 are arranged side by side. In such a multi-chip package 14 as well, it is possible to obtain the same effect as the CSP 7 shown in FIG.

なお、複数の半導体チップ１を有したマルチチップパッケージ１４（複数チップ品）の製造においては、１つの半導体チップ１を有した図２に示すＣＳＰ７（１チップ品）等の半導体装置の製造と比較して、管理すべき製造仕様が多いため、作業者の仕様違いミスのポテンシャルが高いという問題があるとともに、不良を製造した場合の被害損額が高くなる。 In the manufacture of the multi-chip package 14 (multiple chip product) having a plurality of semiconductor chips 1, comparison with the manufacture of a semiconductor device such as the CSP 7 (one chip product) shown in FIG. In addition, since there are many manufacturing specifications to be managed, there is a problem that there is a high potential for mistakes in specifications among workers, and the damage loss when a defect is manufactured increases.

したがって、ミューチップ５を利用して製造仕様を管理する本実施の形態の半導体装置の製造方法は、仕様が複雑で、かつ単価の高いマルチチップパッケージ１４（複数チップ品）の製造に対して適用することが好ましく、その結果、より大きな効果を得ることができる。 Therefore, the manufacturing method of the semiconductor device according to the present embodiment that uses the muchip 5 to manage the manufacturing specification is applied to the manufacture of the multichip package 14 (multiple chip product) having a complicated specification and high unit price. As a result, a greater effect can be obtained.

図１８及び図１９に示す変形例の半導体装置は、リードフレーム（基板）を用いて組み立てられる半導体装置を取り上げたものであり、その一例としてＱＦＰ（Quad Flat Package)１５を図示している。ＱＦＰ１５は、半導体チップ１を支持するタブ１６と、タブ１６の周囲に配置された複数のインナリード１７と、インナリード１７と繋がるアウタリード（外部端子）１８と、タブ１６と連結したタブ吊りリード２０と、半導体チップ１とインナリード１７とを電気的に接続する複数のワイヤ４と、半導体チップ１、複数のインナリード１７及びワイヤ４を樹脂封止する封止体６とを有している。 The semiconductor device of the modification shown in FIGS. 18 and 19 is a semiconductor device assembled using a lead frame (substrate), and a QFP (Quad Flat Package) 15 is shown as an example. The QFP 15 includes a tab 16 that supports the semiconductor chip 1, a plurality of inner leads 17 disposed around the tab 16, an outer lead (external terminal) 18 that is connected to the inner lead 17, and a tab suspension lead 20 that is connected to the tab 16. And a plurality of wires 4 that electrically connect the semiconductor chip 1 and the inner leads 17, and a sealing body 6 that seals the semiconductor chip 1, the plurality of inner leads 17, and the wires 4 with resin.

ＱＦＰ１５において、金属フレームのタブ１６もしくはタブ吊りリード２０上にミューチップ５を取り付ける。ミューチップ５は、例えば、テープ材１９や接着材等によって固定されている。このようなＱＦＰ１５においても、タブ１６やタブ吊りリード２０等のフレーム上にミューチップ５を固定することにより、図２に示すＣＳＰ７と同様の効果を得ることができる。 In the QFP 15, the muchip 5 is attached on the tab 16 or the tab suspension lead 20 of the metal frame. The mu chip 5 is fixed by, for example, a tape material 19 or an adhesive material. In such a QFP 15 as well, by fixing the muchip 5 on a frame such as the tab 16 or the tab suspension lead 20, the same effect as that of the CSP 7 shown in FIG. 2 can be obtained.

本実施の形態の半導体装置及びその製造方法によれば、基板に配置されたミューチップ５に書き込まれている製品の識別情報（ＩＤ）または基板不良箇所等に係わる情報を読み取り、基板の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てることにより、基板不良位置の識別を自動で、かつ素早く行うことができ、半導体装置の組み立てにおける各処理の作業効率の向上を図ることができる。 According to the semiconductor device and the manufacturing method thereof in the present embodiment, the product identification information (ID) written in the mu chip 5 arranged on the substrate or the information related to the defective portion of the substrate is read, and the non-defective product of the substrate is read. By assembling the semiconductor device by mounting the semiconductor chip 1 in each of the plurality of device regions 9a, the defective position of the substrate can be automatically and quickly identified, and the work efficiency of each process in the assembly of the semiconductor device can be improved. Can be planned.

また、基板不良箇所の位置の情報や組立仕様（製造条件）などのデータを呼び出し、不良位置の識別や仕様判定、さらに製造装置１０の設定を行うため、組立加工時にオペレータに掛かる付加を低減することができ、さらに仕様違い等のヒューマンエラーのポテンシャルを低減することができる。その結果、作業の精度を高めることができる。 In addition, the information on the position of the defective board part and the data such as assembly specifications (manufacturing conditions) are called to identify the defective position, determine the specifications, and set the manufacturing apparatus 10, thereby reducing the burden on the operator during assembly processing. In addition, the potential for human error such as specification differences can be reduced. As a result, the accuracy of work can be increased.

また、ネットワークの管理サーバー１１に組立加工に必要なデータ（基板の不良位置データや製造仕様のデータ）を格納し、ミューチップ５には識別情報（ＩＤ）のみを格納しておくことにより、ミューチップ５に書き込まれている情報はチップ製造時に書き込んである識別情報（ＩＤ）のみなので、ミューチップ５内のメモリ容量が少なくて済む。 Further, by storing data necessary for assembly processing (defect position data and manufacturing specification data) on the network management server 11 and storing only identification information (ID) on the muchip 5, Since the information written in the chip 5 is only the identification information (ID) written at the time of chip manufacture, the memory capacity in the mu chip 5 can be reduced.

また、管理サーバー１１に識別情報（ＩＤ）以外の情報を格納することにより、情報の追加が必要であっても管理サーバー１１に書き込むことで対応できる。 Further, by storing information other than identification information (ID) in the management server 11, even if it is necessary to add information, it can be handled by writing in the management server 11.

さらに、管理サーバー１１がＬＡＮで繋がっていれば別工場であっても同一のデータを利用することが可能となる。 Furthermore, if the management server 11 is connected by a LAN, the same data can be used even in another factory.

また、ミューチップ５に識別情報（ＩＤ）に加えて、基板不良箇所の情報及び組立仕様情報等を格納することにより、ミューチップ５に格納されている情報のみで基板の不良位置や組み立ての仕様を判定することができ、情報格納用のサーバーを排除することが可能になる。 In addition to the identification information (ID), in addition to the identification information (ID), the information on the defective part of the board, the assembly specification information, and the like are stored in the muchip 5, so that the defective position of the board and the specification of the assembly can be obtained only by the information stored in the muchip 5. This makes it possible to eliminate the server for storing information.

また、ミューチップ５の厚さを、例えば、０.2ｍｍ以下とすることにより、基板のスルーホール３ｅ内や、コア材３ｃ−レジスト膜３ｆ間等の基板厚内に埋め込むことができ、基板の厚さを厚くすることなくミューチップ５を内蔵することができる。これにより、パッケージの厚さも厚くせずにミューチップ５を配置することができる。 Further, by setting the thickness of the mu chip 5 to 0.2 mm or less, for example, it can be embedded in the substrate through-hole 3e or the substrate thickness between the core material 3c and the resist film 3f, etc. The muchip 5 can be built in without increasing the thickness. Thereby, the mu chip 5 can be arranged without increasing the thickness of the package.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態では、基板タイプの半導体装置の一例としてＢＧＡ型のＣＳＰ７を取り上げて説明したが、前記半導体装置は、ＬＧＡ（Land Grid Array)等であってもよい。 For example, in the above embodiment, the BGA type CSP 7 has been described as an example of a substrate type semiconductor device, but the semiconductor device may be an LGA (Land Grid Array) or the like.

さらに、リードフレームタイプの半導体装置の一例としてＱＦＰ１５を取り上げて説明したが、リードフレームタイプの半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package) 等であってもよい。 Furthermore, the QFP 15 has been described as an example of a lead frame type semiconductor device, but the lead frame type semiconductor device may be a QFN (Quad Flat Non-leaded Package) or the like.

本発明は、非接触認識型チップを用いた半導体製造技術に好適である。 The present invention is suitable for a semiconductor manufacturing technique using a non-contact recognition type chip.

本発明の実施の形態の半導体装置の製造方法に用いられる非接触認識型チップの構造の一例を示す斜視図である。It is a perspective view which shows an example of the structure of the non-contact recognition type | mold chip | tip used for the manufacturing method of the semiconductor device of embodiment of this invention. 本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。It is a top view which permeate | transmits and shows an example of the structure of the semiconductor device of embodiment of this invention through a sealing body. 図２に示す半導体装置の構造の一例を示す断面図である。FIG. 3 is a cross-sectional view illustrating an example of the structure of the semiconductor device illustrated in FIG. 2. 本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての管理方法の一例を示す斜視図である。It is a perspective view which shows an example of the assembly management method using the non-contact recognition type chip | tip in the manufacturing method of the semiconductor device of embodiment of this invention. 本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての変形例の管理方法を示す斜視図である。It is a perspective view which shows the management method of the modification of the assembly using the non-contact recognition type | mold chip | tip in the manufacturing method of the semiconductor device of embodiment of this invention. 図４に示す組み立ての管理方法で用いられる多数個取り基板の構造の一例を示す平面図と拡大平面図である。It is the top view and enlarged plan view which show an example of the structure of the multi-piece substrate used with the assembly management method shown in FIG. 図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。It is a top view which shows the structure of the multi-cavity substrate of the modification used by the assembly management method shown in FIG. 図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。It is a top view which shows the structure of the multi-cavity substrate of the modification used by the assembly management method shown in FIG. 図２に示す半導体装置の基板の主面における配線パターンの一例を示す平面図である。FIG. 3 is a plan view illustrating an example of a wiring pattern on a main surface of a substrate of the semiconductor device illustrated in FIG. 2. 図９に示すＡ−Ａ線に沿って切断した断面の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the cross section cut | disconnected along the AA line shown in FIG. 図１０に示すＢ部の構造の一例を示す拡大部分断面図である。It is an expanded partial sectional view which shows an example of the structure of the B section shown in FIG. 図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。It is an expanded partial sectional view which shows the modification of the structure of the B section shown in FIG. 図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。It is an expanded partial sectional view which shows the modification of the structure of the B section shown in FIG. 本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。It is a top view which permeate | transmits a sealing body and shows the structure of the semiconductor device of the modification of embodiment of this invention. 図１４に示す半導体装置の構造を示す断面図である。FIG. 15 is a cross-sectional view illustrating a structure of the semiconductor device illustrated in FIG. 14. 本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。It is a top view which permeate | transmits a sealing body and shows the structure of the semiconductor device of the modification of embodiment of this invention. 図１６に示す半導体装置の構造を示す断面図である。FIG. 17 is a cross-sectional view illustrating the structure of the semiconductor device illustrated in FIG. 16. 本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。It is a top view which permeate | transmits a sealing body and shows the structure of the semiconductor device of the modification of embodiment of this invention. 図１８に示す半導体装置の構造を一部破断して示す側面図である。FIG. 19 is a side view showing a partially broken structure of the semiconductor device shown in FIG. 18.

Explanation of symbols

１半導体チップ
１ａ主面
１ｂ裏面
１ｃパッド
２ダイボンド剤
３配線基板（基板）
３ａ主面
３ｂ裏面
３ｃコア材
３ｄランド
３ｅスルーホール
３ｆレジスト膜
３ｇ配線部
３ｈボンディング用電極
３ｉ開口部
４ワイヤ
５ミューチップ（非接触認識型チップ）
５ａアンテナ
６封止体
７ＣＳＰ（半導体装置）
８半田ボール（外部端子）
９多数個取り基板（基板）
９ａデバイス領域（装置形成領域）
９ｂダイシングライン
９ｃ位置決め用孔
９ｄ樹脂モールド領域
９ｅミューチップ配置領域
１０製造装置
１１管理サーバー
１２パーソナルコンピュータ
１３ミューチップリーダー
１４マルチチップパッケージ（半導体装置）
１５ＱＦＰ（半導体装置）
１６タブ
１７インナリード
１８アウタリード（外部端子）
１９テープ材
２０タブ吊りリード DESCRIPTION OF SYMBOLS 1 Semiconductor chip 1a Main surface 1b Back surface 1c Pad 2 Die bond agent 3 Wiring board (board | substrate)
3a main surface 3b back surface 3c core material 3d land 3e through hole 3f resist film 3g wiring portion 3h bonding electrode 3i opening 4 wire 5 mu chip (non-contact recognition type chip)
5a Antenna 6 Sealing body 7 CSP (semiconductor device)
8 Solder balls (external terminals)
9 Multiple substrate (substrate)
9a Device area (device formation area)
9b Dicing line 9c Positioning hole 9d Resin mold area 9e Muchip placement area 10 Manufacturing device 11 Management server 12 Personal computer 13 Muchip reader 14 Multichip package (semiconductor device)
15 QFP (semiconductor device)
16 Tab 17 Inner lead 18 Outer lead (external terminal)
19 Tape material 20 Tab suspension lead

Claims

A method for manufacturing a semiconductor device comprising the following steps:
(A) preparing a substrate on which a non-contact recognition type chip having a plurality of device regions and having a memory circuit is mounted;
(B) disposing a plurality of semiconductor chips each having a main surface on which a plurality of pads are formed in the plurality of device regions;
(C) electrically connecting the plurality of pads of the semiconductor chip and the plurality of bonding electrodes formed in the device region;
(D) The substrate on which the plurality of semiconductor chips are mounted is arranged in a mold, and the arrangement area of the non-contact recognition type chip and the outside of the plurality of device areas are clamped by the mold in the substrate. And a step of resin molding the plurality of semiconductor chips;
(E) cutting and separating the substrate along the plurality of device regions ;
here,
In the memory circuit of the non-contact recognition type chip, information on a defective substrate is stored,
Based on the information on the defective substrate portion read before the step (b), the plurality of semiconductor chips are respectively mounted on the plurality of device regions,
The substrate has a main surface on which the plurality of device regions are formed, a back surface opposite to the main surface, and a through hole formed between the main surface and the back surface,
The non-contact recognition type chip is disposed in the through hole of the substrate.

In claim 1 ,
The method of manufacturing a semiconductor device, wherein the through hole is formed by laser processing so that an opening area decreases from the main surface side to the back surface side of the substrate.

In claim 2 ,
The method of manufacturing a semiconductor device, wherein the non-contact recognition type chip disposed inside the through hole is covered with a resist film.

In claim 3 ,
The planar shape of each of the plurality of device regions is a quadrangle,
The plurality of bonding electrodes are formed along each side except for each corner of the device region,
In the region surrounded by the plurality of bonding electrodes in the device region, a wiring portion led from each of the plurality of bonding electrodes is formed,
A plurality of the through holes are formed in each of the plurality of device regions,
The plurality of wiring portions are electrically connected to the plurality of lands disposed on the back surface of the substrate and the plurality of through holes, respectively.
The method of manufacturing a semiconductor device, wherein the non-contact recognition type chip is mounted at each corner of the plurality of device regions.

In claim 4 ,
The semiconductor chip is mounted on the device region via a die bond agent so that the back surface of the semiconductor chip faces the main surface of the substrate,
In the step (c), the plurality of pads of the semiconductor chip and the plurality of bonding electrodes formed in the device region are electrically connected via a plurality of wires, respectively. Device manufacturing method.