JP4972908B2 - Manufacturing method of semiconductor device - Google Patents

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Description

この発明は、ウェハ裏面の処理が必要な半導体素子の製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢＴ」とする）などの電力用半導体素子の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor element that requires processing of the back surface of a wafer, and more particularly to a method for manufacturing a power semiconductor element such as an insulated gate bipolar transistor (hereinafter referred to as “IGBT”).

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の高速スイッチング、電圧駆動特性とバイポーラトランジスタの低オン電圧特性を１チップ上に構成したパワー素子である。ＩＧＢＴは、汎用インバータ、ＡＣサーボ、無停電電源、スイッチング電源などの産業分野から電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。さらに、次世代への開発も進んでおり、新しいチップ構造を用いた、より低オン電圧の素子が開発され、これらの応用装置の低損失化や高効率化が図られている。   An IGBT (Insulated Gate Bipolar Transistor) is a power device configured on a single chip with high-speed switching, voltage drive characteristics of a MOSFET (Metal Oxide Semiconductor) and low on-voltage characteristics of a bipolar transistor. The application of IGBTs has been expanded from industrial fields such as general-purpose inverters, AC servos, uninterruptible power supplies, and switching power supplies to consumer equipment fields such as microwave ovens, rice cookers, and strobes. Furthermore, development to the next generation is also progressing, and devices with a lower on-voltage using a new chip structure have been developed, and these applied devices are reduced in loss and efficiency.

従来、ＩＧＢＴには、パンチスルー（以下、「ＰＴ」とする）型、ノンパンチスルー（以下、「ＮＰＴ」とする）型、フィールドストップ（以下、「ＦＳ」とする）型などの構造があり、ｎチャネル型の縦型二重拡散構造のものが主流である。たとえば、現在量産されているＩＧＢＴは、一部のオーディオ・パワーアンプ用のｐチャネル型を除いて、ほとんどが、ｎチャネル型の縦型二重拡散構造となっている。以下では、ｎチャネル型ＩＧＢＴを例として説明する。   Conventionally, the IGBT has a structure such as a punch-through (hereinafter referred to as “PT”) type, a non-punch-through (hereinafter referred to as “NPT”) type, and a field stop (hereinafter referred to as “FS”) type. An n-channel vertical double diffusion structure is the mainstream. For example, most mass-produced IGBTs have an n-channel vertical double diffusion structure except for a p-channel type for some audio power amplifiers. Hereinafter, an n-channel IGBT will be described as an example.

ＰＴ型は、ｐ+エピタキシャル基板とｎ-層（ｎ型活性層）との間にｎ+層（ｎバッファ層）が設けられている。また、活性層中の空乏層がｎバッファ層に到達する構造となっており、ＩＧＢＴにおける主流の基本構造である。たとえば、耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍであるが、ｐ+半導体基板を含む全体の厚さは２００〜３００μｍ程度になる。 In the PT type, an n + layer (n buffer layer) is provided between a p + epitaxial substrate and an n − layer (n type active layer). In addition, a depletion layer in the active layer has a structure that reaches the n buffer layer, which is a mainstream basic structure in the IGBT. For example, in a device with a withstand voltage of 600 V, the active layer has a thickness of 70 μm, but the total thickness including the p + semiconductor substrate is about 200 to 300 μm.

そのため、エピタキシャル基板を用いずにＦＺ基板を用いて、チップの低コスト化を図った低ドーズ量の浅いｐ+コレクタ層を採用したＮＰＴ型ＩＧＢＴ、ＦＳ型ＩＧＢＴが開発されてきている。 For this reason, NPT type IGBTs and FS type IGBTs have been developed that employ a low-dose shallow p + collector layer that uses a FZ substrate instead of an epitaxial substrate to reduce the cost of the chip.

図４は、低ドーズ量の浅いｐ+コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図４において、たとえばＦＺウェハよりなるｎ-半導体基板を活性層４０１とし、その表面にｐ+ベース領域４０２が選択的に形成されている。ｐ+ベース領域４０２の表面層には、ｎ+エミッタ領域４０３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４０４を介してゲート電極４０５が形成されている。 FIG. 4 is a cross-sectional view showing the configuration of a half cell of an NPT type IGBT having a shallow p + collector layer with a low dose. In FIG. 4, an n − semiconductor substrate made of, for example, an FZ wafer is used as an active layer 401, and a p + base region 402 is selectively formed on the surface thereof. An n + emitter region 403 is selectively formed on the surface layer of the p + base region 402. A gate electrode 405 is formed on the substrate surface via a gate oxide film 404.

エミッタ電極４０６は、ｎ+エミッタ領域４０３およびｐ+ベース領域４０２に接触しているとともに、層間絶縁膜４０７によりゲート電極４０５から絶縁されている。また、基板表面には、ｐ+コレクタ層４０８およびコレクタ電極４０９が形成されている。低ドーズ量の浅いｐ+コレクタ層（低注入ｐ+コレクタ）を採用したＮＰＴ型は、ｐ+基板を使用しないため基板の総厚さは、ＰＴ型よりも大幅に薄くなる。ＮＰＴ型の構造では、正孔の注入率を制御できるため、ライフタイム制御をおこなわなくても高速スイッチングが可能である。 Emitter electrode 406 is in contact with n + emitter region 403 and p + base region 402 and is insulated from gate electrode 405 by interlayer insulating film 407. A p + collector layer 408 and a collector electrode 409 are formed on the substrate surface. The NPT type that employs a shallow p + collector layer (low implantation p + collector) with a low dose does not use a p + substrate, so the total thickness of the substrate is significantly thinner than the PT type. In the NPT type structure, since the hole injection rate can be controlled, high-speed switching is possible without performing lifetime control.

一方、オン電圧は、ｎ型活性層の厚みと比抵抗に依存するため、やや高い値となる。ただし、上述したように、ｐ+エピタキシャル基板を用いずにＦＺ基板を用いているため、チップの低コストを図ることができる。 On the other hand, the on-voltage depends on the thickness and specific resistance of the n-type active layer, and thus has a slightly high value. However, as described above, since the FZ substrate is used instead of the p + epitaxial substrate, the cost of the chip can be reduced.

図５は、ＦＳ型のＩＧＢＴの１／２セル分の構成を示す断面図である。図５において、基板表面側の素子構造は、図４に示すＮＰＴ型の素子と同じである。基板裏面側には、活性層４０１とｐ+コレクタ層４０８との間に、ｎ+バッファ層５０１が設けられている。ＦＳ型では、ｐ+エピタキシャル基板は用いずにＦＺ基板を用いており、基板の総厚さは１００μｍ〜２００μｍとなっている。 FIG. 5 is a cross-sectional view showing the structure of 1/2 cell of the FS type IGBT. In FIG. 5, the element structure on the substrate surface side is the same as the NPT type element shown in FIG. On the back side of the substrate, an n + buffer layer 501 is provided between the active layer 401 and the p + collector layer 408. In the FS type, an FZ substrate is used without using a p + epitaxial substrate, and the total thickness of the substrate is 100 μm to 200 μm.

また、活性層４０１の厚さは、ＰＴ型と同じ７０μｍ程度（耐圧６００Ｖ系）となっており、空乏化されている。そのため、活性層４０１の下には、ｎ+層（ｎ+バッファ層５０１）が設けられている。コレクタ側は、低ドーズ量の浅いｐ+拡散層を低注入コレクタとして用いている。このような構成とすることにより、ＮＰＴ型の場合と同様にライフタイム制御は不要となっている。 The thickness of the active layer 401 is about 70 μm (withstand voltage 600 V system), which is the same as that of the PT type, and is depleted. Therefore, an n + layer (n + buffer layer 501) is provided under the active layer 401. On the collector side, a shallow p + diffusion layer with a low dose is used as the low implantation collector. By adopting such a configuration, lifetime control is unnecessary as in the case of the NPT type.

つぎに、ＦＳ型のＩＧＢＴの製造プロセスについて説明する。図６−１〜図６−５は、従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。まず、活性層４０１となるｎ-ＦＺウェハの表面側に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極、および層間絶縁膜よりなる表面素子構造部６０１を形成する（図６−１）。 Next, a manufacturing process of the FS type IGBT will be described. FIGS. 6A to 6E are explanatory diagrams illustrating a manufacturing process of an FS type IGBT using a conventional FZ wafer. First, a surface element structure 601 composed of a base region, an emitter region, a gate oxide film, a gate electrode, an interlayer insulating film, an emitter electrode, and an interlayer insulating film is formed on the surface side of the n − FZ wafer to be the active layer 401. (FIG. 6-1).

ついで、ウェハの裏面を、バックグラインドやエッチングなどの手段により研削して、ウェハを所望の厚さ、たとえば、７０μｍの厚さとする（図６−２）。つぎに、ウェハの裏面から、たとえばｎ型不純物であるリン（Ｐ）と、ｐ型不純物であるボロン（Ｂ）をイオン注入し、電気炉で３５０〜５００℃の熱処理（アニール）をおこない、ｎ+バッファ層５０１およびｐ+コレクタ層４０８を形成する（図６−３）。ついで、ウェハ裏面、すなわちｐ+コレクタ層４０８の表面に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、および金（Ａｕ）などの複数の金属を蒸着し、コレクタ電極４０９を形成する（図６−４）。 Next, the back surface of the wafer is ground by means such as back grinding or etching, so that the wafer has a desired thickness, for example, 70 μm (FIG. 6-2). Next, for example, phosphorus (P), which is an n-type impurity, and boron (B), which is a p-type impurity, are ion-implanted from the back surface of the wafer, and heat treatment (annealing) is performed at 350 to 500 ° C. in an electric furnace. A + buffer layer 501 and a p + collector layer 408 are formed (FIG. 6-3). Next, a plurality of metals such as aluminum (Al), titanium (Ti), nickel (Ni), and gold (Au) are deposited on the back surface of the wafer, that is, the surface of the p + collector layer 408 to form a collector electrode 409. (FIGS. 6-4).

そして、コレクタ電極４０９側にダイシングテープ６０２を貼り付けて、ダイシングをおこない、ウェハを複数のチップ６０３に切断する（図６−５）。そして、各チップ６０３のコレクタ電極４０９を固定部材にはんだ付けするとともに、表面素子構造部６０１の電極にアルミニウムワイヤ電極をワイヤボンディング装置により固着する。   Then, a dicing tape 602 is attached to the collector electrode 409 side, dicing is performed, and the wafer is cut into a plurality of chips 603 (FIG. 6-5). Then, the collector electrode 409 of each chip 603 is soldered to a fixing member, and an aluminum wire electrode is fixed to the electrode of the surface element structure portion 601 by a wire bonding apparatus.

上述したような７０μｍ前後の薄型のＩＧＢＴを実現するためには、裏面バックグラインド、裏面からのイオン注入、あるいは裏面熱処理などが必要になるため、素子に反りが発生するなど製造プロセスにおける技術的課題も多い。   In order to realize a thin IGBT of about 70 μm as described above, backside back grinding, ion implantation from the backside, or backside heat treatment, etc. are required, so that technical problems in the manufacturing process such as warping of the element occur. There are many.

そこで、ウェハに支持基板を接着した状態でウェハの裏面処理をおこない、その後にウェハを支持基板から剥離させる方法が公知となっている。この方法を実施するための装置として、接着剤により一体化した支持基板およびウェハを相反する向きに吸着しながら加熱することにより、接着剤を軟化させた後、支持基板を支持するロボットアームを動かすことにより、ウェハを支持基板から剥離させる装置が提案されている（たとえば、下記特許文献１参照。）。   Therefore, a method is known in which the back surface of the wafer is processed with the support substrate bonded to the wafer, and then the wafer is peeled off from the support substrate. As an apparatus for carrying out this method, the support substrate and the wafer integrated by the adhesive are heated while being adsorbed in opposite directions, and after the adhesive is softened, the robot arm that supports the support substrate is moved. Thus, an apparatus for peeling the wafer from the support substrate has been proposed (for example, see Patent Document 1 below).

また、電力用半導体素子の裏面製造工程において、ウェハにかかる応力を低減させる半導体素子の製造方法が知られている（たとえば、下記特許文献２参照。）。   In addition, a method for manufacturing a semiconductor element that reduces stress applied to a wafer in a back surface manufacturing process of a power semiconductor element is known (for example, see Patent Document 2 below).

また、ウェハを薄膜化した後にウェハの割れ、ウェハや製造装置のコンタミネーションを防止し、ガラス基板を再利用することができる半導体装置の製造方法が知られている（たとえば、下記特許文献３参照。）。   In addition, there is known a method for manufacturing a semiconductor device that can prevent the wafer from being cracked, contamination of the wafer and the manufacturing apparatus after the wafer is thinned, and reusing the glass substrate (for example, see Patent Document 3 below). .)

また、支持基板と半導体ウェハを剥離する技術として、支持基板に接着シートを介して半導体ウェハを貼り付けた状態でウェハ裏面の加工処理をおこなった後、簡便かつ確実に支持基板から半導体ウェハを剥離させる技術が知られている（たとえば、下記特許文献４参照。）。   Also, as a technology for peeling the support substrate from the semiconductor wafer, after processing the back side of the wafer with the semiconductor wafer attached to the support substrate via an adhesive sheet, the semiconductor wafer is peeled off from the support substrate simply and reliably. The technique of making it known is known (for example, refer to the following Patent Document 4).

特開平６−２６８０５１号公報JP-A-6-268051 特開２００２−１３４４４１号公報JP 2002-134441 A 特開２００５−１２９６５２号公報JP 2005-129652 A 特開２００５−５６７２号公報JP 2005-5672 A

しかしながら、上述した従来技術により、たとえば７０μｍ厚程度の素子を作成しようとすると、バックグラインド後のウェハが薄いため、ウェハに割れが発生してしまうという問題点が一例として挙げられる。また、ウェハ裏面にコレクタ電極となる金属膜を蒸着すると、その金属膜は、成膜側、すなわち基板裏面側から見て引っ張り応力を有するため、ウェハに反りが生じ割れやすくなるという問題点が一例として挙げられる。   However, when an element having a thickness of, for example, about 70 μm is to be produced by the above-described conventional technique, the wafer after back grinding is thin, and therefore, a problem that the wafer is cracked is an example. In addition, when a metal film that serves as a collector electrode is deposited on the back surface of the wafer, the metal film has a tensile stress when viewed from the film formation side, that is, the back surface side of the substrate, so that the wafer is warped and easily broken. As mentioned.

つぎに、裏面電極を形成した後のウェハの反り量を測定した結果を示す。図７は、裏面電極を形成した後のウェハの反り量とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。図７において、縦軸は、裏面蒸着後（裏面電極形成後）のウェハの反り量（ｍｍ）を示しており、横軸は、研削工程後（バックグラインド後）のウェハの厚さ（μｍ）を示している。   Next, the result of measuring the amount of warpage of the wafer after forming the back electrode is shown. FIG. 7 is a graph showing the results of examining the relationship between the amount of warpage of the wafer after forming the back electrode and the thickness of the wafer after back grinding. In FIG. 7, the vertical axis indicates the amount of warpage (mm) of the wafer after backside vapor deposition (after the formation of the backside electrode), and the horizontal axis indicates the thickness (μm) of the wafer after the grinding step (after backgrinding). Is shown.

符号７０１は、従来技術の反り量の値を示している。従来技術では、ウェハの厚さを７０μｍまで薄くすると、裏面電極形成後に割れが生じる反り量の限界値（直径６インチのウェハの場合）である５．５ｍｍの約２倍の値となっている。   Reference numeral 701 indicates the value of the amount of warpage in the prior art. In the prior art, when the thickness of the wafer is reduced to 70 μm, the value is about twice as large as 5.5 mm, which is the limit value of the amount of warpage (in the case of a wafer with a diameter of 6 inches) that causes cracking after forming the back electrode. .

つぎに、裏面電極を形成した後あとのウェハの割れ率を測定した結果を示す。図８は、裏面電極を形成した後のウェハの割れ率とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。図８において、縦軸は、蒸着後（裏面電極形成後）の割れ率（％）を示しており、横軸は、研削工程後（バックグラインド後）のウェハ厚さ（μｍ）を示している。   Next, the result of measuring the cracking rate of the wafer after forming the back electrode is shown. FIG. 8 is a graph showing the results of examining the relationship between the crack rate of the wafer after forming the back electrode and the thickness of the wafer after back grinding. In FIG. 8, the vertical axis indicates the cracking rate (%) after vapor deposition (after the formation of the back electrode), and the horizontal axis indicates the wafer thickness (μm) after the grinding process (after back grinding). .

符号８０１は、従来技術の割れ率の値を示している。従来技術では、ウェハの厚さが１００μｍ程度であれば、割れ率は、ほぼゼロである。ウェハの厚さが薄くなるにつれて、割れ率が上昇し、ウェハの厚さが７０μｍまで薄くなると、割れ率は９５％程度の値となっている。   Reference numeral 801 indicates the value of the cracking rate of the prior art. In the prior art, if the wafer thickness is about 100 μm, the cracking rate is almost zero. As the wafer thickness is reduced, the cracking rate is increased. When the wafer thickness is reduced to 70 μm, the cracking rate is about 95%.

また、上述した特許文献１に示すように、テープを使用して裏面側からダイシングラインを入れ、そのダイシングラインに沿ってダイシングする技術では、裏面側のダイシングラインが明確にされてないと、２回ダイシングをおこなう必要性が生じ、チップ化するまでの工程が煩雑になるという問題点が一例として挙げられる。   Further, as shown in Patent Document 1 described above, in the technique of using a tape to insert a dicing line from the back side and dicing along the dicing line, if the dicing line on the back side is not clarified, 2 As an example, there is a problem that it is necessary to perform dicing once and the process up to chip formation becomes complicated.

この発明は、上述した従来技術による問題点を解消するため、半導体素子の製造プロセス中に生じる素子の反り量や割れ率を低減することできる半導体素子の製造方法を提供することを目的とする。   An object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing the amount of warping and the cracking rate of the device generated during the manufacturing process of the semiconductor device, in order to eliminate the above-mentioned problems caused by the prior art.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、半導体ウェハの表面に表面素子を形成する表面素子形成工程と、表面素子形成工程後、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、前記注入工程後、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、前記反転工程後、前記裏面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、前記マスク形成工程後、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、前記接合工程後、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程後、前記エッチングマスクを除去することにより表出された面に、金属膜を形成する金属膜形成工程と、前記金属膜形成工程後、前記支持基板から前記半導体ウェハを剥離する剥離工程と、を含むことを特徴とする。 In order to solve the above-described problems and achieve the object, a manufacturing method of a semiconductor device according to the invention of claim 1 includes a surface element forming step of forming a surface element on a surface of a semiconductor wafer, and after the surface element forming step, Grinding the back surface of the surface on which the surface element of the semiconductor wafer is formed, and injecting impurities into the ground surface, and after the implantation step, the semiconductor wafer is inverted and the surface into which the impurities are implanted A reversing step to be formed, a mask forming step of forming an etching mask having a trench pattern on the back surface after the reversing step, and a surface of the semiconductor wafer on which the surface element is formed after the mask forming step. through peelable adhesive layer, and a bonding step of bonding the supporting substrate, after the joining step, by using the etching mask, bets on the back of the surface layer of the semiconductor wafer A trench forming step of forming a bench, after the trench formation step, the expressive been surface by removing the etching mask, the metal film forming step of forming a metal film, after the metal film forming step, the support And a peeling step of peeling the semiconductor wafer from the substrate.

また、請求項２の発明にかかる半導体素子の製造方法は、半導体ウェハの表面に前記表面素子を形成する表面素子形成工程と、前記表面素子形成工程後、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、前記注入工程後、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、前記反転工程後、前記裏面に金属膜を形成する金属膜形成工程と、前記金属膜形成工程後、前記金属膜の表面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、前記マスク形成工程後、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、前記接合工程後、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程後、前記エッチングマスクを除去し、前記支持基板から前記半導体ウェハを剥離する剥離工程と、を含むことを特徴とする。 According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: a surface element forming step of forming the surface element on a surface of a semiconductor wafer; and the surface element of the semiconductor wafer is formed after the surface element forming step. Grinding the back surface of the polished surface and injecting impurities into the ground surface; after the implantation step , reversing the semiconductor wafer and turning up the surface implanted with the impurities; and reversing After the step, a metal film forming step for forming a metal film on the back surface, a mask forming step for forming an etching mask having a trench pattern on the surface of the metal film after the metal film forming step, and after the mask forming step, of the semiconductor wafer, via a releasable adhesive layer on a surface on the side where the surface elements are formed, a bonding step of bonding the supporting substrate, after the joining step, the etch mask There are, including a trench forming step of forming a trench in the rear surface of the surface layer of the semiconductor wafer, after the trench formation step, the etching mask is removed, and a separation step of separating the semiconductor wafer from the support substrate It is characterized by that.

また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、前記マスク形成工程は、両面アライナーを用いて前記エッチングマスクを形成することを特徴とする。   According to a third aspect of the present invention, there is provided a semiconductor device manufacturing method according to the first or second aspect, wherein the mask forming step forms the etching mask using a double-sided aligner.

また、請求項４の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチ形成工程は、前記半導体ウェハを貫通し最深部が前記半導体ウェハの表面まで達しているトレンチを形成することを特徴とする。 According to a fourth aspect of the present invention, there is provided a semiconductor element manufacturing method according to any one of the first to third aspects, wherein the trench forming step penetrates the semiconductor wafer and the deepest portion is the semiconductor wafer. A trench reaching the surface of the substrate is formed.

また、請求項５の発明にかかる半導体素子の製造方法は、請求項４に記載の発明において、前記トレンチ形成工程は、略Ｖ字型のトレンチを形成することを特徴とする。   According to a fifth aspect of the present invention, there is provided a semiconductor device manufacturing method according to the fourth aspect, wherein the trench forming step forms a substantially V-shaped trench.

また、請求項６の発明にかかる半導体素子の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記剥離工程によって剥離された前記半導体ウェハを前記トレンチ部分において切断する切断工程を含むことを特徴とする。   According to a sixth aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the first to fifth aspects, wherein the semiconductor wafer separated by the separation step is cut at the trench portion. Including a process.

また、請求項７の発明にかかる半導体素子の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記接着層は、加熱によって発泡する剥離可能な接着シートであり、前記剥離工程は、前記支持基板の、前記半導体ウェハに接合されていない面を吸着しながら、前記接着シートを加熱することにより、前記支持基板から前記半導体ウェハを剥離することを特徴とする。   Moreover, the manufacturing method of the semiconductor element concerning invention of Claim 7 is the peelable adhesive sheet which foams by heating in the invention as described in any one of Claims 1-5, The said, The peeling step is characterized in that the semiconductor wafer is peeled from the support substrate by heating the adhesive sheet while adsorbing the surface of the support substrate that is not bonded to the semiconductor wafer.

また、請求項８の発明にかかる半導体素子の製造方法は、請求項７に記載の発明において、前記接着シートの発泡に伴う膨張によって、前記半導体ウェハを前記トレンチ部において分離する分離工程を含むことを特徴とする。   A method for manufacturing a semiconductor element according to the invention of claim 8 includes a separation step of separating the semiconductor wafer in the trench portion by expansion due to foaming of the adhesive sheet in the invention of claim 7. It is characterized by.

また、請求項９の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、前記トレンチ形成工程後、前記トレンチの上方に保護マスクを設置する設置工程を含み、前記金属膜形成工程では、前記設置工程の後に、前記保護マスクを用いて金属膜を形成することを特徴とする。 According to a ninth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the first aspect of the present invention, further comprising an installation step of installing a protective mask above the trench after the trench formation step, In the process , a metal film is formed using the protective mask after the installation process .

この請求項１または２の発明によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。   According to the first or second aspect of the present invention, it is possible to reduce the amount of warpage or the cracking rate of the wafer that occurs after the back electrode of the semiconductor wafer is formed.

この請求項３の発明によれば、半導体ウェハを切断してチップ化する際に用いられるラインを精密に形成することができる。   According to the third aspect of the present invention, it is possible to precisely form a line used when the semiconductor wafer is cut into chips.

この請求項４〜６の発明によれば、半導体ウェハを切断してチップ化する際に用いられるラインを容易に上下方向（表面側から裏面側）にあわせて形成することができる。   According to the fourth to sixth aspects of the present invention, the lines used when cutting the semiconductor wafer into chips can be easily formed in the vertical direction (from the front side to the back side).

この請求項４、５、７または８に記載の発明によれば、支持基板と半導体ウェハとを剥離する際に、半導体ウェハをチップ状にすることができる。そのため、製造工程を簡略化することができる。   According to the invention described in claim 4, 5, 7, or 8, when the support substrate and the semiconductor wafer are peeled off, the semiconductor wafer can be formed into a chip shape. Therefore, the manufacturing process can be simplified.

また、請求項８に記載の発明によれば、半導体ウェハの側面やトレンチ内部に金属膜が形成されるのを防止することができる。   According to the invention described in claim 8, it is possible to prevent the metal film from being formed on the side surface of the semiconductor wafer or inside the trench.

本発明にかかる半導体素子の製造方法によれば、半導体素子の製造工程中に生じる素子の反り量や割れ率を低減することができる。そのため、半導体素子の割れなどによる不良率を低減し、薄型デバイスの生産性を向上させることができる。また、所望の耐圧を有するＩＧＢＴデバイスを製造でき、低オン電圧動作を実現することができる。上述したように、デバイス特性が良好な電力用半導体素子を製造することができるという効果を奏する。   According to the method for manufacturing a semiconductor element according to the present invention, it is possible to reduce the amount of warping and the cracking rate of the element that occur during the manufacturing process of the semiconductor element. Therefore, it is possible to reduce the defect rate due to cracking of the semiconductor element and improve the productivity of the thin device. In addition, an IGBT device having a desired breakdown voltage can be manufactured, and a low on-voltage operation can be realized. As described above, there is an effect that a power semiconductor element having excellent device characteristics can be manufactured.

以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。   Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings.

（実施の形態１）
まず、この発明の実施の形態１にかかる半導体素子の製造方法について説明する。図１−１〜図１−１２は、この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。まず、ｎ-ＦＺウェハ（以下、「半導体ウェハ１０１」とする）の表面側に、ＳｉＯ2などのゲート酸化膜とポリシリコンからなるゲート電極を堆積し、これらを加工する。そして、その表面にＢＰＳＧなどの層間絶縁膜を堆積し、これを加工することによって、絶縁ゲート構造を作成する。つづいて、ｐ+ベース層を形成し、その中にｎ+エミッタ層を形成する。 (Embodiment 1)
First, a method for manufacturing a semiconductor element according to the first embodiment of the present invention will be described. FIGS. 1-1 to 1-12 are cross-sectional views showing a configuration in the middle of manufacturing the semiconductor element according to the first embodiment of the present invention. First, on the surface side of an n − FZ wafer (hereinafter referred to as “semiconductor wafer 101”), a gate oxide film such as SiO 2 and a gate electrode made of polysilicon are deposited and processed. Then, an insulating interlayer such as BPSG is deposited on the surface and processed to form an insulated gate structure. Subsequently, a p + base layer is formed, and an n + emitter layer is formed therein.

そして、Ａｌ−Ｓｉ膜からなる表面電極１０２、すなわちエミッタ電極を形成し、４００〜５００℃程度で熱処理をおこなって、Ａｌ−Ｓｉ膜を安定した接合性を有する低抵抗配線とする。その上全面に、ポリイミド膜などの絶縁保護膜を積層し、半導体ウェハ１０１の表面に表面素子が形成される（図１−１）。上記の絶縁ゲート構造、ｐ+ベース層、ｎ+エミッタ層などは図示を省略している。つぎに、表面電極１０２が形成されている面の裏面側から、バックグラインドやエッチングなどの手段により、ウェハを所望の厚さ、たとえば７０μｍの厚さとする（図１−２）。 Then, a surface electrode 102 made of an Al—Si film, that is, an emitter electrode is formed, and heat treatment is performed at about 400 to 500 ° C. to make the Al—Si film a low-resistance wiring having stable bonding properties. An insulating protective film such as a polyimide film is laminated on the entire surface, and a surface element is formed on the surface of the semiconductor wafer 101 (FIG. 1-1). The above-described insulated gate structure, p + base layer, n + emitter layer, etc. are not shown. Next, the wafer is made to have a desired thickness, for example, 70 μm, from the back surface side of the surface on which the surface electrode 102 is formed by means such as back grinding or etching (FIG. 1-2).

つぎに、ｎ型バッファ層１０３およびｐ型コレクタ層（ｐ+層）１０４を形成するため、半導体ウェハ１０１の裏面から、たとえばｎ型不純物としてリン（Ｐ）と、ｐ型不純物としてボロン（Ｂ）をイオン注入する。ついで、電気炉により、たとえば３５０〜５００℃の熱処理（アニール）をおこない、ｎ型バッファ層１０３およびｐ型コレクタ層１０４を形成する（図１−３）。また、熱処理は、たとえばレーザアニールによりおこなってもよい。 Next, in order to form the n-type buffer layer 103 and the p-type collector layer (p + layer) 104, for example, phosphorus (P) as an n-type impurity and boron (B) as a p-type impurity from the back surface of the semiconductor wafer 101. Ion implantation. Next, heat treatment (annealing), for example, at 350 to 500 ° C. is performed in an electric furnace to form the n-type buffer layer 103 and the p-type collector layer 104 (FIGS. 1-3). The heat treatment may be performed by laser annealing, for example.

そして、半導体ウェハ１０１を反転させて、表面電極１０２が形成された面の裏面側、すなわちｐ型コレクタ層１０４が形成されている面を上にする（図１−４）。ついで、裏面側にエッチングマスク１０５を形成する（図１−５）。ここで、エッチングマスク１０５の形成には両面アライナーを用いて位置あわせがおこなわれる。エッチングマスク１０５の材料としては、たとえばシリコン酸化膜、シリコン窒化膜、耐アルカリ性のレジスト、耐アルカリ性の感光樹脂、ＳＯＧなどを用いることができる。   Then, the semiconductor wafer 101 is reversed so that the back surface side of the surface on which the front surface electrode 102 is formed, that is, the surface on which the p-type collector layer 104 is formed is faced up (FIGS. 1-4). Next, an etching mask 105 is formed on the back side (FIGS. 1-5). Here, alignment of the etching mask 105 is performed using a double-side aligner. As a material of the etching mask 105, for example, a silicon oxide film, a silicon nitride film, an alkali resistant resist, an alkali resistant photosensitive resin, SOG, or the like can be used.

そして、接着層（不図示）を介して半導体ウェハ１０１の表面側、すなわち表面電極１０２が形成された側の面に支持基板１０６として、たとえばガラス基板を貼り合わせる（図１−６）。ここで、接着層には接着シートを用いる。接着シートの他に、たとえばＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）硬化型レジンなどを用いることができるが、ここでは、半導体ウェハ１０１の剥離に好適な接着シートを用いた。   Then, for example, a glass substrate is bonded as a support substrate 106 to the surface side of the semiconductor wafer 101, that is, the surface on which the surface electrode 102 is formed, through an adhesive layer (not shown) (FIGS. 1-6). Here, an adhesive sheet is used for the adhesive layer. In addition to the adhesive sheet, for example, UV (ultraviolet) curable resin can be used. Here, an adhesive sheet suitable for peeling the semiconductor wafer 101 is used.

接着シートは、紫外線を照射することにより剥離するＵＶテープと加熱により発泡剥離する発泡テープの少なくとも２層から構成されていて、ＵＶテープ側を支持基板１０６側に、発泡テープ側を半導体ウェハ１０１側として張り合わせる。また、貼り合わせる方法としては、たとえばローラを用いて貼り合わせてもよく、上下方向に真空中で加圧することにより貼り合わせてもよい。なお、接着シートを剥離する工程については後述する。   The adhesive sheet is composed of at least two layers of a UV tape that is peeled off by irradiating ultraviolet rays and a foamed tape that is foamed and peeled off by heating. The UV tape side is on the support substrate 106 side, and the foamed tape side is on the semiconductor wafer 101 side. Stick together. In addition, as a method of bonding, for example, bonding may be performed using a roller, or bonding may be performed by pressing in a vertical direction in a vacuum. The process of peeling the adhesive sheet will be described later.

つぎに、エッチングマスク１０５を用いて、たとえばアルカリ溶液による湿式異方性エッチングにより、半導体ウェハ１０１の裏面側の表面層から、たとえばＶ字型トレンチ１０７を形成する（図１−７）。アルカリ溶液には、具体的には、たとえば水酸化カリウム、ヒドラジン、アンモニア、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、エチレンジアミンなどの溶液を用いることができる。   Next, using the etching mask 105, for example, a V-shaped trench 107 is formed from the surface layer on the back surface side of the semiconductor wafer 101, for example, by wet anisotropic etching with an alkaline solution (FIGS. 1-7). Specifically, for example, a solution of potassium hydroxide, hydrazine, ammonia, tetramethylammonium hydroxide (TMAH), ethylenediamine, or the like can be used as the alkaline solution.

トレンチ１０７は、当該トレンチ１０７の最深部が半導体ウェハ１０１の表面側近傍まで達するように形成する。このように、Ｖ字型のトレンチ１０７の最深部が半導体ウェハの表面近傍に達していることにより、表面側のダイシングラインとトレンチ１０７の最深部とを上下方向に容易に一致させることができる。   The trench 107 is formed so that the deepest part of the trench 107 reaches the vicinity of the surface side of the semiconductor wafer 101. As described above, since the deepest portion of the V-shaped trench 107 reaches the vicinity of the surface of the semiconductor wafer, the surface-side dicing line and the deepest portion of the trench 107 can be easily aligned in the vertical direction.

そして、Ｖ字型のトレンチ１０７を形成したら、エッチングマスク１０５を除去し、半導体ウェハ１０１の裏面側の面を表出する（図１−８）。そして、半導体ウェハ１０１の側面やトレンチ１０７に金属膜が形成されないように、トレンチ１０７の上方に、たとえば電極保護マスク１０９を形成する（図１−９）。   Then, after the V-shaped trench 107 is formed, the etching mask 105 is removed, and the rear surface of the semiconductor wafer 101 is exposed (FIG. 1-8). Then, for example, an electrode protection mask 109 is formed above the trench 107 so that the metal film is not formed on the side surface of the semiconductor wafer 101 or the trench 107 (FIG. 1-9).

つぎに、半導体ウェハ１０１の裏面側に、電極として金属膜１１０を形成する（図１−１０）。この金属膜１１０は、たとえばアルミニウム層、チタン層、ニッケル層、金層などを組み合わせた金属膜を用いて形成する。ここでは、低温スパッタ法により金属蒸着をおこなうのが適当である。また、金属膜１１０の形成には、低温スパッタ法以外にも、たとえば真空蒸着法、化学気相成長（ＣＶＤ）法、やメッキ法などの方法が挙げられる。   Next, a metal film 110 is formed as an electrode on the back side of the semiconductor wafer 101 (FIG. 1-10). The metal film 110 is formed using a metal film in which an aluminum layer, a titanium layer, a nickel layer, a gold layer, or the like is combined, for example. Here, it is appropriate to perform metal deposition by a low temperature sputtering method. In addition to the low-temperature sputtering method, the metal film 110 can be formed by a method such as a vacuum deposition method, a chemical vapor deposition (CVD) method, or a plating method.

金属膜１１０を形成したら、電極保護マスク１０９を除去する（図１−１１）。つぎに、支持基板１０６を半導体ウェハ１０１から剥離し、形成された素子をそれぞれチップ状にする（図１−１２）。ここで、支持基板１０６を剥離する方法は、上述した接着層に用いる材料によって異なる。たとえば、接着層に接着シートを用いた場合、接着シートを加熱することにより剥離することができる。接着シートを剥離する方法については後述する。   After the metal film 110 is formed, the electrode protection mask 109 is removed (FIG. 1-11). Next, the support substrate 106 is peeled from the semiconductor wafer 101, and the formed elements are each formed into chips (FIGS. 1-12). Here, the method of peeling the support substrate 106 differs depending on the material used for the above-described adhesive layer. For example, when an adhesive sheet is used for the adhesive layer, the adhesive sheet can be peeled off by heating. A method for peeling the adhesive sheet will be described later.

つぎに、上述した実施の形態１の半導体素子の製造方法によって製造された半導体素子の反りや割れ率について示す。まず、上述した図７を参照して、半導体ウェハ１０１の反り量と厚さとの関係について示す。図７において、実施の形態１の半導体素子の製造方法を適用して製造された素子の反りを符号７０２で示す。また、符号７０２によって示される各値は、支持基板１０６が接合されている状態での値である。なお、支持基板１０６の剥離後は、各素子はチップ状になっているため反りの影響はない。   Next, the warpage and the cracking rate of the semiconductor element manufactured by the semiconductor element manufacturing method of the first embodiment will be described. First, with reference to FIG. 7 described above, the relationship between the warpage amount and the thickness of the semiconductor wafer 101 will be described. In FIG. 7, a warp of an element manufactured by applying the semiconductor element manufacturing method of the first embodiment is denoted by reference numeral 702. Each value indicated by reference numeral 702 is a value in a state where the support substrate 106 is bonded. Note that after the support substrate 106 is peeled off, each element has a chip shape, so that there is no influence of warpage.

符号７０２に示すように、半導体ウェハの厚さを７０μｍまで薄くしても、半導体ウェハ１０１の反りの量は、裏面電極形成後に割れが生じる反りの量の限界値である５．５μｍ（直径６インチのウェハの場合）よりも遙かに小さくほぼゼロであることが確認できる。   As indicated by reference numeral 702, even if the thickness of the semiconductor wafer is reduced to 70 μm, the amount of warpage of the semiconductor wafer 101 is 5.5 μm (diameter 6), which is the limit value of the amount of warpage that causes cracking after the back electrode is formed. It can be confirmed that it is much smaller than in the case of an inch wafer) and is almost zero.

つぎに、上述した図８を参照して、半導体ウェハ１０１の割れ率と厚さとの関係について示す。図８において、実施の形態１の半導体素子の製造方法を適用して製造された素子の反りを符号８０２で示す。また、符号８０２によって示される各値は、支持基板１０６が接合されている状態での値である。なお、支持基板１０６の剥離後は、各素子はチップ状になっているため反りの影響はないため、割れ率にも影響しない。符号８０２に示すように、半導体ウェハの厚さを７０μｍまで薄くしても、半導体ウェハ１０１の割れ率は、ほぼゼロときわめて小さくなっていることが確認できる。   Next, the relationship between the cracking rate and the thickness of the semiconductor wafer 101 will be described with reference to FIG. 8 described above. In FIG. 8, reference numeral 802 denotes a warp of an element manufactured by applying the semiconductor element manufacturing method of the first embodiment. Each value indicated by reference numeral 802 is a value in a state where the support substrate 106 is bonded. Note that after the support substrate 106 is peeled off, each element is in a chip shape, so that there is no influence of warping, and thus the cracking rate is not affected. As indicated by reference numeral 802, it can be confirmed that even when the thickness of the semiconductor wafer is reduced to 70 μm, the cracking rate of the semiconductor wafer 101 is very small, almost zero.

上述した実施の形態１では、バックグラインドした後に不純物をイオン注入し、熱処理をおこなっているが、以下に示すようなプロセスとしてもよい。半導体ウェハ１０１の裏面をバックグラインドした後に、両面アライメントをおこなう。つぎに、支持基板１０６を貼り合わせて、トレンチ１０７を形成する。そして、エッチングマスク１０５を除去し、不純物をイオン注入し、熱処理をおこなう。つづいて、金属膜１１０を形成し、支持基板１０６を剥離する。最後にチップ化をする。   In Embodiment 1 described above, impurities are ion-implanted after the back-grinding and the heat treatment is performed. However, the following process may be used. Double-sided alignment is performed after the back surface of the semiconductor wafer 101 is back-ground. Next, the support substrate 106 is bonded to form the trench 107. Then, the etching mask 105 is removed, impurities are ion-implanted, and heat treatment is performed. Subsequently, the metal film 110 is formed, and the support substrate 106 is peeled off. Finally, make a chip.

上述した実施の形態１では、支持基板１０６を貼りあわせる前に両面アライメントをおこなう例について説明したが、支持基板を貼り合わせた後に両面アライメントをおこなってもよい。   In Embodiment 1 described above, the example in which the double-sided alignment is performed before the support substrate 106 is bonded is described. However, the double-sided alignment may be performed after the support substrate is bonded.

以上説明したように、実施の形態１によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。   As described above, according to the first embodiment, it is possible to reduce the amount of warpage and the cracking rate of the wafer that occurs after the back electrode of the semiconductor wafer is formed.

（実施の形態２）
つぎに、この発明の実施の形態２にかかる半導体素子の製造方法について説明する。図２−１〜図２−１０は、この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。まず、半導体ウェハ１０１の表面に表面電極１０２などの表面素子を形成する（図２−１）。つぎに、表面電極１０２が形成されている面の裏面側から、バックグラインドやエッチングなどの手段により、ウェハを所望の厚さ、たとえば、７０μｍの厚さとする（図２−２）。 (Embodiment 2)
Next, a method for manufacturing a semiconductor element according to the second embodiment of the present invention will be described. FIGS. 2-1 to 2-10 are cross-sectional views showing a configuration during the manufacture of the semiconductor element according to the second embodiment of the present invention. First, surface elements such as the surface electrode 102 are formed on the surface of the semiconductor wafer 101 (FIG. 2-1). Next, the wafer is made to have a desired thickness, for example, 70 μm, from the back surface side of the surface on which the surface electrode 102 is formed by means such as back grinding or etching (FIG. 2-2).

半導体ウェハ１０１の裏面から、たとえばｎ型不純物としてリン（Ｐ）と、ｐ型不純物としてボロン（Ｂ）をイオン注入する。ついで、電気炉により、たとえば３５０〜５００℃の熱処理（アニール）をおこない、ｎ型バッファ層１０３およびｐ型コレクタ層１０４を形成する（図２−３）。   From the back surface of the semiconductor wafer 101, for example, phosphorus (P) as an n-type impurity and boron (B) as a p-type impurity are ion-implanted. Next, heat treatment (annealing), for example, at 350 to 500 ° C. is performed in an electric furnace to form the n-type buffer layer 103 and the p-type collector layer 104 (FIG. 2-3).

そして、半導体ウェハ１０１の裏面側、すなわちｐ型コレクタ層１０４が形成された面に電極膜２０１を形成する（図２−４）。この電極膜２０１は、たとえばアルミニウム層、チタン層、ニッケル層、金層などを組み合わせた金属膜を用いて形成する。つぎに、半導体ウェハ１０１を反転させ、電極膜２０１が上になるようにする（図２−５）。そして、裏面側にエッチングマスク１０５を形成する（図２−６）。ここで、エッチングマスク１０５は両面アライナーを用いて、その位置あわせがおこなわれる。   Then, an electrode film 201 is formed on the back surface side of the semiconductor wafer 101, that is, the surface on which the p-type collector layer 104 is formed (FIGS. 2-4). The electrode film 201 is formed using a metal film in which an aluminum layer, a titanium layer, a nickel layer, a gold layer, or the like is combined, for example. Next, the semiconductor wafer 101 is inverted so that the electrode film 201 is on top (FIG. 2-5). Then, an etching mask 105 is formed on the back side (FIGS. 2-6). Here, the etching mask 105 is aligned using a double-sided aligner.

そして、接着層（不図示）を介して半導体ウェハ１０１の表面側に支持基板１０６を形成して、たとえばガラス基板を貼りあわせる（図２−７）。ここで、接着層には接着シートを用いる。接着シートの他に、たとえばＵＶ硬化型レジンを用いることができるが、ここでは半導体ウェハ１０１を剥離するのに好適な接着シートを用いた。接着シートのＵＶテープ側を支持基板１０６側に、発泡テープ側を半導体ウェハ１０１側として張り合わせる。また、貼り合わせる方法として、ローラを用いて貼り合わせてもよく、また、上下に真空中に加圧することにより貼り合わせてもよい。なお、接着シートを剥離する工程については後述する。   Then, a support substrate 106 is formed on the surface side of the semiconductor wafer 101 via an adhesive layer (not shown), and a glass substrate, for example, is bonded (FIGS. 2-7). Here, an adhesive sheet is used for the adhesive layer. In addition to the adhesive sheet, for example, a UV curable resin can be used. Here, an adhesive sheet suitable for peeling the semiconductor wafer 101 is used. The UV tape side of the adhesive sheet is bonded to the support substrate 106 side, and the foamed tape side is bonded to the semiconductor wafer 101 side. Moreover, as a bonding method, you may bond together using a roller, and you may bond together by pressing up and down in a vacuum. The process of peeling the adhesive sheet will be described later.

つぎに、エッチングマスク１０５を用いて、たとえばアルカリ溶液による湿式異方性エッチングにより、半導体ウェハ１０１の裏面側の表面層からＶ字型トレンチ１０７を形成する（図２−８）。アルカリ溶液には、具体的には、たとえば水酸化カリウム、ヒドラジン、アンモニア、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、エチレンジアミンなどの溶液を用いることができる。   Next, using the etching mask 105, the V-shaped trench 107 is formed from the surface layer on the back surface side of the semiconductor wafer 101, for example, by wet anisotropic etching with an alkaline solution (FIGS. 2-8). Specifically, for example, a solution of potassium hydroxide, hydrazine, ammonia, tetramethylammonium hydroxide (TMAH), ethylenediamine, or the like can be used as the alkaline solution.

トレンチ１０７は、当該トレンチ１０７の最深部が半導体ウェハ１０１の表面側近傍まで達するように形成する。このように、Ｖ字型のトレンチ１０７の最深部が半導体ウェハの表面近傍に達していることにより、表面側のダイシングラインとトレンチ１０７の最深部とが上下方向に一致すようになる。   The trench 107 is formed so that the deepest part of the trench 107 reaches the vicinity of the surface side of the semiconductor wafer 101. As described above, when the deepest portion of the V-shaped trench 107 reaches the vicinity of the surface of the semiconductor wafer, the dicing line on the surface side and the deepest portion of the trench 107 coincide with each other in the vertical direction.

そして、Ｖ字型のトレンチ１０７を形成したら、エッチングマスク１０５を除去し、電極膜２０１を表出する（図２−９）。そして、つぎに、支持基板１０６を半導体ウェハ１０１から剥離し、形成された素子をそれぞれチップ状にする（図２−１０）。   Then, after the V-shaped trench 107 is formed, the etching mask 105 is removed and the electrode film 201 is exposed (FIG. 2-9). Next, the support substrate 106 is peeled from the semiconductor wafer 101, and the formed elements are each formed into chips (FIG. 2-10).

以上説明したように、実施の形態２によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。   As described above, according to the second embodiment, it is possible to reduce the amount of warpage and the cracking rate of the wafer that occurs after the back electrode of the semiconductor wafer is formed.

（実施の形態３）
つぎに、上述した実施の形態１および２の製造途中において、支持基板１０６と半導体ウェハ１０２とを接合する際に接着シートを介して接合した場合の剥離方法について説明する。図３−１〜図３−３は、発泡剥離による半導体ウェハのチップ化について示す説明図である。また、図３−１は、接着シートを加熱する前の状態（初期状態）である。また、図３−２は、接着シートを加熱した状態である。また、図３−３は、接着シートから剥離された状態である。 (Embodiment 3)
Next, a peeling method in the case where the support substrate 106 and the semiconductor wafer 102 are joined through an adhesive sheet during the production of the first and second embodiments will be described. FIGS. 3-1 to 3-3 are explanatory views showing the formation of a semiconductor wafer into chips by foam peeling. FIG. 3A is a state before the adhesive sheet is heated (initial state). Moreover, FIG. 3-2 is the state which heated the adhesive sheet. Moreover, FIG. 3-3 is the state peeled from the adhesive sheet.

図３−１において、符号３０１は、半導体ウェハ１０１、ｎ型バッファ層１０３、ｐ型ｐ型コレクタ層１０４、金属膜１１０（あるいは電極膜２０１）からなる薄型ウェハである。また、符号３０２は、接着シートを構成するテープ機材であり、符号３０３は、発泡テープ型シートであり、符号３０４は、発泡剤であり、符号３０５は、ＵＶテープ型シートである。また、符号３０６は、薄型ウェハ３０１を貼り付けているダイシングテープである。このダイシングテープ３０１は、たとえば後述する発泡剥離温度が１３０℃の場合には、その温度以上の耐熱性（たとえば、１５０℃以上）のあるダイシングテープ３０１を用いる。   In FIG. 3A, reference numeral 301 denotes a thin wafer comprising the semiconductor wafer 101, the n-type buffer layer 103, the p-type p-type collector layer 104, and the metal film 110 (or electrode film 201). Reference numeral 302 denotes a tape material constituting the adhesive sheet, reference numeral 303 denotes a foam tape type sheet, reference numeral 304 denotes a foaming agent, and reference numeral 305 denotes a UV tape type sheet. Reference numeral 306 denotes a dicing tape to which the thin wafer 301 is attached. As the dicing tape 301, for example, when a foaming peeling temperature described later is 130 ° C., the dicing tape 301 having heat resistance higher than that temperature (for example, 150 ° C. or higher) is used.

この方法では、図３−２に示すように、およそ７０μｍ圧の薄型ウェハ３０１が、支持基板１０６の上になるようにしてホットプレート３１０の上に置く。ここでは、支持基板１０６には、ＵＶ光により剥離可能な石英ガラスを用いる。そして、ホットプレート３１０により支持基板１０６を吸引しながら加熱する。このようにすると、吸引力によって薄型ウェハ３０１には、支持基板１０６、ＵＶテープ型シート３０５、テープ機材３０２および発泡テープ型シート３０３を介してホットプレート３１０の熱が均一に伝わる。   In this method, as shown in FIG. 3B, a thin wafer 301 having a pressure of about 70 μm is placed on the hot plate 310 so as to be on the support substrate 106. Here, quartz glass that can be peeled off by UV light is used for the support substrate 106. Then, the support substrate 106 is heated while being sucked by the hot plate 310. In this way, the heat of the hot plate 310 is uniformly transmitted to the thin wafer 301 through the support substrate 106, the UV tape type sheet 305, the tape equipment 302 and the foamed tape type sheet 303 by the suction force.

そして、発泡剤３０４の発泡によって発泡テープ型シート３０３が矢印３１１に示す方向に膨張し、それによって生じる剥離力が薄型ウェハ３０１の全面に伝わる。また、薄型ウェハ３０１の裏面に成膜された金属電極の引っ張り応力による反り力も加わる。その結果、薄型ウェハ３０１は容易に剥がれる。   Then, the foamed tape type sheet 303 expands in the direction indicated by the arrow 311 due to the foaming of the foaming agent 304, and the peeling force generated thereby is transmitted to the entire surface of the thin wafer 301. Further, the warping force due to the tensile stress of the metal electrode formed on the back surface of the thin wafer 301 is also applied. As a result, the thin wafer 301 is easily peeled off.

また、図３−３に示すように、薄型ウェハ３０１は、発泡剤３０４の発泡力によりチップ化される。これは、薄型ウェハ３０１の表面側（半導体ウェハ１０１の裏面側）からトレンチ１０７の最深部が、薄型ウェハ３０１の裏面側（半導体ウェハ１０１の表面側）近傍まで達しているためである。また、符号３１２（図３−２）に示される、わずかに接合している部分も発泡力により、チップ化することができる。剥離された薄型ウェハ３０１は、それぞれがチップ化された状態でダイシングテープ３０６に貼り付いている。   Further, as shown in FIG. 3C, the thin wafer 301 is chipped by the foaming force of the foaming agent 304. This is because the deepest part of the trench 107 reaches the vicinity of the back surface side of the thin wafer 301 (the front surface side of the semiconductor wafer 101) from the front surface side of the thin wafer 301 (the back surface side of the semiconductor wafer 101). Further, the slightly joined portion indicated by reference numeral 312 (FIG. 3-2) can be formed into a chip by the foaming force. The peeled thin wafer 301 is attached to the dicing tape 306 in a state where each wafer is divided into chips.

ここで、上記のとおり、薄型ウェハを剥離した後、支持基板１０６（ガラス基板）に紫外線を照射することにより、ＵＶテープを剥離する。上述した方法によれば、支持基板１０６の再利用が容易である。   Here, as described above, after peeling the thin wafer, the UV tape is peeled by irradiating the support substrate 106 (glass substrate) with ultraviolet rays. According to the method described above, the support substrate 106 can be easily reused.

以上説明したように、実施の形態３によれば、支持基板と半導体ウェハとを剥離する際に、半導体ウェハをチップ状にすることができる。そのため、製造工程を簡略化することができる。   As described above, according to the third embodiment, the semiconductor wafer can be formed into chips when the support substrate and the semiconductor wafer are peeled off. Therefore, the manufacturing process can be simplified.

なお、上述した実施の形態１および２では、ＦＳ型のＩＧＢＴを例として説明したが、ＮＴＰ型のＩＧＢＴでもよく、また、薄ウェハ化が必要なその他の素子においても、上述した製造方法を適用することができる。   In the first and second embodiments described above, the FS type IGBT has been described as an example. However, the NTP type IGBT may be used, and the above-described manufacturing method may be applied to other elements that require a thin wafer. can do.

以上説明したように、半導体素子の製造方法によれば、半導体素子の製造工程中に生じる素子の反り量や割れ率を低減することができる。そのため、半導体素子の割れなどによる不良率を低減し、薄型デバイスの生産性を向上させることができる。また、所望の耐圧を有するＩＧＢＴデバイスを製造でき、ＩＧＢＴデバイスの低オン電圧動作を実現することができる。上述したように、デバイス特性が良好な電力用半導体素子を製造することができる。   As described above, according to the method for manufacturing a semiconductor element, it is possible to reduce the amount of warping and cracking of the element that occur during the manufacturing process of the semiconductor element. Therefore, it is possible to reduce the defect rate due to cracking of the semiconductor element and improve the productivity of the thin device. In addition, an IGBT device having a desired breakdown voltage can be manufactured, and a low on-voltage operation of the IGBT device can be realized. As described above, a power semiconductor element having good device characteristics can be manufactured.

以上のように、本発明にかかる半導体素子の製造方法は、電力用半導体素子などの製造に有用である。   As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a power semiconductor device and the like.

この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 1 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor element concerning Embodiment 2 of this invention. 発泡剥離による半導体ウェハのチップ化について示す説明図である。It is explanatory drawing shown about the chip-izing of the semiconductor wafer by foam peeling. 発泡剥離による半導体ウェハのチップ化について示す説明図である。It is explanatory drawing shown about the chip-izing of the semiconductor wafer by foam peeling. 発泡剥離による半導体ウェハのチップ化について示す説明図である。It is explanatory drawing shown about the chip-izing of the semiconductor wafer by foam peeling. 低ドーズ量の浅いｐ+コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。It is sectional drawing which shows the structure for 1/2 cell of NPT type IGBT which has a shallow p + collector layer of a low dose. ＦＳ型のＩＧＢＴの１／２セル分の構成を示す断面図である。It is sectional drawing which shows the structure for 1/2 cell of FS type IGBT. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。It is explanatory drawing which shows the manufacturing process of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。It is explanatory drawing which shows the manufacturing process of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。It is explanatory drawing which shows the manufacturing process of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。It is explanatory drawing which shows the manufacturing process of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。It is explanatory drawing which shows the manufacturing process of FS type IGBT using the conventional FZ wafer. 裏面電極を形成した後のウェハの反り量とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。It is a graph which shows the result of having investigated the relationship between the curvature amount of the wafer after forming a back surface electrode, and the thickness of the wafer after back grinding. 裏面電極を形成した後のウェハの割れ率とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。It is a graph which shows the result of having investigated the relationship between the crack rate of the wafer after forming a back surface electrode, and the thickness of the wafer after back grinding.

符号の説明Explanation of symbols

１０１ 半導体ウェハ
１０２ 表面電極
１０３ ｎ型バッファ層
１０４ ｐ型コレクタ層
１０５ エッチングマスク
１０６ 支持基板
１０７ トレンチ
１０９ 保護電極
１１０ 金属膜

DESCRIPTION OF SYMBOLS 101 Semiconductor wafer 102 Surface electrode 103 N-type buffer layer 104 P-type collector layer 105 Etching mask 106 Support substrate 107 Trench 109 Protective electrode 110 Metal film

Claims (9)

半導体ウェハの表面に表面素子を形成する表面素子形成工程と、
表面素子形成工程後、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、
前記注入工程後、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、
前記反転工程後、前記裏面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、
前記マスク形成工程後、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、
前記接合工程後、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程後、前記エッチングマスクを除去することにより表出された面に、金属膜を形成する金属膜形成工程と、
前記金属膜形成工程後、前記支持基板から前記半導体ウェハを剥離する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。 A surface element forming step of forming a surface element on the surface of the semiconductor wafer;
After the surface element forming step, an implantation step of grinding the back surface of the surface of the semiconductor wafer on which the surface element is formed and injecting impurities into the ground surface;
After the implantation step, the semiconductor wafer is inverted, and an inversion step in which the surface into which the impurities are implanted is turned up,
After the inversion step, a mask formation step of forming an etching mask having a trench pattern on the back surface;
After the mask formation step, a bonding step of bonding a support substrate via an adhesive layer that can be peeled off to the surface of the semiconductor wafer on which the surface element is formed;
After the bonding step , using the etching mask, a trench forming step of forming a trench in the front surface layer of the semiconductor wafer;
A metal film forming step of forming a metal film on a surface exposed by removing the etching mask after the trench forming step ;
After the metal film forming step, a peeling step for peeling the semiconductor wafer from the support substrate;
The manufacturing method of the semiconductor element characterized by the above-mentioned. 半導体ウェハの表面に前記表面素子を形成する表面素子形成工程と、
前記表面素子形成工程後、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、
前記注入工程後、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、
前記反転工程後、前記裏面に金属膜を形成する金属膜形成工程と、
前記金属膜形成工程後、前記金属膜の表面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、
前記マスク形成工程後、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、
前記接合工程後、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程後、前記エッチングマスクを除去し、前記支持基板から前記半導体ウェハを剥離する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。 A surface element forming step of forming the surface element on the surface of the semiconductor wafer;
After the surface element forming step, an implantation step of grinding the back surface of the surface of the semiconductor wafer on which the surface element is formed and injecting impurities into the ground surface;
After the implantation step, the semiconductor wafer is inverted, and an inversion step in which the surface into which the impurities are implanted is turned up,
After the reversing step, a metal film forming step of forming a metal film on the back surface;
After the metal film forming step, a mask forming step of forming an etching mask having a trench pattern on the surface of the metal film;
After the mask formation step, a bonding step of bonding a support substrate via an adhesive layer that can be peeled off to the surface of the semiconductor wafer on which the surface element is formed;
After the bonding step , using the etching mask, a trench forming step of forming a trench in the front surface layer of the semiconductor wafer;
After the trench formation step, the etching mask is removed, and a peeling step for peeling the semiconductor wafer from the support substrate;
The manufacturing method of the semiconductor element characterized by the above-mentioned. 前記マスク形成工程は、両面アライナーを用いて前記エッチングマスクを形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the mask forming step forms the etching mask using a double-sided aligner. 前記トレンチ形成工程は、前記半導体ウェハを貫通し最深部が前記半導体ウェハの表面まで達しているトレンチを形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。 The said trench formation process forms the trench which penetrated the said semiconductor wafer and the deepest part has reached the surface of the said semiconductor wafer, The manufacturing of the semiconductor element as described in any one of Claims 1-3 characterized by the above-mentioned. Method. 前記トレンチ形成工程は、略Ｖ字型のトレンチを形成することを特徴とする請求項４に記載の半導体素子の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the trench forming step forms a substantially V-shaped trench. 前記剥離工程によって剥離された前記半導体ウェハを前記トレンチ部分において切断する切断工程を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体素子の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, further comprising a cutting step of cutting the semiconductor wafer peeled by the peeling step at the trench portion. 前記接着層は、加熱によって発泡する剥離可能な接着シートであり、
前記剥離工程は、前記支持基板の、前記半導体ウェハに接合されていない面を吸着しながら、前記接着シートを加熱することにより、前記支持基板から前記半導体ウェハを剥離することを特徴とする請求項１〜５のいずれか一つに記載の半導体素子の製造方法。 The adhesive layer is a peelable adhesive sheet that foams by heating,
The said peeling process peels the said semiconductor wafer from the said support substrate by heating the said adhesive sheet, adsorb | sucking the surface which is not joined to the said semiconductor wafer of the said support substrate. The manufacturing method of the semiconductor element as described in any one of 1-5. 前記接着シートの発泡に伴う膨張によって、前記半導体ウェハを前記トレンチ部分において分離する分離工程を含むことを特徴とする請求項７に記載の半導体素子の製造方法。   8. The method of manufacturing a semiconductor element according to claim 7, further comprising a separation step of separating the semiconductor wafer at the trench portion by expansion due to foaming of the adhesive sheet. 前記トレンチ形成工程後、前記トレンチの上方に保護マスクを設置する設置工程を含み、
前記金属膜形成工程では、前記設置工程の後に、前記保護マスクを用いて金属膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。 After the trench formation step, including an installation step of installing a protective mask above the trench,
2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the metal film forming step , a metal film is formed using the protective mask after the installation step .
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