JP4970759B2 - Internal power supply voltage generator with reduced current consumption - Google Patents

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Description

本発明は集積回路に係り、さらに具体的には内部電源電圧を発生する集積回路に関する。   The present invention relates to an integrated circuit, and more particularly to an integrated circuit that generates an internal power supply voltage.

集積度の増加とチップサイズの減少によってチップの電源電圧レベルも低くなっている趨勢である。システム内のすべてのチップを同時に低電圧化させることは非常に難しくて、システムの低電圧化はチップの低電圧化より遅い。これは互いに異なる外部電源電圧（例えば、１．８Ｖ 〜 ５．０Ｖ）を提供するシステムが市場に共存することを意味する。   As the degree of integration increases and the chip size decreases, the power supply voltage level of the chip is also decreasing. It is very difficult to lower the voltage of all the chips in the system at the same time, and the lowering of the system is slower than the lowering of the chip. This means that systems that provide different external power supply voltages (for example, 1.8V to 5.0V) coexist in the market.

したがって、半導体チップは内部に相異なっている外部電源電圧に関係なしに、一定の内部電源電圧を発生する内部電源電圧発生器が必要である。このようなチップはシステムの再設計なしに他の外部電源電圧を使用する多様なシステムに使用することができるであろう。さらに、多くの応用製品で少ない電流消耗と低い熱放出が求められる。   Therefore, the semiconductor chip needs an internal power supply voltage generator that generates a constant internal power supply voltage regardless of the external power supply voltages that are different from each other inside. Such a chip could be used in a variety of systems using other external power supply voltages without system redesign. In addition, many applied products require low current consumption and low heat release.

本発明の課題は電流消耗を減らした内部電圧発生器を提供することにある。   An object of the present invention is to provide an internal voltage generator with reduced current consumption.

本発明による内部電圧発生器は外部電圧が入力されて第１基準電圧を発生する第１基準電圧発生器と、内部電圧が入力されて第２基準電圧を発生する第２基準電圧発生器と、前記第１基準電圧と前記第２基準電圧のうちの一つが入力されるために前記第１基準電圧発生器と前記第２基準電圧発生器のうちの少なくとも一つと信号伝達をし、前記内部電圧を発生する電圧レギュレータとを含む。   An internal voltage generator according to the present invention includes a first reference voltage generator that generates a first reference voltage when an external voltage is input thereto, a second reference voltage generator that generates a second reference voltage when an internal voltage is input; Since one of the first reference voltage and the second reference voltage is input, the internal voltage is transmitted to at least one of the first reference voltage generator and the second reference voltage generator. And a voltage regulator that generates

この実施形態において、前記第２基準電圧発生器と信号伝達をする制御器をさらに含む。   In this embodiment, a controller for communicating with the second reference voltage generator is further included.

この実施形態において、前記第１基準電圧発生器と前記第２基準電圧発生器のうちの少なくとも一つと信号伝達をするスイッチをさらに含む。   In this embodiment, the device further includes a switch that communicates with at least one of the first reference voltage generator and the second reference voltage generator.

この実施形態において、前記電圧レギュレータは前記スイッチと信号伝達をする。   In this embodiment, the voltage regulator is in signal communication with the switch.

この実施形態において、前記スイッチと信号伝達をする制御器をさらに含む。   In this embodiment, a controller for communicating with the switch is further included.

この実施形態において、前記第２基準電圧発生器は前記第１基準電圧発生器より大きい出力電流を有する出力ドライバを含む。   In this embodiment, the second reference voltage generator includes an output driver having a larger output current than the first reference voltage generator.

この実施形態において、前記第２基準電圧発生器は少ない電流消耗と少ないゲート数と低い構成複雑度のうちのいずれか一つを含む回路構成を有することを特徴とする。   In this embodiment, the second reference voltage generator has a circuit configuration including any one of a small current consumption, a small number of gates, and a low configuration complexity.

この実施形態において、前記スイッチは前記第１及び第２基準電圧発生器と信号伝達をし、前記電圧レギュレータは前記スイッチと信号伝達をする。   In this embodiment, the switch communicates with the first and second reference voltage generators, and the voltage regulator communicates with the switch.

この実施形態において、前記第１基準電圧発生器は少ないゲート数を有することを特徴とする。   In this embodiment, the first reference voltage generator has a small number of gates.

この実施形態において、前記スイッチは前記第２基準電圧発生器と信号伝達をし、前記電圧レギュレータは前記スイッチと前記第１基準電圧発生器と信号伝達をする。   In this embodiment, the switch communicates with the second reference voltage generator, and the voltage regulator communicates with the switch and the first reference voltage generator.

この実施形態において、前記スイッチは少ないゲート数を有することを特徴とする。   In this embodiment, the switch has a small number of gates.

この実施形態において、前記外部電圧は前記内部電圧発生器と前記内部電圧発生器を含むチップのうちの少なくとも一つの外部に提供されることを特徴とする。   In this embodiment, the external voltage is provided outside at least one of the internal voltage generator and a chip including the internal voltage generator.

この実施形態において、前記制御器は内部電圧検出器と、前記内部電圧検出器と信号伝達をするレベルシフトとを含む。   In this embodiment, the controller includes an internal voltage detector and a level shift that communicates signals with the internal voltage detector.

この実施形態において、前記制御器は前記検出された内部電圧が臨界値より小さければ前記第１基準電圧発生器を、前記検出された内部電圧が臨界値より大きければ第２基準電圧発生器を活性化する。   In this embodiment, the controller activates the first reference voltage generator if the detected internal voltage is less than a critical value, and activates the second reference voltage generator if the detected internal voltage is greater than the critical value. Turn into.

この実施形態において、前記制御器は前記検出された内部電圧が臨界値より小さければ前記第１基準電圧発生器を、前記検出された内部電圧が臨界値より大きければ前記第２基準電圧発生器を選択するように前記スイッチを制御する。   In this embodiment, the controller controls the first reference voltage generator if the detected internal voltage is less than a critical value, and the second reference voltage generator if the detected internal voltage is greater than the critical value. Control the switch to select.

この実施形態において、前記制御器はタイマをさらに含む。   In this embodiment, the controller further includes a timer.

この実施形態において、前記制御器は前記タイマと信号伝達をするレベルシフトをさらに含む。   In this embodiment, the controller further includes a level shift in signal communication with the timer.

この実施形態において、前記制御器は前記タイマが臨界値より小さければ前記第１基準電圧発生器を、前記タイマが臨界値より大きければ前記第２基準電圧発生器を活性化する。   In this embodiment, the controller activates the first reference voltage generator if the timer is less than a critical value, and activates the second reference voltage generator if the timer is greater than a critical value.

この実施形態において、前記制御器は前記タイマが臨界値より小さければ前記第１基準電圧発生器を、前記タイマが臨界値より大きければ前記第２基準電圧発生器を選択するように前記スイッチを制御する。   In this embodiment, the controller controls the switch to select the first reference voltage generator if the timer is less than a critical value and to select the second reference voltage generator if the timer is greater than a critical value. To do.

本発明による内部電圧発生方法は外部電圧が入力される段階と、前記入力された外部電圧に応答して第１基準電圧を発生する段階と、前記第１基準電圧に相応した内部電圧を調節する段階と、前記内部電圧に応答して第２基準電圧を発生する段階と、前記第２基準電圧に相応した前記内部電圧を調節する段階とを含む。   An internal voltage generating method according to the present invention includes a step of inputting an external voltage, a step of generating a first reference voltage in response to the input external voltage, and adjusting an internal voltage corresponding to the first reference voltage. Generating a second reference voltage in response to the internal voltage; and adjusting the internal voltage corresponding to the second reference voltage.

この実施形態において、前記内部電圧が臨界値を超過するか否かを検出する段階と、前記内部電圧が前記臨界値を超過すれば、前記第１基準電圧に相応した前記内部電圧調節段階から、前記第２基準電圧に相応した前記内部電圧調節段階にスイッチングする段階とをさらに含む。   In this embodiment, detecting whether the internal voltage exceeds a critical value, and if the internal voltage exceeds the critical value, the internal voltage adjusting step corresponding to the first reference voltage, And switching to the internal voltage adjusting step corresponding to the second reference voltage.

この実施形態において、前記内部電圧が前記臨界値を超過するか否かを検出する段階と、前記内部電圧が前記臨界値を超過しなければ、前記第２基準電圧に相応した前記内部電圧調節段階から、前記第１基準電圧に相応した前記内部電圧調節段階にスイッチングする段階とをさらに含む。   In this embodiment, detecting whether the internal voltage exceeds the critical value, and adjusting the internal voltage corresponding to the second reference voltage if the internal voltage does not exceed the critical value. To switching to the internal voltage adjusting step corresponding to the first reference voltage.

この実施形態において、タイマが前記臨界値を超過するか否かを検出する段階と、もし前記タイマが前記臨界値を超過すれば、前記第１基準電圧に相応した前記内部電圧調節段階から、前記第２基準電圧に相応した前記内部電圧調節段階にスイッチングする段階とをさらに含む。   In this embodiment, detecting whether a timer exceeds the critical value, and if the timer exceeds the critical value, from the internal voltage adjusting step corresponding to the first reference voltage, And switching to the internal voltage regulation step corresponding to the second reference voltage.

本発明による内部電圧発生器は外部電圧に応答して第１基準電圧を生成する第１基準電圧発生装置と、内部電圧に応答して第２基準電圧を生成する第２基準電圧発生装置と、前記第１及び第２基準電圧のうちの少なくとも一つに相応して前記内部電圧を調節する電圧調整装置とを含む。   An internal voltage generator according to the present invention includes a first reference voltage generator that generates a first reference voltage in response to an external voltage, a second reference voltage generator that generates a second reference voltage in response to the internal voltage, And a voltage regulator for adjusting the internal voltage according to at least one of the first and second reference voltages.

この実施形態において、前記内部電圧が臨界値を超過するか否かを検出する検出装置と、前記内部電圧が前記臨界値を超過すれば、前記第１基準電圧に相応した前記内部電圧調節段階から、前記第２基準電圧に相応した前記内部電圧調節段階にスイッチングするスイッチング装置とをさらに含む。   In this embodiment, a detection device for detecting whether the internal voltage exceeds a critical value, and if the internal voltage exceeds the critical value, the internal voltage adjustment step corresponding to the first reference voltage. And a switching device for switching to the internal voltage regulation step corresponding to the second reference voltage.

この実施形態において、前記スイッチング装置は前記内部電圧が前記臨界値を超過しなければ、前記第２基準電圧に相応した前記内部電圧調節段階から、前記第１基準電圧に相応した前記内部電圧調節段階にスイッチングする。   In this embodiment, if the internal voltage does not exceed the critical value, the switching device may change the internal voltage adjustment step corresponding to the first reference voltage from the internal voltage adjustment step corresponding to the second reference voltage. Switching to

本発明によると、内部電源電圧が検出電圧より高い区間で内部電源電圧を利用して基準電圧を生成することで、基準電圧発生部の回路複雑性を低くし、電流消耗を減らすことができるようになる。   According to the present invention, by generating the reference voltage using the internal power supply voltage in a section where the internal power supply voltage is higher than the detection voltage, the circuit complexity of the reference voltage generation unit can be reduced and current consumption can be reduced. become.

図１は従来の内部電源電圧発生器（ＩＶＣ）１００を示す回路図である。内部電源電圧発生器１００は基準電圧発生器１２０と電圧レギュレータ１４０とを含む。   FIG. 1 is a circuit diagram showing a conventional internal power supply voltage generator (IVC) 100. The internal power supply voltage generator 100 includes a reference voltage generator 120 and a voltage regulator 140.

基準電圧発生器１２０はバンドギャップ形態の基準電圧発生器である。基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴと連結されたソース端と、外部電源電圧によって動作される比較器１２７の出力端と連結されたゲート端と、抵抗１２４と連結されたドレイン端を有するＰＭＯＳトランジスタ１２１を含む。抵抗１２４の他端は比較器１２７の反転入力端子と、第２端がグラウンドされたＢＪＴトランジスタ１２６の第１端と連結される。基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴと連結されたソース端と、比較器１２７の出力端と連結されたゲート端、および抵抗１２３と連結されたドレイン端を有するＰＭＯＳトランジスタ１２２をさらに含む。抵抗１２３の他端は比較器１２７の非反転入力端子と抵抗１２８と連結される。抵抗１２８の他端は第２端がグラウンドされたＢＪＴトランジスタ１２５の第１端と連結される。基準電圧発生器１２０はＰＭＯＳトランジスタ１２２のドレイン端から基準電圧ＶＲＥＦを出力する。したがって、基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴを利用して基準電圧ＶＲＥＦを発生する。   The reference voltage generator 120 is a band gap type reference voltage generator. The reference voltage generator 120 is a PMOS having a source terminal connected to the external power supply voltage VDD_EXT, a gate terminal connected to the output terminal of the comparator 127 operated by the external power supply voltage, and a drain terminal connected to the resistor 124. A transistor 121 is included. The other end of the resistor 124 is connected to the inverting input terminal of the comparator 127 and the first end of the BJT transistor 126 whose second end is grounded. Reference voltage generator 120 further includes a PMOS transistor 122 having a source terminal connected to external power supply voltage VDD_EXT, a gate terminal connected to the output terminal of comparator 127, and a drain terminal connected to resistor 123. The other end of the resistor 123 is connected to the non-inverting input terminal of the comparator 127 and the resistor 128. The other end of the resistor 128 is connected to the first end of the BJT transistor 125 whose second end is grounded. The reference voltage generator 120 outputs a reference voltage VREF from the drain terminal of the PMOS transistor 122. Therefore, the reference voltage generator 120 generates the reference voltage VREF using the external power supply voltage VDD_EXT.

電圧レギュレータ１４０は外部電源電圧ＶＤＤ＿ＥＸＴによって動作し、基準電圧ＶＲＥＦと連結された反転入力端子を有する比較器１４１を含む。比較器１４１の出力端はＰＭＯＳトランジスタ１４４のゲート端と連結される。ＰＭＯＳトランジスタ１４４のソース端は外部電源電圧ＶＤＤ＿ＥＸＴと連結される。ＰＭＯＳトランジスタ１４４のドレイン端は抵抗１４２とキャパシタ１４５と連結される。キャパシタ１４５の他端はグラウンドと連結される。抵抗１４２の他端は比較器１４１の非反転入力端子に入力される分配電圧Ｖｄｖｄと抵抗１４３と連結される。抵抗１４３の他端はグラウンドと連結される。電圧レギュレータ１４０はＰＭＯＳトランジスタ１４４のドレイン端から内部電源電圧ＶＤＤ＿ＩＮＴを出力する。したがって、電圧レギュレータ１４０は基準電圧ＶＲＥＦに基づいて外部電源電圧ＶＤＤ＿ＥＸＴを内部電源電圧ＶＤＤ＿ＩＮＴに変換する。   The voltage regulator 140 is operated by the external power supply voltage VDD_EXT and includes a comparator 141 having an inverting input terminal connected to the reference voltage VREF. The output terminal of the comparator 141 is connected to the gate terminal of the PMOS transistor 144. The source end of the PMOS transistor 144 is connected to the external power supply voltage VDD_EXT. The drain end of the PMOS transistor 144 is connected to the resistor 142 and the capacitor 145. The other end of the capacitor 145 is connected to the ground. The other end of the resistor 142 is connected to the distributed voltage Vdvd input to the non-inverting input terminal of the comparator 141 and the resistor 143. The other end of the resistor 143 is connected to the ground. The voltage regulator 140 outputs the internal power supply voltage VDD_INT from the drain terminal of the PMOS transistor 144. Therefore, the voltage regulator 140 converts the external power supply voltage VDD_EXT into the internal power supply voltage VDD_INT based on the reference voltage VREF.

例えば、外部電源電圧ＶＤＤ＿ＥＸＴが５Ｖであり、内部電源電圧ＶＤＤ＿ＩＮＴが １．５Ｖであり、基準電圧ＶＲＥＦが １．２Ｖであるとき、内部電源電圧発生器１００の動作方法は以下のとおりである。   For example, when the external power supply voltage VDD_EXT is 5V, the internal power supply voltage VDD_INT is 1.5V, and the reference voltage VREF is 1.2V, the operation method of the internal power supply voltage generator 100 is as follows.

発生段階で基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴを使用して基準電圧ＶＲＥＦを発生する。   In the generation stage, the reference voltage generator 120 generates the reference voltage VREF using the external power supply voltage VDD_EXT.

比較段階で抵抗１４２、１４３によって分配された分配電圧Ｖｄｖｄと基準電圧ＶＲＥＦが電圧レギュレータ１４０のうち比較器１４１の非反転入力端子と反転入力端子に各々入力される。   In the comparison stage, the distribution voltage Vdvd and the reference voltage VREF distributed by the resistors 142 and 143 are input to the non-inverting input terminal and the inverting input terminal of the comparator 141 in the voltage regulator 140, respectively.

調節段階で比較器１４１は入力された電圧Ｖｄｖｄ、ＶＲＥＦに応答してＰＭＯＳトランジスタ１４４のゲート電圧を制御する。分配電圧Ｖｄｖｄが基準電圧ＶＲＥＦより低ければ、外部電源電圧ＶＤＤ＿ＥＸＴから内部電源電圧ＶＤＤ＿ＩＮＴへ電流が供給されるようにＰＭＯＳトランジスタ１４４のゲート電圧は低くなり、内部電源電圧ＶＤＤ＿ＩＮＴはあらかじめ設定された電圧（例えば、１．５Ｖ）に増加する。これと反対に、分配電圧Ｖｄｖｄが基準電圧ＶＲＥＦ より高ければ、外部電源電圧ＶＤＤ＿ＥＸＴから内部電源電圧ＶＤＤ＿ＩＮＴへ電流が遮断されるようにＰＭＯＳトランジスタ１４４のゲート電圧は高くなり、内部電源電圧ＶＤＤ＿ＩＮＴはあらかじめ設定された電圧を維持する。システム内の集積回路の電流消耗に従って内部電源電圧ＶＤＤ＿ＩＮＴが低くなれば、ＰＭＯＳトランジスタ１４４のゲート電圧が低くなる。   In the adjustment stage, the comparator 141 controls the gate voltage of the PMOS transistor 144 in response to the input voltages Vdvd and VREF. If the distribution voltage Vdvd is lower than the reference voltage VREF, the gate voltage of the PMOS transistor 144 is lowered so that current is supplied from the external power supply voltage VDD_EXT to the internal power supply voltage VDD_INT, and the internal power supply voltage VDD_INT is set to a preset voltage (for example, , 1.5V). On the contrary, if the distribution voltage Vdvd is higher than the reference voltage VREF, the gate voltage of the PMOS transistor 144 is increased so that the current is cut off from the external power supply voltage VDD_EXT to the internal power supply voltage VDD_INT, and the internal power supply voltage VDD_INT is set in advance. Maintained voltage. If the internal power supply voltage VDD_INT is lowered according to the current consumption of the integrated circuit in the system, the gate voltage of the PMOS transistor 144 is lowered.

比較段階と調節段階は繰り返される。したがって、内部電源電圧ＶＤＤ＿ＩＮＴはあらかじめ設定された電圧レベルに一定に維持されることができる。   The comparison and adjustment steps are repeated. Therefore, internal power supply voltage VDD_INT can be kept constant at a preset voltage level.

基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴを利用して基準電圧ＶＲＥＦを生成し、電圧レギュレータ１４０は外部電源電圧ＶＤＤ＿ＥＸＴを受け入れて基準電圧ＶＲＥＦに基づいて内部電源電圧ＶＤＤ＿ＩＮＴを生成する。基準電圧発生器１２０と電圧レギュレータ１４０は外部電源電圧ＶＤＤ＿ＥＸＴを動作電圧として使用する。内部電源電圧発生器１００を含む多様なシステムは多様な外部電圧（例えば、５Ｖ、３．３Ｖ、１．８Ｖなど）を使用する。   The reference voltage generator 120 generates the reference voltage VREF using the external power supply voltage VDD_EXT, and the voltage regulator 140 receives the external power supply voltage VDD_EXT and generates the internal power supply voltage VDD_INT based on the reference voltage VREF. The reference voltage generator 120 and the voltage regulator 140 use the external power supply voltage VDD_EXT as an operating voltage. Various systems including the internal power supply voltage generator 100 use various external voltages (eg, 5V, 3.3V, 1.8V, etc.).

内部電源電圧発生器１００は外部電源電圧ＶＤＤ＿ＥＸＴに関係なしに一定の内部電源電圧ＶＤＤ＿ＩＮＴを発生しなければならない。内部電源電圧ＶＤＤ＿ＩＮＴを一定に維持するためには基準電圧ＶＲＥＦが外部電源電圧ＶＤＤ＿ＥＸＴの変化にかかわらず一定に維持されなければならない。すなわち、基準電圧発生器１２０は広範囲の外部電源電圧ＶＤＤ＿ＥＸＴに対して支援が行われなければならない。   The internal power supply voltage generator 100 must generate a constant internal power supply voltage VDD_INT regardless of the external power supply voltage VDD_EXT. In order to keep the internal power supply voltage VDD_INT constant, the reference voltage VREF must be kept constant regardless of changes in the external power supply voltage VDD_EXT. That is, the reference voltage generator 120 must support a wide range of external power supply voltage VDD_EXT.

図２は図１に示した比較器１２７を示す詳細回路図である。比較器１２７は１０個の ＮＭＯＳトランジスタと１４個のＰＭＯＳトランジスタで構成され、トランジスタの数に比例して多量の電流を消耗する。内部電源電圧発生器１００で一定の内部電源電圧ＶＤＤ＿ＩＮＴを獲得して維持させるために複雑な構成を有する比較器１２７を使用する。したがって、基準電圧発生器１２０は複雑な構成を有する比較器１２７を含んで非常に複雑であり、多量の電流を消耗する。   FIG. 2 is a detailed circuit diagram showing the comparator 127 shown in FIG. The comparator 127 is composed of 10 NMOS transistors and 14 PMOS transistors, and consumes a large amount of current in proportion to the number of transistors. In order to acquire and maintain a constant internal power supply voltage VDD_INT in the internal power supply voltage generator 100, a comparator 127 having a complicated configuration is used. Therefore, the reference voltage generator 120 is very complicated including the comparator 127 having a complicated configuration, and consumes a large amount of current.

図３は本発明の一実施形態による内部電源電圧発生器１０００を概略的に示すブロック図である。内部電源電圧発生器１０００は外部と内部電源電圧とが入力される制御器１６００と、制御器１６００と連結された基準電圧発生部１２００と、基準電圧発生部１２００と連結された電圧レギュレータ１４００とを含む。制御器１６００は制御信号ＳＣ、ＳＣＢを基準電圧発生部１２００に提供する。電圧レギュレータ１４００は図１の電圧レギュレータ１４０と同一であるので、それに対する説明は略する。   FIG. 3 is a block diagram schematically illustrating an internal power supply voltage generator 1000 according to an embodiment of the present invention. The internal power supply voltage generator 1000 includes a controller 1600 that receives external and internal power supply voltages, a reference voltage generator 1200 that is connected to the controller 1600, and a voltage regulator 1400 that is connected to the reference voltage generator 1200. Including. The controller 1600 provides control signals SC and SCB to the reference voltage generator 1200. Since the voltage regulator 1400 is the same as the voltage regulator 140 of FIG. 1, the description thereof is omitted.

基準電圧発生部１２００は内部電源電圧ＶＤＤ＿ＩＮＴが入力されて第１基準電圧ＶＲＥＦ１を発生する第１基準電圧発生器１２１０と、電圧レギュレータ１４００に選択的に信号を伝達するスイッチ１２２０と、外部電源電圧ＶＤＤ＿ＥＸＴが入力されて第２基準電圧ＶＲＥＦ２を発生する第２基準電圧発生器１２３０とを含む。スイッチ１２２０と第２基準電圧発生器１２３０の各々は制御器１６００から制御信号ＳＣ、ＳＣＢが入力される。スイッチ１２２０は第１基準電圧ＶＲＥＦ１を電圧レギュレータ１４００の基準電圧ＶＲＥＦに提供するか、第２基準電圧発生器１２３０は第２基準電圧ＶＲＥＦ２を電圧レギュレータ１４００の基準電圧ＶＲＥＦに提供する。   The reference voltage generator 1200 receives the internal power supply voltage VDD_INT and generates a first reference voltage VREF1, a first reference voltage generator 1210, a switch 1220 that selectively transmits a signal to the voltage regulator 1400, and an external power supply voltage VDD_EXT. And a second reference voltage generator 1230 for generating a second reference voltage VREF2. Each of the switch 1220 and the second reference voltage generator 1230 receives control signals SC and SCB from the controller 1600. The switch 1220 provides the first reference voltage VREF1 to the reference voltage VREF of the voltage regulator 1400, or the second reference voltage generator 1230 provides the second reference voltage VREF2 to the reference voltage VREF of the voltage regulator 1400.

図４は図３に示した内部電源電圧発生器１０００を示す詳細回路図である。第１基準電圧発生器１２１０は図１に示した基準電圧発生器１２０と外観上等しく見えるが、図５に詳細に示した比較器１２１８は図２に詳細に示した図１の比較器１２７と実質的に異なる。図１の基準電圧発生器１２０と図４の第１基準電圧発生器１２１０との間の重要な差異は図１の基準電圧発生器１２０は外部電源電圧ＶＤＤ＿ＥＸＴが入力されて動作するのに比べて、図４の第１基準電圧発生器１２１０は内部電源電圧ＶＤＤ＿ＩＮＴが入力されて動作する。   FIG. 4 is a detailed circuit diagram showing the internal power supply voltage generator 1000 shown in FIG. Although the first reference voltage generator 1210 appears to be equal in appearance to the reference voltage generator 120 shown in FIG. 1, the comparator 1218 shown in detail in FIG. 5 is similar to the comparator 127 shown in FIG. Substantially different. An important difference between the reference voltage generator 120 of FIG. 1 and the first reference voltage generator 1210 of FIG. 4 is that the reference voltage generator 120 of FIG. 1 operates in response to an external power supply voltage VDD_EXT. The first reference voltage generator 1210 of FIG. 4 operates by receiving the internal power supply voltage VDD_INT.

第１基準電圧発生器１２１０は第１ＰＭＯＳトランジスタ１２１２を含む。第１ＰＭＯＳトランジスタ１２１２は内部電源電圧ＶＤＤ＿ＩＮＴと連結されたソース端と、内部電源電圧ＶＤＤ＿ＩＮＴによって動作される比較器１２１８の出力端と連結されたゲート端と、抵抗１２１４と連結されたドレイン端とを有する。抵抗１２１４の他の一端は比較器１２１８の反転入力端子と、第２端がグラウンドされたＢＪＴトランジスタ１２１７の第 １端と連結される。第１基準電圧発生器１２１０は第２ＰＭＯＳトランジスタ１２１１をさらに含む。第２ＰＭＯＳトランジスタ１２１１は内部電源電圧ＶＤＤ＿ＩＮＴと連結されたソース端と、比較器１２１８の出力端と連結されたゲート端と、抵抗１２１３と連結されたドレイン端を有する。抵抗１２１３の他の一端は比較器１２１８の非反転入力端子と、抵抗１２１５と連結される。抵抗１２１５の他の一端は第２端がグラウンドされたＢＪＴトランジスタ１２１６の第１端と連結される。第１基準電圧発生器１２１０はＰＭＯＳトランジスタ１２１１のドレイン端から第１基準電圧ＶＲＥＦ１を出力する。したがって、第１基準電圧発生器１２１０は内部電源電圧ＶＤＤ＿ＩＮＴを利用して第１基準電圧ＶＲＥＦ１を発生する。   The first reference voltage generator 1210 includes a first PMOS transistor 1212. The first PMOS transistor 1212 has a source terminal connected to the internal power supply voltage VDD_INT, a gate terminal connected to the output terminal of the comparator 1218 operated by the internal power supply voltage VDD_INT, and a drain terminal connected to the resistor 1214. . The other end of the resistor 1214 is connected to the inverting input terminal of the comparator 1218 and the first end of the BJT transistor 1217 whose second end is grounded. The first reference voltage generator 1210 further includes a second PMOS transistor 1211. The second PMOS transistor 1211 has a source terminal connected to the internal power supply voltage VDD_INT, a gate terminal connected to the output terminal of the comparator 1218, and a drain terminal connected to the resistor 1213. The other end of the resistor 1213 is connected to the non-inverting input terminal of the comparator 1218 and the resistor 1215. The other end of the resistor 1215 is connected to the first end of the BJT transistor 1216 whose second end is grounded. The first reference voltage generator 1210 outputs the first reference voltage VREF1 from the drain terminal of the PMOS transistor 1211. Accordingly, the first reference voltage generator 1210 generates the first reference voltage VREF1 using the internal power supply voltage VDD_INT.

制御器１６００は内部電源電圧ＶＤＤ＿ＩＮＴと連結された電圧検出器１６１０と、電圧検出器１６１０と外部電源電圧ＶＤＤ＿ＥＸＴと連結されたレベルシフト１６２０とを含む。電圧検出器１６１０は内部電源電圧ＶＤＤ＿ＩＮＴと連結された第１抵抗１６１１を含む。第１抵抗１６１１の他の一端は第２抵抗１６１２と連結され、第２抵抗１６１２の他の一端はソースがグラウンドと連結されたＮＭＯＳトランジスタ１６１３のドレインとゲートと連結される。第１抵抗１６１１の他の一端は一方がグラウンドと連結されたキャパシタ１６１８と連結される。第１抵抗１６１１の他の一端はＰＭＯＳトランジスタ１６１４とＮＭＯＳトランジスタ１６１６のゲートと連結される。ＰＭＯＳトランジスタ１６１４のソースは内部電源電圧ＶＤＤ＿ＩＮＴと連結され、ドレインはＮＭＯＳトランジスタ１６１６のドレインと連結される。ＮＭＯＳトランジスタ１６１６のソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６１４のドレインは信号ＰＷＲＵＰを提供する。この信号ＰＷＲＵＰはＰＭＯＳトランジスタ１６１５とＮＭＯＳトランジスタ１６１７のゲートと連結され、レベルシフト１６２０とも連結される。ＰＭＯＳトランジスタ１６１５のソースは内部電源電圧ＶＤＤ＿ＩＮＴと連結され、ドレインはＮＭＯＳトランジスタ１６１７のドレインと連結される。ＮＭＯＳトランジスタ１６１７のソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６１５のドレインは信号ＰＷＲＵＰＢを提供し、この信号ＰＷＲＵＰＢはレベルシフト１６２０とも連結される。   Controller 1600 includes a voltage detector 1610 connected to internal power supply voltage VDD_INT, and a level shift 1620 connected to voltage detector 1610 and external power supply voltage VDD_EXT. The voltage detector 1610 includes a first resistor 1611 connected to the internal power supply voltage VDD_INT. The other end of the first resistor 1611 is connected to the second resistor 1612, and the other end of the second resistor 1612 is connected to the drain and gate of the NMOS transistor 1613 whose source is connected to the ground. The other end of the first resistor 1611 is connected to a capacitor 1618, one of which is connected to the ground. The other end of the first resistor 1611 is connected to the gates of the PMOS transistor 1614 and the NMOS transistor 1616. The source of the PMOS transistor 1614 is connected to the internal power supply voltage VDD_INT, and the drain is connected to the drain of the NMOS transistor 1616. The source of the NMOS transistor 1616 is connected to the ground. The drain of PMOS transistor 1614 provides signal PWRUP. This signal PWRUP is connected to the gates of the PMOS transistor 1615 and the NMOS transistor 1617, and is also connected to the level shift 1620. The source of the PMOS transistor 1615 is connected to the internal power supply voltage VDD_INT, and the drain is connected to the drain of the NMOS transistor 1617. The source of the NMOS transistor 1617 is connected to the ground. The drain of the PMOS transistor 1615 provides a signal PWRUPB, which is also coupled to the level shift 1620.

レベルシフト１６２０は第１及び第２ＰＭＯＳトランジスタ１６２１、１６２２を含み、各トランジスタ１６２１、１６２２のソースは外部電源電圧ＶＤＤ＿ＥＸＴと連結される。ＰＭＯＳトランジスタ１６２２のドレインがＰＭＯＳトランジスタ１６２１のゲートと連結されると同時に、ＰＭＯＳトランジスタ１６２１のドレインはＰＭＯＳトランジスタ１６２２のゲートと連結される。ＰＭＯＳトランジスタ１６２１のドレインはまたＮＭＯＳトランジスタ１６２５のドレインと連結される。ＮＭＯＳトランジスタ１６２５のゲートは電圧検出器１６１０から入力される信号ＰＷＲＵＰと連結され、ソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６２２のドレインはまたＮＭＯＳトランジスタ１６２６のドレインと連結される。ＮＭＯＳトランジスタ１６２６のゲートは電圧検出器１６１０から入力される信号ＰＷＲＵＰＢと連結され、ソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６２２のドレインはまたＰＭＯＳトランジスタ１６２３とＮＭＯＳトランジスタ１６２７のゲートと連結される。ＰＭＯＳトランジスタ１６２３のソースは外部電源電圧ＶＤＤ＿ＥＸＴと連結され、ドレインはＮＭＯＳトランジスタ１６２７のドレインと連結される。ＮＭＯＳトランジスタ１６２７のソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６２３のドレインは制御信号ＳＣを発生する。ＰＭＯＳトランジスタ１６２３のドレインはＰＭＯＳトランジスタ１６２４とＮＭＯＳトランジスタ１６２８のゲートと連結される。ＰＭＯＳトランジスタ１６２４のソースは外部電源電圧ＶＤＤ＿ＥＸＴと連結され、ドレインはＮＭＯＳトランジスタ１６２８のドレインと連結される。ＮＭＯＳトランジスタ１６２８のソースはグラウンドと連結される。ＰＭＯＳトランジスタ１６２４のドレインは制御信号ＳＣＢを発生する。   The level shift 1620 includes first and second PMOS transistors 1621 and 1622. The sources of the transistors 1621 and 1622 are connected to the external power supply voltage VDD_EXT. The drain of the PMOS transistor 1622 is connected to the gate of the PMOS transistor 1621, and the drain of the PMOS transistor 1621 is connected to the gate of the PMOS transistor 1622. The drain of PMOS transistor 1621 is also connected to the drain of NMOS transistor 1625. The gate of the NMOS transistor 1625 is connected to the signal PWRUP input from the voltage detector 1610, and the source is connected to the ground. The drain of PMOS transistor 1622 is also coupled to the drain of NMOS transistor 1626. The gate of the NMOS transistor 1626 is connected to the signal PWRUPB input from the voltage detector 1610, and the source is connected to the ground. The drain of the PMOS transistor 1622 is also connected to the gates of the PMOS transistor 1623 and the NMOS transistor 1627. The source of the PMOS transistor 1623 is connected to the external power supply voltage VDD_EXT, and the drain is connected to the drain of the NMOS transistor 1627. The source of the NMOS transistor 1627 is connected to the ground. The drain of the PMOS transistor 1623 generates a control signal SC. The drain of the PMOS transistor 1623 is connected to the gates of the PMOS transistor 1624 and the NMOS transistor 1628. The source of the PMOS transistor 1624 is connected to the external power supply voltage VDD_EXT, and the drain is connected to the drain of the NMOS transistor 1628. The source of the NMOS transistor 1628 is connected to the ground. The drain of the PMOS transistor 1624 generates a control signal SCB.

第２基準電圧発生器１２３０は制御器１６００から入力される制御信号ＳＣＢと連結されたゲートを有するＰＭＯＳトランジスタ１２３１を含む。ＰＭＯＳトランジスタ１２３１のソースは外部電源電圧ＶＤＤ＿ＥＸＴと連結され、ドレインは基準電圧ＶＲＥＦとして使用される第２基準電圧ＶＲＥＦ２を提供する。ＰＭＯＳトランジスタ１２３１のドレインはまたＮＭＯＳトランジスタ１２３２のゲートとドレインと連結される。ＮＭＯＳトランジスタ１２３２のソースはＮＭＯＳトランジスタ１２３３のゲートとドレインと連結される。ＮＭＯＳトランジスタ１２３３のソースはＮＭＯＳトランジスタ１２３４のドレインと連結される。ＮＭＯＳトランジスタ１２３４のゲートは制御器１６００から入力される制御信号ＳＣと連結され、ソースはグラウンドと連結される。   The second reference voltage generator 1230 includes a PMOS transistor 1231 having a gate connected to a control signal SCB input from the controller 1600. The source of the PMOS transistor 1231 is connected to the external power supply voltage VDD_EXT, and the drain provides the second reference voltage VREF2 used as the reference voltage VREF. The drain of the PMOS transistor 1231 is also connected to the gate and drain of the NMOS transistor 1232. The source of the NMOS transistor 1232 is connected to the gate and drain of the NMOS transistor 1233. The source of the NMOS transistor 1233 is connected to the drain of the NMOS transistor 1234. The gate of the NMOS transistor 1234 is connected to the control signal SC input from the controller 1600, and the source is connected to the ground.

スイッチ１２２０は制御器１６００から入力される制御信号ＳＣと連結されたゲートを有するＰＭＯＳトランジスタ１２２１と、制御器１６００から入力される制御信号ＳＣＢと連結されたゲートを有するＮＭＯＳトランジスタ１２２２とを含む。ＰＭＯＳトランジスタ１２２１とＮＭＯＳトランジスタ１２２２の各々のソースとドレインは互いに連結される。ＰＭＯＳトランジスタ１２２１のソースは第１基準電圧発生器１２１０から入力される第１基準電圧ＶＲＥＦ１と連結される。ＰＭＯＳトランジスタ１２２１のドレインは最終基準電圧ＶＲＥＦ端になる第２基準電圧発生器１２３０の第２基準電圧ＶＲＥＦ２端と連結される。   Switch 1220 includes a PMOS transistor 1221 having a gate connected to control signal SC input from controller 1600 and an NMOS transistor 1222 having a gate connected to control signal SCB input from controller 1600. The sources and drains of the PMOS transistor 1221 and the NMOS transistor 1222 are connected to each other. The source of the PMOS transistor 1221 is connected to the first reference voltage VREF1 input from the first reference voltage generator 1210. The drain of the PMOS transistor 1221 is connected to the second reference voltage VREF2 terminal of the second reference voltage generator 1230 which becomes the final reference voltage VREF terminal.

図５は図４に示した内部電源電圧発生器１０００のうちの比較器１２１８を示す詳細回路図である。図２に示した１０個のＮＭＯＳトランジスタと１４個のＰＭＯＳトランジスタで構成される比較器１２７と異なって、図５の比較器１２１８はただ２個のＰＭＯＳトランジスタと５個のＮＭＯＳトランジスタで構成される。したがって、比較器１２１８は図２の比較器１２７に比べて回路複雑度が低く、少ない電流を要する。外部電源電圧ＶＤＤ＿ＥＸＴより調節された内部電源電圧ＶＤＤ＿ＩＮＴが入力される比較器１２１８の特徴によって回路複雑度と電流消耗とを減少させるようになる。   FIG. 5 is a detailed circuit diagram showing the comparator 1218 of the internal power supply voltage generator 1000 shown in FIG. Unlike the comparator 127 composed of 10 NMOS transistors and 14 PMOS transistors shown in FIG. 2, the comparator 1218 of FIG. 5 is composed of only 2 PMOS transistors and 5 NMOS transistors. . Therefore, the comparator 1218 has a lower circuit complexity than the comparator 127 of FIG. The feature of the comparator 1218 to which the internal power supply voltage VDD_INT adjusted from the external power supply voltage VDD_EXT is input reduces circuit complexity and current consumption.

図６は本発明の他の実施形態による内部電源電圧発生器１０００ａを概略的に示すブロック図である。内部電源電圧発生器１０００ａは新しい基準電圧発生部１２００ａを除いては図３の内部電源電圧発生器１０００と同一であるので、等しい構成要素に対する説明は略する。   FIG. 6 is a block diagram schematically illustrating an internal power supply voltage generator 1000a according to another embodiment of the present invention. Since the internal power supply voltage generator 1000a is the same as the internal power supply voltage generator 1000 of FIG. 3 except for the new reference voltage generator 1200a, description of the same components is omitted.

基準電圧発生部１２００ａは内部電源電圧ＶＤＤ＿ＩＮＴが入力されて第１基準電圧ＶＲＥＦ１をスイッチ１２２０ａに提供する第１基準電圧発生器１２１０と、外部電源電圧ＶＤＤ＿ＥＸＴが入力されて、第２基準電圧ＶＲＥＦ２をスイッチ１２２０ａに提供する第２基準電圧発生器１２３０ａを含む。スイッチ１２２０ａと第２基準電圧発生器１２３０ａの各々は制御器１６００から制御信号ＳＣ、ＳＣＢが入力される。スイッチ１２２０ａは第１基準電圧ＶＲＥＦ１と第２基準電圧ＶＲＥＦ２のうちの一つを電圧レギュレータ１４００の基準電圧ＶＲＥＦに提供する。   The reference voltage generator 1200a receives a first reference voltage generator 1210 that receives the internal power supply voltage VDD_INT and provides the first reference voltage VREF1 to the switch 1220a, and receives the external power supply voltage VDD_EXT and switches the second reference voltage VREF2. A second reference voltage generator 1230a is provided to 1220a. Control signals SC and SCB are input from the controller 1600 to each of the switch 1220a and the second reference voltage generator 1230a. The switch 1220a provides one of the first reference voltage VREF1 and the second reference voltage VREF2 to the reference voltage VREF of the voltage regulator 1400.

図７は図６に示した内部電源電圧発生器１０００ａを示す詳細回路図である。基準電圧発生部１２００ａは第１基準電圧発生器１２１０と、第２基準電圧発生器１２３０ａと、第１及び第２基準電圧発生器１２１０、１２３０ａと各々連結されたスイッチ１２２０ａとを含む。図７の第１基準電圧発生器１２１０は図４の第１基準電圧発生器１２１０と同一であるので、これに対する説明は略する。   FIG. 7 is a detailed circuit diagram showing the internal power supply voltage generator 1000a shown in FIG. The reference voltage generator 1200a includes a first reference voltage generator 1210, a second reference voltage generator 1230a, and a switch 1220a connected to the first and second reference voltage generators 1210 and 1230a. Since the first reference voltage generator 1210 of FIG. 7 is the same as the first reference voltage generator 1210 of FIG. 4, a description thereof will be omitted.

第２基準電圧発生器１２３０ａは外部電源電圧ＶＤＤ＿ＥＸＴと連結された第１抵抗１２３５を含む。第１抵抗１２３５の他の一端は第２抵抗１２３６と、第１ＮＭＯＳトランジスタ１２３８のゲートと、第２ＮＭＯＳトランジスタ１２３９のドレインと連結される。第２抵抗１２３６の他の一端はスイッチ１２２０ａに第２基準電圧ＶＲＥＦ２を提供する。また、第２抵抗１２３６の他の一端は第１ＮＭＯＳトランジスタ１２３８のドレインと連結される。ＮＭＯＳトランジスタ１２３８のソースは第２ＮＭＯＳトランジスタ１２３９のゲートと、第３抵抗１２３７と連結される。第３抵抗１２３７の他の一端は第２ＮＭＯＳトランジスタ１２３９のソースと、第３ＮＭＯＳトランジスタ１２４０のドレインと連結される。第３ＮＭＯＳトランジスタ１２４０のゲートは制御器１６００から入力される制御信号ＳＣと連結され、ソースはグラウンドと連結される。   The second reference voltage generator 1230a includes a first resistor 1235 connected to the external power supply voltage VDD_EXT. The other end of the first resistor 1235 is connected to the second resistor 1236, the gate of the first NMOS transistor 1238, and the drain of the second NMOS transistor 1239. The other end of the second resistor 1236 provides the second reference voltage VREF2 to the switch 1220a. The other end of the second resistor 1236 is connected to the drain of the first NMOS transistor 1238. The source of the NMOS transistor 1238 is connected to the gate of the second NMOS transistor 1239 and the third resistor 1237. The other end of the third resistor 1237 is connected to the source of the second NMOS transistor 1239 and the drain of the third NMOS transistor 1240. The gate of the third NMOS transistor 1240 is connected to the control signal SC input from the controller 1600, and the source is connected to the ground.

図８は図７に示した内部電源電圧発生器１０００ａのうちスイッチ１２２０ａを示す詳細回路図である。スイッチ１２２０ａは各々のソースとドレイン、ドレインとソースが連結された第１ＰＭＯＳトランジスタ１２２１と第１ＮＭＯＳトランジスタ１２２２とを含む。第１ＰＭＯＳトランジスタ１２２１のソースは第１基準電圧発生器１２１０と連結されて、第１基準電圧ＶＲＥＦ１が入力される。第１ＰＭＯＳトランジスタ１２２１のドレインは基準電圧ＶＲＥＦを発生するスイッチ１２２０ａの出力端と連結される。第１ＰＭＯＳトランジスタ１２２１のゲートは制御器１６００から入力される制御信号ＳＣと連結される。第１ＮＭＯＳトランジスタ１２２２のゲートは制御器１６００から入力される制御信号ＳＣＢと連結される。第１ＮＭＯＳトランジスタ１２２２のゲートはまた第２ＰＭＯＳトランジスタ１２２３のゲートと連結される。第２ＰＭＯＳトランジスタ１２２３と第２ＮＭＯＳトランジスタ１２２４は各々のソースとドレイン、ドレインとソースが連結される。第２ＮＭＯＳトランジスタ１２２４のゲートは制御器１６００から入力される制御信号ＳＣと連結される。第２ＰＭＯＳトランジスタ１２２３のソースは第２基準電圧発生器１２３０ａと連結され、第２基準電圧ＶＲＥＦ２が入力される。第２ＰＭＯＳトランジスタ１２２３のドレインは基準電圧ＶＲＥＦを発生するスイッチ１２２０ａの出力端と連結される。   FIG. 8 is a detailed circuit diagram showing the switch 1220a in the internal power supply voltage generator 1000a shown in FIG. The switch 1220a includes a first PMOS transistor 1221 and a first NMOS transistor 1222 each having a source and a drain and a drain and a source connected to each other. The source of the first PMOS transistor 1221 is connected to the first reference voltage generator 1210 and receives the first reference voltage VREF1. The drain of the first PMOS transistor 1221 is connected to the output terminal of the switch 1220a that generates the reference voltage VREF. The gate of the first PMOS transistor 1221 is connected to the control signal SC input from the controller 1600. The gate of the first NMOS transistor 1222 is connected to the control signal SCB input from the controller 1600. The gate of the first NMOS transistor 1222 is also connected to the gate of the second PMOS transistor 1223. The second PMOS transistor 1223 and the second NMOS transistor 1224 are connected to each other at the source and drain, and at the drain and source. The gate of the second NMOS transistor 1224 is connected to the control signal SC input from the controller 1600. The source of the second PMOS transistor 1223 is connected to the second reference voltage generator 1230a and receives the second reference voltage VREF2. The drain of the second PMOS transistor 1223 is connected to the output terminal of the switch 1220a that generates the reference voltage VREF.

従来の基準電圧発生器１２０が外部電源電圧の広い電圧範囲内で動作するのに比べて、本発明による基準電圧発生部１２００、１２００ａは内部電源電圧の狭い電圧範囲内で動作する。したがって、本発明による基準電圧発生器１２００、１２００ａは回路複雑性が低く、電流消耗が少なくなる。   Compared with the conventional reference voltage generator 120 operating within a wide voltage range of the external power supply voltage, the reference voltage generators 1200 and 1200a according to the present invention operate within a narrow voltage range of the internal power supply voltage. Accordingly, the reference voltage generators 1200 and 1200a according to the present invention have low circuit complexity and less current consumption.

本発明による電圧レギュレータ１４００は従来の電圧レギュレータ１４０と同一である。本発明による基準電圧発生部１２００、 １２００ａは第１基準電圧発生器１２１０と、第２基準電圧発生器１２３０、１２３０ａと、スイッチ１２２０、１２２０ａとを含む。   The voltage regulator 1400 according to the present invention is the same as the conventional voltage regulator 140. Reference voltage generators 1200 and 1200a according to the present invention include a first reference voltage generator 1210, second reference voltage generators 1230 and 1230a, and switches 1220 and 1220a.

第１基準電圧発生器１２１０は電圧レギュレータ１４００から発生した内部電源電圧ＶＤＤ＿ＩＮＴを利用して第１基準電圧ＶＲＥＦ１を発生する。スイッチ１２２０は制御器１６００から入力される制御信号ＳＣ、ＳＣＢに応答して電圧レギュレータ１４００に第１基準電圧ＶＲＥＦ１を出力する。第２基準電圧発生器１２３０は制御器１６００から入力される制御信号ＳＣ、ＳＣＢに応答して外部電源電圧ＶＤＤ＿ＥＸＴを利用して第２基準電圧ＶＲＥＦ２を発生する。基準電圧発生部１２００は第１基準電圧ＶＲＥＦ１と第２基準電圧ＶＲＥＦ２のうちの一つを電圧レギュレータ１４００の基準電圧ＶＲＥＦに出力する。   The first reference voltage generator 1210 generates the first reference voltage VREF1 using the internal power supply voltage VDD_INT generated from the voltage regulator 1400. The switch 1220 outputs the first reference voltage VREF1 to the voltage regulator 1400 in response to the control signals SC and SCB input from the controller 1600. The second reference voltage generator 1230 generates the second reference voltage VREF2 using the external power supply voltage VDD_EXT in response to the control signals SC and SCB input from the controller 1600. The reference voltage generator 1200 outputs one of the first reference voltage VREF1 and the second reference voltage VREF2 to the reference voltage VREF of the voltage regulator 1400.

制御器１６００は内部電源電圧ＶＤＤ＿ＩＮＴ（例えば１．５Ｖ）が検出電圧より大きいか否かを検出し、検出結果によって制御信号ＳＣ、ＳＣＢを出力する。ここで、検出電圧は安定した基準電圧ＶＲＥＦ１またはＶＲＥＦ２を生成することができる最小動作電圧（例えば、１．３Ｖ）である。内部電源電圧ＶＤＤ＿ＩＮＴが検出電圧より低ければ（またはパワーアップ区間の間）、制御器１６００は論理ハイレベルの制御信号ＳＣと論理ローレベルの制御信号ＳＣＢとを出力する。これによって、スイッチ１２２０は非活性化され、第２基準電圧発生器１２３０は外部電源電圧ＶＤＤ＿ＥＸＴを利用して第２基準電圧ＶＲＥＦ２を出力する。電圧レギュレータ１４００は第２基準電圧発生器１２３０から第２基準電圧ＶＲＥＦ２が入力され、内部電源電圧ＶＤＤ＿ＩＮＴを発生する。   The controller 1600 detects whether or not the internal power supply voltage VDD_INT (for example, 1.5V) is greater than the detection voltage, and outputs control signals SC and SCB according to the detection result. Here, the detection voltage is a minimum operating voltage (for example, 1.3 V) that can generate a stable reference voltage VREF1 or VREF2. If the internal power supply voltage VDD_INT is lower than the detection voltage (or during the power-up period), the controller 1600 outputs a control signal SC having a logic high level and a control signal SCB having a logic low level. Accordingly, the switch 1220 is deactivated, and the second reference voltage generator 1230 outputs the second reference voltage VREF2 using the external power supply voltage VDD_EXT. The voltage regulator 1400 receives the second reference voltage VREF2 from the second reference voltage generator 1230 and generates an internal power supply voltage VDD_INT.

内部電源電圧ＶＤＤ＿ＩＮＴが検出電圧に到逹するようになれば、制御器１６００は論理ローレベルの制御信号ＳＣと論理ハイレベルの制御信号ＳＣＢとを出力する。これによって、スイッチ１２２０は活性化され、第１基準電圧発生器１２１０は内部電源電圧ＶＤＤ＿ＩＮＴを利用して第１基準電圧ＶＲＥＦ１を出力する。電圧レギュレータ１４００は第１基準電圧発生器１２１０から第１基準電圧ＶＲＥＦ１が入力され、内部電源電圧ＶＤＤ＿ＩＮＴを発生する。   When the internal power supply voltage VDD_INT reaches the detection voltage, the controller 1600 outputs a control signal SC having a logic low level and a control signal SCB having a logic high level. As a result, the switch 1220 is activated and the first reference voltage generator 1210 outputs the first reference voltage VREF1 using the internal power supply voltage VDD_INT. The voltage regulator 1400 receives the first reference voltage VREF1 from the first reference voltage generator 1210 and generates an internal power supply voltage VDD_INT.

基準電圧発生部１２００はパワーアップ区間の間は外部電源電圧ＶＤＤ＿ＥＸＴを利用して基準電圧ＶＲＥＦを発生し、その後は外部電源電圧ＶＤＤ＿ＥＸＴに代えて内部電源電圧ＶＤＤ＿ＩＮＴを利用して基準電圧ＶＲＥＦを発生する。外部電源電圧ＶＤＤ＿ＥＸＴが広い電圧範囲（例えば、１．５Ｖ 〜 ５．０Ｖ）で可変であっても、内部電源電圧ＶＤＤ＿ＩＮＴは制限された範囲（例えば、１．３Ｖ 〜 １．８Ｖ）内で調整される。   The reference voltage generator 1200 generates the reference voltage VREF using the external power supply voltage VDD_EXT during the power-up period, and thereafter generates the reference voltage VREF using the internal power supply voltage VDD_INT instead of the external power supply voltage VDD_EXT. . Even if the external power supply voltage VDD_EXT is variable in a wide voltage range (for example, 1.5V to 5.0V), the internal power supply voltage VDD_INT is adjusted within a limited range (for example, 1.3V to 1.8V). The

本発明による基準電圧発生部１２００は内部電源電圧ＶＤＤ＿ＩＮＴを動作電圧として利用するので、低い電圧領域（例えば、１．３Ｖ 〜 １．８Ｖ）で動作することができる。したがって、基準電圧発生部１２００は回路複雑性が低く、電流消耗を減らすことができるようになる。   Since the reference voltage generator 1200 according to the present invention uses the internal power supply voltage VDD_INT as an operating voltage, the reference voltage generating unit 1200 can operate in a low voltage region (eg, 1.3V to 1.8V). Therefore, the reference voltage generator 1200 has low circuit complexity and can reduce current consumption.

電圧検出器１６１０とレベルシフト１６２０とを含む制御器１６００は検出電圧より内部電源電圧ＶＤＤ＿ＩＮＴが大きいか否かを検出し、検出結果によって検出信号ＰＷＲＵＰ、ＰＷＲＵＰＢを出力する。レベルシフト１６２０は検出信号ＰＷＲＵＰ、ＰＷＲＵＰＢを外部電源電圧ＶＤＤ＿ＥＸＴを利用してスイッチ１２２０と第２基準電圧発生器１２３０とを制御する制御信号ＳＣ、ＳＣＢに変換する。   A controller 1600 including a voltage detector 1610 and a level shift 1620 detects whether or not the internal power supply voltage VDD_INT is larger than the detected voltage, and outputs detection signals PWRUP and PWRUPB according to the detection result. The level shift 1620 converts the detection signals PWRUP and PWRUPB into control signals SC and SCB for controlling the switch 1220 and the second reference voltage generator 1230 using the external power supply voltage VDD_EXT.

内部電源電圧発生器（ＩＶＧ）１０００の動作フローは以下のとおりである。   The operation flow of the internal power supply voltage generator (IVG) 1000 is as follows.

１．内部電源電圧発生器１０００に外部電源電圧ＶＤＤ＿ＥＸＴが供給される。
２．内部電源電圧ＶＤＤ＿ＩＮＴがあらかじめ設定された電圧より低ければ（またはパワーアップ区間の間）、検出信号ＰＷＲＵＰ、ＰＷＲＵＰＢの各々は論理ハイレベル（または内部電源電圧ＶＤＤ＿ＩＮＴレベル）と論理ローレベル（またはグラウンドレベル）になる。
３．レベルシフト１６２０は検出信号ＰＷＲＵＰ、ＰＷＲＵＰＢの電圧レベルを制御信号ＳＣ、ＳＣＢに変換する。制御信号ＳＣは論理ハイレベル（または外部電源電圧ＶＤＤ＿ＥＸＴレベル）に、制御信号ＳＣＢは論理ローレベル（またはグラウンドレベル）になる。
４．第２基準電圧発生器１２３０内のＰＭＯＳトランジスタ１２３１とＮＭＯＳトランジスタ１２３４は制御信号ＳＣ、ＳＣＢによってターンオンされる。
５．第２基準電圧発生器１２３０は外部電源電圧ＶＤＤ＿ＥＸＴを利用して第２基準電圧ＶＲＥＦ２を発生し、第２基準電圧ＶＲＥＦ２は図４の出力端１００１に出力される。スイッチ１２２０は制御信号ＳＣ、ＳＣＢによって非活性化され、第１基準電圧発生器１２１０は出力端１００１と電気的に分離する。
６．電圧レギュレータ１４００は第２基準電圧発生器１２３０によって生成された基準電圧に基づいて内部電源電圧ＶＤＤ＿ＩＮＴを発生する。
７．内部電源電圧ＶＤＤ＿ＩＮＴが増加することによって、内部電源電圧ＶＤＤ＿ＩＮＴレベルが検出電圧より高くなれば、検出信号ＰＷＲＵＰ、ＰＷＲＵＰＢの各々は論理ローレベルと論理ハイレベルになる。
８．制御器１６００は論理ローレベルの制御信号ＳＣと論理ハイレベルの制御信号ＳＣＢとを出力する。
９．ＰＭＯＳトランジスタ１２３１とＮＭＯＳトランジスタ１２３４と、はターンオフされ、スイッチは活性化される。
１０．第１基準電圧発生器１２１０によって生成された第１基準電圧ＶＲＥＦ１は電圧レギュレータ１４００に入力される。
１１．電圧レギュレータ１４００は第１基準電圧ＶＲＥＦ１によって生成された基準電圧を利用して内部電源電圧ＶＤＤ＿ＩＮＴを発生する。 1. The external power supply voltage VDD_EXT is supplied to the internal power supply voltage generator 1000.
2. If internal power supply voltage VDD_INT is lower than a preset voltage (or during a power-up period), each of detection signals PWRUP and PWRUPB is at a logic high level (or internal power supply voltage VDD_INT level) and a logic low level (or ground level). become.
3. Level shift 1620 converts the voltage levels of detection signals PWRUP and PWRUPB into control signals SC and SCB. Control signal SC is at a logic high level (or external power supply voltage VDD_EXT level), and control signal SCB is at a logic low level (or ground level).
4). The PMOS transistor 1231 and the NMOS transistor 1234 in the second reference voltage generator 1230 are turned on by the control signals SC and SCB.
5. The second reference voltage generator 1230 generates the second reference voltage VREF2 using the external power supply voltage VDD_EXT, and the second reference voltage VREF2 is output to the output terminal 1001 of FIG. The switch 1220 is deactivated by the control signals SC and SCB, and the first reference voltage generator 1210 is electrically separated from the output terminal 1001.
6). The voltage regulator 1400 generates an internal power supply voltage VDD_INT based on the reference voltage generated by the second reference voltage generator 1230.
7). If the internal power supply voltage VDD_INT increases so that the internal power supply voltage VDD_INT level becomes higher than the detection voltage, the detection signals PWRUP and PWRUPB become a logic low level and a logic high level, respectively.
8). The controller 1600 outputs a logic low level control signal SC and a logic high level control signal SCB.
9. The PMOS transistor 1231 and the NMOS transistor 1234 are turned off and the switch is activated.
10. The first reference voltage VREF1 generated by the first reference voltage generator 1210 is input to the voltage regulator 1400.
11. The voltage regulator 1400 generates the internal power supply voltage VDD_INT using the reference voltage generated by the first reference voltage VREF1.

基準電圧発生部１２００ａを除いた図６乃至図８に示した本発明による他の内部電源電圧発生器１０００ａの動作は図３乃至図５に示した内部電源電圧発生器１０００の動作と同一である。   The operation of the other internal power supply voltage generator 1000a according to the present invention shown in FIGS. 6 to 8 except for the reference voltage generator 1200a is the same as that of the internal power supply voltage generator 1000 shown in FIGS. .

基準電圧発生部１２００ａは第１基準電圧発生器１２１０と、スイッチ１２２０ａと、第２基準電圧発生器１２３０ａとを含む。例えば、パワーアップ区間の間、第２基準電圧発生器１２３０ａは外部電源電圧ＶＤＤ＿ＥＸＴを利用して第２基準電圧ＶＲＥＦ２を発生する。第１基準電圧発生器１２１０は内部電源電圧ＶＤＤ＿ＩＮＴを利用して第１基準電圧ＶＲＥＦ１を発生する。   The reference voltage generator 1200a includes a first reference voltage generator 1210, a switch 1220a, and a second reference voltage generator 1230a. For example, during the power-up period, the second reference voltage generator 1230a generates the second reference voltage VREF2 using the external power supply voltage VDD_EXT. The first reference voltage generator 1210 generates the first reference voltage VREF1 using the internal power supply voltage VDD_INT.

スイッチ１２２０ａは制御器１６００から入力される制御信号ＳＣ、ＳＣＢに従って、第１基準電圧ＶＲＥＦ１と第２基準電圧ＶＲＥＦ２のうちの一つを選択的に出力する。 パワーアップ区間の間、制御器１６００は論理ハイレベルの制御信号ＳＣと論理ローレベルの制御信号ＳＣＢとを出力し、第２基準電圧発生器１２３０ａの第２基準電圧ＶＲＥＦ２が出力として選択される。   The switch 1220a selectively outputs one of the first reference voltage VREF1 and the second reference voltage VREF2 according to the control signals SC and SCB input from the controller 1600. During the power-up period, the controller 1600 outputs a logic high level control signal SC and a logic low level control signal SCB, and the second reference voltage VREF2 of the second reference voltage generator 1230a is selected as an output.

パワーアップ区間以後、制御信号ＳＣは論理ローレベル、制御信号ＳＣＢは論理ハイレベルになって、第１基準電圧発生器１２１０の第１基準電圧ＶＲＥＦ１が出力として選択される。第１基準電圧ＶＲＥＦ１と第２基準電圧ＶＲＥＦ２のうちのスイッチ１２２０ａによって選択された出力は基準電圧ＶＲＥＦになって、電圧レギュレータ１４００に入力される。電圧レギュレータ１４００は基準電圧ＶＲＥＦに基づいて内部電源電圧ＶＤＤ＿ＩＮＴを発生する。   After the power-up period, the control signal SC becomes a logic low level and the control signal SCB becomes a logic high level, and the first reference voltage VREF1 of the first reference voltage generator 1210 is selected as an output. The output selected by the switch 1220a of the first reference voltage VREF1 and the second reference voltage VREF2 becomes the reference voltage VREF and is input to the voltage regulator 1400. The voltage regulator 1400 generates an internal power supply voltage VDD_INT based on the reference voltage VREF.

以上のように、図面と明細書で最適実施形態が開示された。ここで特定の用語が使われたが、これはただ本発明を説明するための目的として使われたことであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使われたものではない。したがって、本技術分野の通常の知識を持った者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。したがって、本発明の真正な技術的保護範囲は上述の特許請求の範囲の技術的思想によって決められなければならないであろう。   As described above, the optimal embodiment has been disclosed in the drawings and specification. Certain terminology was used herein for the purpose of describing the invention only, and to limit the scope of the invention as defined in the meaning and claims. It's not something Accordingly, those skilled in the art will understand that various modifications and other equivalent embodiments are possible from this. Therefore, the true technical protection scope of the present invention should be determined by the technical idea of the above claims.

従来の内部電源電圧発生器を示す回路図である。It is a circuit diagram which shows the conventional internal power supply voltage generator. 図１に示した内部電源電圧発生器のうち比較器を示す詳細回路図である。FIG. 2 is a detailed circuit diagram showing a comparator of the internal power supply voltage generator shown in FIG. 1. 本発明の一実施形態による内部電源電圧発生器を概略的に示すブロック図である。1 is a block diagram schematically illustrating an internal power supply voltage generator according to an embodiment of the present invention. 図３に示した内部電源電圧発生器を示す詳細回路図である。FIG. 4 is a detailed circuit diagram showing an internal power supply voltage generator shown in FIG. 3. 図４に示した内部電源電圧発生器のうち比較器を示す詳細回路図である。FIG. 5 is a detailed circuit diagram showing a comparator among the internal power supply voltage generators shown in FIG. 4. 本発明の他の実施形態による内部電源電圧発生器を概略的に示すブロック図である。FIG. 5 is a block diagram schematically illustrating an internal power supply voltage generator according to another embodiment of the present invention. 図６に示した内部電源電圧発生器を示す詳細回路図である。FIG. 7 is a detailed circuit diagram showing the internal power supply voltage generator shown in FIG. 6. 図７に示した内部電源電圧発生器のうちスイッチを示す詳細回路図である。FIG. 8 is a detailed circuit diagram showing a switch in the internal power supply voltage generator shown in FIG. 7.

符号の説明Explanation of symbols

１０００ 内部電源電圧発生器
１２００ 基準電圧発生部
１２１０ 第１基準電圧発生器
１２２０ スイッチ
１２３０ 第２基準電圧発生器
１４００ 電圧レギュレータ
１６００ 制御器
１６１０ 電圧検出器
１６２０ レベルシフト 1000 Internal power supply voltage generator 1200 Reference voltage generator 1210 First reference voltage generator 1220 Switch 1230 Second reference voltage generator 1400 Voltage regulator 1600 Controller 1610 Voltage detector 1620 Level shift

Claims (14)

内部電圧が入力されて第１及び第２制御信号を出力する制御器と、
外部電圧が入力されて、前記第１制御信号が論理ハイレベルかつ前記第２制御信号が論理ローレベルならば、基準電圧端に第１基準電圧を発生する第１基準電圧発生器と、
前記内部電圧が入力されて第２基準電圧を発生する第２基準電圧発生器と、
前記第２基準電圧が入力されて、前記第１制御信号が論理ローレベルかつ前記第２制御信号が論理ハイレベルならば、前記基準電圧端に前記第２基準電圧を出力するスイッチと、
前記基準電圧端に接続されて前記内部電圧を発生する電圧レギュレータと、を含み、
前記第１基準電圧発生器は、第１ＰＭＯＳトランジスタと、第１、第２、及び第３ＮＭＯＳトランジスタと、を含み、
前記第１ＰＭＯＳトランジスタは、ゲートが前記第２制御信号と連結され、ソースが前記外部電圧と連結され、ドレインが前記基準電圧端と連結され、
前記第１ＮＭＯＳトランジスタは、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと連結され、ソースが前記第２ＮＭＯＳトランジスタのゲート及びドレインと連結され、
前記第２ＮＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインと連結され、
前記第３ＮＭＯＳトランジスタは、ゲートが前記第１制御信号と連結され、ソースがグラウンドと連結されたことを特徴とする内部電圧発生器。 A controller that receives the internal voltage and outputs the first and second control signals;
A first reference voltage generator that generates a first reference voltage at a reference voltage terminal when an external voltage is input and the first control signal is at a logic high level and the second control signal is at a logic low level ;
A second reference voltage generator that receives the internal voltage and generates a second reference voltage;
A switch for outputting the second reference voltage to the reference voltage terminal when the second reference voltage is input, and the first control signal is at a logic low level and the second control signal is at a logic high level;
Look including a voltage regulator for generating said internal voltage is coupled to the reference voltage terminal,
The first reference voltage generator includes a first PMOS transistor, first, second, and third NMOS transistors;
The first PMOS transistor has a gate connected to the second control signal, a source connected to the external voltage, a drain connected to the reference voltage terminal,
The first NMOS transistor has a gate and a drain connected to the drain of the first PMOS transistor, a source connected to the gate and the drain of the second NMOS transistor,
The second NMOS transistor has a source connected to a drain of the third NMOS transistor,
The internal voltage generator of claim 3, wherein the third NMOS transistor has a gate connected to the first control signal and a source connected to the ground . 前記第２基準電圧発生器は前記第１基準電圧発生器より大きい出力電流を有する出力ドライバを含むことを特徴とする請求項１に記載の内部電圧発生器。   The internal voltage generator of claim 1, wherein the second reference voltage generator includes an output driver having a larger output current than the first reference voltage generator. 前記第２基準電圧発生器は少ない電流消耗と少数のゲートと低い構成複雑度のうちのいずれか一つを含む回路構成を有することを特徴とする請求項１に記載の内部電圧発生器。   The internal voltage generator of claim 1, wherein the second reference voltage generator has a circuit configuration including any one of a low current consumption, a small number of gates, and a low configuration complexity. 前記スイッチは少数のゲートを有することを特徴とする請求項１に記載の内部電圧発生器。 The internal voltage generator of claim 1 , wherein the switch has a small number of gates. 前記制御器は、
内部電圧検出器と、
前記内部電圧検出器と信号伝達をするレベルシフトとを含むことを特徴とする請求項１に記載の内部電圧発生器。 The controller is
An internal voltage detector;
The internal voltage generator according to claim 1 , further comprising a level shift for signal transmission with the internal voltage detector. 前記制御器は前記検出された内部電圧が臨界値より小さければ、前記第１基準電圧発生器を、前記検出された内部電圧が臨界値より大きければ、第２基準電圧発生器を活性化することを特徴とする請求項５に記載の内部電圧発生器。 The controller activates the first reference voltage generator if the detected internal voltage is less than a critical value and activates the second reference voltage generator if the detected internal voltage is greater than a critical value. The internal voltage generator according to claim 5 . 前記制御器は前記検出された内部電圧が臨界値より小さければ前記第１基準電圧発生器を、前記検出された内部電圧が臨界値より大きければ前記第２基準電圧発生器を選択するように前記スイッチを制御することを特徴とする請求項５に記載の内部電圧発生器。 The controller selects the first reference voltage generator if the detected internal voltage is less than a critical value, and selects the second reference voltage generator if the detected internal voltage is greater than a critical value. 6. The internal voltage generator according to claim 5 , wherein the switch is controlled. 前記制御器はタイマをさらに含むことを特徴とする請求項１に記載の内部電圧発生器。 The internal voltage generator of claim 1 , wherein the controller further includes a timer. 前記制御器は前記タイマと信号伝達をするレベルシフトをさらに含むことを特徴とする請求項８に記載の内部電圧発生器。 The internal voltage generator of claim 8 , wherein the controller further includes a level shift that communicates with the timer. 前記制御器は前記タイマが臨界値より小さければ前記第１基準電圧発生器を、前記タイマが臨界値より大きければ前記第２基準電圧発生器を活性化することを特徴とする請求項８に記載の内部電圧発生器。 9. The controller of claim 8 , wherein the controller activates the first reference voltage generator if the timer is less than a critical value, and activates the second reference voltage generator if the timer is greater than a critical value. Internal voltage generator. 前記制御器は前記タイマが臨界値より小さければ前記第１基準電圧発生器を、前記タイマが臨界値より大きければ前記第２基準電圧発生器を選択するように前記スイッチを制御することを特徴とする請求項８に記載の内部電圧発生器。 The controller controls the switch to select the first reference voltage generator if the timer is smaller than a critical value and to select the second reference voltage generator if the timer is larger than a critical value. The internal voltage generator according to claim 8 . 内部電圧が入力されて第１及び第２制御信号を出力する制御器と、
外部電圧に応答して、前記第１制御信号が論理ハイレベルかつ前記第２制御信号が論理ローレベルならば、基準電圧端に第１基準電圧を生成する第１基準電圧発生装置と、
前記内部電圧に応答して第２基準電圧を生成する第２基準電圧発生装置と、
前記第２基準電圧が入力されて、前記第１制御信号が論理ローレベルかつ前記第２制御信号が論理ハイレベルならば、前記基準電圧端に前記第２基準電圧を出力するスイッチと、
前記基準電圧端に接続されて前記内部電圧を発生する電圧レギュレータと、を含み、
前記第１基準電圧発生装置は、第１ＰＭＯＳトランジスタと、第１、第２、及び第３ＮＭＯＳトランジスタと、を含み、
前記第１ＰＭＯＳトランジスタは、ゲートが前記第２制御信号と連結され、ソースが前記外部電圧と連結され、ドレインが前記基準電圧端と連結され、
前記第１ＮＭＯＳトランジスタは、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと連結され、ソースが前記第２ＮＭＯＳトランジスタのゲート及びドレインと連結され、
前記第２ＮＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインと連結され、
前記第３ＮＭＯＳトランジスタは、ゲートが前記第１制御信号と連結され、ソースがグラウンドと連結されたことを特徴とする内部電圧発生器。 A controller that receives the internal voltage and outputs the first and second control signals;
In response to an external voltage, if the first control signal is at a logic high level and the second control signal is at a logic low level, a first reference voltage generator for generating a first reference voltage at a reference voltage terminal ;
A second reference voltage generator for generating a second reference voltage in response to the internal voltage;
A switch for outputting the second reference voltage to the reference voltage terminal when the second reference voltage is input, and the first control signal is at a logic low level and the second control signal is at a logic high level;
Look including a voltage regulator for generating said internal voltage is coupled to the reference voltage terminal,
The first reference voltage generator includes a first PMOS transistor and first, second, and third NMOS transistors,
The first PMOS transistor has a gate connected to the second control signal, a source connected to the external voltage, a drain connected to the reference voltage terminal,
The first NMOS transistor has a gate and a drain connected to the drain of the first PMOS transistor, a source connected to the gate and the drain of the second NMOS transistor,
The second NMOS transistor has a source connected to a drain of the third NMOS transistor,
The internal voltage generator of claim 3, wherein the third NMOS transistor has a gate connected to the first control signal and a source connected to the ground . 前記内部電圧が臨界値を超過するか否かを検出する検出装置と、
前記内部電圧が前記臨界値を超過すれば、前記第１制御信号を論理ローレベルかつ前記第２制御信号を論理ハイレベルにすることによって、前記第１基準電圧に相応した前記内部電圧調節段階から、前記第２基準電圧に相応した前記内部電圧調節段階にスイッチングするスイッチング装置とをさらに含むことを特徴とする請求項１２に記載の内部電圧発生器。 A detection device for detecting whether the internal voltage exceeds a critical value;
If the internal voltage exceeds the critical value, the first control signal is set to a logic low level and the second control signal is set to a logic high level. The internal voltage generator of claim 12 , further comprising a switching device that switches to the internal voltage regulation step corresponding to the second reference voltage. 前記スイッチング装置は前記内部電圧が前記臨界値を超過しなければ、前記第１制御信号を論理ハイレベルかつ前記第２制御信号を論理ローレベルにすることによって、前記第２基準電圧に相応した前記内部電圧調節段階から、前記第１基準電圧に相応した前記内部電圧調節段階にスイッチングすることを特徴とする請求項１３に記載の内部電圧発生器。 If the internal voltage does not exceed the critical value, the switching device sets the first control signal to a logic high level and the second control signal to a logic low level, thereby corresponding to the second reference voltage. 14. The internal voltage generator according to claim 13 , wherein switching is performed from an internal voltage adjustment stage to the internal voltage adjustment stage corresponding to the first reference voltage.
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