JP4967207B2

JP4967207B2 - Manufacturing method of semiconductor device

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Publication number: JP4967207B2
Application number: JP2001254459A
Authority: JP
Inventors: 容幸榎本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-24
Filing date: 2001-08-24
Publication date: 2012-07-04
Anticipated expiration: 2021-08-24
Also published as: JP2003068846A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、配線容量が小さく、配線遅延の遅延時間が短い、より高速化された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、配線が微細化され、配線ピッチが縮小されている。これにより、配線抵抗および配線容量が増大するため、配線遅延の問題が顕在化している。配線遅延の解決策として、Ｃｕ等に代表される低抵抗配線材料や、ＳｉＯＦやＨＳＱ等に代表される低誘電率材料の開発が進められている。
【０００３】
ここで、ＳｉＯＦは高密度プラズマ化学気相成長（ＨＤＰＣＶＤ；high density plasma chemical vapor deposition)により成膜されるフッ素ドープ酸化膜（以下、ＦＳＧとする。）を指す。また、ＨＳＱは水素化シロキサン（hydrogen
silsesquioxane)を指す。
ＦＳＧ膜の場合、従来のシリコン酸化膜にＦを添加するのみで、層間絶縁膜を低誘電率化できる。したがって、従来のプロセスに大幅な変更を加えずに、半導体装置に導入できるという利点がある。
【０００４】
一方、Ｃｕ配線技術は既に実用化されており、従来、配線材料として広く用いられてきたＡｌに比較してＣｕの方がエレクトロマイグレーション耐性が高いという報告もある。
但し、Ｃｕの微細配線を形成する場合は、Ａｌ配線を形成する場合のように、ドライエッチングによる加工を行うことが難しい。Ａｌ配線は、下地となる絶縁膜上にＡｌ層を形成してから、下地の絶縁膜に対してＡｌ層のエッチング選択比が高くなるようなエッチングガスを用いて、Ａｌ層にドライエッチングを行うことにより形成される。
【０００５】
それに対しＣｕの場合は、下地の絶縁膜に対してＣｕが高いエッチング選択比でエッチングされるようなエッチングガスが存在しない。したがって、Ｃｕ配線は、一般にダマシン（Damascene)法により形成される。
ＦＳＧ膜を層間絶縁膜として、ダマシン法によりＣｕの埋め込み配線を形成する方法は、例えば特開平１１−１８６２６１号公報に開示されている。
【０００６】
以下、図１８および図１９を参照して、この方法を説明する。
まず、図１８（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板２０１上に、下地酸化膜２０２、エッチングストッパー層となるＳｉＮ層２０３、および配線層分離酸化膜２０４を順に堆積する。配線層分離酸化膜２０４としては、ＦＳＧ膜が用いられる。
【０００７】
次に、図１８（ｂ）に示すように、リソグラフィー技術により配線層分離酸化膜２０４上にレジスト（不図示）を形成し、レジストをマスクとして配線層分離酸化膜２０４にドライエッチングを行う。このとき、ＳｉＮ層２０３がエッチングストッパー層となる。その後、露出したＳｉＮ層２０３を、例えばホットリン酸を用いて除去する。これにより、配線溝２０５が形成される。その後、レジストを除去する。
【０００８】
次に、図１９（ｃ）に示すように、配線溝２０５内および配線層分離酸化膜２０４上に、バリアメタル層となるＴａＮ層２０６を、例えばスパッタリングにより形成する。ＴａＮ層２０６上にＣｕシード層２０７を、例えばスパッタリングにより形成する。Ｃｕシード層２０７は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
さらに、電解めっき法により配線溝２０５内を埋め込むように、配線層分離酸化膜２０４上にＴａＮ層２０６とＣｕシード層２０７を介してＣｕめっき層２０８を形成する。
【０００９】
次に、図１９（ｄ）に示すように、化学的機械研磨（ＣＭＰ；chemical mechanical polishing)を行い、配線溝２０５内にのみＣｕめっき層２０８、Ｃｕシード層２０７およびＴａＮ層２０６を残す。これにより、Ｃｕの埋め込み配線２０９が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００１０】
【発明が解決しようとする課題】
配線容量のほとんどは水平方向の配線間容量によって決定される。したがって、半導体装置の配線遅延を抑制するためには、配線間隔（配線スペース）が狭い部分での隣接配線間容量を低減する必要がある。
【００１１】
上記の従来の半導体装置の製造方法において、隣接配線間容量を低減する方法としては、配線層分離酸化膜２０４であるＦＳＧ膜自体の誘電率を下げる方法がある。しかしながら、ＦＳＧ膜の誘電率を下げる目的で、ＦＳＧ膜中のＦ濃度を高くすると、膜中の不安定なＦが増加して、ＦＳＧ膜の吸湿性が高くなったり、ＦＳＧ膜と金属層またはＳｉＮ層（エッチングストッパー層）との密着性が悪化したりする。
【００１２】
前者の吸湿性の問題については、例えばSemiconductor World (1995) 12, p.167-169に記載されている。
また、後者の密着性の悪化の問題については、例えば特開平８−３２１５４７号公報等に記載されている。特に、ＦＳＧ膜と金属層またはＳｉＮ層との密着性の悪化は、アニール工程後に顕著となる。したがって、ＦＳＧ膜の密着性の悪化は、ＦＳＧ膜中の不安定なＦが熱処理により拡散し、金属層またはＳｉＮ層との界面に偏析するのが一因と推定されている。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制された半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に配線パターンで形成された、前記第１の絶縁膜に達する配線溝と、前記配線溝に埋め込まれた配線と、前記第１の導電層と前記配線とを接続するように、前記第１の絶縁膜に形成された接続孔とを有する半導体装置であって、隣接する前記配線間の間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して低誘電率であることを特徴とする。
【００１５】
好適には、前記第２の絶縁膜はフッ素を含有するシリコン酸化膜であり、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して、フッ素を高濃度で含有する。
【００１６】
あるいは、好適には、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記配線に接しない第１の空隙を有する。さらに好適には、前記間隔が相対的に広い部分の前記第２の絶縁膜は、前記第１の空隙より小さく、かつ前記配線に接しない第２の空隙を有する。あるいは、前記間隔が相対的に広い部分の前記第２の絶縁膜は、空隙をもたない。
【００１７】
本発明の半導体装置は、好適には、前記配線溝と前記配線との間に、前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方と前記配線との反応を防止するバリアメタル層をさらに有する。
好適には、前記第１の導電層は半導体基板の一部を含む。
【００１８】
これにより、絶縁膜全体でフッ素濃度を高くしなくても、配線スペースの狭い部分の絶縁膜を選択的に低誘電率化できる。したがって、狭い配線スペースでの配線間容量を低減し、配線遅延を抑制することが可能となる。本発明の半導体装置によれば、絶縁膜全体でフッ素濃度を高くする必要がないことから、絶縁膜の吸湿性の増加や、密着性の悪化が防止される。
【００１９】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第１の導電層に達する孔を形成する工程と、前記第１の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜を形成する工程と、前記犠牲膜を被覆する第２の絶縁膜を形成する工程であって、隣接する前記犠牲膜間の間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、低誘電率となるような前記第２の絶縁膜を形成する工程と、前記犠牲膜上の前記第２絶縁膜を除去する工程と、前記犠牲膜を除去し、前記第２の絶縁膜に配線溝を形成する工程と、前記配線溝内に配線を形成する工程とを有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記第２の絶縁膜を形成する工程は、化学気相成長によりフッ素を含有するシリコン酸化膜を形成する工程を含み、前記間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、前記第２の絶縁膜にフッ素を高濃度で含有させる。
【００２１】
あるいは、好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に狭い部分の前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙を形成する。
さらに好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、前記第１の空隙より小さく、かつ前記犠牲膜に接しない第２の空隙を形成する。あるいは、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、空隙を形成しない。
【００２２】
本発明の半導体装置の製造方法は、好適には、前記犠牲膜を形成する前に、前記孔内に導電体からなるプラグを形成する工程をさらに有し、前記配線を、前記プラグに電気的に接続するように形成する。
好適には、前記配線を形成する工程は、前記配線溝内を埋め込むように、前記第２の絶縁膜上に配線材料層を形成する工程と、前記第２の絶縁膜が露出するまで、前記配線材料層の表面に化学的機械研磨を行う工程とを含む。
好適には、前記配線材料層を形成する工程において、前記配線溝を介して前記孔内にも配線材料を埋め込む。
【００２３】
好適には、前記配線材料層を形成する工程は、電解めっき工程を含む。
本発明の半導体装置の製造方法は、好適には、前記第１の絶縁膜を形成後、前記犠牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜との層間に、前記犠牲膜に対してエッチング速度を十分に遅くすることが可能であるエッチングストッパー層を形成する工程をさらに有する。
【００２４】
これにより、狭い配線スペースでの配線間容量が低減された半導体装置を製造することが可能となる。本発明の半導体装置の製造方法によれば、配線スペースに応じて、配線間の絶縁膜を低誘電率化することができる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
本発明の半導体装置の製造方法によれば、配線の加工後に、配線を被覆するようにＦＳＧ膜を形成した場合、配線スペースに応じて配線間の比誘電率εが変化することを利用して、特に配線スペースが狭い部分での配線容量を低減させることができる。
【００２６】
図１は、配線容量の配線スペース依存性を示す。従来のＡｌ配線のプロセスにおいて、Ａｌ配線上にＨＤＰによりＦＳＧ膜を形成する場合、配線スペースが狭くなるほど、配線間の比誘電率εが低下することが確認されている。
配線間のＦＳＧ膜の比誘電率εを直接的に求めるのは困難であるため、配線間部の配線容量を測定し、実測値を配線スペースに対してプロットした。図１の実線は、実測値のプロットをフィッティングした曲線である。
【００２７】
一方、点線の曲線は、シミュレーション結果を示し、同一の配線スペースでの配線容量が小さい方から、順にε＝３．１、ε＝３．３、ε＝３．５、ε＝３．７のときに対応する。配線容量の実測値とシミュレーション結果とを比較することにより、配線間部の比誘電率εを間接的に算出した。
【００２８】
図１に示すように、配線スペースがほぼ０．３μｍ以上の場合は、配線容量の実測値が、シミュレーションでの３．５≦ε≦３．７に対応する配線容量の範囲に分布している。それに対し、配線スペースがほぼ０．２５μｍの場合には、配線容量の実測値が、シミュレーションでの３．３≦ε≦３．５に対応する配線容量の範囲に概ね分布している。
【００２９】
以上のように、配線スペースが狭くなると、配線間の比誘電率εは低下する。これは、配線スペースが狭くなるほど、ＣＶＤの過程で配線間に入射するイオン、特にＯ⁺ の量が少なくなり、酸化反応が進行しにくくなって、ＦＳＧ膜中に取り込まれるＦの量が増加するためと考えられている。
【００３０】
また、埋め込み性の観点からは、配線スペースが狭くなると、図２に示すように、ステップカバレージが不足して、配線１０１間の絶縁膜１０２に空隙（ボイド）１０３が発生しやすくなる。このようなボイド１０３の存在によっても、配線間の比誘電率εを低下させることができる。ボイド１０３の大きさや形状は、例えば、絶縁膜１０２をへき開して走査電子顕微鏡で観察することにより確認できる。なお、図２において、導電層１０４は配線または半導体基板のいずれでもよい。
【００３１】
（実施形態１）
本実施形態の半導体装置の製造方法によれば、Ｃｕ配線が形成される部分に、予め犠牲膜（以下、ダミー配線とする。）を形成してからＦＳＧ膜を形成し、ダミー配線を除去することにより配線溝を形成する。これにより、埋め込み配線を形成する場合にも、配線スペースに応じてＦＳＧ膜の比誘電率εを変化させることが可能となる。
【００３２】
図３（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図３（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層１１６を介してＣｕ配線１１７が形成されている。
【００３３】
図３（ａ）に示す半導体装置において、配線スペースＡ〜ＣではＡが最も狭く、Ｃが最も広い。最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００３４】
以下、図３（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図３（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。その上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
【００３５】
ＳｉＯＮ層１２３はダミー配線を加工するためのエッチングマスクとなるレジストを、リソグラフィ工程により形成する際に、反射防止膜として用いられる。反射防止膜を設けることにより、露光の際の反射光あるいはそれらの干渉によるパターンの歪みやずれが防止される。
【００３６】
ＴｉＮ層１２２は、Ａｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
ＳｉＯＮ層１２３およびＴｉＮ層１２２は、リソグラフィ工程においてパターンの形成を容易とし、またパターンを高精度に形成する目的で設けられるが、必ずしも設ける必要はない。
【００３７】
次に、図４（ｃ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００３８】
次に、図４（ｄ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＦＳＧ膜を形成する。このとき、配線間のＦＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＦＳＧ膜を膜厚５００ｎｍで堆積させた。
ＦＳＧ膜の成膜条件は、圧力を４ｍＴｏｒｒ、ＳｉＦ₄ 流量を２６ｓｃｃｍ、ＳｉＨ₄ 流量を４０ｓｃｃｍ、Ｏ₂ 流量を１２０ｓｃｃｍ、Ａｒガス流量を６５ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２２００Ｗとした。
【００３９】
次に、図５（ｅ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００４０】
次に、図５（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ₄ とＯ₂ を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、リン酸を用いたウェットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００４１】
次に、図６（ｇ）に示すように、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。Ｃｕシード層１１６は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
【００４２】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００４３】
その後、図３（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００４４】
上記の本実施形態においては、配線層分離酸化膜１１３として、最も広い配線スペースＣでの比誘電率εが３．７のＦＳＧ膜を用いたが、図１に示す実験結果と同様に、配線スペースが狭くなるほど、配線間部の比誘電率εは低下した。
具体的には、配線スペース０．３５μｍのとき、配線間部の比誘電率εは３．７であったが、配線スペース０．２８μｍのとき、比誘電率εは３．５となった。さらに、配線スペースが０．２４μｍに縮小されると、比誘電率εは３．４となり、配線スペースが０．２２μｍに縮小されると、比誘電率εは３．３となった。
【００４５】
なお、上記の本実施形態においては、ダミー配線１２４としてＡｌを使用したが、ダミー配線は必ずしも金属である必要はない。下地酸化膜１１２に対して高いエッチング選択比で加工できる材料であれば、金属以外の材料も使用できる。例えば、ＳＯＧ（spin-on glass)膜やカーボン膜等を用いてダミー配線を形成することも可能である。
【００４６】
ダミー配線としてＳＯＧ膜を利用する場合、例えばフッ酸（ＨＦ）に対するＳＯＧ膜と下地酸化膜１１２とのエッチング速度の比を利用して、ＳＯＧ膜を選択的に除去できる。あるいは、Ｏ₂ プラズマ処理により下地酸化膜１１２に対してＳＯＧ膜のみ選択的に除去することもできる。
また、ダミー配線としてカーボン膜を利用する場合、例えばＯ₂ プラズマ処理により下地酸化膜１１２に対してカーボン膜のみ選択的に除去できる。
【００４７】
但し、ＳＯＧ膜やカーボン膜を用いる場合は、ダミー配線を加工するためのレジストを除去する際にアッシングを行うと、ダミー配線がＯ₂ プラズマにより損傷を受けることがある。このような場合は、ダミー配線が損傷を受けにくいようなアッシング条件を適宜選択する。例えば、ＳＯＧ膜を用いてダミー配線を形成した後、レジストを除去する場合は、アッシングを圧力１５０ｍＴｏｒｒ、Ｏ₂ガス流量６０ｓｃｃｍ、ＲＦパワー５００Ｗで行う。
【００４８】
また、上記の本実施形態においては、Ｃｕ配線１１７のバリアメタル層としてＴａＮ層１１５を用いるが、ＴａＮ以外にＴａ、ＴｉＮ、ＷＮ等を用いることもできる。
なお、上記の本実施形態においては、Ｓｉ基板１１１に形成された素子等とＣｕ配線１１７とを接続する接続孔は図示していないが、このような接続孔は、ダミー配線１２４を形成する前に下地酸化膜１１２に形成され、金属層（プラグ）で埋め込まれる。したがって、ダミー配線１２４を形成する際には、接続孔内のプラグは原則として露出している。
【００４９】
（実施形態２）
上記の実施形態１によれば、ダミー配線１２４を除去する際に、ダミー配線１２４の下部に形成された接続孔内のプラグも除去される可能性がある。それに対し、本実施形態の半導体装置の製造方法によれば、ダミー配線１２４のみ選択的に除去され、下地に形成された接続孔内のプラグは除去されない。
【００５０】
図７（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図７（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。接続孔１３１内には金属等の導体からなるプラグ１３２が形成されている。
【００５１】
下地酸化膜１１２上に、ＳｉＮ層１３３を介して配線層分離酸化膜１１３が形成されている。ＳｉＮ層１３３は、ダミー配線を除去する際のエッチングストッパー層として用いられる。配線層分離酸化膜１１３としてはＦＳＧ膜が用いられる。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００５２】
図７（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００５３】
以下、図７（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図７（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
さらに、接続孔１３１内を埋め込むように、下地酸化膜１１２上に例えばタングステン等の金属層を形成する。その後、例えばＣＭＰを行って、接続孔１３１内にプラグ１３２を形成する。プラグ１３２の材料としてはＣｕやポリシリコン等を用いることもできる。
【００５４】
次に、図８（ｃ）に示すように、下地酸化膜１１２上に、エッチングストッパー層となるＳｉＮ層１３３を、例えばＣＶＤにより膜厚５０ｎｍで形成する。ＳｉＮ層１３３の上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。
【００５５】
Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
実施形態１と同様に、ＳｉＯＮ層１２３は反射防止膜として用いられ、ＴｉＮ層１２２はＡｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
【００５６】
次に、図８（ｄ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００５７】
次に、図９（ｅ）に示すように、実施形態１と同様に、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を形成してから、ＣＭＰを行い、ダミー配線１２４の表面を露出させる。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００５８】
次に、図９（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ₄ とＯ₂ を用いる。このとき、エッチングストッパー層としてＳｉＮ層１３３が形成されていることにより、接続孔１３１内のプラグ１３２はエッチングされない。
【００５９】
次に、図１０（ｇ）に示すように、露出したＳｉＮ層１３３を、リン酸を用いたウェットエッチングにより除去する。このとき、ＳｉＮ層１３３は下地のプラグ１３２に対して十分に高いエッチング選択比でエッチングされるため、プラグ１３２はエッチングされない。以上のようにして、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００６０】
次に、図１０（ｈ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００６１】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００６２】
次に、図７（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
上記の本実施形態の半導体装置の製造方法によれば、ダミー配線を除去する際に、下層のプラグがエッチングにより損傷を受けるのを防止できる。
【００６３】
（実施形態３）
図１１（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１１（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＮＳＧ（non-doped silicate glass）膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００６４】
本実施形態の半導体装置においては、配線スペースに応じた大きさのボイド１０３が、配線層分離酸化膜１１３に形成される。例えば、配線スペースＡは配線スペースＢより狭いため、配線スペースＡに形成されるボイド１０３の方が大きい。一方、配線スペースＡ、Ｂよりも広い配線スペースＣでは、配線層分離酸化膜１１３にボイドが形成されない。
以上のように、配線スペースが狭くなるほど、形成されるボイド１０３が大きくなり、これに伴って配線層分離酸化膜１１３の比誘電率εが低くなる。したがって、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００６５】
以下、図１１（ａ）に示す埋め込み配線の形成方法を説明する。
まず、実施形態１と同様に、図４（ｃ）に示すように、下地酸化膜１１２上にダミー配線１２４を形成する。
次に、図１１（ｂ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＮＳＧ膜を形成する。
【００６６】
本実施形態において、配線層分離酸化膜１１３としてＦＳＧ膜を使用することも可能であるが、一般にＦＳＧ膜はＮＳＧ膜に比較すると埋め込み性が良好であるため、ボイド１０３が発生しにくい。これは、ＦＳＧ膜を形成する場合、高密度プラズマ雰囲気でフッ素ラジカルが生成し、フッ素ラジカルがエッチングに寄与することと関係する。
【００６７】
ＮＳＧ膜等の配線層分離酸化膜１１３を形成する際には、狭い配線スペースほど大きなボイド１０３が発生し、広い配線スペースにはボイドが形成されないように、成膜条件を設定する。ボイド１０３の上端は、ダミー配線１２４の上端より低い位置となるようにする。また、ボイド１０３とダミー配線１２４の側面とが接しないようにする。
【００６８】
配線間のＮＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＮＳＧ膜を膜厚５００ｎｍで堆積させた。
ＮＳＧ膜の成膜条件は、圧力を１０ｍＴｏｒｒ、ＳｉＨ₄ 流量を１７０ｓｃｃｍ、Ｏ₂ 流量を３００ｓｃｃｍ、Ａｒガス流量を１２０ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２５００Ｗとした。
【００６９】
これにより、例えば配線スペースが０．２μｍの箇所で、断面が底辺０．１μｍ、高さ０．２５μｍ程度の二等辺三角形状となるようなボイド１０３が形成された。ボイド１０３の頂点（上端）は、ダミー配線１２４の上端から０．１μｍ程度、低い位置となった。
【００７０】
次に、図１２（ｃ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＮＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００７１】
次に、図１２（ｄ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ₄ とＯ₂ を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、例えばリン酸を用いたウエットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００７２】
次に、図１３（ｅ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００７３】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００７４】
その後、図１１（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００７５】
上記の本実施形態において、ボイド１０３の上端が、ダミー配線１２４の上端より高い位置となった場合には、図１２（ｃ）に示す工程で、ダミー配線１２４が露出するまでＮＳＧ膜にＣＭＰを行う工程で、ボイド１０３がＮＳＧ膜の表面に露出する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程（図１３（ｅ）参照）で、ボイド１０３内にも配線が埋め込まれることになる。
【００７６】
また、ボイド１０３とダミー配線１２４の側面とが接した場合は、ダミー配線１２４を除去すると、ボイド１０３が配線溝１１４に接続する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程で、ボイド１０３内にも配線が埋め込まれ、配線が局所的に太くなるという問題が起こる。
【００７７】
上記の本実施形態の半導体装置の製造方法によっても、配線スペースに応じて配線層分離酸化膜１１３の比誘電率εを変化させ、狭い配線スペースでの配線間容量を低減させることができる。例えば、配線層分離酸化膜１１３として、ボイドのない広い配線スペースＣ（配線スペース０．４μｍ）での比誘電率εが４．３であるＮＳＧ膜を用いた場合には、最も狭い配線スペースＡ（配線スペース０．２μｍ）での比誘電率εが３．２となった。これにより、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００７８】
（実施形態４）
上記の実施形態１〜３においては、配線溝１１４内にのみＣｕ配線１１７が形成され、下地酸化膜１１２の接続孔１３１内には、Ｃｕ配線１１７とは別にプラグ１３２が形成される。それに対し、本実施形態においては、下地酸化膜１１２の接続孔１３１と上層の配線溝１１４内に、同一の工程で埋め込み配線を形成する。
【００７９】
図１４（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１４（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。
【００８０】
下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４およびそれに接続する接続孔１３１内に、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００８１】
図１４（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００８２】
以下、図１４（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図１４（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
【００８３】
次に、図１５（ｃ）に示すように、下地酸化膜１１２上にダミー配線となるＳＯＧ膜１４１を形成する。ＳＯＧ膜１４１は所望のＣｕ配線１１７の高さと同等の膜厚で形成する。本実施形態においては、下地酸化膜１１２上でのＳＯＧ膜１４１の膜厚が４５０ｎｍとなるように、シリケートガラスを塗布した。
【００８４】
次に、図１５（ｄ）に示すように、リソグラフィー技術によりＳＯＧ膜１４１上にレジスト（不図示）を形成し、レジストをマスクとしてＳＯＧ膜１４１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。アッシングによりレジストを除去する場合、前述したように、Ｏ₂ プラズマによりダミー配線が損傷を受けるのを防ぐため、アッシング条件を適宜選択する。
【００８５】
次に、図１６（ｅ）に示すように、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を、例えば膜厚５００ｎｍで形成する。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００８６】
次に、図１６（ｆ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。ＣＭＰの後処理としてＨＦを用いた洗浄を行うと、ダミー配線１２４であるＳＯＧ膜がある程度エッチングされるが、続く工程でダミー配線１２４を除去するため、問題はない。
【００８７】
次に、図１７（ｇ）に示すように、ダミー配線１２４であるＳＯＧ膜を、ＨＦを用いたウェットエッチングにより除去する。これにより、接続孔１３１に接続する配線溝１１４が形成される。このウェットエッチングにおいて、ＦＳＧ膜からなる配線層分離酸化膜１１３と下地酸化膜１１２もわずかにエッチングされるが、これらの部分でのエッチング速度は、ＳＯＧ膜におけるエッチング速度に比較して十分に小さい。したがって、エッチング時間を適切に制限すれば、配線層分離酸化膜１１３と下地酸化膜１１２のエッチング量を最小限に抑え、配線溝１１４や接続孔１３１が広がるのを防止することができる。
【００８８】
次に、図１７（ｈ）に示すように、配線溝１１４内、接続孔１３１内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００８９】
さらに、電解めっき法により配線溝１１４内および接続孔１３１内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００９０】
その後、図１４（ａ）に示すように、配線層分離酸化膜１１３が露出するまでＣＭＰを行い、配線溝１１４内および接続孔１３１内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００９１】
上記の本実施形態の半導体装置の製造方法によれば、実施形態１および２と同様に、ダミー配線１２４を形成することにより、相対的に狭い配線スペースで配線層分離酸化膜１１３の比誘電率εを下げ、配線間容量を低減して、配線遅延を抑制することができる。
【００９２】
なお、上記の本実施形態において、ダミー配線としてＳＯＧ膜のかわりにＡｌ層を用いることもできる。Ａｌ層を用いた場合、ステップカバレージが不足して接続孔１３１内を埋め込むことはできないが、ダミー配線は除去され、接続孔１３１内は最終的にＣｕ配線１１７によって埋め込まれるため問題はない。
【００９３】
但し、ダミー配線としてＡｌ層を用いた場合に、ダミー配線を加工するためのリソグラフィ工程で合わせずれが起こると、接続孔１３１上の一部でＡｌ層がエッチングされる可能性がある。この場合、接続孔１３１が露出し、接続孔１３１がエッチングにより損傷を受ける可能性がある。
【００９４】
したがって、接続孔１３１内を例えばＳＯＧ膜で埋め込んでから、その上層にダミー配線となるＡｌ層を形成してもよい。これにより、接続孔１３１がエッチングの間、保護される。接続孔１３１内のＳＯＧ膜は、配線溝１１４内および接続孔１３１内に埋め込み配線を形成する前に、例えばＨＦを用いて除去すればよい。
【００９５】
上記の本発明の実施形態の半導体装置によれば、配線スペースの狭い箇所で選択的に絶縁膜の比誘電率εが低くなり、配線間容量が低減される。したがって、配線遅延が抑制され、半導体装置が高速化される。
上記の本発明の実施形態の半導体装置の製造方法によれば、層間絶縁膜の吸湿性の増加や密着性の悪化を防止しながら、配線スペースの狭い箇所の絶縁膜を選択的に低誘電率化することができる。
【００９６】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、上記の実施形態においては、Ｓｉ基板１１１上に単層のＣｕ配線１１７が形成される例を示したが、Ｓｉ基板１１１は、Ｓｉ基板１１１上に形成された配線層に置き換えることもできる。また、上記の実施形態のプロセスを繰り返すことにより、多層の埋め込み配線を形成することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９７】
【発明の効果】
本発明の半導体装置によれば、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制される。
本発明の半導体装置の製造方法によれば、配線スペースの狭い部分で配線間容量を低減させることが可能となる。
【図面の簡単な説明】
【図１】図１は本発明の半導体装置の実施形態に係り、配線間にＦＳＧ膜を形成した場合の配線スペースと配線容量との関係を示す図である。
【図２】図２は本発明の半導体装置の配線間に形成されるボイドを表す模式図である。
【図３】図３（ａ）は本発明の実施形態１に係る半導体装置の配線部分の断面図であり、図３（ｂ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ｃ）および（ｄ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ｅ）および（ｆ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ｇ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）は本発明の実施形態２に係る半導体装置の配線部分の断面図であり、図７（ｂ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ｃ）および（ｄ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ｅ）および（ｆ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ｇ）および（ｈ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の実施形態３に係る半導体装置の配線部分の断面図であり、図１１（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ｃ）および（ｄ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ｅ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）は本発明の実施形態４に係る半導体装置の配線部分の断面図であり、図１４（ｂ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ｃ）および（ｄ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ｅ）および（ｆ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ｇ）および（ｈ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）および（ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ｃ）および（ｄ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１０１…配線、１０２…絶縁膜、１０３…ボイド、１０４…導電層、１１１…Ｓｉ基板、１１２…下地酸化膜、１１３…配線層分離酸化膜、１１４…配線溝、１１５…ＴａＮ層、１１６…Ｃｕシード層、１１７…Ｃｕ配線、１２１…Ａｌ層、１２２…ＴｉＮ層、１２３…ＳｉＯＮ層、１２４…ダミー配線、１２５…Ｃｕめっき層、１３１…接続孔、１３２…プラグ、１３３…ＳｉＮ層、１４１…ＳＯＧ膜、２０１…Ｓｉ基板、２０２…下地酸化膜、２０３…ＳｉＮ層、２０４…配線層分離酸化膜、２０５…配線溝、２０６…ＴａＮ層、２０７…Ｃｕシード層、２０８…Ｃｕめっき層、２０９…Ｃｕ配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that have a smaller wiring capacity and a shorter delay time for wiring delay.
[0002]
[Prior art]
With the miniaturization and high integration of semiconductor devices, the wiring is miniaturized and the wiring pitch is reduced. As a result, the wiring resistance and the wiring capacitance increase, and the problem of wiring delay has become apparent. As solutions for wiring delay, development of low-resistance wiring materials typified by Cu and the like, and low dielectric constant materials typified by SiOF and HSQ are underway.
[0003]
Here, SiOF refers to a fluorine-doped oxide film (hereinafter referred to as FSG) formed by high density plasma chemical vapor deposition (HDP CVD). HSQ is hydrogenated siloxane (hydrogen).
silsesquioxane).
In the case of an FSG film, the dielectric constant of the interlayer insulating film can be reduced by simply adding F to the conventional silicon oxide film. Therefore, there is an advantage that it can be introduced into a semiconductor device without making significant changes to the conventional process.
[0004]
On the other hand, Cu wiring technology has already been put into practical use, and there is a report that Cu has higher electromigration resistance than Al, which has been widely used as a wiring material.
However, when forming Cu fine wiring, it is difficult to perform processing by dry etching as in the case of forming Al wiring. For the Al wiring, after forming an Al layer on the underlying insulating film, dry etching is performed on the Al layer using an etching gas that increases the etching selectivity of the Al layer to the underlying insulating film. Is formed.
[0005]
On the other hand, in the case of Cu, there is no etching gas in which Cu is etched with a high etching selectivity with respect to the underlying insulating film. Therefore, the Cu wiring is generally formed by a damascene method.
A method of forming a Cu buried wiring by a damascene method using an FSG film as an interlayer insulating film is disclosed in, for example, Japanese Patent Application Laid-Open No. 11-186261.
[0006]
Hereinafter, this method will be described with reference to FIGS. 18 and 19.
First, as shown in FIG. 18A, a base oxide film 202, a SiN layer 203 serving as an etching stopper layer, and a wiring layer isolation oxide film are formed on a Si substrate 201 on which predetermined elements and the like (not shown) are formed. 204 are sequentially deposited. As the wiring layer isolation oxide film 204, an FSG film is used.
[0007]
Next, as shown in FIG. 18B, a resist (not shown) is formed on the wiring layer isolation oxide film 204 by lithography, and dry etching is performed on the wiring layer isolation oxide film 204 using the resist as a mask. At this time, the SiN layer 203 becomes an etching stopper layer. Thereafter, the exposed SiN layer 203 is removed using, for example, hot phosphoric acid. Thereby, the wiring trench 205 is formed. Thereafter, the resist is removed.
[0008]
Next, as shown in FIG. 19C, a TaN layer 206 serving as a barrier metal layer is formed in the wiring trench 205 and on the wiring layer isolation oxide film 204 by, for example, sputtering. A Cu seed layer 207 is formed on the TaN layer 206 by sputtering, for example. The Cu seed layer 207 is provided for the purpose of improving the adhesion between the barrier metal layer and the Cu wiring.
Further, a Cu plating layer 208 is formed on the wiring layer isolation oxide film 204 via the TaN layer 206 and the Cu seed layer 207 so as to fill the wiring groove 205 by electrolytic plating.
[0009]
Next, as shown in FIG. 19D, chemical mechanical polishing (CMP) is performed to leave the Cu plating layer 208, the Cu seed layer 207, and the TaN layer 206 only in the wiring trench 205. As a result, a Cu embedded wiring 209 is formed. Thereafter, annealing is performed to remove impurities in the Cu embedded wiring, or the grain size of Cu is increased to further reduce the resistance.
[0010]
[Problems to be solved by the invention]
Most of the wiring capacity is determined by the horizontal wiring capacity. Therefore, in order to suppress the wiring delay of the semiconductor device, it is necessary to reduce the capacitance between adjacent wirings in a portion where the wiring interval (wiring space) is narrow.
[0011]
In the above-described conventional method of manufacturing a semiconductor device, as a method of reducing the capacitance between adjacent wirings, there is a method of reducing the dielectric constant of the FSG film itself that is the wiring layer isolation oxide film 204. However, if the F concentration in the FSG film is increased for the purpose of lowering the dielectric constant of the FSG film, unstable F in the film increases and the hygroscopicity of the FSG film increases, or the FSG film and the metal layer or Adhesion with the SiN layer (etching stopper layer) may deteriorate.
[0012]
The former hygroscopic problem is described, for example, in Semiconductor World (1995) 12, p.167-169.
The latter problem of deterioration of adhesion is described, for example, in JP-A-8-321547. In particular, the deterioration of the adhesion between the FSG film and the metal layer or SiN layer becomes significant after the annealing step. Therefore, it is estimated that the deterioration of the adhesion of the FSG film is caused by unstable F in the FSG film being diffused by heat treatment and segregating at the interface with the metal layer or SiN layer.
[0013]
The present invention has been made in view of the above-mentioned problems, and therefore, the present invention prevents the increase in hygroscopicity of the insulating film and the deterioration of adhesion while reducing the dielectric constant of the insulating film between the wirings. An object of the present invention is to provide a semiconductor device in which wiring delay is suppressed and a manufacturing method thereof.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention is formed on a first conductive layer, a first insulating film formed on the first conductive layer, and the first insulating film. A second insulating film, a wiring groove reaching the first insulating film, formed in a wiring pattern in the second insulating film, a wiring embedded in the wiring groove, and the first conductive layer; A semiconductor device having a connection hole formed in the first insulating film so as to connect to the wiring, wherein the second insulating film is a portion where the interval between the adjacent wirings is relatively narrow Is characterized in that it has a low dielectric constant as compared with the second insulating film in a portion where the interval is relatively wide.
[0015]
Preferably, the second insulating film is a silicon oxide film containing fluorine, and the second insulating film at a portion where the interval is relatively narrow is the second insulating film at a portion where the interval is relatively wide. Compared with this insulating film, it contains fluorine at a high concentration.
[0016]
Alternatively, preferably, the portion of the second insulating film having a relatively narrow interval has a first gap that is not in contact with the wiring. More preferably, the second insulating film in the relatively wide space has a second gap that is smaller than the first gap and does not contact the wiring. Or the said 2nd insulating film of the part with the said comparatively wide space | interval does not have a space | gap.
[0017]
The semiconductor device of the present invention preferably has a barrier metal layer that prevents a reaction between at least one of the first insulating film and the second insulating film and the wiring between the wiring trench and the wiring. It has further.
Preferably, the first conductive layer includes a part of a semiconductor substrate.
[0018]
Thereby, even if the fluorine concentration is not increased in the entire insulating film, the insulating film in a narrow wiring space can be selectively reduced in dielectric constant. Therefore, it is possible to reduce the inter-wiring capacity in a narrow wiring space and suppress the wiring delay. According to the semiconductor device of the present invention, since it is not necessary to increase the fluorine concentration in the entire insulating film, an increase in the hygroscopicity of the insulating film and a deterioration in adhesion are prevented.
[0019]
Furthermore, in order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on the first conductive layer, and a step of forming the first insulating film on the first insulating film. Forming a hole reaching the conductive layer, forming a sacrificial film with a wiring pattern on a part of the first insulating film and the hole, and a second insulating film covering the sacrificial film The second insulating film has a low dielectric constant at a portion where the interval between the adjacent sacrificial films is relatively narrow compared to a portion where the interval is relatively wide. A step of removing the second insulating film on the sacrificial film, a step of removing the sacrificial film and forming a wiring groove in the second insulating film, and a wiring in the wiring groove Forming the step.
[0020]
In the method for manufacturing a semiconductor device according to the present invention, preferably, the step of forming the second insulating film includes a step of forming a silicon oxide film containing fluorine by chemical vapor deposition, and the interval is relatively The second insulating film contains fluorine in a higher concentration than the narrower portion than the relatively wide portion.
[0021]
Alternatively, preferably, in the step of forming the second insulating film, a first gap that is not in contact with the sacrificial film is formed in the second insulating film in a portion where the interval is relatively narrow.
More preferably, in the step of forming the second insulating film, the second insulating film having a relatively wide space is smaller than the first gap and is not in contact with the sacrificial film. Two voids are formed. Alternatively, in the step of forming the second insulating film, no gap is formed in the second insulating film at a portion where the interval is relatively wide.
[0022]
Preferably, the method for manufacturing a semiconductor device according to the present invention further includes a step of forming a plug made of a conductor in the hole before forming the sacrificial film, and the wiring is electrically connected to the plug. Form to connect to.
Preferably, the step of forming the wiring includes a step of forming a wiring material layer on the second insulating film so as to fill the wiring groove, and until the second insulating film is exposed. And chemical mechanical polishing the surface of the wiring material layer.
Preferably, in the step of forming the wiring material layer, the wiring material is also embedded in the hole through the wiring groove.
[0023]
Preferably, the step of forming the wiring material layer includes an electrolytic plating step.
Preferably, in the method for manufacturing a semiconductor device of the present invention, the sacrificial layer is formed between the first insulating film and the sacrificial film after forming the first insulating film and before forming the sacrificial film. The method further includes a step of forming an etching stopper layer capable of sufficiently slowing the etching rate with respect to the film.
[0024]
As a result, it is possible to manufacture a semiconductor device having a reduced wiring capacitance in a narrow wiring space. According to the method for manufacturing a semiconductor device of the present invention, it is possible to reduce the dielectric constant of the insulating film between the wirings according to the wiring space.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
According to the method for manufacturing a semiconductor device of the present invention, when the FSG film is formed so as to cover the wiring after the wiring is processed, the relative dielectric constant ε between the wirings changes depending on the wiring space. In particular, the wiring capacity in a portion where the wiring space is narrow can be reduced.
[0026]
FIG. 1 shows the wiring space dependence of the wiring capacity. In the conventional Al wiring process, when an FSG film is formed on an Al wiring by HDP, it has been confirmed that the relative permittivity ε between wirings decreases as the wiring space becomes narrower.
Since it is difficult to directly obtain the relative dielectric constant ε of the FSG film between the wirings, the wiring capacitance between the wirings was measured, and the actual measurement values were plotted against the wiring space. The solid line in FIG. 1 is a curve obtained by fitting a plot of actual measurement values.
[0027]
On the other hand, the dotted curve shows the simulation result, and in order from the smaller wiring capacity in the same wiring space, ε = 3.1, ε = 3.3, ε = 3.5, ε = 3.7. Sometimes corresponds. By comparing the measured value of the wiring capacitance with the simulation result, the relative dielectric constant ε between the wirings was indirectly calculated.
[0028]
As shown in FIG. 1, when the wiring space is approximately 0.3 μm or more, the measured value of the wiring capacity is distributed in the wiring capacity range corresponding to 3.5 ≦ ε ≦ 3.7 in the simulation. . On the other hand, when the wiring space is approximately 0.25 μm, the measured value of the wiring capacity is generally distributed in the wiring capacity range corresponding to 3.3 ≦ ε ≦ 3.5 in the simulation.
[0029]
As described above, when the wiring space is narrowed, the relative dielectric constant ε between the wirings decreases. This is because, as the wiring space becomes narrower, ions incident between the wirings during the CVD process, especially O ⁺ This is thought to be because the amount of F decreases, the oxidation reaction hardly progresses, and the amount of F taken into the FSG film increases.
[0030]
From the viewpoint of embeddability, when the wiring space is narrowed, as shown in FIG. 2, step coverage is insufficient, and voids 103 are likely to be generated in the insulating film 102 between the wirings 101. The presence of the void 103 can also reduce the relative dielectric constant ε between the wirings. The size and shape of the void 103 can be confirmed, for example, by cleaving the insulating film 102 and observing with a scanning electron microscope. In FIG. 2, the conductive layer 104 may be a wiring or a semiconductor substrate.
[0031]
(Embodiment 1)
According to the method for manufacturing a semiconductor device of this embodiment, a sacrificial film (hereinafter referred to as a dummy wiring) is formed in advance on a portion where a Cu wiring is to be formed, an FSG film is formed, and the dummy wiring is removed. Thus, a wiring groove is formed. As a result, even when the embedded wiring is formed, the relative dielectric constant ε of the FSG film can be changed according to the wiring space.
[0032]
FIG. 3A is a cross-sectional view of the Cu wiring portion of the semiconductor device of this embodiment. As shown in FIG. 3A, a base oxide film 112 is formed on a Si substrate 111 on which predetermined elements and the like (not shown) are formed. An FSG film is formed as a wiring layer isolation oxide film 113 on the base oxide film 112. A wiring trench 114 is formed in the wiring layer isolation oxide film 113. A Cu wiring 117 is formed in the wiring groove 114 via a TaN layer 115 and a Cu seed layer 116.
[0033]
In the semiconductor device shown in FIG. 3A, A is the narrowest and C is the widest in the wiring spaces A to C. The relative permittivity ε of the narrowest wiring space A is the lowest, and the relative permittivity ε increases in the order of B and C. As a result, the inter-wiring capacitance in a narrow wiring space is selectively reduced, and wiring delay is suppressed. According to the semiconductor device of this embodiment, it is not necessary to increase the fluorine concentration in the entire FSG film, and an increase in hygroscopicity of the FSG film and deterioration of adhesion are prevented.
[0034]
Hereinafter, a method for forming the embedded wiring shown in FIG.
First, as shown in FIG. 3B, a base oxide film 112 is formed on the Si substrate 111 by, for example, CVD. An Al layer 121 serving as a dummy wiring is formed thereon with a film thickness of 400 nm by sputtering, for example. A TiN layer 122 is formed on the Al layer 121 with a film thickness of 25 nm by sputtering, for example. A SiON layer 123 is formed as an upper layer with a film thickness of 30 nm by CVD, for example.
[0035]
The SiON layer 123 is used as an antireflection film when forming a resist that serves as an etching mask for processing dummy wirings by a lithography process. By providing the antireflection film, distortion or deviation of the pattern due to reflected light during exposure or interference thereof can be prevented.
[0036]
The TiN layer 122 is provided for the purpose of improving the adhesion between the Al layer 121 and the SiON layer 123.
The SiON layer 123 and the TiN layer 122 are provided for the purpose of facilitating pattern formation in the lithography process and for forming the pattern with high precision, but are not necessarily provided.
[0037]
Next, as shown in FIG. 4C, a resist (not shown) is formed on the SiON layer 123 by lithography, and dry etching is performed on the SiON layer 123, the TiN layer 122, and the Al layer 121 using the resist as a mask. . Thereby, the dummy wiring 124 is formed. Thereafter, the resist is removed.
[0038]
Next, as shown in FIG. 4D, an FSG film is formed on the dummy wiring 124 as a wiring layer isolation oxide film 113 by HDP. At this time, it is desirable that the film thickness of the FSG film between the wirings is larger than the height of the dummy wirings 124. In this embodiment, the FSG film is deposited with a film thickness of 500 nm.
The film formation conditions for the FSG film are 4 mTorr pressure and SiF. _Four Flow rate is 26sccm, SiH _Four The flow rate is 40 sccm, O ₂ The flow rate was 120 sccm, the Ar gas flow rate was 65 sccm, the ICP power was 4000 W, and the bias power was 2200 W.
[0039]
Next, as shown in FIG. 5E, CMP is performed to remove the FSG film formed on the dummy wiring 124 and expose the surface of the dummy wiring 124. By completing the CMP when the surface of the dummy wiring 124 is exposed, a flat surface can be obtained.
[0040]
Next, as shown in FIG. 5F, the SiON layer 123 and the TiN layer 122 constituting the dummy wiring 124 are removed by plasma etching. For this etching, an etching gas such as CF _Four And O ₂ Is used. Further, the Al layer 121 of the dummy wiring 124 is removed by wet etching using phosphoric acid. By removing the dummy wiring 124 as described above, the wiring groove 114 is formed in the wiring layer isolation oxide film 113.
[0041]
Next, as shown in FIG. 6G, a TaN layer 115 serving as a barrier metal layer is formed with a film thickness of 25 nm by sputtering, for example, in the wiring trench 114 and on the wiring layer isolation oxide film 113. A Cu seed layer 116 is formed on the TaN layer 115 to a thickness of 100 nm by sputtering, for example. The Cu seed layer 116 is provided for the purpose of improving the adhesion between the barrier metal layer and the Cu wiring.
[0042]
Further, a Cu plating layer 125 is formed on the wiring layer isolation oxide film 113 via the TaN layer 115 and the Cu seed layer 116 so as to fill the wiring groove 114 by electrolytic plating. The Cu plating layer 125 is formed thick so that the film thickness on the wiring layer isolation oxide film 113 is about 1000 nm, for example.
[0043]
Thereafter, as shown in FIG. 3A, CMP is performed to leave the Cu plating layer 125, the Cu seed layer 116, and the TaN layer 115 only in the wiring trench 114. As a result, a Cu buried wiring 117 is formed. Thereafter, annealing is performed to remove impurities in the Cu embedded wiring, or the grain size of Cu is increased to further reduce the resistance.
[0044]
In the present embodiment, an FSG film having a relative dielectric constant ε of 3.7 in the widest wiring space C is used as the wiring layer isolation oxide film 113. However, as in the experimental results shown in FIG. As the space became narrower, the relative dielectric constant ε between the wirings decreased.
Specifically, when the wiring space was 0.35 μm, the relative dielectric constant ε between the wirings was 3.7, but when the wiring space was 0.28 μm, the relative dielectric constant ε was 3.5. Further, when the wiring space was reduced to 0.24 μm, the relative dielectric constant ε was 3.4, and when the wiring space was reduced to 0.22 μm, the relative dielectric constant ε was 3.3.
[0045]
In the above-described embodiment, Al is used for the dummy wiring 124, but the dummy wiring is not necessarily made of metal. Any material other than metal can be used as long as it can be processed with a high etching selectivity with respect to the base oxide film 112. For example, dummy wirings can be formed using an SOG (spin-on glass) film, a carbon film, or the like.
[0046]
When the SOG film is used as the dummy wiring, for example, the SOG film can be selectively removed by using the ratio of the etching rate of the SOG film and the base oxide film 112 to hydrofluoric acid (HF). Or O ₂ Only the SOG film can be selectively removed with respect to the base oxide film 112 by plasma treatment.
When a carbon film is used as the dummy wiring, for example, O ₂ Only the carbon film can be selectively removed from the base oxide film 112 by plasma treatment.
[0047]
However, when an SOG film or a carbon film is used, if the ashing is performed when the resist for processing the dummy wiring is removed, the dummy wiring becomes O ₂ May be damaged by plasma. In such a case, ashing conditions are selected as appropriate so that the dummy wiring is not easily damaged. For example, when the resist is removed after forming the dummy wiring using the SOG film, ashing is performed at a pressure of 150 mTorr, O 2. ₂ The gas flow rate is 60 sccm and the RF power is 500 W.
[0048]
In the present embodiment, the TaN layer 115 is used as the barrier metal layer of the Cu wiring 117. However, Ta, TiN, WN, or the like can be used in addition to TaN.
In the above-described embodiment, connection holes for connecting elements and the like formed on the Si substrate 111 and the Cu wiring 117 are not shown, but such connection holes are formed before the dummy wiring 124 is formed. A base oxide film 112 is formed and buried with a metal layer (plug). Therefore, when the dummy wiring 124 is formed, the plug in the connection hole is exposed in principle.
[0049]
(Embodiment 2)
According to the first embodiment, when the dummy wiring 124 is removed, the plug in the connection hole formed in the lower portion of the dummy wiring 124 may be removed. On the other hand, according to the manufacturing method of the semiconductor device of this embodiment, only the dummy wiring 124 is selectively removed, and the plug in the connection hole formed in the base is not removed.
[0050]
FIG. 7A is a cross-sectional view of the Cu wiring portion of the semiconductor device of this embodiment. As shown in FIG. 7A, a base oxide film 112 is formed on a Si substrate 111 on which predetermined elements and the like (not shown) are formed. In the base oxide film 112, a connection hole 131 for connecting an element on the Si substrate 111 and the upper Cu wiring 117 is formed. A plug 132 made of a conductor such as metal is formed in the connection hole 131.
[0051]
A wiring layer isolation oxide film 113 is formed on the base oxide film 112 with a SiN layer 133 interposed therebetween. The SiN layer 133 is used as an etching stopper layer when the dummy wiring is removed. An FSG film is used as the wiring layer isolation oxide film 113. A wiring trench 114 is formed in the wiring layer isolation oxide film 113. In the wiring groove 114, a Cu wiring 117 is formed via a TaN layer 115 and a Cu seed layer.
[0052]
Also in the semiconductor device shown in FIG. 7A, as in the first embodiment, the relative permittivity ε of the narrowest wiring space A is the lowest, and the relative permittivity ε increases in the order of B and C. As a result, the inter-wiring capacitance in a narrow wiring space is selectively reduced, and wiring delay is suppressed. According to the semiconductor device of this embodiment, it is not necessary to increase the fluorine concentration in the entire FSG film, and an increase in hygroscopicity of the FSG film and deterioration of adhesion are prevented.
[0053]
Hereinafter, a method of forming the embedded wiring shown in FIG.
First, as shown in FIG. 7B, a base oxide film 112 is formed on the Si substrate 111 by, for example, CVD. A resist (not shown) is formed on the base oxide film 112 by lithography, and dry etching is performed on the base oxide film 112 using the resist as a mask. Thereby, the connection hole 131 is formed. Thereafter, the resist is removed.
Further, a metal layer such as tungsten is formed on the base oxide film 112 so as to fill the connection hole 131. Thereafter, for example, CMP is performed to form the plug 132 in the connection hole 131. As the material of the plug 132, Cu, polysilicon, or the like can be used.
[0054]
Next, as shown in FIG. 8C, an SiN layer 133 to be an etching stopper layer is formed with a film thickness of 50 nm on the base oxide film 112 by, for example, CVD. Over the SiN layer 133, an Al layer 121 serving as a dummy wiring is formed with a film thickness of 400 nm by sputtering, for example.
[0055]
A TiN layer 122 is formed on the Al layer 121 with a film thickness of 25 nm by sputtering, for example. A SiON layer 123 is formed as an upper layer with a film thickness of 30 nm by CVD, for example.
Similar to the first embodiment, the SiON layer 123 is used as an antireflection film, and the TiN layer 122 is provided for the purpose of improving the adhesion between the Al layer 121 and the SiON layer 123.
[0056]
Next, as shown in FIG. 8D, a resist (not shown) is formed on the SiON layer 123 by a lithography technique, and dry etching is performed on the SiON layer 123, the TiN layer 122, and the Al layer 121 using the resist as a mask. . Thereby, the dummy wiring 124 is formed. Thereafter, the resist is removed.
[0057]
Next, as shown in FIG. 9E, as in the first embodiment, after forming an FSG film as the wiring layer isolation oxide film 113 on the dummy wiring 124, CMP is performed, and the surface of the dummy wiring 124 is formed. Expose. The film thickness and film formation conditions of the FSG film may be the same as those in the first embodiment.
[0058]
Next, as shown in FIG. 9F, the SiON layer 123, the TiN layer 122, and the Al layer 121 constituting the dummy wiring 124 are removed by plasma etching. For this etching, an etching gas such as CF _Four And O ₂ Is used. At this time, since the SiN layer 133 is formed as an etching stopper layer, the plug 132 in the connection hole 131 is not etched.
[0059]
Next, as shown in FIG. 10G, the exposed SiN layer 133 is removed by wet etching using phosphoric acid. At this time, since the SiN layer 133 is etched with a sufficiently high etching selectivity with respect to the underlying plug 132, the plug 132 is not etched. As described above, the wiring trench 114 is formed in the wiring layer isolation oxide film 113.
[0060]
Next, as shown in FIG. 10H, as in the first embodiment, a TaN layer 115 serving as a barrier metal layer is formed into a film thickness of 25 nm by sputtering, for example, in the wiring trench 114 and on the wiring layer isolation oxide film 113. Form with. Subsequently, a Cu seed layer 116 is formed on the TaN layer 115 with a film thickness of 100 nm by sputtering, for example.
[0061]
Further, a Cu plating layer 125 is formed on the wiring layer isolation oxide film 113 via the TaN layer 115 and the Cu seed layer 116 so as to fill the wiring groove 114 by electrolytic plating. The Cu plating layer 125 is formed thick so that the film thickness on the wiring layer isolation oxide film 113 is about 1000 nm, for example.
[0062]
Next, as shown in FIG. 7A, CMP is performed to leave the Cu plating layer 125, the Cu seed layer 116, and the TaN layer 115 only in the wiring trench 114. As a result, a Cu buried wiring 117 is formed. Thereafter, annealing is performed to remove impurities in the Cu embedded wiring, or the grain size of Cu is increased to further reduce the resistance.
According to the method of manufacturing a semiconductor device of the present embodiment, it is possible to prevent the underlying plug from being damaged by etching when the dummy wiring is removed.
[0063]
(Embodiment 3)
FIG. 11A is a cross-sectional view of the Cu wiring portion of the semiconductor device of this embodiment. As shown in FIG. 11A, a base oxide film 112 is formed on a Si substrate 111 on which predetermined elements and the like (not shown) are formed. An NSG (non-doped silicate glass) film is formed as a wiring layer isolation oxide film 113 on the base oxide film 112. A wiring trench 114 is formed in the wiring layer isolation oxide film 113. In the wiring groove 114, a Cu wiring 117 is formed via a TaN layer 115 and a Cu seed layer.
[0064]
In the semiconductor device of this embodiment, a void 103 having a size corresponding to the wiring space is formed in the wiring layer isolation oxide film 113. For example, since the wiring space A is narrower than the wiring space B, the void 103 formed in the wiring space A is larger. On the other hand, no void is formed in the wiring layer isolation oxide film 113 in the wiring space C wider than the wiring spaces A and B.
As described above, the narrower the wiring space, the larger the void 103 formed, and the relative dielectric constant ε of the wiring layer isolation oxide film 113 decreases accordingly. Therefore, the inter-wiring capacity in a narrow wiring space is reduced and wiring delay is suppressed.
[0065]
Hereinafter, a method for forming the embedded wiring shown in FIG.
First, as in the first embodiment, dummy wirings 124 are formed on the base oxide film 112 as shown in FIG.
Next, as shown in FIG. 11B, an NSG film is formed on the dummy wiring 124 as the wiring layer isolation oxide film 113 by HDP.
[0066]
In the present embodiment, it is possible to use an FSG film as the wiring layer isolation oxide film 113. However, since the FSG film generally has better embedding characteristics than the NSG film, the void 103 is less likely to occur. This is related to the generation of fluorine radicals in a high-density plasma atmosphere when the FSG film is formed, and the fluorine radicals contributing to etching.
[0067]
When forming the wiring layer isolation oxide film 113 such as an NSG film, the film forming conditions are set so that a larger void 103 is generated in a narrow wiring space and no void is formed in a wide wiring space. The upper end of the void 103 is positioned lower than the upper end of the dummy wiring 124. Further, the void 103 and the side surface of the dummy wiring 124 are not in contact with each other.
[0068]
The film thickness of the NSG film between the wirings is desirably larger than the height of the dummy wirings 124. In this embodiment, the NSG film is deposited with a film thickness of 500 nm.
The NSG film is formed under the conditions of a pressure of 10 mTorr and SiH. _Four The flow rate is 170 sccm, O ₂ The flow rate was 300 sccm, the Ar gas flow rate was 120 sccm, the ICP power was 4000 W, and the bias power was 2500 W.
[0069]
As a result, for example, a void 103 having an isosceles triangle shape with a cross section of about 0.1 μm and a height of about 0.25 μm is formed at a location where the wiring space is 0.2 μm. The apex (upper end) of the void 103 was at a position lower by about 0.1 μm from the upper end of the dummy wiring 124.
[0070]
Next, as shown in FIG. 12C, CMP is performed to remove the NSG film formed on the dummy wiring 124 and expose the surface of the dummy wiring 124. By completing the CMP when the surface of the dummy wiring 124 is exposed, a flat surface can be obtained.
[0071]
Next, as shown in FIG. 12D, the SiON layer 123 and the TiN layer 122 constituting the dummy wiring 124 are removed by plasma etching. For this etching, an etching gas such as CF _Four And O ₂ Is used. Further, the Al layer 121 of the dummy wiring 124 is removed by wet etching using phosphoric acid, for example. By removing the dummy wiring 124 as described above, the wiring groove 114 is formed in the wiring layer isolation oxide film 113.
[0072]
Next, as shown in FIG. 13E, as in the first embodiment, a TaN layer 115 serving as a barrier metal layer is formed in a thickness of 25 nm by sputtering, for example, in the wiring trench 114 and on the wiring layer isolation oxide film 113. Form with. Subsequently, a Cu seed layer 116 is formed on the TaN layer 115 with a film thickness of 100 nm by sputtering, for example.
[0073]
Further, a Cu plating layer 125 is formed on the wiring layer isolation oxide film 113 via the TaN layer 115 and the Cu seed layer 116 so as to fill the wiring groove 114 by electrolytic plating. The Cu plating layer 125 is formed thick so that the film thickness on the wiring layer isolation oxide film 113 is about 1000 nm, for example.
[0074]
Thereafter, as shown in FIG. 11A, CMP is performed to leave the Cu plating layer 125, the Cu seed layer 116, and the TaN layer 115 only in the wiring trench 114. As a result, a Cu buried wiring 117 is formed. Thereafter, annealing is performed to remove impurities in the Cu embedded wiring, or the grain size of Cu is increased to further reduce the resistance.
[0075]
In the present embodiment, when the upper end of the void 103 is higher than the upper end of the dummy wiring 124, CMP is performed on the NSG film until the dummy wiring 124 is exposed in the step shown in FIG. In the process, the void 103 is exposed on the surface of the NSG film. Therefore, the wiring is embedded in the void 103 in the step of embedding the Cu plating layer 125 in the wiring groove 114 (see FIG. 13E).
[0076]
When the void 103 and the side surface of the dummy wiring 124 are in contact with each other, the void 103 is connected to the wiring groove 114 when the dummy wiring 124 is removed. Therefore, in the process of embedding the Cu plating layer 125 in the wiring groove 114, there is a problem that the wiring is also embedded in the void 103 and the wiring is locally thickened.
[0077]
Also by the method for manufacturing a semiconductor device of the present embodiment, the relative dielectric constant ε of the wiring layer isolation oxide film 113 can be changed according to the wiring space, and the capacitance between wirings in a narrow wiring space can be reduced. For example, when an NSG film having a relative dielectric constant ε of 4.3 in a wide wiring space C (wiring space 0.4 μm) without voids is used as the wiring layer isolation oxide film 113, the narrowest wiring space A The relative dielectric constant ε in the wiring space (0.2 μm) was 3.2. As a result, the inter-wiring capacity in a narrow wiring space is reduced, and wiring delay is suppressed.
[0078]
(Embodiment 4)
In the first to third embodiments, the Cu wiring 117 is formed only in the wiring groove 114, and the plug 132 is formed in the connection hole 131 of the base oxide film 112 separately from the Cu wiring 117. On the other hand, in this embodiment, a buried wiring is formed in the same process in the connection hole 131 of the base oxide film 112 and the upper wiring groove 114.
[0079]
FIG. 14A is a cross-sectional view of the Cu wiring portion of the semiconductor device of this embodiment. As shown in FIG. 14A, a base oxide film 112 is formed on a Si substrate 111 on which predetermined elements and the like (not shown) are formed. In the base oxide film 112, a connection hole 131 for connecting an element on the Si substrate 111 and the upper Cu wiring 117 is formed.
[0080]
An FSG film is formed as a wiring layer isolation oxide film 113 on the base oxide film 112. A wiring trench 114 is formed in the wiring layer isolation oxide film 113. A Cu wiring 117 is formed in the wiring groove 114 and the connection hole 131 connected thereto via a TaN layer 115 and a Cu seed layer.
[0081]
Also in the semiconductor device shown in FIG. 14A, as in the first embodiment, the relative permittivity ε of the narrowest wiring space A is the lowest, and the relative permittivity ε increases in the order of B and C. As a result, the inter-wiring capacitance in a narrow wiring space is selectively reduced, and wiring delay is suppressed. According to the semiconductor device of this embodiment, it is not necessary to increase the fluorine concentration in the entire FSG film, and an increase in hygroscopicity of the FSG film and deterioration of adhesion are prevented.
[0082]
Hereinafter, a method of forming the embedded wiring shown in FIG.
First, as shown in FIG. 14B, a base oxide film 112 is formed on the Si substrate 111 by, for example, CVD. A resist (not shown) is formed on the base oxide film 112 by lithography, and dry etching is performed on the base oxide film 112 using the resist as a mask. Thereby, the connection hole 131 is formed. Thereafter, the resist is removed.
[0083]
Next, as shown in FIG. 15C, an SOG film 141 serving as a dummy wiring is formed on the base oxide film 112. The SOG film 141 is formed with a film thickness equivalent to the height of the desired Cu wiring 117. In this embodiment, silicate glass is applied so that the thickness of the SOG film 141 on the base oxide film 112 is 450 nm.
[0084]
Next, as shown in FIG. 15D, a resist (not shown) is formed on the SOG film 141 by lithography, and dry etching is performed on the SOG film 141 using the resist as a mask. Thereby, the dummy wiring 124 is formed. Thereafter, the resist is removed. When removing the resist by ashing, as described above, O ₂ In order to prevent the dummy wiring from being damaged by the plasma, ashing conditions are appropriately selected.
[0085]
Next, as shown in FIG. 16E, an FSG film is formed as a wiring layer isolation oxide film 113 on the dummy wiring 124 with a film thickness of, for example, 500 nm. The film thickness and film formation conditions of the FSG film may be the same as those in the first embodiment.
[0086]
Next, as shown in FIG. 16F, CMP is performed to remove the FSG film formed on the dummy wiring 124 and expose the surface of the dummy wiring 124. By completing the CMP when the surface of the dummy wiring 124 is exposed, a flat surface can be obtained. When cleaning using HF is performed as a post-process of CMP, the SOG film as the dummy wiring 124 is etched to some extent, but there is no problem because the dummy wiring 124 is removed in a subsequent process.
[0087]
Next, as shown in FIG. 17G, the SOG film which is the dummy wiring 124 is removed by wet etching using HF. Thereby, the wiring groove 114 connected to the connection hole 131 is formed. In this wet etching, the wiring layer isolation oxide film 113 and the base oxide film 112 made of the FSG film are also slightly etched, but the etching rate in these portions is sufficiently smaller than the etching rate in the SOG film. Therefore, if the etching time is appropriately limited, the etching amount of the wiring layer isolation oxide film 113 and the base oxide film 112 can be minimized, and the wiring groove 114 and the connection hole 131 can be prevented from spreading.
[0088]
Next, as shown in FIG. 17H, a TaN layer 115 serving as a barrier metal layer is formed in a thickness of 25 nm by sputtering, for example, in the wiring trench 114, the connection hole 131, and the wiring layer isolation oxide film 113. To do. Subsequently, a Cu seed layer 116 is formed on the TaN layer 115 with a film thickness of 100 nm by sputtering, for example.
[0089]
Further, a Cu plating layer 125 is formed on the wiring layer isolation oxide film 113 via the TaN layer 115 and the Cu seed layer 116 so as to fill the wiring groove 114 and the connection hole 131 by electrolytic plating. The Cu plating layer 125 is formed thick so that the film thickness on the wiring layer isolation oxide film 113 is about 1000 nm, for example.
[0090]
Thereafter, as shown in FIG. 14A, CMP is performed until the wiring layer isolation oxide film 113 is exposed, and the Cu plating layer 125, the Cu seed layer 116, and the TaN layer 115 are formed only in the wiring groove 114 and the connection hole 131. Leave. As a result, a Cu buried wiring 117 is formed. Thereafter, annealing is performed to remove impurities in the Cu embedded wiring, or the grain size of Cu is increased to further reduce the resistance.
[0091]
According to the manufacturing method of the semiconductor device of the present embodiment, the dielectric constant of the wiring layer isolation oxide film 113 is formed in a relatively narrow wiring space by forming the dummy wiring 124 as in the first and second embodiments. By reducing ε and reducing the capacitance between wirings, wiring delay can be suppressed.
[0092]
In the present embodiment, an Al layer can be used as the dummy wiring instead of the SOG film. When the Al layer is used, the step coverage is insufficient and the connection hole 131 cannot be embedded, but there is no problem because the dummy wiring is removed and the connection hole 131 is finally embedded by the Cu wiring 117.
[0093]
However, when an Al layer is used as the dummy wiring, if the misalignment occurs in the lithography process for processing the dummy wiring, the Al layer may be etched in a part on the connection hole 131. In this case, the connection hole 131 may be exposed and the connection hole 131 may be damaged by etching.
[0094]
Therefore, after the inside of the connection hole 131 is filled with, for example, an SOG film, an Al layer serving as a dummy wiring may be formed thereon. Thereby, the connection hole 131 is protected during etching. The SOG film in the connection hole 131 may be removed using, for example, HF before the embedded wiring is formed in the wiring groove 114 and the connection hole 131.
[0095]
According to the semiconductor device of the above-described embodiment of the present invention, the relative dielectric constant ε of the insulating film is selectively reduced at a narrow wiring space, and the inter-wiring capacitance is reduced. Therefore, wiring delay is suppressed and the semiconductor device is speeded up.
According to the method for manufacturing a semiconductor device of the above-described embodiment of the present invention, an insulating film in a narrow wiring space is selectively provided with a low dielectric constant while preventing an increase in hygroscopicity of the interlayer insulating film and a deterioration in adhesion. Can be
[0096]
The embodiments of the semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above description. For example, in the above-described embodiment, an example in which the single-layer Cu wiring 117 is formed on the Si substrate 111 is shown. However, the Si substrate 111 can be replaced with a wiring layer formed on the Si substrate 111. . Further, by repeating the process of the above embodiment, a multilayer embedded wiring can be formed.
In addition, various modifications can be made without departing from the scope of the present invention.
[0097]
【Effect of the invention】
According to the semiconductor device of the present invention, while an increase in hygroscopicity of the insulating film and a deterioration in adhesion are prevented, the insulating film between the wirings has a low dielectric constant, and wiring delay is suppressed.
According to the method for manufacturing a semiconductor device of the present invention, it is possible to reduce inter-wiring capacitance in a narrow wiring space.
[Brief description of the drawings]
FIG. 1 is a diagram showing a relationship between a wiring space and a wiring capacitance when an FSG film is formed between wirings according to an embodiment of a semiconductor device of the present invention.
FIG. 2 is a schematic diagram showing voids formed between wirings of a semiconductor device of the present invention.
3A is a cross-sectional view of a wiring portion of the semiconductor device according to the first embodiment of the present invention, and FIG. 3B is a manufacturing method of the semiconductor device manufacturing method according to the first embodiment of the present invention. It is sectional drawing which shows a process.
4 (c) and 4 (d) are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIGS. 5E and 5F are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 6G is a cross-sectional view showing a manufacturing step in the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
7A is a cross-sectional view of a wiring portion of a semiconductor device according to the second embodiment of the present invention, and FIG. 7B is a manufacturing method of the semiconductor device manufacturing method according to the second embodiment of the present invention. It is sectional drawing which shows a process.
FIGS. 8C and 8D are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIGS. 9E and 9F are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIGS. 10G and 10H are cross-sectional views showing manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
11A is a cross-sectional view of a wiring portion of a semiconductor device according to the third embodiment of the present invention, and FIG. 11B is a manufacturing method of the semiconductor device manufacturing method according to the third embodiment of the present invention. It is sectional drawing which shows a process.
FIGS. 12C and 12D are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 13E is a cross-sectional view showing the manufacturing process of the manufacturing method of the semiconductor device according to the third embodiment of the present invention.
14A is a cross-sectional view of a wiring portion of a semiconductor device according to Embodiment 4 of the present invention, and FIG. 14B is a manufacturing method of the semiconductor device according to Embodiment 4 of the present invention. It is sectional drawing which shows a process.
FIGS. 15C and 15D are cross-sectional views showing manufacturing steps of a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIGS. 16E and 16F are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIGS. 17 (g) and 17 (h) are cross-sectional views showing the manufacturing steps of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
18 (a) and 18 (b) are cross-sectional views showing manufacturing steps of a conventional method for manufacturing a semiconductor device.
19 (c) and 19 (d) are cross-sectional views showing manufacturing steps of a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... Wiring, 102 ... Insulating film, 103 ... Void, 104 ... Conductive layer, 111 ... Si substrate, 112 ... Base oxide film, 113 ... Wiring layer isolation oxide film, 114 ... Wiring groove, 115 ... TaN layer, 116 ... Cu Seed layer, 117 ... Cu wiring, 121 ... Al layer, 122 ... TiN layer, 123 ... SiON layer, 124 ... Dummy wiring, 125 ... Cu plating layer, 131 ... connection hole, 132 ... plug, 133 ... SiN layer, 141 ... SOG film, 201 ... Si substrate, 202 ... underlying oxide film, 203 ... SiN layer, 204 ... wiring layer isolation oxide film, 205 ... wiring groove, 206 ... TaN layer, 207 ... Cu seed layer, 208 ... Cu plating layer, 209 ... Cu wiring.

Claims

Forming a first insulating film over the first conductive layer,
Forming a hole reaching the first conductive layer in the first insulating film;
Forming a sacrificial film with a wiring pattern on a part of the first insulating film and on the hole;
A silicon oxide film containing fluorine is formed by chemical vapor deposition so as to cover the sacrificial film, and the gap between adjacent sacrificial films is relatively narrow, compared to a relatively wide area. A step of forming a second insulating film having a low dielectric constant by containing fluorine at a high concentration and having a relatively narrow interval as compared to a relatively wide portion ;
Removing the second insulating film on the sacrificial film;
Removing the sacrificial film and forming a wiring trench in the second insulating film;
Forming a wiring in the wiring groove. A method for manufacturing a semiconductor device.

In the step of forming the second insulating film, said second insulating layer of the interval is relatively narrow portion, the semiconductor device according to claim 1 which forms a first gap that does not contact with the sacrificial layer Manufacturing method.

In the step of forming the second insulating film, a second gap that is smaller than the first gap and is not in contact with the sacrificial film is formed in the second insulating film at a relatively wide interval. A method for manufacturing a semiconductor device according to claim 2 .

3. The method of manufacturing a semiconductor device according to claim 2 , wherein, in the step of forming the second insulating film, no gap is formed in the second insulating film in a portion where the interval is relatively wide.

Before forming the sacrificial film, further comprising a step of forming a plug made of a conductor in the hole;
The method of manufacturing a semiconductor device according to claim 1 for forming the wiring, so as to be electrically connected to the plug.

Forming the wiring includes forming a wiring material layer on the second insulating film so as to fill the wiring trench;
The method for manufacturing a semiconductor device according to claim 1, further comprising: performing chemical mechanical polishing on a surface of the wiring material layer until the second insulating film is exposed.

The method for manufacturing a semiconductor device according to claim 6 , wherein in the step of forming the wiring material layer, a wiring material is also embedded in the hole through the wiring groove.

The method for manufacturing a semiconductor device according to claim 6, wherein the step of forming the wiring material layer includes an electrolytic plating step.

After forming the first insulating film and before forming the sacrificial film, it is possible to sufficiently slow the etching rate with respect to the sacrificial film between the first insulating film and the sacrificial film. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming an etching stopper layer.