JP4957050B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくは半導体基板の主面に平行に主電流が流れる横型パワーダイオードに関する。

パワーダイオードには、図２の従来の半導体装置（チップ）の要部断面図（ａ）に示すように、矢印で示す電流１０３が半導体基板１００の主面（１０１、１０２）および電極（１０５、１０６）面に対して垂直方向に流れる縦型構造デバイスと、（ｂ）に示す要部断面斜視図のように電流１０３が半導体基板１００の両主面（１０１、１０２）に対して平行に流れる横型構造デバイスがある。従来の横型デバイス（図２（ｂ））においては、電流１０３はｐ^＋層１０７とｎ^＋層１０８間の最短経路である表面近傍で電流密度が高く、バルク内部になるほど電流密度は低い。つまり、実質的にはデバイス表面近傍のみが電流に寄与している。縦型デバイス（図２（ａ））においては、電流１０３は電極間のバルク全体をほぼ均一に流れるために、図３−１の半導体装置の要部断面図の（ｂ）に示すように電流密度は電極間で平均化されている。このため同じチップ面積のデバイスに、同じ電流を流した場合、一般的には横型デバイスよりも縦型デバイスの方が基板中を流れる電流に偏りが少なく、電圧降下が小さくなる。特に高耐圧・大電流定格のパワーデバイスではこの傾向が強く、この分野で用いられる実際のデバイスも専ら縦型デバイスである。

従来の横型デバイスにおいて、流れる電流が表面近傍に集中するのは、電極（１０５、１０６）が一方の表面にあるからである。図３−１の（ａ）の要部断面斜視図のように電流はアノード電極１０５とカソード電極１０６間の最も抵抗の低い経路、すなわち最短経路を流れるので、表面電極間（１０５、１０６）を結ぶ最短距離である最表面を専ら流れる。従って、実質的にデバイスの最表面近傍しか電流に寄与せず、オン電圧が高くなる。その結果、大電流用途では横型デバイスは不利となる。図３−１では矢印の太さによって電流密度の大小を視覚的に示した。また、図２と図３−１において、一点鎖線とその間を結ぶ両矢印は電極間隔を示す。図２、図３−１における鎖線はｐ^＋ｎまたはｎ⁻ｎ^＋接合を示す（これ以降の図においても同様に接合を表す）。

また高耐圧が要求される場合、横型デバイスにおいては逆バイアスで形成される空乏層は耐圧に応じた長さで横方向にも延びるため、それ以上に長いドリフト層を設ける必要がある。これはチップ面積が大きくなることを意味するが、厚さについてはプロセス上の制限（基板割れ問題）から薄くすることは困難である。同じ課題に対して縦型デバイスではドリフト層を縦に長く、すなわち基板の厚さを厚くすればすむのであって、活性部の面積を増やす必要はない。このことから高耐圧でも縦型デバイスの方がコスト的に有利と言える。従って、従来の横型デバイスは高耐圧・大電流用途には不向きとされるのである。

一方、縦型パワーデバイスにおいては前述のように耐圧に対応してドリフト層厚を変える必要がある。高耐圧デバイスほど厚いドリフト層を必要とする。パワーデバイスには、一般的にＮＰＴ−ＩＧＢＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ ＩＧＢＴ）、ＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ ＩＧＢＴ）、ＦＺ−ｎ型シリコンを用いたダイオードなどのように、ドリフト層厚がほぼシリコン基板厚に等しい構造（前者とする）および高不純物濃度の支持基板上に機能領域となるエピタキシャル層を堆積させてなるエピ型ＩＧＢＴやエピ型ダイオードなどのようにシリコン基板厚がドリフト層厚よりも遥かに厚い構造（後者とする）とがある。

ダイオードの場合、前者の構造では６００Ｖ耐圧品で７０μｍ、１２００Ｖ耐圧品で１１０μｍ程度のシリコン基板厚が耐圧の観点から必要な厚さである。しかしこれほどに薄いシリコン基板は非常に割れやすく、長い製造工程を経るにつれて割れ不良が増加してしまう。このため、たとえば６インチのシリコン基板を用いてパワーデバイスを製造するときは、耐圧クラスによらず通常５００μｍ程度の厚さのシリコン基板を投入して工程を開始し、工程の最終段において裏面を研削して、半導体特性を満たす条件下で、できるだけ薄いシリコン基板とすることにより、薄いシリコン基板化とシリコン基板割れ問題とをうまく調和させる工夫をしている（当然であるが、もし裏面研削せずに高比抵抗で厚さ５００μｍのシリコン基板のままデバイスとして完成させたら、その耐圧クラスにしては非常にオン電圧の大きいデバイスになってしまうからである）。一方、後者の構造ではドリフト層の下には厚い基板層があるものの、この基板層は低抵抗層であるので、シリコン基板全体は厚いもののオン電圧は低く抑えられている。また、シリコン基板が厚いので工程中の割れは心配ないが、このような構造では前記厚い基板上に機能領域となるエピ層を形成する必要があるため、シリコン基板コストが高いという問題がある。

おおよそ耐圧クラスが３３００Ｖ以下のパワーデバイス（大部分の機種が含まれる）においては、必要なドリフト層厚は５００μｍ以下であるので、工程中の割れ不良を防ぐために、実際の製造ラインでは、ほとんどの機種において前記いずれの構造（前者と後者、すなわち最終工程で裏面研削する構造、エピシリコン基板構造）であっても５００μｍ前後の厚シリコン基板として工程を流している。その結果、前者の構造ではウェハメーカーより購入した高価なシリコン基板の大部分を裏面研削によって最終工程で捨てており、後者の構造ではデバイス特性上は本来必要無い基板層を単に支持基板として買っていることになる。前述のように、６００Ｖダイオードではデバイス動作に必要な厚さは７０μｍであり、残りの厚い基板層は半導体特性上の観点からは本来無くてもよい部分である。

以上の従来技術における問題点に対して、ｎ型基板の面に平行な方向に所定の距離だけずらして表裏両面からそれぞれ溝を形成し、各溝内表面にそれぞれｐ^＋層とｎ^＋層を形成し、それぞれ金属電極を埋め込むことにより、厚さを高精度に薄く制御できるようにすると共に、図３−２の（ｃ）のように、電流１０３が主面に平行に流れる横型デバイスでありながら、電極間を電流１０３が表面近傍に偏って流れることなく均一に流れることを可能にしたダイオードについて記載した文献がある（特許文献１―図２１、要約）。

面方位（１１０）面を主面とする単結晶シリコン基板に、主面に垂直な（１１１）等価面からなる垂直壁にかこまれた所定の内角を有する平行四辺形の複数の貫通孔を形成するマイクロマシンの製作方法にかかる孔の作成方法が開示されている（特許文献２、３）。面方位（１１０）面を主面とする単結晶シリコン基板に、主面に垂直な（１１１）等価面からなる垂直壁にかこまれたインク吐出室を異方性エッチングにより形成する方法が知られている（特許文献４、５）。

（１１０）面を主面とするｎ型シリコン基板を異方性エッチングにより主面に垂直な｛１１１｝面を側壁とする溝を形成し、ｐ型シリコン層を埋め込んでｐｎ接合を形成する半導体装置に関する記載がある（特許文献６）。
特開平６−５３５２５号公報 特開２００３−１９７００号公報 特開２００３−７２０８８号公報 特開２０００−８５１２１号公報 特開２０００−２７２１３７号公報 特開２００１−１６８３２７号公報

しかしながら、前記特許文献１に記載の発明は特殊な用途向けのデバイスに関するものであり、大面積、大電流の素子の製造は困難であり、また、ｎ基板を用いる場合、アノード電極側の溝先端部に電界が集中し、耐圧が大きく損なわれ、高耐圧素子も難しいと思われる。また、前記特許文献２〜６に記載の発明は、いずれも（１１０）面を主面とするｎ型シリコン基板を異方性エッチングにより主面に垂直な｛１１１｝面を側壁とする溝を形成する方法の記載は認められるが、形成した主面に垂直な｛１１１｝面を側壁とする溝に持たせる機能の点において、半導体装置とは技術分野が異なっているか、または、半導体装置の関する文献であっても、半導体基板の主面間方向を電流経路とする縦型半導体装置に関するものであり、半導体基板の主面に平行な方向を電流経路とする横型半導体装置の技術分野とは異なっている。

本発明は、前記問題点に鑑みてなされたものであり、従来の横型パワーデバイスにおいて、高耐圧、大電流化デバイスを得ようとするとオン電圧やチップ面積の点で縦型デバイスに比して極めて不利になるという問題、および縦型パワーデバイスにおいては製造プロセス上の問題から、投入する半導体基板の厚さの大部分を半導体特性上の観点からは有効に活用できないという問題点を解決して、製造プロセスへ投入する半導体基板の厚さのほとんどを半導体特性向上のために有効に利用できる半導体装置およびその製造方法を提供することを目的とする。

特許請求の範囲の請求項１記載の本発明によれば、半導体基板が低不純物濃度の第一、第二導電型の層が接する積層基板からなり、第一導電型の層側の一方の主面に、選択的で周期的な平面細条パターンと主面に垂直であって第二導電型の層に達する深さとで構成される第一の溝を有し、第一の溝が第一の電極層により充填されると共に前記一方の主面の活性領域上に被覆される第一の電極層に接続される第一の電極構造と、第一の電極構造の外周に位置する半導体基板に形成される周辺耐圧構造部とを備え、第二導電型の層側の他方の主面には、前記第一の溝の間に位置し、選択的で周期的な平面細条パターンと主面に垂直であって第一導電型の層に達する深さとで構成される第二の溝と、第二の溝を取り囲み、他方の主面から第一導電型の層に達する耐圧構造溝とを有し、第二の溝と前記耐圧構造溝とが第二の電極層により充填されると共に前記他方の主面上に被覆される第二の電極層に接続される第二の電極構造を備え、第一の溝に接する半導体基板面に少なくとも形成される第二導電型の高不純物濃度層を有し、第二の溝と前記耐圧構造溝とに接する半導体基板面と他方の主面に少なくとも形成される第一導電型の高不純物濃度層を有する半導体装置とすることにより、前記目的は達成される。

特許請求の範囲の請求項２記載の本発明によれば、前記第二導電型の高不純物濃度層が前記活性領域内の一方の主面に形成される特許請求の範囲の請求項１記載の半導体装置とすることがより好ましい。
特許請求の範囲の請求項３記載の本発明によれば、第一、第二導電型の層が接する積層体からなる半導体基板が、第二導電型の半導体基板上に堆積成長される第一導電型のエピタキシャル層からなる特許請求の範囲の請求項１または２記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項４記載の本発明によれば、第一、第二導電型の層が接する積層体からなる半導体基板が、第二導電型の半導体基板と第一導電型の半導体基板との貼り合わせによって形成されている特許請求の範囲の請求項１または２記載の半導体装置とすることもできる。
特許請求の範囲の請求項５記載の本発明によれば、前記電極層が高不純物濃度のエピタキシャルポリシリコンまたは金属導体である特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項６記載の本発明によれば、周辺耐圧構造部が逆バイアス時の電界強度を緩和する構造を備える特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項７記載の本発明によれば、前記半導体基板の主面方位が（１１０）面である特許請求の範囲の請求項１乃至６のいずれか一項に記載の半導体装置とすることが好適である。

特許請求の範囲の請求項８記載の本発明によれば、該半導体基板の隣接する二辺の成す角度が７０度乃至７１度、または１０９度乃至１１０度の平行四辺形である特許請求の範囲の請求項７記載の半導体装置とすることがより好適である。
特許請求の範囲の請求項９記載の本発明によれば、請求項１乃至８のいずれか一項に記載の半導体装置を製造する際に、前記第一および第二の溝がアルカリエッチング液による異方性エッチングにより形成される半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項１０記載の本発明によれば、前記異方性エッチングにより前記第一および第二の溝を形成する際のエッチングマスクとして酸化シリコン膜または窒化シリコン膜を用いる特許請求の範囲の請求項９記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項１１記載の本発明によれば、主面方位が（１１０）である前記半導体基板の両主面に前記第一または第二の溝をそれぞれ形成するために、前記エッチングマスクの開口部形状を、隣接する二辺の成す角度が７０度乃至７１度、または１０９度乃至１１０度である平行四辺形または小片の平行四辺形を並べた平面細条形状であって、かつ各平行四辺形をそれぞれ該四辺形の各辺に垂直であって前記半導体基板の主面に沿った方向が＜１１１＞またはこの方向に等価なミラー指数の方位となる平面細条形状に配置してエッチングする溝形成工程を有する特許請求の範囲の請求項１０記載の半導体装置の製造方法とすることが望ましい。

特許請求の範囲の請求項１２記載の本発明によれば、前記開口部形状が、前記第一または第二導電型高不純物濃度層の拡散深さより小さい間隔をおいて並べられた小片の平行四辺形からなる平面細条形状である特許請求の範囲の請求項１１記載の半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項１３記載の本発明によれば、第一または第二の溝に第一または第二導電型の不純物を導入して第一の溝に接する半導体基板面と前記活性領域内の一方の主面とにそれぞれ形成される第二導電型の高不純物濃度層と、第二の溝と前記耐圧構造溝とに接する半導体基板面と他方の主面とにそれぞれ形成される第一導電型の高不純物濃度層とを形成する特許請求の範囲の請求項１２記載の半導体装置の製造方法とすることがより好ましい。

本発明によれば、前述した従来技術における問題点を解決して、製造プロセスへ投入する半導体基板の厚さのほとんどを半導体特性の向上のために有効に利用できる半導体装置およびその製造方法を提供できる
言い換えると、本発明によれば、同チップ面積の縦型パワーデバイス以上の実効活性領域面積を有する横型パワーデバイスを製造でき、パワーデバイスのチップ面積あたりの特性を、縦型デバイスに比べて大きく改善することができる。割れの心配の無い厚シリコン基板を用いて、従来の薄シリコン基板縦型デバイスを凌駕する性能が得られる。もちろん従来横型デバイスに比べても、チップ面積あたりの特性が大きく改善される。また周辺耐圧構造部の耐圧を活性領域の耐圧よりも大きく設計できるので、高耐圧および高アバランシェ耐量が実現できる。

図１は本発明にかかる半導体装置（チップ）の要部拡大断面図と斜視図であり、（ａ）はＡ−Ａ線で切断した半導体装置（チップ）の要部拡大断面図、（ｂ）は第一の電極（アノード）側から見た半導体装置（チップ）の斜視図、図４は本発明にかかるダイオードの逆バイアス時の等電位線を示す要部拡大断面図、図５は本発明にかかる半導体装置の要部拡大断面斜視図、と斜視図であり、（ａ）はＡ−Ａ線で切断した半導体装置（チップ）の第二の電極（カソード）側から見た要部拡大断面斜視図、（ｂ）は第二の電極（カソード）側から見た半導体装置（チップ）の斜視図、図６は、第一の電極（アノード）側から見た本発明にかかる半導体装置の上面図、図７−１と図７−２は本発明にかかる半導体装置を説明するための要部断面図、図８は従来と本発明のダイオードに関するオン電流密度とオン電圧関係図、図９は電極溝の配置に関する要部断面図である。図１０は、本発明にかかる面方位（１１０）の半導体基板に面方位（１１１）およびその等価面との交差する線を示す平面図、図１１は、本発明にかかる半導体基板のカソード面側のアルカリエッチング開口部形状を示す平面図、図１２は、本発明にかかる半導体基板のカソード面側の異なるアルカリエッチング開口部形状を示す平面図であり、図１３は、本発明にかかる平行四辺形の半導体基板のカソード側の平面図であり、図１４−１、図１４−２および図１４−３は本発明にかかる半導体装置を説明するための要部断面図である。

（本発明の半導体装置における実効活性領域面積の拡大について）
図１の（ａ）、（ｂ）で示すストライプ状の平面パターンを有する電極溝構造（７、８）を備えるダイオードにより本発明にかかる半導体装置（チップ）を具体的に説明する。図１（ａ）は本発明の半導体チップに関して、図１（ｂ）のＡ−Ａ線で切断したものの一部を示す要部拡大断面図である。半導体チップはｐ⁻層６からなる半導体基板上にｎ⁻層５がエピタキシャル成長により形成された積層基板であり、内部にｐ⁻ｎ⁻接合を有する。ｐ⁻層６とｎ⁻層５のそれぞれの表面から内部に向かう細い溝（７、８）は共に前記ｐ⁻ｎ⁻接合を超える深さに形成されている。細い溝（７、８）のそれぞれの表面におけるパターンは図１（ｂ）に示すようなストライプ状である。図１（ｂ）に示す表面はアノード側であるが、反対側のカソード側のストライプ８パターンは前記アノード側のストライプ７パターンの間にカソード側のストライプ８パターンが位置するようにアノード側ストライプ７に対して少しズレて配置されている。前記両面のストライプ状溝（７、８）の形成後、アノード側ストライプ溝７の内面およびｎ⁻層５側表面には高不純物濃度のｐ^＋層９と周辺耐圧構造領域１３のガードリングｐ^＋層（後述）が形成され、反対側のカソード側ストライプ溝８の内面およびｐ⁻層６側表面には高不純物濃度のｎ＋層１０および周辺耐圧構造領域（後述）がそれぞれ形成される。また、図１（ｂ）において、基板表面で、アノード電極層２が形成される活性領域４の長辺をａ、短辺をｂで示した。図１ではアノード電極層２とカソード電極層３がそれぞれシリコン基板両主面に形成され、同時に両面の各溝（７、８）内にも電極層が充填され、それぞれアノード電極層２とカソード電極層３とに接続され、一体化されている。ただし、図１（ｂ）ではアノード電極の下の溝のパターンを明示するために、アノード電極層は省略されるかまたは透明化されている状態とした。

本発明の半導体装置では、前述のように、実際に電流の流れる実効活性領域の面積が従来の横型デバイスや縦型デバイスよりも増加し、そのことにより、パワーデバイスのチップ面積あたりの特性を、縦型デバイスに比べて大きく改善することができることを特徴としているので、そのことについて以下詳細に説明する。一本のストライプ状の溝を単位セルとして、図１（ａ）に示すように、そのセルのピッチをＷｃ、溝（７、８）の深さをｔｔ、シリコン基板厚をｔｗ、溝（７、８）の幅をＷｔとし、チップの基板表面上の活性領域４の各辺の長さをａ、ｂとする。また耐圧クラスで決まるドリフト層厚をｔｄ（耐圧に対応してドリフト層厚ｔｄが変わるということ）とする。従来の縦型デバイスの電流経路面積（すなわち活性領域４の面積）ＡｖはＡｖ＝ａ×ｂである。一方、本発明による横型デバイスの電流経路面積Ａｌ（実効活性領域面積Ａｌとする）は以下のように計算できる。単位セル当たりの電流経路面積はｂ×（Ｗｔ／２＋ｔｄ＋ｔｔ＋Ｗｔ／２）である（溝側面とシリコン基板表面の和）。一チップ内の単位セル個数はａ／Ｗｃであり、Ｗｃ＝Ｗｔ／２＋ｔｄ＋Ｗｔ／２である。実効活性領域面積Ａｌは全セルの電流経路面積の合計であるので、実効活性領域面積Ａｌは、Ａｌ＝ａ×ｂ×（Ｗｔ＋ｔｄ＋ｔｔ）／（Ｗｔ＋ｔｄ）となる。本発明による横型デバイスの実効活性領域面積Ａｌの従来縦型デバイスの活性面積Ａｖに対する比率、すなわちＡｌ／Ａｖは、（Ｗｔ＋ｔｄ＋ｔｔ）／（Ｗｔ＋ｔｄ）もしくは（Ｗｔ＋ｔｗ）／（Ｗｔ＋ｔｄ）と表される（後者はｔｄ＝ｔｗ−ｔｔの場合）。言い換えると、従来の縦型ダイオードでシリコン基板厚ｔｗとドリフト層厚ｔｄの比が大きいものほど本発明の効果が大きいことが分かる。つまり６００Ｖなどの低耐圧品ほどドリフト層厚が小さいので、効果が大きいのである。

たとえば、シリコン基板厚が５００μｍの１２００Ｖ耐圧ダイオードの場合、ｔｄを１１０μｍ、ｔｔを３９０μｍ、Ｗｔを４０μｍとすると、Ａｌ／Ａｖは３．６になり、３倍以上の実効活性面積が得られる。
このようにして、従来の横型デバイスでは電流にほとんど寄与していなかったバルク部を電流経路として有効に活用することにより、従来の縦型デバイスに比べても非常に実効活性領域面積の大きいデバイスとすることができる。従来の縦型デバイスで捨てていた半導体基板領域を捨てずに有効に活用できるようにしたためである。また薄シリコン基板としてオン電圧を実用的な値にするために必要であった従来の裏面研削工程が不要であり、さらに、工程中のシリコン基板割れ不良の心配も無くなる。

（コンタクト電極の電気抵抗について）
本発明ではシリコン基板に形成した溝を電極となる低抵抗材料で埋め込むことにより、シリコン基板中を横方向に流れてきた電流を縦方向の電極溝に取り出して集める。従って電極材質の電気伝導度が良好であることが極めて重要である。以下に種々の材質の常温における電気抵抗率ρを示す。電極材料の後の数字は比抵抗値を示す。

Ａｌ（アルミニウム） ： ２．８×１０^−６Ωｃｍ
Ｃｕ（銅） ： １．７×１０^−６Ωｃｍ
Ｎ^＋シリコン（１×１０^１９ｃｍ^−３ドープ） ： ６．３×１０^−３Ωｃｍ
Ｎ＋シリコン（１×１０^１８ｃｍ^−３ドープ） ：２．０×１０^−２Ωｃｍ
溝１本当たりの埋め込み電極の抵抗は、ρ×ｔｔ／（Ｗｔ×ｂ）である。ρは抵抗率（比抵抗）である。埋め込み電極１本が担当する電流は２×Ｊ×ｂ×（Ｗｔ＋ｔｄ＋ｔｔ）であるので、埋め込み電極中の電圧降下ＶｃｏｎｔａｃｔはＪ×ρ×（Ｗｔ＋ｔｄ＋ｔｔ）×ｔｔ／Ｗｔになる。前述の例（シリコン基板厚が５００μｍの１２００Ｖ耐圧ダイオードで、ｔｄを１１０μｍ、ｔｔを３９０μｍ、Ｗｔを４０μｍとする）では、Ｊ＝２００Ａ／ｃｍ２として、Ｖｃｏｎｔａｃｔはアルミニウム電極の場合０．２９ｍＶになる。上記ダイオードのオン電圧は１．５Ｖ程度であり、埋め込み電極の電圧降下は無視できる。一方、不純物濃度が１×１０^１９ｃｍ^−３のｎ^＋単結晶シリコンで埋め込み電極を形成した場合、Ｖｃｏｎｔａｃｔは０．６６Ｖになり、無視できない電圧降下となる。従って、埋め込み電極は金属によるのが最適である。ドープドシリコンの埋め込みの場合は溝幅をより大きくすることが望ましい。

（セル耐圧）
基板面に垂直で、相互に平行な電極溝を有する従来の横型デバイス構造は、デバイスのオフ時すなわち逆電圧ブロッキング時に電極溝の先端部で電界が集中し易いという問題がある。このため溝先端でアバランシェブレークダウンが発生してしまい、十分な耐圧が得られなくなる可能性が有った。ｐ^＋層／ｎ⁻層／ｎ^＋層という積層構造を有するダイオードの場合、アノード電極溝の先端曲率部でブレークダウンが起こり、アノードｐ^＋層の拡散長を大きくすることである程度の電界緩和は可能であるが本質的な解決にはならない。たとえば、アノードｐ^＋層の接合深さが３μｍの場合、一次元平面接合の約半分の耐圧になってしまう。すなわち、平面接合部で１４００Ｖの耐圧があっても、アノード溝先端部では７００Ｖでブレークダウンするということである。

そこで、本発明では、図１、図４、図５に示すように、半導体基板として、ｐ⁻層とｎ⁻層の積層基板を用い、アノード電極溝を前記積層基板のｎ⁻層表面からｐｎ接合を超えてｐ⁻層内部にまで到達させると共に、アノード電極溝の半導体基板表面にｐ^＋層を形成することにより、アノード曲率部の電界を緩和することができ、その結果、高耐圧を得られるようにしたのである。空乏層はｐｎ接合から伸びるので、アノード先端部からは空乏層が伸び始めず、電界が緩和されるのである。さらにアノード先端部とシリコン基板カソード面の距離を、設計耐圧に必要なドリフト層幅ｔｄよりも大きく取ることで、より一層の電界緩和が可能である。

（周辺耐圧構造について）
本発明にかかる半導体装置においては、図４、図５および図６に示すように、アノード電極層２（図４、図５（ａ）に示す）または活性領域４の外周に位置するアノード側周辺耐圧構造領域１３として、従来のガードリング１１を含む耐圧構造を利用できる。ただし厚いｐ⁻層を用いてセル耐圧を向上させた構造においては、図５に示すように活性領域４を囲む外周に相当する位置に、カソード電極溝８と同じ深さを有する環状の電極溝を形成し、カソード側周辺耐圧溝構造１２とすることにより、このカソード側周辺耐圧溝構造１２の内周部１９と外周部２０のｐ⁻層を電気的に分離する必要がある。こうしないとデバイス（チップ）の切断側面１８に露出しているｐｎ接合部から空乏層が伸びてしまい、適切な面処理が施されていない側面で大きな漏れ電流が発生してしまう。図４はこのようなカソード側周辺耐圧溝構造１２とアノード側周辺耐圧構造領域１３として酸化膜２１を含むガードリング１１／フィールドプレート構造を適用した場合において、逆電圧印加時の等電位線１４を便宜的に記載した要部拡大断面図である。なお、図５では、周辺耐圧構造領域１３の基板表面を保護するために必要な酸化膜は省略されている。また、図５（ａ）と図５（ｂ）に示すカソード電極３については、その下側の基板表面パターンを明示できるように、透視的に描かれている。太い破線で示す主接合１５が縦方向（半導体基板の主面に対して垂直）であるので、前記アノード側周辺耐圧構造領域１３における等電位線１４の曲率が凸になりにくく、電界が緩和されやすくなっている。従来のプレーナ型パワーデバイスの周辺耐圧構造領域では、等電位線の曲率は必ず空乏層の伸展する方向に向かって凸になり、平面接合以上の耐圧は得られない。しかし本発明によるパワーデバイスでは周辺耐圧構造領域１３において、最も電界の強い領域の等電位線の曲率を空乏層の伸展する方向に向かって凹にすることができ、平面接合以上の耐圧を得ることが可能である。このためデバイス全体で活性領域４の主接合１５でブレークダウンさせることができ、高耐圧および高アバランシェ耐量を確保できる。なお、ｐ^＋ｐ⁻およびｎ^＋ｎ⁻接合はそれぞれ細破線１６、１７で示し、符号１８はチップ化する際の切断面である。

図７−１、７−２は本発明を１２００Ｖ耐圧のダイオードに適用した例である。比抵抗が５０Ωｃｍで、主面方位（１１０）面、ＯＦ（オリエンテーションフラット）方位＜１１１＞方向であって、厚さ５００μｍのＣＺ−ｎ型シリコン基板と比抵抗が５０Ωｃｍで主面方位（１１０）面、ＯＦ方位＜１１１＞方向であって、厚さ５００μｍ厚のＣＺ−ｐ型シリコン基板とを貼り合わせた１ｍｍ厚の積層シリコン基板１を材料とする（図７−１（ａ））。貼り合わせ方法は公知の方法に従うものとする。または厚さが８５０μｍでその他の仕様が上記ＣＺ−ｎ型シリコン基板１と同じＣＺ−ｎシリコン基板に、１５０μｍ／５０Ωｃｍのｐ型シリコンエピ層を積んだ積層シリコン基板を材料としてもよい。従来のダイオードと異なり、ｎ層側がアノード面１−１であり、ｐ層側がカソード面１−２となる。

まずシリコン基板１の両面に厚さ２．４μｍの熱酸化膜１−３を成長させる。フォトリソグラフィ技術によるパターニングおよびエッチングによりカソード面１−２の酸化膜１−３の一部をストライプ状の平面パターンに除去し、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）などのアルカリによりシリコン基板１を深さ８００μｍのエッチング溝８を形成する（図７−１（ｂ））。シリコン基板の主面の結晶方位が（１１０）面であるので、エッチングされにくい（１１１）面が側壁として残り、結果的に垂直溝が形成される。溝幅は８０μｍであり溝間隔は２８０μｍである。シリコン基板／酸化膜のエッチング選択比は５００以上であり、酸化膜厚の目減り量は１．６μｍであるので０．８μｍの酸化膜が残る。前記シリコン溝のエッチングと同時にその溝エッチングによりマスクアライメント用マーカー（図示せず）も形成しておく。次にドライエッチングによりカソード面１−２の酸化膜１−３を全面除去する。リンの気相拡散により、表面濃度１×１０^１８ｃｍ^−３で深さ５μｍのｎ^＋層８−１を、カソード電極溝内部およびカソード面１−２の平坦部に形成する（図７−１（ｃ））。

両面アライナーを用いてアノード面１−１の周辺耐圧構造領域１３にレジストをパターニングし、酸化膜１−３の一部をエッチングする。同じくアノード面１−１にマーカー（図示せず）を形成する。ドーズ量１×１０^１４ｃｍ^−２のボロンをイオン注入してガードリング１１を形成する（図７−１（ｄ））。両面アライナーを用いない場合は、カソード面のシリコンエッチングに先立ち、マーカー部のシリコンを１０００μｍエッチングし、スルーホールをアノード面に到達させ、これをアノード面マーカーとして使用してもよい。

再度厚さ２．４μｍの酸化膜１−４を成長させる。次にパターニングおよびドライエッチングによりアノード面１−１の酸化膜１−４の一部を除去する。アルカリエッチングにより深さ８００μｍ／幅８０μｍのアノード電極溝７を２８０μｍ間隔で形成する。２つのカソード溝（８）の中間にアノード溝７が形成されるようにする（図７−２（ｅ））。カソード溝８／アノード溝７の間隔は１００μｍとなる。アノード溝７の間のアノード面１−１の平坦部には厚さ０．８μｍの酸化膜が残る。ボロンを気相拡散によりドープし、表面濃度１×１０^１７ｃｍ^−３で深さ３μｍのｐ^＋層７−１を形成する。酸化膜下部にはｐ^＋層７−１は形成されない。両面の酸化膜をＨＦで完全除去する。アノード面にＣＶＤで酸化膜を形成する。溝側壁にはなるべく酸化膜を形成しない条件とすることが好ましい。希ＨＦで側壁の酸化膜を除去する。アノード側の酸化膜は残る。

カソード電極溝８およびアノード電極溝７にアルミニウムをスパッタまたは蒸着し、溝を金属で埋め込む。またはメッキにより溝を埋め込んでも良い。８０μｍ幅の溝を埋め込む為に最低４０μｍ厚さの埋め込み量が必要である。カソード面１−２のアルミニウム層を研磨して５μｍ程度のアルミニウム層を残す。アノード面１−１のアルミニウム層はＣＭＰ（化学的機械研磨装置）で研磨し、酸化膜１−４をストッパとして平坦化する（図７−２（ｆ））。その上で５μｍのアルミニウムをスパッタする。アノード面１−１のアルミニウム層の一部をパターニング／エッチングで除去し、ガードリング１１上にフローティング電極１１−１を形成し、周辺耐圧構造領域１３とする（図７−２（ｇ））。図７−１と図７−２を用いた本発明にかかる横型パワーダイオードの実施例では、前記図１、図４、図５と異なり、シリコン基板表面（平坦部）にはＰ^＋層を形成せず、酸化膜を介してアノード電極を形成した。このような構成とすることもできる。

電子線照射を行い、３５０℃で１時間アニールすることで、キャリアライフタイムを制御する。裏面のアルミニウム電極上にＴｉ／Ｎｉ／Ａｕを蒸着またはスパッタし（図７−２（ｈ））、最後にチップにダイシングして製造工程が完了する。
なお本実施例では深い電極溝の形成は、アルカリによる異方性エッチングに依っている。ドライエッチングにより溝を形成することも可能である。ドライエッチングの場合、シリコン基板／酸化膜のエッチング選択比は大きくても５０程度であるので、深い溝を形成するには非常に厚い酸化膜または厚膜レジストが必要である。

図８は従来のダイオードと本発明によるダイオードの出力特性の比較図である。同じ順電圧１．５Ｖで比較すると、本発明によるダイオードには従来のダイオードの４倍の電流を流すことができる。従来のダイオードは活性領域４の平面接合部の耐圧が１３７４Ｖであり、周辺耐圧構造領域１３の耐圧はこれよりも低いので、周辺耐圧構造領域１３で内部より先にブレークダウンする。本実施例によるダイオードでは図４のように、周辺耐圧構造領域１３の表面近傍では活性領域より電界強度が緩和されているので、活性領域でブレークダウンする。これは周辺耐圧構造部の耐圧が活性部のそれよりも大きいためである。たとえば、４本のガードリング（２００μｍの周辺耐圧構造幅）で１２００Ｖ以上の耐圧を確保できる。

本実施例では、アノード溝７とカソード溝８とをシリコン基板の両主面よりそれぞれエッチングしている。アノード溝７とカソード溝８とを同一面より形成することも不可能ではないが、この場合には次のような問題点がある。まず同一面にアノード電極およびカソード電極の２種の金属電極が存在し、これが１００μｍ〜２００μｍ程度の間隔で並んでおり、ワイヤボンディングによるワイヤ引出しが困難になる。また異方性エッチングの方位によるエッチングレート比が有限であり、垂直トレンチを形成しようとした場合にテーパー角が９０°以下になり、アノード溝とカソード溝の間隔がシリコン基板深さ方向の位置によって異なる。図９（ａ）のｔｄ１とｔｄ２とで、ｔｄ１＜ｔｄ２となる。これはドリフト層幅がシリコン基板深さ位置によって異なることになるので、必要な耐圧を得る為にはドリフト層幅が最小となる最表面において所定の溝間隔を確保する必要がある。したがってシリコン基板の深い位置においてはドリフト層幅が必要以上に厚くなり、電気抵抗が大きくなる。電流は電気抵抗の小さいシリコン基板表面付近に偏重するようになり、デバイス全体として見た場合にオン電圧が上昇してしまう。さらに、同一面から溝を掘った場合には、上記の理由以外にも、シリコン基板表面のアノード溝７とカソード溝８の間隔をさらに離す必要がある。逆バイアス印加時に、シリコン基板表面ではシリコン基板のバルク領域のような平行な等電位線ができず、必ず曲率を有する。シリコン基板表面の電界は必然的にシリコン基板のバルク領域のそれよりも大きくなり、ブレークダウンし易くなる。従ってこれを見越してアノード溝／カソード溝間隔を一層離さなくてははらないのである。このように同一面からのアノード溝／カソード溝形成はデバイス特性上不利であり、図９の（ｂ）のような両面からの溝形成が好ましい。

実施例１の記載のように、シリコン基板の主面方位（１１０）面にアルカリエッチング液により異方性エッチングすると、主面に垂直で、アスペクト比の大きいトレンチを形成することができる。（１１０）面のエッチングレートが（１１１）面に比較して数百倍大きいからである。しかし、エッチングマスクのレイアウトが適切でない場合、マスク下部にエッチングが進むことがある（これをサイドエッチングまたはアンダーエッチングという）。この場合は、マスクパターン設計で予め補償してもしきれない場合やトレンチ中の残渣の除去が困難などのプロセス条件などの面からも種々の問題が生じる。

シリコン基板の主面方位（１１０）面に主面に垂直な｛１１１｝面を側壁とするトレンチを形成するには、図１０に示すように、トレンチ側壁の隣接する二辺の角度が７０．５３度または１０９．４７度となるようにマスクパターンを（１１０）面に配置すればよい。
そこで、このような問題点に対する対策を含めて、実施例２では６００Ｖ耐圧のダイオードに本発明を適用した場合について説明する。図１１は本発明の実施例２にかかる（１１０）面を主面として形成されるダイオードのカソード２００側のトレンチエッチングマスクパターンを示す。実線がカソード側のマスクパターン３０を示し、同時に本来見えないアノード側のマスクパターン４０を敢えて鎖線で示す。マスク開口部（エッチングマスクパターンに同じ）は隣接する２辺の成す角度ａ、ｂが７０．５３度または１０９．４７度により構成される平行四辺形を相互に連結させた集合を含めたトレンチパターンに構成されている。活性部内のアノード側トレンチは平行四辺形のストライプが平行に配置された形状である。開口部幅は５０μｍである。活性部内のアノード側開口部とカソード側開口部との間隔は前記図７−２（ｆ）の断面図では１００μｍであったが、実施例２では８０μｍである。なお、図１１に示す活性部内のトレンチの数は実際にはもっと多いが、数本に省略して描かれている。

図１２は、実施例３にかかる（１１０）面を主面として形成される、異なるダイオードのカソード３００側のトレンチエッチングマスクパターン５０を示す。前記図１１とは異なり、マスク開口部を分離された複数の平行四辺形としてカソード側トレンチパターン５０を構成した平面図である。チップ外周を囲む各平行四辺形トレンチ内からｎ^＋不純物（リン）を拡散し、形成された拡散層同志が連結することにより、活性部周囲が連続した環状のｎ^＋層で囲まれる。この環状ｎ^＋層の内側の活性部内は複数の平行四辺形による擬似ストライプ状に形成されている。図１２も前記図１１と同様に、２本の擬似ストライプしか描かれていないが、実際はもっと多い。トレンチ内表面からの拡散により形成されるｎ^＋層は必ずしも相互に連結させる必要はない。また、図１２に示す平行四辺形のトレンチは原則すべて同じ形状にしたので、前述のトレンチからの拡散の終了後、電極用金属の埋め込み工程において、蒸着またはスパッタのシリコン基板面内バラツキを無視すれば、すべてのトレンチを同時に埋めることができることが特徴である。

図１３はマスク開口部を相似形の平行四辺形でカソード側を構成した例である。活性部内のトレンチはチップ外周部のトレンチと相似形である。チップの、活性領域としての無効領域を減らすために、チップに相当するシリコン基板自体をマスク開口部と相似形の平行四辺形にしている。従って、ウエハをダイオードチップに切断するためのダイシングラインも、交差するラインは直交ではなく、７０．５３の角度での交差となっている。

以上の実施例２、３、４では、シリコン酸化膜によるエッチングマスクパターンを用いてトレンチエッチングを行うと、サイドエッチング（アンダーエッチング）の無い、設計どおりの酸化膜マスクパターンに従う形状を有するトレンチができる。

図１４−１，１４−２および１４−３は本発明を６００Ｖ耐圧のダイオードに適用した例である。比抵抗が２０Ωｃｍで、主面方位（１１０）面、ＯＦ方位＜１−１−１＞、＜１−１１＞、＜−１１−１＞または＜−１１１＞のいずれかであって、厚さ４９５μｍの６インチＣＺ−ｎ型シリコン基板４０１に、比抵抗が６０Ωｃｍで、厚さが１００μｍのｐ型シリコンエピタキシャル層４０２を積んだ積層シリコン基板を用いる。この積層シリコン基板では、両面ミラー仕上げが必要である。各厚さは、両面ミラー仕上げ後の数値を記載している。まず、積層シリコン基板の両面に厚さが４５００〜９０００Å程度の熱酸化膜（初期酸化膜）４０３を成長させる。熱酸化膜４０３のピンホールは、後のシリコンエッチング時に問題となるので、ピンホールがない良質な酸化膜の成膜が必要である（図１４−１（ａ））。

アノード面側となるシリコン基板４０１に、耐圧構造部となるｐ^＋ガードリング領域４０４を、フォトリソグラフィ技術によるパターニングおよびエッチングによりアノード面の酸化膜４０３の一部を環状に除去し、ボロンのイオン注入により形成する。図示してないが、このフォトリソグラフィ技術によるパターニングおよびエッチング時に、アノード面にアライメントマーカを同時に形成する（図１４−１（ｂ））。

酸素雰囲気中の活性化、拡散によりｐ^＋ガードリング領域４０４を形成すると同時に、酸化膜を３０００Å成長させ、１２０００Åの酸化膜４０３となる。
次に、シリコン基板の表面と裏面の両面アライメントにより、酸化膜４０３を前述のアライメントマーカを基準としてパターニングする（図１４−１（ｃ））。
次に、８０℃の５％−ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液でシリコン基板を異方性エッチングして溝を形成する。溝幅は５０μｍ、溝深さを５２０μｍとする。シリコン基板の主面の結晶方位が（１１０）面であるので、エッチングされにくい（１１１）面が側壁として残り、結果的に垂直溝が形成される。溝幅は５０μｍであり溝間隔は７５μｍである（図１４−１（ｄ））。

アノード面から形成される溝とカソード面から形成される溝の間隔がドリフト層としての幅を決定する。両面アライメントにおける合わせズレが、ドリフト層幅のバラツキになるので、２〜３μｍレベルでの合わせ精度が望ましい。前記異方性エッチングにおける酸化膜と（１１０）面の選択比は１：１０００を超えるので、１μｍの酸化膜マスクであれば１ｍｍのシリコン溝を掘ることができる。エッチング後は、チップ周辺部（ｐ^＋ガードリング領域４０４の外側）の環状基板端部領域が両面からの溝によって蛇腹状となった活性領域を支えることになる。環状基板端部領域が連続した環状となっており、十分な厚さがあるので強度を確保できる。表面と裏面のエッチングパターンが、基板の中心からみて点対象のようにほぼ同じで、さらに表面と裏面に同じ膜厚の酸化膜が存在するので、酸化膜に起因する応力は相殺されてシリコン基板は実質的に反らない。

図１０で説明したが、シリコン基板表面の（１１０）面を上から見た場合、（１１１）面はウェハ面に垂直に２面存在する。２つの（１１１）面の成す角ａは７０．５３度および角ｂの１０９．４７度である。エッチングに対する酸化膜マスクの開口部が、（１１１）面に完全に沿っていれば、マスク通りの溝形状が得られる。しかし（１１１）面から外れた形状であれば、マスク下のサイドエッチングが起こり、マスク通りの形状とならずにコーナーアンダーカットが生ずる。サイドエッチングにより溝幅が広がると、後の金属埋め込み工程において埋め込み不足の問題が生じる。適正内角の平行四辺形のみでマスクを構成すれば、補正の必要は無く、マスク通りの溝形状が得られる（図１１）。

シリコンエッチングにおいては、（１１１）面方向にも若干エッチングが進行する。（１１０）面のエッチングレートの１／１８０程度である。したがって（１１０）面が５２０μｍエッチングされた場合、（１１１）面にも３μｍ弱サイドエッチングが起きる。酸化膜のひさしが飛び出した形状になり、後のイオン注入プロセスにおいて、溝側壁の一部がひさしで遮蔽されてドーパントが注入されない原因となる。これを防ぐためには酸化膜のひさしを除去する必要がある。

シリコンおよび酸化膜のエッチング選択比を１０００：１とすると、エッチング後の酸化膜厚さは約６６００Åである。希ＨＦ水溶液で、３５００Åの酸化膜を除去すると、ひさし部分は両面からエッチングされて完全除去され、一方ひさし以外の部分は片面からエッチングされるため３１００Åの酸化膜が残る。残った酸化膜はイオン注入のマスクとなる。アノード面の全面にイオン注入されてしまうと、チップ周辺部のｐ^＋ガードリング領域４０４が後に形成するｐ^＋層中に埋没してしまい機能しなくなる。従ってアノード面のイオン注入マスクは必ず設ける必要がある。電極溝内部の溝側壁にイオン注入してアノード層およびカソード層を形成する（図１４−２（ｅ））。

高アスペクト比の溝の側壁にイオン注入するため、シリコン基板面に対して垂直よりやや寝かした角度でイオン注入する必要がある（最適角度はアスペクト比で決まる）。シリコン基板面内の位置によってイオンが自己遮蔽されないように、イオンビームの平行度の高い装置を用いるのが望ましい。また耐圧を得るためには溝底部にもドーパントが必要である。これには再度垂直にイオン注入すればよいが、側壁用斜めイオン注入のみでも側壁での反射によりイオンが底部に到達する。溝側壁面に対しては浅い角度でイオンが注入されるため、側壁面実効ドーズ量はウェハ面に対するドーズ量よりも小さくなる。

ビームドーズ量をｄ−ｂｅａｍ、ビームのシリコン基板面垂直線に対する角度（注入角）をθとすると、側壁への実効ドーズ量ｄ−ｓｉｄｅｗａｌｌは次のようになる。ｄ−ｓｉｄｅｗａｌｌ＝ｄ−ｂｅａｍ ｓｉｎθまたθの最大許容値は、ｔａｎθｍａｘ＝Ｗｔ／ｔ_ｔである。これ以上の角度では、溝の自己遮蔽効果により底部付近の側壁にドーパントが注入されない。

例えばｔ_ｔ ＝５２０μｍ、Ｗｔ＝５０μｍの場合、最大注入角は５．５度であり、このときの側壁実効ドーズはビームドーズの９．６％になる。実効ドーズ７×１０^１３ｃｍ^−２が必要であれば、ビームドーズ７．３×１０^１４ｃｍ^−２が必要である。イオンビームの非平行性に起因するドーズ量バラツキを±５％に抑えるためには、５．５度の５％、すなわち±０．２５度のビーム平行性が要求される。

１１５０℃で９０分の活性化、拡散によりｎ^＋拡散層４０５、ｐ^＋拡散層４０６を形成する。逆回復時のソフト特性を確保するために、カソード溝ドーズ量をアノード溝ドーズ量よりも大きくすることが重要である。これにより導通時のバイポーラキャリア濃度をカソード偏重にすることができ、逆回復ピーク電流が抑えられる。さらにソフト特性を増すには局所ライフタイム制御が有効である。

従来の縦型ダイオードは白金拡散を実施しており、デバイス表面への白金蓄積を利用してアノード側のライフタイムを効果的に低減している。白金導入には白金箔を利用しているため、本実施例のようなダイオードの溝内へのライフタイムキラー導入には不向きである。本実施例のダイオードにおいて白金を導入するには、アノード溝への白金イオン注入が適している。その後８００〜９００℃で白金拡散して局所ライフタイム効果を得ることができる。

また従来ダイオードにおける２段ドリフト層と同様の効果を得るために、カソード溝にセレンをイオン注入し８００〜１０００℃程度の熱処理により拡散することで、高ドーピング濃度領域を形成することが可能である。これによりドリフト層の幅をより小さくすることが可能である。
シリコンと金属の良好なオーミック接触を確保するために、溝内にＡｌを０．１μｍ成膜する。さらに埋め込み金属のシリコン界面への拡散を防ぐために、Ｔｉを０．１μｍ程度成膜する（図１４−２（ｆ））。

高アスペクト溝埋め込み用のメタルＣＶＤ装置を使用する。次に金属４０７で溝を充填する（図１４−２（ｇ））。
金属を溶融させて埋め込む場合にはＩｎ系で４００℃程度の融点の合金が好ましい。メッキ法やメタルＣＶＤ法を適用して溝を金属で埋め込むことも可能である。５０μｍ幅の溝を埋め込むためには、２５μｍの金属膜を成長させればよい。高アスペクト溝の金属埋め込みにおいて、埋め込み性が悪いと溝内にボイドができる。しかしデバイス特性の観点からは、溝側壁に成長する金属膜は５μｍもあれば十分であり、オン電圧には影響しない。ただし溝の開口部は完全に塞ぐ必要が有る。後のフォトリソグラフィ技術によるパターニングおよびエッチング工程で溝内へのレジストなどが侵入すると、汚染の原因となるからである。アノード面上の余分な金属膜をＣＭＰ研磨によって除去する（図１４−３（ｈ））。

初期の酸化膜４０３が研磨ストッパとなれば制御性が向上する。また適切な融点の埋め込み金属を選べば、４００℃程度の熱処理で金属をリフローさせて、研磨前に平坦性を向上させることができ、ＣＭＰ研磨工程が容易になる。また極端な平坦性が要求される訳ではないので、ＣＭＰ研磨ではなくエッチバックによって余剰金属を除去することも可能である。アノード面にＡｌ４０８を５μｍ成膜する。アノード面耐圧構造を形成するために、Ａｌをパターニングとエッチングしてフィールドプレート４０９を形成する（図１４−３（ｉ））。次にアノード面にポリイミド４１０を塗布し、プリベーク後にパターニングしてパッド部４１１をあける（図１４−３（ｊ））。

いずれのパターニングにおいても、先立ってアノード面に形成したマーカをアライメントマーカとして使用できるので、片面アライメントで問題なく形成できる。次にカソード面にＴｉ／Ｎｉ／Ａｕの三層蒸着でカソード電極４１２を形成し、ウェハが完成する（図１４−３（ｋ））。
アノード面のＡｌ成膜と同時にカソード面にもＡｌを成膜し、その上にＴｉ／Ｎｉ／Ａｕの三層蒸着のカソード電極を形成してもよい。オートチェック後にダイシングしてチップが出来上がる。

本発明にかかる半導体装置（チップ）の構成図にかかり、（ａ）はＡ−Ａ線で切断した半導体装置（チップ）の要部拡大断面図、（ｂ）は半導体装置（チップ）の斜視図、 従来のパワーデバイスの要部拡大断面図、 従来のパワーデバイスの要部拡大断面図、 従来の横型デバイスの要部拡大断面図、 本発明にかかるダイオードの逆バイアス時の等電位線を示す要部拡大断面図、 本発明の構成図にかかり、（ａ）はＡ−Ａ線で切断した半導体装置（チップ）の要部拡大断面斜視図、（ｂ）は半導体装置（チップ）の斜視図、 本発明にかかる半導体装置の上面図、 本発明にかかる半導体装置の要部拡大断面図を説明するための要部断面図、 本発明にかかる半導体装置の要部拡大断面図を説明するための要部断面図、 従来と本発明のダイオードに関するオン電流密度とオン電圧関係図、 電極溝の配置に関する要部断面図、 本発明にかかる半導体装置のトレンチ側壁面方位とマスクマターンの関係を示す平面図、 本発明の実施例２にかかる半導体装置のマスクパターンを示す平面図、 本発明の実施例３にかかる半導体装置のマスクパターンを示す平面図、 本発明の実施例４にかかる半導体装置のマスクパターンを示す平面図、 本発明にかかる半導体装置の要部拡大断面図を説明するための要部断面図、 本発明にかかる半導体装置の要部拡大断面図を説明するための要部断面図、 本発明にかかる半導体装置の要部拡大断面図を説明するための要部断面図である。

符号の説明

１ 半導体基板
１−１ アノード面
１−２ カソード面
１−３ 酸化膜
１−４ 酸化膜
２ 第一の電極層（アノード電極）
３ 第二の電極層（カソード電極）
４ 基板表面の活性領域
５ ｎ⁻層
６ ｐ⁻層
７ 第一の溝（アノード側溝）
８ 第二の溝（カソード側溝）
９ ｐ^＋層
１０ ｎ^＋層
１１ ガードリング
１２ 周辺耐圧溝構造
１３ 周辺耐圧構造領域
１４ 等電位線
１５ ｐ^＋ｎ⁻接合
１６ ｎ^＋ｎ⁻接合
１７ ｐ^＋ｐ⁻接合
１８ 切断面
１９ 内周部
２０ 外周部。

Claims (13)

1. 半導体基板が低不純物濃度の第一、第二導電型の層が接する積層基板からなり、第一導電型の層側の一方の主面に、選択的で周期的な平面細条パターンと主面に垂直であって第二導電型の層に達する深さとで構成される第一の溝を有し、第一の溝が第一の電極層により充填されると共に前記一方の主面の活性領域上に被覆される第一の電極層の層に接続される第一の電極構造と、第一の電極構造の外周に位置する半導体基板に形成される周辺耐圧構造部とを備え、
   第二導電型の層側の他方の主面には、前記第一の溝の間に位置し、選択的で周期的な平面細条パターンと主面に垂直であって第一導電型の層に達する深さとで構成される第二の溝と、第二の溝を取り囲み、他方の主面から第一導電型の層に達する耐圧構造溝とを有し、第二の溝と前記耐圧構造溝とが第二の電極層により充填されると共に前記他方の主面上に被覆される第二の電極層の層に接続される第二の電極構造を備え、
   第一の溝に接する半導体基板面に少なくとも形成される第二導電型の高不純物濃度層を有し、
   第二の溝と前記耐圧構造溝とに接する半導体基板面に少なくとも形成される第一導電型の高不純物濃度層を有することを特徴とする半導体装置。
2. 前記第二導電型の高不純物濃度層が前記活性領域内の一方の主面に形成されることを特徴とする請求項１記載の半導体装置
3. 第一、第二導電型の層が接する積層体からなる半導体基板が、第二導電型の半導体基板上に堆積成長される第一導電型のエピタキシャル層からなることを特徴とする請求項１または２記載の半導体装置。
4. 第一、第二導電型の層が接する積層体からなる半導体基板が、第二導電型の半導体基板と第一導電型の半導体基板との貼り合わせによって形成されていることを特徴とする請求項１または２記載の半導体装置。
5. 前記電極層が高不純物濃度のエピタキシャルポリシリコンまたは金属導体であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 周辺耐圧構造部が逆バイアス時の電界強度を緩和する構造を備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記半導体基板の主面方位が（１１０）であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 、該半導体基板の隣接する二辺の成す角度が７０度乃至７１度、または１０９度乃至１１０度の平行四辺形であることを特徴とする請求項７記載の半導体装置。
9. 請求項１乃至８のいずれか一項に記載の半導体装置を製造する際に、前記第一および第二の溝がアルカリエッチング液による異方性エッチングにより形成されることを特徴とする半導体装置の製造方法。
10. 前記異方性エッチングにより前記第一および第二の溝を形成する際のエッチングマスクとして酸化シリコン膜または窒化シリコン膜を用いることを特徴とする請求項９記載の半導体装置の製造方法。
11. 主面方位が（１１０）である前記半導体基板の両主面に前記第一または第二の溝をそれぞれ形成するために、前記エッチングマスクの開口部形状を、隣接する二辺の成す角度が７０度乃至７１度、または１０９度乃至１１０度である平行四辺形または小片の平行四辺形を並べた平面細条形状であって、かつ各平行四辺形をそれぞれ該四辺形の各辺に垂直であって前記半導体基板の主面に沿った方向が＜１１１＞またはこの方向に等価なミラー指数の方位となる平面細条形状に配置してエッチングする溝形成工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
12. 前記開口部形状が、前記第一または第二導電型高不純物濃度層の拡散深さより小さい間隔をおいて並べられた小片の平行四辺形からなる平面細条形状であることを特徴とする請求項１１記載の半導体装置の製造方法。
13. 第一または第二の溝に第一または第二導電型の不純物を導入して第一の溝に接する半導体基板面と前記活性領域内の一方の主面とにそれぞれ形成される第二導電型の高不純物濃度層と、第二の溝と前記耐圧構造溝とに接する半導体基板面と他方の主面とにそれぞれ形成される第一導電型の高不純物濃度層とを形成することを特徴とする請求項１２記載の半導体装置の製造方法。

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