JP4949710B2 - Pulse generation method - Google Patents

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  • Generation Of Surge Voltage And Current (AREA)

Description

本発明はパルス発生回路に係り、特に、静電誘導サイリスタ（ＳＩＴｈ）を使用し、過渡状態のターンオフに特徴を有するパルス発生回路に関する。   The present invention relates to a pulse generation circuit, and more particularly, to a pulse generation circuit using a static induction thyristor (SITh) and characterized by a transient turn-off.

ＳＩＴｈ、静電誘導トランジスタ（ＳＩＴ）は電力用半導体素子として開発され、実用化されている。高速でターンオン、ターンオフが可能なＳＩＴｈを用い、低電圧電源による簡単な回路構成で、誘導エネルギー蓄積（ＩＥＳ:Ｉｎｄｕｃｔｉｖｅ Ｅｎｅｒｇｙ Ｓｔｏｒｅ）による極幅狭高電圧パルス発生回路が提案されている（例えば、特許文献１参照。）。 SITh, an electrostatic induction transistor (SIT) has been developed and put into practical use as a power semiconductor element. An extremely narrow high-voltage pulse generation circuit using inductive energy storage (IES) has been proposed with a simple circuit configuration using a low-voltage power supply using SITh that can be turned on and off at high speed (for example, a patent) Reference 1).

しかしながら、従来の極幅狭高電圧パルス発生回路では、ＳＩＴｈを定常電流導通状態においてターンオフしているため、更に幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するという点で、問題があった。
飯田克二、佐久間健、“ＳＩサイリスタによる極短パルス発生回路（ＩＥＳ）”第１５回ＳＩデバイスシンポジウム予稿集、ＳＩデバイス研究会、ＳＳＩＤ−０２―９、２００２年６月１４日、ｐ.４５〜５０, However, in the conventional extremely narrow high voltage pulse generation circuit, since SITh is turned off in a steady current conduction state, a high voltage pulse having a shorter width and a higher voltage increase rate (dv / dt) is generated. And there was a problem.
Keiji Iida, Ken Sakuma, "Ultra-short pulse generator using SI thyristors (IES)" Proceedings of the 15th SI Device Symposium, SI Device Study Group, SSID-02-9, June 14, 2002, p.45 ~ 50,

本発明の目的は、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するパルス発生回路を提供することにある。   An object of the present invention is to provide a pulse generation circuit that generates a high-voltage pulse with a short width and a high voltage increase rate (dv / dt) by generating a pulse by turning off a switching element when SITh is in a transient state. There is to do.

本発明の一態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたスイッチング素子と、（ハ）ＳＩサイリスタ及びスイッチング素子に直列接続されたインダクタンスと、（ニ）直列接続されたＳＩサイリスタ及びスイッチング素子に、インダクタンスを介して並列接続された電源と、（ホ）インダクタンスの両端に接続される負荷と、（ヘ）ＳＩサイリスタのゲート・アノード間に、インダクタンスを介して並列に接続されるゲートダイオードとを備え、（ト）ＳＩサイリスタの過渡状態において、スイッチング素子をターンオフするパルス発生回路が提供される。   According to one aspect of the present invention, (b) an SI thyristor, (b) a switching element connected in series to the SI thyristor, (c) an inductance connected in series to the SI thyristor and the switching element, and (d) a series A power source connected in parallel to the connected SI thyristor and switching element via an inductance, (e) a load connected to both ends of the inductance, and (f) an inductance between the gate and anode of the SI thyristor. And (d) a pulse generation circuit for turning off the switching element in a transient state of the SI thyristor.

本発明の他の態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたトランスと、（ハ）トランスの１次側のインダクタンスを介してＳＩサイリスタのアノード・カソード間に並列接続された電源と、（ニ）ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷と、（ヘ）ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源とを備え、（ト）ＳＩサイリスタの過渡状態において、ゲートパルス電源をターンオフするパルス発生回路が提供される。   According to another aspect of the present invention, (b) an SI thyristor, (b) a transformer connected in series to the SI thyristor, and (c) an anode and a cathode of the SI thyristor via an inductance on the primary side of the transformer. (D) a flywheel diode connected in reverse parallel between the anode and cathode of the SI thyristor, (e) a load disposed at both ends of the inductance on the secondary side of the transformer, And (g) a pulse generation circuit for turning off the gate pulse power supply in a transient state of the SI thyristor.

本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ニ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ホ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフするパルス発生回路が提供される。   According to another aspect of the present invention, (a) a first SI thyristor and a second SI thyristor connected in series with each other, and (b) a first SI thyristor and a second SI thyristor connected in series with each other, and connected in series with each other. The first power source and the second power source are connected between the connection point of the first SI thyristor and the second SI thyristor connected in series, and the connection point of the first power source and the second power source connected in series. A transformer having a primary-side inductance, and (d) a load disposed at both ends of the secondary-side inductance of the transformer. (E) turning off the first SI thyristor in a transient state of the first SI thyristor; A pulse generation circuit is provided for turning off the second SI thyristor in a transient state of the 2SI thyristor.

本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ニ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ヘ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフし、第３ＳＩサイリスタの過渡状態において、第３ＳＩサイリスタをターンオフし、第４ＳＩサイリスタの過渡状態において、第４ＳＩサイリスタをターンオフするパルス発生回路が提供される。   According to another aspect of the present invention, (a) a first SI thyristor and a second SI thyristor connected in series with each other, and (b) a first SI thyristor and a second SI thyristor connected in series with each other, and connected in series with each other. The third SI thyristor and the fourth SI thyristor, (c) the first power supply and the second power supply connected in series to each other, connected in series to the first SI thyristor and the second SI thyristor connected in series, and (d) connected in series. A transformer having a primary-side inductance connected between a connection point of the first SI thyristor and the second SI thyristor and a connection point of the first power supply and the second power supply connected in series; and (e) a secondary of the transformer And (f) a first SI thyristor in a transient state of the first SI thyristor. A pulse generation circuit that turns off the second SI thyristor in the transient state of the second SI thyristor, turns off the third SI thyristor in the transient state of the third SI thyristor, and turns off the fourth SI thyristor in the transient state of the fourth SI thyristor Is provided.

本発明のパルス発生回路によれば、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。   According to the pulse generation circuit of the present invention, a high voltage pulse with a short width and a high voltage increase rate (dv / dt) can be generated by turning off the switching element and generating a pulse when SITh is in a transient state. Can do.

次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法、時間軸等は現実のものとは異なることに留意すべきである。したがって、具体的な平面寸法、時間軸等は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, first to fourth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and the plane dimensions, time axis, and the like are different from the actual ones. Therefore, specific plane dimensions, time axes, and the like should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための回路や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。   Further, the following first to fourth embodiments exemplify circuits and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes components. The layout is not specified as follows. The technical idea of the present invention can be variously modified within the scope of the claims.

[第１の実施の形態]
（回路構成）
本発明の第１の実施の形態に係るパルス発生回路５０は、図１に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８に直列に接続されたスイッチング素子２０と、直列接続されたＳＩＴｈ１８とスイッチング素子２０に対して、更にインダクタンス（Ｌ0）２２を介して直列接続された低電圧電源（ＶE）２６とを備える。インダクタンス２２の両端には、負荷２４が接続される。ＳＩＴｈ１８のゲート・アノード間には、インダクタンス２２を介して、ゲートダイオード(Ｄg)２８が接続されている。スイッチング素子２０は、例えば、ＭＯＳＦＥＴならびにＩＧＢＴから構成され、ソース・ドレイン間には保護ダイオードＤfが並列に接続され、ゲート・ソース間には、ゲートパルス電源(Ｖg) ３２が接続されている。尚、ゲートダイオード(Ｄg)２８と並列にゲート抵抗（Ｒg）３０が接続されていてもよい。 [First embodiment]
(Circuit configuration)
As shown in FIG. 1, the pulse generation circuit 50 according to the first embodiment of the present invention includes SITh18, a switching element 20 connected in series to the SITh18, and a SITh18 and the switching element 20 connected in series. And a low-voltage power supply (V E ) 26 connected in series via an inductance (L 0 ) 22. A load 24 is connected to both ends of the inductance 22. A gate diode (Dg) 28 is connected between the gate and anode of the SITh 18 via an inductance 22. The switching element 20 is composed of, for example, a MOSFET and an IGBT. A protection diode Df is connected in parallel between the source and the drain, and a gate pulse power supply (Vg) 32 is connected between the gate and the source. A gate resistor (Rg) 30 may be connected in parallel with the gate diode (Dg) 28.

（動作波形）
本発明の第１の実施の形態に係るパルス発生回路５０の動作波形は、図２（ａ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図２（ａ）に示すように表され、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図２（ｂ）に示すように表される。一方、定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉaは、図２（ｃ）に示すように表され、定常状態でのターンオフ時におけるゲート信号波形ＶGKは、図２（ｄ）に示すように表される。 (Operation waveform)
The operation waveforms of the pulse generation circuit 50 according to the first embodiment of the present invention are schematically represented as shown in FIGS. That is, the voltage waveform V at and the current waveform I at at the time of turn-off in the transient state are expressed as shown in FIG. 2A, and the gate signal waveform V GK at the turn-off in the transient state is shown in FIG. ). On the other hand, the voltage waveform V a and the current waveform I a at the time of turn-off in the steady state are expressed as shown in FIG. 2C, and the gate signal waveform V GK at the time of turn-off in the steady state is shown in FIG. ).

過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことがわかる。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなっている。 Voltage waveform V at the time of turning off in the transient state, as compared to the voltage waveform V a at the time of turning off at steady state, the pulse width is narrow and it can be seen that a steep rise. That is, it is possible to generate the pulse voltage waveform V at having a short pulse width and a high voltage increase rate dv / dt. Moreover, the peak value of the voltage waveform V at is also high.

過渡状態Ａは、ＳＩＴｈ１８が順方向ブロッキング状態にあり、ＳＩＴｈ１８は未だラッチングアップしていない状態に相当する。順方向ブロッキング電圧は、ＶAで表される。
過渡状態Ｂは、ＳＩＴｈ１８がラッチングアップして、定常状態に移行するまでの過渡的な状態に相当する。 Transient state A corresponds to a state in which SITh18 is in a forward blocking state and SITh18 has not yet been latched up. The forward blocking voltage is represented by VA .
Transient state B corresponds to a transitional state from when SITh18 latches up and transitions to a steady state.

定常状態とは、ＳＩＴｈ１８がラッチングアップし、ＳＩＴｈ１８のアノ−ド・カソード間にアノード電流Ｉaが定常電流として導通しつづける状態に相当する。定常状態においては、ＳＩＴｈ１８のアノ−ド・カソード間には導電率変調電流が導通し、ＳＩＴｈ１８は導電率変調状態にある。 The steady state corresponds to a state in which SITh18 latches up and the anode current Ia continues to be conducted as a steady current between the anode and cathode of SITh18. In a steady state, a conductivity modulation current is conducted between the anode and cathode of SITh18, and SITh18 is in a conductivity modulation state.

本発明の第１の実施の形態に係るパルス発生回路５０は、ＳＩＴｈ１８が過渡状態（導電率変調が不十分な状態）で、スイッチング素子２０をオフにしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。   The pulse generation circuit 50 according to the first embodiment of the present invention has a short width by generating a pulse by turning off the switching element 20 when the SITh 18 is in a transient state (a state where conductivity modulation is insufficient). In addition, a high voltage pulse having a high voltage increase rate (dv / dt) can be generated.

（電流―電圧特性）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈ１８の電流―電圧特性は、例えば、図３に示すように表される。過渡状態Ａ、過渡状態Ｂ及び定常状態（導電率変調状態）に分けて表されている。 (Current-voltage characteristics)
The current-voltage characteristic of SITh18 applied to the pulse generation circuit according to the first embodiment of the present invention is expressed as shown in FIG. 3, for example. It is divided into a transient state A, a transient state B, and a steady state (conductivity modulation state).

過渡状態Ａにおいて、順方向電圧ＶFを増加させ、最大ブロッキング電圧ＶAに至ると、過渡状態Ｂに移行し、ＳＩＴｈ１８はラッチングアップする。過渡状態Ａにおける最大ブロッキング電圧ＶAから、過渡状態Ｂと定常状態との臨界点Ｑに至る範囲が過渡状態Ｂに相当する。臨界点Ｃから更に電流が導通する状態が定常状態であり、ＳＩＴｈ１８には導電率変調状態の電流が定常電流として導通する。 When the forward voltage V F is increased in the transient state A and reaches the maximum blocking voltage V A , the transition is made to the transient state B, and the SITh 18 latches up. The range from the maximum blocking voltage V A in the transient state A to the critical point Q between the transient state B and the steady state corresponds to the transient state B. The state where the current further conducts from the critical point C is a steady state, and the current in the conductivity modulation state is conducted to the SITh 18 as a steady current.

図３において示された過渡状態Ａにおける最大ブロッキング電圧ＶAと、過渡状態Ｂと定常状態との臨界点Ｑは、図２（ａ）及び図２（ｃ）に示されている通りである。 Critical point Q of the maximum blocking voltage V A in the transient state A, the transient state B and the steady state shown in FIG. 3 is as shown in FIGS. 2 (a) and 2 (c).

（キャリア状態の説明）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈの動作は、図４に示すキャリア状態の説明図を用いて、模式的に表すことができる。ＳＩＴｈは、図４（ａ）に示すように、ｎ-高抵抗半導体層１と、ｎ-高抵抗半導体層１の第1表面に形成された+カソード領域７と、ｎ-高抵抗半導体層１の第２表面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８と、ｎ+カソード領域７に電気的にオーミック接触するカソード電極５と、ｐ+アノード領域６に電気的にオーミック接触するアノード電極４とを備える。ｐ+ゲート領域２間のチャネル領域は空乏化され、チャネル領域内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。 (Explanation of carrier status)
The operation of SITh applied to the pulse generation circuit according to the first embodiment of the present invention can be schematically represented using the explanatory diagram of the carrier state shown in FIG. SITh, as shown in FIG. 4 (a), n - a high resistance semiconductor layer 1, n - and + cathode region 7 formed in the first surface of the high-resistance semiconductor layer 1, n - high resistance semiconductor layer 1 P + anode region 6 formed on the second surface, p + gate region 2 embedded in the vicinity of n + cathode region 7 in n − high resistance semiconductor layer 1, p + gate region 2, n is formed between the n + cathode region 7 - epitaxial growth layer 8, n + cathode region 7 and the cathode electrode 5 for electrically ohmic contact, an anode electrode electrically ohmic contact with the p + anode region 6 4. The channel region between the p + gate regions 2 is depleted, and the potential barrier formed in the channel region is controlled by capacitive coupling by the electrostatic induction effect.

−過渡状態Ａ−
過渡状態Ａにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ａ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｂ）に示すように表される。過渡状態Ａにおいては、順方向ブロッキング状態であることから、ｎ-高抵抗半導体層１は空乏化されており、ｎ-高抵抗半導体層１中にリア（電子及び正孔）はほとんど存在していないことがわかる。 -Transient state A-
In the transient state A, the carrier distribution in the cross-sectional structure of SITh is schematically represented as shown in FIG. 4A, and the carrier concentration distribution between the anode and the cathode of SITh is schematically shown in FIG. Represented as shown. In the transient state A, since it is a forward blocking state, the n − high resistance semiconductor layer 1 is depleted, and the rear (electrons and holes) are almost present in the n − high resistance semiconductor layer 1. I understand that there is no.

−過渡状態Ｂ−
過渡状態Ｂにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｃ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｄ）に示すように表される。過渡状態Ｂにおいては、ＳＩＴｈはラッチングアップ状態にあり、空乏化されたｎ-高抵抗半導体層１中に、ｐ+アノード領域６から正孔が注入され、ｎ+カソード領域７から電子が注入される。 -Transient state B-
In the transient state B, the carrier distribution in the cross-sectional structure of SITh is schematically represented as shown in FIG. 4C, and the carrier concentration distribution between the anode and the cathode of SITh is schematically shown in FIG. Represented as shown. In the transient state B, SITh is in a latching-up state, and holes are injected from the p + anode region 6 and electrons are injected from the n + cathode region 7 into the depleted n − high resistance semiconductor layer 1. The

−定常状態−
定常状態において、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｅ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｆ）に示すように表される。定常状態においては、ＳＩＴｈのアノード・カソード間には電流が導通し続けており、電子電流及び正孔電流が略同程度の電流密度で流れる。ｎ-高抵抗半導体層１中には、キャリアが充満しており、もはや空乏化されてはいない。アノードからの注入電流である正孔電流と、カソードからの注入電流である電子電流によって、ＳＩＴｈのアノード・カソード間は、導電率変調状態になっている。 -Steady state-
In the steady state, the carrier distribution in the cross-sectional structure of SITh is schematically represented as shown in FIG. 4 (e), and the carrier concentration distribution between the anode and the cathode of SITh is schematically shown in FIG. 4 (f). It is expressed as follows. In the steady state, current continues to flow between the anode and cathode of SITh, and the electron current and hole current flow at substantially the same current density. The n − high resistance semiconductor layer 1 is filled with carriers and is no longer depleted. By the hole current that is the injection current from the anode and the electron current that is the injection current from the cathode, the conductivity between the anode and the cathode of SITh is in a state of conductivity modulation.

（スイッチング特性）
本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データは、図５に示すように表される。 (Switching characteristics)
In the pulse generation circuit according to the first embodiment of the present invention, voltage waveforms V at3 to V at8 at the time of turn-off in the transient state A and the transient state B, and voltage waveforms V a , V a1 , at the time of turn-off in the steady state. The measurement data of V a2 and current waveform I a are expressed as shown in FIG.

過渡状態Ａにおけるターンオフ時のパルス電圧波形Ｖat8の電圧ピークは、過渡状態Ｂにおけるターンオフ時のパルス電圧波形Ｖat7と比較して低下しているが、パルス幅は明らかに短い。 The voltage peak of the pulse voltage waveform V at8 at the turn-off time in the transient state A is lower than the pulse voltage waveform V at7 at the turn-off time in the transient state B, but the pulse width is clearly short.

過渡状態Ｂ内で比較すると、ターンオフ時のパルス電圧波形Ｖat3,Ｖat4,Ｖat5,Ｖat6,Ｖat7の順番で電圧ピーク値は上昇し、パルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高い。
定常状態内で比較すると、ターンオフ時のパルス電圧波形Ｖa,Ｖa1,Ｖa2の順番でパルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高くなるが、電圧ピーク値は略一定である。電流波形Ｉaは、定常状態における電圧波形Ｖaに対応する。 When compared in the transient state B, the voltage peak value rises in the order of the pulse voltage waveforms V at3 , V at4 , V at5 , V at6 , V at7 at turn-off, the pulse width is short, and the voltage rise rate dv / dt is also high.
When compared in the steady state, the pulse width is short and the voltage increase rate dv / dt is high in the order of the pulse voltage waveforms V a , V a1 , and V a2 at the time of turn-off, but the voltage peak value is substantially constant. The current waveform I a corresponds to the voltage waveform V a in the steady state.

（パルス発生回路の回路動作）
本発明の第１の実施の形態に係るパルス発生回路の回路動作を、図６を参照して説明する。 (Circuit operation of the pulse generation circuit)
The circuit operation of the pulse generation circuit according to the first embodiment of the present invention will be described with reference to FIG.

（ａ）ＳＩＴｈ１８及びスイッチング素子２０をオン状態にして、図６に示すように、導通電流Ｉonを低電圧電源（ＶE）２６からインダクタンス（Ｌ0）２２を介して導通させる。この状態で、インダクタンス（Ｌ0）２２に磁気エネルギーが蓄積される。 (A) The SITh 18 and the switching element 20 are turned on, and the conduction current I on is conducted from the low voltage power source (V E ) 26 via the inductance (L 0 ) 22 as shown in FIG. In this state, magnetic energy is accumulated in the inductance (L 0 ) 22.

（ｂ）次に、スイッチング素子２０をオフ状態にすると、ＳＩＴｈ１８のアノード・ゲート間には、遮断電流Ｉoffがインダクタンス２２及び、ゲートダイオード(Ｄg)２８を介して導通し、ＳＩＴｈ１８をターンオフする。 (B) Next, when the switching element 20 in the off state, between the anode and the gate of SITh18, cutoff current I off the inductance 22 and conducts through the gate diode (Dg) 28, turning off SITh18.

（ｃ）ＳＩＴｈ１８がターンオフすると、インダクタンス（Ｌ0）２２に流れていた電流が負荷２４に転流し、負荷２４に急峻な電流を流すことによって、急峻な電圧パルスを発生する。 (C) When the SITh 18 is turned off, the current flowing through the inductance (L 0 ) 22 is commutated to the load 24, and a steep voltage pulse is generated by flowing a steep current through the load 24.

本発明の第１の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８のスイッチング動作を過渡状態で実行することによって、パルス幅の短い、かつ急峻な電圧上昇率ｄｖ／ｄｔを有する電圧パルスを発生することができる。   The pulse generation circuit according to the first embodiment of the present invention generates a voltage pulse having a short pulse width and a steep voltage increase rate dv / dt by executing the switching operation of SITh18 in a transient state. be able to.

又、本発明の第１の実施の形態に係るパルス発生回路は、低電圧電源（ＶE）２６から高電圧パルスの発生が可能である。 The pulse generation circuit according to the first embodiment of the present invention can generate a high voltage pulse from the low voltage power supply (V E ) 26.

又、本発明の第１の実施の形態に係るパルス発生回路は、負荷２４に投入したエネルギーの内、余分なエネルギーの回生が可能である。   In addition, the pulse generation circuit according to the first embodiment of the present invention can regenerate excess energy out of the energy input to the load 24.

[第２の実施の形態]
（回路構成）
本発明の第２の実施の形態に係るパルス発生回路５０は、図７（ａ）に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８と直列接続されたトランス１６と、更にトランス１６を介してＳＩＴｈ１８のアノード・カソード間に対して並列接続された低電圧電源（ＶE）２６とを備える。トランス１６の１次側のインダクタンス（Ｌ0）２２に対して、２次側のインダクタンスの両端には、負荷２４が接続される。ＳＩＴｈ１８のアノード・カソード間には、逆並列接続されたフライホイールダイオード（ＦＷＤ）が配置されている。ＳＩＴｈ１８のゲート・カソード間には、ゲートパルス電源３２が接続されている。 [Second Embodiment]
(Circuit configuration)
As shown in FIG. 7A, the pulse generation circuit 50 according to the second embodiment of the present invention includes a SITh18, a transformer 16 connected in series with the SITh18, and an anode of the SITh18 via the transformer 16. And a low voltage power supply (V E ) 26 connected in parallel with the cathode. A load 24 is connected to both ends of the secondary-side inductance with respect to the primary-side inductance (L 0 ) 22 of the transformer 16. A flywheel diode (FWD) connected in reverse parallel is disposed between the anode and cathode of SITh18. A gate pulse power supply 32 is connected between the gate and cathode of SITh18.

（動作波形）
本発明の第２の実施の形態に係るパルス発生回路５０の動作波形は、図７（ｂ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図７（ｂ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉgは、図７（ｃ）に示すように表され 、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図７（ｄ）に示すように表される。 (Operation waveform)
The operation waveforms of the pulse generation circuit 50 according to the second embodiment of the present invention are schematically represented as shown in FIGS. That is, the voltage waveform V at and current waveforms I at the time of turning off in the transient state is represented as shown in FIG. 7 (b), the gate current waveform I g at the time of turn-off in the transient state, FIG. 7 (c The gate signal waveform V GK at the time of turn-off in the transient state is expressed as shown in FIG.

過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。 Voltage waveform V at the time of turning off in the transient state, as compared to the voltage waveform V a at the time of turning off at steady state, the pulse width is narrow, and to exhibit a steep rise, as in the first embodiment It is. That is, it is possible to generate the pulse voltage waveform V at having a short pulse width and a high voltage increase rate dv / dt. In addition, the peak value of the voltage waveform V at also increases.

本発明の第２の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。 The pulse generation circuit according to the second embodiment of the present invention can use the high breakdown voltage of SITh18 to reduce the step-up ratio n of the transformer 16 and set the load impedance small. The impedance viewed from the secondary side of the transformer 16 can be n 2 times the impedance viewed from the primary side.

本発明の第２の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。   According to the pulse power supply circuit of the second embodiment of the present invention, the SITh is turned off in a transient state (insufficient conductivity modulation state) to turn off and generate a pulse, whereby a short and high voltage is generated. A high voltage pulse with an increasing rate (dv / dt) can be generated.

[第３の実施の形態]
本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。 [Third embodiment]
As shown in FIG. 8A, the pulse generation circuit 50 according to the third embodiment of the present invention is connected in parallel to the serial connection configuration SITh38 and SITh40 and the serial connection configuration SITh38 and SITh40. A low voltage power supply (V E1 ) 34 and a low voltage power supply (V E2 ) 36 in a series connection configuration, a connection point of SITh 38 and SITh 40 in a series connection configuration, and a low voltage power supply (V E1 ) 34 in a series connection configuration and a low voltage And a transformer 16 connected between a connection point of a power source (V E2 ) 36. A load 24 is connected to both ends of the secondary-side inductance with respect to the primary-side inductance of the transformer 16.

（動作波形）
本発明の第３の実施の形態に係るパルス発生回路５０の動作波形は、図８（ｂ）乃至図８（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図８（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図８（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 は、図８（ｅ）に示すように表される。 (Operation waveform)
The operation waveforms of the pulse generation circuit 50 according to the third embodiment of the present invention are schematically represented as shown in FIGS. 8B to 8E. That is, the voltage waveform V at at the time of turn-off in the transient state is represented as shown in FIG. 8B, and the current waveform I at at the turn-off in the transient state is represented as shown in FIG. Is done. Further, the gate current waveform I g1 at the time of turn-off in the transient state is expressed as shown in FIG. 8D, and the gate current waveform I g2 at the time of turn-off in the transient state is shown in FIG. 8E . It is expressed in

過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。 Voltage waveform V at the time of turning off in the transient state, as compared to the voltage waveform V a at the time of turning off at steady state, the pulse width is narrow, and to exhibit a steep rise, as in the first embodiment It is. That is, it is possible to generate the pulse voltage waveform V at having a short pulse width and a high voltage increase rate dv / dt. In addition, the peak value of the voltage waveform V at also increases.

又、本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すようなハーフブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。   Further, since the pulse generation circuit 50 according to the third embodiment of the present invention has a half-bridge configuration as shown in FIG. 8A, it can generate high voltage pulses in both positive and negative directions.

本発明の第３の実施の形態に係るパルス発生回路は、本発明の第２の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。 Similar to the pulse generation circuit according to the second embodiment of the present invention, the pulse generation circuit according to the third embodiment of the present invention uses the fact that SITh18 has a high breakdown voltage to boost the transformer 16. The ratio n is small and the load impedance can be set small. The impedance viewed from the secondary side of the transformer 16 can be n 2 times the impedance viewed from the primary side.

本発明の第３の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。   According to the pulse power supply circuit according to the third embodiment of the present invention, the SITh is turned off in a transient state (insufficient conductivity modulation) to generate a pulse by turning off, so that a short and high voltage is generated. A high voltage pulse with an increasing rate (dv / dt) can be generated.

[第４の実施の形態]
本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された低電圧電源（ＶE）２６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。 [Fourth embodiment]
As shown in FIG. 9A, the pulse generation circuit 50 according to the fourth embodiment of the present invention includes a serial connection configuration SITh38 and SITh40, a serial connection configuration SITh42 and SITh44, and a serial connection configuration SITh38. And a low voltage power source (V E ) 26 connected in parallel to the SITh 40 and a transformer 16 connected between a connection point of the serial connection configuration SITh 38 and SITh 40 and a connection point of the serial connection configuration SITh 42 and SITh 44. With. A load 24 is connected to both ends of the secondary-side inductance with respect to the primary-side inductance of the transformer 16.

（動作波形）
本発明の第４の実施の形態に係るパルス発生回路５０の動作波形は、図９（ｂ）乃至図９（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図９（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図９（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 ，Ｉg4は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 ，Ｉg3 は、図８（ｅ）に示すように表される。 (Operation waveform)
The operation waveforms of the pulse generation circuit 50 according to the fourth embodiment of the present invention are schematically represented as shown in FIGS. 9B to 9E. That is, the voltage waveform V at at the time of turn-off in the transient state is expressed as shown in FIG. 9B, and the current waveform I at at the time of turn-off in the transient state is expressed as shown in FIG. 9C. Is done. Further, the gate current waveforms I g1 and I g4 at the turn-off in the transient state are expressed as shown in FIG. 8D, and the gate current waveforms I g2 and I g3 at the turn-off in the transient state are shown in FIG. It is expressed as shown in (e).

過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１乃至第３の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。 The voltage waveform V at at the time of turn-off in the transient state is narrower than the voltage waveform V a at the time of turn-off in the steady state, and shows a steep rise. It is the same as the form. That is, it is possible to generate the pulse voltage waveform V at having a short pulse width and a high voltage increase rate dv / dt. In addition, the peak value of the voltage waveform V at also increases.

又、本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すようなフルブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。しかも、フルブリッジの構成を有することから、本発明の第４の実施の形態に係るパルス発生回路５０に比較して、電流駆動能力増大することができる。   Further, since the pulse generation circuit 50 according to the fourth embodiment of the present invention has a full bridge configuration as shown in FIG. 9A, it can generate high voltage pulses in both positive and negative directions. In addition, since it has a full-bridge configuration, the current drive capability can be increased compared to the pulse generation circuit 50 according to the fourth embodiment of the present invention.

本発明の第４の実施の形態に係るパルス発生回路は、本発明の第２乃至第３の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。 Similar to the pulse generation circuits according to the second to third embodiments of the present invention, the pulse generation circuit according to the fourth embodiment of the present invention utilizes the fact that SITh18 has a high breakdown voltage, The step-up ratio n of 16 is small, and the load impedance can be set small. The impedance viewed from the secondary side of the transformer 16 can be n 2 times the impedance viewed from the primary side.

本発明の第４の実施の形態に係る半導体パルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。   According to the semiconductor pulse power supply circuit of the fourth embodiment of the present invention, SITh is turned off in a transient state (insufficient conductivity modulation) to generate a pulse by turning it off, so that the width is short and high. A high voltage pulse having a voltage increase rate (dv / dt) can be generated.

[適用例]
本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例は、図１０に示すように表される。即ち、図１０（ａ）は、比較例として、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、定常状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にアーク放電を発生する場合の模式図であり、図１０（ｂ）は、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、過渡状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にグロー放電を発生する場合の模式図である。 [Application example]
Application examples of the pulse generation circuits according to the first to fourth embodiments of the present invention are expressed as shown in FIG. That is, FIG. 10A shows, as a comparative example, discharge using a voltage pulse generated by turning off the pulse generation circuit 50 according to the first to fourth embodiments of the present invention in a steady state. FIG. 10B is a schematic diagram when arc discharge is generated between the anode electrode 10 for discharge and the cathode electrode 12 for discharge, and FIG. 10B shows the pulse generation circuit 50 according to the first to fourth embodiments of the present invention. FIG. 6 is a schematic diagram when glow discharge is generated between the discharge anode electrode 10 and the discharge cathode electrode 12 using a voltage pulse generated by a turn-off operation in a transient state.

本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、定常状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が相対的に長く、電圧上昇率（ｄｖ／ｄｔ）も相対的に低いため、１０（ａ）に示すように、アーク放電が発生しやすい。一方、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、過渡状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が短く、電圧上昇率（ｄｖ／ｄｔ）も高いため、１０（ｂ）に示すように、グロー放電が発生しやすい。   When the pulse generation circuit 50 according to the first to fourth embodiments of the present invention uses a voltage pulse generated by turning off SITh in a steady state, the pulse width of the voltage pulse is relatively long. Since the rate of voltage increase (dv / dt) is also relatively low, arc discharge is likely to occur as shown in 10 (a). On the other hand, when the pulse generation circuit 50 according to the first to fourth embodiments of the present invention uses a voltage pulse generated by turning off SITh in a transient state, the pulse width of the voltage pulse is short. Since the rate of voltage increase (dv / dt) is also high, glow discharge is likely to occur as shown in 10 (b).

（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to fourth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の第１の実施の形態に係るパルス発生回路の模式的構成図。1 is a schematic configuration diagram of a pulse generation circuit according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るパルス発生回路の動作波形であって、（ａ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉat、（ｂ）過渡状態でのターンオフ時のゲート信号波形ＶGK、（ｃ）定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉa、（ｄ）定常状態でのターンオフ時におけるゲート信号波形ＶGK。A operation waveform of the pulse generating circuit according to a first embodiment of the present invention, (a) a voltage waveform V at and current waveforms I at the time of turning off in the transient state, (b) at the turn-off in the transient state the gate signal waveform V GK, (c) a voltage waveform at the time of turn-off in a steady state V a and current waveforms I a, (d) a gate signal waveform V GK during turn-off at steady state. 本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの電流―電圧特性例。3 is a current-voltage characteristic example of an SI thyristor applied to the pulse generation circuit according to the first embodiment of the present invention. 本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの動作説明図であって、（ａ）過渡状態Ａにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｂ）過渡状態Ａにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｃ）過渡状態Ｂにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｄ）過渡状態Ｂにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｅ）定常状態において、ＳＩサイリスタの断面構造におけるキャリア濃度分布の模式図、（ｆ）定常状態において、アノード・カソード間のキャリア濃度分布の模式図。It is operation | movement explanatory drawing of SI thyristor applied to the pulse generation circuit which concerns on the 1st Embodiment of this invention, Comprising: (a) In the transient state A, the schematic diagram of the carrier distribution in the cross-sectional structure of SI thyristor, (b) In transient state A, schematic diagram of carrier concentration distribution between anode and cathode, (c) In transient state B, schematic diagram of carrier distribution in cross-sectional structure of SI thyristor, (d) In transient state B, between anode and cathode 4A is a schematic diagram of a carrier concentration distribution, FIG. 3E is a schematic diagram of a carrier concentration distribution in a cross-sectional structure of an SI thyristor in a steady state, and FIG. 4F is a schematic diagram of a carrier concentration distribution between an anode and a cathode in a steady state. 本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データを示す図。In the pulse generation circuit according to the first embodiment of the present invention, voltage waveforms V at3 to V at8 at the time of turn-off in the transient state A and the transient state B, and voltage waveforms V a , V a1 , at the time of turn-off in the steady state. It shows the measurement data of V a2 and current waveforms I a. 本発明の第１の実施の形態に係るパルス発生回路の回路動作の説明図。Explanatory drawing of the circuit operation | movement of the pulse generation circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatの模式図、（ｃ）過渡状態でのターンオフ時におけるゲート電流波形Ｉgの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート信号波形ＶGKの模式図。FIG. 4 is a pulse generation circuit according to a second embodiment of the present invention, in which (a) a schematic circuit configuration diagram, (b) a schematic diagram of a voltage waveform V at and a current waveform I at during turn-off in a transient state, (c) a schematic diagram of a gate current waveform I g at the time of turn-off in the transient state, schematic diagram of a gate signal waveform V GK during turn-off at (d) the transient state. 本発明の第３の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過渡状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1（ｅ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg2の模式図。FIG. 4 is a pulse generation circuit according to a third embodiment of the present invention, in which (a) a schematic circuit configuration diagram, (b) a schematic diagram of an output voltage waveform V at the time of turn-off in a transient state, and (c) transient schematic diagram of the input current waveform I at the time of turning off in the state, (d) a schematic diagram of a gate current waveform I g2 upon turn-off of the gate current waveform I g1 (e) a transient state during turn-off in the transient state. 本発明の第４の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1,Ｉg4の模式図、（ｅ）過渡状態でのターンオフ時のゲート電流波形Ｉg2,Ｉg3の模式図。FIG. 7 is a pulse generation circuit according to a fourth embodiment of the present invention, in which (a) a schematic circuit configuration diagram, (b) a schematic diagram of an output voltage waveform V at the time of turn-off in a transient state, Schematic diagram of input current waveform I at during turn-off in state, (d) Schematic diagram of gate current waveforms I g1 and I g4 during turn-off in transient state, (e) Gate current waveform during turn-off in transient state Schematic diagram of I g2 and I g3 . 本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例の説明図であって、（ａ）比較例としてのアーク放電の場合の模式図、（ｂ）グロー放電の場合の模式図。It is explanatory drawing of the application example of the pulse generation circuit which concerns on the 1st thru | or 4th embodiment of this invention, Comprising: (a) The schematic diagram in the case of arc discharge as a comparative example, (b) In the case of glow discharge Pattern diagram.

符号の説明Explanation of symbols

１…ｎ-高抵抗半導体層
２…ｐ+ゲート領域
４…アノード電極
５…カソード電極
６…ｐ+アノード領域
７…ｎ+カソード領域
８…ｎ-エピタキシャル成長層
１０…放電用アノード電極
１２…放電用カソード電極
１４…フライホイールダイオード（ＦＷＤ）
１６…トランス
１８，３８，４０，４２，４４…ＳＩサイリスタ（ＳＩＴｈ）
２０…スイッチング素子
２２…インダクタンス（Ｌ0）
２４…負荷
２６,３４,３６…低電圧電源（ＶE）
２８…ゲートダイオード(Ｄg)
３０…ゲート抵抗(Ｒg)
３２…ゲートパルス電源(Ｖg)
５０…パルス発生回路 1 ... n - high resistance semiconductor layer 2 ... p + gate region 4: anode electrode 5 ... cathode electrode 6 ... p + anode region 7 ... n + cathode region 8 ... n - epitaxial layer 10 ... anode electrode 12 ... for discharging discharge Cathode electrode 14 ... Flywheel diode (FWD)
16 ... Transformer 18, 38, 40, 42, 44 ... SI thyristor (SITh)
20 ... switching element 22 ... inductance (L 0 )
24 ... Loads 26, 34, 36 ... Low-voltage power supply (V E )
28 ... Gate diode (D g )
30 ... Gate resistance (R g )
32 ... Gate pulse power supply (V g )
50. Pulse generation circuit

Claims (9)

ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたスイッチング素子と、
前記ＳＩサイリスタ及び前記スイッチング素子に直列接続されたインダクタンスと、
直列接続された前記ＳＩサイリスタ及び前記スイッチング素子に、前記インダクタンスを介して並列接続された電源と、
前記インダクタンスの両端に接続される負荷と、
前記ＳＩサイリスタのゲート・アノード間に、前記インダクタンスを介して並列に接続されるゲートダイオードと、を備えたパルス発生回路を用い、
前記ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該ＳＩサイリスタの過渡状態において、前記スイッチング素子をターンオフして、前記負荷に、電圧パルスを発生させるパルス発生方法。 SI thyristor,
A switching element connected in series to the SI thyristor;
An inductance connected in series to the SI thyristor and the switching element;
A power supply connected in parallel to the SI thyristor and the switching element connected in series via the inductance;
A load connected across the inductance;
Using a pulse generation circuit comprising a gate diode connected in parallel via the inductance between the gate and anode of the SI thyristor,
A pulse generation method for generating a voltage pulse in the load by turning off the switching element in a transient state of the SI thyristor in which the anode current does not continue to be conducted as a steady current between the anode and the cathode of the SI thyristor. 前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間である請求項１に記載のパルス発生方法。   The pulse generation method according to claim 1, wherein the transient state of the SI thyristor is between a blocking state and a steady state of the SI thyristor. 前記スイッチング素子は、ＭＯＳＦＥＴならびにＩＧＢＴで構成される請求項１又は２に記載のパルス発生方法。   The pulse generation method according to claim 1, wherein the switching element is configured by a MOSFET and an IGBT. ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたトランスと、
前記トランスの１次側のインダクタンスを介して前記ＳＩサイリスタのアノード・カソード間に並列接続された電源と、
前記ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、
前記トランスの２次側のインダクタンスの両端に配置された負荷と、
前記ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源と、を備えたパルス発生回路を用い、
前記ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該ＳＩサイリスタの過渡状態において、前記ゲートパルス電源をターンオフして、前記負荷に電圧パルスを発生させるパルス発生方法。 SI thyristor,
A transformer connected in series to the SI thyristor;
A power supply connected in parallel between the anode and cathode of the SI thyristor via an inductance on the primary side of the transformer;
A flywheel diode connected in reverse parallel between the anode and cathode of the SI thyristor;
A load disposed at both ends of the inductance on the secondary side of the transformer;
Using a pulse generation circuit comprising a gate pulse power supply disposed between the gate and cathode of the SI thyristor,
A pulse generation method of generating a voltage pulse in the load by turning off the gate pulse power supply in a transient state of the SI thyristor in which the anode current does not continue to be conducted as a steady current between the anode and the cathode of the SI thyristor. 前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間である請求項４に記載のパルス発生方法。   The pulse generation method according to claim 4, wherein the transient state of the SI thyristor is between a blocking state and a steady state of the SI thyristor. 互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、
前記トランスの２次側のインダクタンスの両端に配置された負荷と、を備えたパルス発生回路を用い、
前記第１ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフして、前記負荷に正方向の電圧パルスを発生させ、
前記第２ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフして、前記負荷に負方向の電圧パルスを発生させるパルス発生方法。 A first SI thyristor and a second SI thyristor connected in series with each other;
A first power supply and a second power supply connected in series to the first SI thyristor and the second SI thyristor connected in series, and connected in series;
A transformer having a primary-side inductance connected between a connection point of the first SI thyristor and the second SI thyristor connected in series, and a connection point of the first power supply and the second power supply connected in series; ,
A load generating circuit including a load disposed at both ends of the secondary side inductance of the transformer,
In the transient state of the first SI thyristor in which the anode current does not continue as a steady current between the anode and the cathode of the first SI thyristor, the first SI thyristor is turned off to generate a positive voltage pulse in the load. ,
In the transient state of the second SI thyristor in which the anode current is not continuously conducted as a steady current between the anode and the cathode of the second SI thyristor, the second SI thyristor is turned off to generate a negative voltage pulse in the load. Pulse generation method. 前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間である請求項６に記載のパルス発生方法。   The transient state of the first SI thyristor is between a blocking state and a steady state of the first SI thyristor, and the transient state of the second SI thyristor is between a blocking state and a steady state of the second SI thyristor. Item 7. The pulse generation method according to Item 6. 互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、
前記トランスの２次側のインダクタンスの両端に配置された負荷と、を備えたパルス発生回路を用い、
前記第１ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフし、前記第４ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第４ＳＩサイリスタの過渡状態において、前記第４ＳＩサイリスタをターンオフして、前記負荷に正方向の電圧パルスを発生させ、
前記第２ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフし、前記第３ＳＩサイリスタのアノード・カソード間にアノード電流が定常電流として導通しつづけていない当該第３ＳＩサイリスタの過渡状態において、前記第３ＳＩサイリスタをターンオフして、前記負荷に負方向の電圧パルスを発生させるパルス発生方法。 A first SI thyristor and a second SI thyristor connected in series with each other;
A third SI thyristor and a fourth SI thyristor connected in series to the first SI thyristor and the second SI thyristor connected in series;
A first power supply and a second power supply connected in series to the first SI thyristor and the second SI thyristor connected in series, and connected in series;
A transformer having a primary-side inductance connected between a connection point of the first SI thyristor and the second SI thyristor connected in series, and a connection point of the first power supply and the second power supply connected in series; ,
A load generating circuit including a load disposed at both ends of the secondary side inductance of the transformer,
In the transient state of the first SI thyristor in which the anode current is not continuously conducted as a steady current between the anode and the cathode of the first SI thyristor, the first SI thyristor is turned off, and the anode current is connected between the anode and the cathode of the fourth SI thyristor. In the transient state of the fourth SI thyristor that is not continuously conducted as a steady current , the fourth SI thyristor is turned off to generate a positive voltage pulse in the load,
In the transient state of the second SI thyristor in which the anode current is not continuously conducted as a steady current between the anode and the cathode of the second SI thyristor, the second SI thyristor is turned off, and the anode current is connected between the anode and the cathode of the third SI thyristor. Generating a negative voltage pulse in the load by turning off the third SI thyristor in a transient state of the third SI thyristor that is not conducting as a steady current . 前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第３ＳＩサイリスタの過渡状態は、前記第３ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第４ＳＩサイリスタの過渡状態は、前記第４ＳＩサイリスタのブロッキング状態と定常状態との間である請求項８に記載のパルス発生方法。   The transient state of the first SI thyristor is between the blocking state and the steady state of the first SI thyristor, and the transient state of the second SI thyristor is between the blocking state and the steady state of the second SI thyristor, The transient state of the third SI thyristor is between a blocking state and a steady state of the third SI thyristor, and the transient state of the fourth SI thyristor is between a blocking state and a steady state of the fourth SI thyristor. Item 9. The pulse generation method according to Item 8.
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