JP4914482B2 - Photoelectric conversion device - Google Patents
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Description
本発明は、光電変換装置に関し、特に、デジタルカメラなどに用いて好適なものである。 The present invention relates to a photoelectric conversion device, and is particularly suitable for use in a digital camera or the like.
従来、固体撮像装置としては、そのS/N比の良さからCCD撮像素子が多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。 Conventionally, as a solid-state imaging device, a CCD imaging device is often used because of its good S / N ratio. However, on the other hand, so-called amplification type solid-state imaging devices have also been developed, which have advantages such as ease of use and low power consumption.
増幅型固体撮像装置とは、フォトダイオード等の光電変換素子で光信号を電気信号に変換し、この電気信号をトランジスタの制御電極に導くことで、トランジスタの主電極から電気信号に基づく増幅信号を出力するものであり、増幅用トランジスタとしてSITを使ったSIT型イメージセンサ(A.Yusa、J.Nishizawa etal., "SIT image sensor: Design consideration and characteristics," IEEE trans. Vol. ED-33, pp.735-742, June 1986.)、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., "A 310K pixel bipolar imager (BASIS)," IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか"ゲート蓄積型MOSフォトトランジスタイメージセンサ",テレビ学会誌,41,11,pp.1075-1082 Nov.,1987)、MOSトランジスタを使ったCMOSセンサ (S.K.Mendis, S.E.Kemeny and E.R.Fossum,"A 128 ×128 CMOS active image sensor for highly integrated imagingsystems," in IEDM Tech. Dig., 1993, pp. 583-586.) などがある。 An amplification type solid-state imaging device converts an optical signal into an electric signal by a photoelectric conversion element such as a photodiode, and guides the electric signal to a control electrode of the transistor, thereby generating an amplified signal based on the electric signal from the main electrode of the transistor. SIT type image sensor that uses SIT as an amplifying transistor (A. Yusa, J. Nishizawa et al., "SIT image sensor: Design consideration and characteristics," IEEE trans. Vol. ED-33, pp 735-742, June 1986.) BASIS using bipolar transistors (N. Tanaka et al., "A 310K pixel bipolar imager (BASIS)," IEEE Trans. Electron Devices, vol.35, pp. 646-652 , may 1990), CMD using JFET with depleted control electrode (Nakamura et al. "Gate-storage type MOS phototransistor image sensor", TV Society, 41, 11, pp.1075-1082 Nov., 1987), MOS CMOS sensor using transistors (SKMendis, SEKemeny and ERFossum, "A 128 × 128 CMOS active image sensor for highly integrated imaging systems, “in IEDM Tech. Dig., 1993, pp. 583-586.).
特に、CMOSセンサはCMOSプロセスとのマッチングがよく、周辺CMOS回路をオンチップ化できることから,開発に力が注がれている。しかし、これらの増幅型固体撮像装置に共通する欠点は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号としては固定パターンノイズ(FPN)がのるということである。このFPNを除くため、従来色々な信号読み出し回路が工夫されているが、ここではCMOSセンサの代表的な例を以下に説明する。 In particular, the CMOS sensor is well matched with the CMOS process, and the peripheral CMOS circuit can be made on-chip. However, a drawback common to these amplifying solid-state imaging devices is that the output offset of the amplifying transistor provided in each pixel is different for each pixel, so that fixed pattern noise (FPN) is carried as an image sensor signal. It is. Conventionally, various signal readout circuits have been devised to eliminate this FPN, but here, typical examples of CMOS sensors will be described below.
図8は、従来のCMOSイメージセンサを示す回路図である。図8において、1は画素、2は光信号を電気信号に変換し蓄積するフォトダイオード、4はフォトダイオード2に蓄積された電気信号を転送する転送用MOSトランジスタ、3はフォトダイオード2から転送された光信号を増幅する増幅用MOSトランジスタ、5は増幅用MOSトランジスタ3のゲート電極電位をリセットするリセット用MOSトランジスタ、6はリセット用MOSトランジスタ5のドレイン電極と増幅用MOSトランジスタ3のドレイン電極に接続され画素1側へ電源電位を供給する電源電位供給線、7は電気信号に基づく増幅信号の出力元の画素1を選択する選択スイッチ用MOSトランジスタ、8は増幅信号を伝送する信号出力線、9は垂直出力線8に定電流を供給するための定電流供給用MOSトランジスタである。
FIG. 8 is a circuit diagram showing a conventional CMOS image sensor. In FIG. 8, 1 is a pixel, 2 is a photodiode that converts an optical signal into an electrical signal and stores it, 4 is a transfer MOS transistor that transfers an electrical signal stored in the
また、10はリセット用MOSトランジスタ5のゲート電位を制御するためのリセット制御線、11は転送用MOSトランジスタ4のゲート電位を制御するための転送制御線、12は選択用MOSトランジスタ7のゲート電位を制御するための選択制御線、13はMOSトランジスタ9が定電流供給源となるような飽和領域動作をするようにMOSトランジスタ9のゲートに一定の電位を供給するための定電位供給線である。
Further, 10 is a reset control line for controlling the gate potential of the
さらに、14はリセット制御線11にリセットパルスを供給するためのパルス端子、15は転送制御線10に転送パルスを供給するためのパルス端子、16は選択制御線12に選択パルスを供給するためのパルス端子、17は行列配置の画素1の行を順次選択走査するための垂直走査回路、18−1,18−2は垂直走査回路の第1,第2行選択出力線、19はリセット制御線10にパルス端子15からのパルスを導くスイッチ用MOSトランジスタ、20は転送制御線11にパルス端子14からのパルスを導くスイッチ用MOSトランジスタ、21は選択制御線12にパルス端子16からのパルスを導くためのスイッチ用MOSトランジスタである。
Further, 14 is a pulse terminal for supplying a reset pulse to the
さらにまた、22は画素1からの信号を読み出す読み出し回路、23は画素1のリセット信号出力を保持する容量、24は画素1の光信号出力を保持する容量、25は垂直出力線8と容量23との導通を制御するスイッチ用MOSトランジスタ、26は垂直出力線8と容量24との導通を制御するスイッチ用MOSトランジスタ、37,38は各々スイッチ用MOSトランジスタ25,26のゲートにパルスを印加するパルス供給端子、27は容量23に保持されたノイズ信号が伝送される水平出力線、28は容量24に保持された光信号が伝送水平出力線、29は容量23と水平出力線27との導通を制御するスイッチ用MOSトランジスタ、30は容量24と信号出力線28との導通を制御するスイッチ用MOSトランジスタである。
Furthermore, 22 is a readout circuit for reading a signal from the
また、31は水平出力線27の電位をリセットする水平出力線リセット用MOSトランジスタ、32は水平出力線28の電位をリセットする水平出力線リセット用MOSトランジスタ、33は水平出力線リセット用MOSトランジスタ31,32のソース電極にリセット電位を供給する電源端子、34は行列配置の画素1の列毎に設けられた容量23,24を順次選択する水平走査回路、35−1,35−2はスイッチ用MOSトランジスタ29,30に接続され、36は水平出力線リセット用MOSトランジスタ31,32のゲートにパルスを印加するパルス供給端子、39は水平出力線27の電位と信号出力線28の電位との差電圧分を増幅して出力する差動アンプ、40は差動アンプ39の出力端子である。
Further, 31 is a horizontal output line reset MOS transistor for resetting the potential of the
なお、図8には、簡単のため2行2列の画素1を示しているが、実際には用途に応じた行列数となる。
FIG. 8 shows the
図9は、図8の動作を示すタイミングチャートである。なお、図8で示されているMOSトランジスタはすべてN型とし、ゲート電位がハイレベルでオン状態、ローレベルでオフ状態になるとして説明する。 まず、垂直走査回路17によって第1行選択出力線18−1に印加しているパルス信号がハイレベルに切り替えられると、第1行の画素1の動作が可能となる。パルス端子16に印加しているパルス信号がハイレベルに切り替わると、画素1の増幅用MOSトランジスタ3のソースと定電流供給用MOSトランジスタ9とが接続され、画素1側からの信号が垂直出力線8へ出力可能になる。
FIG. 9 is a timing chart showing the operation of FIG. It is assumed that all the MOS transistors shown in FIG. 8 are N-type, and are turned on when the gate potential is high and turned off when low. First, when the pulse signal applied to the first row selection output line 18-1 is switched to the high level by the
パルス端子15に印加しているパルス信号をハイレベルにすることで、リセット用MOSトランジスタ5をオンして、増幅用MOSトランジスタ3のゲート部をリセット電位にリセットする。
By setting the pulse signal applied to the
つぎに、パルス供給端子37に印加しているパルスをハイレベルに切り替え、画素1の出力信号を読み出して、MOSトランジスタ25を通して容量23に蓄積する。
Next, the pulse applied to the
次に、パルス端子14に印加しているパルスをハイレベルにすることで、フォトダイオード2で生成された光信号を、転送用MOSトランジスタ4を通してMOSトランジスタ3のゲートに転送する。
Next, by setting the pulse applied to the
ここで、MOSトランジスタ3のゲートに転送した光信号には、画素1の電位のリセット時に発生したノイズ信号が重畳される。
Here, a noise signal generated when the potential of the
引き続き、パルス供給端子38にハイレベルのパルスを印加すると、ノイズ信号が重畳された光信号に基づく増幅信号がMOSトランジスタ26を通して容量24に蓄積される。
Subsequently, when a high level pulse is applied to the
そして、水平走査回路34が駆動されれば、第1列選択出力線35−1、第2列選択出力線35−2に出力されているパルス信号が順次ハイレベルとなり、容量23,24に蓄積された信号は、それぞれMOSトランジスタ29,30を通して水平出力線27,28に出力される。
When the
第1列選択出力線35−1、第2列選択出力線35−2に、ハイレベルのパルスが出力される前にはパルス供給端子36に印加しているパルスをハイレベルとし、水平出力線リセット用MOSトランジスタ31,32を通して水平出力線27,28の電位をリセットしておくことが必要である。
Before the high-level pulse is output to the first column selection output line 35-1 and the second column selection output line 35-2, the pulse applied to the
水平出力線27,28に導かれた各信号は差動アンプ39に入力され、差分がとられ、出力端子40から光信号に基づく増幅信号が出力される。
The signals guided to the
同様に、2行目の画素1からも信号の読み出しを行えば、出力端子40から光信号に基づく増幅信号が出力される。
Similarly, when signals are read out from the
しかし、従来の技術は、次のような問題点がある。すなわち、差動アンプに入力される信号のゲインが以下説明するように少し異なるので、ノイズが完全に除去できないことである。 However, the conventional technique has the following problems. That is, since the gain of the signal input to the differential amplifier is slightly different as will be described below, noise cannot be completely removed.
容量23、24をそれぞれCTN、CTSとし、水平出力線27,28の容量をそれぞれCHN、CHSとすると、差動アンプ39にいたるまでのゲインはそれぞれ、
CTN/(CTN+CHN)
CTS/(CTS+CHS)
である。
If the
CTN / (CTN + CHN)
CTS / (CTS + CHS)
It is.
設計段階では、
CTN=CTS
CHN=CHS
として両者のゲインが等しくなるようにするのであるが、2つの出力経路を完全に合同なレイアウトとするのは難しいこと、また実際のプロセス工程においては設計からのずれが生ずることのために、実際には2つの経路のゲインはわずかに異なる。
In the design phase,
CTN = CTS
CHN = CHS
As a result, it is difficult to make the two output paths completely congruent, and the actual process steps may deviate from the design. The two paths have slightly different gains.
以上説明した理由で、画素のノイズ信号のばらつきの除去残りが、いわゆる固定パターンノイズ(FPN)として表れ、画素のS/N比が十分あがらない。 For the reasons described above, the remaining removal of variations in the noise signal of the pixel appears as so-called fixed pattern noise (FPN), and the S / N ratio of the pixel is not sufficiently increased.
また、差動アンプ39に至るまでの信号出力のゲイン落ちである。すなわち、差動アンプに入力される信号電圧は、画素出力電圧に対して、
CTS/(CTS+CHS)<1
のゲイン分小さくなっている。
Further, the gain of the signal output up to the
CTS / (CTS + CHS) <1
The gain is smaller.
一方、差動アンプ39は必ずいくらかのランダム雑音を生じる。また差動アンプ39に至る蓄積容量23,24や水平出力線27,28の寄生容量に起因する熱ノイズが生ずる。これによってランダムノイズに関するセンサのS/N比が落ちることになる。
On the other hand, the
そこで、本発明はFPNを減らしてS/N比を向上させることを課題とする。
また、本発明は、ランダムノイズを減らしてS/N比を向上させることを課題とする。
Accordingly, an object of the present invention is to improve the S / N ratio by reducing FPN.
Another object of the present invention is to improve the S / N ratio by reducing random noise.
本発明の光電変換装置は、行列状に配置された複数の画素であって、それぞれの画素が、光電変換された電気信号に基づく画素信号を出力する複数の画素と、前記複数の画素の列ごとに設けられ、前記画素からの出力を増幅するアンプと、前記画素の出力と前記アンプの入力との間に設けられた容量と、前記アンプからの出力を保持する保持部と、前記アンプの出力と前記保持部との間に設けられたスイッチと、前記アンプの入力をリセットするリセット部と、を有し、前記リセット部により前記アンプの入力をリセットし始めてから、前記アンプの入力をリセットした状態で前記スイッチをオンすることを特徴とする。 The photoelectric conversion device of the present invention is a plurality of pixels arranged in a matrix, each pixel outputting a pixel signal based on an electrical signal photoelectrically converted , and a column of the plurality of pixels An amplifier that amplifies the output from the pixel, a capacitor provided between the output of the pixel and the input of the amplifier, a holding unit that holds the output from the amplifier, and A switch provided between the output and the holding unit, and a reset unit that resets the input of the amplifier, and resetting the input of the amplifier after the reset unit starts resetting the input of the amplifier In this state, the switch is turned on .
本発明によれば、FPNやランダムノイズを減らすことが可能となり、S/N比を向上させることができる。 According to the present invention, FPN and random noise can be reduced, and the S / N ratio can be improved.
(実施形態1)
図1は、本発明の実施形態1の固体撮像装置の等価回路図である。図1において、1は画素、2は光信号を電気信号に変換し蓄積するフォトダイオード、4はフォトダイオード2に蓄積された電気信号を転送する転送用MOSトランジスタ、3はフォトダイオード2から転送された電気信号を増幅する増幅用MOSトランジスタ、5は増幅用MOSトランジスタ3のゲート電極等の電位をリセットするリセット用MOSトランジスタ、6はリセット用MOSトランジスタ5のドレイン電極と増幅用MOSトランジスタ3のドレイン電極に接続され画素1へ電源電位を供給する電源電位供給線、7は電気信号に基づく増幅信号の出力元の画素を選択する選択スイッチ用MOSトランジスタ、8は増幅信号を伝送する垂直出力線、9は垂直出力線8に定電流を供給するための定電流供給用MOSトランジスタである。
(Embodiment 1)
FIG. 1 is an equivalent circuit diagram of the solid-state imaging device according to the first embodiment of the present invention. In FIG. 1, 1 is a pixel, 2 is a photodiode that converts an optical signal into an electrical signal and stores it, 4 is a transfer MOS transistor that transfers an electrical signal stored in the
また、10はリセット用MOSトランジスタ5のゲート電位を制御するためのリセット制御線、11は転送用MOSトランジスタ4のゲート電位を制御するための転送制御線、12は選択用MOSトランジスタ7のゲート電位を制御するための選択制御線、13はMOSトランジスタ9が定電流供給源となるような飽和領域動作をするようにMOSトランジスタ9のゲートに一定の電位を供給するための定電位供給線である。
Further, 10 is a reset control line for controlling the gate potential of the
さらに、14はリセット制御線11にリセットパルスを供給するためのパルス端子、15は転送制御線10に転送パルスを供給するためのパルス端子、16は選択制御線12に選択パルスを供給するためのパルス端子、17は画素1の行を順次選択走査する垂直走査回路、18−1,18−2は垂直走査回路17の第1,第2行選択出力線、19はリセット制御線10にパルス端子15からのパルスを導くスイッチ用MOSトランジスタ、20は転送制御線11にパルス端子14からのパルスを導くスイッチ用MOSトランジスタ、21は選択制御線12にパルス端子16からのパルスを導くためのスイッチ用MOSトランジスタである。
Further, 14 is a pulse terminal for supplying a reset pulse to the
また、41は各列にあって画素1からの各信号を増幅するゲインアンプ、42は画素1からの出力をクランプするクランプ容量、43はゲインアンプ41の入力電位をクランプするためのMOSスイッチ、44はクランプ電位供給端子、45はクランプスイッチ43のゲートにスイッチパルスを供給するための供給端子である。
41 is a gain amplifier for amplifying each signal from the
さらにまた、22は画素1からの信号を読み出す読み出し回路(除去回路)、23は画素1の電位のリセット時に発生するノイズ信号に基づく信号の出力時にゲインアンプ41のオフセットを保持する容量、24はゲインアンプ41のオフセットとゲインアンプ41の出力を保持する容量、25は垂直出力線8と容量23との導通を制御するスイッチ用MOSトランジスタ、26は垂直出力線8と容量24との導通を制御するスイッチ用MOSトランジスタ、37,38は各々スイッチ用MOSトランジスタ25,26のゲートにパルスを印加するパルス供給端子、27は容量23に保持された信号が伝送される水平出力線、28は容量24に保持された信号が伝送される水平出力線、29は容量23と水平出力線27との導通を制御するスイッチ用MOSトランジスタ、30は容量24と信号出力線28との導通を制御するスイッチ用MOSトランジスタである。
Furthermore, 22 is a readout circuit (removal circuit) that reads a signal from the
また、31は水平出力線27の電位をリセットする水平出力線リセット用MOSトランジスタ、32は水平出力線28の電位をリセットする水平出力線リセット用MOSトランジスタ、33は水平出力線リセット用MOSトランジスタ31,32のソース電極にリセット電位を供給する電源端子、34は容量23,24を順次選択する水平走査回路、35−1,35−2はスイッチ用MOSトランジスタ29,30に水平走査回路34からの信号を伝送する第1,第2列選択出力線、36は水平出力線リセット用MOSトランジスタ31,32のゲートにパルスを印加するパルス供給端子、39は水平出力線27の電位と信号出力線28の電位との差電圧分を増幅して出力する差動アンプ、40は差動アンプ39の出力端子である。
Further, 31 is a horizontal output line reset MOS transistor for resetting the potential of the
なお、図1には、簡単のため画素1を2行2列に配列した様子を示しているが、実際には、画素1の数は用途に応じた数となる。また、画素1は、マトリクス状の配列に限定されるものではなく、デルタ状や、ハニカム状に配列するようにしてもよい。
Although FIG. 1 shows a state in which the
図2は、図1のゲインアンプ41の等価回路図である。図2において、46は差動入力段、47は非反転入力部、48は反転入力部、49は定電流供給用のMOSトランジスタ、50は出力段であるソースフォロワ、51は出力部、52は定電流供給用のMOSトランジスタ、53は差動入力段46の出力部とソースフォロワ50の入力部とを接続する結線、54は出力部51と反転入力部48とを接続するMOSトランジスタ、55は一方の電極が反転入力部48に接続され他方の電極が接地又は固定電位に接続されている容量、56は一方の電極が反転入力部48に接続され他方の電極が出力部51に接続されている容量、57はMOSトランジスタ49,52のゲートに一定電位を供給する端子、58はMOSトランジスタ54のゲートに制御パルスを印加する端子である。
FIG. 2 is an equivalent circuit diagram of the
なお、ゲインアンプ41は、オフセットばらつきが画素1のリセットばらつきよりも小さくなるように設計されるものであって、ゲインの絶対値が1よりも大きいものであれば、構成は図2に示すものに限定されず、例えば他のトランジスタを使って差動入力段が構成されていても、また、ソースフォロワに代えてエミッタフォロワとしてもよい。
The
オフセットに関しては、ゲインアンプ41のレイアウトに関する制約が画素1のレイアウトに関する制約よりも一般にずっと緩やかであるので、オフセットばらつきを小さく設計することは十分可能である。
Regarding the offset, since the restrictions on the layout of the
また、ゲインアンプ41のゲインを1よりも大きくすることによって、画素1から出力される信号は最終的にゲイン倍されたものとなる。よって差動アンプ39のノイズや容量23,24に起因する熱雑音が変わらなくても、ランダムノイズに関するS/N比が向上する。
Further, by making the gain of the
ちなみに、図2に示すゲインアンプ41は、動作が信号電圧の大小に依存しない一定の電流で行うことが可能である。また、後述するように容量55,56の容量分割比を変えるだけでゲインを簡易に設定でき、容量分割比は製造ばらつきを受けることが小さく、一般に安定して形成されるため、一定のゲインを得やすいというメリットがある。
Incidentally, the
ゲインアンプ41の電流が信号電圧に依存すると、ゲインアンプ41に供給する接地線、電源線の抵抗に起因する電圧降下量が変動するため、容量23,24におけるオフセットレベルが異なり、かつその差異が信号量によって変動するので、オフセット除去率が低下してFPNに対するS/N比が低下するが、ゲインアンプ41によればそのようなS/N比低下を防ぐことができるというメリットがある。
When the current of the
図3は、図1の動作を示すタイミングチャートである。なお、図1で示されているMOSトランジスタはすべてN型とし、ゲート電位がハイレベルでオン状態、ローレベルでオフ状態になるとして説明する。 FIG. 3 is a timing chart showing the operation of FIG. Note that the MOS transistors shown in FIG. 1 are all N-type, and are described as being on when the gate potential is high and off when low.
まず、垂直走査回路17によって第1行選択出力線18−1に印加しているパルス信号がハイレベルに切り替えられると、第1行の画素1の動作が可能となる。パルス端子16に印加しているパルス信号がハイレベルに切り替わると、画素1の増幅用MOSトランジスタ3のソースと定電流供給用MOSトランジスタ9とが接続され、画素1側からの信号が垂直出力線8へ出力可能になる。
First, when the pulse signal applied to the first row selection output line 18-1 is switched to the high level by the
パルス端子15に印加しているパルス信号をハイレベルにすることで、リセット用MOSトランジスタ5をオンして、増幅用MOSトランジスタ3のゲート部をリセット電位にリセットする。
By setting the pulse signal applied to the
次に、供給端子45からMOSトランジスタ43のゲートに印加しているパルスをハイレベルに切り替えて、さらに、パルス供給端子37に印加しているパルスをハイレベルに切り替え、ゲインアンプ41の入力電位をクランプ電位とする。
Next, the pulse applied from the
ここで、ゲインアンプ41の入力部及び出力部は、それぞれ図2の非反転入力部47及び出力部51である。
Here, the input part and the output part of the
MOSスイッチ54をオンしている時には、ゲインアンプ41はヴォルテージフォロワとして動作し、反転入力部48が初期化される。このため、供給端子45に印加しているパルスに同期したパルスを供給端子58に印加することによって、出力部51の電位を、非反転入力部47の電位にゲインアンプ41のオフセット電圧を上乗せしたものとし、容量23にゲインアンプ41のオフセットを蓄積する。
When the
次に、パルス端子14に印加しているパルスをハイレベルにすることで、フォトダイオード2で生成された光信号を、転送用MOSトランジスタ4を通してMOSトランジスタ3のゲートに転送する。
Next, by setting the pulse applied to the
ここで、MOSトランジスタ3のゲートに転送した光信号には、画素1の電位のリセット時に発生したノイズ信号が重畳される。
Here, a noise signal generated when the potential of the
引き続き、パルス供給端子38にハイレベルのパルスを印加すると、ゲインアンプ41に、ノイズ信号が重畳された光信号に基づく増幅信号が入力されることになる。このとき、MOSスイッチ54がオフであるので、この入力信号は電圧帰還型の演算増幅器(オペアンプ)として動作し、容量55,56の容量分割比で決まるゲイン倍に増幅される。
Subsequently, when a high-level pulse is applied to the
このため、容量24にはゲインアンプの出力信号に、ゲインアンプ41のオフセットレベルが重畳された信号が蓄積される。ちなみに、容量55,56の値をそれぞれC1、C2とすると、(C1+C2)/C2がゲインとなる。
Therefore, the
そして、水平走査回路34が駆動されれば、第1列選択出力線35−1、第2列選択出力線35−2に出力されているパルス信号が順次ハイレベルとなり、容量23,24に蓄積された信号は、それぞれMOSトランジスタ29,30を通して水平出力線27,28に出力される。
When the
第1列選択出力線35−1、第2列選択出力線35−2に、ハイレベルのパルスが出力される前にはパルス供給端子36に印加しているパルスをハイレベルとし、水平出力線リセット用MOSトランジスタ31,32を通して水平出力線27,28の電位をリセットしておくことが必要である。
Before the high-level pulse is output to the first column selection output line 35-1 and the second column selection output line 35-2, the pulse applied to the
水平出力線27,28に導かれた各信号は差動アンプ39に入力され、差分がとられ、出力端子40から光信号に基づく増幅信号が出力される。
The signals guided to the
同様に、2行目の画素1からも信号の読み出しを行えば、出力端子40から光信号に基づく増幅信号が出力される。
Similarly, when signals are read out from the
このように、画素1のノイズ信号の出力期間にMOSスイッチ43によってクランプを行い、ゲインアンプ41の入力電位をクランプ電位にすると、ゲインアンプ41のオフセットは差動アンプ39によって除去され、最終的にはオフセットばらつきの小さいセンサ信号を得ることができる。
In this way, when clamping is performed by the
(実施形態2)
図4は、本発明の実施形態2の固体撮像装置の等価回路図である。図4において、59はクランプ回路を含む読み出し回路(除去手段)、60はクランプ後の信号を保持するための容量、61はクランプ容量42と容量60との導通を制御するスイッチ用MOSトランジスタ、62は容量60に保持された信号が出力される水平出力線、65は水平出力線62の電位をリセットするMOSトランジスタ、66は水平出力線62を通じて伝送される信号を増幅するアンプ、67はアンプ66の出力端子である。なお、図4において図1と同様の部分については同一符号を付している。
(Embodiment 2)
FIG. 4 is an equivalent circuit diagram of the solid-state imaging device according to the second embodiment of the present invention. In FIG. 4, 59 is a readout circuit (removing means) including a clamp circuit, 60 is a capacitor for holding the clamped signal, 61 is a switching MOS transistor for controlling conduction between the
図5は、図4の動作を示すタイミングチャートである。なお、図4で示されているMOSトランジスタはすべてN型とし、ゲート電位がハイレベルでオンし、ローレベルでオフになるとして説明する。 FIG. 5 is a timing chart showing the operation of FIG. It is assumed that all the MOS transistors shown in FIG. 4 are N-type, and are turned on when the gate potential is high and turned off when low.
まず、垂直走査回路17によって第1行選択出力線18−1に印加しているパルス信号がハイレベルに切り替えられると、第1行の画素1の動作が可能となる。パルス端子16に印加しているパルス信号がハイレベルに切り替わると、画素1の増幅用MOSトランジスタ3のソースと定電流供給用MOSトランジスタ9とが接続され、画素1側からの信号が垂直出力線8へ出力可能となる。
First, when the pulse signal applied to the first row selection output line 18-1 is switched to the high level by the
パルス端子15に印加しているパルス信号をハイレベルにすることで、リセット用MOSトランジスタ5をオンして、増幅用MOSトランジスタ3のゲート部をリセット電位にリセットする。
By setting the pulse signal applied to the
すると、画素1から垂直出力線8に、リセット時に生じるノイズ信号に基づく増幅信号が出力される、この増幅信号は、ゲインアンプ41によって増幅される。
Then, an amplified signal based on a noise signal generated at the time of reset is output from the
この後、パルス入力端子64から入力しているパルス信号をハイレベルとすると共に、供給端子45に印加しているパルスをハイレベルにすると、容量60がクランプ電位供給端子44から供給するクランプ電位となる。
Thereafter, when the pulse signal input from the
次に、パルス端子14に印加しているパルスをハイレベルにすることで、フォトダイオード2で生成された光信号を、転送用MOSトランジスタ4を通してMOSトランジスタ3のゲートに転送する。
Next, by setting the pulse applied to the
すると、MOSトランジスタ3のゲートがオンされ、画素1からノイズ信号が重畳された光信号に基づく増幅信号が画素1から出力され、ゲインアンプ41に入力される。
Then, the gate of the
この結果、容量60にはゲインアンプ41の出力信号に基づく電位にクランプ電位が加算された状態になる。この時点でパルス入力端子64に印加しているパルス信号をローレベルに戻す。容量60に蓄積された信号は、クランプ動作によって画素1のノイズ信号もゲインアンプ41のオフセットも含まない信号となる。
As a result, the
この後、水平走査回路34が駆動されれば、第1列選択出力線35−1、第2列選択出力線35−2に出力されているパルス信号が順次ハイレベルとなり、画素1の各列の容量60に蓄積された信号は、それぞれMOSトランジスタ63を通して水平出力線62に導かれる。
Thereafter, when the
第1列選択出力線35−1、第2列選択出力線35−2に出力されているパルス信号を順次ハイレベルに切り替える前には、実施形態1と同様に水平出力線62の電位をリセットしておくことが必要である。水平出力線62に導かれた信号出力はアンプ66に入力され、光信号に基づく増幅信号が出力端子67から出力される。
Before the pulse signals output to the first column selection output line 35-1 and the second column selection output line 35-2 are sequentially switched to a high level, the potential of the
同様に、2行目の画素1からも信号の読み出しを行えば、出力端子67から光信号に基づく増幅信号が出力される。
Similarly, when signals are read out from the
なお、画素1からの信号の電圧は、クランプ容量42と蓄積容量60との容量分割、及び容量60と信号出力線62の容量との容量分割と、2度の容量分割を受けるが、ゲインアンプ41によってゲイン倍されるので、アンプ66に入力される時の信号電圧が大きく低下することはない。
The voltage of the signal from the
一方、画素1のノイズ信号のばらつき、及びゲインアンプ41のオフセットばらつきは、クランプ回路によって除去されるので、FPNに関してもランダムノイズに関しても、高いS/N比となる。
On the other hand, the noise signal variation of the
また、本実施形態におけるゲインアンプ41の入力部容量は、十分に小さくなるので、任意画素1から出力される信号は、実際上、垂直出力線8の容量のみをチャージアップすればよく、画素出力を高速化できる。
In addition, since the input portion capacitance of the
(実施形態3)
図6は、本発明の実施形態3の固体撮像装置の等価回路図である。図6に示す固体撮像装置の動作は図1の固体撮像装置の動作と同様である。但し、本実施形態の固体撮像装置は、クランプ回路を備えていないので、蓄積容量23にはゲインアンプ41のオフセットに加え画素1のノイズ信号に基づく信号が蓄積され、蓄積容量24には、ゲインアンプ41のオフセットとゲインアンプ41の出力信号に加え画素1のノイズ信号に基づく信号が蓄積される。
(Embodiment 3)
FIG. 6 is an equivalent circuit diagram of the solid-state imaging device according to the third embodiment of the present invention. The operation of the solid-state imaging device shown in FIG. 6 is the same as the operation of the solid-state imaging device of FIG. However, since the solid-state imaging device of this embodiment does not include a clamp circuit, a signal based on the noise signal of the
このため、アンプ39の出力端子40には、固定パターンノイズとして、画素1のノイズ信号に基づく信号とゲインアンプ41のオフセットとのばらつきの除去残りがあらわれるが、ゲインアンプ41のオフセットのばらつきは小さいので、さほど問題はない。
For this reason, the
また、ゲインアンプ41では、1よりも大きなゲインで信号増幅を行うので、FPNに関する本実施形態のS/N比は向上するし、ランダムノイズに関するS/N比も、信号がゲインアンプ41でゲイン倍されることにより向上する。
Further, since the
また、実施形態2と同様に、画素1からの出力は、実際上、垂直出力線8の寄生容量のみをチャージアップすればよく、画素出力を高速化できるという効果がある。
Further, as in the second embodiment, the output from the
以上、各実施形態では、画素1においてMOSトランジスタによって信号増幅を行っている場合を例に説明したが、他のトランジスタによって信号増幅を行ってもよい。
As described above, in each embodiment, the case where the signal amplification is performed by the MOS transistor in the
(実施形態4)
図7は、本発明の実施形態4の撮像システムの構成的な構成を示すブロック図である。図7において、1051はレンズのプロテクトとメインスイッチを兼ねるバリア、1052は被写体の光学像を実施形態1〜3で説明した固体撮像装置1054に結像させるレンズ、1053はレンズ1052を通った光量を可変するための絞り、1054はレンズ1052で結像された被写体を画像信号として取り込むための固体撮像素子、1055は固体撮像素子1054から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路、1056は固体撮像素子1054より出力される画像信号のアナログ−ディジタル変換を行うA/D変換器、1057はA/D変換器1056より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、1058は固体撮像装置1054,撮像信号処理回路1055,A/D変換器1056,信号処理部1057に各種タイミング信号を出力するタイミング発生部、1059は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、1060は画像データを一時的に記憶するためのメモリ部、1061は記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース(I/F)部、1062は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、1063は外部コンピュータ等と通信するための外部インターフェース(I/F)部である。
(Embodiment 4)
FIG. 7 is a block diagram showing a structural configuration of an imaging system according to
つぎに、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。バリア1051がオープンされるとメイン電源がオンされ、つぎにコントロール系の電源がオンし、さらに、A/D変換器1056などの撮像系回路の電源がオンされる。
Next, the operation of the still video camera at the time of shooting in the above configuration will be described. When the
それから、露光量を制御するために、全体制御・演算部1059は絞り1053を開放にし、固体撮像装置1054から出力された信号は、撮像信号処理回路1055をスルーしてA/D変換器1056へ出力される。
Then, in order to control the exposure amount, the overall control /
A/D変換器1056は、その信号をA/D変換して、信号処理部1057に出力する。信号処理部1057は、そのデータを基に露出の演算を全体制御・演算部1059で行う。
The A / D converter 1056 A / D converts the signal and outputs it to the signal processing unit 1057. The signal processing unit 1057 performs exposure calculation by the overall control /
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部1059は絞りを制御する。
Brightness is determined based on the result of this photometry, and the overall control /
つぎに、固体撮像素子1054から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部1059で行う。その後、レンズ1052を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ1052を駆動し測距を行う。
Next, based on the signal output from the solid-state image sensor 1054, the high-frequency component is extracted and the distance to the subject is calculated by the overall control /
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置1054から出力された画像信号は、撮像信号処理回路1055において補正等がされ、さらにA/D変換器1056でA/D変換され、信号処理部1057を通り全体制御・演算1059によりメモリ部1060に蓄積される。
Then, after the in-focus state is confirmed, the main exposure starts. When the exposure is completed, the image signal output from the solid-state imaging device 1054 is corrected and the like in the imaging
その後、メモリ部1060に蓄積されたデータは、全体制御・演算部1059の制御により記録媒体制御I/F部1061を通り半導体メモリ等の着脱可能な記録媒体1062に記録される。また外部I/F部1063を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
Thereafter, the data stored in the
1 画素
2 フォトダイオード
3 MOSトランジスタ
4 転送用MOSスイッチ
5 リセット用MOSスイッチ
6 電源電位供給線
7 選択スイッチ用MOSスイッチ
8 垂直出力線
9 定電流供給用MOSトランジスタ
10 リセット制御線
11 転送制御線
12 選択制御線
13 定電位供給線
14〜16 パルス端子
17 垂直走査回路
18−1 第1行選択出力線
18−2 第2行選択出力線
19〜21 スイッチ用MOSトランジスタ
22 読み出し回路
23,24 容量
25,26 スイッチ用MOSトランジスタ
27,28,62 水平出力線
30 スイッチ用MOSトランジスタ
31,32 水平出力線リセット用MOSトランジスタ
33 電源端子
34 水平走査回路
35−1 第1列選択出力線
35−2 第2列選択出力線
36〜38 パルス供給端子
39 差動アンプ
40 出力端子
41,66 ゲインアンプ
42 クランプ容量
43 MOSトランジスタ
44 クランプ電位供給端子
45 供給端子
46 差動入力段
47 非反転入力部
48 反転入力部
49 MOSトランジスタ
50 ソースフォロワ
51 出力部
52 MOSトランジスタ
53 結線
54 MOSトランジスタ
55,56 容量
57,58 端子
1 pixel 2
Claims (5)
前記複数の画素の列ごとに設けられ、前記画素からの出力を増幅するアンプと、
前記画素の出力と前記アンプの入力との間に設けられた容量と、
前記アンプからの出力を保持する保持部と、
前記アンプの出力と前記保持部との間に設けられたスイッチと、
前記アンプの入力をリセットするリセット部と、を有し、
前記リセット部により前記アンプの入力をリセットし始めてから、前記アンプの入力をリセットした状態で前記スイッチをオンすることを特徴とする光電変換装置。 A plurality of pixels arranged in a matrix, each pixel outputting a pixel signal based on a photoelectrically converted electrical signal ; and
An amplifier that is provided for each column of the plurality of pixels and amplifies an output from the pixel;
A capacitor provided between the output of the pixel and the input of the amplifier;
A holding unit for holding the output from the amplifier;
A switch provided between the output of the amplifier and the holding unit;
A reset unit for resetting the input of the amplifier,
A photoelectric conversion device , wherein the switch is turned on in a state where the input of the amplifier is reset after the reset unit starts resetting the input of the amplifier .
前記画素リセット部により前記増幅トランジスタの入力のリセットを開始した後に、前記リセット部により前記アンプの入力をリセットし始めることを特徴とする請求項1に記載の光電変換装置。The photoelectric conversion device according to claim 1, wherein after the pixel reset unit starts resetting the input of the amplification transistor, the reset unit starts resetting the input of the amplifier.
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