JP4912460B2 - Detection by compensation at the time of the program and the selected state of the individual size margin in a read operation improvement of the non-volatile memory - Google Patents

Detection by compensation at the time of the program and the selected state of the individual size margin in a read operation improvement of the non-volatile memory Download PDF

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Description

本発明は不揮発メモリのプログラムに関する。 The present invention relates to a program of non-volatile memory.

半導体メモリ装置は、様々な電子装置に使用されることが一般的になっている。 Semiconductor memory devices have become more popular for use in various electronic devices. 例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。 For example, nonvolatile semiconductor memories, mobile phones, digital cameras, personal digital assistants, mobile computers, have been used in non-mobile computing devices and other devices. 最も普及している不揮発性半導体メモリは、フラッシュEEPROMを含む電気的消去プログラム可能読取専用メモリ(EEPROM)と電気的プログラム可能読取専用メモリ(EPROM)である。 The most prevalent non-volatile semiconductor memory is an electrically erasable programmable read-only memory including flash EEPROM (EEPROM) and electrically programmable read-only memory (EPROM).

フラッシュメモリシステムの一例は、2個の選択ゲート間で直列に配置された複数のトランジスタを内蔵したNAND構造を使用する。 One example of a flash memory system uses the NAND structure, which includes a plurality of transistors arranged in series between two select gates. 直列のトランジスタと選択ゲートはNANDストリングと呼ばれる。 Select gate and the series of the transistor is referred to as a NAND string. 図1は、1個のNANDストリングを示す平面図である。 Figure 1 is a plan view showing one NAND string. 図2はその等価回路である。 Figure 2 is an equivalent circuit. 図1、図2に示すNANDストリングは、第1選択ゲート120と第2選択ゲート122の間で直列に配置された4個のトランジスタ100、102、104、106を備えている。 Figure 1, NAND string depicted in FIG. 2 is provided with a first select gate 120 and four transistors 100, 102, 104 and 106 which are arranged in series between the second selection gate 122. 選択ゲート120はNANDストリングをビットライン126に接続する。 Select gate 120 connects the NAND string to bit line 126. 選択ゲート122はNANDストリングをソースライン128に接続する。 Select gate 122 connects the NAND string to source line 128. 選択ゲート120は、選択ラインSGDを介して制御ゲート120CGに適切な電圧を印加することで制御される。 Select gate 120 is controlled by applying the appropriate voltages to control gate 120CG via selection line SGD. 選択ゲート122は、選択ラインSGSを介して制御ゲート122CGに適切な電圧を印加することで制御される。 Select gate 122 is controlled by applying the appropriate voltages to control gate 122CG via selection line SGS. 各トランジスタ100、102、104、106は、メモリセルのゲート要素を形成する制御ゲートとフローティングゲートを有している。 Each transistor 100, 102, 104 and 106 has a control gate and a floating gate forming the gate elements of a memory cell. 例えば、トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを有している。 For example, transistor 100 has control gate 100CG and floating gate 100FG. トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを有している。 Transistor 102 includes control gate 102CG and floating gate 102FG. トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを有している。 Transistor 104 includes control gate 104CG and floating gate 104FG. トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを有している。 Transistor 106 includes a control gate 106CG and floating gate 106FG. 制御ゲート100CGはワードラインWL3に接続されており、制御ゲート102CGはワードラインWL2に接続されており、制御ゲート104CGはワードラインWL1に接続されており、制御ゲート106CGはワードラインWL0に接続されている。 Control gate 100CG is connected to word line WL3, control gate 102CG is connected to word line WL2, control gate 104CG is connected to word line WL1, and control gate 106CG is connected to word line WL0 there.

図1と2は、NANDストリング内の4個のメモリセルを示す。 1 and 2 show four memory cells in the NAND string. しかしながら、この4個のトランジスタは、単に一例として提供されていることに注意する。 However, these four transistors is simply noted that it is provided as an example. NANDストリングは、4個未満のメモリセルを有していてもよいし、4個よりも多いメモリセルを有していてもよい。 NAND string may have less than four memory cells may have a large memory cell than four. 例えば、NANDストリングが、8個、16個、32個、その他の個数のメモリセルを有していてもよい。 For example, NAND string, 8, 16, 32, may have a memory cell of the other number. ここでの説明は、NANDストリング内のメモリセルを特定の数に限定するものではない。 The discussion herein is not intended to limit the memory cells in the NAND string to a specific number.

NAND構造を使用したフラッシュメモリシステムの一般的な構造は、複数のNANDストリングを有している。 The general structure of a flash memory system using a NAND structure has a plurality of NAND strings. 例えば、図3は、より多くのNANDストリングを有するメモリアレイのうちの3つのNANDストリング202、204、206を示している。 For example, Figure 3 shows three NAND strings 202, 204 and 206 of a memory array having many more NAND strings. 図3の各NANDストリングは、2個の選択トランジスタまたはゲートと、4個のメモリセルを有している。 Each of the NAND strings of Figure 3 includes a two select transistors or gates and four memory cells. 例えば、NANDストリング202は、選択トランジスタ220、230と、メモリセル222、224、226、228を有している。 For example, NAND string 202 includes select transistors 220 and 230, and a memory cell 222, 224. NANDストリング204は、選択トランジスタ240、250と、メモリセル242、244、246、248を有している。 NAND string 204 includes select transistors 240 and 250, and a memory cell 242, 244. 各ストリングは、1つの選択ゲート(例えば選択ゲート230、250)によってソースラインに接続されている。 Each string is connected to the source line by one select gate (e.g. select gate 230 and 250). 選択ラインSGSは、ソース側の選択ゲートの制御に使用される。 A selection line SGS is used to control the source side select gates. 様々なNANDストリングが、選択ラインSGDによって制御される選択ゲート220、240等によって、各ビットラインに接続されている。 Various NAND string, the selection gate 220, 240 or the like which are controlled by select line SGD, and is connected to each bit line. 他の実施形態においては、選択ラインは必ずしも共通化されている必要はない。 In other embodiments, the select lines do not necessarily need to be in common. ワードラインWL3は、メモリセル222、242の制御ゲートに接続されている。 Word line WL3 is connected to the control gates of the memory cells 222, 242. ワードラインWL2は、メモリセル224、244の制御ゲートに接続されている。 Word line WL2 is connected to the control gates of the memory cells 224, 244. ワードラインWL1は、メモリセル226、246の制御ゲートに接続されている。 Word line WL1 is connected to the control gates of the memory cells 226, 246. ワードラインWL0は、メモリセル228、248の制御ゲートに接続されている。 Word line WL0 is connected to the control gates of the memory cells 228,248. 図に見られるように、ビットラインと各NANDストリングはメモリセルアレイの列を備えている。 As can be seen, the bit line and the respective NAND string includes a string of memory cell array. ワードライン(WL3,WL2,WL1,WL0)はアレイの行を備えている。 Word lines (WL3, WL2, WL1, WL0) comprise the rows of the array. 各ワードラインは、行内の各メモリセルの制御ゲートを接続している。 Each word line connects the row control gate of each memory cell. 例えば、ワードラインWL2は、メモリセル224、244、252の制御ゲートに接続されている。 For example, word line WL2 is connected to the control gates of the memory cells 224,244,252.

NAND型のフラッシュメモリ及びそれらの動作に関する例が、以下の米国特許/特許出願によって提供されている。 Examples of NAND flash memories and their operation have been provided by U.S. Patent / Patent Application. 米国特許第5,570,315号、米国特許第5,774,397号、米国特許第6,046,935号、米国特許第6,456,528号及び米国特許出願番号第09/893,277号(公報第US2003/0002348号)。 U.S. Patent No. 5,570,315, U.S. Pat. No. 5,774,397, U.S. Pat. No. 6,046,935, U.S. Pat. No. 6,456,528 and U.S. Patent Application Serial No. 09 / 893,277 No. (Publication No. US2003 / 0002348). これらの出願の全体は、参照することにより本明細書に組み込まれる。 Total of these applications are incorporated herein by reference.

各メモリセルはデータ(アナログ又はデジタル)を記憶することができる。 Each memory cell can store data (analog or digital). 1ビットのデジタルデータを記憶する場合、典型的にバイナリメモリセルと呼ばれるメモリセルの使用可能な閾値電圧の範囲が、論理データ「1」と「0」に割り当てられた2つの範囲に分割される。 When storing one bit of digital data, the range of typically usable threshold voltages of the memory cells, referred to as a binary memory cell, is divided into two ranges which are assigned logical data "1", "0" . NAND型フラッシュメモリの一例では、メモリセルの消去後に閾値電圧が負になり、論理「1」と定義される。 In one example of a NAND type flash memory, the threshold voltage after erasure of the memory cell is negative, and defined as logic "1". プログラム動作後の閾値電圧は正になり、論理「0」と定義される。 Threshold voltage after a program operation is positive and defined as logic "0". 閾値電圧が負であり、制御ゲートに0ボルトが印加されて読み出し動作が試みられた場合、メモリセルがオンになり、論理1が記憶されていることを示す。 Threshold voltage is negative, or zero volts to the control gate is has been tried is applied a read operation, the memory cell will turn on to indicate logic one is being stored. 閾値電圧が正であり、制御ゲートに0ボルトが印加されて読み出し動作が試みられた場合は、メモリセルはオンにならず、論理0が記憶されたことを示す。 A threshold voltage is positive, if 0 volts to the control gate is has been tried is applied read operation indicates that the memory cell will not turn on, logic 0 is stored. マルチ状態のメモリセルは、例えば、複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。 Memory cells of the multi-state, for example, can also store multiple levels of information, such as multiple bits of digital data. 複数レベルのデータを記憶する場合には、使用可能な閾値電圧の範囲が、多数のデータのレベルに分割される。 In the case of storing multiple levels of data, the range of possible threshold voltages is divided into the level of a number of data. 例えば、4つのレベルの情報を記憶する場合には、データ値「11」,「10」,「01」,「00」の4つの閾値電圧範囲が割り当てられる。 For example, in case of storing four levels of information, the data value "11", "10", "01", the four threshold voltage ranges of "00" is assigned. NAND型メモリの一例では、消去動作後の閾値電圧は負であり、「11」と定義される。 In one example of a NAND type memory, the threshold voltage after an erase operation is negative and defined as "11". 異なる3個の正の閾値電圧が、「10」,「01」,「00」に使用される。 Three different positive threshold voltages are used to "10", "01", "00". メモリセル内にプログラムされたデータとセルの閾値電圧範囲の特定の関係性は、メモリセルに採用されたデータ符号化方式に依存する。 Specific relationship of the threshold voltage range of the data programmed and the cell in the memory cell depends on the data coding scheme employed in the memory cell. 例えば、2003年6月13日出願の米国特許第6,222,762号及び米国特許出願第10/461,244号の「Tracking Cells For A Memory System」(その両方が参照することにより本明細書に組み込まれる)は、マルチ状態フラッシュメモリセルのための多様なデータ符号化方式を説明している。 For example, "Tracking Cells For A Memory System," on June 13, 2003 U.S. Patent No. 6,222,762, filed and U.S. Patent Application No. 10 / 461,244 (incorporated herein by both references incorporated) to have describe various data encoding schemes for multi-state flash memory cells. さらに、本開示の実施形態は3ビット以上のデータを記憶するメモリセルに適用できる。 Furthermore, embodiments of the present disclosure can be applied to memory cells that store more than two bits of data.

EEPROMまたはフラッシュメモリ装置をプログラムすると、通常、プログラム電圧が制御ゲートに印加され、ビットラインが接地される。 When programming an EEPROM or flash memory device, typically a program voltage is applied to the control gate and the bit line is grounded. チャネルからの電子は、フローティングゲートに注入される。 Electrons from the channel are injected into the floating gate. 電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇するので、メモリセルはプログラム状態である。 When electrons accumulate in the floating gate, the floating gate becomes negatively charged and the threshold voltage of the memory cell is raised, the memory cell is in the programmed state. フローティングゲートの電荷及びセルの閾値電圧は、記憶されたデータに対応するある特定の状態を示すことがある。 Threshold voltage of the charge and the floating gate of a cell may exhibit a particular state corresponding to stored data. プログラミングについての詳細は、2003年3月5日出願の米国特許出願第10/379,608号の「Self Boosting Technique」、及び2003年7月29日出願の米国特許出願第10/629,068号の「Detecting Over Programmed Memory」に記載されている。 For more information on programming, "Self Boosting Technique" of US patent application Ser. No. 10 / 379,608, filed March 5, 2003, and US patent application Ser. No. 10 / 629,068, filed July 29, 2003 It is described in the "Detecting Over Programmed Memory" of. 両方の出願とも参照することにより本明細書に組み込まれる。 Herein incorporated by reference both application.

フローティングゲートに蓄えられる見かけ電圧のシフトは、隣接するフローティングゲートに蓄えられる電荷に基づいた電場の結合のために発生することがある。 Shift in the apparent voltage stored in the floating gate may occur because of coupling of an electric field based on the charge stored in adjacent floating gates. このフローティングゲート間結合現象は米国特許第5,867,429号に説明されており、その全体は参照することにより本明細書に組み込まれる。 The floating gate to floating gate coupling phenomena is described in U.S. Pat. No. 5,867,429, the entirety of which is incorporated herein by reference. フローティングゲート間結合現象は、それに限らないが、異なるときにプログラムされた隣接メモリセルのセットの間で最も顕著に発生する。 Floating gate to floating gate coupling phenomena, but are not limited to, it occurs most pronouncedly between sets of adjacent memory cells programmed at different times. 例えば、第1のメモリセルは、データのセットに対応するそのフローティングゲートに、電荷のあるレベルを追加するようにプログラムできる。 For example, the first memory cell, its floating gate that corresponds to a set of data, can be programmed to add a level of charge. 以後、1個または複数の隣接メモリセルが、データのセットに対応するそれらのフローティングゲートに電荷のあるレベルを追加するようにプログラムされる。 Thereafter, one or more adjacent memory cells are programmed to add a level of charge to their floating gates that corresponds to a set of data. 隣接メモリセルの1個または複数がプログラムされた後、第1のメモリセルから読み出される電荷レベルは、第1のメモリセルに結合される隣接メモリセル(複数の場合がある)上の電荷の影響のため、それがプログラムされたときとは違っているように見える。 After one or more adjacent memory cells are programmed, the charge level read from the first memory cell, the effect of the first is coupled to the memory cell (s) neighboring memory cells on the charge for, it appears to be unlike when it has been programmed. 隣接メモリセルからの結合が、記憶されているデータの誤った読み出しにつながるほど十分な量で、選択されたメモリセルから読み出される見かけの電荷レベルをシフトする場合がある。 Adjacent coupling from the memory cell, in enough quantity lead to reading erroneous data stored, there is a case of shifting the charge level of apparent is read from the selected memory cell.

メモリセルのサイズが縮小し続けるに従って、短いチャネルの影響、より大きな酸化物の厚さ/結合率のバラツキ、及び多くのチャネルドーパントの変動のために、閾値電圧の本来のプログラミング及び消去分布が増大することが予想され、隣接状態間の利用可能な分離を減少させる。 According to the size of the memory cells continue to shrink, the impact of short-channel, thickness / coupling ratio variations of larger oxide, and due to variations in the number of channels dopant, natural programming and erase distributions of threshold voltages increase it is expected to reduce the available separation between adjacent states. この影響は、2つの状態のみを用いるバイナリメモリよりもマルチ状態メモリの方がいっそう重大になる。 This effect is more of a multi-state memory than the binary memory using only two states becomes more serious. ワードラインの間の間隔とビットラインの間の間隔の減少も、隣接フローティングゲート間の結合を増加させる。 Decrease in the distance between the spacing and the bit lines between the word lines also increases the coupling between adjacent floating gates. マルチ状態装置において許可されている閾値電圧範囲と禁止されている範囲(別々のメモリ状態を表す2つの異なる閾値電圧範囲間の範囲)はバイナリ装置においてよりさらに狭いので、フローティングゲート間結合の影響はマルチ状態装置にとってさらに大きな懸念である。 Since the range is prohibited and the threshold voltage ranges that are allowed in a multi-state device (the range between the two different threshold voltage ranges that represent distinct memory states) are more narrower at the binary system, the floating gate to floating gate coupling effect is it is a larger concern for multi-state devices. 従って、フローティングゲート間結合により、メモリセルが許可閾値電圧範囲から禁止範囲にシフトする場合がある。 Accordingly, the inter-floating gate coupling, the memory cell is sometimes shifted to the prohibited range of allowed threshold voltage range.

従って、フローティングゲート結合の前述の問題を効果的に管理する不揮発性メモリについてのニーズがある。 Therefore, there is a need for non-volatile memory that effectively manages the aforementioned problems of floating gate coupling.

本明細書に説明される技術は、不揮発性メモリにおけるフローティングゲート結合の影響に対処しようとするものである。 The techniques described herein are intended to address the effects of floating gate coupling in non-volatile memory.

不揮発性メモリ読み出し動作は、メモリセルの見かけの閾値電圧がシフトした可能性があるときにフローティングゲート結合を補償できる。 Volatile memory read operations can compensate for floating gate coupling when the apparent threshold voltage of the memory cell might have shifted. 関心のあるメモリセルは、隣接メモリセルから読み出されるレベルの電荷に基づいて基準値を使用して読み出すことができる。 The memory cell of interest can be read using a reference value based on the level of charge read from a neighboring memory cell. 隣接セルの読み違いは、特にプログラミング方法論において、及びさらに詳細にはそれらの方法論における特定の状態または電荷レベルについて隣接セルを読み出すときに、より大きな影響をもたらす可能性がある。 Misreading of adjacent cells, especially in the programming methodologies, and when reading the neighboring cell for more particularly specific states or charge levels in those methodologies may result in greater effects. 一実施形態では、メモリセルは、隣接セルの読み違いがより支障を来たす特定の状態間に、さらに広いマージンを作り出すようにプログラムされる。 In one embodiment, the memory cell is between the particular condition misreading of adjacent cells cause more trouble, is programmed to produce a wider margin. さらに一実施形態において、メモリセルは、さらに広いマージンが作り出された場合の基準レベル等の他の基準レベルで読み出すときではなく、特定の基準レベルを読み出すときに、隣接セルの状態に基づいてフローティングゲート結合を補償することにより読み出される。 In yet one embodiment, the memory cell is not when reading at other reference level of the reference level such as in the case of wider margin has been created, when reading a specific reference level, based on the state of the adjacent cell floating read by compensating for gate coupling.

一実施形態では、第1の不揮発性記憶要素を読み出す要求を受け取るのに応えて、第1の不揮発性記憶要素に隣接する第2の不揮発性記憶要素を読み出す不揮発性記憶装置を読み出す方法が提供される。 In one embodiment, in response to receiving a request to read a first nonvolatile storage element, a method of reading non-volatile memory device for reading the second non-volatile storage element adjacent to the first nonvolatile storage element is provided It is. 第1の基準は、第1のプログラム状態と第2のプログラム状態間のレベルで第1の不揮発性記憶要素を読み出すために適用される。 The first criterion is applied to the level between the first programmed state and a second programmed state reading the first nonvolatile memory element. 第2の基準は、第2のプログラム状態と第3のプログラム状態の間のレベルで第1の不揮発性記憶要素を読み出すために適用される。 The second criterion is applied to read the first nonvolatile storage element at a level between the second programmed state and the third programmed state. 第1の不揮発性記憶要素のデータは、第1のレベルで第1の基準を適用した結果と、第2の不揮発性要素が物理状態の第1のサブセットにあるときに第2のレベルで第2の基準を適用した結果を使用して決定される。 Data of the first nonvolatile memory element and the result of applying the first reference at a first level, the second level when the second nonvolatile element is in the first subset of physical states It is determined using the result of applying the second reference. 第2の不揮発性記憶要素が物理状態の第2のサブセットにあるとき、第1の不揮発性記憶要素のデータを決定することは、第1のレベルで第1の基準を適用した結果と、第3のレベルで第2の基準を適用した結果を使用する。 When the second non-volatile storage element is in a second subset of physical states, determining data of the first non-volatile storage element, the result of applying the first reference at a first level, the 3 of levels using the result of applying the second reference.

一実施形態では、ともにプログラムされるメモリセルのセットからのメモリセルの第1のグループと、セットからのメモリセルの第2のグループと、セットからのメモリセルの第3のグループとを含む不揮発性メモリシステムが提供される。 Non In one embodiment, which includes both a first group of memory cells from the set of memory cells to be programmed, and a second group of memory cells from the set, and a third group of memory cells from the set sex memory system is provided. 第1のグループは、閾値電圧の第1の範囲と関連付けられた第1のプログラム状態にプログラムされる。 The first group is programmed to a first programmed state associated with a first range of threshold voltages. 第2のグループは、閾値電圧の第2の範囲と関連付けられた第2のプログラム状態にプログラムされる。 The second group is programmed to a second programmed state associated with a second range of threshold voltages. 閾値電圧の第1の範囲と第2の範囲は、第1のプログラム状態と第2のプログラム状態の間に、第1のサイズの第1のマージンを定める。 The first range and the second range of threshold voltages, between the first programmed state and a second programmed state, defining a first margin of a first size. 第3のグループは、閾値電圧の第3の範囲と関連付けられた第3のプログラム状態にプログラムされる。 The third group is programmed to a third programmed state associated with a third range of threshold voltages. 閾値電圧の第2の範囲と第3の範囲は、第2のプログラム状態と第1のサイズよりも小さい第2のサイズの第3のプログラム状態の間に、第2のマージンを定める。 Second range and third range of threshold voltage, during the third program state of the second programmed state and a small second size than the first size, define a second margin.

開示された技術の実施形態の他の特長、態様、及び目的は、明細書、図及び請求項の検討から取得できる。 Other features of embodiments of the disclosed technology, aspects, and objects, specification can be obtained from a study of the figures and claims.

NANDストリングの平面図である。 It is a plan view of the NAND string. 図1のNANDストリングの等価回路図である。 It is an equivalent circuit diagram of the NAND string of FIG. 3つのNANDストリングを示す回路図である。 It is a circuit diagram depicting three NAND strings. 不揮発性メモリシステムの一実施形態のブロック図である。 It is a block diagram of an embodiment of a nonvolatile memory system. メモリアレイの例示的な構成を示す。 It illustrates an exemplary configuration of the memory array. 一実施形態に係るプログラム電圧信号を示す。 It shows a program voltage signal in accordance with an embodiment. 閾値電圧分布及びフルシーケンスプログラミングプロセスの例示的なセットを示す。 It shows an exemplary set of threshold voltage distributions and a full sequence programming process. 閾値電圧分布及び2経路プログラミングプロセスの例示的なセットを示す。 It shows an exemplary set of threshold voltage distributions and two-pass programming process. プログラム前の第1のワードラインに接続されるメモリセルのグループの例示的な閾値電圧分布を示す。 It illustrates an exemplary threshold voltage distributions of a group of memory cells connected to a first word line before the program. プログラム後の図9Aの第1のワードラインに隣接する第2のワードラインに接続されるメモリセルのグループの例示的な閾値電圧分布を示す。 It illustrates an exemplary threshold voltage distributions of a group of memory cells connected to a second word line adjacent to the first word line of Figure 9A after programming. プログラム後の図9Aのメモリセルのグループの閾値電圧分布を示す。 It shows the threshold voltage distributions of a group of memory cells of Figure 9A after programming. 図10Aに示されるメモリセルのグループをプログラムした後の、図9Bのメモリセルのグループの閾値電圧分布を示す。 After programming the group of memory cells shown in FIG. 10A, showing the threshold voltage distributions of a group of memory cells of Figure 9B. フローティングゲート結合を補償するために使用されるオフセット読み出し基準電圧とともに、図10Bのメモリセルの閾値分布を示す。 With offset read reference voltages used to compensate for floating gate coupling, showing the threshold distribution of a memory cell of Figure 10B. (A)から(C)は、メモリセルのグループと、フローティングゲート結合影響を削減するためにメモリセルの隣接グループのために前のページをプログラムした後のメモリセルのグループのためにデータの選択ページをプログラムするプログラミングプロセスのための例示的な閾値電圧分布を示す。 (A) from (C) is a group of memory cells, selected data for the group of memory cells after programming previous pages for adjacent groups of memory cells to reduce floating gate coupling effects It illustrates an exemplary threshold voltage distributions for the programming process for programming a page. 図12の(A)から(C)のプロセスに従ってプログラムされたメモリセルのフローティングゲート結合の影響と、フローティングゲート結合を補償するために使用される例示的な読み出し基準電圧を示す。 And effects of floating gate coupling for memory cells programmed according to the process of (A) to (C) 12, an exemplary read reference voltages used to compensate for floating gate coupling shown. 図12の(A)から(C)のプロセスに従ってプログラムされたメモリセルのフローティングゲート結合の影響と、フローティングゲート結合を補償するために使用される例示的な読み出し基準電圧を示す。 And effects of floating gate coupling for memory cells programmed according to the process of (A) to (C) 12, an exemplary read reference voltages used to compensate for floating gate coupling shown. 一実施形態によるプログラミング及び読み出し技法と、プログラミング技法に従ってプログラムされたメモリセルのグループの閾値電圧分布を示す。 It shows the programming and reading technique according to one embodiment, the threshold voltage distributions of a group of memory cells programmed according to the programming technique. 選択メモリ状態の間にさらに大きなマージンを作り出すために、不揮発性メモリをプログラムするプロセスの一実施形態を説明するフローチャートである。 To create a larger margin between select memory states, a flow chart describing one embodiment of a process for programming non-volatile memory. 選択メモリ状態の間にさらに大きなマージンを作り出すために、不揮発性メモリのプログラミングを検証するプロセスの一実施形態を説明するフローチャートである。 To create a larger margin between select memory states, a flow chart describing one embodiment of a process for verifying programming of non-volatile memory. 不揮発性メモリを読み出すプロセスの一実施形態を説明するフローチャートである。 It is a flow chart describing one embodiment of a process for reading non-volatile memory. 不揮発性メモリセルから上側ページデータを読み出すプロセスの一実施形態を説明するフローチャートである。 It is a flow chart describing one embodiment of a process for reading upper page data from the nonvolatile memory cell. 補償を使用しないでデータを読み出すプロセスの一実施形態を説明するフローチャートである。 It is a flow chart describing one embodiment of a process for reading data without using compensation. フローティングゲート結合の補償を使用しながらデータを読み出すプロセスの一実施形態を説明するフローチャートである。 It is a flow chart describing one embodiment of a process for reading data while using compensation for floating gate coupling. フローティングゲート結合の補償を使用して上側ページデータを読み出すプロセスの一実施形態を説明するフローチャートである。 It is a flow chart describing one embodiment of a process for reading upper page data using compensation for floating gate coupling.

図4は、本開示の1つ又は複数の実施形態を実現するために使用できるフラッシュメモリシステムの一実施形態のブロック図である。 Figure 4 is a block diagram of one embodiment of a flash memory system that can be used to implement one or more embodiments of the present disclosure. 他のシステム及び実施も使用することができる。 Other systems and implementations can be used. メモリセルアレイ302は、列制御部304、行制御部306、cソース制御部310及びpウェル制御部308によって制御される。 Memory cell array 302 is controlled by column control unit 304, row control unit 306, c-source control unit 310 and the p-well controller 308. 列制御部304は、メモリセルに記憶されたデータを読み出すため、プログラム動作中におけるメモリセルの状態を決定するため、及び、プログラミング及び消去を促進又は禁止するビットラインの電位レベルを制御するために、メモリセルアレイ302のビットラインに接続されている。 Column control unit 304 for reading data stored in the memory cells, for determining a state of the memory cells during a program operation, and for controlling potential levels of the bit lines to promote or inhibit programming and erasing It is connected to the bit lines of the memory cell array 302. 行制御部306は、ワードラインを選択するため、読み出し電圧を印加するため、列制御部304により制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するため、及び、消去電圧を印加するために、ワードラインに接続されている。 The row control unit 306, for selecting the word lines, to apply read voltages, to apply program voltages combined with the bit line potential levels controlled by column control unit 304, and, for applying an erase voltage to, are connected to the word line. cソース制御部310は、メモリセルに接続されている共有ソースを制御する。 c-source control unit 310 controls a common source connected to the memory cell. pウェル制御部308はpウェル電圧を制御する。 p-well control unit 308 controls the p-well voltage.

メモリセルに記憶されたデータは、列制御部304によって読み出され、データ入力/出力バッファ312を介して外部I/Oラインへ出力される。 Data stored in the memory cells are read out by the column control unit 304 is output via the data input / output buffer 312 to the external I / O lines. メモリセルに記憶されるプログラムデータは、外部I/Oラインを介してデータ入力/出力バッファ312に入力され、列制御部304へ転送される。 Program data to be stored in the memory cells are input via the external I / O lines to the data input / output buffer 312, and transferred to the column control unit 304. 外部I/Oラインは、制御部318に接続されている。 External I / O lines are connected to the control unit 318.

列制御部304は、検知動作を実行する1本または複数のビットラインと夫々関連付けられた複数の検出ブロック320を含むことがある。 Column control unit 304 may include a plurality of detection blocks 320 associated with one or a plurality of bit lines and each for performing a detection operation people. 例えば、単一の検出ブロックは、8本のビットラインと関連付けられてよく、個々のビットラインのために1つの共通した部分と8つの別々の検出モジュールとを含んでよい。 For example, a single detection block may be associated with eight bit lines may comprise a single common portion and eight separate sense modules for the individual bit lines. 詳細については、2004年12月29日出願の米国特許出願第11/026,536号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers」を参照すること。 For more information, December 29, 2004 US Patent Application Serial No. 11 / 026,536, filed, Refer to the "Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers". この出願の全体は参照することにより本明細書に組み込まれる。 The entirety of which is incorporated herein by reference. 検出モジュール320は、接続されたビットラインの伝導電流または他のパラメータが所定の閾値レベルを超えているのか、あるいは下回っているのかを決定する。 Detection module 320 determines whether the conduction current or other parameter of the connected bit line is the one, or falls below exceeds a predetermined threshold level. 検出モジュールは、検出されたメモリセルに記憶されているデータを決定し、決定したデータをデータラッチスタック322の中に記憶できる。 Detection module determines the data stored in the detected memory cells, it can store the determined data in the data latch stack 322. データラッチスタック322は、読み出し動作中に決定されるデータビットを記憶するために使用される。 Data latch stack 322 is used to store data bits determined during read operations. データラッチスタック322は、プログラム動作中にメモリの中にプログラムされるデータビットを記憶するためにも使用される。 Data latch stack 322 is also used to store data bits to be programmed into the memory during a program operation. 一実施形態では、各検出モジュール320のデータラッチスタック322は、3つのデータラッチを含む。 In one embodiment, the data latch stack 322 of each detection module 320 includes three data latches. また、検出モジュールは、接続されたビットラインで電圧状態を設定するために使用されるビットラインラッチも含むことがある。 The detection module may also include a bit line latch that is used to set a voltage condition on the connected bit line. 例えば、ビットラインラッチにラッチされた所定の状態により、接続されたビットラインはプログラム禁止を指定する状態(例えばVdd)に引かれることになる。 For example, a predetermined state latched in bit line latch, connected bit line will be pulled to a state (e.g., Vdd) designating program inhibit.

フラッシュメモリ装置を制御するためのコマンドデータは、制御部318に入力される。 Command data for controlling the flash memory device is input to the control unit 318. コマンドデータは、どの動作が要求されたかをフラッシュメモリに通知する。 Command data informs what operation is requested in the flash memory. 入力コマンドは、制御回路315の一部である状態マシン316に転送される。 Input command is transferred to state machine 316 which is part of the control circuit 315. 状態マシン316は、列制御部304、行制御部306、cソース制御部310、pウェル制御部308、及びデータ入力/出力バッファ312を制御する。 State machine 316 controls column control unit 304, row control unit 306, c-source control unit 310, p-well control unit 308 and the data input / output buffer 312,. 状態マシン316は、READY/BUSY又はPASS/FAILといった、フラッシュメモリの状態データを出力することもできる。 State machine 316, such as READY / BUSY or PASS / FAIL, can also output status data of the flash memory.

制御部318は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のホストシステムに接続されているか、又は接続可能となっている。 Controller 318 may be a personal computer, a digital camera, or is connected to a host system such as a personal digital assistant, or has become available. 制御部318は、メモリアレイ302に対するデータの保存又は読み出しを行ったり、このようなデータの提供又は受信を行うコマンドを開始するホストと通信する。 Control unit 318, or subjected to a storage or reads data to the memory array 302 communicates with the host that initiates commands that offer or receive such data. 制御部318は、このようなコマンドを、制御回路315の一部である命令回路314によって読み取り、実行できるコマンド信号に変換する。 Control unit 318, such commands, read by the instruction circuit 314 which is part of the control circuit 315, and converts the command signals that can be executed. 命令回路314は、状態マシン316と通信している。 Instruction circuit 314 is in communication with state machine 316. 一般的に、制御部318は、メモリアレイに対する書き込み又は読み出しが行われるユーザデータのためのバッファメモリを内蔵している。 Generally, the control unit 318 has an internal buffer memory for the user data writing or reading to the memory array is performed.

1つの例示的なメモリシステムは、制御部318を備えた1つの集積回路と、メモリアレイと関連する制御をそれぞれ備えた1つ又は複数の集積回路チップと、入力/出力状態マシン回路とを備えている。 One exemplary memory system comprises one integrated circuit that includes a control unit 318, and one or more integrated circuit chips controls with each associated with a memory array, an input / output state machine circuit ing. メモリアレイとシステムの制御部回路は、1つ又は複数の集積回路チップ上に一緒に搭載されることが多い。 Controller circuitry of the memory array and systems are often mounted together on one or more integrated circuit chips. メモリシステムはホストシステムの一部として組み込まれてもよいし、ホストシステム内に取り外し可能に挿入されるメモリカード(若しくは他のパッケージ)内に内蔵されていてもよい。 It memory system may be embedded as part of the host system, it may be built in a memory card (or other package) in which is removably inserted into the host system. このようなカードは、メモリシステム全体(例えば、制御部を含む)や、関連する周辺回路を備えた(1または複数の)メモリアレイ(ホスト内に制御部又は制御機能が組み込まれたもの)を備えていてもよい。 Such cards, the entire memory system (e.g., including the controller) or with a peripheral circuit associated with (1 or more) memory array (which control unit or control functions in the host is incorporated) it may be provided. したがって、制御部は、ホスト内に組み込んだり、取り外し可能なメモリシステム内に搭載したりすることが可能である。 Accordingly, the control unit may incorporate in the host, it is possible to or mounted on a removable memory system.

図5には、メモリセルアレイ302の構造の一例が示されている。 5 shows an example of the structure of a memory cell array 302 is described. 一例として、1024個のブロックに区分されたNANDフラッシュEEPROMについて説明する。 As an example, a NAND flash EEPROM is described that is partitioned into 1,024 blocks. 各ブロックに記憶されたデータは、同時に消去することができる。 The data stored in each block can be simultaneously erased. 一実施形態では、ブロックが、同時に消去されるセルの最小単位である。 In one embodiment, the block is the minimum unit of cells that are simultaneously erased. メモリセルは、pウェルを消去電圧(例えば20ボルト)まで上昇させ、選択したブロックのワードラインを接地することにより消去される。 Memory cells raises the p-well to an erase voltage (e.g. 20 volts), it is erased by grounding the word lines of the selected block. ソースライン及びビットラインはフローティングしている。 Source lines and bit lines are floating. 消去は、メモリアレイ全体、別々のブロック、またはセルの別の単位で実行できる。 Erasing the entire memory array can be performed in another unit of the separate blocks or cells. 電子はフローティングゲートからpウェル領域に移動し、(一実施形態では)閾値電圧は負になる。 Electrons move from the floating gate to the p-well region, (in one embodiment) the threshold voltage becomes negative.

図5の例の各ブロックには、8,512列がある。 Each block in the example of FIG. 5, there is 8,512 rows. 各ブロックは、通常、プログラミングの単位となることがある多くのページに分割される。 Each block is typically divided into a number of pages that may be programming unit. プログラミングのためのデータの他の単位も可能であり、考慮される。 Other units of data for programming are also possible and are contemplated. 一実施形態では、個々のページがセグメントに分けられ、セグメントは、基本プログラミング動作として一度に書き込まれる最小数のセルを含んでよい。 In one embodiment, divided into individual pages segment, the segment can include the minimum number of cells that are written at one time as a basic programming operation. データの1つまたは複数のページは、一般的に、1行のメモリセルに記憶される。 One or more pages of data are typically stored in one row of memory cells.

図5の例の各ブロックでは、偶数の列と奇数の列に分割された8,512の列がある。 In each block in the example of FIG. 5, there is 8,512 columns that are divided into even columns and odd columns. ビットラインは偶数ビットライン(BLe)と奇数ビットライン(BLo)に分割されている。 Bit lines are divided and odd bit lines (BLo) even bit lines (BLe). 奇数/偶数ビットラインアーキテクチャでは、共通のワードラインに沿っており奇数ビットラインに接続されているメモリセルは、一回でプログラムされる。 In an odd / even bit line architecture, memory cells connected to the odd bit lines along a common word line are programmed at one time. 一方、共通ワードラインに沿っており偶数ビットラインに接続されているメモリセルは、別のときにプログラムされる。 On the other hand, the memory cells connected to even bit lines are along a common word line are programmed at another time. 図5は、直列で接続され、NANDストリングを形成している4つのメモリセルを示す。 5 are connected in series, it shows four memory cells to form a NAND string. 4つのセルが各NANDストリングに含まれていることが示されているが、4個より多い又は4個未満を使用することもできる(例えば、16、32又はその他の数)。 Although four cells are shown to be included in each NAND string, it is also possible to use more or less than four four (e.g., 16, 32 or another number). NANDストリングの1つの端子は、第1の選択トランジスタ又はゲートを介して対応するビットライン(選択ゲートドレインラインSGD)に接続されている。 One terminal of the NAND string is connected via a first select transistor or gate to a corresponding bit line (selection gate drain lines SGD). 別の端子は、第2の選択トランジスタを介してcソース(選択ゲートソースラインSGS)に接続されている。 Another terminal is connected to c-source (select gate source line SGS) via the second select transistor.

一実施形態では、読み出し及びプログラミング動作の間に、4,256個のメモリセルが同時に選択される。 In one embodiment, during read and programming operations, 4,256 memory cells are simultaneously selected. 選択されたメモリセルは、同一のワードライン(例えばWL2)及び同型のビットライン(例えば偶数ビットライン)を有している。 The selected memory cell has a same word line (eg WL2) and isomorphic bit line (e.g. even bit lines). したがって、532バイトのデータを同時に読み出し又はプログラムすることができる。 Therefore, it is possible to simultaneously read or programmed 532 bytes of data. 同時に読み出し又はプログラムされるこれらの532バイトのデータによって、論理ページが形成される。 These 532 bytes of data to be read or programmed simultaneously, the logical page is formed. したがって、この例では、1つのブロックが少なくとも8ページを記憶できる。 Thus, in this example, one block can store at least eight pages. 各メモリセルが2ビットのデータ(例えばマルチ状態セル)を記憶する場合、このようなブロックは16ページを記憶できる(つまり、例えば8ページのそれぞれが1064バイトを含む)。 When each memory cell stores two bits of data (e.g. a multi-state cell), such a block can store 16 pages (i.e., including each 1064 bytes, for example, page 8). 他のサイズのブロック及びページも実施形態として使用できる。 Other sized blocks and pages can also be used as an embodiment. 一実施形態では、同時に選択されるメモリセルのセットが、複数のページのデータを記憶できる。 In one embodiment, the set of memory cells simultaneously selected can store data of a plurality of pages.

図4及び図5以外のアーキテクチャは、実施形態に従って使用できる。 4 and 5 except architectures may be used in accordance with embodiments. 一実施形態では、ビットラインは、偶数ビットラインと奇数ビットラインに分割されない。 In one embodiment, the bit lines are not divided into even bit lines and odd bit lines. このようなアーキテクチャは、一般的には全ビットラインアーキテクチャと呼ばれる。 Such architectures are commonly referred to as all bit line architectures. 全ビットラインアーキテクチャでは、ブロックの全ビットラインは、読み出し動作とプログラム動作の間に同時に選択される。 In an all bit line architecture, all the bit lines of a block can be simultaneously selected during read operation and the program operation. 共通のワードラインに沿っており任意のビットラインに接続されるメモリセルが、同時にプログラムされる。 Memory cells connected to any bit line is along the common word line are programmed at the same time. さまざまなビットラインアーキテクチャ及び関連する操作技法に関する詳細は、参照することにより本明細書に組み込まれる2005年4月5日出願の米国特許出願番号第11/099,133号、「Compensating for coupling during Read Operations of Non-Volatile Memory」に開示されている。 For more information on manipulation techniques different bit line architectures and associated references filed April 5, 2005, incorporated herein by U.S. Patent Application Serial No. 11 / 099,133, "Compensating for coupling during Read It is disclosed in the Operations of Non-Volatile Memory ".

読み出し及び検証動作では、選択されたブロックの選択ゲートが1又は複数の選択電圧にまで上昇される一方で、選択されたブロックの選択されていないワードライン(例えばWL0,WL1,WL3)は読み出しパス電圧(例えば4.5ボルト)にまで上昇されて、トランジスタをパスゲートとして動作させる。 In the read and verify operations, while the select gates of a selected block are raised to one or more selected voltage, a word line (e.g. WL0, WL1, WL3) which are not selected in the selected block is read pass is raised to a voltage (e.g., 4.5 volts), make the transistors operate as pass gates. 選択されたブロックの選択されたワードライン(例えばWL2)は、基準電圧に接続される。 The selected word line of the selected block (e.g. WL2) is connected to a reference voltage. この基準電圧のレベルは、対応するメモリセルの閾値電圧がこのレベルよりも高いか低いかを判定するために、各読み出し及び検証動作に対して指定されている。 Level of the reference voltage is the threshold voltage of the corresponding memory cell in order to determine whether higher than this level lower, are specified for each read and verify operation. 例えば、1ビットのメモリセルの読み出し動作では、閾値電圧が0Vよりも高いか否かを検出できるように、選択されたワードラインWL2は接地される。 For example, in a read operation of a one bit memory cell, the threshold voltage so as to detect whether a higher or not than 0V, the selected word line WL2 is grounded. 1ビットのメモリセルの検証動作では、例えば閾値電圧が0.8Vに達したか否かが検証されるプログラミングの進行に伴って、選択されたワードラインWL2は0.8Vに接続される。 The verify operation of a one bit memory cell, for example, the threshold voltage with the progress of programming whether reached 0.8V is verified, the selected word line WL2 is connected to 0.8V. ソースとpウェルは、読み出し及び検証の間は0Vとされる。 The source and p-well are read and during verification are 0V. 選択されたビットライン(BLe)は、例えば0.7Vのレベルにプレチャージされる。 The selected bit lines (BLe) are pre-charged level of, for example, 0.7V. 閾値電圧が読み出し又は検証レベルよりも高い場合には、関連する非伝導性メモリセルのために、対応するビットライン(BLe)の電位レベルは高レベルに維持される。 If the threshold voltage is higher than the read or verify level, for the associated non-conductive memory cell, the potential level of the corresponding bit line (BLe) maintains the high level. これに対して、閾値電圧が読み出し又は検証レベルよりも低い場合には、伝導性メモリセルのために、対応するビットライン(BLe)の電位レベルが、例えば0.5V以下の低レベルにまで低下される。 On the contrary, if the threshold voltage is lower than the read or verify level, decreases to for the conductive memory cell, the potential level of the concerned bit line (BLe) are a low level, for example less than 0.5V It is. 実施形態に従って、他の電流及び電圧検出技法を使用できる。 According to embodiments, other current and voltage sensing techniques can be used. マルチ状態セルのための読み出しまたは検出の間、状態マシン316は、多様なメモリ状態に対応する多様な所定の制御ゲート基準電圧を通る。 Read or during the detection, the state machine 316 for a multi-state cell, through a variety of predetermined control gate reference voltages corresponding to the various memory states. 検出モジュールは電圧の内の1つでトリップし、出力は検出モジュールから提供される。 Detection module trips one of the voltage, the output is provided from the detection module. 検出モジュール内のプロセッサは、トリップイベント(複数の場合がある)及び状態マシンから印加された制御ゲート電圧についての情報を検討することにより、結果として生じるメモリ状態を決定できる。 Processor in the detection module, by considering the information about the trip event (s) and the applied control gate voltage from the state machine, can determine the memory state resulting. メモリ状態のためのバイナリ符号化が計算され、データラッチに記憶される。 Binary encoding for the memory state is computed and stored in the data latch.

プログラム動作及び検証動作の間、セルのセットにプログラムされるデータは、ビットラインごとのデータラッチ322のセットに記憶することができる。 During the program and verify operations, data to be programmed into the set of cells can be stored in a set of data latches 322 for each bit line. アドレス指定されたメモリセルの制御ゲートは、規模が大きくなるにつれて一連のプログラミングパルスを受け取る一方で、メモリのドレイン及びpウェルは0Vを受け取る。 Control gates of the addressed memory cell, while receiving the series of programming pulses as the size increases, the drain and p-well of the memory receive 0V. 一実施形態では、一連の中のパルスの大きさは、12Vから24Vの範囲となる。 In one embodiment, the magnitude of the pulses in the series is a range of 12V to 24V. 他の実施形態では、範囲は、例えば12Vより高い開始レベルを有する等、異なる場合がある。 In other embodiments, the range is, for example, equal to having a higher starting level than 12V, it may be different. プログラミングの間、検証動作はプログラミングパルスの間で実施される。 During the programming, verification operation is carried out between the programming pulse. 並列でプログラムされている各セルのプログラムレベルは、それがプログラムされている状態にとっての検証レベルに到達したか否か、あるいは超えたか否かを判断するために、各プログラミングパルスの間で読み出される。 Program level of each cell being programmed in parallel, it is in order to determine whether or not exceeded or whether the host vehicle has reached the verify level for the state being programmed, and read between each programming pulse . 検証レベルが、対応するメモリ状態におけるセルにとってのターゲット最小閾値電圧である場合がある。 Verification level, there be a target minimum threshold voltage for the cell in the corresponding memory state. プログラミングを検証する1つの手段は、特殊な比較ポイントでの導通を試験する。 One means of verifying the programming is to test conduction at a specific compare point. 十分にプログラムされていると検証されたセルは、追加のプログラミングを禁止するためにロックアウトされる。 Fully programmed has a verified cell is locked out in order to prohibit additional programming. 検証セルビットラインの電圧は、以後のプログラミングパルスの間0VからVdd(例えば2.5ボルト)に上げられ、それらのセルのためのプログラミングプロセスを終了する。 Voltage validation cell bit line is raised from 0V during subsequent programming pulses to Vdd (e.g., 2.5 volts), and terminates the programming process for those cells. いくつかのケースでは、パルスの数は限られており(例えば20パルス)、既定のメモリセルが最後のパルスによって十分にプログラムされていない場合、エラーが想定される。 In some cases, the number of pulses is limited (e.g. 20 pulses), the default memory cells may not have been sufficiently programmed by the last pulse, an error is assumed.

図6は、一実施形態におけるプログラム電圧信号を示している。 Figure 6 depicts a program voltage signal in one embodiment. この信号は、上昇する1セットのパルスを有する。 This signal has a set of pulse rising. パルスの大きさは、各パルスと共に所定のステップサイズずつ上昇する。 The size of the pulses is increased with each pulse by a predetermined step size. 複数ビットのデータを記憶するメモリセルを備えた一実施形態では、例えば、ステップサイズは0.2ボルト(又は0.4ボルト)である。 In one embodiment with the memory cells storing multiple bits of data, for example, a step size of 0.2 volts (or 0.4 volts). 各プログラムパルスの間には検証パルスが存在する。 Validation pulse exists between each program pulse. 図6の信号は、4つの状態のメモリセルを想定しているので、3つの検証パルスを有している。 Signal of FIG. 6, it is assumed a four state memory cell has three verify pulses. 例えば、プログラミングパルス330とプログラミングパルス332の間には、3つの連続した検証パルスが存在する。 For example, between programming pulses 330 and programming pulse 332 are three sequential verify pulses. 第1検証パルス334は、0ボルトの検証電圧レベルとして示されている。 The first verify pulse 334 is depicted as a verify voltage level of 0 volts. 第1検証パルスの後には、第2検証電圧レベルにある第2検証パルス336が存在する。 After the first verify pulse, the second verify pulse 336 at the second verify voltage level is present. 第2検証パルス336の後には、第3検証電圧レベルにある第3検証パルス338が存在する。 After the second verify pulse 336, the third verify pulse 338 at the third verify voltage level is present. データを8個の状態に記憶することができるマルチ状態メモリセルは、7個の比較点について検証動作を実行する必要がある。 Multi-state memory cell capable of storing data in eight states may need to perform verify operations for seven compare points. そのため、2つの連続するプログラミングパルスの間で、7個の検証パルスが連続して印加されて、7個の検証動作を7個の検証レベルで実行する。 Therefore, between two consecutive programming pulses, seven verify pulses are applied in succession, to perform seven verify operations at seven verify levels. 7個の検証動作に基づいて、システムはメモリセルの状態を判定することができる。 Based on the seven verify operations, the system can determine the state of the memory cell. 検証に要する時間的負担を軽減する1つの方法は、より効率的な検証処理を利用することである。 One way to reduce the time burden of verifying is to use a more efficient verify process. このことは、例えば、2002年12月5日出願の米国特許出願第10/314,055号の「Smart Verify for Multi-State Memories」、2005年10月27日出願の米国特許出願第11/259,799号の「Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify」、及び2005年10月27日出願の米国特許出願第11/260,658号の「Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify」に記載されている。 This means that, for example, "Smart Verify for Multi-State Memories" of US patent application Ser. No. 10 / 314,055, filed Dec. 5, 2002, US patent application Ser. No., filed Oct. 27, 2005 11/259 , of the 799 "Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify", and of US patent application Ser. No. 11 / 260,658, filed Oct. 27, 2005, entitled "Apparatus for Programming of Multi-State Non It is described in the -Volatile Memory Using Smart Verify ". それら全ては参照することにより本明細書に組み込まれる。 All of which are incorporated herein by reference.

上述した消去、読み出し、及び検証動作は公知の技術に応じて実施される。 Clear described above, read and verify operations are performed in accordance with known techniques. そのため、説明した詳細の多くは、当業者が変更することが可能である。 Therefore, many of the details explained, it is possible to those skilled in the art to change.

成功したプログラム処理の最後において、メモリセルの閾値電圧は、プログラムされたメモリセルのための閾値電圧の1つ以上の分布内、又は、必要に応じて消去されたメモリセルの閾値電圧の分布内になければならない。 At the end of a successful program process, the threshold voltage of the memory cell, one or more distribution of threshold voltages for programmed memory cells, or, in the threshold voltages for erased memory cells as required distribution It must be in. 図7は、各メモリセルが2ビットのデータを記憶している場合の、メモリセルのグループの閾値電圧分布を示している。 7, when each memory cell stores two bits of data, shows the threshold voltage distributions of a group of memory cells. 図7は、消去されたメモリセルのための第1閾値電圧分布E及びプログラムされたメモリセルの3つの閾値電圧分布A、B及びCを示す。 Figure 7 shows three threshold voltage distributions A first threshold voltage distribution E and programmed memory cells for the erased memory cells, B and C. 一実施形態では、分布Eの閾値電圧は負であり、分布A、B、Cの閾値電圧は正である。 In one embodiment, the threshold voltage of the E distribution are negative, distribution A, B, the threshold voltage of C is positive.

図7の異なる閾値電圧範囲の夫々は、データビットのセットの所定の値に相当する。 Each distinct threshold voltage range of Figure 7 corresponds to predetermined values ​​for the set of data bits. メモリセルの中にプログラムされるデータとセルの閾値電圧レベルの間の特殊な関係性は、セルのために採用されたデータ符号化方式に依存する。 Special relationship between the threshold voltage level of the data and the cell to be programmed into the memory cell depends on the data coding scheme adopted for the cells. 一実施形態では、フローティングゲートの閾値がその隣接する物理状態に誤ってシフトした場合に影響を受けるのが1ビットだけとなるように、データ値は、グレイコード割り当てを使用して閾値電圧範囲に割り当てられる。 In one embodiment, as affected if the threshold of the floating gate is shifted by mistake to its neighboring physical state is only 1 bit, the data value, the threshold voltage ranges using a Gray code assignment assigned. しかし、他の実施形態では、グレイコードは用いられない。 However, in other embodiments, not gray code is used. 一例は「11」を閾値電圧範囲E(状態E)、「10」を閾値電圧範囲A(状態A)、「00」を閾値電圧範囲B(状態B)、及び「01」を閾値電圧範囲C(状態C)に割り当てる。 One example is the "11" to threshold voltage range E (state E), the threshold voltage range A (state A) to "10", "00" to threshold voltage range B (state B), and the "01" to threshold voltage range C assigned to (state C). 図7は4つの状態を示しているが、本開示の実施形態は、4つより多い、又は4つより少ない状態を含む他のマルチ状態構造を使用することもできる。 Although Figure 7 shows four states, embodiments of the present disclosure, more than four, or other multi-state structures including those that include fewer than four states may also be used.

図7は、メモリセルからデータを読み出すための3つの読み出し基準電圧Vra、Vrb及びVrcを示す。 Figure 7 shows three read reference voltages, Vra, for reading data from memory cells, the Vrb and Vrc. 所定のメモリセルの閾値電圧がVra、Vrb及びVrcより高いか低いかをテストすることにより、システムは、メモリセルがどの状態にあるのかを判定することができる。 Threshold voltage of a given memory cell is Vra, by testing whether higher Vrb and Vrc low, the system can determine whether the memory cell is in which state. メモリセルがVraで導通する場合には、メモリセルは状態Eにある。 If the memory cell conducts at Vra, the memory cell is in state E. メモリセルがVrbとVrcで導通するが、Vraでは導通しない場合には、メモリセルは状態Aにある。 Memory cells conduct at Vrb and Vrc, but if not conduct at Vra, the memory cell is in state A. メモリセルがVrcで導通するが、VraとVrbでは導通しない場合には、メモリセルは状態Bにある。 Memory cells conduct at Vrc, but if not conducting the Vra and Vrb, the memory cell is in state B. メモリセルがVra、Vrb及びVrcで導通しない場合には、メモリセルは状態Cにある。 If the memory cell does not conduct at Vra, Vrb and Vrc, the memory cell is in state C. 図7は、互いから均等に離間された3つの検証基準電圧Vva、Vvb及びVvcも示す。 7 shows three verify reference voltages, Vva which are equally spaced from each other, also shows Vvb and Vvc. メモリセルを状態Aにプログラムすると、システムは、それらのメモリセルがVvaをより大きい又はVvaに等しい閾値電圧を有するか否かを試験する。 When programming memory cells to state A, the system, those memory cells to test whether having a threshold voltage equal to greater than or Vva the Vva. メモリセルを状態Bにプログラムすると、システムは、メモリセルがVvbより大きい又は等しい閾値電圧を有するか否かを試験する。 When programming memory cells to state B, the system memory cell to test whether they have Vvb greater than or equal to the threshold voltage. メモリセルを状態Cにプログラムすると、システムは、メモリセルがVvcより大きい又はVvcに等しい閾値電圧を有するか否かを判断する。 When programming memory cells to state C, the system memory cell to determine whether a threshold voltage equal to Vvc greater than or Vvc. 検証電圧は、特定の物理状態と禁止範囲の間に、割り当てられる閾値電圧の範囲を定める。 Verification voltage between the prohibited range and a particular physical state, delimit the threshold voltage to be assigned. 検証レベルは、ある状態で最高の閾値電圧と次の状態で最低の閾値電圧の間で、十分なマージンを提供するために離間される。 Verify level, between the highest threshold voltage and the lowest threshold voltage in the next state in a certain state, are spaced to provide sufficient margin. 自然に発生するさらに大きなマージンは、消去状態Eと第1プログラム状態Aの間に存在する。 Larger margin naturally occurring exists between the erase state E and first programmed state A.

図7はさらに、フルシーケンスプログラミングを示す。 Figure 7 further illustrates the full sequence programming. フルシーケンスプログラミングでは、メモリセルが、消去状態Eからプログラム状態A、B、又はCのいずれかに直接的にプログラムされる。 The full sequence programming, memory cells are directly programmed from the erase state E programmed states A, B, or any of C. プログラムされるメモリセルの集団は、全てのメモリセルが消去状態Eになるように最初に消去されてよい。 Population of programmed memory cells, all of the memory cells may be erased first so that the erased state E. 次に一連のプログラム電圧パルスが、状態A、B又はCに直接的にメモリセルをプログラムするために、選択されたメモリセルの制御ゲートに印加される。 Then a series of programming voltage pulses, state A, to program directly memory cells in B or C, is applied to the control gate of the selected memory cell. いくつかのメモリセルが状態Eから状態Aにプログラムされている一方、他のメモリセルは状態Eから状態Bに、及び/または状態Eから状態Cにプログラムされている。 While some memory cells are programmed to state A from state E, other memory cells are programmed to state B from state E, and / or from state E to state C.

図8は、2つの異なるページ(下側ページと上側ページ)に対してデータを記憶するマルチ状態メモリセルをプログラムする2経路技法の一例を示している。 Figure 8 shows an example of a two-pass technique of programming a multi-state memory cell that stores data for two different pages: a lower page and an upper page. 状態E(11)、状態A(10)、状態B(00)及び状態C(01)の4つの状態が示されている。 Condition E (11), state A (10), 4 single states of the state B (00) and state C (01) are shown. 状態Eの場合、両方のページが「1」を記憶する。 For state E, both pages store a "1". 状態Aの場合、下側ページが「0」を記憶し、上側ページが「1」を記憶する。 For state A, the lower page stores a "0" and the upper page stores "1". 状態Bの場合、両方のページが「0」を記憶する。 In the case of state B, both pages store a "0". 状態Cの場合、下側ページが「1」を記憶し、上側ページが「0」を記憶する。 For state C, the lower page stores "1" and the upper page stores a "0". なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることもできる。 Note that although specific bit patterns have been assigned to each of the states may be assigned a different bit patterns. 第1プログラミング経路では、セルの閾値電圧レベルは、下側の論理ページにプログラムされるビットに従って設定される。 In a first programming pass, the cell's threshold voltage level is set according to the bit to be programmed into the lower logical page. そのビットが論理「1」であれば、閾値電圧は、以前に消去された結果として適切な状態にあるので変更されない。 If that bit is a logic "1", the threshold voltage is not changed since it is in the appropriate state as a result of having been earlier erased. しかし、プログラムされるビットが論理「0」であれば、矢印450で示したように、セルの閾値レベルは、状態Aになるように増大される。 However, if the bit to be programmed is a logic "0", as indicated by arrow 450, the threshold level of the cell is increased such that the state A. それは、第1プログラミング経路を結論付ける。 It concludes the first programming pass.

第2プログラミング経路では、セルの閾値電圧レベルは、上側論理ページ内にプログラムされるビットに従って設定される。 In a second programming pass, the cell's threshold voltage level is set according to the bit being programmed into the upper logical page. 上側論理ページビットが論理「1」を記憶する場合、セルは下側ページビットのプログラミングに依存する状態E又はAの一方であり、どちらも上側ページビットは「1」を保持するので、プログラミングは生じない。 If the upper logical page bit is to store a logic "1", the cell is in one of the states E or A, depending upon the programming of the lower page bit, since both the upper page bit is to hold the "1", programming It does not occur. 上側ページビットが論理「0」となる場合、閾値電圧はシフトされる。 If the upper page bit is to be logic "0", the threshold voltage is shifted. 第1経路によってセルが消去状態Eに留まっている場合、第2段階でセルをプログラムし、矢印454で示したように、閾値電圧が状態C内になるように増大させる。 If the cell by the first path remains in erased state E, then program the cell in a second step, as indicated by arrows 454, increases as the threshold voltage is within state C. 第1プログラミング経路の結果としてセルが状態A内にプログラムされている場合、メモリセルはさらに第2経路でプログラムされ、矢印452で示したように、閾値電圧が状態B内になるように増大させる。 If the cell is programmed into state A as a result of the first programming pass, the memory cell is further programmed in the second path, as indicated by arrows 452, increases as the threshold voltage is within state B . 第2経路の結果は、下側ページ用のデータを変更することなく、上側ページに対して論理「0」を記憶するように指定した状態にセルをプログラムすることである。 Results of the second path, without changing the data for the lower page is to program the cell into the state designated to store a logic "0" for the upper page.

一実施形態では、ページ全体を充填するのに十分なデータが書き込まれた場合、システムは、全シーケンス書き込みを実行するように設定される。 In one embodiment, if enough data to fill the entire page has been written, the system is set up to perform full sequence writing. 全ページに対して十分ではないデータが書き込まれた場合、プログラミング処理は、受け取ったデータを用いて下側ページをプログラムすることができる。 If not enough data for all the pages have been written, the programming process can program the lower page with the data received. 次のデータを受け取ったときに、システムは上側ページをプログラムする。 When subsequent data is received, the system will then program the upper page. さらに別の実施形態では、システムは、2経路技法を使用してデータの書き込みを開始し、それから、ワードラインのメモリセル全体(または大半)を充填するために十分なデータが続いて受け取られた場合にフルシーケンスプログラミングモードに変換することができる。 In yet another embodiment, the system uses the second path technique begins writing data, then, sufficient data is subsequently received to fill the entire memory cell (or most) of the word line it can be converted to full sequence programming mode in the case. このような実施形態のさらなる詳細は、発明者Sergy Anatolievich Gorobets及びYan Liの米国特許出願第11/013,125号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、出願日2004年12月14日で開示されている。 Further details of such embodiments, the inventors Sergy Anatolievich Gorobets and Yan U.S. Patent Application No. 11 / 013,125 of Li, "Pipelined Programming of Non-Volatile Memories Using Early Data," filed December 14, 2004 It has been disclosed in the day. その全体は参照することによって本明細書に組み込まれる。 Its entirety is incorporated herein by reference.

フローティングゲート結合は、読み出し中にエラー回復の実行を必要とする場合がある読み出し動作中に、回復不可能なエラーを引き起こすことがある。 Floating gate coupling, during a read operation that may require the execution of error recovery during reading, can cause unrecoverable errors. メモリセルのフローティングゲート上に蓄えられる電荷は、隣接メモリセルのフローティングゲートに蓄えられる電荷又は他の電荷蓄積領域(例えば、誘電電荷蓄積領域)からの電場結合によって、見かけのシフトを経験することがある。 Charge stored on the floating gate of the memory cell, the electric field coupling from charge or other charge storage region is stored in the floating gates of adjacent memory cells (e.g., dielectric charge storage region), you may experience a shift in the apparent is there. 理論上、メモリアレイのメモリセルのフローティングゲート上の電荷からの電場は、アレイ内の他のメモリセルのフローティングゲートに結合できる。 Theoretically, the electric field from the charge on the floating gates of the memory cells of the memory array can be coupled to the floating gates of other memory cells in the array. 一方、その影響は、隣接メモリセルで最も顕著且つ注目される。 On the other hand, the effect is most pronounced and interest in the adjacent memory cells. 隣接メモリセルは、同じビットライン上にある隣接メモリセル、同じワードライン上にある隣接メモリセル、又は隣接ビットラインと隣接ワードラインの両方の上にあり、従って対角方向で互いから隣接する隣接メモリセルを含んでよい。 Adjacent memory cells, adjacent memory cells on the same bit line on the adjacent memory cells on the same word line on, or there adjacent bit lines and on both neighboring word lines, therefore adjacent from each other in the diagonal direction adjacent it may include a memory cell. 電荷の見かけのシフトは、メモリセルのメモリ状態を読み出すときにエラーを引き起こす可能性がある。 Shifting charge apparent, it may cause an error when reading the memory state of the memory cell.

フローティングゲート結合の影響は、ターゲットメモリセルに隣接するメモリセルがターゲットメモリセルに続いてプログラムされる状況で最も顕著であるが、その影響は他の状況でも見られてもよい。 Effect of floating gate coupling is a memory cell adjacent a target memory cell is most pronounced in situations which are programmed subsequent to the target memory cell, the effect may be also seen in other situations. 隣接メモリセルのフローティングゲート上にかけられた電荷、又は電荷の一部は、事実上、電場結合を通してターゲットメモリセルに結合され、ターゲットメモリセルの閾値電圧の見かけのシフトを生じさせる。 A floating gate on an applied charge of the adjacent memory cells, or charge some virtually coupled to the target memory cell through electrical field coupling, cause a shift in the apparent threshold voltage of the target memory cell. メモリセルの見かけの閾値電圧は、プログラムされた後、それがプログラムされることが意図されていたメモリ状態のメモリセルに予想されるように、印加された基準読み出し基準電圧の元でオンとオフ(伝導)しない程度にシフトできる。 Apparent threshold voltage of memory cells after being programmed, so it is expected in the memory cells of the memory state they were intended to be programmed, the applied reference read reference voltage source ON and OFF It can be shifted to the extent that it does not (conduction).

通常、メモリセルの行は、ソース側選択ゲートラインに隣接するワードライン(WL0)で開始してプログラムされる。 Usually, the rows of the memory cells are programmed starting with the word line (WL0) adjacent to the source side select gate line. プログラミングは、先行するワードライン(WLn)のプログラミング(ワードラインの各セルをその最終状態にする)完了後に、少なくとも1ページのデータが隣接ワードライン(WLn+1)でプログラムされるように、ワードライン(WL1、WL2、WL3等)によってその後連続してセルのストリングの中を進む。 Programming (for each cell of the word line into its final state) Programming of the preceding word line (WLn) after completion, as data for at least one page is programmed at the neighboring word line (WLn + 1), the word line ( WL1, WL2, and then continuously by WL3, etc.), the process proceeds through the string of the cell. このパターンのプログラミングは、フローティングゲート結合が原因でメモリセルがプログラムされた後に、メモリセルの閾値電圧の見かけのシフトを生じさせる。 Programming of this pattern, after the floating gate coupling the memory cell is programmed because causes a shift in the apparent threshold voltage of the memory cell. プログラムされるストリングスの最後のワードラインを除くワードラインごとに、関心のあるワードラインのプログラミング完了に続いて、隣接ワードラインがプログラムされる。 For each word line except the last word line of strings to be programmed, following the completion of programming of the word line of interest, adjacent word line is programmed. 隣接しており、後でプログラムされたワードライン上のメモリセルのフローティングゲートに付加される負の電荷は、関心のあるワードライン上のメモリセルの見かけの閾値電圧を上昇させる。 And adjacent, the negative charge added to the floating gate of the later programmed word line on the memory cell to raise the apparent threshold voltage of memory cells on the word line of interest.

図9Aから図10Bは、図7に示されるようにフルシーケンスプログラミングを使用してプログラムされたメモリセルのセットに対するフローティングゲート結合の影響を示す。 Figure 10B from Figure 9A shows the effect of floating gate coupling for a set of programmed memory cells using full sequence programming as shown in FIG. 図9Bは、プログラムされた後に選択されたワードラインWLnのメモリセルのセットの閾値電圧分布を示す。 Figure 9B shows the threshold voltage distribution of a set of memory cells of word line WLn selected after being programmed. 分布500は消去(プログラムされていない)状態EのWLnでのセルの実際の閾値電圧分布を示し、分布505は状態AにプログラムされたWLnでの実際の閾値電圧分布を示し、分布510は状態BにプログラムされたWLnでのセルの実際の閾値電圧分布を示し、分布520は状態CにプログラムされたWLnでのセルの実際の閾値電圧分布を示す。 Distribution 500 represents the actual threshold voltage distribution of cells at WLn for the erasing (unprogrammed) state E, distribution 505 represents the actual threshold voltage distribution in the programmed WLn in state A, distribution 510 state shows the actual threshold voltage distribution of cells in the programmed WLn in B, the distribution 520 shows the actual threshold voltage distribution of cells at WLn programmed to state C. メモリセルのセットは、選択された行つまりワードラインWLnの各メモリセル、又はある特定のタイプのビットライン(偶数または奇数)に接続されたWLnのセルだけを含むことがある。 The set of memory cells may include only cells of WLn connected to the memory cells or a particular type of bit lines, (even or odd) lines, that the word line WLn of the selected. 図9Aは、プログラミング前の隣接ワードラインWLn+1のメモリセルの閾値電圧分布を示す。 9A shows the threshold voltage distribution of programming before the neighboring word line WLn + 1 of the memory cell. WLn+1のセルは、WLnのセルのプログラム後にプログラムされる。 WLn + 1 of the cell is programmed after programming the cells of WLn. WLn+1での各セルは消去されるが、プログラムされていないので、それらはWLnのセルにフローティングゲート結合の悪影響を及ぼさない。 Although each cell at WLn + 1 is erased, because it is not programmed, they do not adversely affect the floating gate coupling to the cells of WLn. さらに重要なことには、WLnのセルがプログラム中に検証されたレベルに等しい見かけの閾値電圧を有するように、それらは、WLnをプログラムしたときの状態と同じ状態である。 More importantly, to have a threshold voltage equal apparent level cell WLn is verified during the program, they are the same state as when the program WLn.

図10Aは、プログラムされた後のWL n+1のメモリセルのセットの閾値電圧分布を示す。 10A shows the threshold voltage distribution of a set of WL n + 1 of the memory cell after being programmed. メモリセルは、消去された閾値電圧分布Eからプログラムされた閾値電圧分布A、B及びCにプログラムされている。 Memory cell is erased threshold voltage programmed from distribution E threshold voltage distributions A, programmed in the B and C. ワードラインWLnをプログラムした後にワードラインWL n+1のメモリセルのフローティングゲートにかけられる電荷は、検出中にメモリシステムによって分かるように、WL のメモリセルのメモリ状態を変える可能性がある。 Word line WLn over is charged in the floating gate of the word line WL n + 1 of the memory cell after programming the, as seen by the memory system during detection, may alter the memory state of the memory cell of WL n. ワードラインWL n+1のフローティングゲート上の電荷に関連付けられた電場は、ワードラインWL でのメモリセルのフローティングゲートに結合する。 Electric field associated with the charges on the word line WL n + 1 of the floating gate is coupled to the floating gates of the memory cells in the word line WL n. 電場は、WL でのメモリセルの閾値電圧の見かけのシフトを引き起こす。 Electric field, causing a shift in the apparent threshold voltage of the memory cell at WL n.

図10Bは、WL n+1をプログラミングした後のワードラインWL のメモリセルの見かけの閾値電圧分布を示す。 10B shows a threshold voltage distribution of the apparent memory cells of word line WL n after programming WL n + 1. 各プログラム状態は、4つの異なる対応する閾値電圧分布で示されている。 Each programmed state is shown in four different corresponding threshold voltage distributions. 各物理状態に対する全体的な分布は、ワードラインWL n+1での隣接メモリセルがプログラムされた状態に基づいて、4つの個々の分布に分類できる。 The overall distribution for each physical state based on the state of the adjacent memory cells are programmed in the word line WL n + 1, it can be classified into four individual distributions. 状態Aにプログラムされた(同じビットライン上の)WL n+1に隣接メモリセルを有するワードラインWL の各メモリセルは、その見かけの閾値電圧のシフトの第1のレベルを経験する。 State A programmed into each memory cell of the word line WL n having the (same bit on line) WL n + 1 in the adjacent memory cell will experience a first level of shift in the threshold voltage of the apparent. 状態BのWL n+1に隣接セルを有するWL の各セルは、見かけの閾値電圧の第2のより大きなシフトを経験する。 Each cell of WL n with WL n + 1 to the adjacent cell in state B will experience a second, larger shift in apparent threshold voltage. 状態CのWL n+1に隣接セルを有する各セルは、第3のさらに大きなシフトを経験する。 Each cell having a neighbor cell to WL n + 1 state C will experience a third even larger shift.

状態AのWL のセルの場合、分布502は、プログラミング後の消去状態Eに留まっていたワードラインWL n-1上に隣接メモリセルを有するそれらのセルの閾値電圧を示す。 For cells WL n state A, distribution 502 depicts the threshold voltages for those cells having an adjacent memory cell on the word line WL n-1 which has been remaining in the erased state E after programming. 分布504は、状態AにプログラムされたワードラインWL n+1に隣接セルを有するセルの閾値電圧を示す。 Distribution 504 depicts the threshold voltage of the cell having an adjacent cell to the word line WL n + 1 programmed to state A. 分布506は、状態BにプログラムされたワードラインWL n+1に隣接セルを有するセルの閾値電圧を示す。 Distribution 506 depicts the threshold voltage of the cell having an adjacent cell to the word line WL n + 1 programmed to state B. 分布508は、状態CにプログラムされたワードラインWL n+1に隣接セルを有するメモリセルの閾値電圧を示す。 Distribution 508 depicts the threshold voltages of memory cells having a neighboring cell on word line WL n + 1 programmed to state C.

他の状態にプログラムされたWL のメモリセルは、類似した結合影響を経験する。 Memory cells of WL n programmed into other states experience similar coupling effects. 従って、4つの個々の閾値電圧分布は、状態B及び状態Cについても示している。 Accordingly, four individual threshold voltage distributions are also shown the state B and state C. 状態BにプログラムされたワードラインWL のメモリセルは、ワードラインWL n+1の隣接メモリセルの後にプログラムされた状態に基づいて、4つの異なる閾値電圧分布512、514、516、及び518を有すると考えられる。 State memory cell in the programmed word line WL n to B, based on the programmed state after the adjacent memory cells of the word line WL n + 1, to have four different threshold voltage distributions 512, 514, 516, and 518 Conceivable. 状態CにプログラムされたWL のメモリセルは、同様に4つの異なる分布522、524、526及び528を有する。 Memory cells programmed WL n to state C likewise have four different distributions 522, 524, 526 and 528. 結合影響は、WL の消去されたメモリセルによっても経験されることに注意すべきである。 Binding effect, it should be noted that experienced by the erased memory cells of WL n. 消去状態Eと状態Aの間で本来発生するマージンは、消去セルを読み出す際にシフトがエラーを引き起こさないほど十分であるためシフトは示されていない。 Originally occurring margin between erased state E and state A, the shift because the shift in reading erased cells is sufficient enough not to cause errors are not shown. しかしながら、影響は存在し、開示されている技法がそれらにも対処できる。 However, the effect is present, the techniques disclosed can deal with them.

メモリセルの見かけの閾値電圧の上昇が、読み出しエラーを引き起こすことがある。 Increase in the apparent threshold voltage of memory cells may cause read errors. 図10Bに示されているように、最初に状態AにプログラムされたWL のいくつかのメモリセルは、読み出し基準電圧レベルVrbを超えてその閾値電圧をシフトさせることがある。 As shown in FIG. 10B, some of the memory cells programmed WL n the first state A, there is possible to shift the threshold voltage exceeds the read reference voltage level Vrb. これにより、読み出し時にエラーが生じることがある。 Thus, errors may occur when reading. 読み出し基準電圧Vrbが印加された状態において、これらのメモリセルは、それらがたとえ状態Aにプログラムされているとしても導通しない可能性がある。 In a state where the read reference voltage Vrb is applied, these memory cells may not conduct even though they are programmed to state A if. 状態マシン及び制御部は、(Vrbが印加された状態で導通を検出しなかった後に)メモリセルが状態Aよりむしろ状態Bにあると決定するかもしれない。 State machine and control unit may determine to be in rather a state B from the memory cell is in state A (after not detect conduction state Vrb is applied). 状態Bに最初にプログラムされたWL のいくつかのメモリセルは、読み出し基準電圧Vrcを超えてシフトし、同様に読み出しエラーを生じさせることもある。 Some memory cells of the first programmed WL n to state B shifts beyond the read reference voltage Vrc, likewise sometimes cause read errors.

図11は、図10Bに示されている閾値電圧の見かけのシフトのいくつかに対処するために使用できる読み出し技法を示す。 Figure 11 shows a reading technique that can be used to address some of the apparent shifts in threshold voltages illustrated in Figure 10B. 図11では、図10Bで示されているWL でのセルの各状態の4つの分布が、メモリセルの集団に対する結合の累積的な影響を表す分布530、540、及び550に要約されている。 In Figure 11, the four distributions for each state of the cell at WL n, shown in Figure 10B, are summarized in the distribution 530, 540, and 550 represent the cumulative effect of binding to a population of memory cells . 分布530はWL n+1をプログラムした後の状態AのWL のセルを表し、分布540はWL n+1をプログラムした後の状態BのWL のセルを表し、分布550はWLn+1をプログラムした後の状態CのWLnのセルを表す。 Distribution 530 represents the cells of WL n state A after programming the WL n + 1, distribution 540 represents the cells of WL n state B after programming the WL n + 1, the state after distribution 550 has been programmed to WLn + 1 It represents the cell of C of WLn. 分布530は個々の分布502から508を含み、分布504は個々の分布512から518を含み、分布550は個々の分布522から528を含む。 Distribution 530 includes the individual distributions 502 508, distribution 504 includes the individual distributions 512 518, distribution 550 includes the individual distributions 522 528.

ワードラインWL のデータを読み出す場合、ワードラインWL n+1のデータも読み出すことができる。 When reading data of the word line WL n, it can be read even data word line WL n + 1. ワードラインWL n+1のデータがWL でデータを阻害した場合、WL のための読み出しプロセスが、その阻害を補償することができる。 When the word line WL n + 1 of the data is inhibited data WL n, the read process for WL n is able to compensate for the inhibition. 例えば、ワードラインWL を読み出す場合、ワードラインWL n+1のメモリセルの状態又は電荷レベル情報は、ワードラインWL の個々のメモリセルを読み出すための適切な読み出し基準電圧を選択するために決定できる。 For example, when reading word line WL n, state or charge level information of the word line WL n + 1 of the memory cell can be determined to select appropriate read reference voltages for reading individual memory cells of word line WL n . 図11は、ワードラインWL n+1の隣接メモリセルの状態に基づいてWL を読み出すための個々の読み出し基準電圧を示す。 Figure 11 shows the individual read reference voltages for reading the WL n based on the state of the adjacent memory cells of word line WL n + 1. 一般的には、公称読み出し基準電圧に対するさまざまなオフセット(例えば0V、0.1V、0.2V、0.3V)が使用され、別のオフセットで検出した結果が、隣接ワードライン上のメモリセルの状態の関数として選択される。 In general, various offsets (e.g. 0V, 0.1 V, 0.2V, 0.3V) to the nominal read reference voltages are used, the result detected by another offset, the memory cell on the neighboring word line It is selected as a function of the state. 一実施形態では、ワードラインWL のメモリセルは、異なる読み出し基準電圧のそれぞれを使用して検出される。 In one embodiment, the memory cells of word line WL n are detected using each of the different read reference voltages. 既定されたメモリセルの場合、読み出し基準電圧の内の適切な1つでの検出の結果は、ワードラインWL n+1の隣接メモリセルの状態に基づいて選択できる。 For a default memory cells, the result of detection at an appropriate one of the read reference voltages can be selected based on the state of the adjacent memory cells of word line WL n + 1. いくつかの実施形態では、WL n+1のための読み出し動作は、WLn+1で記憶される実際のデータを決定する。 In some embodiments, the read operation for the WL n + 1 determines the actual data stored in WLn + 1. 一方、他の実施形態では、WL n+1のための読み出し動作は、これらのセルの電荷レベルしか決定せず、WL n+1で記憶されるデータを正確に反映する場合もあれば、しない場合もある。 While in other embodiments, the read operation for the WL n + 1 is not determined only charge levels of these cells, if also accurately reflect the data stored in the WL n + 1, it may not be. いくつかの実施形態では、WL n+1を読み出すために使用されるレベル及び/又はレベルの数は、WL を読み出すために使用されるものとまったく同じではない可能性がある。 In some embodiments, WL n + 1 number of levels and / or levels are used to read, there may not be exactly the same as those used for reading the WL n. いくつかの実装形態におけるWL 訂正目的には、フローティングゲート閾値の何らかの近似で十分な場合がある。 The WL n correction purposes in some implementations, may be sufficient for some approximation of the floating gate threshold. 一実施形態では、WLn+1を読み出した結果は、WLnを読み出すときに使用される各ビットラインのラッチ322に記憶できる。 In one embodiment, a result of reading the WLn + 1 can be stored in the latch 322 for each bit line to be used when reading WLn.

読み出し動作は、最初に、結合影響を補償しない公称読み出し基準電圧レベルVra、Vrb及びVrcの関心のあるワードラインWLnのために実行できる。 Read operation, first, the nominal read reference voltage levels Vra not compensate for the binding effect can be performed for the word line WLn of interest Vrb and Vrc. 公称基準レベルで読み出した結果は、WLn+1の近隣セルが状態Eにあると判断されたメモリセルでビットライン用の適切なラッチに記憶される。 Results read at the nominal reference levels are neighboring cells of WLn + 1 are stored in the appropriate latches for bit lines with the determined memory cell to be in state E. 他のビットラインの場合、データは無視され、WLn+1データが維持される。 For other bit lines, the data is ignored, WLn + 1 data is maintained. 次に読み出し動作が、読み出された基準電圧に対するオフセットの第1のセットを使用して、ワードラインWLnに実行される。 Then a read operation, using a first set of offsets to the read reference voltage is performed to a word line WLn. 読み出しプロセスは、Vra1(Vra+0.1V)、Vrb1(Vrb+0.1V)、及びVrc1(Vrc+0.1V)を使用できる。 Reading process, Vra1 (Vra + 0.1V), Vrb1 (Vrb + 0.1V), and Vrc1 a (Vrc + 0.1V) may be used. これらの基準値を使用した結果は、状態AのWL n+1に隣接メモリセルを有するメモリセルのビットラインのために記憶される。 As a result of using these reference values are stored for bit lines of memory cells having neighboring memory cells WL n + 1 state A. 次に、読み出し動作は、読み出し基準レベルVra2(Vra+0.2V)、Vrb2(Vrb+0.2V)及びVrc2(Vrc+0.2V)を使用してオフセットの第2のセットで実行される。 Next, read operation, read reference level Vra2 (Vra + 0.2V), it is executed in Vrb2 (Vrb + 0.2V) and Vrc2 (Vrc + 0.2V) a second set of offsets using. 結果は、状態BのWL n+1の近傍のメモリセルでビットライン用のラッチに記憶される。 The results are stored in latches for bit lines WL n + 1 in the vicinity of the memory cell in state B. 読み出し動作は、基準レベルVra3(Vra+0.3V)、Vrb3(Vrb+0.3V)、及びVrc3(Vrc+0.3V)を使用してオフセットの第3のセットでワードラインWL のために実行され、結果は、状態CのWL n+1に隣接セルとメモリセルを有するそれらのビットラインのために記憶される。 Read operation, the reference level Vra3 (Vra + 0.3V), Vrb3 (Vrb + 0.3V), and using Vrc3 (Vrc + 0.3V) is performed for the word line WL n in the third set of offsets, the result is It is stored for those bit lines to WL n + 1 state C having adjacent cells and memory cells. いくつかの実施形態では、状態Eと状態Aの間のより大きな本来のマージンにために、Vraではオフセットは使用されない。 In some embodiments, for a larger original margin between state E and state A, offset in Vra it is not used. このような実施形態は、単一の読み出し基準電圧Vraが状態Aレベルで示されている図11に示されている。 Such an embodiment is illustrated in Figure 11 where a single read reference voltage Vra is depicted at the state A level. 他の実施形態はこのレベルに対してもオフセットを使用してよい。 Other embodiments may use offsets against this level.

公称読み出し基準電圧に対するさまざまなオフセットは、隣接ワードライン上のメモリセルの状態の関数として選択することができる。 Various offsets to the nominal read reference voltages can be selected as a function of the state of the memory cell on the neighboring word line. 例えば、オフセット値のセットは、状態Eの隣接セルに対応する0Vオフセット、状態Aの隣接セルに対応する0.1Vオフセット、状態Bの隣接セルに対応する0.2Vオフセット、及び状態Cの隣接セルに対応する0.3Vオフセットを含む。 For example, the set of offset value, 0V offset, 0.1 V offset corresponding to the adjacent cells in the state A corresponding to the adjacent cells of the state E, 0.2V offset corresponding to an adjacent cell in state B, and neighboring states C including 0.3V offset corresponding to the cell. オフセット値は、実装形態に従って変化する。 Offset value varies according to implementation. 一実施形態では、オフセット値は、対応する状態にプログラムされている隣接セルから生じる見かけの閾値電圧のシフト量に等しい。 In one embodiment, the offset value is equal to the shift amount of the threshold voltage of the apparent resulting from adjacent cell being programmed to a corresponding state. 例えば、0.3Vは、WL n+1の隣接セルがその後状態Cにプログラムされる場合、WL のセルの見かけ閾値電圧のシフトを表してよい。 For example, 0.3V, when the neighboring cells of WL n + 1 is programmed to then state C, the may represent a shift in the apparent threshold voltage of the cell of WL n. オフセット値は、あらゆる基準電圧に対して同じである必要はない。 Offset value need not be the same for every reference voltage. 例えば、Vrb基準電圧のオフセット値は、0V、0.1V、0.2V及び0.3Vであってよい。 For example, the offset value of the Vrb reference voltage, 0V, 0.1 V, may be 0.2V and 0.3V. 一方、Vrc基準電圧のオフセット値は、0V、0.15V、0.25V及び0.35Vであってよい。 On the other hand, the offset value of the Vrc reference voltage, 0V, 0.15V, may be 0.25V and 0.35 V. さらに、オフセットの増加分は、あらゆる状態で等しくなくてもよい。 Furthermore, increase of the offset may not be equal in all conditions. 例えば、一実施形態でのオフセットのセットが、それぞれ状態E、A、B及びCの隣接セルに対して、0V、0.1V、0.3V及び0.4Vを含むことがある。 For example, a set of offsets in one embodiment, each state E, A, relative to the adjacent cells B and C, may include 0V, 0.1 V, the 0.3V and 0.4V.

一実施形態では、既定の状態の複数の個々の読み出し基準レベルで読み出し、隣接メモリセルの状態に基づいて結果を選択することによって、フローティングゲート電荷の結合の影響を、約50パーセント削減すると期待できる。 In one embodiment, reading of a plurality of individual read reference levels for the default state, by selecting a result based on the state of the adjacent memory cells, the effect of binding of the floating gate charge can be expected to be reduced by approximately 50% . 検出モジュールにより読み取られるようにメモリセルのワードラインの閾値電圧分布は、これらの技法を使用して、効率的に約50パーセント狭くすることができる。 The threshold voltage distribution of the word lines of the memory cell to be read by the detection module can use these techniques, narrowing efficiently about 50 percent.

不揮発性メモリのためのプログラミングプロセスを構造化し、フローティングゲート結合から閾値電圧の見かけのシフトを削減することができる。 Structuring the programming process for the non-volatile memory, it is possible to reduce the shift in apparent threshold voltage from floating gate coupling. 図12Aから12Cは、特定のメモリセルについて、前のページに隣接するメモリセルへの書き込みに続いて特定のページに関してその特定のメモリセルに書き込むことによって、フローティングゲート間結合を削減する不揮発性メモリをプログラムするプロセスを開示する。 12C from Figure 12A, for a particular memory cell by writing to that particular memory cell with respect to a particular page subsequent to writing to adjacent memory cells in the previous page, the nonvolatile memory to reduce the inter-floating gate coupling It discloses a process to program. 図12Aから12Cの例では、各セルは、4個のデータ状態を使用して、メモリセルあたり2ビットのデータを記憶する。 In the example of 12C from Figure 12A, each cell, using four data states to store two bits of data per memory cell. 消去状態Eはデータ11を記憶し、状態Aはデータ01を記憶し、状態Bはデータ10を記憶し、状態Cはデータ00を記憶する。 Erased state E stores data 11, state A stores data 01, state B stores data 10, state C stores data 00. 物理データ状態へのデータの他の符号化も使用できる。 Other coding of data to physical data states can also be used. 各メモリセルは、データの2つの論理ページの一部を記憶する。 Each memory cell stores a portion of two logical pages of data. 参照のために、これらのページは上側ページと下側ページと呼ばれるが、他のラベルが与えられてもよい。 For reference, these pages are called upper page and lower page may be given other labels. 状態Aは、上側ページのためにビット0を、下側ページのためにビット1を記憶するために符号化される。 State A, the bit 0 for the upper page is encoded to store bit 1 for the lower page. 状態Bは、上側ページのためにビット1を、下側ページのためにビット0を記憶するために符号化される。 State B, bit 1 for the upper page is encoded to store bit 0 for the lower page. 状態Cは、両方のページのためにビット0を記憶するために符号化される。 State C is encoded to store bit 0 for both pages. ワードラインWLnのメモリセルのための下側ページデータは図12Aに示される第1のステップでプログラムされ、セルの上側ページデータは図12Cに示される第2のステップでプログラムされる。 Lower page data for memory cells of word line WLn are programmed in a first step, illustrated in FIG. 12A, upper page data for the cells is programmed in a second step, shown in Figure 12C. 下側ページデータが特定のセルのためにデータ1に留まらなければならない場合、セルの閾値電圧は、第1のステップの間状態Eに留まる。 If the lower page data must remain in the data 1 for a particular cell, the threshold voltage of the cell, remains between state E of the first step. データが0にプログラムされなければならない場合、メモリセルの閾値電圧は、状態B'に上がる。 If data must be programmed to 0, the threshold voltage of the memory cell goes up to the state B '. 状態B'は、Vvbより低い検証レベルVvb'を有する暫定的な状態Bである。 State B 'is lower verify level Vvb than Vvb' is a tentative state B with.

一実施形態では、メモリセルの下側ページデータがプログラムされた後、隣接ワードラインWL n+1の隣接メモリセルが、その下側ページに対してプログラムされる。 In one embodiment, after the lower page data in the memory cell is programmed, the adjacent memory cells of the neighboring word line WL n + 1 is programmed for the lower page. 例えば、図3のWL2のメモリセルの下側ページは、WL1でのメモリセルのための下側ページの後にプログラムされてよい。 For example, the lower page of WL2 of the memory cell of FIG. 3 may be programmed after the lower page for memory cells at WL1. メモリセル224の閾値電圧がメモリセル226をプログラムした後に状態Eから状態B'に上昇する場合、フローティングゲート結合は、メモリセル226の見かけの閾値電圧を上昇させてよい。 If the threshold voltage of the memory cell 224 is raised from state E to state B 'after programming memory cell 226, floating gate coupling may raise the apparent threshold voltage of memory cell 226. WLnのメモリセルに対する累積的な結合影響は、図12Bに示されるように、セルの閾値電圧の見かけの閾値電圧分布を広げる。 Cumulative coupling effect on WLn of the memory cell, as shown in FIG. 12B, widening the threshold voltage distribution of the apparent threshold voltage of the cell. 閾値電圧分布の見かけの拡大は、関心のあるワードラインの上側ページをプログラムするときに矯正できる。 Expanding the apparent threshold voltage distribution can be corrected when programming the upper page of interest word line.

図12Cは、WLnのセルの上側ページをプログラムするプロセスを示す。 Figure 12C shows a process of programming the upper page of the cell of WLn. メモリセルが消去状態Eにあり、その上側ページビットが1に留まらなければならない場合、メモリセルは状態Eに留まる。 There the memory cell is erased state E, if the upper page bit must remain in the 1, the memory cell remains in state E. メモリセルが状態Eにあり、その上側ページデータビットが0にプログラムされなければならない場合、メモリセルの閾値電圧は状態Aの範囲内になるまで上げられる。 There the memory cell is in state E, if the upper page data bit is to be programmed to 0, the threshold voltage of the memory cell is raised to a range of conditions A. メモリセルが中間閾値電圧分布B'にあり、その上側ページデータが1に留まらなければならない場合、メモリセルは最終状態Bにプログラムされる。 Memory cell is in intermediate threshold voltage distribution B ', when the upper page data must remain in the 1, the memory cell is programmed to final state B. メモリセルが中間閾値電圧分布B'にあり、その上側ページデータがデータ0にならなければならない場合、メモリセルの閾値電圧は状態Cの範囲内に入るように上げられる。 Memory cell is in intermediate threshold voltage distribution B ', when the upper page data must become data 0, the threshold voltage of the memory cell is raised to be within the scope of states C. 図12Aから12Cによって示されるプロセスは、近傍メモリセルの上側ページプログラミングだけが既定のメモリセルの見かけの閾値電圧を達成するので、フローティングゲート結合の影響を削減する。 The process illustrated by FIG. 12A by 12C, because only the upper page programming of neighboring memory cells to achieve the apparent threshold voltage of the default memory cells, to reduce the effects of floating gate coupling. この技法の交互状態のコーディングの例は、上側ページデータが1であるときに中間状態B'から状態Cに移動し、上側ページデータが「0」であるときに状態Bに移動することである。 Examples of coding alternating state of this technique is to move to the state C from the intermediate state B 'when the upper page data is a 1, and to move to state B when the upper page data is "0" . 図12Aから12Cは4つのデータ状態及び2ページのデータに関する例を示すが、図12Aから12Cによって教示される概念は、4つより多いまたは少ない状態及び異なるページ数の他の実装形態に応用できる。 Although 12C from FIG 12A shows an example of data of four data states and two pages, the concepts taught by 12C from Figure 12A, it can be applied to more or less than four states and other implementations of different pages .

図13Aは、図12Aから12Cのプログラミング技法のフローティングゲート結合の影響を示す。 Figure 13A shows the effect of floating gate coupling of 12C programming techniques from Figure 12A. 図13Bは、これらの影響のいくつかを克服するために、補償オフセットを使用する読み出し方法を示す。 Figure 13B, in order to overcome some of these effects, indicating a read method for use compensation offset. ワードラインWLnに隣接するワードラインWLn+1のメモリセルは、図12Cに示されるようにその上側ページデータをプログラムするために第2のパスの間にプログラムされる。 Memory cells of word line WLn + 1 adjacent to the word line WLn are programmed during a second pass to program their upper page data as shown in FIG. 12C. この第2のパスの間、メモリセルは、状態Eから状態Aに、または中間状態B'から状態Bまたは状態Cのどちらかでプログラムされる。 During this second pass, the memory cell is in state A from state E, or is programmed with either state B or state C from the intermediate state B '. 関心のあるWLnのワードラインのメモリセルは図13Aに示されており、ワードラインWLn+1のメモリセルの下側ページがプログラムされた後、その上側ページに対してプログラムされる。 The memory cells of word line WLn of interest is shown in FIG. 13A, after the lower page of the word line WLn + 1 of the memory cell is programmed, it is programmed for the upper page. 従って、図12Cに描かれている上側ページプログラミングは、ワードラインWLnのメモリセルの見かけの閾値電圧に影響を及ぼすための唯一のプログラミングである。 Therefore, the upper page programming depicted in Figure 12C is the only programming to affect the apparent threshold voltage of memory cells of word line WLn.

状態Eから状態AにプログラムされるワードラインWLn+1のメモリセルは、中間状態B'から状態Cにプログラムされたセルとして閾値電圧の類似した変化を経験する。 Word line WLn + 1 of the memory cell to be programmed from state E to state A will experience a similar change in threshold voltage as programmed cells to state C from the intermediate state B '. 中間状態B'から状態Bにプログラムされる隣接ワードラインWLn+1のメモリセルは、閾値電圧の著しい増加を経験せず、WLnのセルの見かけの閾値電圧に対する影響をほとんど生じさせない。 Memory cells of adjacent word line WLn + 1 programmed to state B from intermediate state B 'is not experiencing a significant increase in the threshold voltage do not give almost no impact on the apparent threshold voltage of the cells of WLn. 状態AにプログラムされるWLnのメモリセルは、それぞれ状態E、状態B、状態A及び状態CのWLn+1に隣接セルを有するセルに対応する個々の分布652、654、656、658によって表される。 Memory cells of WLn programmed to state A are each state E, state B, represented by the individual distribution 652,654,656,658 corresponding to the cell having a neighbor cell WLn + 1 in state A and state C. 状態BにプログラムされるWLnのメモリセルは、それぞれ状態E、状態B、状態A、及び状態CのWLn+1に隣接セルを有する状態Bのセルに対応する個々の分布662、664、666及び668によって表される。 State is the memory cell at WLn are programs in B, and state E, state B, by an individual distribution 662, 664, 666 and 668 corresponding to the cell in the state B having a condition A, and neighboring cells WLn + 1 in state C expressed. 状態CにプログラムされるWLnのメモリセルは、それぞれ状態E、状態B、状態A、及び状態CのWLn+1に隣接セルを有する状態Cのセルに対応する個々の分布672、674、676及び678によって表される。 The memory cells of WLn programmed to state C, the respective state E, state B, the state A, and the individual distribution 672,674,676 and 678 corresponding to the cell in the state C with a neighboring cell to WLn + 1 in state C expressed.

図13Aに示されるように、WLnのいくつかのメモリセルは、それらの見かけの閾値電圧を、読み出し基準電圧VrbまたはVrcの近くにまたは読み出し基準電圧VrbまたはVrcを超えてシフトさせる可能性がある。 As shown in FIG. 13A, some memory cells of WLn is the threshold voltage of their apparent, there is a possibility of shifting beyond the read reference voltages Vrb or near or read reference voltage Vrb or Vrc of Vrc . これが読み出しエラーを引き起こすことがある。 This may cause read errors. 前述したように、説明した結合影響はWLnの消去分布に適用可能であり、開示された技術は等しくそれに適用可能である。 As described above, the coupling effects described are applicable to erase distribution of WLn, the disclosed techniques are equally applicable thereto. 消去セルに対する影響は、状態Eと状態Cの間の本来のマージンなので主として説明しない。 Effects on erased cells are not principally described because natural margin between state E and state C.

図13Bは、図12Aから12Cのプログラミング技法とともに使用することができる読み出し基準レベルのオフセットを示す。 Figure 13B shows the offset read reference levels that can be used with 12C programming techniques from Figure 12A. 明確にするために、分布652、654、656及び658は単一に結合された分布651に示され、分布662、664、666及び668は結合された分布661に示され、分布672、674、676及び678は結合された分布671に示される。 For clarity, the distribution 652, 654, 656 and 658 are shown in the distribution 651 that is coupled to a single distribution 662, 664, 666 and 668 are shown in the distribution 661 that is coupled, distributed 672, 674, 676 and 678 are shown to the joint distribution 671. 分布650、660、及び670は、WLn+1で上側ページデータをプログラムする前のWLnのセルを表す。 Distribution 650 and 660, and 670 represent the cells of the previous WLn programming the upper page data at WLn + 1. 図13Bの実施形態では、状態A又は状態Cにプログラムされた隣接ワードライン上のセルからの結合の類似する影響がともに一団にされ、これらの状態レベルのそれぞれに単一のオフセットを形成する。 In the embodiment of FIG. 13B, similar effects of coupling from cells on an adjacent word line programmed to state A or state C are both in a panel to form a single offset for each of these state levels. オフセット基準電圧Vrb1及びVrc1での検出の結果は、状態A又は状態CのワードラインWLn+1に隣接セルを有するメモリセルに使用される。 Result of the detection of the offset reference voltage Vrb1 and Vrc1 are used to word line WLn + 1 in state A or state C in a memory cell having a neighbor cell. 中間状態B'から状態Bへのプログラミングから生じるマイナーな結合影響は無視される。 Minor binding effects arising from the intermediate state B 'from programming to state B are ignored. 公称基準電圧VrbとVrcを使用するときの検出の結果は、状態Eまたは状態BのワードラインWLn+1に隣接セルを有するメモリセルに使用される。 Result of detection when using nominal reference voltages Vrb and Vrc are used wordline WLn + 1 in state E or state B in a memory cell having a neighbor cell. WLn+1の特定の状態ごとの追加のオフセットが一実施形態で使用できる。 Additional offsets for each particular state of WLn + 1 can be used in one embodiment. 図13Bに示す技法は、フローティングゲート結合の影響に追加の削減を提供するが、エラーは依然として存在するかもしれない。 Technique shown in FIG. 13B, but provide additional reductions to the effects of floating gate coupling, it may error still exists.

関心のあるセルを読み出すための適切なオフセットを決定しようとするときの隣接ワードラインの読み違いは、実際には、図12Aから12Cの技法でプログラムされたセルにとってはさらに問題があることが判明する場合がある。 There misreading of neighboring word line when attempting to determine the appropriate offset for reading a cell of interest, in fact, found that there is a further problem for programmed cell 12C techniques from Figure 12A there is a case to be. 状態B読み出し基準電圧vrbを印加するときのワードラインWL n+1のメモリセルの読み違いを検討する。 Consider word misreading line WL n + 1 of the memory cell when applying the state B read reference voltage vrb. WLn+1のメモリセルが状態Aにプログラムされ、状態Bにあるとして読み違えられると、公称読み出し基準電圧を使用するワードラインWLnの対応するメモリセルの読み出し動作の結果が選択され、報告される。 WLn + 1 of the memory cell is programmed to state A, when is misread as a in state B, the corresponding result of the operation of reading the memory cells of word line WLn to use nominal read reference voltages are selected and reported. WLn+1のセルは状態Bにあり、従ってWLnをプログラムした後に閾値電圧のマイナーな変化を経験したに過ぎないと判断されるのでフローティングゲート結合の補償は使用されない。 WLn + 1 cell is in state B, thus it is determined that only experienced minor change in threshold voltage after programming the WLn compensation for floating gate coupling is not used. しかしながら、実際には、WLn+1でのメモリセルはWLnのセルの見かけの閾値電圧に対する強力な影響を示す可能性がある。 However, in practice, the memory cell at WLn + 1 can exhibit a strong effect on the apparent threshold voltage of cells of WLn. WLn+1のセルが状態A分布の上端にあり、それが読み違えられた理由である可能性が高い。 There WLn + 1 of the cell to the upper end of the state A distribution, is likely to be a reason why it was misread. 従って、WLn+1のメモリセルは、状態Eから状態Aの上端にプログラムされるときにそのフローティングゲートでの電荷の大きな変化を経験する。 Thus, the memory cells of WLn + 1 will experience a large change in charge at its floating gate when being programmed into the upper end of the state A from state E. WLn+1のセルにより蓄えられる電荷の大きな変化は、WLnのセルの見かけの閾値電圧のかなりのシフトを生じさせる。 Large change in charge stored by WLn + 1 cell causes a significant shift in apparent threshold voltage of cells of WLn. しかしながら、WLn+1での読み違いのためにこのシフトの補償は使用されない。 However, compensation for this shift for misread at WLn + 1 is not used. 従って、WLnのメモリセルがWLn+1読み違いの結果として読み違えられることが考えられる、あるいはその可能性が高い。 Thus, the memory cells of WLn is contemplated that is misread as a result of the difference WLn + 1 read, or a high possibility.

状態BにプログラムされたワードラインWLn+1の隣接メモリセルが状態Aにあるとして読み違えられる場合、類似した問題が発生する場合がある。 If a neighboring memory cell is programmed to state B word line WLn + 1 is misread as a in state A, there are cases where similar problems. 実際にはそれが状態Bにあるときに状態Aにあるとして読み出されるワードラインWLn+1のメモリセルは、状態B分布の下端での閾値電圧を有する可能性がある。 In fact the word line WLn + 1 of the memory cell to be read as being in state A when the in it state B may have a threshold voltage at the lower end of the state B distribution. メモリセルは、WLn+1のメモリセルをプログラムした後、閾値電圧の変化をほとんど経験しないであろう。 The memory cell is, after programming the memory cells of WLn + 1, it will hardly experience a change in the threshold voltage. その結果、WLnの対応するセルの見かけの閾値電圧のシフトは、ほとんど又はまったく発生しない。 As a result, the shift of the corresponding apparent threshold voltage of the cell at WLn are little or not generated. しかしながら、対応するメモリセルのWLnでの読み出し動作の結果は、補償基準レベルでの読み出しの結果を選択する。 However, the result of the read operation at WLn for the corresponding memory cells, selects the result of the read in compensation reference level. 関心のあるメモリセルは、見かけの閾値電圧の著しいシフトを経験していないので、補償基準レベルが使用されるときに結果を選択すると、WLnで読み違い又はエラーを生じることがある。 Certain memory cell is of interest, because it does not experience a significant shift in apparent threshold voltage, selecting the results when the compensation reference levels are used, which may cause misread or error at WLn.

従来の技術で、多様なプログラム状態にメモリセルをプログラムすることは、図13Aから図13Bに示されるような、等しく離間した検証レベルで行われていた。 In the prior art, programming the memory cells to a variety of program state, as shown in Figure 13B from FIG. 13A, it was done in equal spaced verify levels. すなわち、状態A、状態B及び状態Cにとっての検証レベルは互いからそれぞれ等しく離間しているので、検証レベルVvbとVvaの間の電圧差は検証レベルVvcとVvbの間の電圧差に等しい。 That is, the state A, since the verification level for state B and state C are equally spaced from each other, the voltage difference between verify levels Vvb and Vva is equal to the voltage difference between verify levels Vvc and Vvb. プログラミング検証レベルの均等な間隔により、同じであるか又は実質的に等しい多様なプログラム状態間のマージンが生じる。 The even spacing of programming verification levels, the margin between the various programmed states is equal or is substantially the same results. マージンは、物理状態間の禁止電圧範囲に相当する。 Margin corresponds to inhibit voltage range between physical states. 状態Aと状態B間のマージンは、状態Aのメモリセルの最大閾値電圧及び状態Bのメモリセルの最小閾値電圧により定められる。 State margin between A and state B is defined by the maximum threshold voltage and the minimum threshold voltage of the memory cell in the state B of the memory cell in state A. 正確な読み出しが実行できるように、プログラム状態間には十分なマージンが提供される。 As can be accurately read execution, sufficient margin is provided between the programmed state. フローティングゲート結合のため、物理状態間のマージンが減少し、読み出しエラーを生じさせる場合がある。 For floating gate coupling, and margins between physical states decreases and may cause reading errors.

本開示の一実施形態に従って、検知精度の改善のために特定の状態間でさらに大きなマージンを作り出すために、状態B等の1つまたは複数の選択された状態をプログラムするときにシフトされた検証レベルが使用される。 According to one embodiment of the present disclosure, in order to create a larger margin between certain states for the detection accuracy improvement, verification shifted when programming one or more selected states, such as state B level is used. 一実施形態では、オフセット補償された読み出し基準レベルは、より幅広いマージンに対応するレベルで使用されないが、より高い性能のためにさらに効率的な読み出しを提供するために他のレベルで使用される。 In one embodiment, the read reference level which is offset compensation is not used at a level corresponding to the wider margin, it is used at other levels in order to provide a more efficient read for higher performance. 選択物理状態間のより幅広いマージンと、オフセット基準レベルの選択的な適用を組み合わせることにより、所望されるレベルの性能を維持しつつ、正確な検知技法が提供される。 A wider margin between select physical states, by combining selective application of offset reference level, while maintaining a desired level of performance, accurate detection techniques are provided. 図14は、本開示の一実施形態に従ってプログラムされたメモリセルのセットの閾値電圧分布を示す。 Figure 14 shows the threshold voltage distribution of a set of memory cells programmed in accordance with an embodiment of the present disclosure. 分布678、680、684及び688は、プログラムされた後であるが隣接ワードラインWLn+1のセルをプログラムする前のメモリセルのセットを示す。 Distribution 678,680,684 and 688, but is after the program indicating the previous set of memory cells to program the neighboring word line WLn + 1 cell.

シフトされたプログラム検証レベルVvb1が、メモリセルを状態Bにプログラムするときに図14で使用される。 It shifted program verification level Vvb1 is used in Figure 14 when programming memory cells to state B. 図14の実施形態は、図12Aから12Cに示される技法に従ってプログラムするときに使用されてよい。 The embodiment of FIG. 14 may be used when programming according to the techniques shown in 12C from Figure 12A. 状態Aと状態Bの間にさらに大きなマージンが作り出されるように、検証レベルVvb1は図12Cに示される従来の動作のVvbの検証レベルより高い。 As larger margin between state A and state B is created, verify level Vvb1 is higher than verify level Vvb conventional operation shown in Figure 12C. 状態Aの任意のメモリセルの最高の閾値電圧は、従来の技法と同じに留まる。 Best threshold voltage of any memory cell in state A remains the same as the conventional technique. しかしながら、状態Bの任意のセルの最低の閾値電圧は、正の方向でシフトされる。 However, the lowest threshold voltage of any cell in state B is shifted in a positive direction. メモリセルを状態Bにプログラムするときの検証レベルの上昇が、状態Aと状態B間のマージンを拡大する。 Increased verification level when programming memory cells to state B is, to enlarge the margin between state A and state B. 図14に示されるように、状態AとBの間のマージン683は、状態BとCの間のマージン685よりも大きい。 As shown in FIG. 14, the margin 683 between states A and B is larger than the margin 685 between states B and C. その結果、状態B基準電圧レベルVrbでの検知時に読み違いが起きる可能性はより低い。 As a result, the possibility of misreading when detected in the state B reference voltage level Vrb to occur less.

分布682、686、及び690は、(例えば、図12Cに示されるように)隣接するワードラインWLn+1がプログラムされた後のフローティングゲート結合の影響を示す。 Distribution 682,686, and 690, (e.g., as shown in FIG. 12C) shows the effect of floating gate coupling after word line WLn + 1 adjacent is programmed. 図14では、Vrb読み出しレベルは、見かけのA状態分布682と見かけのB状態分布686の間で十分に離間している。 In Figure 14, Vrb read level is sufficiently spaced between the B state distribution 686 and apparent A state distribution 682 apparent. その結果、隣接ワードラインからの結合の影響を考慮した後も、Vrb読み出しレベルは状態Aにあることが意図される任意のセルの閾値電圧と重複しないので、読み違いが起こる可能性は低い。 As a result, even after considering the effects of coupling from neighboring word line and does not overlap the threshold voltage of any cell that is intended to Vrb read level is in the state A, possibly misread occurs is low. 一実施形態では、基準レベルVrbは、図12Cに示されるその公称値Vvbからのプログラム検証レベルVvb1のシフトに相当する量で、従来の使用レベル(図12のVrb)からシフトされる。 In one embodiment, the reference level Vrb is in an amount corresponding to a shift of the program verify level Vvb1 from its nominal value Vvb shown in Figure 12C, is shifted from the conventional use levels (Vrb in Figure 12). Vrbは状態Aの任意のメモリセルの最高の閾値電圧を十分に超えてシフトされるので、単一の基準値Vrbを読み出し中に使用することが可能であり、補償を適用しないことができる。 Since Vrb is shifted well beyond the highest threshold voltage of any memory cell in state A, it is possible to use in reading a single reference value Vrb, can not apply the compensation.

従って、一実施形態では、読み出し基準電圧のオフセットは、状態Bレベルで読み出すときに使用されない。 Accordingly, in one embodiment, the offset of the read reference voltages are not used when reading at the state B level. 図14の実施形態では、読み出し基準電圧に対するオフセットは、最高の状態、つまり状態Cのためだけに使用される。 In the embodiment of FIG. 14, the offset to the read reference voltages are best, be used only words for state C. より高い検証レベルの効果によって状態Aと状態Bの間に存在するより大きなマージンは、フローティングゲート結合を直接的に補償することなく、状態Bレベルでの正確な読み出しを可能にする。 The large margin than exists between states A and B by the higher verify level of effect, without directly compensating for floating gate coupling, to enable accurate reading at the state B level. オフセットレベルでの追加の読み出しが選択状態だけで使用されるので、この技法は、読み違いを削減するだけでなく、読み出し時間も改善する。 Because of the additional read at offset levels are only used by selected, this technique not only reduces misreading, also improves read time. 図14では、ただ1つの追加検知動作だけが実行される。 In Figure 14, only one additional sense operation is performed. 性能及び読み出し時間を改善することに加え、削減された数の検知動作が、選択されたメモリセルを検知するときに、隣接メモリセルに関してデータを維持するために必要とされるキャッシュ回路網の複雑度及びサイズを減少させる。 In addition to improving performance and read time, reduced number of detection operation, when detecting a selected memory cell, the cache circuitry needed to maintain data regarding adjacent memory cells complexity reduce the degree and size.

限定されない例として、図14の技法を実現するときに、一実施形態として、以下の読み出し基準レベルとプログラム検証レベルを使用できる。 As a non-limiting example, when implementing the technique of Figure 14, as an embodiment, the following read reference level and the program verify level can be used. 図12Aから12Cに説明されるような従来の技術の技法では、1つの例示的なシステムにおける状態Aと状態Bの間のマージンは、約0.7Vであり、状態Bと状態C間のマージンとほぼ同じであると予想される。 The techniques of the prior art as described from FIG. 12A to 12C, the margin between state A and state B in one exemplary system, about 0.7 V, the margin between state B and state C When it is expected to be approximately the same. このような従来の技術のシステムは、セルにデータをプログラムするとき、あるいは、セルからデータを読み出すときに、Vva=0.5V、Vvb=2.0V、Vvc=3.5V、Vra=0.0V、Vrb=1.5V及びVrc=3.0Vという検証レベル及び読み出しレベルが利用される。 System of the conventional art, when programming the data in the cell, or, when reading data from the cell, Vva = 0.5V, Vvb = 2.0V, Vvc = 3.5V, Vra = 0. 0V, Vrb = verified as 1.5V and Vrc = 3.0 V level and the read level is utilized. しかしながら、図14のこのようなシステムは、状態Bに対してシフトされた検証レベルによって、状態Aと状態Bの間の約0.7Vのマージンと、状態Bと状態Cの間の約0.1Vのマージンを有することになる。 However, such a system of FIG. 14, the shifted verify level relative to the state B, the margin of about 0.7V between states A and B, approximately between state B and state C 0. It will have a 1V margin. これらのマージンを達成するために、図14で使用できる典型的な読み出し基準レベル及びプログラム検証レベルは、Vva=0.5V、Vvb=2.3V、Vvc=3.5V、Vra=0.0V、Vrb=1.8V、Vrc=3.0V及びVrc1=3.6Vを含むことがある。 To achieve these margins, typical read reference level and program verification levels that can be used in Figure 14, Vva = 0.5V, Vvb = 2.3V, Vvc = 3.5V, Vra = 0.0V, Vrb = 1.8V, and it may include Vrc = 3.0 V and Vrc1 = 3.6V. 示されているような一実施形態では、それぞれの状態での読み出し基準レベルとプログラム検証レベルの差異は、Vrbが同じ量シフトされるので、Vvbがシフトされるときと同じままである。 In one embodiment as shown, the difference in the read reference level and program verification level at each state, since Vrb is the same amount shift remains the same as when Vvb is shifted. 従って、Vva−Vra=Vvb−Vrb=Vvc−Vrcである。 Therefore, it is Vva-Vra = Vvb-Vrb = Vvc-Vrc.

図15は、図14に示されるような不均等な大きさのマージンを達成するために不揮発性メモリをプログラムする方法の一実施形態を説明するフローチャートである。 Figure 15 is a flow chart describing one embodiment of a method for programming a nonvolatile memory in order to achieve unequal sized margins as depicted in Figure 14. 図15に示されているプログラミング方法は、単一のワードラインに接続されているメモリセル等のメモリセルのグループを同時にプログラムするために使用できる。 Programming method shown in FIG. 15 can be used to simultaneously program a group of memory cells such as memory cells connected to a single word line. また、図15は、奇数/偶数ビットラインアーキテクチャにおいて等、ワードラインの選択メモリセルをプログラムするために使用することもできる。 Further, FIG. 15 can also be used to program etc., a selected memory cell of the word line in an odd / even bit line architecture. 一実施形態では、ステップ860からステップ882の反復の第1のセットが、メモリセルのグループの第1の論理ページをプログラムするために使用される。 In one embodiment, the first set of iterations of steps 882 from step 860 is used to program a first logical page for the group of memory cells. ステップ860から882の第2の反復は、メモリセルのグループの第2の論理ページをプログラムするために使用できる。 Second iteration of steps 860 882 may be used to program a second logical page for the group of memory cells.

プログラムされるメモリセルは、ステップ850で消去される。 Memory cells to be programmed are erased at step 850. ステップ850は、(例えば、ブロックまたは他の単位の)プログラムされるメモリセルよりも多くのメモリセルを消去することを含む場合がある。 Step 850 may involve erasing (e.g., blocks or other units) programmed number of memory cells than memory cells. ステップ852では、ソフトプログラミングは、消去メモリセルに対して消去された閾値電圧の分布を狭めるために実行される。 At step 852, soft programming is performed to narrow the distribution of the threshold voltage erased respect erased memory cell. いくつかのメモリセルは、消去プロセスの結果として、必要以上に深い消去状態にある場合がある。 Some memory cells, as a result of the erase process, there may be a deep erased state than necessary. ソフトプログラミングは、消去されたメモリセルの閾値電圧を消去検証レベルに近づけるために、小さなプログラミングパルスを印加することができる。 Soft programming, to approximate the threshold voltages of erased memory cells in the erase verify level, it is possible to apply a small programming pulses. これは消去メモリセルに対してより狭い分布を与える。 This gives a narrow distribution than against erased memory cell. ステップ854では、データロードコマンドが、制御部318によって発行されて命令回路314に入力され、データをデータ入力/出力バッファ312に入力できるようにする。 In step 854, data load command is issued by the control unit 318 is input to command circuit 314, to be able to enter data into the data input / output buffer 312. 入力データはコマンドとして認識され、命令回路314に入力されるコマンドラッチ信号(不図示)を介して状態マシン316によってラッチされる。 Input data is recognized as a command and latched by state machine 316 via the command latch signal input to command circuit 314 (not shown). ステップ856では、ページアドレスを指定するアドレスデータが、ホストから行制御部306に入力される。 In step 856, address data designating the page address is input from the host to the row control unit 306. 入力データはページアドレスとして認識されて、命令回路314に入力されるアドレスラッチ信号によって達成される状態マシン316を介してラッチされる。 Input data is recognized as the page address and latched via state machine 316, which is accomplished by the address latch signal input to command circuit 314. ステップ858では、アドレス指定されたページのプログラムデータのページが、プログラミングのためにデータ入力/出力バッファ312に入力される。 In step 858, a page of program data for the addressed page is input to data input / output buffer 312 for programming. 例えば、532バイトのデータが、1つの例示的な実施形態として入力できる。 For example, 532 bytes of data can be entered as one exemplary embodiment. 入力されたデータは、選択されたビットラインのための適切なレジスタでラッチされる。 The input data is latched in the appropriate registers for the selected bit lines. いくつかの実施形態では、データは、検証動作のために使用される選択されたビットラインのための第2のレジスタでもラッチされる。 In some embodiments, the data is also latched in a second register for the selected bit line is used for verify operations. ステップ860では、プログラムコマンドが制御部によって発行され、データ入力/出力バッファ312に入力される。 In step 860, the program command is issued by the controller, is input to the data input / output buffer 312. コマンドは、命令回路314に入力されるコマンドラッチ信号を介して状態マシン316によってラッチされる。 Command is latched by state machine 316 via the command latch signal input to command circuit 314.

プログラムコマンドによってトリガされ、ステップ858でラッチされるデータは、状態マシン316によって制御される選択されたメモリセルの中にプログラムされる。 Triggered by the program command, the data latched in step 858 will be programmed into the selected memory cells controlled by state machine 316. 図6のプログラム電圧信号に示されているもののようなステッププログラム電圧パルスを使用して、プログラム電圧信号が、ページまたはプログラムされているセルの他の単位に対応する適切なワードラインに印加される。 Use step program voltage pulses such as those shown in the program voltage signal of Figure 6, the program voltage signal is applied to the appropriate word line corresponding to another unit of cells that are pages or program . ステップ862では、Vpgm、つまりプログラミングパルス電圧レベルが開始パルス(例えば12V)に初期化され、状態マシン316によって維持されるプログラムカウンタPCがゼロに初期化される。 At step 862, Vpgm, i.e. programming pulse voltage level is initialized to the starting pulse (for example, 12V), and the program counter PC maintained by state machine 316 is initialized to zero. ステップ864では、第1のVpgmパルスが、選択されたワードラインに印加される。 In step 864, the first Vpgm pulse is applied to the selected word line. 論理ゼロが特定のデータラッチに記憶され、対応するメモリセルがプログラムされる必要があることを示す場合には、対応するビットラインは接地される。 A logic zero is stored in a particular data latch, to indicate that there is a need to corresponding memory cells are programmed, the corresponding bit line is grounded. 他方、論理1が特定のラッチに記憶され、対応するメモリセルがその現在のデータ状態に維持される必要があることを示す場合には、対応するビットラインがプログラミングを禁止するためにV DDに接続される。 On the other hand, a logic 1 is stored in the particular latch, to indicate that the corresponding memory cell should be maintained its current data state, to V DD to the corresponding bit line to inhibit programming It is connected.

ステップ866では、選択されたメモリセルの状態が検証される。 In step 866, the states of the selected memory cells are verified. 図15に示されるプロセスはこれまで、周知の技法に従って進行してきた。 Previously process shown in FIG. 15, it has traveled in accordance with known techniques. しかしながら、ステップ866では、プロセスは、選択レベルをより正確に読み出すことを容易にする不均等に離間されたマージンを作り出す新規の技法を含む。 However, in step 866, the process includes a novel technique to create a spaced unequally to facilitate reading the selected level more accurate margins. 2つのプログラムされた状態の間に、より大きなマージンが作り出される。 Between the two programmed states, it produced a larger margin. 一実施形態では、最高の状態がその公称位置に留まる一方で、より大きなマージンが、より低いレベルの状態の間に作り出される。 In one embodiment, while the highest state remains in its nominal position, a larger margin is created between lower level states. 一実施形態では、より大きなマージンが状態Bと状態Aの間に存在するように、検証が実行される。 In one embodiment, as a greater margin exists between state B and state A, the verification is performed. また、他の実施形態では、最高レベルの状態又はより高いレベルの状態が、それらのレベルにおいてより大きな検証電圧を使用することによって、正方向にシフトされてもよい。 Further, in another embodiment, the highest level state or higher level states, by using larger verify voltages at those levels, it may be shifted in the positive direction. しかしながら、分布を全体的により高い正の電圧にシフトすることは、プログラム外乱等を最小限に抑える等の理由から電圧レベル(例えばVpgm)が特定の最大レベルに保たれるべきいくつかの実装形態では受け入れがたい。 However, to shift distribution to overall higher positive voltage, the voltage level (e.g., Vpgm) for reasons such as minimizing program disturb, etc. Several implementations should be kept to a specific maximum level In unacceptable.

一実施形態では、不均等に離間された検証レベルは、不均等なマージンを作り出すためにステップ866で使用される。 In one embodiment, verify level spaced unequally are used in step 866 to create unequal margins. 図14に示されるように、第2のプログラム状態Bのための検証レベルVvb1は、第3のプログラム状態(状態C)の検証レベルが第2のプログラム状態(状態B)の検証レベルから分離される量とは異なる量で、第1のプログラム状態(状態A)から離間される。 As shown in FIG. 14, verify level Vvb1 for the second programmed state B, the verification level of the third programmed state (state C) is separated from the verify level of the second programmed state (state B) that an amount different from the amounts are spaced apart from the first programmed state (state a). 検証レベルVva、Vvb、及びVvcは、それらの特定の状態のために最も低い最小閾値電圧を定める。 Verify level Vva, Vvb, and Vvc defines the lowest minimum threshold voltage for their particular states. 不均等に離間された検証レベルを使用することによって、状態Aと状態Bの間に作り出されるマージンは、状態Bと状態Cの間に作り出されるマージンよりも大きくなる。 By using the validation level spaced unevenly, margin created between state A and state B is larger than the margin created between state B and state C.

印加された基準電圧で検知した後、ステップ868において、データラッチの全ては、論理1を記憶しているか否かについてチェックされる。 After detecting in the reference voltage applied, at step 868, all the data latches are checked for whether storing logic 1. 論理1を記憶している場合には、全ての選択されたメモリセルが、プログラムされているとともにそのターゲット状態に対して検証されているので、プログラムプロセスは、完了するとともに成功である。 When storing the logical 1, all of the selected memory cell, because it is validated against its target state with being programmed, the program process is successful with complete. 合格のステータスは、ステップ876で報告される。 Passing the status is reported at step 876. ステップ868において、データラッチの全てが論理1を記憶しているわけではないと判断されると、プロセスは、プログラムカウンタPCがプログラム制限値と照合されるステップ872において続行する。 In step 868, if all of the data latches is determined that not are storing logic 1, the process continues at step 872 where the program counter PC is checked against a program limit value. 多様な実施形態では他の値を使用できるが、プログラム制限値の一例は20である。 Although other values ​​may be used in various embodiments, an example of a program limit value is 20. プログラムカウンタPCが20以上である場合には、ステップ874において、うまくプログラムされなかったメモリセル数が所定数以下であるか否かが判断される。 If the program counter PC is 20 or more, at step 874, the number has not been successfully programmed memory cell is determined whether it is less than a predetermined number. うまくプログラムされなかったセルの数が所定数以下の場合には、プロセスは合格であるとフラグを立てられ、合格のステータスがステップ876で報告される。 If the number of has not been successfully programmed cells is equal to or less than a predetermined number, the process erected TO THE Pass flag, a status of pass is reported at step 876. 無事にプログラムされなかったビットは、読み出しプロセス中にエラー補正を使用して補正できる。 Safely bits not programmed can be corrected using error correction during the read process. 無事にプログラムされなかったメモリセルの数が所定数よりも大きい場合、プログラムプロセスは不合格であるフラグを立てられ、不合格のステータスがステップ878で報告される。 Successfully if the number of programs that were not the memory cell is greater than a predetermined number, the program process is flagged as failed, failed status is reported at step 878. プログラムカウンタPCが20未満の場合には、V pgmレベルはステップサイズ分だけ増加し、プログラムカウンタPCがステップ880で増加される。 If the program counter PC is less than 20, V pgm level increased by the step size of the program counter PC is incremented at step 880. ステップ880後に、プロセスは、ステップ864にループバックして次のV pgmパルスを印加する。 After step 880, the process loops back to step 864 to apply the next V pgm pulses.

説明したように、ステップ866は、プログラムされたメモリセル対して不均等に離間されたマージンが存在するように、不均等に離間された検証レベルを使用することを含む。 As described, step 866 includes for programmed memory cells margin spaced unevenly so that there is used a verify level spaced unevenly. 図16は、図15のステップ866の一実施形態を示す。 Figure 16 illustrates one embodiment of step 866 of FIG. 15. ステップ882では、第1のプログラム状態の検証レベルVvaが印加される。 In step 882, the verification level Vva the first programmed state is applied. ステップ884では、ビットラインが、Vvaが各ビットラインのメモリセルに印加された状態で検知される。 In step 884, the bit line is sensed in a state where Vva is applied to the memory cell of each bit line. ステップ886では、状態Aにプログラムされるべきセルの結果が記憶される。 In step 886, the result of the cell to be programmed to state A is stored. ステップ886では、プログラミングがそのメモリセルのために継続しなければならないことを示すために、ビットラインに対するデータラッチを論理1に設定することができる。 In step 886, to indicate that the programming must continue for that memory cell, the data latch for the bit lines can be set to a logical 1. あるいは、ステップ886では、そのメモリセルがそのターゲットレベルにあるか又は超えており、そのメモリセルのプログラミングを停止する必要があることを示すために、ビットラインに対するデータラッチを論理0に設定することができる。 Alternatively, in step 886, that the memory cell is above or at its target level, in order to indicate that it is necessary to stop the programming of the memory cell, setting the data latch for the bit lines to a logic 0 can. ステップ888では、第2のプログラム状態の検証レベルVvb1が、検証されている各メモリセルに印加される。 In step 888, the verification level Vvb1 the second program state, is applied to each memory cell being verified. 検証レベルVvb1は、第1の量だけ検証レベルVvaから離間されている。 Verify level Vvb1 is spaced from the first by an amount verify levels Vva. 例えば、VvaとVvb1は、約0.8Vに等しい量だけ互いに離間することができる。 For example, Vva and Vvb1 can be separated from each other by an amount equal to about 0.8V. ステップ890では、ビットラインが、Vvb1が各メモリセルに印加された状態で検知される。 In step 890, the bit line is sensed in a state where Vvb1 is applied to each memory cell. その結果は、ビットラインごとのデータラッチに対応するメモリセルがそのターゲットレベルに達したか否かを示すことによって892に記憶される。 As a result, a memory cell corresponding to the data latch for each bit line is stored in the 892 by indicating whether or not reached its target level. ステップ894では、第3の検証レベルVvcが第3のプログラム状態のために印加される。 In step 894, the third verify level Vvc is applied for the third programmed state. 検証レベルVvcは、VvaとVvb1を分離する第1の量と異なる第2の量だけ検証レベルVvb1から離間される。 Verify level Vvc is spaced from verify level Vvbl first amount different from a second quantity of separating Vva and Vvbl. 図14に示されるように、検証レベルVvb1とVvcの間の間隔は、検証レベルVvaとVvb1の間の間隔よりも小さい。 As shown in FIG. 14, the spacing between verify levels Vvbl and Vvc is less than the spacing between verify levels Vva and Vvbl. ステップ896では、ビットラインが、Vvcが各メモリセルに印加された状態で検知される。 In step 896, the bit line is sensed in a state where Vvc is applied to each memory cell. ステップ898では、その結果が、セルが追加のプログラミングを受ける必要があるか否かを例えばデータラッチの中に示すことによって、セルが状態Cにプログラムされるために記憶される。 In step 898, the results, by indicating whether it is necessary to undergo additional programming example in the data latches are stored for a cell is programmed to state C.

ボックス891及び899に示すように、不均等に離間された検証レベルは、状態Aと状態Bの間の第1のサイズのマージンと、状態BとCの間の第2のサイズのマージンを生じさせる。 As shown in box 891 and 899, the verification level spaced unevenly arises a margin of a first size between states A and B, the margin of the second size between states B and C make. 状態AとBの間のマージンは、シフトされたVvb検証レベルなので、状態BとCの間のマージンよりも大きい。 Margin between states A and B, since the shifted Vvb verify level, greater than the margin between state B and C.

図17は、特定の1ページ又は複数のページ、あるいは、他のグループのデータを読み出す要求に応えて実行されるデータを読み出す全体的なプロセスを示すフローチャートである。 Figure 17 is a particular one or more pages, or is a flowchart illustrating an overall process for reading data performed in response to a request to read data from other groups. 他の実施形態では、図17のプロセスは、従来の読み出しプロセスに応えてエラーを検出した後に、データ回復動作の一部としてプログラムできる。 In other embodiments, the process of FIG. 17, after detecting an error in response to a conventional read process, can be programmed as part of a data recovery operation. 図12Aから図12Cに従ってプログラムされたデータを読み出す場合、隣接セルの下側ページのプログラミングに起因するフローティングゲート結合からの摂動が、関心のあるセルの上側ページをプログラムするときに補正される。 When reading data programmed according to Figure 12C Figures 12A, perturbation from floating gate coupling due to programming the lower page of neighboring cells is corrected when programming the upper page of the cell of interest. 従って、隣接セルからのフローティングゲート結合の影響を補償しようと試みる場合、プロセスは、隣接セルの上側ページのプログラミングに起因する結合効果を考慮しさえすればよい。 Therefore, when attempting to compensate for the effects of floating gate coupling from neighboring cells, the process need only consider the coupling effects due to programming the upper page of neighboring cells.

図17のステップ902では、関心のあるワードラインに隣接しており、後にプログラムされるワードラインの上側ページデータが読み出される。 In step 902 of FIG. 17, next to the word line of interest, the upper page data word line to be programmed later is read out. ステップ904において、隣接ワードラインの上側ページが決定されたようにプログラムされていない場合、ワードライン又は関心のあるページは、ステップ908でフローティングゲート結合の影響を補償せずに読み出される。 In step 904, if it is not programmed to upper page of the neighboring word line has been determined, the page with the word line or the interest is read without compensating for the effects of floating gate coupling in step 908. 隣接ワードラインの上側ページがプログラムされている場合、関心のあるページは、ステップ906でフローティングゲート結合の影響の補償を使用して読み出される。 If the upper page of the neighboring word line is programmed, the page of interest is read using compensation of the effects of floating gate coupling in step 906. いくつかの実施形態では、隣接ワードラインのセルを読み出すことによって、隣接ワードライン上の電荷レベルが決定される。 In some embodiments, by reading the cells of the neighboring word line, the charge level on adjacent word lines is determined. その電荷レベルは、隣接ワードライン上に記憶されるデータを正確に反映する場合もあるし、正確に反映しない場合もある。 Its charge level may or may accurately reflect the data stored on the neighboring word line, it may not accurately reflect.

一実施形態では、メモリアレイが1つ又は複数のフラグを記憶するために、メモリセルのセットを確保する。 In one embodiment, memory array to store one or more flags, to secure the set of memory cells. 例えば、メモリセルのある列は、メモリセルのそれぞれの行の下側ページがプログラムされているか否かを示すフラグを記憶するために使用することができる。 For example, columns of memory cells may be lower page of the respective rows of the memory cell is used to store a flag indicating whether it is programmed. 別の列は、メモリセルのそれぞれの行の上側ページがプログラムされているか否かを示すフラグを記憶するために使用できる。 Another column can be used to upper page of the respective rows of the memory cell stores a flag indicating whether it is programmed. 適切なフラグをチェックすることによって、近接ワードラインの上側ページがプログラムされたか否かを判断することができる。 By checking the appropriate flag, it is possible to upper page neighborhood word line determines whether programmed. このようなフラグ及びプログラミングのためのプロセスについての詳細は、米国特許第6,657,891号、Shibataら、「Semiconductor Memory Device For Storing Multi-Valued Data」に記載されており、その全体は参照することにより本明細書に組み込まれる。 For details of the process for such flags and programming, U.S. Patent No. 6,657,891, Shibata et al., Is described in "Semiconductor Memory Device For Storing Multi-Valued Data," in its entirety refers to It incorporated herein by.

図18は、図17のステップ902で使用できる隣接ワードラインの上側ページデータを読み出すプロセスの一実施形態を説明する。 Figure 18 illustrates one embodiment of a process for reading upper page data for the neighboring word line that can be used in step 902 of FIG. 17. ステップ910で読み出し参照電圧Vrcがワードラインに印加され、ステップ912でビットラインが前述したように検知される。 Read reference voltage Vrc is applied to the word line at step 910, the bit lines are sensed as described above in step 912. 検知の結果は、ステップ914で適切なラッチに記憶される。 The results of detection are stored in the appropriate latches at step 914. Vrcで最初に読み出すことは、下側ページデータは通常すでにWLn+1に書き込まれているので、上側ページデータを一意に決定するために選ばれる。 First reading by Vrc, since the lower page data normally already written in WLn + 1, is chosen to uniquely determine upper page data. 中間分布B'(図12B)はこれらの値に重複する可能性があるので、Vra又はVrbで読み出すことは、一意の結果を保証しない。 The intermediate distribution B '(Figure 12B) may overlap these values, be read with Vra or Vrb it will not guarantee a unique result.

ステップ916では、読み出されるページに関連した上側ページプログラミングを示すフラグがチェックされる。 In step 916, a flag indicating upper page programming associated with the page being read is checked. ステップ918においてフラグが決定された通りにセットされていない場合、ステップ920においてプロセスは、上側ページがプログラムされていないという結論で終了する。 If the flag is not set as determined in step 918, the process in step 920, the upper page is completed at the conclusion that not programmed. フラグがセットされている場合には、上側ページはプログラムされていると仮定される。 If the flag is set it is assumed to upper page is programmed. ステップ922において、読み出し基準電圧Vrbが、読み出されているページと関連するワードラインに印加される。 In step 922, read reference voltage Vrb is applied to the word line associated with the page being read. ステップ924ではビットラインが検知され、ステップ926ではその結果が適切なラッチに記憶される。 Is in step 924 the bit line is detected, the result in step 926 is stored in the appropriate latches. ステップ928では、読み出し基準電圧Vraが印加される。 In step 928, read reference voltage Vra is applied. ステップ930ではビットラインが検知され、ステップ932ではその結果が適切なラッチに記憶される。 Is in step 930 the bit line is detected, the result in step 932 is stored in the appropriate latches. ステップ934では、読み出されるメモリセルのそれぞれに記憶されるデータ値が、検知ステップ912、924及び930の結果に基づいて決定される。 In step 934, the data values ​​are respectively stored in the memory cell to be read is determined based on the result of the detecting step 912,924 and 930. ステップ936において、データ値は、ユーザへの最終的な通信のために適切なデータラッチに記憶できる。 In step 936, the data values ​​may be stored in the appropriate data latches for eventual communication to the user. 上側ページデータと下側ページデータは、選択された特殊な状態コーディングに依存する周知の論理技法を使用して決定される。 The upper page data and lower page data are determined using well known logic techniques that depend on a special state coding chosen. 図12Aから図12Cに説明される例示的なコーディングの場合、下側ページデータはVrb (Vrbで読み出すときに記憶される値の補数)であり、上側ページデータはVra OR(Vrb及びVrc )である。 From Figure 12A exemplary coding described in Figure 12C, the lower page data is Vrb * (the complement of the value stored when reading at Vrb), upper page data is Vra * OR (Vrb and Vrc *) it is. 図18のプロセスは、ここではWL n+1を読み出すために使用されていると説明しているが、後述するようにWL を読み出すために使用することもできる。 The process of Figure 18, here has been described as being used to read the WL n + 1, it can also be used to read the WL n as described below.

図19は、隣接ワードラインからのフローティングゲート結合の補償が必要とされない場合に(図17のステップ908)、関心のあるワードラインのデータを読み出す実施形態を説明するフローチャートである。 19, (step 908 in FIG. 17) floating when gate coupling compensation is not required from the neighboring word line is a flowchart illustrating an embodiment for reading data of the word line of interest. ステップ950では、関心のあるワードラインに関連する上側ページが読み出されているのか、あるいは、下側ページが読み出されているのかが判断される。 In step 950, whether the upper page associated with the word line of interest is being read, or whether they have been read the lower page is determined. 下側ページが読み出されている場合は、ステップ952において、読み出し基準電圧Vrbが適切なワードラインに印加される。 If the lower page is being read, at step 952, read reference voltage Vrb is applied to the appropriate word line. ステップ954ではビットラインが検知され、ステップ956ではその結果が適切なラッチに記憶される。 Is in step 954 the bit line is detected, the result in step 956 is stored in the appropriate latches. ステップ958では、関心のあるページが上側ページデータを含むか否かを判断するために、フラグがチェックされる。 At step 958, in order to page of interest to determine whether including the upper page data, the flag is checked. セットされているフラグがない場合には、プログラムされたデータは、中間状態B'になる。 If there is no set and the are flags, the program data, the intermediate state B '. 従って、Vrbは正確な検知結果を生じさせないので、プロセスは、Vraがワードラインに印加されるステップ960に継続する。 Accordingly, since Vrb does not result an accurate detection result, the process continues to step 960 where Vra is applied to the word line. ステップ962でビットラインが再検知され、ステップ964でその結果が記憶される。 Bit lines in step 962 is re-detected, and the result is stored in step 964. ステップ966では、記憶されるデータ値が決定される。 In step 966, the data value to be stored is determined. 1つの実施形態では、Vrb(またはVra)がワードラインに印加された状態でメモリセルがオンする場合、下側ページデータは「1」となる。 In one embodiment, if the memory cell is turned on, the lower page data in a state where Vrb (or Vra) is applied to the word line is "1". それ以外の場合、下側ページデータは「0」である。 Otherwise, the lower page data is "0".

ステップ950においてページアドレスが上側ページに一致すると判断されると、ステップ970において上側ページ読み出しプロセスが実行される。 When the page address in step 950 it is determined that matching upper page, the upper page read process is performed at step 970. 一実施形態では、ステップ970での上側ページ読み出しは、書き込まれていない上側ページが読み出しのためにアドレス指定される可能性があるので、あるいは別の理由から、フラグ及び3つすべての状態を読み出すことを有する図18で説明した同じ方法を含む。 In one embodiment, the upper page read at the step 970 reads out since, or another reason, the flag and all three states upper page unwritten is likely to be addressed for reading It includes the same method described in Figure 18 with that.

図20は、図17のステップ906を実行できるように、フローティングゲート結合を補償している間にデータを読み出すプロセスの一実施形態を説明するフローチャートである。 Figure 20, as can perform step 906 of FIG. 17 is a flow chart describing one embodiment of a process for reading data while compensating for floating gate coupling. フローティングゲート結合を補償するためにオフセットを使用するか否かは、ステップ966で決定される。 Whether to use an offset to compensate for floating gate coupling is determined in step 966. ステップ966は、ビットラインごとに別々に実行される。 Step 966 is performed separately for each bit line. 隣接ワードラインからのデータは、どのビットラインがオフセットを使用する必要があるのかを決定するために使用される。 Data from the neighboring word line, which bit line is used to determine whether it is necessary to use an offset. 隣接セルが状態E又はBにある場合、読み出されているワードラインのメモリセルは、検知の間に適用される補償を必要としない。 If a neighboring cell is in state E or B, the memory cell of being read word line, does not require a compensation applied during sensing. WL n+1のセルが状態Eにある場合、その閾値電圧は関心のあるワードラインが書き込まれる以前と同じなので、結合を助長していなかった。 If WL n + 1 of the cell is in state E, since the threshold voltage is the same as before the word line of interest is written, it did not promote binding. WL n+1のセルが状態Bにある場合、それらは、小さな電荷の変化であり大部分の状況では無視することができる中間状態B'からプログラムされる。 If WL n + 1 of the cell is in state B, which is programmed from intermediate state B 'that can be ignored in most situations be a small change in charge. 読み出しオフセットは、状態A又は状態CのWL n+1の隣接メモリセルを有するWL のセルのために使用される。 Read offset is used for the cell WL n with WL n + 1 of the adjacent memory cell in state A or state C.

ステップ967において読み出されるページが下側ページであると判断されると、ステップ968において読み出されるページと関連するワードラインにVrbが印加される。 If the page being read at step 967 is determined to be lower page, Vrb is applied to the word line associated with the page being read at step 968. Vrbで読み出すことは、図12Aから図12Cに示される符号化のために下側ページデータを決定するのに十分である。 Be read in Vrb is sufficient to determine the lower page data for the encoding shown in Figure 12C from Figure 12A. ステップ969ではビットラインが検知され、ステップ970ではその結果がビットラインのための適切なラッチに記憶される。 It is step 969 the bit lines are sensed, at step 970 the result is stored in the appropriate latches for the bit lines. 図14に示されるように、補償オフセットはVrbレベルで印加されないため、ステップ969は実行される唯一の下側ページ検知である。 As shown in FIG. 14, the compensation offset because it is not applied at the Vrb level, step 969 is the only lower page sensing to be performed. セルが状態Aと状態Bの間にさらに大きなマージンを作り出すようにプログラムされるので、結合を補償しなくても正確な読み出しを達成できる。 Since cells are programmed to create a larger margin between to discriminate state A from state B, without compensating for coupling can be achieved accurate reading. 下側ページデータはステップ971で決定される。 Lower page data is determined in step 971. Vrbに応じてセルがオンすると、その下側ページデータは1である。 When the cell is turned on in response to Vrb, the lower page data that is 1. それ以外の場合、その下側ページデータは0である。 Otherwise, the lower page data that is 0. ステップ972では、下側ページデータが、ユーザへの通信のために適切なラッチに記憶される。 In step 972, the lower page data is stored in the appropriate latches for communication to the user.

ステップ967において読み出されるページが上側ページであると判断されると、ステップ976において上側ページは補償を使用して読み出される。 If the page being read at step 967 is determined to be the upper page, the upper page at step 976 is read using compensation. 図21は、オフセット読み出し基準レベルを使用して読み出される上側ページを説明するフローチャートである。 Figure 21 is a flowchart illustrating an upper page read using offset read reference levels. 図21のステップ974では、読み出し基準電圧Vrcが、読み出されるページに関連するワードラインに印加される。 In step 974 of FIG. 21, read reference voltage Vrc is applied to the word line associated with the page being read. ステップ975ではビットラインが検知され、ステップ976ではその結果が適切なラッチに記憶される。 Step is 975 the bit line is detected, the result in step 976 is stored in the appropriate latches. ステップ977では、Vrcとオフセット(例えば0.1V)の合計が、読み出されるページに関連するワードラインに印加される。 In step 977, the sum of Vrc and offset (e.g., 0.1 V) is applied to the word line associated with the page being read. ステップ978では、ビットラインが検知される。 In step 978, the bit lines are sensed. ステップ979では、ステップ978での検知の結果が、オフセットが必要である任意のビットラインに対して、ステップ976に記憶される結果を上書きするために使用される。 In step 979, the result of detection at step 978, for any of the bit line offset is needed, which is used to overwrite the results stored in step 976. ステップ980ではVrbがワードラインに印加され、ステップ981ではビットラインが検知される。 In step 980 Vrb is applied to the word line, in step 981 the bit lines are sensed. ステップ981で検知した結果は、ステップ982で記憶される。 Results detected in step 981 is stored at step 982. ステップ983では、Vraが、読み出されるページに関連するワードラインに印加される。 In step 983, Vra is applied to the word line associated with the page being read. ステップ984ではビットラインが検知され、ステップ985ではその結果が適切なラッチに記憶される。 Is in step 984 the bit line is detected, the result in step 985 is stored in the appropriate latches. 図20では、状態Eと状態Aの間で本来発生するマージンが、Vraに関連するオフセットが必要ない程度に十分であると仮定される。 In Figure 20, originally occurring margin between state E and state A is assumed to be sufficient to the extent there is no need offset associated with Vra. 他の実施形態では、Vraレベルのオフセットを使用できる。 In other embodiments, using offsets Vra level. ステップ986ではデータ値が求められ、ステップ987ではデータ値がユーザへの通信のために適切なデータラッチに記憶される。 In step 986 the data value is determined, the data values ​​in step 987 are stored in the appropriate data latches for communication to the user. 他の実施形態では、読み出し順序(Vrc、Vrb、Vra)を変更してよい。 In other embodiments, the reading sequence (Vrc, Vrb, Vra) may be changed.

本発明の前記の詳細な説明は、図解及び説明の目的で提示されてきた。 The foregoing detailed description of the invention has been presented for purposes of illustration and description. 網羅的になること、又は開示されている正確な形式に本発明を制限することが目的ではない。 Exhaustive to become possible, or to limit the present invention is not the purpose the disclosed precise form. 前記教示を鑑みて多くの変更及び変形が可能である。 There are many possible modifications and variations in light of the above teachings. 説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が、意図された特定の使用に適するように、多様な実施形態において、及び多様な変更とともに本発明を最大に活用できるようにするために選ばれた。 The described embodiments are the principles and its practical application of the present invention is best described, whereby as those skilled in the art, suited to the particular use intended, in various embodiments, and various changes chosen order that the present invention can be utilized to the maximum with. 本発明の範囲は、本明細書に添付される請求項により明示されることが意図される。 The scope of the invention be manifested is intended by the appended claims herein.

Claims (22)

  1. 不揮発性記憶を読み出す方法であって、 A method of reading a nonvolatile memory,
    第1の不揮発性記憶要素を読み出す要求を受け取る工程と、 A step of receiving a request to read a first nonvolatile storage element,
    前記第1の不揮発性記憶要素に隣接しており、少なくとも4つの物理的な状態でデータを記憶することができる第2の不揮発性記憶要素を、前記要求に応えて読み出す工程と、 Is adjacent to the first non-volatile storage element, a step of the second non-volatile storage element capable of storing data in at least four physical states, read in response to the request,
    前記4つの物理的な状態は、第1物理状態と、第1物理状態よりも電荷レベルが高い第2物理状態と、第2物理状態よりも電荷レベルが高い第3物理状態と、第3物理状態よりも電荷レベルが高い第4物理状態とを含み、 The four physical states, a first physical state, and a second physical state charge level higher than the first physical condition, and a third physical state charge level higher than the second physical condition, the third physical than state and a fourth physical state high charge level,
    第1のプログラム状態と前記第1のプログラム状態より第1の量だけ電荷レベルが高い第2のプログラム状態の間のレベルにおいて、前記第1の不揮発性記憶要素を読み出すために第1の基準を適用する工程と、 At the level between the first amount by a second programmed state charge level is higher than said first programmed state first programmed state, the first reference to read said first non-volatile storage elements applying a,
    前記第2のプログラム状態と前記第2のプログラム状態より第2の量だけ電荷レベルが高い第3のプログラム状態の間のレベルにおいて、前記第1の不揮発性記憶要素を読み出すために第2の基準を適用する工程と、 At the level between said second programmed state and said second programmed state than the second amount only charge level is high third program state, the second to read the first nonvolatile storage element applying a reference,
    第2の量は、第1の量よりも小さく、 The second amount is smaller than the first amount,
    前記第2の不揮発性記憶要素が前記第1物理状態又は前記第3物理状態である場合に、第1のレベルで前記第1の基準を適用した結果と、第2のレベルで前記第2の基準を適用した結果を使用して、前記第1の不揮発性記憶要素のデータを決定する工程と、 When the second non-volatile storage element is in the first physical state or the third physical state, the result of applying said first reference at a first level, the second at a second level using the results of applying the criterion, and determining the data of said first non-volatile storage element,
    前記第2の不揮発性記憶要素が前記第2物理状態又は前記第4物理状態である場合に、前記第1のレベルで前記第1の基準を適用した結果と、 前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合に基づく分だけ第2のレベルをオフセットした第3のレベルで前記第2の基準を適用した結果を使用して、前記第1の不揮発性記憶要素のデータを決定する工程と、 When the second non-volatile storage element is a second physical state or the fourth physical state, the a result of applying said first reference at a first level, said first non-volatile storage elements using the results of applying the second reference at a third level which is offset by a second level based on floating gate coupling between said second non-volatile storage element and said first non-volatile determining a data sex storage element,
    を含む不揮発性記憶要素の読み出し方法。 Method of reading a nonvolatile memory element including a.
  2. 前記第1の不揮発性記憶要素が第1のワードラインに結合される不揮発性記憶要素のセットの一部であり、さらに、 It said first non-volatile storage element is part of a set of nonvolatile storage elements coupled to a first word line, further,
    不揮発性記憶要素のセットを、前記第1のプログラム状態、前記第2のプログラム状態、及び前記第3のプログラム状態を含む複数の物理状態にプログラムする工程と、 A set of non-volatile storage element, said first programmed state, said second programmed state, and the step of programming the plurality of physical states including said third programmed state,
    前記第1のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第1のプログラム状態に対応する第1のターゲットレベルに達しているか否かを検証する工程と、 A step of non-volatile storage elements of said set to be programmed to said first programmed state is to verify whether reached a first target level corresponding to said first programmed state,
    前記第2のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第2のプログラム状態に対応するとともに、第1の量だけ前記第1のターゲットレベルから離間されている第2のターゲットレベルに達しているか否かを検証する工程と、 Said non-volatile storage elements of said set to be programmed to the second program state, the with corresponding to a second programmed state, a second target which is spaced from the first amount by the first target level a step of verifying whether the reached level,
    前記第3のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第3のプログラム状態に対応するとともに、前記第1の量より小さい第2の量だけ前記第2のターゲットレベルから離間されている第3のターゲットレベルに達しているか否かを検証する工程と、 Spaced nonvolatile storage elements of said set to be programmed to the third program state, with corresponding to the third program state, from the first amount is less than the second amount by said second target level a step of verifying whether the reached third target level being,
    を含む請求項1に記載の方法。 The method of claim 1 including.
  3. 前記第1のレベルで前記第1の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償せず、 Applying said first reference at said first level is not compensate for floating gate coupling between said first nonvolatile storage element and said second non-volatile storage element,
    前記第2のレベルで前記第2の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償せず、 Applying said second reference at said second level, not compensate for floating gate coupling between said first nonvolatile storage element and said second non-volatile storage element,
    前記第3のレベルで前記第2の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項1又は2に記載の方法。 Applying said second reference at said third level, according to claim 1 or 2 to compensate for floating gate coupling between said first non-volatile storage elements the second non-volatile storage elements the method of.
  4. 前記第2の不揮発性記憶要素が前記第2物理状態又は前記第4物理状態である場合に、前記第1の不揮発性記憶要素のデータを決定する工程が、 When the second non-volatile storage element is a second physical state or the fourth physical state, determining the data of said first non-volatile storage element,
    前記第1の不揮発性記憶要素の制御ゲートに前記第1のレベルでの前記第1の基準に対応する第1の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知する工程と、 Step of applying a first voltage, to detect the continuity of said first non-volatile storage element corresponding to said first reference at said first level to a control gate of said first non-volatile storage elements When,
    前記第1の不揮発性記憶要素の前記制御ゲートに前記第2のレベルでの前記第2の基準に対応する第2の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知する工程と、 And applying a second voltage corresponding to said second reference at said second level to said control gate of said first non-volatile storage element, detecting the continuity of said first non-volatile storage elements and a step,
    前記第1の不揮発性記憶要素の前記制御ゲートに前記第3のレベルでの前記第2の基準に対応するとともに前記第2の電圧にオフセットを加えた電圧に等しい第3の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知する工程と、 And applying a third voltage equal to the voltage obtained by adding an offset to said second voltage as well as corresponding to said second reference at said third level to said control gate of said first non-volatile storage elements a step of detecting the conduction of the first non-volatile storage element,
    前記第1の電圧を印加した前記結果を選択し、前記第3の電圧を印加した前記結果を選択し、前記第2の電圧を印加した前記結果を無視することによって、前記第1の不揮発性記憶要素の前記データを決定する工程と、 Select the result of applying the first voltage, by selecting the result of applying the third voltage, ignoring the result of applying the second voltage, said first non-volatile and determining the data of the storage element,
    を含む請求項1からのいずれか一項に記載の方法。 The method according to any one of claims 1 3 including.
  5. 前記オフセットが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第1の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項4に記載の方法。 Said offset, said first nonvolatile storage element and said second non-volatile during the storage elements of the floating gate coupled to said first non-volatile storage element changes substantially the apparent threshold voltage based the method according to equal claim 4.
  6. 前記第1 物理状態が消去状態であり、 It said first physical state is in the erased state,
    前記第2物理状態が前記第1のプログラム状態であり、 The second physical condition is the first program state,
    前記第3物理状態が前記第2のプログラム状態であり、 The third physical condition is the second program state,
    前記第4物理状態が前記第3のプログラム状態である請求項1から5のいずれか一項に記載の方法。 The method according to any one of the fourth physical state claim 1 wherein Ru third programmed state der 5.
  7. 前記第2の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、 It said second non-volatile storage element stores upper page data and lower page data,
    前記要求に応えて前記第2の不揮発性記憶要素を読み出す工程が、前記第2の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、 Step of reading the second non-volatile storage element in response to the request comprises the step of reading the upper page data of the second non-volatile storage element,
    前記第2の基準の前記第2のレベルと第3のレベルが、前記第2の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、 The second reference the second level and the third level, the not based on the second non-volatile the lower page data with said based on the upper page data storage element,
    前記第1物理状態又は前記第3物理状態が、前記上側ページの第1のデータを記憶する前記第2の不揮発性記憶要素に対応しており、 It said first physical state or the third physical state corresponds to said second nonvolatile storage element storing first data for said upper page,
    前記第2物理状態又は前記第4物理状態が、前記上側ページの第2のデータを記憶する前記第2の不揮発性記憶要素に対応している請求項1から6のいずれか一項に記載の方法。 Said second physical state or the fourth physical state, according to a second any one of data from claims 1 that support in the second nonvolatile memory element for storing 6 of the upper page Method.
  8. 前記第1の不揮発性記憶要素が、第 1の論理ページと第2の論理ページのデータを記憶しており、 Said first non-volatile storage element stores a data of the first logical page and a second logical page,
    前記第2の不揮発性記憶要素が、第3の論理ページと第4の論理ページのデータを記憶しており、 Said second non-volatile storage element stores a data of the third logical page and a fourth logical page,
    前記第1の不揮発性記憶要素によって記憶される前記第2の論理ページの前記データが、前記第2の不揮発性記憶要素によって記憶される前記第3の論理ページの前記データをプログラムした後であって、前記第2の不揮発性記憶要素によって前記第4の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項1から6のいずれか一項に記載の方法。 The data of the second logical page stored by said first nonvolatile storage element, there after programming the data of said third logical page stored by said second nonvolatile storage element Te process according to any one of claims 1 to 6, are programmed before programming said data stored for said fourth logical page by said second nonvolatile storage element.
  9. 前記第1の不揮発性記憶要素が、第1のワードラインに接続されており、 It said first non-volatile storage elements are connected to a first word line,
    前記第2の不揮発性記憶要素が、前記第1のワードラインに隣接する第2のワードラインに接続されており、 It said second non-volatile storage elements are connected to a second word line adjacent to said first word line,
    前記第1のワードラインに接続された不揮発性記憶要素のデータをプログラムすることが、前記第2のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項1から8のいずれか一項に記載の方法。 Programming the data of the connected non-volatile storage element in said first word line, claim 1 is started before the program data of the second word line connected to the nonvolatile storage elements the method according to any one of 8.
  10. 前記第1の不揮発性記憶要素が、マルチ状態NANDフラッシュメモリ装置である請求項1から9のいずれか一項に記載の方法。 It said first non-volatile storage elements, the method according to any one of claims 1 9 is a multi-state NAND flash memory device.
  11. 前記第1の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、 It said first non-volatile storage element is part of an array of flash memory devices,
    前記アレイが、ホストシステムから取り外し可能である請求項1から10のいずれか一項に記載の方法。 Wherein the array A method according to any one of claims 1 to 10 from a host system is removable.
  12. 少なくとも4つの物理状態にデータを記憶できる複数の不揮発性記憶要素と、 A plurality of non-volatile storage element capable of storing data in at least four physical states,
    前記複数の不揮発性記憶要素と通信する管理回路とを備えており、 And a managing circuit in communication with said plurality of nonvolatile storage elements,
    前記管理回路は、 The management circuit,
    第1の不揮発性記憶要素を読み出す要求を受け取り、前記要求に応えて前記第1の不揮発性記憶要素に隣接する第2の不揮発性記憶要素を読み出し、 Receive a request to read a first nonvolatile storage element, it reads a second nonvolatile storage element adjacent to said first non-volatile storage element in response to the request,
    前記第2の不揮発性記憶要素は、第1物理状態と、第1物理状態よりも電荷レベルが高い第2物理状態と、第2物理状態よりも電荷レベルが高い第3物理状態と、第3物理状態よりも電荷レベルが高い第4物理状態にデータを記憶でき、 Said second non-volatile storage elements has a first physical state, and a second physical state charge level higher than the first physical condition, and a third physical state charge level higher than the second physical state, third than the physical condition can store data in the fourth physical state high charge level,
    第1のプログラム状態と前記第1のプログラム状態より第1の量だけ電荷レベルが高い第2のプログラム状態の間のレベルにおいて、前記第1の不揮発性記憶要素を読み出すために第1の基準を適用し、 At the level between the first amount by a second programmed state charge level is higher than said first programmed state first programmed state, the first reference to read said first non-volatile storage elements apply the,
    前記第2のプログラム状態と前記第2のプログラム状態より第2の量だけ電荷レベルが高い前記第3のプログラム状態の間のレベルにおいて、前記第1の不揮発性記憶要素を読み出すために第2の基準を適用することによって前記第1の不揮発性記憶要素を読み出し、 At the level between the second said the program state of the second than in the programmed state a second amount only charge level is high and the third programmed state, the second to read the first nonvolatile storage element reading the first nonvolatile storage element by applying a reference,
    第2の量は、第1の量よりも小さく、 The second amount is smaller than the first amount,
    前記第2の不揮発性記憶要素が前記第1物理状態又は前記第3物理状態である場合に、第1のレベルで前記第1の基準を適用した結果と、第2のレベルで前記第2の基準を適用した結果を使用して、前記第1の不揮発性記憶要素のデータを決定し、 When the second non-volatile storage element is in the first physical state or the third physical state, the result of applying said first reference at a first level, the second at a second level using the results of applying the criteria to determine the data of the first non-volatile storage element,
    前記第2の不揮発性記憶要素が前記第2物理状態又は前記第4物理状態である場合に、前記第1のレベルで前記第1の基準を適用した結果と、 前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合に基づく分だけ第2のレベルをオフセットした第3のレベルで前記第2の基準を適用した結果を使用して、前記第1の不揮発性記憶要素のデータを決定する不揮発性メモリシステム。 When the second non-volatile storage element is a second physical state or the fourth physical state, the a result of applying said first reference at a first level, said first non-volatile storage elements using the results of applying the second reference at a third level which is offset by a second level based on floating gate coupling between said second non-volatile storage element and said first non-volatile non-volatile memory system which determines the data of sex storage element.
  13. 前記第1の不揮発性記憶要素が第1のワードラインに結合される不揮発性記憶要素のセットの一部であり、 It said first non-volatile storage element is part of a set of nonvolatile storage elements coupled to a first word line,
    前記管理回路が、 The management circuit,
    前記第1のプログラム状態、前記第2のプログラム状態、及び前記第3のプログラム状態を含む複数の物理状態に不揮発性記憶要素の前記セットをプログラムし、 Said first programmed state, said second programmed state, and programming the set of nonvolatile storage elements to a plurality of physical states including said third programmed state,
    前記第1のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第1のプログラム状態に対応する第1のターゲットレベルに到達しているか否かを検証し、 It said non-volatile storage elements of said set to be programmed to a first programmed state, to verify whether reaches the first target level corresponding to said first programmed state,
    前記第2のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第2のプログラム状態に対応するとともに、第1の量だけ前記第1のターゲットレベルから離間されている前記第2のターゲットレベルに到達しているか否かを検証し、 Nonvolatile storage elements of said set to be programmed to said second programmed state is said as to correspond to the second program state, the first quantity by the second being spaced from said first target level to verify whether or not the reach the target level,
    前記第3のプログラム状態にプログラムされる前記セットの不揮発性記憶要素が、前記第3のプログラム状態に対応するとともに、前記第1の量より小さい第2の量だけ前記第2のターゲットレベルから離間されている第3のターゲットレベルに到達しているか否かを検証する請求項12に記載の不揮発性メモリシステム。 Spaced nonvolatile storage elements of said set to be programmed to the third program state, with corresponding to the third program state, from the first amount is less than the second amount by said second target level non-volatile memory system of claim 12, whether or not to validate has reached the third target level being.
  14. 前記第1のレベルで前記第1の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償せず、 Applying said first reference at said first level is not compensate for floating gate coupling between said first nonvolatile storage element and said second non-volatile storage element,
    前記第2のレベルで前記第2の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償せず、 Applying said second reference at said second level, not compensate for floating gate coupling between said first nonvolatile storage element and said second non-volatile storage element,
    前記第3のレベルで前記第2の基準を適用することが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項12又は13に記載の不揮発性メモリシステム。 Applying said second reference at said third level, according to claim 12 or 13 to compensate for floating gate coupling between said first nonvolatile storage element and said second non-volatile storage elements non-volatile memory system.
  15. 前記第2の不揮発性記憶要素が前記第2物理状態又は前記第4物理状態である場合に、 When the second non-volatile storage element is a second physical state or the fourth physical state,
    前記第1の不揮発性記憶要素の制御ゲートに前記第1のレベルでの前記第1の基準に対応する第1の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知し、 The first of the first voltage by applying a corresponding to the first reference at said first level to the control gates of non-volatile storage elements, sensing conduction of said first non-volatile storage element,
    前記第1の不揮発性記憶要素の前記制御ゲートに前記第2のレベルでの前記第2の基準に対応する第2の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知し、 And applying a second voltage corresponding to said second reference at said second level to said control gate of said first non-volatile storage element, detecting the continuity of said first non-volatile storage elements ,
    前記第1の不揮発性記憶要素の前記制御ゲートに前記第3のレベルでの前記第2の基準に対応するとともに前記第2の電圧にオフセットを加えた電圧に等しい第3の電圧を印加して、前記第1の不揮発性記憶要素の導通を検知し、 And applying a third voltage equal to the voltage obtained by adding an offset to said second voltage as well as corresponding to said second reference at said third level to said control gate of said first non-volatile storage elements detects the continuity of the first non-volatile storage element,
    前記第1の電圧を印加した前記結果を選択し、前記第3の電圧を印加した前記結果を選択し、前記第2の電圧を印加した前記結果を無視することにより前記第1の不揮発性記憶要素の前記データを決定することによって、前記管理回路が前記第1の不揮発性記憶要素のデータを決定する請求項12から14のいずれか一項に記載の不揮発性メモリシステム。 Said first voltage selecting the result of applying the third voltage to select the result of applying of the first nonvolatile memory by ignoring the result of applying the second voltage by determining the data element, the nonvolatile memory system according to any one of claims 12 to 14, wherein the managing circuit determines the data of the first non-volatile storage element.
  16. 前記オフセットが、前記第1の不揮発性記憶要素と前記第2の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第1の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項15に記載の不揮発性メモリシステム。 Said offset, said first nonvolatile storage element and said second non-volatile during the storage elements of the floating gate coupled to said first non-volatile storage element changes substantially the apparent threshold voltage based non-volatile memory system according to equal claim 15.
  17. 前記第1 物理状態が消去状態であり、 It said first physical state is in the erased state,
    前記第2物理状態が前記第1のプログラム状態であり、 The second physical condition is the first program state,
    前記第3物理状態が前記第2のプログラム状態であり、 The third physical condition is the second program state,
    前記第4物理状態が前記第3のプログラム状態である請求項12から16のいずれか一項に記載の不揮発性メモリシステム。 The fourth physical state nonvolatile memory system according to either one of said third programmed state der Ru claims 12 to 16.
  18. 前記第2の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、 It said second non-volatile storage element stores upper page data and lower page data,
    前記要求に応えて前記第2の不揮発性記憶要素を読み出すことが、前記第2の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、 Reading said second non-volatile storage element in response to the request comprises the step of reading the upper page data of the second non-volatile storage element,
    前記第2の基準の前記第2のレベルと第3のレベルが、前記第2の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、 The second reference the second level and the third level, the not based on the second non-volatile the lower page data with said based on the upper page data storage element,
    前記第1物理状態又は前記第3物理状態が、前記上側ページの第1のデータを記憶する前記第2の不揮発性記憶要素に対応しており、 It said first physical state or the third physical state corresponds to said second nonvolatile storage element storing first data for said upper page,
    前記第2物理状態又は前記第4物理状態が、前記上側ページの第2のデータを記憶する前記第2の不揮発性記憶要素に対応している請求項12から17のいずれか一項に記載の不揮発性メモリシステム。 It said second physical state or the fourth physical state, according to any one of the second of said second billing corresponds to the non-volatile storage element 12. From 17 to store the data of the upper page non-volatile memory system.
  19. 前記第1の不揮発性記憶要素が、第1の論理ページと第2の論理ページのデータを記憶しており、 Said first non-volatile storage element stores a data of the first logical page and a second logical page,
    前記第2の不揮発性記憶要素が、第3の論理ページと第4の論理ページのデータを記憶しており、 Said second non-volatile storage element stores a data of the third logical page and a fourth logical page,
    前記第1の不揮発性記憶要素によって記憶される前記第2の論理ページの前記データが、前記第2の不揮発性記憶要素によって記憶される前記第3の論理ページの前記データをプログラムした後であって、前記第2の不揮発性記憶要素によって前記第4の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項12から17のいずれか一項に記載の不揮発性メモリシステム。 The data of the second logical page stored by said first nonvolatile storage element, there after programming the data of said third logical page stored by said second nonvolatile storage element Te, non-volatile memory system according to any one of claims 12 to 17 which is programmed before programming said data stored for said fourth logical page by said second nonvolatile storage element .
  20. 前記第1の不揮発性記憶要素が、第1のワードラインに接続されており、 It said first non-volatile storage elements are connected to a first word line,
    前記第2の不揮発性記憶要素が、前記第1のワードラインに隣接する第2のワードラインに接続されており、 It said second non-volatile storage elements are connected to a second word line adjacent to said first word line,
    前記第1のワードラインに接続された不揮発性記憶要素にデータをプログラムすることが、前記第2のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項12から19のいずれか一項に記載の不揮発性メモリシステム。 Programming the data to the connected non-volatile storage element in said first word line, claim 12 is started before the program data of the second word line connected to the nonvolatile storage elements 19 non-volatile memory system according to any one of.
  21. 前記第1の不揮発性記憶要素が、マルチ状態NANDフラッシュメモリ装置である請求項12から20のいずれか一項に記載の不揮発性メモリシステム。 The first nonvolatile memory element, a nonvolatile memory system according to any one of claims 12 to 20 is a multi-state NAND flash memory device.
  22. 前記第1の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、 It said first non-volatile storage element is part of an array of flash memory devices,
    前記アレイが、ホストシステムから取り外し可能である請求項12から21のいずれか一項に記載の不揮発性メモリシステム。 It said array, a non-volatile memory system according to any one of claims 12 21 from a host system is removable.
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