JP4906106B2 - Light emitting device - Google Patents

Light emitting device Download PDF

Info

Publication number
JP4906106B2
JP4906106B2 JP2007241214A JP2007241214A JP4906106B2 JP 4906106 B2 JP4906106 B2 JP 4906106B2 JP 2007241214 A JP2007241214 A JP 2007241214A JP 2007241214 A JP2007241214 A JP 2007241214A JP 4906106 B2 JP4906106 B2 JP 4906106B2
Authority
JP
Japan
Prior art keywords
semiconductor film
tft
film
semiconductor
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007241214A
Other languages
Japanese (ja)
Other versions
JP2008010889A (en
Inventor
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2007241214A priority Critical patent/JP4906106B2/en
Publication of JP2008010889A publication Critical patent/JP2008010889A/en
Application granted granted Critical
Publication of JP4906106B2 publication Critical patent/JP4906106B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタを駆動回路及び画素部に用いた発光装置に関する。   The present invention relates to a light emitting device using a thin film transistor in a driver circuit and a pixel portion.

安価なガラス基板を用いて形成される半導体表示装置は、解像度が高くなるにつれて、
実装に用いる画素部周辺の領域(額縁領域)の基板に占める割合が増大し、小型化が妨げ
られる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたICをガラス
基板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部
と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている
A semiconductor display device formed using an inexpensive glass substrate has a higher resolution.
The ratio of the area around the pixel portion used for mounting (frame area) to the substrate increases, and miniaturization tends to be hindered. Therefore, it is considered that there is a limit to a method for mounting an IC formed using a single crystal silicon wafer on a glass substrate, and an integrated circuit including a driver circuit is integrally formed on the same glass substrate as a pixel portion. Technology, so-called system-on-panel construction, is regarded as important.

多結晶半導体膜を用いた薄膜トランジスタ(多結晶TFT)は、非晶質半導体膜を用い
たTFTに比べて移動度が2桁以上高く、半導体表示装置の画素部とその周辺の駆動回路
を同一基板上に一体形成できるという利点を有している。しかし非晶質半導体膜を用いた
場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減
し、コストが高まるという難点がある。
A thin film transistor using a polycrystalline semiconductor film (polycrystalline TFT) has a mobility that is two orders of magnitude higher than that of a TFT using an amorphous semiconductor film, and a pixel portion of a semiconductor display device and its peripheral drive circuit are formed on the same substrate. It has the advantage that it can be integrally formed on top. However, as compared with the case where an amorphous semiconductor film is used, the process is complicated for crystallization of the semiconductor film, so that there is a problem that the yield is reduced and the cost is increased accordingly.

例えば、多結晶半導体膜の形成に一般的に用いられているレーザアニール法の場合、結
晶性を高めるのに必要なエネルギー密度を確保する必要がある。そのため、レーザビーム
の長軸の長さに限界があり、結晶化の工程におけるスループットを低下させたり、レーザ
ビームのエッジ近傍において結晶性にばらつきが生じたりするため、基板の寸法に制限が
生じている。また、レーザ光のエネルギー自体がばらつくことで、半導体膜の結晶性にば
らつきが生じ、被処理物への処理を均一に行なうことが難しいという欠点を有している。
For example, in the case of a laser annealing method generally used for forming a polycrystalline semiconductor film, it is necessary to secure an energy density necessary for enhancing crystallinity. For this reason, there is a limit to the length of the long axis of the laser beam, which reduces the throughput in the crystallization process and causes variations in crystallinity in the vicinity of the edge of the laser beam. Yes. Further, since the energy of the laser beam itself varies, there is a disadvantage that the crystallinity of the semiconductor film varies and it is difficult to uniformly process the object to be processed.

しかしながら、非晶質半導体膜でチャネル形成領域を形成したTFTの電界効果移動度
は大きくても0.4〜0.8cm2/V・sec程度しか得ることができない。それゆえ
、画素部にスイッチング素子として用いることはできるが、画素を選択するための走査線
駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速
動作が要求される駆動回路には不向きであると考えられている。
However, the field effect mobility of a TFT in which a channel formation region is formed of an amorphous semiconductor film can be obtained only about 0.4 to 0.8 cm 2 / V · sec at most. Therefore, although it can be used as a switching element in the pixel portion, high-speed operation is required such as a scanning line driving circuit for selecting a pixel and a signal line driving circuit for supplying a video signal to the selected pixel. It is considered that it is not suitable for a drive circuit.

半導体表示装置の中でも特にアクティブマトリクス型の発光装置の場合、ビデオ信号の
入力を制御するスイッチング素子として機能するトランジスタと、該発光素子への電流の
供給を制御するためのトランジスタとの、少なくとも2つのトランジスタが画素内に設け
られている。この発光素子への電流の供給を制御するためのトランジスタは、スイッチン
グ素子として用いるトランジスタに比べて、より高いオン電流が得られる方が望ましく、
よって発光装置の場合、画素部においてもよりTFTの移動度の向上が重要な課題となっ
ている。
In particular, in the case of an active matrix light-emitting device among semiconductor display devices, at least two transistors, ie, a transistor that functions as a switching element that controls input of a video signal and a transistor that controls supply of current to the light-emitting element. A transistor is provided in the pixel. The transistor for controlling the supply of current to the light emitting element preferably has a higher on-current than the transistor used as the switching element.
Therefore, in the case of a light emitting device, improvement of TFT mobility is an important issue even in the pixel portion.

本発明は上述した問題に鑑み、TFTの工程を複雑化させることなくシステムオンパネ
ル化を実現し、なおかつコストを抑えることができる発光装置の提案を課題とする。
In view of the above-described problems, an object of the present invention is to propose a light-emitting device capable of realizing a system-on-panel without complicating a TFT process and suppressing cost.

本発明は、非晶質半導体膜の中に結晶粒が分散するように存在しているセミアモルファ
ス半導体膜を用い、薄膜トランジスタ(TFT)を作製し、該TFTを画素部または駆動
回路に用いて発光装置を作製する。セミアモルファス半導体膜を用いたTFTは、その移
動度が2〜10cm2/V・secと、非晶質半導体膜を用いたTFTの2〜20倍の移
動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成す
ることができる。
In the present invention, a thin film transistor (TFT) is manufactured using a semi-amorphous semiconductor film in which crystal grains are dispersed in an amorphous semiconductor film, and the TFT is used for a pixel portion or a driver circuit to emit light. Make the device. A TFT using a semi-amorphous semiconductor film has a mobility of 2 to 10 cm 2 / V · sec, which is 2 to 20 times the mobility of a TFT using an amorphous semiconductor film. A part or the whole of the pixel portion can be integrally formed on the same substrate as the pixel portion.

そしてセミアモルファス半導体膜(微結晶半導体膜)は、多結晶半導体膜と異なり、セ
ミアモルファス半導体膜として直接基板上に成膜することができる。具体的には、SiH
4をH2で流量比2〜1000倍、好ましくは10〜100倍に希釈して、プラズマCVD
法を用いて成膜することができる。上記方法を用いて作製されたセミアモルファス半導体
膜は、0.5nm〜20nmの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでい
る。よって、多結晶半導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を
設ける必要がない。そして、レーザ光を用いた結晶化のように、レーザビームの長軸の長
さに限界があるために、基板の寸法に制限が生じるようなことがない。また、TFTの作
製における工程数を削減することができ、その分、発光装置の歩留まりを高め、コストを
抑えることができる。
Unlike a polycrystalline semiconductor film, a semi-amorphous semiconductor film (microcrystalline semiconductor film) can be directly formed on a substrate as a semi-amorphous semiconductor film. Specifically, SiH
4 is diluted with H 2 to a flow rate ratio of 2 to 1000 times, preferably 10 to 100 times, and plasma CVD is performed.
The film can be formed using a method. The semi-amorphous semiconductor film manufactured using the above method also includes a microcrystalline semiconductor film including crystal grains of 0.5 nm to 20 nm in an amorphous semiconductor. Therefore, unlike the case of using a polycrystalline semiconductor film, it is not necessary to provide a crystallization step after the semiconductor film is formed. And since the length of the long axis of a laser beam has a limit like crystallization using a laser beam, the dimension of a board | substrate does not produce a restriction | limiting. Further, the number of steps in manufacturing the TFT can be reduced, and accordingly, the yield of the light-emitting device can be increased and the cost can be suppressed.

なお本発明では、セミアモルファス半導体膜を少なくともチャネル形成領域に用いてい
れば良い。またチャネル形成領域は、その膜厚方向において全てセミアモルファス半導体
である必要はなく、少なくとも一部にセミアモルファス半導体を含んでいれば良い。
In the present invention, a semi-amorphous semiconductor film may be used at least in the channel formation region. In addition, the channel formation region does not necessarily have to be a semi-amorphous semiconductor in the film thickness direction, and it is sufficient that at least a part of the channel formation region includes a semi-amorphous semiconductor.

また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をそ
の範疇に含んでおり、具体的にはOLED(Organic Light Emitti
ng Diode)や、FED(Field Emission Display)に用
いられているMIM型の電子源素子(電子放出素子)等が含まれる。
In this specification, a light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage. Specifically, the light-emitting element is an OLED (Organic Light Emitter).
ng Diode) and MIM type electron source elements (electron emitting elements) used for FED (Field Emission Display).

また発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を
作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該素
子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。素子基板は、
具体的には、発光素子の画素電極のみが形成された状態であっても良いし、画素電極とな
る導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であって
も良いし、あらゆる形態があてはまる。
The light-emitting device includes a panel in which the light-emitting element is sealed, and a module in which an IC including a controller or the like is mounted on the panel. Furthermore, the present invention relates to an element substrate corresponding to one mode before the light emitting element is completed in the process of manufacturing the light emitting device, and the element substrate includes a unit for supplying current to the light emitting element. Prepare for. The element substrate is
Specifically, only the pixel electrode of the light emitting element may be formed, or after the conductive film to be the pixel electrode is formed and before the pixel electrode is formed by patterning. It can be, and all forms apply.

発光素子の1つであるOLED(Organic Light Emitting D
iode)は、電場を加えることで発生するルミネッセンス(Electrolumin
escence)が得られる電界発光材料を含む層(以下、電界発光層と記す)と、陽極
層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層また
は複数の層で構成されている。具体的には、ホール注入層、ホール輸送層、発光層、電子
注入層、電子輸送層等が電界発光層に含まれる。電界発光層を構成する層の中に、無機化
合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態
から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リ
ン光)とが含まれる。
OLED (Organic Light Emitting D) which is one of the light emitting elements
iode) is the luminescence generated by applying an electric field.
a layer containing an electroluminescent material (hereinafter referred to as an electroluminescent layer), an anode layer, and a cathode layer. The electroluminescent layer is provided between the anode and the cathode, and is composed of a single layer or a plurality of layers. Specifically, a hole injection layer, a hole transport layer, a light emitting layer, an electron injection layer, an electron transport layer, and the like are included in the electroluminescent layer. In some cases, the layer constituting the electroluminescent layer contains an inorganic compound. Luminescence in the electroluminescent layer includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state.

本発明は、成膜後における半導体膜の結晶化の工程を削減することができ、TFTの工
程を複雑化させることなく、発光装置のシステムオンパネル化を実現することができる。
The present invention can reduce the step of crystallizing a semiconductor film after film formation, and can realize a system-on-panel configuration of a light-emitting device without complicating the TFT process.

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.

次に、本発明の発光装置に用いられるTFTの構成について説明する。図1に、駆動回
路に用いられるTFTの断面図と、画素部に用いられるTFTの断面図を示す。101は
駆動回路に用いられるTFTの断面図に相当し、102は画素部に用いられるTFT断面
図に相当し、103は該TFT102によって電流が供給される発光素子の断面図に相当
する。TFT101、102は逆スタガ型(ボトムゲート型)である。なおセミアモルフ
ァスTFTはp型よりもn型の方が、移動度が高いので駆動回路に用いるのにより適して
いるが、本発明ではTFTはn型であってもp型であってもどちらでも良い。いずれの極
性のTFTを用いる場合でも、同一の基板上に形成するTFTを全て同じ極性にそろえて
おくことが、工程数を抑えるためにも望ましい。
Next, the structure of the TFT used in the light emitting device of the present invention will be described. FIG. 1 shows a cross-sectional view of a TFT used in a driver circuit and a cross-sectional view of a TFT used in a pixel portion. 101 corresponds to a cross-sectional view of a TFT used in a driver circuit, 102 corresponds to a cross-sectional view of a TFT used in a pixel portion, and 103 corresponds to a cross-sectional view of a light-emitting element to which current is supplied by the TFT 102. The TFTs 101 and 102 are of an inverted stagger type (bottom gate type). Semi-amorphous TFTs are more suitable for use in a drive circuit because n-type TFTs are higher in mobility than p-type, but in the present invention, TFTs may be either n-type or p-type. good. Regardless of which polarity TFT is used, it is desirable that all TFTs formed on the same substrate have the same polarity in order to reduce the number of steps.

駆動回路のTFT101は、基板100上に形成されたゲート電極110と、ゲート電
極110を覆っているゲート絶縁膜111と、ゲート絶縁膜111を間に挟んでゲート電
極110と重なっている、セミアモルファス半導体膜で形成された第1の半導体膜112
とを有している。さらにTFT101は、ソース領域またはドレイン領域として機能する
一対の第2の半導体膜113と、第1の半導体膜112と第2の半導体膜113の間に設
けられた第3の半導体膜114とを有している。
The TFT 101 of the driving circuit is a semi-amorphous layer that overlaps the gate electrode 110 with the gate electrode 110 formed on the substrate 100, the gate insulating film 111 covering the gate electrode 110, and the gate insulating film 111 interposed therebetween. First semiconductor film 112 formed of a semiconductor film
And have. Further, the TFT 101 includes a pair of second semiconductor films 113 functioning as a source region or a drain region, and a third semiconductor film 114 provided between the first semiconductor film 112 and the second semiconductor film 113. is doing.

図1では、ゲート絶縁膜111が2層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜111が単層または3層以上の絶縁膜で形成されていても
良い。
In FIG. 1, the gate insulating film 111 is formed of two layers of insulating films, but the present invention is not limited to this structure. The gate insulating film 111 may be formed of a single layer or three or more layers of insulating films.

また第2の半導体膜113は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
2の半導体膜113は、第1の半導体膜112のチャネルが形成される領域を間に挟んで
、向かい合っている。
The second semiconductor film 113 is formed using an amorphous semiconductor film or a semi-amorphous semiconductor film, and an impurity imparting one conductivity type is added to the semiconductor film. The pair of second semiconductor films 113 are opposed to each other with a region where the channel of the first semiconductor film 112 is formed therebetween.

また第3の半導体膜114は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第2の半導体膜113と同じ導電型を有し、なおかつ第2の半導体膜113
よりも導電性が低くなるような特性を有している。第3の半導体膜114はLDD領域と
して機能するので、ドレイン領域として機能する第2の半導体膜113の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第3の半導体膜114は必ずし
も設ける必要はないが、設けることでTFTの耐圧性を高め、信頼性を向上させることが
できる。なお、TFT101がn型である場合、第3の半導体膜114を形成する際に特
にn型を付与する不純物を添加せずとも、n型の導電型が得られる。よって、TFT10
1がn型の場合、必ずしも第3の半導体膜114にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
The third semiconductor film 114 is formed of an amorphous semiconductor film or a semi-amorphous semiconductor film, has the same conductivity type as that of the second semiconductor film 113, and yet has the second semiconductor film 113.
It has the characteristic that conductivity becomes lower than that. Since the third semiconductor film 114 functions as an LDD region, an electric field concentrated on the end portion of the second semiconductor film 113 functioning as a drain region can be relaxed and the hot carrier effect can be prevented. The third semiconductor film 114 is not necessarily provided, but the provision of the third semiconductor film 114 can increase the withstand voltage of the TFT and improve the reliability. Note that in the case where the TFT 101 is n-type, an n-type conductivity type can be obtained without adding an impurity imparting n-type in particular when the third semiconductor film 114 is formed. Therefore, TFT10
When 1 is n-type, it is not always necessary to add n-type impurities to the third semiconductor film 114.
However, an impurity imparting p-type conductivity is added to the first semiconductor film in which the channel is formed, and the conductivity type is controlled so as to be as close to the I-type as possible.

また、一対の第2の半導体膜113に接するように、配線115が形成されている。   A wiring 115 is formed so as to be in contact with the pair of second semiconductor films 113.

駆動回路のTFT102は、基板100上に形成されたゲート電極120と、ゲート電
極120を覆っているゲート絶縁膜111と、ゲート絶縁膜111を間に挟んでゲート電
極120と重なっている、セミアモルファス半導体膜で形成された第1の半導体膜122
とを有している。さらにTFT102は、ソース領域またはドレイン領域として機能する
一対の第2の半導体膜123と、第1の半導体膜122と第2の半導体膜123の間に設
けられた第3の半導体膜124とを有している。
The TFT 102 of the driver circuit is a semi-amorphous layer that overlaps with the gate electrode 120 formed on the substrate 100, the gate insulating film 111 covering the gate electrode 120, and the gate electrode 120 with the gate insulating film 111 interposed therebetween. First semiconductor film 122 formed of a semiconductor film
And have. Further, the TFT 102 includes a pair of second semiconductor films 123 functioning as a source region or a drain region, and a third semiconductor film 124 provided between the first semiconductor film 122 and the second semiconductor film 123. is doing.

また第2の半導体膜123は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
2の半導体膜123は、第1の半導体膜122のチャネルが形成される領域を間に挟んで
、向かい合っている。
The second semiconductor film 123 is formed using an amorphous semiconductor film or a semi-amorphous semiconductor film, and an impurity imparting one conductivity type is added to the semiconductor film. The pair of second semiconductor films 123 face each other with a region where the channel of the first semiconductor film 122 is formed therebetween.

また第3の半導体膜124は、非晶質半導体膜またはセミアモルファス半導体膜で形成
されており、第2の半導体膜123と同じ導電型を有し、なおかつ第2の半導体膜123
よりも導電性が低くなるような特性を有している。第3の半導体膜124はLDD領域と
して機能するので、ドレイン領域として機能する第2の半導体膜123の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第3の半導体膜124は必ずし
も設ける必要はないが、設けることでTFTの耐圧性を高め、信頼性を向上させることが
できる。なお、TFT102がn型である場合、第3の半導体膜124を形成する際に特
にn型を付与する不純物を添加せずとも、n型の導電型が得られる。よって、TFT10
2がn型の場合、必ずしも第3の半導体膜124にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
The third semiconductor film 124 is formed of an amorphous semiconductor film or a semi-amorphous semiconductor film, has the same conductivity type as that of the second semiconductor film 123, and yet has the second semiconductor film 123.
It has the characteristic that conductivity becomes lower than that. Since the third semiconductor film 124 functions as an LDD region, an electric field concentrated on the end portion of the second semiconductor film 123 functioning as a drain region can be relaxed and the hot carrier effect can be prevented. The third semiconductor film 124 is not necessarily provided, but the provision of the third semiconductor film 124 can increase the withstand voltage of the TFT and improve the reliability. Note that in the case where the TFT 102 is n-type, an n-type conductivity type can be obtained without adding an impurity imparting n-type in particular when the third semiconductor film 124 is formed. Therefore, TFT10
When 2 is n-type, it is not always necessary to add n-type impurities to the third semiconductor film 124.
However, an impurity imparting p-type conductivity is added to the first semiconductor film in which the channel is formed, and the conductivity type is controlled so as to be as close to the I-type as possible.

また、一対の第2の半導体膜123に接するように、配線125が形成されている。   A wiring 125 is formed so as to be in contact with the pair of second semiconductor films 123.

また、TFT101、102及び配線115、125を覆うように、絶縁膜からなる第
1のパッシベーション膜140、第2のパッシベーション膜141が形成されている。T
FT101、102を覆うパッシベーション膜は2層に限らず、単層であっても良いし、
3層以上であっても良い。例えば第1のパッシベーション膜140を窒化珪素、第2のパ
ッシベーション膜141を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、TFT101、102が水分や酸素などの影
響により、劣化するのを防ぐことができる。
A first passivation film 140 and a second passivation film 141 made of an insulating film are formed so as to cover the TFTs 101 and 102 and the wirings 115 and 125. T
The passivation film covering the FTs 101 and 102 is not limited to two layers, and may be a single layer,
Three or more layers may be used. For example, the first passivation film 140 can be formed using silicon nitride, and the second passivation film 141 can be formed using silicon oxide. By forming the passivation film using silicon nitride or silicon nitride oxide, it is possible to prevent the TFTs 101 and 102 from being deteriorated by the influence of moisture, oxygen, or the like.

そして、配線125の一方は、発光素子103の画素電極130に接続されている。ま
た画素電極130上に接するように、電界発光層131が、該電界発光層131に接する
ように対向電極132が形成されている。なお発光素子103は陽極と陰極とを有してい
るが、いずれか一方を画素電極、他方を対向電極として用いる。
One end of the wiring 125 is connected to the pixel electrode 130 of the light emitting element 103. Further, an electroluminescent layer 131 is formed so as to be in contact with the pixel electrode 130, and a counter electrode 132 is formed so as to be in contact with the electroluminescent layer 131. Note that although the light-emitting element 103 has an anode and a cathode, either one is used as a pixel electrode and the other is used as a counter electrode.

本発明では、チャネル形成領域を含んでいる第1の半導体膜が、セミアモルファス半導
体で形成されているので、非晶質半導体膜を用いたTFTに比べて高い移動度のTFTを
得ることができ、よって駆動回路と画素部を同一の基板に形成することができる。
In the present invention, since the first semiconductor film including the channel formation region is formed using a semi-amorphous semiconductor, a TFT having a higher mobility than a TFT using an amorphous semiconductor film can be obtained. Therefore, the driver circuit and the pixel portion can be formed over the same substrate.

次に、本発明の発光装置が有する画素の構成について説明する。図2(A)に、画素の
回路図の一形態を、図2(B)に図2(A)に対応する画素の断面構造の一形態を示す。
Next, a structure of a pixel included in the light emitting device of the present invention will be described. FIG. 2A illustrates one mode of a pixel circuit diagram, and FIG. 2B illustrates one mode of a cross-sectional structure of a pixel corresponding to FIG.

図2(A)、図2(B)において、201は画素へのビデオ信号の入力を制御するため
のスイッチング用TFTに相当し、202は発光素子203への電流の供給を制御するた
めの駆動用TFTに相当する。具体的には、スイッチング用TFT201を介して画素に
入力されたビデオ信号の電位に従って、駆動用TFT202のドレイン電流が制御され、
該ドレイン電流が発光素子203に供給される。なお204は、スイッチング用TFT2
01がオフのときに駆動用TFTのゲート/ソース間電圧(以下、ゲート電圧とする)を
保持するための容量素子に相当し、必ずしも設ける必要はない。
2A and 2B, reference numeral 201 corresponds to a switching TFT for controlling the input of a video signal to the pixel, and reference numeral 202 denotes a drive for controlling the supply of current to the light-emitting element 203. This corresponds to a TFT for use. Specifically, the drain current of the driving TFT 202 is controlled in accordance with the potential of the video signal input to the pixel via the switching TFT 201,
The drain current is supplied to the light emitting element 203. Reference numeral 204 denotes a switching TFT 2
This corresponds to a capacitor for holding a gate-source voltage (hereinafter referred to as a gate voltage) of the driving TFT when 01 is off, and is not necessarily provided.

具体的には、スイッチング用TFT201は、ゲート電極が走査線Gに接続されており
、ソース領域とドレイン領域が、一方は信号線Sに他方は駆動用TFT202のゲートに
接続されている。また駆動用TFT202のソース領域とドレイン領域は、一方が電源線
Vに、他方が発光素子203の画素電極205に接続されている。容量素子204が有す
る2つの電極は、一方が駆動用TFT202のゲート電極に、他方が電源線Vに接続され
ている。
Specifically, the switching TFT 201 has a gate electrode connected to the scanning line G, a source region and a drain region, one connected to the signal line S and the other connected to the gate of the driving TFT 202. One of a source region and a drain region of the driving TFT 202 is connected to the power supply line V and the other is connected to the pixel electrode 205 of the light emitting element 203. One of the two electrodes of the capacitor 204 is connected to the gate electrode of the driving TFT 202 and the other is connected to the power supply line V.

なお図2(A)、図2(B)では、スイッチング用TFT201が、直列に接続され、
なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような
構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッ
チング用TFT201のオフ電流を低減させることができる。具体的に図2(A)、図2
(B)ではスイッチング用TFT201が2つのTFTが直列に接続されたような構成を
有しているが、3つ以上のTFTが直列に接続され、なおかつゲート電極が接続されたよ
うなマルチゲート構造であっても良い。また、スイッチング用TFTは必ずしもマルチゲ
ート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングル
ゲート構造のTFTであっても良い。
2A and 2B, the switching TFT 201 is connected in series,
In addition, a multi-gate structure has a structure in which a plurality of TFTs to which gate electrodes are connected share a first semiconductor film. With the multi-gate structure, the off-state current of the switching TFT 201 can be reduced. Specifically, FIG. 2 (A), FIG.
In (B), the switching TFT 201 has a configuration in which two TFTs are connected in series, but a multi-gate structure in which three or more TFTs are connected in series and a gate electrode is connected. It may be. The switching TFT does not necessarily have a multi-gate structure, and may be a normal single-gate TFT having a single gate electrode and channel formation region.

次に、本発明の発光装置が有するTFTの、図1、図2とは異なる形態について説明す
る。図3に、駆動回路に用いられるTFTの断面図と、画素部に用いられるTFTの断面
図を示す。301は駆動回路に用いられるTFTの断面図に相当し、302は画素部に用
いられるTFTと、該TFT302によって電流が供給される発光素子303の断面図に
相当する。
Next, a mode different from those in FIGS. 1 and 2 of the TFT included in the light emitting device of the present invention will be described. FIG. 3 shows a cross-sectional view of a TFT used in a driver circuit and a cross-sectional view of a TFT used in a pixel portion. 301 corresponds to a cross-sectional view of a TFT used in a driver circuit, and 302 corresponds to a cross-sectional view of a TFT used in a pixel portion and a light-emitting element 303 to which current is supplied by the TFT 302.

駆動回路のTFT301と画素部のTFT302は、基板300上に形成されたゲート
電極310、320と、ゲート電極310、320を覆っているゲート絶縁膜311と、
ゲート絶縁膜311を間に挟んでゲート電極310、320と重なっている、セミアモル
ファス半導体膜で形成された第1の半導体膜312、322とをそれぞれ有している。そ
して、第1の半導体膜312、322のチャネル形成領域を覆うように、絶縁膜で形成さ
れたチャネル保護膜330、331が形成されている。チャネル保護膜330、331は
、TFT301、302の作製工程において、第1の半導体膜312、322のチャネル
形成領域がエッチングされてしまうのを防ぐために設ける。さらにTFT301、302
は、ソース領域またはドレイン領域として機能する一対の第2の半導体膜313、323
と、第1の半導体膜312、322と第2の半導体膜313、323の間に設けられた第
3の半導体膜314、324とをそれぞれ有している。
The TFT 301 of the driving circuit and the TFT 302 of the pixel portion are formed of gate electrodes 310 and 320 formed on the substrate 300, a gate insulating film 311 covering the gate electrodes 310 and 320,
First semiconductor films 312 and 322 formed of semi-amorphous semiconductor films, which overlap with the gate electrodes 310 and 320 with the gate insulating film 311 interposed therebetween, are provided. Then, channel protective films 330 and 331 made of an insulating film are formed so as to cover the channel formation regions of the first semiconductor films 312 and 322. The channel protective films 330 and 331 are provided in order to prevent the channel formation regions of the first semiconductor films 312 and 322 from being etched in the manufacturing process of the TFTs 301 and 302. Furthermore, TFT 301, 302
Is a pair of second semiconductor films 313 and 323 which function as a source region or a drain region.
And third semiconductor films 314 and 324 provided between the first semiconductor films 312 and 322 and the second semiconductor films 313 and 323, respectively.

図3では、ゲート絶縁膜311が2層の絶縁膜で形成されているが、本発明はこの構成
に限定されない。ゲート絶縁膜311が単層または3層以上の絶縁膜で形成されていても
良い。
In FIG. 3, the gate insulating film 311 is formed of two insulating films, but the present invention is not limited to this structure. The gate insulating film 311 may be formed of a single layer or three or more layers of insulating films.

また第2の半導体膜313、323は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして
一対の第2の半導体膜313、323は、第1の半導体膜312のチャネルが形成される
領域を間に挟んで、向かい合っている。
The second semiconductor films 313 and 323 are formed using an amorphous semiconductor film or a semi-amorphous semiconductor film, and an impurity imparting one conductivity type is added to the semiconductor film. The pair of second semiconductor films 313 and 323 face each other with a region where the channel of the first semiconductor film 312 is formed therebetween.

また第3の半導体膜314、324は、非晶質半導体膜またはセミアモルファス半導体
膜で形成されており、第2の半導体膜313、323と同じ導電型を有し、なおかつ第2
の半導体膜313、323よりも導電性が低くなるような特性を有している。第3の半導
体膜314、324はLDD領域として機能するので、ドレイン領域として機能する第2
の半導体膜313、323の端部に集中する電界を緩和し、ホットキャリア効果を防ぐこ
とができる。第3の半導体膜314、324は必ずしも設ける必要はないが、設けること
でTFTの耐圧性を高め、信頼性を向上させることができる。なお、TFT301、30
2がn型である場合、第3の半導体膜314、324を形成する際に特にn型を付与する
不純物を添加せずとも、n型の導電型が得られる。よって、TFT301、302がn型
の場合、必ずしも第3の半導体膜314、324にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
The third semiconductor films 314 and 324 are formed of an amorphous semiconductor film or a semi-amorphous semiconductor film, have the same conductivity type as the second semiconductor films 313 and 323, and are second
The semiconductor films 313 and 323 have characteristics that make the conductivity lower. Since the third semiconductor films 314 and 324 function as LDD regions, the second semiconductor films 314 and 324 function as drain regions.
The electric field concentrated on the end portions of the semiconductor films 313 and 323 can be relaxed and the hot carrier effect can be prevented. The third semiconductor films 314 and 324 are not necessarily provided, but the provision of the third semiconductor films 314 and 324 can increase the pressure resistance of the TFT and improve the reliability. TFTs 301 and 30
When 2 is n-type, n-type conductivity can be obtained without adding an impurity imparting n-type when the third semiconductor films 314 and 324 are formed. Therefore, when the TFTs 301 and 302 are n-type, it is not always necessary to add n-type impurities to the third semiconductor films 314 and 324.
However, an impurity imparting p-type conductivity is added to the first semiconductor film in which the channel is formed, and the conductivity type is controlled so as to be as close to the I-type as possible.

また、一対の第2の半導体膜313、323に接するように、配線315、325が形
成されている。
In addition, wirings 315 and 325 are formed so as to be in contact with the pair of second semiconductor films 313 and 323.

また、TFT301、302及び配線315、325を覆うように、絶縁膜からなる第
1のパッシベーション膜340、第2のパッシベーション膜341が形成されている。T
FT301、302を覆うパッシベーション膜は2層に限らず、単層であっても良いし、
3層以上であっても良い。例えば第1のパッシベーション膜340を窒化珪素、第2のパ
ッシベーション膜341を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、TFT301、302が水分や酸素などの影
響により、劣化するのを防ぐことができる。
A first passivation film 340 and a second passivation film 341 made of an insulating film are formed so as to cover the TFTs 301 and 302 and the wirings 315 and 325. T
The passivation film covering the FTs 301 and 302 is not limited to two layers, but may be a single layer,
Three or more layers may be used. For example, the first passivation film 340 can be formed using silicon nitride, and the second passivation film 341 can be formed using silicon oxide. By forming the passivation film using silicon nitride or silicon nitride oxide, it is possible to prevent the TFTs 301 and 302 from being deteriorated by the influence of moisture, oxygen, or the like.

そして、配線325の一方は、発光素子303の画素電極370に接続されている。ま
た画素電極370上に接するように、電界発光層371が、該電界発光層371に接する
ように対向電極332が形成されている。なお発光素子303は陽極と陰極とを有してい
るが、いずれか一方を画素電極、他方を対向電極として用いる。
One end of the wiring 325 is connected to the pixel electrode 370 of the light emitting element 303. Further, an electroluminescent layer 371 is formed in contact with the pixel electrode 370, and a counter electrode 332 is formed in contact with the electroluminescent layer 371. Note that although the light-emitting element 303 has an anode and a cathode, either one is used as a pixel electrode and the other is used as a counter electrode.

次に、本発明の発光装置に用いられる素子基板の構成を示す。   Next, the structure of the element substrate used for the light emitting device of the present invention is shown.

図4に、信号線駆動回路6013のみを別途形成し、基板6011上に形成された画素
部6012と接続している素子基板の形態を示す。画素部6012及び走査線駆動回路6
014は、セミアモルファスTFTを用いて形成する。セミアモルファスTFTよりも高
い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よ
りも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお
、信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を
用いたTFT、またはSOIを用いたトランジスタであっても良い。画素部6012と、
信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信
号等が、FPC6015を介して供給される。
FIG. 4 illustrates a mode of an element substrate in which only the signal line driver circuit 6013 is separately formed and connected to the pixel portion 6012 formed over the substrate 6011. Pixel portion 6012 and scanning line driving circuit 6
014 is formed using a semi-amorphous TFT. By forming the signal line driver circuit using a transistor that can obtain higher mobility than a semi-amorphous TFT, the operation of the signal line driver circuit that requires a higher driving frequency than the scanning line driver circuit can be stabilized. Note that the signal line driver circuit 6013 may be a transistor using a single crystal semiconductor, a TFT using a polycrystalline semiconductor, or a transistor using SOI. A pixel portion 6012;
The potential of the power supply, various signals, and the like are supplied to the signal line driver circuit 6013 and the scan line driver circuit 6014 through the FPC 6015, respectively.

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
Note that both the signal line driver circuit and the scan line driver circuit may be formed over the same substrate as the pixel portion.

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に張り合わせる必要はなく、例えばFPC上に張り合わせるようにして
も良い。図5(A)に、信号線駆動回路6023のみを別途形成し、基板6021上に形
成された画素部6022及び走査線駆動回路6024と接続している素子基板の形態を示
す。画素部6022及び走査線駆動回路6024は、セミアモルファスTFTを用いて形
成する。信号線駆動回路6023は、FPC6025を介して画素部6022と接続され
ている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、
それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。
In the case where the driver circuit is separately formed, the substrate on which the driver circuit is formed is not necessarily attached to the substrate on which the pixel portion is formed, and may be attached to, for example, an FPC. FIG. 5A illustrates a mode of an element substrate in which only the signal line driver circuit 6023 is separately formed and connected to the pixel portion 6022 and the scan line driver circuit 6024 which are formed over the substrate 6021. The pixel portion 6022 and the scan line driver circuit 6024 are formed using semi-amorphous TFTs. The signal line driver circuit 6023 is connected to the pixel portion 6022 through the FPC 6025. In the pixel portion 6022, the signal line driver circuit 6023, and the scan line driver circuit 6024,
The potential of each power source, various signals, and the like are supplied via the FPC 6025.

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、セミアモルファスT
FTを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続す
るようにしても良い。図5(B)に、信号線駆動回路が有するアナログスイッチ6033
aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線
駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる素
子基板の形態を示す。画素部6032及び走査線駆動回路6034は、セミアモルファス
TFTを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC
6035を介して画素部6032と接続されている。画素部6032と、信号線駆動回路
と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035
を介して供給される。
Further, only a part of the signal line driver circuit or a part of the scanning line driver circuit is made semi-amorphous T
An FT may be formed over the same substrate as the pixel portion, and the rest may be separately formed and electrically connected to the pixel portion. FIG. 5B illustrates an analog switch 6033 included in the signal line driver circuit.
A structure is shown in which a is formed over the same substrate 6031 as the pixel portion 6032 and the scan line driver circuit 6034, and a shift register 6033b included in the signal line driver circuit is separately formed over and attached to a different substrate. The pixel portion 6032 and the scan line driver circuit 6034 are formed using semi-amorphous TFTs. The shift register 6033b included in the signal line driver circuit includes an FPC.
It is connected to the pixel portion 6032 through 6035. The pixel portion 6032, the signal line driver circuit, and the scan line driver circuit 6034 are supplied with power supply potential, various signals, and the like by an FPC 6035.
Is supplied through.

図4、図5に示すように、本発明の発光装置は、駆動回路の一部または全部を、画素部
と同じ基板上に、セミアモルファスTFTを用いて形成することができる。
As shown in FIGS. 4 and 5, in the light-emitting device of the present invention, part or all of the driver circuit can be formed on the same substrate as the pixel portion using a semi-amorphous TFT.

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のCOG方
法やワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図4、図5に示した位置に限定されない。
また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。
Note that a method for connecting a separately formed substrate is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. Further, the connection position is not limited to the positions shown in FIGS. 4 and 5 as long as electrical connection is possible.
In addition, a controller, a CPU, a memory, and the like may be separately formed and connected.

なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
Note that the signal line driver circuit used in the present invention is not limited to a mode having only a shift register and an analog switch. In addition to the shift register and the analog switch, other circuits such as a buffer, a level shifter, and a source follower may be included. The shift register and the analog switch are not necessarily provided. For example, another circuit that can select a signal line such as a decoder circuit may be used instead of the shift register, or a latch or the like may be used instead of the analog switch. May be.

図6(A)に本発明の発光装置のブロック図を示す。図6(A)に示す発光装置は、発
光素子を備えた画素を複数有する画素部701と、各画素を選択する走査線駆動回路70
2と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路703とを有する
FIG. 6A shows a block diagram of the light-emitting device of the present invention. A light-emitting device illustrated in FIG. 6A includes a pixel portion 701 including a plurality of pixels each including a light-emitting element, and a scan line driver circuit 70 that selects each pixel.
2 and a signal line driver circuit 703 that controls input of a video signal to a selected pixel.

図6(A)において信号線駆動回路703は、シフトレジスタ704、アナログスイッ
チ705を有している。シフトレジスタ704には、クロック信号(CLK)、スタート
パルス信号(SP)が入力されている。クロック信号(CLK)とスタートパルス信号(
SP)が入力されると、シフトレジスタ704においてタイミング信号が生成され、アナ
ログスイッチ705に入力される。
In FIG. 6A, the signal line driver circuit 703 includes a shift register 704 and an analog switch 705. A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 704. Clock signal (CLK) and start pulse signal (
When (SP) is input, a timing signal is generated in the shift register 704 and input to the analog switch 705.

またアナログスイッチ705には、ビデオ信号(video signal)が与えら
れている。アナログスイッチ705は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
A video signal (video signal) is supplied to the analog switch 705. The analog switch 705 samples the video signal in accordance with the input timing signal and supplies it to the subsequent signal line.

次に、走査線駆動回路702の構成について説明する。走査線駆動回路702は、シフ
トレジスタ706、バッファ707を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路702において、シフトレジスタ706にクロック信号
(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ707において緩衝増幅され、対応する走査線に
供給される。走査線には、1ライン分の画素のトランジスタのゲートが接続されている。
そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッ
ファ707は大きな電流を流すことが可能なものが用いられる。
Next, the configuration of the scan line driver circuit 702 is described. The scan line driver circuit 702 includes a shift register 706 and a buffer 707. In some cases, a level shifter may be provided. In the scan line driver circuit 702, a selection signal is generated by inputting a clock signal (CLK) and a start pulse signal (SP) to the shift register 706. The generated selection signal is buffered and amplified in the buffer 707 and supplied to the corresponding scanning line. The gate of the transistor of the pixel for one line is connected to the scanning line.
Since the transistors of pixels for one line must be turned on all at once, a buffer 707 that can flow a large current is used.

フルカラーの発光装置で、R(赤)、G(緑)、B(青)に対応するビデオ信号を、順
にサンプリングして対応する信号線に供給している場合、シフトレジスタ704とアナロ
グスイッチ705とを接続するための端子数が、アナログスイッチ705と画素部701
の信号線を接続するための端子数の1/3程度に相当する。よって、アナログスイッチ7
05を画素部701と同じ基板上に形成することで、アナログスイッチ705を画素部7
01と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数
を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
In a full-color light emitting device, when video signals corresponding to R (red), G (green), and B (blue) are sequentially sampled and supplied to corresponding signal lines, a shift register 704 and an analog switch 705 Are connected to the analog switch 705 and the pixel portion 701.
This corresponds to about 1/3 of the number of terminals for connecting the signal lines. Therefore, analog switch 7
05 is formed on the same substrate as the pixel portion 701 so that the analog switch 705 is connected to the pixel portion 7.
The number of terminals used for connecting a separately formed substrate can be reduced, the probability of occurrence of a connection failure can be suppressed, and the yield can be increased as compared with the case where the substrate is formed on a substrate different from 01.

図6(B)に、図6(A)とは異なる、本発明の発光装置のブロック図を示す。図6(
B)において信号線駆動回路713は、シフトレジスタ714、ラッチA715、ラッチ
B716を有している。走査線駆動回路712は、図6(A)の場合と同じ構成を有して
いるものとする。
FIG. 6B is a block diagram of a light-emitting device of the present invention, which is different from FIG. 6A. FIG.
In B), the signal line driver circuit 713 includes a shift register 714, a latch A715, and a latch B716. The scan line driver circuit 712 has the same structure as that in FIG.

シフトレジスタ714には、クロック信号(CLK)、スタートパルス信号(SP)が
入力されている。クロック信号(CLK)とスタートパルス信号(SP)が入力されると
、シフトレジスタ714においてタイミング信号が生成され、一段目のラッチA715に
順に入力される。ラッチA715にタイミング信号が入力されると、該タイミング信号に
同期して、ビデオ信号が順にラッチA715に書き込まれ、保持される。なお、図6(B
)ではラッチA715に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構
成に限定されない。複数のステージのラッチA715をいくつかのグループに分け、各グ
ループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこ
のときのグループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに
分けた場合、4分割で分割駆動すると言う。
A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 714. When the clock signal (CLK) and the start pulse signal (SP) are input, a timing signal is generated in the shift register 714 and sequentially input to the first-stage latch A715. When a timing signal is input to the latch A715, video signals are sequentially written and held in the latch A715 in synchronization with the timing signal. Note that FIG.
), It is assumed that video signals are sequentially written in the latch A 715, but the present invention is not limited to this configuration. A plurality of stages of latches A715 may be divided into several groups, and so-called divided driving may be performed in which video signals are input in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.

ラッチA715の全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
The time until video signal writing to all the latches of the latch A 715 is completed is called a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.

1ライン期間が終了すると、2段目のラッチB716にラッチ信号(Latch Si
gnal)が供給され、該ラッチ信号に同期してラッチA715に保持されているビデオ
信号が、ラッチB716に一斉に書き込まれ、保持される。ビデオ信号をラッチB716
に送出し終えたラッチA715には、再びシフトレジスタ714からのタイミング信号に
同期して、次のビデオ信号の書き込みが順次行われる。この2順目の1ライン期間中には
、ラッチB716に書き込まれ、保持されているビデオ信号が信号線に入力される。
When one line period ends, the latch signal (Latch Si) is sent to the second-stage latch B716.
gnal) is supplied, and the video signal held in the latch A 715 is simultaneously written and held in the latch B 716 in synchronization with the latch signal. Latch video signal B716
The next video signal is sequentially written to the latch A 715 that has been transmitted to the second time in synchronization with the timing signal from the shift register 714 again. During this second line period, the video signal written and held in the latch B 716 is input to the signal line.

なお、図6(A)、図6(B)に示す構成は、本発明の発光装置の一形態を示したに過
ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
Note that the structures illustrated in FIGS. 6A and 6B are merely examples of the light-emitting device of the present invention, and the structures of the signal line driver circuit and the scan line driver circuit are not limited thereto.

次に、本発明の発光装置の、具体的な作製方法について説明する。   Next, a specific manufacturing method of the light-emitting device of the present invention will be described.

基板10はガラスや石英などの他に、プラスチック材料を用いることができる。また、
ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても良い。
この基板10上にゲート電極及びゲート配線(走査線)を形成するための第1導電膜11
を形成する。第1導電膜11にはクロム、モリブデン、チタン、タンタル、タングステン
、アルミニウムなどの金属材料またはその合金材料を用いる。この第1導電膜11はスパ
ッタリング法や真空蒸着法で形成することができる。(図7(A))
The substrate 10 can be made of a plastic material other than glass or quartz. Also,
You may use what formed the insulating film on metal materials, such as stainless steel and aluminum.
A first conductive film 11 for forming a gate electrode and a gate wiring (scanning line) on the substrate 10.
Form. For the first conductive film 11, a metal material such as chromium, molybdenum, titanium, tantalum, tungsten, aluminum, or an alloy material thereof is used. The first conductive film 11 can be formed by a sputtering method or a vacuum evaporation method. (Fig. 7 (A))

第1導電膜11をエッチング加工してゲート電極12、13を形成する。ゲート電極上
には第1の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工す
ることが望ましい。また第1導電膜11を、アルミニウムを主成分とする材料で形成する
場合には、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。ま
た、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
(図7(B))
The first conductive film 11 is etched to form gate electrodes 12 and 13. Since the first semiconductor film and the wiring layer are formed over the gate electrode, it is desirable to process the end portion of the gate electrode into a tapered shape. In the case where the first conductive film 11 is formed of a material containing aluminum as a main component, it is preferable to insulate the surface by performing anodization after etching. Although not shown, a wiring connected to the gate electrode can be formed at the same time in this step.
(Fig. 7 (B))

第1絶縁膜14と第2絶縁膜15は、ゲート電極12、13の上層に形成することでゲ
ート絶縁膜として機能させることができる。この場合、第1絶縁膜14として酸化珪素膜
、第2絶縁膜15として窒化珪素膜を形成することが好ましい。これらの絶縁膜はグロー
放電分解法やスパッタリング法で形成することができる。特に、低い成膜温度でゲートリ
ーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに
含ませ、形成される絶縁膜中に混入させると良い。
The first insulating film 14 and the second insulating film 15 can be made to function as a gate insulating film by being formed in an upper layer of the gate electrodes 12 and 13. In this case, it is preferable to form a silicon oxide film as the first insulating film 14 and a silicon nitride film as the second insulating film 15. These insulating films can be formed by a glow discharge decomposition method or a sputtering method. In particular, in order to form a dense insulating film with low gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in a reaction gas and mixed into the formed insulating film.

そして、このような第1、第2絶縁膜上に、第1の半導体膜16を形成する。第1の半
導体膜16は、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含
む膜で形成する。この半導体は、自由エネルギー的に安定な第3の状態を有する半導体で
あって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜2
0nmとして非単結晶半導体中に分散させて存在せしめることが可能である。また、未結
合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%ま
たはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導
体(SAS)と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元
素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。
このようなSAS半導体に関する記述は、例えば、米国特許4,409,134号で開示
されている。(図7(C))
Then, the first semiconductor film 16 is formed on the first and second insulating films. The first semiconductor film 16 is formed of a film including a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal). This semiconductor is a semiconductor having a third state which is stable in terms of free energy, and is a crystalline one having a short-range order and having a lattice strain.
It can be dispersed in a non-single-crystal semiconductor as 0 nm. Further, hydrogen or halogen is contained at least 1 atomic% or more as a neutralizing agent for dangling bonds. Here, for convenience, such a semiconductor is referred to as a semi-amorphous semiconductor (SAS). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a favorable SAS can be obtained.
Such a SAS semiconductor description is disclosed, for example, in US Pat. No. 4,409,134. (Fig. 7 (C))

このSASは珪化物気体をグロー放電分解することにより得ることができる。代表的な
珪化物気体としては、SiH4であり、その他にもSi26、SiH2Cl2、SiHCl3
、SiCl4、SiF4などを用いることができる。この珪化物気体を水素、水素とヘリウ
ム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈し
て用いることでSASの形成を容易なものとすることができる。希釈率は10倍〜100
0倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の
反応生成は減圧下で行うが、圧力は概略0.1Pa〜133Paの範囲で行えば良い。グ
ロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60
MHzの高周波電力を供給すれば良い。基板加熱温度は300度以下が好ましく、100
〜200度の基板加熱温度が推奨される。
This SAS can be obtained by glow discharge decomposition of a silicide gas. A typical silicide gas is SiH 4 , and other Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 are also used.
SiCl 4 , SiF 4 or the like can be used. The formation of the SAS can be facilitated by diluting the silicide gas with one or plural kinds of rare gas elements selected from hydrogen, hydrogen and helium, argon, krypton, and neon. Dilution rate is 10 to 100
It is preferable to dilute the silicide gas in a range of 0 times. Of course, the reaction of the coating by glow discharge decomposition is performed under reduced pressure, but the pressure may be in the range of about 0.1 Pa to 133 Pa. The power for forming the glow discharge is 1 MHz to 120 MHz, preferably 13 MHz to 60
What is necessary is just to supply the high frequency electric power of MHz. The substrate heating temperature is preferably 300 ° C. or less, and 100
A substrate heating temperature of ~ 200 degrees is recommended.

また、珪化物気体中に、CH4、C26などの炭化物気体、GeH4、GeF4などのゲ
ルマニウム化気体を混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0
.9〜1.1eVに調節しても良い。
Further, a carbide gas such as CH 4 and C 2 H 6 and a germanium gas such as GeH 4 and GeF 4 are mixed in the silicide gas, and the energy bandwidth is 1.5 to 2.4 eV, or 0.
. You may adjust to 9-1.1 eV.

また、SASは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱い
n型の電気伝導性を示すので、TFTのチャネル形成領域を設ける第1の半導体膜に対し
ては、p型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで
、しきい値制御をすることが可能となる。p型を付与する不純物元素としては、代表的に
は硼素であり、B26、BF3などの不純物気体を1ppm〜1000ppmの割合で珪
化物気体に混入させると良い。そしてボロンの濃度を、例えば1×1014〜6×1016
toms/cm3とすると良い。
In addition, since SAS exhibits weak n-type conductivity when an impurity element for the purpose of valence electron control is not intentionally added, the first semiconductor film provided with a TFT channel formation region is The threshold value can be controlled by adding an impurity element imparting p-type simultaneously with or after the film formation. The impurity element imparting p-type is typically boron, and an impurity gas such as B 2 H 6 or BF 3 may be mixed into the silicide gas at a rate of 1 ppm to 1000 ppm. The concentration of boron is, for example, 1 × 10 14 to 6 × 10 16 a.
Toms / cm 3 is preferable.

次に、図8(A)に示すように第2の半導体膜17を形成する。第2の半導体膜17は
、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第1
の半導体膜16と同様にSASで形成することが好ましい。この第2の半導体膜17は、
ソース及びドレインを形成する一導電型を有する第3の半導体膜18と第1の半導体膜1
6との間に形成することで、バッファ層(緩衝層)的な働きを持っている。従って、弱n
型の電気伝導性を持って第1の半導体膜16に対して、同じ導電型で一導電型を有する第
3の半導体膜18を形成する場合には必ずしも必要ない。しきい値制御をする目的におい
て、p型を付与する不純物元素を添加する場合には、第2の半導体膜17は段階的に不純
物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわ
ち、形成されるTFTにおいては、チャネル形成領域とソースまたはドレイン領域の間に
形成される低濃度不純物領域(LDD領域)としての機能を持たせることが可能となる。
Next, as shown in FIG. 8A, a second semiconductor film 17 is formed. The second semiconductor film 17 is formed without intentionally adding an impurity element for the purpose of valence electron control.
Like the semiconductor film 16, it is preferably formed of SAS. The second semiconductor film 17 is
A third semiconductor film 18 having one conductivity type for forming a source and a drain and a first semiconductor film 1
By forming between the two, it has a buffer layer (buffer layer) function. Therefore, weak n
When the third semiconductor film 18 having the same conductivity type and the one conductivity type is formed on the first semiconductor film 16 having the electrical conductivity of the mold, it is not always necessary. For the purpose of threshold control, when an impurity element imparting p-type is added, the second semiconductor film 17 has an effect of changing the impurity concentration stepwise, and in order to improve the junction formation. This is a preferred form. That is, the formed TFT can have a function as a low concentration impurity region (LDD region) formed between the channel formation region and the source or drain region.

一導電型を有する第3の半導体膜18はnチャネル型のTFTを形成する場合には、代
表的な不純物元素としてリンを添加すれば良く、珪化物気体にPH3などの不純物気体を
加えれば良い。一導電型を有する第3の半導体膜18は、SASのような半導体、非晶質
半導体、または微結晶半導体で形成することができる。
The third semiconductor film 18 having one conductivity type may be formed by adding phosphorus as a typical impurity element when an n-channel TFT is formed, and by adding an impurity gas such as PH 3 to a silicide gas. good. The third semiconductor film 18 having one conductivity type can be formed using a semiconductor such as SAS, an amorphous semiconductor, or a microcrystalline semiconductor.

以上、第1絶縁膜14から一導電型を有する第3の半導体膜18までは大気に触れさせ
ることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する
汚染不純物元素に汚染されることなく各積層界面を形成することができるので、TFT特
性のばらつきを低減することができる。
As described above, the first insulating film 14 to the third semiconductor film 18 having one conductivity type can be continuously formed without being exposed to the atmosphere. In other words, each stacked interface can be formed without being contaminated by atmospheric components or contaminating impurity elements floating in the atmosphere, so that variations in TFT characteristics can be reduced.

次に、フォトレジストを用いてマスク19を形成し、第1の半導体膜16、第2の半導
体膜17、一導電型を有する第3の半導体膜18をエッチングして島状に分離形成する。
(図8(B))
Next, a mask 19 is formed using a photoresist, and the first semiconductor film 16, the second semiconductor film 17, and the third semiconductor film 18 having one conductivity type are etched and separated into island shapes.
(Fig. 8 (B))

その後、ソース及びドレインに接続する配線を形成するための第2導電膜20を形成す
る。第2導電膜20はアルミニウム、またはアルミニウムを主成分とする導電性材料で形
成するが、半導体膜と接する側の層をチタン、タンタル、モリブデン、タングステン、銅
またはこれらの元素の窒化物で形成した積層構造としても良い。例えば1層目がTaで2
層目がW、1層目がTaNで2層目がAl、1層目がTaNで2層目がCu、1層目がT
iで2層目がAlで3層目がTiといった組み合わせも考えられる。また1層目と2層目
のいずれか一方にAgPdCu合金を用いても良い。W、AlとSiの合金(Al−Si
)、TiNを順次積層した3層構造としてもよい。Wの代わりに窒化タングステンを用い
てもよいし、AlとSiの合金(Al−Si)に代えてAlとTiの合金膜(Al−Ti
)を用いてもよいし、TiNに代えてTiを用いてもよい。アルミニウムには耐熱性を向
上させるためにチタン、シリコン、スカンジウム、ネオジウム、銅などの元素を0.5〜
5原子%添加させても良い。(図8(C))
Thereafter, a second conductive film 20 for forming wirings connected to the source and drain is formed. The second conductive film 20 is formed of aluminum or a conductive material containing aluminum as a main component, and the layer on the side in contact with the semiconductor film is formed of titanium, tantalum, molybdenum, tungsten, copper, or a nitride of these elements. A laminated structure may be used. For example, the first layer is Ta and 2
Layer 1 is W, layer 1 is TaN, layer 2 is Al, layer 1 is TaN, layer 2 is Cu, layer 1 is T
Combinations of i, the second layer being Al, and the third layer being Ti are also conceivable. Further, an AgPdCu alloy may be used for either the first layer or the second layer. W, Al and Si alloy (Al-Si
), Or a three-layer structure in which TiN is sequentially laminated. Tungsten nitride may be used in place of W, or an alloy film of Al and Ti (Al—Ti) instead of an alloy of Al and Si (Al—Si).
) Or Ti instead of TiN. Aluminum contains elements such as titanium, silicon, scandium, neodymium, and copper in order to improve heat resistance.
You may add 5 atomic%. (Fig. 8 (C))

次にマスク21を形成する。マスク21はソースおよびドレインと接続する配線を形成
するためにパターン形成されたマスクであり、同時に第2の半導体膜17及び一導電型を
有する第3の半導体膜18を取り除きチャネル形成領域、ソース、ドレイン領域及びLD
D領域を形成するためのエッチングマスクとして併用されるものである。アルミニウムま
たはこれを主成分とする導電膜のエチングはBCl3、Cl2などの塩化物気体を用いて行
えば良い。このエッチング加工で配線23〜26を形成する。また、チャネル形成領域を
形成するためのエッチングにはSF6、NF3、CF4などのフッ化物気体を用いてエッチ
ングを行うが、この場合には下地となる第1の半導体膜16とのエッチング選択比をとれ
ないので、処理時間を適宜調整して行うこととなる。以上のようにして、チャネルエッチ
型のTFTの構造を形成することができる。(図9(A))
Next, a mask 21 is formed. The mask 21 is a mask formed to form a wiring connected to the source and drain, and at the same time, the second semiconductor film 17 and the third semiconductor film 18 having one conductivity type are removed to form a channel formation region, a source, Drain region and LD
It is used together as an etching mask for forming the D region. Etching of aluminum or a conductive film containing this as a main component may be performed using a chloride gas such as BCl 3 or Cl 2 . Wirings 23 to 26 are formed by this etching process. Further, etching for forming a channel formation region is performed using a fluoride gas such as SF 6 , NF 3 , CF 4 , and in this case, etching with the first semiconductor film 16 serving as a base is performed. Since the selection ratio cannot be taken, the processing time is appropriately adjusted. As described above, a channel-etch TFT structure can be formed. (Fig. 9 (A))

次に、チャネル形成領域の保護を目的とした第3絶縁膜27を、窒化珪素膜で形成する
。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に
浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密
な膜であることが要求される。第3絶縁膜27に窒化珪素膜を用いることで、第1の半導
体膜16中の酸素濃度を5×1019atoms/cm3以下、好ましくは1×1019at
oms/cm3以下とすることができる。この目的において、珪素をターゲットとして、
窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされ
た窒化珪素膜で、膜中の希ガス元素を含ませることにより緻密化が促進されることとなる
。また、グロー放電分解法においても、珪化物気体をアルゴンなどの不活性ガスで100
倍〜500倍に希釈して形成された窒化珪素膜は、100度以下の低温においても緻密な
膜を形成可能であり好ましい。さらに必要があれば第4絶縁膜28を酸化珪素膜で積層形
成しても良い。第3絶縁膜27と第4絶縁膜28はパッシベーション膜に相当する。
Next, a third insulating film 27 for the purpose of protecting the channel formation region is formed using a silicon nitride film. This silicon nitride film can be formed by sputtering or glow discharge decomposition, but it is intended to prevent the entry of contaminants such as organic substances, metal substances, and water vapor floating in the atmosphere, and it must be a dense film. Is required. By using a silicon nitride film for the third insulating film 27, the oxygen concentration in the first semiconductor film 16 is 5 × 10 19 atoms / cm 3 or less, preferably 1 × 10 19 at.
oms / cm 3 or less. For this purpose, using silicon as a target,
A silicon nitride film that has been subjected to high-frequency sputtering with a sputtering gas in which a rare gas element such as nitrogen and argon is mixed, and densification is promoted by including the rare gas element in the film. Also, in the glow discharge decomposition method, the silicide gas is 100% inert gas such as argon.
A silicon nitride film formed by diluting to 500 to 500 times is preferable because a dense film can be formed even at a low temperature of 100 degrees or less. Further, if necessary, the fourth insulating film 28 may be laminated with a silicon oxide film. The third insulating film 27 and the fourth insulating film 28 correspond to a passivation film.

第3絶縁膜27および/または第4絶縁膜28上には、好ましい形態として平坦化膜2
9を形成する。平坦化膜は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、または
シロキサン系材料を出発材料として形成されたSi−O結合とSi−CHx結合手を含む
絶縁膜で形成することが好ましい。これらの材料は含水性があるので、水分の侵入及び放
出を防ぐバリア膜として第6絶縁膜30を併設することが好ましい。第6絶縁膜30とし
ては上述のような窒化珪素膜を適用すれば良い。(図9(B))
On the third insulating film 27 and / or the fourth insulating film 28, the planarizing film 2 is preferably formed.
9 is formed. The planarization film is preferably formed using an insulating film including Si—O bonds and Si—CHx bonds formed using an organic resin such as acrylic, polyimide, or polyamide, or a siloxane-based material as a starting material. Since these materials have water content, it is preferable to provide the sixth insulating film 30 as a barrier film that prevents intrusion and release of moisture. As the sixth insulating film 30, a silicon nitride film as described above may be applied. (Fig. 9 (B))

画素電極31は、第6絶縁膜30、平坦化膜29、第3絶縁膜27、第4絶縁膜28に
コンタクトホールを形成した後に形成する。(図9(C))
The pixel electrode 31 is formed after contact holes are formed in the sixth insulating film 30, the planarizing film 29, the third insulating film 27, and the fourth insulating film 28. (Figure 9 (C))

以上のようにして形成されたチャネルエッチ型のTFTは、SASでチャネル形成領域
を構成することにより2〜10cm2/V・secの電界効果移動度を得ることができる
。従って、このTFTを画素のスイッチング用素子として、さらに走査線(ゲート線)側
の駆動回路を形成する素子として利用することができる。
The channel-etched TFT formed as described above can obtain a field effect mobility of 2 to 10 cm 2 / V · sec by forming a channel formation region with SAS. Therefore, the TFT can be used as a pixel switching element and an element for forming a driving circuit on the scanning line (gate line) side.

このような、画素のスイッチング素子と走査線側の駆動回路を同じTFTで素子基板は
、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホ
ール形成用マスク、画素電極形成用マスクの合計5枚のマスクで形成することができる。
The pixel switching element and the scanning line side drive circuit are the same TFT, and the element substrate is a gate electrode forming mask, a semiconductor region forming mask, a wiring forming mask, a contact hole forming mask, and a pixel electrode forming mask. A total of five masks can be formed.

図9(C)では画素のTFTがn型であるので、画素電極31として、陰極を用いるの
が望ましいが、逆にp型の場合は陽極を用いるのが望ましい。具体的には、仕事関数が小
さい公知の材料、例えば、Ca、Al、CaF、MgAg、AlLi等を用いることがで
きる。
In FIG. 9C, since the TFT of the pixel is n-type, it is preferable to use a cathode as the pixel electrode 31, but in the case of p-type, it is preferable to use an anode. Specifically, a known material having a small work function, such as Ca, Al, CaF, MgAg, AlLi, or the like can be used.

次に図10(A)に示すように、第6絶縁膜30上に、有機樹脂膜、無機絶縁膜または
有機ポリシロキサンを用いて形成された隔壁33を形成する。隔壁33は開口部を有して
おり、該開口部において画素電極31が露出している。次に図10(B)に示すように、
隔壁33の開口部において画素電極31と接するように、電界発光層34を形成する。電
界発光層34は、単数の層で構成されていても、複数の層が積層されるように構成されて
いてもどちらでも良い。複数の層で構成されている場合、陰極を用いた画素電極31上に
、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。
Next, as illustrated in FIG. 10A, a partition wall 33 formed using an organic resin film, an inorganic insulating film, or organic polysiloxane is formed over the sixth insulating film 30. The partition wall 33 has an opening, and the pixel electrode 31 is exposed in the opening. Next, as shown in FIG.
An electroluminescent layer 34 is formed so as to be in contact with the pixel electrode 31 in the opening of the partition wall 33. The electroluminescent layer 34 may be composed of a single layer or may be composed of a plurality of layers stacked. In the case of a plurality of layers, the electron injection layer, the electron transport layer, the light emitting layer, the hole transport layer, and the hole injection layer are stacked in this order on the pixel electrode 31 using the cathode.

そして電界発光層34を覆うように、陽極を用いた対向電極35を形成する。対向電極
35は、ITO、IZO、ITSOの他、酸化インジウムに2〜20%の酸化亜鉛(Zn
O)を混合した透明導電膜を用いることができる。対向電極35として上記透明導電膜の
他に、窒化チタン膜またはチタン膜を用いても良い。図10(B)では、対向電極35と
しITOを用いている。対向電極35は、その表面が平坦化されるように、CMP法、ポ
リビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またCMP法を用いた研磨
後に、対向電極35の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。隔壁3
3の開口部において、画素電極31と電界発光層34と対向電極35が重なり合うことで
、発光素子36が形成されている。
Then, a counter electrode 35 using an anode is formed so as to cover the electroluminescent layer 34. The counter electrode 35 is made of ITO, IZO, ITSO, indium oxide, 2-20% zinc oxide (Zn
A transparent conductive film mixed with O) can be used. In addition to the transparent conductive film, a titanium nitride film or a titanium film may be used as the counter electrode 35. In FIG. 10B, ITO is used as the counter electrode 35. The counter electrode 35 may be wiped with a CMP method or a polyvinyl alcohol-based porous material and polished so that the surface thereof is planarized. Further, after polishing using the CMP method, the surface of the counter electrode 35 may be irradiated with ultraviolet rays, oxygen plasma treatment, or the like. Bulkhead 3
3, the pixel electrode 31, the electroluminescent layer 34, and the counter electrode 35 are overlapped to form a light emitting element 36.

なお実際には、図10(B)まで完成したら、さらに外気に曝されないように気密性が
高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)
やカバー材でパッケージング(封入)することが好ましい。
Actually, when completed up to FIG. 10B, the protective film (laminate film, UV curable resin film, etc.) is highly airtight and less degassed so as not to be exposed to the outside air.
It is preferable to package (enclose) with a cover material.

なお、図7〜図10は、図1に示した構成を有するTFTの作製方法について示したが
、図3に示した構成を有するTFTも同様に作製することができる。ただし、図3に示し
たTFTの場合は、ゲート電極310、320に重畳させて、SASで形成された第1の
半導体膜312、322上にチャネル保護膜330、331を形成する点で、図7〜図1
0と異なっている。
7 to 10 show the manufacturing method of the TFT having the structure shown in FIG. 1, the TFT having the structure shown in FIG. 3 can be similarly manufactured. However, in the case of the TFT shown in FIG. 3, channel protective films 330 and 331 are formed on the first semiconductor films 312 and 322 made of SAS so as to overlap with the gate electrodes 310 and 320, respectively. 7 to 1
It is different from zero.

また、図1と図3では、第3絶縁膜(第1のパッシベーション膜)、第4絶縁膜(第2
のパッシベーション膜)にコンタクトホールを形成した後、画素電極を形成し、隔壁を形
成したものである。隔壁は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、または
シロキサン系材料を出発材料として形成されたSi−O結合とSi−CHx結合手を含む
絶縁膜で形成すれば良く、特に感光性の材料を用い、画素電極上に開口部を形成し、その
開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ま
しい。
1 and 3, the third insulating film (first passivation film) and the fourth insulating film (second
The contact hole is formed in the passivation film), the pixel electrode is formed, and the partition wall is formed. The partition wall may be formed of an insulating film including Si—O bonds and Si—CHx bonds formed using an organic resin such as acrylic, polyimide, or polyamide, or a siloxane-based material as a starting material. Preferably, an opening is formed on the pixel electrode, and the side wall of the opening is preferably formed as an inclined surface having a continuous curvature.

本発明で用いることができるセミアモルファスTFTは、n型であってもp型であって
もどちらでも良い。ただしセミアモルファスTFTはp型よりもn型の方が、移動度が高
く、発光装置の画素に用いるのにより適している。本実施例では、駆動用TFTがn型の
場合を例に挙げて、画素の断面構造について説明する。
The semi-amorphous TFT that can be used in the present invention may be either n-type or p-type. However, the semi-amorphous TFT has higher mobility in the n-type than in the p-type, and is more suitable for use in the pixel of the light-emitting device. In this embodiment, a cross-sectional structure of a pixel will be described with an example in which a driving TFT is an n-type.

図11(A)に、駆動用TFT7001がn型で、発光素子7002から発せられる光
が陽極7005側に抜ける場合の、画素の断面図を示す。図11(A)では、発光素子7
002の陰極7003と駆動用TFT7001が電気的に接続されており、陰極7003
上に電界発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数
が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例え
ば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして電界発光層7004
は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、
発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要
はない。陽極7005は光を透過する透明導電膜を用いて形成し、例えばITO、IZO
、ITSOの他、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電
膜を用いても良い。
FIG. 11A is a cross-sectional view of a pixel in the case where the driving TFT 7001 is n-type and light emitted from the light-emitting element 7002 passes to the anode 7005 side. In FIG. 11A, the light-emitting element 7
A cathode 7003 of 002 and a driving TFT 7001 are electrically connected, and the cathode 7003
An electroluminescent layer 7004 and an anode 7005 are stacked in this order. A known material can be used for the cathode 7003 as long as it has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. The electroluminescent layer 7004
May be composed of a single layer, or may be composed of a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer,
A light emitting layer, a hole transport layer, and a hole injection layer are laminated in this order. Note that it is not necessary to provide all of these layers. The anode 7005 is formed using a transparent conductive film that transmits light. For example, ITO, IZO
In addition to ITSO, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used.

陰極7003と、電界発光層7004と、陽極7005とが重なっている部分が発光素
子7002に相当する。図11(A)に示した画素の場合、発光素子7002から発せら
れる光は、白抜きの矢印で示すように陽極7005側に抜ける。
A portion where the cathode 7003, the electroluminescent layer 7004, and the anode 7005 overlap corresponds to the light emitting element 7002. In the case of the pixel shown in FIG. 11A, light emitted from the light-emitting element 7002 passes to the anode 7005 side as indicated by a white arrow.

図11(B)に、駆動用TFT7011がn型で、発光素子7012から発せられる光
が陰極7013側に抜ける場合の、画素の断面図を示す。図11(B)では、駆動用TF
T7011と電気的に接続された透明導電膜7017上に、発光素子7012の陰極70
13が成膜されており、陰極7013上に電界発光層7014、陽極7015が順に積層
されている。そして陽極7015を覆うように、光を反射または遮蔽するための遮蔽膜7
016が成膜されている。陰極7013は、図11(A)の場合と同様に、仕事関数が小
さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する
程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するAl
を、陰極7013として用いることができる。そして電界発光層7014は、図11(A
)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。陽極7015は光を透過する必要はないが、図11(A)と同様に、
透明導電膜を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射す
る金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂
等を用いることもできる。
FIG. 11B is a cross-sectional view of a pixel in the case where the driving TFT 7011 is an n-type and light emitted from the light-emitting element 7012 passes to the cathode 7013 side. In FIG. 11B, the driving TF
On the transparent conductive film 7017 electrically connected to T7011, the cathode 70 of the light-emitting element 7012 is formed.
13 is formed, and an electroluminescent layer 7014 and an anode 7015 are sequentially stacked on the cathode 7013. A shielding film 7 for reflecting or shielding light so as to cover the anode 7015.
016 is formed. As in the case of FIG. 11A, a known material can be used for the cathode 7013 as long as it is a conductive film having a low work function. However, the film thickness is set so as to transmit light (preferably, about 5 nm to 30 nm). For example, Al having a film thickness of 20 nm
Can be used as the cathode 7013. The electroluminescent layer 7014 has a structure shown in FIG.
), It may be composed of a single layer or a plurality of layers stacked. The anode 7015 is not required to transmit light, but as in FIG.
It can be formed using a transparent conductive film. The shielding film 7016 can be formed using, for example, a metal that reflects light, but is not limited to a metal film. For example, a resin to which a black pigment is added can be used.

陰極7013と、電界発光層7014と、陽極7015とが重なっている部分が発光素
子7012に相当する。図11(B)に示した画素の場合、発光素子7012から発せら
れる光は、白抜きの矢印で示すように陰極7013側に抜ける。
A portion where the cathode 7013, the electroluminescent layer 7014, and the anode 7015 overlap corresponds to the light emitting element 7012. In the case of the pixel shown in FIG. 11B, light emitted from the light-emitting element 7012 passes to the cathode 7013 side as shown by a hollow arrow.

次に図11(C)を用いて、駆動用TFT7021がn型で、発光素子7022から発
せられる光が陽極7025側と陰極7023側の両方から抜ける場合の、画素の断面図を
示す。図11(C)では、駆動用TFT7021と電気的に接続された透明導電膜702
7上に、発光素子7022の陰極7023が成膜されており、陰極7023上に電界発光
層7024、陽極7025が順に積層されている。陰極7023は、図11(A)の場合
と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしそ
の膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極702
3として用いることができる。そして電界発光層7024は、図11(A)と同様に、単
数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良
い。陽極7025は、図11(A)と同様に、光を透過する透明導電膜を用いて形成する
ことができる。
Next, FIG. 11C is a cross-sectional view of a pixel in the case where the driving TFT 7021 is n-type and light emitted from the light-emitting element 7022 is emitted from both the anode 7025 side and the cathode 7023 side. In FIG. 11C, the transparent conductive film 702 that is electrically connected to the driving TFT 7021.
7, a cathode 7023 of a light emitting element 7022 is formed, and an electroluminescent layer 7024 and an anode 7025 are sequentially stacked on the cathode 7023. As in the case of FIG. 11A, a known material can be used for the cathode 7023 as long as it is a conductive film having a low work function. However, the film thickness is set so as to transmit light. For example, Al having a thickness of 20 nm is used as the cathode 702.
3 can be used. In addition, as in FIG. 11A, the electroluminescent layer 7024 may be formed of a single layer or a stack of a plurality of layers. The anode 7025 can be formed using a transparent conductive film that transmits light, as in FIG.

陰極7023と、電界発光層7024と、陽極7025とが重なっている部分が発光素
子7022に相当する。図11(C)に示した画素の場合、発光素子7022から発せら
れる光は、白抜きの矢印で示すように陽極7025側と陰極7023側の両方に抜ける。
A portion where the cathode 7023, the electroluminescent layer 7024, and the anode 7025 overlap corresponds to the light-emitting element 7022. In the case of the pixel shown in FIG. 11C, light emitted from the light-emitting element 7022 passes through both the anode 7025 side and the cathode 7023 side as indicated by white arrows.

なお本実施例では、駆動用TFTと発光素子が電気的に接続されている例を示したが、
駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい
In this embodiment, the example in which the driving TFT and the light emitting element are electrically connected is shown.
The current control TFT may be connected between the driving TFT and the light emitting element.

なお、図11(A)〜図11(C)に示す全ての画素において、発光素子を覆うように
保護膜を成膜しても良い。保護膜は水分や酸素などの発光素子の劣化を促進させる原因と
なる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDL
C膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。ま
た上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの
物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
Note that a protective film may be formed so as to cover the light-emitting elements in all the pixels illustrated in FIGS. As the protective film, a film that hardly transmits a substance that causes deterioration of the light-emitting element, such as moisture or oxygen, as compared with other insulating films is used. Typically, for example, DL
It is desirable to use a C film, a carbon nitride film, a silicon nitride film formed by RF sputtering, or the like. In addition, the above-described film that hardly transmits a substance such as moisture or oxygen and a film that easily allows a substance such as moisture or oxygen to pass through can be stacked to be used as a protective film.

また、図11(B)、図11(C)において、陰極側から光を得るためには、陰極の膜
厚を薄くする方法の他に、Liを添加することで仕事関数が小さくなったITOを用いる
方法もある。
In FIGS. 11B and 11C, in order to obtain light from the cathode side, in addition to the method of reducing the thickness of the cathode, ITO whose work function is reduced by adding Li is used. There is also a method using.

なお本発明の発光装置は、図11に示した構成に限定されるものではなく、本発明の技
術的思想に基づく各種の変形が可能である。
The light emitting device of the present invention is not limited to the configuration shown in FIG. 11, and various modifications based on the technical idea of the present invention are possible.

本実施例では、本発明の発光装置が有する、セミアモルファスTFTを用いた画素のバ
リエーションについて説明する。
In this embodiment, a variation of a pixel using a semi-amorphous TFT included in the light-emitting device of the present invention will be described.

図12(A)に、本実施例の画素の一形態を示す。図12(A)に示す画素は、発光素
子901と、画素へのビデオ信号の入力を制御するためのスイッチング素子として用いる
スイッチング用TFT902と、発光素子901に流れる電流値を制御する駆動用TFT
903と、発光素子901への電流の供給の有無を選択するための電流制御用TFT90
4とを有している。さらに本実施例のように、ビデオ信号の電位を保持するための容量素
子905を画素に設けても良い。
FIG. 12A illustrates one mode of a pixel of this example. A pixel illustrated in FIG. 12A includes a light-emitting element 901, a switching TFT 902 used as a switching element for controlling input of a video signal to the pixel, and a driving TFT for controlling a current value flowing through the light-emitting element 901.
903 and a current control TFT 90 for selecting whether or not to supply current to the light emitting element 901
4. Further, as in this embodiment, a capacitor 905 for holding the potential of the video signal may be provided in the pixel.

スイッチング用TFT902、駆動用TFT903及び電流制御用TFT904はn型
であってもp型であってもどちらでも良いが、全て同じ極性を有する。そして駆動用TF
T903を飽和領域で、電流制御用TFT904を線形領域で動作させる。
The switching TFT 902, the driving TFT 903, and the current control TFT 904 may be either n-type or p-type, but all have the same polarity. And driving TF
T903 is operated in the saturation region, and the current control TFT 904 is operated in the linear region.

また、駆動用TFT903のLをWより長く、電流制御用TFT904のLをWと同じ
か、それより短くてもよい。より望ましくは、駆動用TFT903のWに対するLの比が
5以上にするとよい。上記構成によって、駆動用TFT903の特性の違いに起因する、
画素間における発光素子901の輝度のばらつきをさらに抑えることができる。また、駆
動用TFTのチャネル長をL1、チャネル幅をW1、電流制御用TFTのチャネル長をL
2、チャネル幅をW2とすると、L1/W1:L2/W2=X:1のとき、Xは5以上6
000以下とするのが望ましい。例えばX=6000の場合、L1/W1=500μm/
3μm、L2/W2=3μm/100μmとするのが望ましい。
Further, L of the driving TFT 903 may be longer than W, and L of the current control TFT 904 may be equal to or shorter than W. More preferably, the ratio of L to W of the driving TFT 903 is 5 or more. With the above configuration, due to the difference in characteristics of the driving TFT 903,
Variation in luminance of the light emitting element 901 between pixels can be further suppressed. The channel length of the driving TFT is L1, the channel width is W1, and the channel length of the current control TFT is L.
2. When the channel width is W2, when L1 / W1: L2 / W2 = X: 1, X is 5 or more and 6
000 or less is desirable. For example, when X = 6000, L1 / W1 = 500 μm /
It is desirable that 3 μm and L2 / W2 = 3 μm / 100 μm.

スイッチング用TFT902のゲート電極は、走査線Gに接続されている。スイッチン
グ用TFT902のソースとドレインは、一方が信号線Sに、もう一方が電流制御用TF
T904のゲート電極に接続されている。駆動用TFT903のゲート電極は第2の電源
線Vbに接続されている。そして駆動用TFT903及び電流制御用TFT904は、第
1の電源線Vaから供給される電流が、駆動用TFT903及び電流制御用TFT904
のドレイン電流として発光素子901に供給されるように、第1の電源線Va、発光素子
901と接続されている。本実施例では、電流制御用TFT904のソースが第1の電源
線Vaに接続され、駆動用TFT903のドレインが発光素子901の画素電極に接続さ
れる。
The gate electrode of the switching TFT 902 is connected to the scanning line G. One of the source and drain of the switching TFT 902 is the signal line S, and the other is the current control TF.
It is connected to the gate electrode of T904. The gate electrode of the driving TFT 903 is connected to the second power supply line Vb. In the driving TFT 903 and the current control TFT 904, the current supplied from the first power supply line Va is the driving TFT 903 and the current control TFT 904.
Are connected to the first power supply line Va and the light emitting element 901 so as to be supplied to the light emitting element 901 as the drain current of the current. In this embodiment, the source of the current control TFT 904 is connected to the first power supply line Va, and the drain of the drive TFT 903 is connected to the pixel electrode of the light emitting element 901.

なお駆動用TFT903のソースを第1の電源線Vaに接続し、電流制御用TFT90
4のドレインを発光素子901の画素電極に接続してもよい。
The source of the driving TFT 903 is connected to the first power supply line Va, and the current control TFT 90 is connected.
4 drains may be connected to the pixel electrode of the light emitting element 901.

発光素子901は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とからなる
。図12(A)のように、陰極が駆動用TFT903と接続している場合、陰極が画素電
極、陽極が対向電極となる。発光素子901の対向電極と、第1の電源線Vaのそれぞれ
には、発光素子901に順バイアス方向の電流が供給されるように、電位差が設けられて
いる。発光素子901の対向電極は、補助電極Wと接続されている。
The light-emitting element 901 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. In the case where the cathode is connected to the driving TFT 903 as shown in FIG. 12A, the cathode is a pixel electrode and the anode is a counter electrode. A potential difference is provided between the counter electrode of the light emitting element 901 and the first power supply line Va so that a current in the forward bias direction is supplied to the light emitting element 901. The counter electrode of the light emitting element 901 is connected to the auxiliary electrode W.

容量素子905が有する2つの電極は、一方は第1の電源線Vaに接続されており、も
う一方は電流制御用TFT904のゲート電極に接続されている。容量素子905はスイ
ッチング用TFT902が非選択状態(オフ状態)にある時、容量素子905の電極間の
電位差を保持するために設けられている。なお図12(A)では容量素子905を設ける
構成を示したが、図12(A)に示す画素はこの構成に限定されず、容量素子905を設
けない構成にしても良い。
One of the two electrodes of the capacitor 905 is connected to the first power supply line Va, and the other is connected to the gate electrode of the current control TFT 904. The capacitor 905 is provided to hold a potential difference between the electrodes of the capacitor 905 when the switching TFT 902 is in a non-selected state (off state). Note that FIG. 12A illustrates a structure in which the capacitor 905 is provided; however, the pixel illustrated in FIG. 12A is not limited to this structure, and the capacitor 905 may not be provided.

図12(A)では駆動用TFT903および電流制御用TFT904をn型とし、駆動
用TFT903のドレインと発光素子901の陰極とを接続した。逆に駆動用TFT90
3および電流制御用TFT904をp型とするならば、駆動用TFT903のソースと発
光素子901の陽極とを接続する。この場合、発光素子901の陽極が画素電極、陰極が
対向電極となる。
In FIG. 12A, the driving TFT 903 and the current control TFT 904 are n-type, and the drain of the driving TFT 903 and the cathode of the light emitting element 901 are connected. Conversely, driving TFT 90
3 and the current control TFT 904 are p-type, the source of the driving TFT 903 and the anode of the light emitting element 901 are connected. In this case, the anode of the light emitting element 901 is a pixel electrode, and the cathode is a counter electrode.

次に、図12(B)に、図12(A)に示した画素に、電流制御用TFT904を強制
的にオフするためのTFT(消去用TFT)906を設けた画素の回路図を示す。なお図
12(B)では、図12(A)において既に説明した素子については、同じ符号を付して
示す。なお第1の走査線は第2の走査線と区別するために、Gaで示し、第2の走査線を
Gbとして示す。消去用TFT906は、ゲート電極が第2の走査線Gbに接続されてお
り、ソースとドレインは、一方が電流制御用TFT904のゲート電極に、他方が第1の
電源線Vaに接続されている。消去用TFT906はn型であってもp型であってもどち
らでも良いが、画素内の他のTFTと同じ極性を有する。
Next, FIG. 12B is a circuit diagram of a pixel in which a TFT (erasing TFT) 906 for forcibly turning off the current control TFT 904 is provided in the pixel shown in FIG. Note that in FIG. 12B, elements already described in FIG. 12A are denoted by the same reference numerals. Note that the first scan line is indicated by Ga and the second scan line is indicated by Gb in order to be distinguished from the second scan line. The erasing TFT 906 has a gate electrode connected to the second scanning line Gb, one of the source and the drain connected to the gate electrode of the current control TFT 904 and the other connected to the first power supply line Va. The erasing TFT 906 may be either n-type or p-type, but has the same polarity as other TFTs in the pixel.

次に、図12(C)に、図12(A)に示した画素において、駆動用TFT903のゲ
ート電極を、第2の走査線Gbに接続する画素の回路図を示す。なお図12(C)では、
図12(A)において既に説明した素子については、同じ符号を付して示す。図12(C
)に示すように、駆動用TFT903のゲート電極に与える電位を切り替えることで、ビ
デオ信号が有する情報に関わらず、発光素子901の発光を強制的に終了させることがで
きる。
Next, FIG. 12C is a circuit diagram of a pixel in which the gate electrode of the driving TFT 903 is connected to the second scanning line Gb in the pixel shown in FIG. In FIG. 12C,
Elements already described in FIG. 12A are denoted by the same reference numerals. FIG.
As shown in (), by switching the potential applied to the gate electrode of the driving TFT 903, the light emission of the light emitting element 901 can be forcibly terminated regardless of the information included in the video signal.

次に、図12(D)に、図12(C)に示した画素において、電流制御用TFT904
を強制的にオフするためのTFT(消去用TFT)906を設けた画素の回路図を示す。
なお図12(D)では、図12(A)〜図12(D)及び図12(C)において既に説明
した素子については、同じ符号を付して示す。消去用TFT906は、ゲート電極が第2
の走査線Gbに接続されており、ソースとドレインは、一方が電流制御用TFT904の
ゲート電極に、他方が電源線Vに接続されている。消去用TFT906はn型であっても
p型であってもどちらでも良いが、画素内の他のTFTと同じ極性を有する。
Next, FIG. 12D illustrates a current control TFT 904 in the pixel illustrated in FIG.
1 is a circuit diagram of a pixel provided with a TFT (erase TFT) 906 for forcibly turning off.
Note that in FIG. 12D, elements already described in FIGS. 12A to 12D and 12C are denoted by the same reference numerals. The erasing TFT 906 has a second gate electrode.
One of the source and the drain is connected to the gate electrode of the current control TFT 904, and the other is connected to the power supply line V. The erasing TFT 906 may be either n-type or p-type, but has the same polarity as other TFTs in the pixel.

次に、図12(E)に、電流制御用TFTを設けない画素の構成を示す。図12(E)
において、911は発光素子、912はスイッチング用TFT、913は駆動用TFT、
915は容量素子、916は消去用TFT916に相当する。スイッチング用TFT91
2は、ゲート電極が第1の走査線Gaに接続されており、ソースとドレインが、一方は信
号線Sに、他方が駆動用TFT913のゲート電極に接続されている。駆動用TFT91
3は、ソースが電源線Vに、ドレインが発光素子911の画素電極に接続されている。発
光素子911の対向電極は補助電極Wに接続されている。消去用TFT916は、ゲート
電極が第2の走査線Gbに、ソースとドレインは、一方が駆動用TFT913のゲート電
極に、他方が電源線Vに接続されている。
Next, FIG. 12E illustrates a structure of a pixel in which a current control TFT is not provided. FIG. 12 (E)
911 is a light emitting element, 912 is a switching TFT, 913 is a driving TFT,
Reference numeral 915 corresponds to a capacitor element, and 916 corresponds to an erasing TFT 916. Switching TFT91
2, the gate electrode is connected to the first scanning line Ga, the source and the drain are connected to the signal line S, and the other is connected to the gate electrode of the driving TFT 913. Driving TFT 91
3, the source is connected to the power supply line V, and the drain is connected to the pixel electrode of the light emitting element 911. The counter electrode of the light emitting element 911 is connected to the auxiliary electrode W. The erasing TFT 916 has a gate electrode connected to the second scanning line Gb, one of the source and the drain connected to the gate electrode of the driving TFT 913, and the other connected to the power supply line V.

なお、本発明の発光装置が有する画素の構成は、本実施例で示した構成に限定されない
Note that the structure of the pixel included in the light-emitting device of the present invention is not limited to the structure shown in this embodiment.

本実施例では、本発明の発光装置が有するセミアモルファスTFTの、一形態について
説明する。
In this example, one mode of a semi-amorphous TFT included in the light-emitting device of the present invention will be described.

図13(A)に、本実施例のセミアモルファスTFTの上面図を、図13(B)に、図
13(A)のA−A’における断面図を示す。1301は、その一部がゲート電極として
機能するゲート配線であり、ゲート絶縁膜を1302間に挟んで、セミアモルファス半導
体で形成された第1の半導体膜1303と重なっている。また、第1の半導体膜1303
と接するように、LDD領域として機能する第2の半導体膜1304a、1304bが形
成されており、第2の半導体膜1304a、1304bに接するように、一導電型を有す
る第3の半導体膜1305a、1305bが形成されている。また1306、1307は
、第3の半導体膜1305a、1305bとそれぞれ接する配線に相当する。
FIG. 13A shows a top view of the semi-amorphous TFT of this example, and FIG. 13B shows a cross-sectional view taken along line AA ′ of FIG. 13A. A part 1301 is a gate wiring functioning as a gate electrode, and overlaps a first semiconductor film 1303 formed of a semi-amorphous semiconductor with a gate insulating film 1302 interposed therebetween. In addition, the first semiconductor film 1303
Second semiconductor films 1304a and 1304b functioning as LDD regions are formed so as to be in contact with each other, and third semiconductor films 1305a and 1305b having one conductivity type are provided so as to be in contact with the second semiconductor films 1304a and 1304b. Is formed. Reference numerals 1306 and 1307 correspond to wirings in contact with the third semiconductor films 1305a and 1305b, respectively.

図13に示すセミアモルファスTFTにおいて、第3の半導体膜1305aと第3の半
導体膜1305bの間隔を一定にすることで、チャネル長を一定に保つことができる。ま
た、第3の半導体膜1305bの端部を第3の半導体膜1305aで囲むようにレイアウ
トすることで、チャネル形成領域のドレイン領域側において、電界が集中するのを緩和す
ることができる。さらに、チャネル長に対するチャネル幅の比を高くすることができるの
で、オン電流を高めることができる。
In the semi-amorphous TFT shown in FIG. 13, the channel length can be kept constant by keeping the distance between the third semiconductor film 1305a and the third semiconductor film 1305b constant. Further, by laying out the end portion of the third semiconductor film 1305b so as to be surrounded by the third semiconductor film 1305a, concentration of an electric field on the drain region side of the channel formation region can be reduced. Furthermore, since the ratio of the channel width to the channel length can be increased, the on-state current can be increased.

本実施例では、極性が全て同一のセミアモルファスTFTを用いた、シフトレジスタの
一形態について説明する。図14(A)に、本実施例のシフトレジスタの構成を示す。図
14(A)に示すシフトレジスタは、第1のクロック信号CLK、第2のクロック信号C
LKb、スタートパルス信号SPを用いて動作する。1401はパルス出力回路であり、
その具体的な構成を、図14(B)に示す。
In this embodiment, an example of a shift register using semi-amorphous TFTs having the same polarity will be described. FIG. 14A shows the structure of the shift register of this embodiment. The shift register illustrated in FIG. 14A includes a first clock signal CLK and a second clock signal C.
It operates using LKb and start pulse signal SP. 1401 is a pulse output circuit,
Its specific structure is shown in FIG.

パルス出力回路1401は、TFT801〜806と、容量素子807を有する。TF
T801は、ゲートがノード2に、ソースがTFT805のゲートに接続されており、ド
レインに電位Vddが与えられている。TFT802は、ゲートがTFT806のゲート
に、ドレインがTFT805のゲートに接続されており、ソースに電位Vssが与えられ
ている。TFT803は、ゲートがノード3に、ソースがTFT806のゲートに接続さ
れており、ドレインに電位Vddが与えられている。TFT804は、ゲートがノード2
に、ドレインがTFT805のゲートに接続されており、ソースに電位Vssが与えられ
ている。TFT805は、ゲートが容量素子807の一方の電極に、ドレインがノード1
に、ソースが容量素子807の他方の電極及びノード4に接続されている。またTFT8
06は、ゲートが容量素子807の一方の電極に、ドレインがノード4に接続されており
、ソースに電位Vssが与えられている。
The pulse output circuit 1401 includes TFTs 801 to 806 and a capacitor 807. TF
In T801, the gate is connected to the node 2, the source is connected to the gate of the TFT 805, and the potential Vdd is applied to the drain. The TFT 802 has a gate connected to the gate of the TFT 806, a drain connected to the gate of the TFT 805, and a potential Vss applied to the source. The TFT 803 has a gate connected to the node 3, a source connected to the gate of the TFT 806, and a potential Vdd applied to the drain. The gate of the TFT 804 is node 2
Further, the drain is connected to the gate of the TFT 805, and the potential Vss is applied to the source. The TFT 805 has a gate connected to one electrode of the capacitor 807 and a drain connected to the node 1.
Further, the source is connected to the other electrode of the capacitor 807 and the node 4. TFT8
In 06, the gate is connected to one electrode of the capacitor 807, the drain is connected to the node 4, and the potential Vss is applied to the source.

次に、図14(B)に示すパルス出力回路1401の動作について説明する。ただし、
CLK、CLKb、SPは、HレベルのときVdd、LレベルのときVssとし、さらに
説明を簡単にするためVss=0と仮定する。
Next, operation of the pulse output circuit 1401 illustrated in FIG. 14B is described. However,
CLK, CLKb, and SP are assumed to be Vdd when H level, Vss when L level, and Vss = 0 for simplicity of explanation.

SPがHレベルになると、TFT801がオンになるため、TFT805のゲートの電
位が上昇していく。そして最終的には、TFT805のゲートの電位がVdd−Vth(
VthはTFT801〜806のしきい値とする)となったところで、TFT801がオ
フし、浮遊状態となる。一方、SPがHレベルになるとTFT804がオンになるため、
TFT802、806のゲートの電位は下降し、最終的にはVssとなり、TFT802
、806はオフになる。TFT803のゲートは、このときLレベルとなっており、オフ
している。
When SP becomes H level, the TFT 801 is turned on, so that the gate potential of the TFT 805 rises. Finally, the gate potential of the TFT 805 is Vdd−Vth (
When Vth becomes the threshold value of the TFTs 801 to 806), the TFT 801 is turned off and enters a floating state. On the other hand, since the TFT 804 is turned on when SP becomes H level,
The potentials of the gates of the TFTs 802 and 806 drop and finally become Vss.
, 806 is turned off. At this time, the gate of the TFT 803 is at the L level and is turned off.

次にSPはLレベルとなり、TFT801、804がオフし、TFT805のゲートの
電位がVdd−Vthで保持される。ここで、TFT805のゲート/ソース間電圧がそ
のしきい値Vthを上回っていれば、TFT805がオンする。
Next, SP becomes L level, the TFTs 801 and 804 are turned off, and the gate potential of the TFT 805 is held at Vdd−Vth. Here, if the gate-source voltage of the TFT 805 exceeds the threshold value Vth, the TFT 805 is turned on.

次に、ノード1に与えられているCLKがLレベルからHレベルに変わると、TFT8
05がオンしているので、ノード4、すなわちTFT805のソースの電位が上昇を始め
る。そしてTFT805のゲート/ソース間には容量素子807による容量結合が存在し
ているため、ノード4の電位上昇に伴い、浮遊状態となっているTFT805のゲートの
電位が再び上昇する。最終的には、TFT805のゲートの電位は、Vdd+Vthより
も高くなり、ノード4の電位はVddに等しくなる。そして、上述の動作を2段目以降の
パルス出力回路1401において同様行なわれ、順にパルスが出力される。
Next, when the CLK applied to the node 1 changes from the L level to the H level, the TFT 8
Since 05 is on, the potential of the node 4, that is, the source of the TFT 805 starts to rise. Since capacitive coupling due to the capacitive element 807 exists between the gate / source of the TFT 805, the potential of the gate of the TFT 805 that is in a floating state rises again as the potential of the node 4 rises. Eventually, the potential of the gate of the TFT 805 becomes higher than Vdd + Vth, and the potential of the node 4 becomes equal to Vdd. Then, the above-described operation is similarly performed in the pulse output circuit 1401 in the second and subsequent stages, and pulses are output in order.

本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図15を
用いて説明する。図15は、第1の基板上に形成されたセミアモルファスTFT及び発光
素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図15
(B)は、図15(A)のA−A’における断面図に相当する。
In this example, the appearance of a panel corresponding to one embodiment of the light-emitting device of the present invention will be described with reference to FIG. 15 is a top view of a panel in which a semi-amorphous TFT and a light-emitting element formed over a first substrate are sealed with a sealing material between the second substrate and FIG.
FIG. 15B corresponds to a cross-sectional view taken along line AA ′ in FIG.

第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲
むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動
回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走
査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板400
6とによって、充填材4007と共に密封されている。また第1の基板4001上のシー
ル材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結
晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施例では、
多結晶半導体膜を用いたTFTを有する信号線駆動回路を、第1の基板4001に貼り合
わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形
成し、貼り合わせるようにしても良い。図15では、信号線駆動回路4003に含まれる
、多結晶半導体膜で形成されたTFT4009を例示する。
A sealant 4005 is provided so as to surround the pixel portion 4002 provided over the first substrate 4001 and the scan line driver circuit 4004. A second substrate 4006 is provided over the pixel portion 4002 and the scan line driver circuit 4004. Therefore, the pixel portion 4002 and the scan line driver circuit 4004 include the first substrate 4001, the sealant 4005, and the second substrate 400.
6 together with the filler 4007. In addition, a signal line driver circuit 4003 formed using a polycrystalline semiconductor film is mounted over a separately prepared substrate in a region different from the region surrounded by the sealant 4005 over the first substrate 4001. In this example,
An example in which a signal line driver circuit having a TFT using a polycrystalline semiconductor film is bonded to the first substrate 4001 is described; however, a signal line driver circuit is formed using a transistor using a single crystal semiconductor, and the signal line driver circuit is bonded. May be. FIG. 15 illustrates a TFT 4009 formed of a polycrystalline semiconductor film that is included in the signal line driver circuit 4003.

また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は
、TFTを複数有しており、図15(B)では、画素部4002に含まれるTFT401
0とを例示している。なお本実施例では、TFT4010が駆動用TFTであると仮定す
るが、TFT4010は電流制御用TFTであっても良いし、消去用TFTであっても良
い。TFT4010はセミアモルファス半導体を用いたTFTに相当する。
The pixel portion 4002 and the scan line driver circuit 4004 provided over the first substrate 4001 include a plurality of TFTs. In FIG. 15B, the TFT 401 included in the pixel portion 4002 is provided.
0 is illustrated. In this embodiment, it is assumed that the TFT 4010 is a driving TFT, but the TFT 4010 may be a current control TFT or an erasing TFT. The TFT 4010 corresponds to a TFT using a semi-amorphous semiconductor.

また4011は発光素子に相当し、発光素子4011が有する画素電極は、TFT40
10のドレインと、配線4017を介して電気的に接続されている。そして本実施例では
、発光素子4011の対向電極と透明導電膜4012が電気的に接続されている。なお発
光素子4011の構成は、本実施の形態に示した構成に限定されない。発光素子4011
から取り出す光の方向や、TFT4010の極性などに合わせて、発光素子4011の構
成は適宜変えることができる。
Reference numeral 4011 corresponds to a light emitting element, and the pixel electrode included in the light emitting element 4011 is a TFT 40.
10 drains are electrically connected to each other through a wiring 4017. In this embodiment, the counter electrode of the light emitting element 4011 and the transparent conductive film 4012 are electrically connected. Note that the structure of the light-emitting element 4011 is not limited to the structure described in this embodiment. Light emitting element 4011
The structure of the light-emitting element 4011 can be changed as appropriate in accordance with the direction in which light is extracted from the TFT, the polarity of the TFT 4010, and the like.

また、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素
部4002に与えられる各種信号及び電位は、図15(B)に示す断面図では図示されて
いないが、引き回し配線4014及び4015を介して、接続端子4016から供給され
ている。
In addition, a variety of signals and potentials are supplied to the signal line driver circuit 4003 and the scan line driver circuit 4004 or the pixel portion 4002 which are separately formed, which are not illustrated in the cross-sectional view in FIG. And 4015 through a connection terminal 4016.

本実施例では、接続端子4016が、発光素子4011が有する画素電極と同じ導電膜
から形成されている。また、引き回し配線4014は、配線4017と同じ導電膜から形
成されている。また引き回し配線4015は、TFT4010が有するゲート電極と、同
じ導電膜から形成されている。
In this embodiment, the connection terminal 4016 is formed of the same conductive film as the pixel electrode included in the light emitting element 4011. Further, the lead wiring 4014 is formed of the same conductive film as the wiring 4017. The lead wiring 4015 is formed of the same conductive film as the gate electrode of the TFT 4010.

接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して
電気的に接続されている。
The connection terminal 4016 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive film 4019.

なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的には
ステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとして
は、FRP(Fiberglass−Reinforced Plastics)板、P
VF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフ
ィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
Note that as the first substrate 4001 and the second substrate 4006, glass, metal (typically stainless steel), ceramics, or plastic can be used. As plastic, FRP (Fiberglass-Reinforced Plastics) plate, P
A VF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

但し、発光素子4011からの光の取り出し方向に位置する基板には、第2の基板は透
明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィル
ムまたはアクリルフィルムのような透光性を有する材料を用いる。
However, the second substrate must be transparent to the substrate positioned in the light extraction direction from the light emitting element 4011. In that case, a light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic film is used.

また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素
を用いた。
As the filler 4007, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EV
A (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.

なお図15では、信号線駆動回路4003を別途形成し、第1の基板4001に実装し
ている例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形
成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途
形成して実装しても良い。
Note that FIG. 15 illustrates an example in which the signal line driver circuit 4003 is separately formed and mounted on the first substrate 4001; however, this embodiment is not limited to this structure. The scan line driver circuit may be separately formed and then mounted, or only part of the signal line driver circuit or part of the scan line driver circuit may be separately formed and then mounted.

本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。   This embodiment can be implemented in combination with the structure described in other embodiments.

発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
Since a light-emitting device using a light-emitting element is a self-luminous type, it has excellent visibility in a bright place and a wide viewing angle compared to a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装
置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等)、記録媒体を備えた画像再生装置(具体的にはDVD:Digital Versa
tile Disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備え
た装置)などが挙げられる。特に携帯用電子機器の場合、斜め方向から画面を見る機会が
多く、視野角の広さが重要視されるため、発光装置を用いることが望ましい。また本発明
では、半導体膜の成膜後に結晶化の工程を設ける必要がないので、比較的パネルの大型化
が容易であるため、10〜50インチの大型のパネルを用いた電子機器に非常に有用であ
る。それら電子機器の具体例を図16に示す。
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, cellular phone, portable game machine, electronic book, or the like), and an image playback device (specifically, DVD: Digital Versa) provided with a recording medium
a device having a display capable of reproducing a recording medium such as a tile disc) and displaying an image thereof. In particular, in the case of a portable electronic device, it is desirable to use a light-emitting device because there are many opportunities to see the screen from an oblique direction and the wide viewing angle is important. In the present invention, since it is not necessary to provide a crystallization step after the formation of the semiconductor film, it is relatively easy to increase the size of the panel. Therefore, the present invention is very suitable for an electronic device using a large panel of 10 to 50 inches. Useful. Specific examples of these electronic devices are shown in FIGS.

図16(A)は表示装置であり、筐体2001、支持台2002、表示部2003、ス
ピーカー部2004、ビデオ入力端子2005等を含む。本発明の発光装置を表示部20
03に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバッ
クライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発
光素子表示装置は、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全て
の情報表示用表示装置が含まれる。
FIG. 16A illustrates a display device, which includes a housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. The light emitting device of the present invention is provided with the display unit
By using it for 03, the display device of the present invention is completed. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display can be obtained. The light emitting element display device includes all information display devices for personal computers, TV broadcast reception, advertisement display, and the like.

図16(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202
、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウ
ス2206等を含む。本発明の発光装置を表示部2203に用いることで、本発明のノー
ト型パーソナルコンピュータが完成する。
FIG. 16B illustrates a laptop personal computer, which includes a main body 2201 and a housing 2202.
A display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. By using the light emitting device of the present invention for the display portion 2203, the notebook personal computer of the present invention is completed.

図16(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)
であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体
(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。
表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の発光装置を表示部A2403、B2404に用いることで、本発明の画像再生装
置が完成する。
FIG. 16C shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium.
A main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium (DVD or the like) reading portion 2405, operation keys 2406, a speaker portion 2407, and the like.
A display portion A2403 mainly displays image information, and a display portion B2404 mainly displays character information. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.
By using the light emitting device of the present invention for the display portions A 2403 and B 2404, the image reproducing device of the present invention is completed.

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は、実施例1〜4に示したいずれの構成の発光装
置を用いても良い。
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in Embodiments 1 to 4.

本発明の発光装置の断面図。Sectional drawing of the light-emitting device of this invention. 本発明の発光装置における画素の回路図及び断面図。6A and 6B are a circuit diagram and a cross-sectional view of a pixel in a light-emitting device of the present invention. 本発明の発光装置の断面図。Sectional drawing of the light-emitting device of this invention. 本発明の発光装置における、素子基板の一形態を示す図。FIG. 3 shows one embodiment of an element substrate in the light-emitting device of the present invention. 本発明の発光装置における、素子基板の一形態を示す図。FIG. 3 shows one embodiment of an element substrate in the light-emitting device of the present invention. 本発明の発光装置の構成を示すブロック図。1 is a block diagram illustrating a configuration of a light emitting device of the present invention. 本発明の発光装置の作製工程を示す図。4A and 4B illustrate a manufacturing process of a light-emitting device of the present invention. 本発明の発光装置の作製工程を示す図。4A and 4B illustrate a manufacturing process of a light-emitting device of the present invention. 本発明の発光装置の作製工程を示す図。4A and 4B illustrate a manufacturing process of a light-emitting device of the present invention. 本発明の発光装置の作製工程を示す図。4A and 4B illustrate a manufacturing process of a light-emitting device of the present invention. 本発明の発光装置における画素の断面図。FIG. 6 is a cross-sectional view of a pixel in a light-emitting device of the present invention. 本発明の発光装置における画素の回路図。FIG. 6 is a circuit diagram of a pixel in the light emitting device of the present invention. 本発明の発光装置におけるセミアモルファスTFTの一形態を示す図。FIG. 6 illustrates one embodiment of a semi-amorphous TFT in a light-emitting device of the present invention. 本発明の発光装置に用いられる、シフトレジスタの一形態を示す図。FIG. 6 illustrates one mode of a shift register used in the light-emitting device of the present invention. 本発明の発光装置の上面図及び断面図。2A and 2B are a top view and a cross-sectional view of a light-emitting device of the present invention. 本発明の発光装置を用いた電子機器の図。FIG. 14 is a diagram of an electronic device using the light-emitting device of the present invention.

符号の説明Explanation of symbols

100 基板
101 TFT
102 TFT
103 発光素子
110 ゲート電極
111 ゲート絶縁膜
112 第1の半導体膜
113 第2の半導体膜
114 第3の半導体膜
115 配線
120 ゲート電極
122 第1の半導体膜
123 第2の半導体膜
124 第3の半導体膜
125 配線
130 画素電極
131 電界発光層
132 対向電極
140 パッシベーション膜
141 パッシベーション膜
201 スイッチング用TFT
202 駆動用TFT
203 発光素子
204 容量素子
205 画素電極
300 基板
301 TFT
302 TFT
303 発光素子
310 ゲート電極
311 ゲート絶縁膜
312 第1の半導体膜
313 第2の半導体膜
314 第3の半導体膜
315 配線
325 配線
332 対向電極
340 パッシベーション膜
341 パッシベーション膜
330 チャネル保護膜
370 画素電極
371 電界発光層
701 画素部
702 走査線駆動回路
703 信号線駆動回路
704 シフトレジスタ
705 アナログスイッチ
706 シフトレジスタ
707 バッファ
712 走査線駆動回路
713 信号線駆動回路
714 シフトレジスタ
715 ラッチA
716 ラッチB
801 TFT
802 TFT
803 TFT
804 TFT
805 TFT
806 TFT
807 容量素子
901 発光素子
902 スイッチング用TFT
903 駆動用TFT
904 電流制御用TFT
905 容量素子
906 消去用TFT
911 発光素子
912 スイッチング用TFT
913 駆動用TFT
916 消去用TFT
100 Substrate 101 TFT
102 TFT
103 light emitting element 110 gate electrode 111 gate insulating film 112 first semiconductor film 113 second semiconductor film 114 third semiconductor film 115 wiring 120 gate electrode 122 first semiconductor film 123 second semiconductor film 124 third semiconductor Film 125 Wiring 130 Pixel electrode 131 Electroluminescent layer 132 Counter electrode 140 Passivation film 141 Passivation film 201 Switching TFT
202 Driving TFT
203 Light Emitting Element 204 Capacitance Element 205 Pixel Electrode 300 Substrate 301 TFT
302 TFT
303 Light-Emitting Element 310 Gate Electrode 311 Gate Insulating Film 312 First Semiconductor Film 313 Second Semiconductor Film 314 Third Semiconductor Film 315 Wiring 325 Wiring 332 Counter Electrode 340 Passivation Film 341 Passivation Film 330 Channel Protection Film 370 Pixel Electrode 371 Electric Field Light emitting layer 701 Pixel portion 702 Scan line driver circuit 703 Signal line driver circuit 704 Shift register 705 Analog switch 706 Shift register 707 Buffer 712 Scan line driver circuit 713 Signal line driver circuit 714 Shift register 715 Latch A
716 Latch B
801 TFT
802 TFT
803 TFT
804 TFT
805 TFT
806 TFT
807 Capacitance element 901 Light emitting element 902 Switching TFT
903 Driving TFT
904 Current control TFT
905 Capacitor element 906 Erase TFT
911 Light-emitting element 912 Switching TFT
913 Driving TFT
916 TFT for erasing

Claims (3)

第1の逆スタガ型TFTが配置された画素部と、第2の逆スタガ型TFTが配置された駆動回路部と、が同一の基板上に形成された発光装置であって、
前記第1及び第2の逆スタガ型TFTは、ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1の半導体膜と、前記第1の半導体膜上に形成された第2の半導体膜と、前記第2の半導体膜上に形成された第3の半導体膜とをそれぞれ有し、
前記第1の半導体膜は、セミアモルファス半導体構造を有し、
前記第2の半導体膜は、前記第3の半導体膜よりも導電性が低い特性を有し、
前記第2の半導体膜及び前記第3の半導体膜はそれぞれ、一対の半導体膜であり、
前記一対の半導体膜の一方の端部が、前記一対の半導体膜の他方で囲まれるようにレイアウトされており、
前記第1の半導体膜には、しきい値制御のための第1の不純物元素が添加されており、
前記第3の半導体膜には、前記第1の不純物元素と逆極性の第2の不純物元素が添加されており、
前記第2の半導体膜には、前記第1及び第2の不純物元素が意図的に添加されてなく、
前記第1の半導体膜は、前記第1の不純物元素が添加されていることによって、I型に近づくように導電型が制御されていることを特徴とする発光装置。
And a pixel portion in which the first inverted staggered TFT is arranged, a second inverted staggered TFT is arranged a driving circuit section, but a light-emitting equipment which is formed on the same substrate,
The first and second inverted staggered TFTs are formed on a gate insulating film formed on a gate electrode, a first semiconductor film formed on the gate insulating film, and the first semiconductor film. and a second semiconductor film which is a third semiconductor film and a formed on the second semiconductor layer, respectively,
The first semiconductor film has a semi-amorphous semiconductor structure,
The second semiconductor film has a property of lower conductivity than the third semiconductor film,
Each of the second semiconductor layer and said third semiconductor film is a semiconductor film of a pair,
The one end of the pair of semiconductor films is laid out so as to be surrounded by the other of the pair of semiconductor films ,
A first impurity element for threshold control is added to the first semiconductor film,
A second impurity element having a polarity opposite to that of the first impurity element is added to the third semiconductor film;
The first and second impurity elements are not intentionally added to the second semiconductor film,
The light emitting device is characterized in that the conductivity type of the first semiconductor film is controlled so as to approach the I-type by adding the first impurity element .
第1の逆スタガ型TFTが配置された画素部と、第2の逆スタガ型TFTが配置された駆動回路部と、が同一の基板上に形成された発光装置であって、
前記第1及び第2の逆スタガ型TFTは、ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1の半導体膜と、前記第1の半導体膜上に形成された第2の半導体膜と、前記第2の半導体膜上に形成された第3の半導体膜とをそれぞれ有し、
前記第1の半導体膜は、セミアモルファス半導体構造を有し、
前記第2の半導体膜は、前記第3の半導体膜よりも導電性が低い特性を有し、
前記第2の半導体膜及び前記第3の半導体膜はそれぞれ、一対の半導体膜であり、
前記一対の半導体膜の一方の端部が、前記一対の半導体膜の他方で囲まれるようにレイアウトされており、
前記第1の半導体膜は、レーザー光を用いた結晶化がされていなく、
前記第1の半導体膜には、しきい値制御のための第1の不純物元素が添加されており、
前記第3の半導体膜には、前記第1の不純物元素と逆極性の第2の不純物元素が添加されており、
前記第2の半導体膜には、前記第1及び第2の不純物元素が意図的に添加されてなく、
前記第1の半導体膜は、前記第1の不純物元素が添加されていることによって、I型に近づくように導電型が制御されていることを特徴とする発光装置。
And a pixel portion in which the first inverted staggered TFT is arranged, a second inverted staggered TFT is arranged a driving circuit section, but a light-emitting equipment which is formed on the same substrate,
The first and second inverted staggered TFTs are formed on a gate insulating film formed on a gate electrode, a first semiconductor film formed on the gate insulating film, and the first semiconductor film. and a second semiconductor film which is a third semiconductor film and a formed on the second semiconductor layer, respectively,
The first semiconductor film has a semi-amorphous semiconductor structure,
The second semiconductor film has a property of lower conductivity than the third semiconductor film,
Each of the second semiconductor layer and said third semiconductor film is a semiconductor film of a pair,
The one end of the pair of semiconductor films is laid out so as to be surrounded by the other of the pair of semiconductor films,
Wherein the first semiconductor film is rather have been crystallized using a laser beam,
A first impurity element for threshold control is added to the first semiconductor film,
A second impurity element having a polarity opposite to that of the first impurity element is added to the third semiconductor film;
The first and second impurity elements are not intentionally added to the second semiconductor film,
The light emitting device is characterized in that the conductivity type of the first semiconductor film is controlled so as to approach the I-type by adding the first impurity element .
請求項1又は請求項2において、
前記第2の半導体膜は、アモルファス半導体構造を有することを特徴とする発光装置。
Oite to claim 1 or claim 2,
The light emitting device, wherein the second semiconductor film has an amorphous semiconductor structure.
JP2007241214A 2003-07-14 2007-09-18 Light emitting device Expired - Fee Related JP4906106B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007241214A JP4906106B2 (en) 2003-07-14 2007-09-18 Light emitting device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003273872 2003-07-14
JP2003273872 2003-07-14
JP2007241214A JP4906106B2 (en) 2003-07-14 2007-09-18 Light emitting device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004185758A Division JP4112527B2 (en) 2003-07-14 2004-06-24 Method for manufacturing light emitting device of system on panel type

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011104844A Division JP5143255B2 (en) 2003-07-14 2011-05-10 Light emitting device

Publications (2)

Publication Number Publication Date
JP2008010889A JP2008010889A (en) 2008-01-17
JP4906106B2 true JP4906106B2 (en) 2012-03-28

Family

ID=39068745

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007241214A Expired - Fee Related JP4906106B2 (en) 2003-07-14 2007-09-18 Light emitting device

Country Status (1)

Country Link
JP (1) JP4906106B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2085958B1 (en) * 2008-01-29 2012-08-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
KR20230066115A (en) 2009-09-04 2023-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device and method for manufacturing the same
KR101638977B1 (en) 2009-11-13 2016-07-12 삼성전자주식회사 Transistor, method of manufacturing the same and electronic device comprising transistor
KR101802406B1 (en) 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104671A (en) * 1984-10-29 1986-05-22 Sharp Corp Field effect transistor
JPH03222370A (en) * 1990-01-26 1991-10-01 Mitsubishi Electric Corp Thin film transistor
JPH03233431A (en) * 1990-02-09 1991-10-17 Hitachi Ltd Liquid crystal display panel
JP3054187B2 (en) * 1990-11-09 2000-06-19 株式会社半導体エネルギー研究所 Method for manufacturing insulated gate semiconductor device
JPH07131030A (en) * 1993-11-05 1995-05-19 Sony Corp Thin film semiconductor device for display and fabrication thereof
JPH10256554A (en) * 1997-03-13 1998-09-25 Toshiba Corp Thin film transistor and manufacture thereof
JPH1197706A (en) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacture of the same
JPH1197705A (en) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd Semiconductor integrated circuit

Also Published As

Publication number Publication date
JP2008010889A (en) 2008-01-17

Similar Documents

Publication Publication Date Title
JP5143255B2 (en) Light emitting device
JP6827094B2 (en) Display device
JP4748954B2 (en) Liquid crystal display
JP4480968B2 (en) Display device
JP5288666B2 (en) Display device
JP4112527B2 (en) Method for manufacturing light emitting device of system on panel type
JP4939737B2 (en) Light emitting device
JP4906106B2 (en) Light emitting device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110518

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120106

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees