JP4886846B2 - Information processing apparatus and nonvolatile semiconductor memory drive - Google Patents

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Description

本発明は、情報処理装置および不揮発性半導体メモリドライブに関する。   The present invention relates to an information processing apparatus and a nonvolatile semiconductor memory drive.

従来の技術として、外部記憶装置として不揮発性半導体メモリを用いた不揮発性半導体メモリドライブが提案されている。このような不揮発性半導体メモリドライブに用いられる不揮発性半導体メモリでは、メモリセルトランジスタにおけるフローティングゲートでの負電荷の保持および放出に基づいてデータの書込みおよびデータの読込みを制御している。   As a conventional technique, a nonvolatile semiconductor memory drive using a nonvolatile semiconductor memory as an external storage device has been proposed. In a nonvolatile semiconductor memory used for such a nonvolatile semiconductor memory drive, data writing and data reading are controlled based on retention and release of negative charges in a floating gate in a memory cell transistor.

このような不揮発性半導体メモリドライブにおいて、メモリセルトランジスタの微細化、高集積化に伴い、データ保持が非常に困難になってきている。フローティングゲートに注入された負電荷は時間の経過とともに徐々に放出されることから、メモリセルトランジスタのしきい値電圧が低下し、例えば、データが“０”から“１”に変化してしまうという問題がある。   In such a nonvolatile semiconductor memory drive, data retention has become very difficult as the memory cell transistors are miniaturized and highly integrated. Since the negative charge injected into the floating gate is gradually released over time, the threshold voltage of the memory cell transistor decreases, and for example, data changes from “0” to “1”. There's a problem.

係る問題を解決するものとして、不揮発性半導体メモリに記憶されたデータの記憶状態をチェックするリテンションチェックを電源投入時に行うようにした不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。   As a solution to such a problem, there has been proposed a nonvolatile semiconductor memory device in which a retention check for checking the storage state of data stored in a nonvolatile semiconductor memory is performed at power-on (see, for example, Patent Document 1). ).

しかしながら、この提案によれば、仮に、電源が遮断されてから再び電源が投入されるまでの期間がリテンションチェックを必要としないごく短い期間であったとしても、この期間に関わらず、電源投入時には、一律に、リテンションチェックが行われてしまう。   However, according to this proposal, even if the period from when the power is turned off to when the power is turned on again is a very short period that does not require a retention check, , Retention check is performed uniformly.

他方、不揮発性半導体メモリドライブには、上記期間を計時するためのリアルタイムクロックのようなモジュールが存在しないので、リテンションチェックを行うタイミングを適宜に判断することができない。また、このリアルタイムクロックのようなモジュールを実装すると、コストアップや消費電力の増加等を招いてしまう。   On the other hand, since the nonvolatile semiconductor memory drive does not have a module such as a real-time clock for measuring the period, the timing for performing the retention check cannot be appropriately determined. In addition, mounting a module such as a real-time clock may increase costs and increase power consumption.

この発明は、このような事情を考慮してなされたものであり、リテンションチェックを適宜に行うことを実現する情報処理装置および不揮発性半導体メモリドライブを提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide an information processing apparatus and a nonvolatile semiconductor memory drive that can implement a retention check appropriately.

特開２００６−３３８７８９号公報JP 2006-338789 A

実施形態によれば、情報処理装置は、本体と、前記本体に収容される不揮発性半導体メモリドライブとを有する。前記本体は、時刻情報を計数するためのクロック手段と、電源投入時、前記クロック手段が計数する時刻情報を前記不揮発性半導体メモリドライブに出力する主制御手段とを有する。前記不揮発性半導体メモリドライブは、前記不揮発性半導体メモリドライブの通算稼働時間をカウントするカウンタと、前回の電源投入時に前記本体から入力された前記時刻情報と、前回の電源投入時における前記カウンタの値と、今回の電源投入時における前記カウンタの値とから前回の電源遮断時の時刻を算出し、当該算出した前回の電源遮断時の時刻と、今回の電源投入時に前記本体から入力された前記時刻情報とから不揮発性半導体メモリの管理に用いる前回の電源遮断時から今回の電源投入時までの経過時間を算出するメモリ制御手段とを有する。 According to the embodiment, the information processing apparatus includes a main body and a nonvolatile semiconductor memory drive accommodated in the main body. The main body includes clock means for counting time information and main control means for outputting time information counted by the clock means to the nonvolatile semiconductor memory drive when the power is turned on. The non-volatile semiconductor memory drive includes a counter that counts the total operation time of the non-volatile semiconductor memory drive, the time information input from the main body when the power is turned on last time, and a value of the counter when the power is turned on last time. If, to calculate the time of the previous power-off from the value of the counter when the current power-on, and the time of the previous power-off that the calculated, the time input from the body when the current power-on Memory control means for calculating an elapsed time from the last power-off to the current power-on used for management of the nonvolatile semiconductor memory from the information.

図１は、本発明の実施形態に係る情報処理装置の外観を示す概略図である。FIG. 1 is a schematic diagram illustrating an appearance of an information processing apparatus according to an embodiment of the present invention. 図２は、同実施形態に係る情報処理装置の概略構成を示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of the information processing apparatus according to the embodiment. 図３は、同実施形態に係るＳＳＤ（Solid State Drive）の概略構成を示すブロック図である。FIG. 3 is a block diagram showing a schematic configuration of an SSD (Solid State Drive) according to the embodiment. 図４は、同実施形態に係るＳＳＤの記憶容量および記憶領域を示す概略図である。FIG. 4 is a schematic diagram showing the storage capacity and storage area of the SSD according to the embodiment. 図５は、同実施形態に係るＮＡＮＤメモリの概略構成図である。FIG. 5 is a schematic configuration diagram of the NAND memory according to the embodiment. 図６は、同実施形態に係るＳＳＤの稼動時間について示す図である。FIG. 6 is a diagram showing the operating time of the SSD according to the embodiment. 図７は、同実施形態に係る情報処理装置の動作を示すフローチャートである。FIG. 7 is a flowchart showing the operation of the information processing apparatus according to the embodiment. 図８は、同実施形態に係るＳＳＤの動作を示すフローチャートである。FIG. 8 is a flowchart showing the operation of the SSD according to the embodiment. 図９は、イベントログに日付および時刻を付与した画面表示の一例を示す図である。FIG. 9 is a diagram illustrating an example of a screen display in which date and time are added to the event log.

以下、図面を参照して、本発明の実施形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（情報処理装置の構成）
図１は、本発明の実施の形態に係る情報処理装置１の外観を示す概略図である。この情報処理装置１は、図１に示すように、本体２と、本体２に取り付けられた表示ユニット３とから構成されている。 (Configuration of information processing device)
FIG. 1 is a schematic diagram showing an appearance of an information processing apparatus 1 according to an embodiment of the present invention. As shown in FIG. 1, the information processing apparatus 1 includes a main body 2 and a display unit 3 attached to the main body 2.

本体２は、箱状の筐体４を有し、その筐体４は、上壁４ａ、周壁４ｂ、および下壁（図示せず）を備える。筐体４の上壁４ａは、情報処理装置１を操作するユーザに近い側から順にフロント部４０、中央部４１およびバック部４２を有する。下壁は、上壁４ａの反対側に位置し、この情報処理装置１が置かれる設置面に対向する。周壁４ｂは、前壁４ｂａ、後壁４ｂｂおよび左右の側壁４ｂｃ、４ｂｄを有する。   The main body 2 has a box-shaped housing 4, and the housing 4 includes an upper wall 4 a, a peripheral wall 4 b, and a lower wall (not shown). The upper wall 4 a of the housing 4 has a front part 40, a central part 41, and a back part 42 in order from the side close to the user who operates the information processing apparatus 1. The lower wall is located on the opposite side of the upper wall 4a and faces the installation surface on which the information processing apparatus 1 is placed. The peripheral wall 4b has a front wall 4ba, a rear wall 4bb, and left and right side walls 4bc, 4bd.

フロント部４０は、ポインティングデバイスであるタッチパッド２０と、パームレスト２１と、情報処理装置１の各部の動作に連動して点灯するＬＥＤ（Liquid Crystal Display）２２とを備える。   The front unit 40 includes a touch pad 20 that is a pointing device, a palm rest 21, and an LED (Liquid Crystal Display) 22 that is lit in conjunction with the operation of each unit of the information processing apparatus 1.

中央部４１は、文字情報等を入力可能なキーボード２３ａが取り付けられるキーボード載置部２３を備える。   The central portion 41 includes a keyboard placement portion 23 to which a keyboard 23a capable of inputting character information and the like is attached.

バック部４２は、着脱可能に取り付けられたバッテリパック２４と、バッテリパック２４の右側に情報処理装置１の電源を投入するための電源スイッチ２５と、バッテリパック２４の左右に表示ユニット３を回転可能に支持する一対のヒンジ部２６ａ、２６ｂとを備える。   The back portion 42 is detachably attached to the battery pack 24, the power switch 25 for turning on the information processing apparatus 1 on the right side of the battery pack 24, and the display unit 3 can be rotated to the left and right of the battery pack 24. And a pair of hinge portions 26a, 26b.

筐体４の左の側壁４ｂｃには、筐体４内から外部に対して風Ｗを排出する排出口２９（図示せず）が設けられている。また、右の側壁４ｂｄには、例えば、ＤＶＤ等の光記憶媒体にデータを読み書き可能なＯＤＤ（Optical Disc Drive）２７と、各種のカードが出し入れされるカードスロット２８とが配置されている。   A discharge port 29 (not shown) for discharging the wind W from the inside of the housing 4 to the outside is provided in the left side wall 4bc of the housing 4. In addition, on the right side wall 4bd, for example, an ODD (Optical Disc Drive) 27 capable of reading and writing data to and from an optical storage medium such as a DVD, and a card slot 28 into which various cards are inserted and removed are arranged.

筐体４は、周壁４ｂの一部および上壁４ａを含む筐体カバーと、周壁４ｂの一部および下壁を含む筐体ベースとにより形成されている。筐体カバーは、筐体ベースに対して着脱自在に組み合わされ、筐体ベースとの間に収容空間を形成する。この収容空間には、不揮発性半導体メモリドライブとしてのＳＳＤ（Solid State Drive）１０等が収容される。なお、ＳＳＤ１０の詳細は後述する。   The casing 4 is formed by a casing cover including a part of the peripheral wall 4b and the upper wall 4a, and a casing base including a part of the peripheral wall 4b and the lower wall. The housing cover is detachably combined with the housing base to form an accommodation space with the housing base. In this accommodation space, an SSD (Solid State Drive) 10 or the like as a nonvolatile semiconductor memory drive is accommodated. Details of the SSD 10 will be described later.

表示ユニット３は、開口部３０ａを有するディスプレイハウジング３０と、表示画面３１ａに画像を表示可能なＬＣＤ等からなる表示部３１とを備える。表示部３１はディスプレイハウジング３０に収容され、表示画面３１ａは開口部３０ａを通じてディスプレイハウジング３０の外部に露出している。   The display unit 3 includes a display housing 30 having an opening 30a, and a display unit 31 including an LCD or the like that can display an image on a display screen 31a. The display unit 31 is accommodated in the display housing 30, and the display screen 31a is exposed to the outside of the display housing 30 through the opening 30a.

筐体４内には、上述のＳＳＤ１０、バッテリパック２４、ＯＤＤ２７およびカードスロット２８の他に、図示しないメイン回路基板、拡張モジュールおよびファン等が収容されている。   In the housing 4, in addition to the SSD 10, the battery pack 24, the ODD 27, and the card slot 28, a main circuit board, an expansion module, a fan, and the like (not shown) are accommodated.

図２は、本発明の実施の形態に係る情報処理装置１の概略構成を示すブロック図である。   FIG. 2 is a block diagram showing a schematic configuration of the information processing apparatus 1 according to the embodiment of the present invention.

この情報処理装置１は、図２に示すように、上述のＳＳＤ１０、拡張モジュール１２、ファン１３、タッチパッド２０、ＬＥＤ２２、キーボード２３ａ、電源スイッチ２５、ＯＤＤ２７、カードスロット２８および表示部３１の他に、各部を制御する組込システムであるＥＣ（Embedded Controller）１１１と、ＢＩＯＳ（Basic Input Output System）１１２ａを格納するフラッシュメモリ１１２と、ＬＳＩ（Large Scale Integration）チップであり各種バスコントローラおよびＩ／Ｏコントローラとして機能するサウスブリッジ１１３と、ＬＳＩチップであり後述するＣＰＵ（Central Processing Unit）１１５、ＧＰＵ（Graphic Processing Unit）１１６、メインメモリ１１７および各種バスとの接続を制御するノースブリッジ１１４と、各種信号を演算処理する主制御部としてのＣＰＵ１１５と、映像信号を演算処理して表示制御するＧＰＵ１１６と、ＣＰＵ１１５により読み書きされるメインメモリ１１７とを有する。   As shown in FIG. 2, the information processing apparatus 1 includes the SSD 10, the expansion module 12, the fan 13, the touch pad 20, the LED 22, the keyboard 23a, the power switch 25, the ODD 27, the card slot 28, and the display unit 31. An EC (Embedded Controller) 111 that is an embedded system that controls each part, a flash memory 112 that stores a BIOS (Basic Input Output System) 112a, and an LSI (Large Scale Integration) chip that includes various bus controllers and I / O A south bridge 113 that functions as a controller, a north bridge 114 that controls connection between an LSI chip and a CPU (Central Processing Unit) 115, a GPU (Graphic Processing Unit) 116, a main memory 117, and various buses, which will be described later, and various signals As the main control unit It includes a CPU115, a GPU116 for display control by processing a video signal, and a main memory 117 to be read or written by the CPU115 of.

拡張モジュール１２は、拡張回路基板と、拡張回路基板に設けられたカードソケットと、カードソケットに挿入された拡張モジュール基板とを備える。カードソケットは、例えば、Ｍｉｎｉ−ＰＣＩ等の規格に基づいており、拡張モジュール基板は、例えば、３Ｇ（3rd Generation）モジュール、テレビチューナー、ＧＰＳモジュール、およびＷｉｍａｘ(登録商標)モジュール等が挙げられる。   The extension module 12 includes an extension circuit board, a card socket provided on the extension circuit board, and an extension module board inserted into the card socket. The card socket is based on, for example, a standard such as Mini-PCI, and examples of the extension module substrate include a 3G (3rd Generation) module, a TV tuner, a GPS module, and a Wimax (registered trademark) module.

ファン１３は、筐体４内を送風に基づいて冷却する冷却部であり、筐体４内の空気を排出口２９（図示せず）を介して風Ｗとして外部に排出する。   The fan 13 is a cooling unit that cools the inside of the housing 4 based on the blown air, and discharges the air in the housing 4 to the outside as the wind W through the discharge port 29 (not shown).

なお、ＥＣ１１１、フラッシュメモリ１１２、サウスブリッジ１１３、ノースブリッジ１１４、ＣＰＵ１１５、ＧＰＵ１１６およびメインメモリ１１７は、メイン回路基板に実装された電子部品である。   The EC 111, the flash memory 112, the south bridge 113, the north bridge 114, the CPU 115, the GPU 116, and the main memory 117 are electronic components mounted on the main circuit board.

サウスブリッジ１１３は、実時刻の計時動作を行い、ボタン型電池等のバッテリーで電力供給がバックアップされたリアルタイムクロック１１３Ａ(Real-Time Clock：以下「ＲＴＣ」という)を有しており、情報処理装置１の電源がＯＦＦの状態でもバッテリーから供給される電力に基づいて動作するように設けられている。このＲＴＣ１１３Ａは、時刻情報とともにカレンダー情報を記憶するメモリを有している。   The south bridge 113 has a real-time clock 113A (Real-Time Clock: hereinafter referred to as “RTC”) in which power supply is backed up by a battery such as a button-type battery. 1 is provided so as to operate based on the power supplied from the battery even when the power supply of 1 is OFF. The RTC 113A has a memory for storing calendar information together with time information.

（ＳＳＤの構成）
図３は、本発明の実施の形態に係るＳＳＤ１０の概略構成を示すブロック図である。ＳＳＤ１０は、図３に示すように、温度センサ１０１と、コネクタ１０２と、制御部１０３と、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈと、ＤＲＡＭ１０５と、電源回路１０６と、を備えて概略構成されており、データやプログラムを記憶し、電源を供給しなくても記録が消えない外部記憶装置である。従来のハードディスクドライブのような磁気ディスクやヘッド等の駆動機構を持たないが、ＮＡＮＤメモリの記憶領域に、ＯＳ（Operating System）等のプログラム、ユーザやソフトウエアの実行に基づいて作成されたデータ等を従来のハードディスクドライブと同様に読み書き可能に長期的に保存でき、情報処理装置１の起動ドライブとして動作することのできる不揮発性半導体メモリからなるドライブである。 (Configuration of SSD)
FIG. 3 is a block diagram showing a schematic configuration of the SSD 10 according to the embodiment of the present invention. As shown in FIG. 3, the SSD 10 is roughly configured to include a temperature sensor 101, a connector 102, a control unit 103, NAND memories 104 </ b> A to 104 </ b> H, a DRAM 105, and a power supply circuit 106. This is an external storage device that stores a program and does not erase the recording without supplying power. Although it does not have a drive mechanism such as a magnetic disk or a head like a conventional hard disk drive, a program such as an OS (Operating System), data created based on execution of a user or software, etc. in a storage area of a NAND memory Is a non-volatile semiconductor memory drive that can be stored in a readable and writable manner for a long time like a conventional hard disk drive and can operate as a startup drive of the information processing apparatus 1.

メモリコントローラとしての制御部１０３は、コネクタ１０２、８個のＮＡＮＤメモリ１０４Ａ〜１０４Ｈ、ＤＲＡＭ１０５、および電源回路１０６にそれぞれ接続されている。   The control unit 103 as a memory controller is connected to the connector 102, the eight NAND memories 104A to 104H, the DRAM 105, and the power supply circuit 106, respectively.

また、制御部１０３は、コネクタ１０２を介してホスト装置８に接続され、必要に応じて外部装置９に接続される。また、制御部１０３には、ＳＳＤ１０が最初に起動してからの通算稼働時間をカウントするカウンタ１０３Ａと、外部から入力する時刻情報を取得する実時刻取得部１０３Ｂとが設けられている。   The control unit 103 is connected to the host device 8 via the connector 102, and is connected to the external device 9 as necessary. In addition, the control unit 103 is provided with a counter 103A that counts the total operation time since the SSD 10 is first activated, and a real time acquisition unit 103B that acquires time information input from the outside.

電源７は、バッテリパック２４または図示しないＡＣアダプタであり、例えば、ＤＣ３．３Ｖがコネクタ１０２を介して電源回路１０６に供給される。また、電源７は、情報処理装置１全体に対して電力を供給する。   The power source 7 is a battery pack 24 or an AC adapter (not shown), and for example, DC 3.3 V is supplied to the power circuit 106 via the connector 102. The power source 7 supplies power to the entire information processing apparatus 1.

ホスト装置８は、本実施の形態ではメイン回路基板であり、メイン回路基板に実装されたサウスブリッジ１１３と制御部１０３との間が接続されている。サウスブリッジ１１３と制御部１０３との間は、例えば、シリアルＡＴＡ等の規格に基づいてデータの送受信が行われる。   The host device 8 is a main circuit board in the present embodiment, and the south bridge 113 mounted on the main circuit board and the control unit 103 are connected. Data transmission / reception is performed between the south bridge 113 and the control unit 103 based on a standard such as serial ATA.

外部装置９は、情報処理装置１とは異なる他の情報処理装置である。外部装置９は、情報処理装置１から取り外されたＳＳＤ１０に対して、例えば、ＲＳ−２３２Ｃ等の規格に基づいて制御部１０３に接続され、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されたデータを読み出す機能を有する。   The external device 9 is another information processing device different from the information processing device 1. The external device 9 is connected to the control unit 103 based on a standard such as RS-232C, for example, with respect to the SSD 10 removed from the information processing device 1, and has a function of reading data stored in the NAND memories 104A to 104H. Have.

ＳＳＤ１０が実装される基板は、例えば、１．８インチタイプまたは２．５インチタイプのＨＤＤ（Hard disk drive）と同等の外形サイズを有する。なお、本実施の形態では、１．８インチタイプと同等である。   The board on which the SSD 10 is mounted has an outer size equivalent to, for example, a 1.8 inch type or 2.5 inch type HDD (Hard disk drive). In this embodiment, it is equivalent to the 1.8 inch type.

制御部１０３は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対する動作を制御する。具体的には、制御部１０３は、ホスト装置８からの要求に応じて、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読出しおよびデータの書込みを制御する。データの転送速度は、例えば、データ読出し時で１００ＭＢ／Ｓｅｃ、書込み時で４０ＭＢ／Ｓｅｃである。   The control unit 103 controls operations on the NAND memories 104A to 104H. Specifically, the control unit 103 controls data reading and data writing to the NAND memories 104 </ b> A to 104 </ b> H in response to a request from the host device 8. The data transfer rate is, for example, 100 MB / Sec when reading data and 40 MB / Sec when writing.

ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、１つの記憶容量が、例えば、１６ＧＢの不揮発性の半導体メモリであって、例えば、１つのメモリセルに２ビットを記録可能なＭＬＣ（Multi Level Cell）−ＮＡＮＤメモリ（多値ＮＡＮＤメモリ）である。ＭＬＣ−ＮＡＮＤメモリは、ＳＬＣ（Single Level Cell）−ＮＡＮＤメモリに比較して、一般に書き換え可能回数は劣るが、記憶容量の大容量化は容易である。   Each of the NAND memories 104A to 104H is a non-volatile semiconductor memory having a storage capacity of, for example, 16 GB. For example, an MLC (Multi Level Cell) -NAND memory (multi-level cell) capable of recording 2 bits in one memory cell. Value NAND memory). The MLC-NAND memory is generally inferior to the number of rewritable times compared to an SLC (Single Level Cell) -NAND memory, but it is easy to increase the storage capacity.

本実施の形態に係るＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、ＳＳＤ１０からの要求に基づいてＲＴＣ１１３Ａの時刻情報をＳＳＤ１０に出力するとともに、ＳＳＤ１０の稼動時間、温度等の種々のデータを集計し、表示部３への画面表示およびプリントアウト等の出力が可能なアプリケーションを記憶している。   The NAND memories 104A to 104H according to the present embodiment output the time information of the RTC 113A to the SSD 10 based on a request from the SSD 10, and totals various data such as the operating time and temperature of the SSD 10 to the display unit 3. An application capable of output such as screen display and printout is stored.

ＤＲＡＭ１０５は、制御部１０３の制御によりＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読出しおよびデータの書込みが行われる際に一時的にデータが格納されるバッファである。   The DRAM 105 is a buffer in which data is temporarily stored when data is read from and written to the NAND memories 104A to 104H under the control of the control unit 103.

コネクタ１０２は、シリアルＡＴＡ等の規格に基づいた形状を有する。なお、制御部１０３および電源回路１０６は、別々のコネクタによりホスト装置８および電源７にそれぞれ接続されていてもよい。   The connector 102 has a shape based on a standard such as serial ATA. Note that the control unit 103 and the power supply circuit 106 may be connected to the host device 8 and the power supply 7 through separate connectors, respectively.

電源回路１０６は、電源７から供給されたＤＣ３．３Ｖを、例えば、ＤＣ１．８Ｖ、１．２Ｖ等に変換するとともに、それら３種類の電圧をＳＳＤ１０の各部の駆動電圧に合わせて各部に供給する。   The power supply circuit 106 converts DC 3.3V supplied from the power supply 7 into, for example, DC 1.8V, 1.2V, and the like, and supplies these three types of voltages to each unit according to the drive voltage of each unit of the SSD 10. .

（ＳＳＤの記憶容量について）
図４は、本発明の実施の形態に係るＳＳＤ１０の記憶容量および記憶領域を示す概略図である。ＳＳＤ１０の記憶容量は、図４に示すように、記憶容量１０４ａ〜１０４ｇで構成される。 (About SSD storage capacity)
FIG. 4 is a schematic diagram showing the storage capacity and storage area of the SSD 10 according to the embodiment of the present invention. As shown in FIG. 4, the storage capacity of the SSD 10 includes storage capacities 104a to 104g.

記憶容量１０４ａは、ＮＡＮＤ Ｃａｐａｃｉｔｙであり、すべてのＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶領域を用いた最大の記憶容量である。例えば、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶容量がそれぞれ１６ＧＢであるとき、記憶容量１０４ａは、１２８ＧＢである。また、記憶容量１０４ａは、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）の製造情報書込みコマンドのＮＡＮＤ構成情報で与えられる。   The storage capacity 104a is a NAND capacity, and is the maximum storage capacity using the storage areas of all the NAND memories 104A to 104H. For example, when the storage capacity of each of the NAND memories 104A to 104H is 16 GB, the storage capacity 104a is 128 GB. The storage capacity 104a is given by NAND configuration information of a manufacturing information write command of a UART (Universal Asynchronous Receiver Transmitter).

記憶容量１０４ｂは、Ｍａｘ Ｌｏｇｉｃａｌ Ｃａｐａｃｉｔｙであり、ＬＢＡ（Logical Block Addressing）でアクセスできる最大の記憶容量である。   The storage capacity 104b is Max Logical Capacity, and is the maximum storage capacity that can be accessed by LBA (Logical Block Addressing).

記憶容量１０４ｃは、Ｓ．Ｍ．Ａ．Ｒ．Ｔ（Self-Monitoring Analysis and Reporting Technology）ログ領域開始ＬＢＡであり、記憶容量１０４ｂと以下に説明する記憶容量１０４ｄとを分割するために設けられる。詳細は後述する。   The storage capacity 104c is S.I. M.M. A. R. T (Self-Monitoring Analysis and Reporting Technology) log area start LBA, which is provided to divide the storage capacity 104b and the storage capacity 104d described below. Details will be described later.

記憶容量１０４ｄは、Ｖｅｎｄｏｒ Ｎａｔｉｖｅ Ｃａｐａｃｉｔｙであり、ユーザ使用領域として与えられる最大の記憶容量である。ＡＴＡ特殊コマンドの初期Ｉｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータで与えられる。また、記憶容量１０４ｄは、ＩＤＥＭＡ（The International Disk Drive Equipment and Materials Association）標準に基づき、製造元（Ｖｅｎｄｅｒ）においてＳＳＤ１０の設計段階で決定され、以下の数１で表される。   The storage capacity 104d is Vendor Native Capacity, and is the maximum storage capacity given as a user use area. It is given in the initial Identical Device data of the ATA special command. The storage capacity 104d is determined at the design stage of the SSD 10 by the manufacturer (Vender) based on the IDEMA (The International Disk Drive Equipment and Materials Association) standard, and is expressed by the following equation (1).

LBA = 97,696,368 + (1,953,504 × ((Capacity in GB) - 50)) … 数１
記憶容量１０４ｅは、ＯＥＭ Ｎａｔｉｖｅ Ｃａｐａｃｉｔｙであり、ＯＥＭ（Original Equipment Manufacturer）の要求により製造時に決定する記憶容量である。ＡＴＡ特殊コマンドの固有情報書込みで与えられる。また、記憶容量１０４ｅは、Ｄｅｖｉｃｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｏｖｅｒｌａｙ Ｆｅａｔｕｒｅ Ｓｅｔがサポートされたとき、Ｄｅｖｉｃｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｉｄｅｎｔｉｆｙコマンドで返される値である。 LBA = 97,696,368 + (1,953,504 × ((Capacity in GB)-50))… Number 1
The storage capacity 104e is an OEM Native Capacity, and is a storage capacity determined at the time of manufacture according to a request from an OEM (Original Equipment Manufacturer). It is given by writing the unique information of the ATA special command. The storage capacity 104e is a value returned by the Device Configuration Identify command when the Device Configuration Overlay Feature Set is supported.

記憶容量１０４ｆは、Ｎａｔｉｖｅ Ｃａｐａｃｉｔｙであり、初期値は記憶容量１０４ｅと同値である。Ｆｅａｔｕｒｅ Ｓｅｔがサポートされたときは、Ｄｅｖｉｃｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｓｅｔコマンドで変更することができる値である。また、記憶容量１０４ｆは、Ｒｅａｄ Ｎａｔｉｖｅ Ｍａｘ Ａｄｄｒｅｓｓ（ＥＸＴ）コマンドで返される値である。   The storage capacity 104f is a native capacity, and the initial value is the same as the storage capacity 104e. When Feature Set is supported, it is a value that can be changed with the Device Configuration Set command. The storage capacity 104f is a value returned by a Read Native Max Address (EXT) command.

記憶容量１０４ｇは、Ｃｕｒｒｅｎｔ Ｃａｐａｃｉｔｙであり、ユーザの使用中における記憶容量で、初期値は記憶容量１０４ｆと同値である。Ｓｅｔ Ｍａｘ Ａｄｄｒｅｓｓコマンドで変更することができる。Ｉｄｅｎｔｉｆｙ ＤｅｖｉｃｅコマンドのＷｏｒｄ６１：６０、Ｗｏｒｄ１０３：１００で返される値である。   The storage capacity 104g is a current capacity and is a storage capacity in use by the user, and an initial value is the same as the storage capacity 104f. It can be changed with the Set Max Address command. It is a value returned by Word 61:60 and Word 103: 100 of the Identify Device command.

また、ＳＳＤ１０の記憶領域は、各記憶容量１０４ａ〜１０４ｇの間にそれぞれ存在する。   In addition, the storage area of the SSD 10 exists between the storage capacities 104a to 104g.

記憶容量１０４ａと１０４ｂとの間の記憶領域には、ＳＳＤ１０を動作させるための管理データ（管理情報）１０７ａと、ＬＢＡから変換されたデータの論理アドレスをＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶単位であるセクタに対応する物理アドレスに変換するための論理／物理テーブル１０８ａとが格納される。また、管理データ１０７ａおよび論理／物理テーブル１０８ａは、ＬＢＡをキーとしてアクセスできず、固定アクセスパスによって、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈ内の固定領域に記録されるデータである。   In a storage area between the storage capacities 104a and 104b, management data (management information) 107a for operating the SSD 10 and logical addresses of data converted from the LBA are sectors that are storage units of the NAND memories 104A to 104H. And a logical / physical table 108a for converting to a physical address corresponding to. The management data 107a and the logical / physical table 108a are data that cannot be accessed using the LBA as a key, and are recorded in fixed areas in the NAND memories 104A to 104H by a fixed access path.

記憶容量１０４ｂと１０４ｃとの間の記憶領域には、上述した温度情報等の統計情報であるＳ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂが格納される。また、Ｓ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂは、ファームウエア内部で記録される際、ＬＢＡをキーにしてアクセスされるものであり、ホスト装置８から通常のＲｅａｄコマンドまたはＷｒｉｔｅコマンドでアクセスされることはない。   In the storage area between the storage capacities 104b and 104c, the S.P. M.M. A. R. T.A. Log data 107b is stored. S. M.M. A. R. T.A. The log data 107b is accessed using the LBA as a key when recorded inside the firmware, and is not accessed from the host device 8 by a normal Read command or Write command.

記憶容量１０４ｃと１０４ｄとの間の記憶領域には、例えば、記憶容量２ＭＢの未使用の記憶領域が設定される。これは、ＬＢＡの最小記憶単位が８セクタであり、４ＫＢに相当する記憶単位（大きな記憶単位は１ＭＢ）であるのに対して、実際のデータの最小記録単位は当然１セクタであるため、１ＭＢ以上の記憶容量の空き記憶領域を設けることで、Ｓ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂと、記憶容量１０４ｄ以下に記録されるデータとをそれぞれ独立して扱うためである。   For example, an unused storage area having a storage capacity of 2 MB is set in the storage area between the storage capacities 104c and 104d. This is because the minimum storage unit of LBA is 8 sectors and is a storage unit corresponding to 4 KB (a large storage unit is 1 MB), but the actual minimum recording unit of data is naturally 1 sector, so 1 MB By providing an empty storage area with the above storage capacity, S.I. M.M. A. R. T.A. This is because the log data 107b and the data recorded below the storage capacity 104d are handled independently.

記憶容量１０４ｄと１０４ｅとの間の記憶領域は、未使用であり、特別な場合を除いて記憶容量１０４ｄと１０４ｅは同値である。   The storage area between the storage capacities 104d and 104e is unused, and the storage capacities 104d and 104e have the same value except in special cases.

記憶容量１０４ｅと１０４ｆとの間の記憶領域は、ＯＥＭに使用される記憶領域であり、上述したようにＯＥＭの要求で決定される固有情報１０７ｅが書き込まれる。   The storage area between the storage capacities 104e and 104f is a storage area used for the OEM, and the unique information 107e determined by the OEM request is written as described above.

記憶容量１０４ｆと１０４ｇとの間の記憶領域は、ＯＥＭまたはユーザに使用される記憶領域であり、ＯＥＭまたはユーザの設定によりデータの書込みが行われる。   A storage area between the storage capacities 104f and 104g is a storage area used by the OEM or the user, and data is written according to the setting of the OEM or the user.

記憶容量１０４ｇの記憶領域は、ユーザに使用される記憶領域であり、ユーザの設定によりデータの書込みが行われる。   The storage area of the storage capacity 104g is a storage area used by the user, and data is written according to user settings.

なお、記憶容量１０４ａ〜１０４ｇは、以下の数２で表される関係を満たす。   The storage capacities 104a to 104g satisfy the relationship represented by the following formula 2.

記憶容量１０４ａ＞記憶容量１０４ｂ＞記憶容量１０４ｃ＞記憶容量１０４ｄ
≧記憶容量１０４ｅ≧記憶容量１０４ｆ≧記憶容量１０４ｇ … 数２
製造元（Ｖｅｎｄｅｒ）からの出荷時、記憶容量１０４ｄ〜１０４ｇは同値となる。 Storage capacity 104a> Storage capacity 104b> Storage capacity 104c> Storage capacity 104d
≧ Storage capacity 104e ≧ Storage capacity 104f ≧ Storage capacity 104g
At the time of shipment from the manufacturer (Vender), the storage capacities 104d to 104g have the same value.

（ＮＡＮＤメモリの構成）
図５は、本発明の実施の形態に係るＮＡＮＤメモリの概略構成図である。ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、同じ機能および構成を有しているのでＮＡＮＤメモリ１０４Ａについて説明する。なお、一例として、セクタ１０４２の左に付された０〜７の番号は、セクタ番号を示すものとする。 (Configuration of NAND memory)
FIG. 5 is a schematic configuration diagram of a NAND memory according to the embodiment of the present invention. Since the NAND memories 104A to 104H have the same function and configuration, the NAND memory 104A will be described. As an example, the numbers 0 to 7 given to the left of the sector 1042 indicate the sector number.

ＮＡＮＤメモリ１０４Ａは、複数のブロック１０４０から構成されている。また、ブロック１０４０は、１０２４個のクラスタ１０４１から構成されており、クラスタ１０４１は、さらに８個のセクタ１０４２から構成されている。   The NAND memory 104A is composed of a plurality of blocks 1040. The block 1040 is composed of 1024 clusters 1041, and the cluster 1041 is further composed of eight sectors 1042.

図６は、本発明の実施の形態に係るＳＳＤ１０の稼動時間について示す図である。本実施の形態におけるＳＳＤ１０では、稼動時に制御部１０３に設けられるカウンタ１０３Ａで内部基準パルスをカウントし、そのカウント値を図４に示す管理データ１０７ａに記憶している。   FIG. 6 is a diagram showing the operating time of the SSD 10 according to the embodiment of the present invention. In the SSD 10 in the present embodiment, the internal reference pulse is counted by a counter 103A provided in the control unit 103 during operation, and the count value is stored in the management data 107a shown in FIG.

図６においては、情報処理装置１で実行される上述したアプリケーションによってＳＳＤ１０の稼動状況と、その温度変化についてグラフ化したものであり、情報処理装置１の表示部３に設けられる表示画面３１ａに画面表示させたものである。ＳＳＤ１０の稼動状況については、ＳＳＤ１０が起動したタイミングとＳＳＤ１０が稼動停止したタイミングについて、外部から取得した実時刻に基づく時刻情報を付したデータをＳＳＤ１０からサウスブリッジ１１３を介して読込むことにより処理している。ＳＳＤ１０の温度変化については、ＳＳＤ１０に設けられる温度センサ１０１によって、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈの温度について１時間毎に得られた温度データを合わせて示している。   In FIG. 6, the operation status of the SSD 10 and its temperature change are graphed by the above-described application executed in the information processing apparatus 1, and the screen is displayed on the display screen 31 a provided in the display unit 3 of the information processing apparatus 1. It is displayed. The operation status of the SSD 10 is processed by reading the data with time information based on the actual time acquired from the outside via the south bridge 113 with respect to the timing at which the SSD 10 is activated and the timing at which the SSD 10 is stopped. ing. Regarding the temperature change of the SSD 10, the temperature data obtained every hour for the temperatures of the NAND memories 104A to 104H by the temperature sensor 101 provided in the SSD 10 is also shown.

実時刻取得部１０３Ｂは、情報処理装置１がＯＮされ、ＯＳが起動した後にタッチパッド２０、キーボード２３ａの操作に基づいてＳＳＤ１０のＮＡＮＤメモリ１０４Ａ〜１０４Ｈから読込まれて実行されるアプリケーションに基づいて、情報処理装置１のＲＴＣ１１３Ａの時刻情報を取得し、この時刻情報に基づいてＳＳＤ１０がいつ起動したか、いつ稼動停止したか、どれだけの時間稼動したかを把握することができる。また、前の稼動停止から次の起動時までの時間を把握することができる。なお、図６においては縦軸を温度、横軸を時刻とした座標系で示したが、このような表示はアプリケーションで処理することによって情報処理装置１の表示部３１に画面表示することが可能である。   The real time acquisition unit 103B is based on an application that is read and executed from the NAND memories 104A to 104H of the SSD 10 based on the operation of the touch pad 20 and the keyboard 23a after the information processing apparatus 1 is turned on and the OS is started. The time information of the RTC 113A of the information processing apparatus 1 is acquired, and based on this time information, it is possible to know when the SSD 10 has started, when it has stopped operating, and how long it has been operating. In addition, the time from the previous operation stop to the next start-up can be grasped. In FIG. 6, the vertical axis represents temperature and the horizontal axis represents time. However, such a display can be displayed on the display unit 31 of the information processing apparatus 1 by processing with an application. It is.

実時刻取得部１０３Ｂは、カウンタ１０３Ａがカウントしたカウント値に時刻情報を付すとともに、ＳＳＤ１０が起動した時刻と稼動停止した時刻とを演算により求め、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶する。このことにより、ＳＳＤ１０が稼動停止してから次に起動するまでの時間を制御部１０３で把握することが可能になる。   The real time acquisition unit 103B attaches time information to the count value counted by the counter 103A, calculates the time when the SSD 10 starts and the time when the SSD 10 stops operating, and stores them in the NAND memories 104A to 104H. As a result, the control unit 103 can grasp the time from when the SSD 10 is stopped to when it is next started.

ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに蓄積された電荷は、時間の経過とともに接合リークやトランジスタの漏れ電流などで失われる。この電荷の保持特性（リテンション特性）を補完するために、ＳＳＤ１０が稼動停止してから次に起動するまでの時間について閾値を設け、次にＳＳＤ１０が起動したときに前の稼動停止からの時間が閾値を超えている場合には、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているデータの消失等のおそれがあるとして、例えば、データ記憶状態のチェックの頻度を増加させる等の制御を行う。   The charges accumulated in the NAND memories 104A to 104H are lost over time due to junction leakage or transistor leakage current. In order to complement this charge retention characteristic (retention characteristic), a threshold is set for the time from when the SSD 10 is stopped until the next start, and when the SSD 10 is started next, the time from the previous stop is determined. If the threshold value is exceeded, for example, data stored in the NAND memories 104A to 104H may be lost, and control such as increasing the frequency of checking the data storage state is performed.

（動作）
図７は、本発明の実施の形態に係る情報処理装置１の動作を示すフローチャートである。 (Operation)
FIG. 7 is a flowchart showing the operation of the information processing apparatus 1 according to the embodiment of the present invention.

以下に、情報処理装置１側の動作について説明する。   The operation on the information processing apparatus 1 side will be described below.

まず、ユーザが情報処理装置１の電源スイッチ２５を操作することにより電源がＯＮされると（Ｓ１）、サウスブリッジ１１３からＳＳＤ１０に対して起動の指示が与えられることにより、ＳＳＤ１０のＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているＯＳが情報処理装置１に読込まれて起動する。   First, when the user turns on the power by operating the power switch 25 of the information processing apparatus 1 (S1), the south bridge 113 gives an activation instruction to the SSD 10, whereby the NAND memory 104A of the SSD 10 The OS stored in 104H is read into the information processing apparatus 1 and activated.

ＯＳの起動後、情報処理装置１のＣＰＵ１１５は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されており、情報処理装置１の電源ＯＮに伴って起動するように設けられ、起動時の時刻情報をＳＳＤ１０に出力するアプリケーションをサウスブリッジ１１３を介して読込む。このことによりアプリケーションが起動する（Ｓ２）。   After the OS is started, the CPU 115 of the information processing apparatus 1 is stored in the NAND memories 104A to 104H and is provided to be started when the information processing apparatus 1 is turned on, and outputs time information at the time of starting to the SSD 10 The application to be read is read via the south bridge 113. This activates the application (S2).

ここで、情報処理装置１のＣＰＵ１１５は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているＯＳの起動のプロセスにおいて接続されているデバイスを確認する。ＳＳＤ１０が接続されており（Ｓ３のＹｅｓ）、このＳＳＤ１０から時刻情報の通知が要求されると、起動時の時刻情報をＲＴＣ１１３Ａからサウスブリッジ１１３を介してＳＳＤ１０に出力する（Ｓ４）。また、情報処理装置１は、ＳＳＤ１０が検出されないとき（Ｓ３のＮｏ）、アプリケーションを停止させる（Ｓ５）。   Here, the CPU 115 of the information processing apparatus 1 confirms the devices connected in the OS startup process stored in the NAND memories 104A to 104H. When the SSD 10 is connected (Yes in S3) and the notification of time information is requested from the SSD 10, the time information at the time of activation is output from the RTC 113A to the SSD 10 via the south bridge 113 (S4). Further, when the SSD 10 is not detected (No in S3), the information processing apparatus 1 stops the application (S5).

情報処理装置１の表示部３１には、ＯＳの起動画面が表示画面３１ａに画面表示された後、上述したアプリケーションの起動を示すアイコンが、例えば、表示画面３１ａの画面右下に表示される。なお、アプリケーションの起動を示す画面表示は、ユーザの選択によって表示または非表示を選択することができる。   After the OS startup screen is displayed on the display screen 31a on the display unit 31 of the information processing apparatus 1, the above-described icon indicating the startup of the application is displayed at the lower right of the display screen 31a, for example. The screen display indicating the activation of the application can be displayed or hidden depending on the user's selection.

図８は、本発明の実施の形態に係るＳＳＤの動作を示すフローチャートである。以下に、図１から図６の図面を参照しつつ、ＳＳＤ１０側の動作について説明する。   FIG. 8 is a flowchart showing the operation of the SSD according to the embodiment of the present invention. Hereinafter, the operation on the side of the SSD 10 will be described with reference to the drawings of FIGS.

情報処理装置１の電源スイッチ２５の操作に基づいて電源がＯＮされると（Ｓ１１）、サウスブリッジ１１３からＳＳＤ１０に対して起動の指示が与えられることにより、ＳＳＤ１０が起動し（Ｓ１２）、ＳＳＤ１０の温度センサ１０１、制御部１０３、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈ、ＤＲＡＭ１０５に通電される。次に、ＳＳＤ１０の管理データ１０７ａに含まれるブートローダがＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているファームウエア（ＦＷ）をＤＲＡＭ１０５に読込んで展開する。ＤＲＡＭ１０５に展開されたファームウエアは、更にＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されている記憶状態を読込む。   When the power is turned on based on the operation of the power switch 25 of the information processing apparatus 1 (S11), the south bridge 113 gives an activation instruction to the SSD 10, whereby the SSD 10 is activated (S12). The temperature sensor 101, the control unit 103, the NAND memories 104A to 104H, and the DRAM 105 are energized. Next, the boot loader included in the management data 107a of the SSD 10 reads the firmware (FW) stored in the NAND memories 104A to 104H into the DRAM 105 and expands it. The firmware developed in the DRAM 105 further reads the storage state stored in the NAND memories 104A to 104H.

ＳＳＤ１０は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているＯＳが起動し、情報処理装置１の各部が動作可能になると（Ｓ１３のＹｅｓ）、実時刻取得部１０３Ｂから情報処理装置１のＣＰＵ１１５に対して時刻情報の通知を要求する。制御部１０３の実時刻取得部１０３Ｂは、時刻情報の通知要求に対して情報処理装置１側のＲＴＣ１１３Ａからサウスブリッジ１１３を介して出力された時刻情報を取得する（Ｓ１４）。   When the OS stored in the NAND memories 104 </ b> A to 104 </ b> H is activated and each unit of the information processing device 1 becomes operable (Yes in S <b> 13), the SSD 10 receives the real time acquisition unit 103 </ b> B from the CPU 115 of the information processing device 1. Request notification of time information. The real time acquisition unit 103B of the control unit 103 acquires the time information output from the RTC 113A on the information processing apparatus 1 side via the south bridge 113 in response to the time information notification request (S14).

ここで、実時刻取得部１０３Ｂは、情報処理装置１側のアプリケーションから取得した時刻情報に基づいて起動時刻の補正を行う。これは、実時刻取得部１０３Ｂで時刻情報を取得した時刻よりも前にＳＳＤ１０に電源が投入されており、この電源が投入された時刻と、実際にＳＳＤ１０が動作可能となった時刻とのずれがあることによる。   Here, the real time acquisition unit 103B corrects the activation time based on the time information acquired from the application on the information processing apparatus 1 side. This is because the power of the SSD 10 is turned on before the time when the time information is acquired by the real time acquisition unit 103B, and the difference between the time when the power is turned on and the time when the SSD 10 is actually operable. Because there is.

実時刻取得部１０３Ｂは、電源投入時から稼動しているカウンタ１０３Ａのカウント値を参照し、実際にＳＳＤ１０が動作可能となった時刻のカウント値と電源投入時のカウント値の差を求め、この差に基づいてＳＳＤ１０の電源が投入されたときの時刻を算出して付与する。このように時刻の補正を行うことで、ＳＳＤ１０の電源がＯＮされた時刻が求まる（Ｓ１５）。   The real time acquisition unit 103B refers to the count value of the counter 103A that has been operating since the power is turned on, and obtains the difference between the count value at the time when the SSD 10 is actually operable and the count value when the power is turned on. Based on the difference, the time when the power of the SSD 10 is turned on is calculated and given. By correcting the time in this way, the time when the power supply of the SSD 10 is turned on is obtained (S15).

また、ＳＳＤ１０の電源がＯＦＦされた時刻は、電源がＯＦＦされたときのカウント値から電源がＯＮされたときのカウント値を減算したカウント値の差分に基づいて求まる。   Further, the time when the power of the SSD 10 is turned off is obtained based on the difference between the count values obtained by subtracting the count value when the power is turned on from the count value when the power is turned off.

ＳＳＤ１０の制御部１０３は、通常動作中に情報処理装置１のサウスブリッジ１１３を介して、例えば、ｓｔａｎｄｂｙコマンドを入力すると（Ｓ１６）、現在の記憶状態をＮＡＮＤメモリ１０４Ａ〜１０４Ｈに書込んで保存し（Ｓ１７）、電源をＯＦＦにする。このことによりＳＳＤ１０が稼動停止する（Ｓ１８）。   For example, when a standby command is input via the south bridge 113 of the information processing apparatus 1 during normal operation (S16), the control unit 103 of the SSD 10 writes and stores the current storage state in the NAND memories 104A to 104H. (S17), the power is turned off. As a result, the SSD 10 stops operating (S18).

このように、ＳＳＤ１０の起動した時刻と、ＳＳＤ１０の稼動停止した時刻とを情報処理装置１のＲＴＣ１１３Ａから取得した時刻情報に基づいて把握することにより、ＳＳＤ１０にＲＴＣを設けなくとも前の稼動停止から次の起動までの時間を制御部１０３で精度良く、容易に把握することができる。このことにより、前の稼動停止から次の起動までの時間が予め定めた閾値を超えている場合には、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されたデータの整合性チェックの頻度を増加させる等の処理を必要に応じて行わせることが可能になる。   As described above, by grasping the time when the SSD 10 is activated and the time when the SSD 10 is stopped based on the time information acquired from the RTC 113A of the information processing apparatus 1, the SSD 10 can be started from the previous stop without the RTC. The control unit 103 can easily and accurately grasp the time until the next activation. As a result, when the time from the previous operation stop to the next start exceeds a predetermined threshold value, the process of increasing the frequency of checking the consistency of the data stored in the NAND memories 104A to 104H, etc. Can be performed as necessary.

なお、上述した実施の形態では、情報処理装置１のＲＴＣ１１３Ａから出力された時刻情報に基づいてＳＳＤ１０が起動した時刻と、ＳＳＤ１０が稼動停止した時刻とを把握する方法について説明したが、例えば、図９に示すように、イベントログに付与する時刻情報とすることもできる。この場合、ＳＳＤ１０でのイベント発生時に、イベント項目に日付および時刻を付与してＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶し、上述したアプリケーションに基づいてサウスブリッジ１１３を介して情報処理装置１に読込むことにより、表示部３の表示画面３１ａに画面表示させることができる。   In the above-described embodiment, the method for grasping the time when the SSD 10 is activated and the time when the SSD 10 is stopped based on the time information output from the RTC 113A of the information processing apparatus 1 has been described. As shown in FIG. 9, it can be time information added to the event log. In this case, when an event occurs in the SSD 10, the date and time are assigned to the event item, stored in the NAND memories 104A to 104H, and read into the information processing apparatus 1 via the south bridge 113 based on the application described above. The screen can be displayed on the display screen 31 a of the display unit 3.

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

この発明によれば、リテンションチェックを適宜に行うことが実現される。   According to the present invention, it is possible to appropriately perform the retention check.

Claims (6)

本体と、
前記本体に収容される不揮発性半導体メモリドライブと、
を具備し、
前記本体は、
時刻情報を計数するためのクロック手段と、
電源投入時、前記クロック手段が計数する時刻情報を前記不揮発性半導体メモリドライブに出力する主制御手段と、
を有し、
前記不揮発性半導体メモリドライブは、
前記不揮発性半導体メモリドライブの通算稼働時間をカウントするカウンタと、
前回の電源投入時に前記本体から入力された前記時刻情報と、前回の電源投入時における前記カウンタの値と、今回の電源投入時における前記カウンタの値とから前回の電源遮断時の時刻を算出し、当該算出した前回の電源遮断時の時刻と、今回の電源投入時に前記本体から入力された前記時刻情報とから不揮発性半導体メモリの管理に用いる前回の電源遮断時から今回の電源投入時までの経過時間を算出するメモリ制御手段と、
を有する、
情報処理装置。The body,
A nonvolatile semiconductor memory drive housed in the main body;
Comprising
The body is
Clock means for counting time information;
Main control means for outputting time information counted by the clock means to the nonvolatile semiconductor memory drive at power-on;
Have
The nonvolatile semiconductor memory drive is
A counter for counting the total operation time of the nonvolatile semiconductor memory drive ;
The time at the last power-off is calculated from the time information input from the main body at the last power-on, the counter value at the last power-on, and the counter value at the current power- on. , the calculated and the previous time when power shutdown, from said time information input from the body during this power-up to power the current power-on from the previous power-off to be used for management of non-volatile semiconductor memory Memory control means for calculating elapsed time;
Having
Information processing device. 前記メモリ制御手段は、前記算出した経過時間に基づき、不揮発性半導体メモリの記憶状態についてのチェックを実行制御する請求項１記載の情報処理装置。  The information processing apparatus according to claim 1, wherein the memory control unit executes and controls a check on a storage state of the nonvolatile semiconductor memory based on the calculated elapsed time. 前記メモリ制御手段は、前記本体から入力された前記時刻情報を電源投入時刻として用いる際に、前記本体から前記時刻情報が入力された時における前記カウンタの値と電源投入時における前記カウンタの値との差分値を減算する補正を施す請求項１記載の情報処理装置。Said memory control means, when used as the time information when the power-up time which is input from the body, from the body of the counter when the counter values and the power is turned on when the time information is input The information processing apparatus according to claim 1, wherein correction for subtracting a difference value from the value is performed. 情報処理装置本体に収容される不揮発性半導体メモリドライブであって、
前記不揮発性半導体メモリドライブの通算稼働時間をカウントするカウンタと、
前記情報処理装置本体から時刻情報を入力する時刻情報入力手段と、
前回の電源投入時に前記時刻情報入力手段によって入力された前記時刻情報と、前回の電源投入時における前記カウンタの値と、今回の電源投入時における前記カウンタの値とから前回の電源遮断時の時刻を算出し、当該算出した前回の電源遮断時の時刻と、今回の電源投入時に前記時刻情報入力手段によって入力された前記時刻情報とから不揮発性半導体メモリの管理に用いる前回の電源遮断時から今回の電源投入時までの経過時間を算出するメモリ制御手段と、
を具備する不揮発性半導体メモリドライブ。A non-volatile semiconductor memory drive housed in the information processing apparatus body,
A counter for counting the total operation time of the nonvolatile semiconductor memory drive ;
Time information input means for inputting time information from the information processing apparatus body;
The time at the previous power-off from the time information input by the time information input means at the previous power-on, the value of the counter at the last power-on, and the value of the counter at the current power-on is calculated, the current and the time of the previous power-off that the calculated, since the last power-off to be used for management of non-volatile semiconductor memory and a current of the time information input by the time information input means when power is turned on Memory control means for calculating the elapsed time until the power is turned on,
A non-volatile semiconductor memory drive. 前記メモリ制御手段は、前記算出した経過時間に基づき、不揮発性半導体メモリの記憶状態についてのチェックを実行制御する請求項４記載の不揮発性半導体メモリドライブ。  5. The non-volatile semiconductor memory drive according to claim 4, wherein the memory control means executes and controls a check on a storage state of the non-volatile semiconductor memory based on the calculated elapsed time. 前記メモリ制御手段は、前記時刻情報入力手段によって入力された前記時刻情報を電源投入時刻として用いる際に、前記時刻情報入力手段によって前記時刻情報が入力された時における前記カウンタの値と電源投入時における前記カウンタの値との差分値を減算する補正を施す請求項４記載の不揮発性半導体メモリドライブ。Said memory control means includes a value of said counter at the time when when used as the time information input means therefore when the inputted time information on the power-on time, the time information is input by the time information input means 4. the nonvolatile semiconductor memory drive according performing correction for subtracting a difference value between the value of the counter at the time of power-on.
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JP2012088780A (en) * 2010-10-15 2012-05-10 Canon Electronics Inc Information processor, information processor control method and program
JP5929398B2 (en) * 2012-03-26 2016-06-08 株式会社バッファロー Nonvolatile semiconductor memory device and control method thereof
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0579649U (en) * 1992-03-23 1993-10-29 横河電機株式会社 Peripheral device replacement time detection device
JPH08263939A (en) * 1995-03-23 1996-10-11 Hitachi Ltd Magnetic recording signal reproducing device
JP4527456B2 (en) * 2004-07-06 2010-08-18 Ｎｅｃインフロンティア株式会社 Memory life warning device and information processing method
US8578063B2 (en) * 2004-08-20 2013-11-05 Mitsubishi Kagaku Media Co., Ltd. Self-labeling digital storage unit
JP2006338789A (en) * 2005-06-02 2006-12-14 Renesas Technology Corp Nonvolatile semiconductor memory device

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