JP4877282B2 - Power-on reset circuit - Google Patents

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JP4877282B2 JP2008153840A JP2008153840A JP4877282B2 JP 4877282 B2 JP4877282 B2 JP 4877282B2 JP 2008153840 A JP2008153840 A JP 2008153840A JP 2008153840 A JP2008153840 A JP 2008153840A JP 4877282 B2 JP4877282 B2 JP 4877282B2
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本発明は、パワーオンリセット回路に関する。   The present invention relates to a power-on reset circuit.

従来より、定電流回路を用いたパワーオンリセット回路が、例えば特許文献１で提案されている。具体的に、特許文献１では、電流源を備えたコンパレータと、初期化回路と、充電用コンデンサと、基準電圧源とを有して構成されるパワーオンリセット回路が提案されている。   Conventionally, a power-on reset circuit using a constant current circuit has been proposed in Patent Document 1, for example. Specifically, Patent Document 1 proposes a power-on reset circuit including a comparator including a current source, an initialization circuit, a charging capacitor, and a reference voltage source.

このパワーオンリセット回路では、初期化回路が動作することで充電用コンデンサが放電された後、電流源から充電用コンデンサに電流が流れ込むことで充電電圧が上昇する。コンパレータでは基準電圧源と充電用コンデンサの充電電圧とが比較されるようになっており、充電電圧が基準電圧近傍になるとコンパレータが動作し、該コンパレータからリセット信号が出力される。そして、コンパレータの電流源には、リセット信号が出力された後も電流が流れ続けている。
特開２００４−１４７０４８号公報 In this power-on reset circuit, after the charging capacitor is discharged by the operation of the initialization circuit, the charging voltage is increased by the current flowing from the current source to the charging capacitor. In the comparator, the reference voltage source and the charging voltage of the charging capacitor are compared, and when the charging voltage is close to the reference voltage, the comparator operates and a reset signal is output from the comparator. The current continues to flow through the current source of the comparator even after the reset signal is output.
JP 2004-147048 A

しかしながら、上記従来の技術では、コンパレータを駆動するために電流源が必要であり、この電流源から電流を流し続けなければならない。このため、パワーオンリセット回路では、リセット信号が出力された後も定常的に電流が消費される。これにより、消費電流が増加してしまうという問題がある。   However, in the above conventional technique, a current source is required to drive the comparator, and current must continue to flow from this current source. For this reason, in the power-on reset circuit, current is constantly consumed even after the reset signal is output. As a result, there is a problem that current consumption increases.

本発明は、上記点に鑑み、リセット信号を出力した後の消費電流を低減することを目的とする。   In view of the above points, the present invention has an object to reduce current consumption after outputting a reset signal.

上記目的を達成するため、請求項１に記載の発明では、電源端子（６０）に接続された定電流回路（１０）と、電源端子（６０）に電源電圧が入力されたことに伴う電源端子（６０）の電位の変化をトリガとして、定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら定電流回路（１０）に流れる電流を遮断する充電回路（２２〜２４、３２、４２、４３）と、定電流回路（１０）に電流が流れたことをトリガとして、充電回路（２２〜２４、３２、４２、４３）によって定電流回路（１０）に流れる電流が遮断されるまでリセット信号を出力する出力回路（２５、２６、４４）とを備えていることを特徴とする。   In order to achieve the above object, according to the first aspect of the present invention, the constant current circuit (10) connected to the power supply terminal (60) and the power supply terminal associated with the input of the power supply voltage to the power supply terminal (60). Trigger circuit (21, 31, 41) for causing current to flow through constant current circuit (10) with the change in potential of (60) as a trigger, and capacitor (32 with triggering for current to flow through constant current circuit (10) ) And charging circuit (22-24, 32, 42, 43) for cutting off the current flowing through constant current circuit (10) when capacitor (32) is fully charged, and constant current circuit ( 10) Triggered by the flow of current, the output circuit (25, 25) outputs a reset signal until the current flowing through the constant current circuit (10) is interrupted by the charging circuit (22-24, 32, 42, 43). 26, 44) And wherein the are.

これにより、リセット信号が出力された後では、定電流回路（１０）に流れる電流を遮断して、定電流回路（１０）の機能を停止することができる。したがって、パワーオンリセット回路においてリセット信号を出力した後の消費電流を低減することができる。   Thereby, after the reset signal is output, the current flowing through the constant current circuit (10) can be cut off, and the function of the constant current circuit (10) can be stopped. Therefore, current consumption after the reset signal is output in the power-on reset circuit can be reduced.

請求項２に記載の発明では、電源端子（６０）にノイズ（６３）が入力されたとき、満充電の状態のコンデンサ（３２）に放電を起こし、充電回路（２２〜２４、３２、４２、４３）によって再び定電流回路（１０）に電流を流させ、コンデンサ（３２）が満充電になるまでの間、出力回路（２５、２６、４４）から再びリセット信号を出力させる再起動回路（２７、４５〜４７）を備えていることを特徴とする。   In the invention according to claim 2, when the noise (63) is input to the power supply terminal (60), the fully charged capacitor (32) is discharged, and the charging circuit (22-24, 32, 42, 43) a restart circuit (27) for causing the constant current circuit (10) to flow again and outputting a reset signal again from the output circuit (25, 26, 44) until the capacitor (32) is fully charged. 45 to 47).

これにより、リセット信号を出力して定電流回路（１０）が停止していても、ノイズ（６３）による電圧変動の際に再びリセット信号を出力することができる。   As a result, even if the reset signal is output and the constant current circuit (10) is stopped, the reset signal can be output again when the voltage fluctuates due to the noise (63).

請求項３に記載の発明では、電源端子（６０）に接続された定電流回路（１０）と、電源端子（６０）に電源電圧が入力されたことに伴う電源端子（６０）の電位の変化をトリガとして、定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら定電流回路（１０）に流れる電流を遮断する第１充電回路（２２〜２４、３２、４２、４３、４８）と、定電流回路（１０）に電流が流れたことをトリガとして第１充電回路（２２〜２４、３２、４２、４３、４８）と共にコンデンサ（３２）への充電を開始し、コンデンサ（３２）が満充電よりも少なくとも電圧降下素子（７０）の電圧降下分だけ低い電圧まで充電されたら第１充電回路（２２〜２４、３２、４２、４３、４８）よりも先にコンデンサ（３２）への充電を停止する第２充電回路（２８、２９、４９、５０）と、第２充電回路（２８、２９、４９、５０）が停止してから第１充電回路（２２〜２４、３２、４２、４３、４８）が停止するまでの間、リセット信号を出力する出力回路（２５、２６、５１）とを備えていることを特徴とする。   In the third aspect of the present invention, the constant current circuit (10) connected to the power supply terminal (60) and the change in potential of the power supply terminal (60) when the power supply voltage is input to the power supply terminal (60). Triggering the current to the constant current circuit (10), and triggering the current to the constant current circuit (10) to start charging the capacitor (32) The first charging circuit (22-24, 32, 42, 43, 48) that cuts off the current flowing through the constant current circuit (10) when the capacitor (32) is fully charged, and the constant current circuit (10) The charging of the capacitor (32) is started together with the first charging circuit (22-24, 32, 42, 43, 48) triggered by the flow of the current, and the capacitor (32) is at least a voltage drop element rather than a full charge. (70) Voltage drop The second charging circuit (28, 29, 49, 50) that stops charging the capacitor (32) before the first charging circuit (22-24, 32, 42, 43, 48) when charged to a very low voltage. ) And the second charging circuit (28, 29, 49, 50) until the first charging circuit (22-24, 32, 42, 43, 48) stops. And an output circuit (25, 26, 51).

これにより、請求項１に記載の発明と同様に、リセット信号を出力した後の消費電流を低減することができる。また、第２充電回路（２８、２９、４９、５０）の停止のタイミングを調節することで、リセット信号の発生タイミングやパルス幅を調節することができる。   Thus, the current consumption after outputting the reset signal can be reduced as in the first aspect of the invention. Further, by adjusting the stop timing of the second charging circuit (28, 29, 49, 50), the reset signal generation timing and the pulse width can be adjusted.

請求項４に記載の発明では、パワーオンリセット回路は、電源端子（６０）に接続された定電流回路（１０）と、コレクタが定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、第１トランジスタ（２１）のベースと電源端子（６０）との間に接続された第１コンデンサ（３１）と、第１トランジスタ（２１）のベースとグランド（６１）との間に接続された第１抵抗（４１）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、エミッタが第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、第３トランジスタ（２３）のベースとグランド（６１）との間に接続された第２コンデンサ（３２）と、第３トランジスタ（２３）のコレクタとグランド（６１）との間に接続された第３抵抗（４３）と、ベースが第３トランジスタ（２３）のコレクタと第３抵抗（４３）との間に接続され、コレクタが第１トランジスタ（２１）のコレクタおよび定電流回路（１０）に接続され、エミッタが第１トランジスタ（２１）のエミッタおよびグランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、第５トランジスタ（２５）のコレクタとグランド（６１）との間に接続された第４抵抗（４４）と、ベースが第５トランジスタ（２５）のコレクタと第４抵抗（４４）との間に接続され、エミッタがグランド（６１）に接続され、コレクタが出力端子（６２）に接続されたｎｐｎ型の第６トランジスタ（２６）とを備えている。   The power-on reset circuit includes a constant current circuit (10) connected to the power supply terminal (60), a collector connected to the constant current circuit (10), and an emitter connected to the ground (61). An npn-type first transistor (21) connected to the first transistor (21), a first capacitor (31) connected between the base of the first transistor (21) and the power supply terminal (60), and the first transistor (21) A first resistor (41) connected between the base and ground (61), an emitter connected to the power supply terminal (60), and a base connected to the constant current circuit (10) in a current mirror connection. A second transistor (22); a pnp-type third transistor (23) whose emitter is connected to a collector of the second transistor (22); a base and an emitter of the third transistor (23); A second resistor (42) connected in between, a second capacitor (32) connected between the base of the third transistor (23) and the ground (61), a collector of the third transistor (23), The third resistor (43) connected to the ground (61), the base is connected between the collector of the third transistor (23) and the third resistor (43), and the collector is the first transistor (21). ) And a constant current circuit (10), an npn-type fourth transistor (24) having an emitter connected to the emitter of the first transistor (21) and the ground (61), and an emitter connected to a power supply terminal (60). Pnp type fifth transistor (25) whose base is current mirror connected to the constant current circuit (10), and the collector and ground of the fifth transistor (25) 61), the base is connected between the collector of the fifth transistor (25) and the fourth resistor (44), and the emitter is connected to the ground (61). And an npn-type sixth transistor (26) whose collector is connected to the output terminal (62).

そして、上記構成のパワーオンリセット回路では、電源端子（６０）に電源電圧が入力されると、電源端子（６０）の電位の立ち上がり変化に応じた電流が第１コンデンサ（３１）を通じて第１抵抗（４１）に流れることで、第１トランジスタ（２１）のベース電位が上昇することにより第１トランジスタ（２１）がオンし、第１トランジスタ（２１）のオンに伴って定電流回路（１０）に電流が流れると、定電流回路（１０）にカレントミラー接続された第２トランジスタ（２２）および第５トランジスタ（２５）がオンし、第５トランジスタ（２５）のオンに伴って第６トランジスタ（２６）がオンすることにより、出力端子（６２）からハイレベルのリセット信号が出力されるようになっており、第２コンデンサ（３２）が満充電の状態でなければ、第３トランジスタ（２３）のベースに電流が流れて第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）がオンし、電源端子（６０）の電位が一定値に安定した後、第１コンデンサ（３１）に電流が流れなくなることに伴い、第１トランジスタ（２１）にベース電流が流れなくなることで第１トランジスタ（２１）がオフするようになっており、第３トランジスタ（２３）のベースに電流が流れ込むことで第２コンデンサ（３２）に電流が流れ込み、第２コンデンサ（３２）が充電されることで第３トランジスタ（２３）のベース電位が上昇し、ベース電位が閾値を超えると第３トランジスタ（２３）がオフし、第３トランジスタ（２３）のオフに伴って第４トランジスタ（２４）がオフし、第１トランジスタ（２１）および第４トランジスタ（２４）がオフしたことによって定電流回路（１０）に電流が流れなくなり、定電流回路（１０）にカレントミラー接続された第５トランジスタ（２５）がオフすると共に第６トランジスタ（２６）がオフすることで、出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とする。   In the power-on reset circuit configured as described above, when a power supply voltage is input to the power supply terminal (60), a current corresponding to a rising change in the potential of the power supply terminal (60) is passed through the first capacitor (31) to the first resistor. By flowing to (41), the base potential of the first transistor (21) rises, so that the first transistor (21) is turned on, and the constant current circuit (10) is turned on when the first transistor (21) is turned on. When the current flows, the second transistor (22) and the fifth transistor (25) connected to the constant current circuit (10) in a current mirror are turned on, and the sixth transistor (26) is turned on when the fifth transistor (25) is turned on. ) Is turned on, a high level reset signal is output from the output terminal (62), and the second capacitor (32) is fully charged. Otherwise, a current flows through the base of the third transistor (23), the third transistor (23) is turned on and the fourth transistor (24) is turned on, and the potential of the power supply terminal (60) is stabilized at a constant value. Thereafter, as the current stops flowing to the first capacitor (31), the base current does not flow to the first transistor (21), so that the first transistor (21) is turned off, and the third transistor ( 23), current flows into the second capacitor (32) due to current flowing into the base, and charging of the second capacitor (32) raises the base potential of the third transistor (23), so that the base potential becomes the threshold value. Exceeds the third transistor (23), the fourth transistor (24) is turned off as the third transistor (23) is turned off, and the first transistor is turned off. When the (21) and the fourth transistor (24) are turned off, no current flows through the constant current circuit (10), the fifth transistor (25) connected to the constant current circuit (10) as a current mirror is turned off and the second transistor (24) is turned off. A low level reset signal is output from the output terminal (62) by turning off the six transistors (26).

これにより、ローレベルのリセット信号を出力した後では、定電流回路（１０）に接続された第１トランジスタ（２１）および第４トランジスタ（２４）が共にオフしているので、定電流回路（１０）に電流が流れないようにすることができる。このように、電源端子（６０）に電源電圧が入力されたときに動作し、ローレベルのリセット信号を出力した後に機能を停止させることで、リセット信号を出力した後の消費電流を低減することができる。   Thereby, after outputting the low level reset signal, the first transistor (21) and the fourth transistor (24) connected to the constant current circuit (10) are both turned off. ) Can be prevented from flowing current. As described above, when the power supply voltage is input to the power supply terminal (60), the current consumption is reduced after the reset signal is output by stopping the function after outputting the low level reset signal. Can do.

請求項５に記載の発明では、コレクタが第３トランジスタ（２３）のベースと第２コンデンサ（３２）との間に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第７トランジスタ（２７）と、第７トランジスタ（２７）のベースとグランド（６１）との間に接続された第５抵抗（４５）と、第１トランジスタ（２１）のベースと第１コンデンサ（３１）との間に接続された第６抵抗（４６）と、第６抵抗（４６）と第１コンデンサ（３１）との間と第７トランジスタ（２７）のベースとの間に接続された第７抵抗（４７）とを備え、電源端子（６０）に入力されるノイズ（６３）によって、満充電の状態の第２コンデンサ（３２）で放電が起こったとき、該放電に伴って第３トランジスタ（２３）のベース電位が下がり、第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）がオンすることで、定電流回路（１０）に再び電流が流れ、出力端子（６２）からハイレベルのリセット信号が出力され、この後、第２コンデンサ（３２）が充電され、第３トランジスタ（２３）が再びオフすることにより、出力端子（６２）から再びローレベルのリセット信号が出力されるようになっていることを特徴とする。   According to the fifth aspect of the present invention, an npn-type seventh transistor having a collector connected between the base of the third transistor (23) and the second capacitor (32) and an emitter connected to the ground (61) ( 27), a fifth resistor (45) connected between the base of the seventh transistor (27) and the ground (61), and between the base of the first transistor (21) and the first capacitor (31). And a seventh resistor (47) connected between the sixth resistor (46) and the first capacitor (31) and the base of the seventh transistor (27). When a discharge occurs in the fully charged second capacitor (32) due to noise (63) input to the power supply terminal (60), the base of the third transistor (23) is accompanied by the discharge. The potential drops and the third When the transistor (23) is turned on and the fourth transistor (24) is turned on, a current flows again to the constant current circuit (10), and a high level reset signal is output from the output terminal (62). When the second capacitor (32) is charged and the third transistor (23) is turned off again, a low level reset signal is output again from the output terminal (62).

これにより、ローレベルのリセット信号を出力した後に定電流回路（１０）の機能が停止した後であっても、電源端子（６０）にノイズ（６３）が入力されることによって電源変動が起きたときに再び動作してリセット信号を発生させることができる。したがって、常に定電流回路（１０）に電流を流し続けていなくても、再びリセット信号を生成することができる。   As a result, even after the function of the constant current circuit (10) is stopped after outputting the low level reset signal, the power fluctuation occurs due to the noise (63) being input to the power terminal (60). Sometimes it can operate again to generate a reset signal. Therefore, the reset signal can be generated again even if the current is not continuously supplied to the constant current circuit (10).

請求項６に記載の発明では、パワーオンリセット回路は、電源端子（６０）に接続された定電流回路（１０）と、コレクタが定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、第１トランジスタ（２１）のベースと電源端子（６０）との間に接続された第１コンデンサ（３１）と、第１トランジスタ（２１）のベースとグランド（６１）との間に接続された第１抵抗（４１）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、エミッタが第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、第３トランジスタ（２３）のコレクタとグランド（６１）との間に接続された第３抵抗（４３）と、ベースが前記第３トランジスタ２３のコレクタと前記第３抵抗４３との間に接続され、コレクタが前記第１トランジスタ２１のコレクタおよび前記定電流回路１０に接続され、エミッタが前記第１トランジスタ２１のエミッタおよび前記グランド６１に接続されたｎｐｎ型の第４トランジスタ２４と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、コレクタが第５トランジスタ（２５）のコレクタおよび出力端子（６２）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第６トランジスタ（２６）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第７トランジスタ（２８）と、第３トランジスタ（２３）のベースに接続された第４抵抗（４８）と、第４抵抗（４８）とグランド（６１）との間に接続された第２コンデンサ（３２）と、第７トランジスタ（２８）のコレクタに接続された電圧降下素子（７０）と、エミッタが電圧降下素子（７０）に接続されたｐｎｐ型の第８トランジスタ（２９）と、第４抵抗（４８）と第２コンデンサ（３２）との間と第８トランジスタ（２９）のベースとの間に接続された第５抵抗（４９）と、第６トランジスタ（２６）のベースと第８トランジスタ（２９）のコレクタとの間に接続された第６抵抗（５０）と、第６トランジスタ（２６）のベースとエミッタとの間に接続された第７抵抗（５１）とを備えている。   The power-on reset circuit includes a constant current circuit (10) connected to the power supply terminal (60), a collector connected to the constant current circuit (10), and an emitter connected to the ground (61). An npn-type first transistor (21) connected to the first transistor (21), a first capacitor (31) connected between the base of the first transistor (21) and the power supply terminal (60), and the first transistor (21) A first resistor (41) connected between the base and ground (61), an emitter connected to the power supply terminal (60), and a base connected to the constant current circuit (10) in a current mirror connection. A second transistor (22); a pnp-type third transistor (23) whose emitter is connected to a collector of the second transistor (22); a base and an emitter of the third transistor (23); A second resistor (42) connected in between, a third resistor (43) connected between the collector of the third transistor (23) and the ground (61), and a base connected to the collector of the third transistor 23 And the third resistor 43, a collector connected to the collector of the first transistor 21 and the constant current circuit 10, and an emitter connected to the emitter of the first transistor 21 and the ground 61. Type fourth transistor 24, a pnp type fifth transistor (25) whose emitter is connected to the power supply terminal (60), the base is current mirror connected to the constant current circuit (10), and the collector is the fifth transistor ( 25) npn-type sixth transistor connected to the collector and output terminal (62) and having the emitter connected to the ground (61) 26), the emitter is connected to the power supply terminal (60), and the base is connected to the base of the pnp-type seventh transistor (28) whose current mirror is connected to the constant current circuit (10), and the base of the third transistor (23). Voltage drop connected to the collector of the fourth resistor (48), the second capacitor (32) connected between the fourth resistor (48) and the ground (61), and the collector of the seventh transistor (28). An element (70), a pnp-type eighth transistor (29) having an emitter connected to the voltage drop element (70), a fourth resistor (48), a second capacitor (32), and an eighth transistor ( A fifth resistor (49) connected between the base of 29) and a sixth resistor (50) connected between the base of the sixth transistor (26) and the collector of the eighth transistor (29); , 6th transition And a seventh resistor (51) connected between the base and emitter of the star (26).

そして、上記構成のパワーオンリセット回路では、電源端子（６０）に電源電圧が入力されると、電源端子（６０）の電位の立ち上がり変化に応じた電流が第１コンデンサ（３１）を通じて第１抵抗（４１）に流れることで、第１トランジスタ（２１）のベース電位が上昇することにより第１トランジスタ（２１）がオンし、第１トランジスタ（２１）のオンに伴って定電流回路（１０）に電流が流れると、定電流回路（１０）にカレントミラー接続された第２トランジスタ（２２）、第５トランジスタ（２５）、および第７トランジスタ（２８）がオンし、第２コンデンサ（３２）が満充電の状態でなければ、第３トランジスタ（２３）にベース電流が流れて第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）および第８トランジスタ（２９）がオンし、第８トランジスタ（２９）のオンに伴って第６トランジスタ（２６）がオンすることにより、出力端子（６２）からローレベルのリセット信号が出力されるようになっており、電源端子（６０）の電源電圧が一定値に安定した後、第１コンデンサ（３１）に電流が流れなくなることに伴い、第１トランジスタ（２１）にベース電流が流れなくなることで第１トランジスタ（２１）がオフするようになっており、第３トランジスタ（２３）および第８トランジスタ（２９）にベース電流が流れ込むことで第２コンデンサ（３２）に電流が流れ込み、第２コンデンサ（３２）が充電されていくと、電圧降下素子（７０）によって第３トランジスタ（２３）よりもエミッタ電位が低くされている第８トランジスタ（２９）が第３トランジスタ（２３）よりも先にオフし、第８トランジスタ（２９）のオフに伴って第６トランジスタ（２６）がオフし、第５トランジスタ（２５）がオンしていることにより、出力端子（６２）からハイレベルのリセット信号が出力され、第２コンデンサ（３２）が満充電の状態になると、第３トランジスタ（２３）がオフし、第３トランジスタ（２３）のオフに伴って第４トランジスタ（２４）がオフし、第１トランジスタ（２１）および第４トランジスタ（２４）がオフしたことによって定電流回路（１０）に電流が流れなくなり、定電流回路（１０）にカレントミラー接続された第５トランジスタ（２５）がオフすることで、出力端子（６２）からローレベルのリセット信号が出力されるようになっていることが特徴となっている。   In the power-on reset circuit configured as described above, when a power supply voltage is input to the power supply terminal (60), a current corresponding to a rising change in the potential of the power supply terminal (60) is passed through the first capacitor (31) to the first resistor. By flowing to (41), the base potential of the first transistor (21) rises, so that the first transistor (21) is turned on, and the constant current circuit (10) is turned on when the first transistor (21) is turned on. When the current flows, the second transistor (22), the fifth transistor (25), and the seventh transistor (28) connected to the constant current circuit (10) in a current mirror are turned on, and the second capacitor (32) is fully charged. If it is not in a charging state, a base current flows through the third transistor (23), the third transistor (23) is turned on, and the fourth transistor (24) and the When the transistor (29) is turned on and the sixth transistor (26) is turned on when the eighth transistor (29) is turned on, a low level reset signal is output from the output terminal (62). In addition, after the power supply voltage of the power supply terminal (60) is stabilized at a constant value, the base current does not flow to the first transistor (21) as the current stops flowing to the first capacitor (31). (21) is turned off, and when the base current flows into the third transistor (23) and the eighth transistor (29), current flows into the second capacitor (32), and the second capacitor (32) When charged, the eighth transistor whose emitter potential is made lower than that of the third transistor (23) by the voltage drop element (70). 29) is turned off prior to the third transistor (23), the sixth transistor (26) is turned off as the eighth transistor (29) is turned off, and the fifth transistor (25) is turned on. When the high-level reset signal is output from the output terminal (62) and the second capacitor (32) is fully charged, the third transistor (23) is turned off, and the third transistor (23) is turned off. When the fourth transistor (24) is turned off and the first transistor (21) and the fourth transistor (24) are turned off, no current flows through the constant current circuit (10), and the current mirror is connected to the constant current circuit (10). A feature is that a low level reset signal is output from the output terminal (62) by turning off the connected fifth transistor (25). It has become.

これにより、請求項４に記載の発明と同様に、ローレベルのリセット信号を出力した後では、定電流回路（１０）に接続された第１トランジスタ（２１）および第４トランジスタ（２４）を共にオフし、定電流回路（１０）に電流が流れないようにすることができる。したがって、リセット信号を出力した後の消費電流を低減することができる。   Thus, similarly to the invention according to claim 4, after the low level reset signal is output, both the first transistor (21) and the fourth transistor (24) connected to the constant current circuit (10) are connected. It can be turned off so that no current flows through the constant current circuit (10). Therefore, current consumption after outputting the reset signal can be reduced.

また、第８トランジスタ（２９）がオフしてから第３トランジスタ（２３）がオフするまでの間、出力端子（６２）からハイレベルのリセット信号を出力し、第３トランジスタ（２３）がオフしたタイミングでローレベルのリセット信号を出力することができる。すなわち、第８トランジスタ（２９）および第３トランジスタ（２３）のオン／オフのタイミングを制御することにより、リセット信号のパルス幅やリセット信号の発生タイミングを調節することができる。   Further, a high level reset signal is output from the output terminal (62) until the third transistor (23) is turned off after the eighth transistor (29) is turned off, and the third transistor (23) is turned off. A low level reset signal can be output at the timing. That is, by controlling the on / off timing of the eighth transistor (29) and the third transistor (23), the pulse width of the reset signal and the generation timing of the reset signal can be adjusted.

請求項７に記載の発明のように、電圧降下素子（７０）としてダイオード素子を用いることができる。   As in the seventh aspect, a diode element can be used as the voltage drop element (70).

請求項８に記載の発明のように、電圧降下素子（７０）として抵抗を用いることができる。   As in the invention described in claim 8, a resistor can be used as the voltage drop element (70).

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示されるパワーオンリセット回路は、例えば、電源として電流消費の低減が望まれる電池やバッテリ等が用いられる回路に使用される。また、電源が供給されてから１秒以上という長時間、リセットをかけたいものにも好適である。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The power-on reset circuit shown in the present embodiment is used, for example, in a circuit in which a battery, a battery, or the like for which reduction of current consumption is desired as a power source is used. Further, it is also suitable for a device that is to be reset for a long time of 1 second or longer after the power is supplied.

図１は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、定電流回路１０と、第１〜第６トランジスタ２１〜２６と、第１コンデンサ３１と、第２コンデンサ３２と、第１〜第４抵抗４１〜４４とを備えて構成されている。第１〜第６トランジスタ２１〜２６のうち、第１、第４、第６トランジスタ２１、２４、２６はｎｐｎ型のものであり、第２、第３、第５トランジスタ２２、２３、２５はｐｎｐ型のものである。   FIG. 1 is a circuit diagram of a power-on reset circuit according to the present embodiment. As shown in this figure, the constant current circuit 10, first to sixth transistors 21 to 26, a first capacitor 31, a second capacitor 32, and first to fourth resistors 41 to 44 are provided. It is configured. Among the first to sixth transistors 21 to 26, the first, fourth, and sixth transistors 21, 24, and 26 are npn type, and the second, third, and fifth transistors 22, 23, and 25 are pnp type. Of the type.

定電流回路１０は、電源端子６０に入力された電源電圧に基づいて一定電流を流すものである。この定電流回路１０は、ｐｎｐ型のトランジスタ１１、１２、ｎｐｎ型のトランジスタ１３、１４、および抵抗１５、１６を備えている。電源端子６０には、電池やバッテリ等の電源から電源電圧が入力されるようになっている。   The constant current circuit 10 allows a constant current to flow based on the power supply voltage input to the power supply terminal 60. The constant current circuit 10 includes pnp transistors 11 and 12, npn transistors 13 and 14, and resistors 15 and 16. A power supply voltage is input to the power supply terminal 60 from a power supply such as a battery or a battery.

ｐｎｐ型の２つのトランジスタ１１、１２はカレントミラー回路を構成している。そして、ｐｎｐ型の一方のトランジスタ１１のエミッタ−コレクタ間に一方の抵抗１５が接続されている。ｐｎｐ型の他方のトランジスタ１２のベースとコレクタとが短絡されている。   The two pnp transistors 11 and 12 constitute a current mirror circuit. One resistor 15 is connected between the emitter and collector of one pnp transistor 11. The base and collector of the other pnp transistor 12 are short-circuited.

また、ｎｐｎ型の一方のトランジスタ１３のベースは、ｐｎｐ型の一方のトランジスタ１１のコレクタに接続され、コレクタはｐｎｐ型の他方のトランジスタ１２のコレクタに接続されている。そして、ｎｐｎ型の他方のトランジスタ１４のベースは、ｎｐｎ型の一方のトランジスタ１３のエミッタに接続され、コレクタはｎｐｎ型の一方のトランジスタ１３のベースに接続されている。さらに、ｎｐｎ型の他方のトランジスタ１４のベースとエミッタとの間に他方の抵抗１６が接続されている。   The base of one npn-type transistor 13 is connected to the collector of one pnp-type transistor 11, and the collector is connected to the collector of the other pnp-type transistor 12. The base of the other npn-type transistor 14 is connected to the emitter of one npn-type transistor 13, and the collector is connected to the base of the one npn-type transistor 13. Further, the other resistor 16 is connected between the base and emitter of the other npn transistor 14.

そして、第１トランジスタ２１のコレクタは定電流回路１０の抵抗１６に接続され、エミッタはグランド６１に接続されている。この第１トランジスタ２１のベースと電源端子６０との間には、第１コンデンサ３１が接続されている。また、第１トランジスタ２１のベースとグランド６１との間には、第１抵抗４１が接続されている。   The collector of the first transistor 21 is connected to the resistor 16 of the constant current circuit 10, and the emitter is connected to the ground 61. A first capacitor 31 is connected between the base of the first transistor 21 and the power supply terminal 60. A first resistor 41 is connected between the base of the first transistor 21 and the ground 61.

第２トランジスタ２２のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第２トランジスタ２２のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。この第２トランジスタ２２のコレクタには、第３トランジスタ２３のエミッタが接続されている。   The emitter of the second transistor 22 is connected to the power supply terminal 60, and the base is connected to the constant current circuit 10 as a current mirror. That is, the base of the second transistor 22 is common to the bases of the pnp transistors 11 and 12 of the constant current circuit 10. The emitter of the third transistor 23 is connected to the collector of the second transistor 22.

また、第３トランジスタ２３のベースとエミッタとの間には、第２抵抗４２が接続されている。さらに、第３トランジスタ２３のベースとグランド６１との間に第２コンデンサ３２が接続され、第３トランジスタ２３のコレクタとグランド６１との間に第３抵抗４３が接続されている。第２抵抗４２は、第２コンデンサ３２の漏れ電流よりも大きな電流を消費させるものとして設けられている。   A second resistor 42 is connected between the base and emitter of the third transistor 23. Further, the second capacitor 32 is connected between the base of the third transistor 23 and the ground 61, and the third resistor 43 is connected between the collector of the third transistor 23 and the ground 61. The second resistor 42 is provided to consume a current larger than the leakage current of the second capacitor 32.

第４トランジスタ２４のベースは第３トランジスタ２３のコレクタと第３抵抗４３との間に接続され、コレクタは第１トランジスタ２１のコレクタおよび定電流回路１０に接続され、エミッタは第１トランジスタ２１のエミッタおよびグランド６１に接続されている。   The base of the fourth transistor 24 is connected between the collector of the third transistor 23 and the third resistor 43, the collector is connected to the collector of the first transistor 21 and the constant current circuit 10, and the emitter is the emitter of the first transistor 21. And connected to the ground 61.

第５トランジスタ２５のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第５トランジスタ２５のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。この第５トランジスタ２５のコレクタとグランド６１との間には、第４抵抗４４が接続されている。   The emitter of the fifth transistor 25 is connected to the power supply terminal 60, and the base is connected to the constant current circuit 10 as a current mirror. That is, the base of the fifth transistor 25 is common with the bases of the pnp transistors 11 and 12 of the constant current circuit 10. A fourth resistor 44 is connected between the collector of the fifth transistor 25 and the ground 61.

第６トランジスタ２６のベースは第５トランジスタ２５のコレクタと第４抵抗４４との間に接続され、エミッタはグランド６１に接続され、コレクタは出力端子６２に接続されている。出力端子６２は、図１に示されるパワーオンリセット回路から外部にリセット信号を出力する端子である。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。   The base of the sixth transistor 26 is connected between the collector of the fifth transistor 25 and the fourth resistor 44, the emitter is connected to the ground 61, and the collector is connected to the output terminal 62. The output terminal 62 is a terminal for outputting a reset signal from the power-on reset circuit shown in FIG. The above is the overall configuration of the power-on reset circuit according to the present embodiment.

次に、上記パワーオンリセット回路の作動について、図２に示されるタイミングチャートを参照して説明する。まず、電源端子６０の電位をＶ、第１コンデンサ３１に流れる電流をＩＣ１、第１トランジスタ２１のベースと第１抵抗４１との接続点の電位をＶＲ１、定電流回路１０に流れる一定電流をＩ、第２コンデンサ３２と第３トランジスタ２３のベースとの間の電位をＶＣ２とする。 Next, the operation of the power-on reset circuit will be described with reference to the timing chart shown in FIG. First, the potential of the power supply terminal 60 is V, the current flowing through the first capacitor 31 is I C1 , the potential at the connection point between the base of the first transistor 21 and the first resistor 41 is V R1 , and the constant current flowing through the constant current circuit 10. Is I, and the potential between the second capacitor 32 and the base of the third transistor 23 is V C2 .

そして、電源端子６０に電源電圧が入力されると、電源端子６０の電位Ｖは一定の割合で上昇する。通常、第１コンデンサ３１に直流は流れないが、このような電源端子６０の電位の立ち上がり変化が生じている間、該立ち上がり変化に応じた電流ＩＣ１が第１コンデンサ３１を通じて第１抵抗４１に流れる。これにより、第１抵抗４１に電流ＩＣ１が流れる間、第１トランジスタ２１のベース電位が上昇して第１トランジスタ２１がオンする。 When a power supply voltage is input to the power supply terminal 60, the potential V of the power supply terminal 60 rises at a constant rate. Normally, direct current does not flow through the first capacitor 31, but while such a rising change in the potential of the power supply terminal 60 occurs, a current I C1 corresponding to the rising change is supplied to the first resistor 41 through the first capacitor 31. Flowing. Thereby, while the current I C1 flows through the first resistor 41, the base potential of the first transistor 21 rises and the first transistor 21 is turned on.

第１トランジスタ２１のオンに伴い、電源端子６０とグランド６１との電流経路が形成されるため、定電流回路１０に一定電流Ｉが流れる。すなわち、第１トランジスタ２１のオンに伴って定電流回路１０が起動する。このように定電流回路１０が起動すると、該定電流回路１０にカレントミラー接続された第２トランジスタ２２および第５トランジスタ２５がオンする。つまり、第２トランジスタ２２および第５トランジスタ２５にも電流が流れる。   As the first transistor 21 is turned on, a current path between the power supply terminal 60 and the ground 61 is formed, so that a constant current I flows through the constant current circuit 10. That is, the constant current circuit 10 is activated as the first transistor 21 is turned on. When the constant current circuit 10 is thus activated, the second transistor 22 and the fifth transistor 25 connected to the constant current circuit 10 as a current mirror are turned on. That is, a current also flows through the second transistor 22 and the fifth transistor 25.

また、第５トランジスタ２５がオンすることで第６トランジスタ２６がオンする。これにより、定電流回路１０に一定電流Ｉが流れるタイミングで、出力端子６２からローレベルのリセット信号が出力される。   Further, when the fifth transistor 25 is turned on, the sixth transistor 26 is turned on. Accordingly, a low level reset signal is output from the output terminal 62 at a timing when the constant current I flows through the constant current circuit 10.

第２コンデンサ３２が満充電の状態になるまでの間、第２コンデンサ３２の充電電流として、第３トランジスタ２３のベースに電流が流れて第３トランジスタ２３がオンする。そして、第３トランジスタ２３のオンにより第４トランジスタ２４もオンする。   Until the second capacitor 32 is fully charged, a current flows through the base of the third transistor 23 as the charging current of the second capacitor 32, and the third transistor 23 is turned on. When the third transistor 23 is turned on, the fourth transistor 24 is also turned on.

電源端子６０の電位Ｖが一定値に安定すると、第１コンデンサ３１に電流ＩＣ１が流れなくなる。これに伴い、第１トランジスタ２１にベース電流が流れなくなることで電位ＶＲ１も下がり、第１トランジスタ２１はオフする。なお、第１トランジスタ２１がオフしても第４トランジスタ２４はオンしているため、定電流回路１０には一定電流Ｉが流れ続ける。したがって、図２に示されるように、電流ＩＣ１および電圧ＶＲ１が立ち下がっても、一定電流Ｉは一定値を保持している。 When the potential V of the power supply terminal 60 is stabilized at a constant value, the current I C1 does not flow through the first capacitor 31. Along with this, the base current no longer flows through the first transistor 21, so that the potential VR1 also decreases and the first transistor 21 is turned off. Even if the first transistor 21 is turned off, the fourth transistor 24 is turned on, and thus the constant current I continues to flow through the constant current circuit 10. Therefore, as shown in FIG. 2, even when the current I C1 and the voltage VR1 fall, the constant current I maintains a constant value.

一方、第３トランジスタ２３にベース電流が流れ込むことで第２コンデンサ３２に電流が流れ込み、第２コンデンサ３２が充電される。第２コンデンサ３２の電位ＶＣ２は、第２トランジスタ２２のエミッタ−コレクタ間の電位をＶＣＥ、第３トランジスタ２３のベース−エミッタ間の電位をＶＢＥとすると、最大、Ｖ−ＶＣＥ−ＶＢＥの電位まで上昇する。そして、第３トランジスタ２３のベース電位が上昇し、電位ＶＣ２がＶ−ＶＣＥ−ＶＢＥになると、第３トランジスタ２３のベース電位が閾値を超えて第３トランジスタ２３がオフする。「閾値」とは、第３トランジスタ２３がオンまたはオフする電位である。この第３トランジスタ２３のオフにより、第４トランジスタ２４もオフする。 On the other hand, when a base current flows into the third transistor 23, a current flows into the second capacitor 32, and the second capacitor 32 is charged. The potential V C2 of the second capacitor 32, the emitter of the second transistor 22 - the potential between the collector V CE, the base of the third transistor 23 - When the potential between the emitter and V BE, maximum, V-V CE -V It rises to the potential of BE . When the base potential of the third transistor 23 rises and the potential V C2 becomes V−V CE −V BE , the base potential of the third transistor 23 exceeds the threshold value and the third transistor 23 is turned off. The “threshold value” is a potential at which the third transistor 23 is turned on or off. When the third transistor 23 is turned off, the fourth transistor 24 is also turned off.

すなわち、第２コンデンサ３２の充電が開始されてから、電位ＶＣ２の電位がＶ−ＶＣＥ−ＶＢＥになるまでの時間がいわゆるリセット時間である。一般的に、コンデンサの電荷Ｑは容量をＣ、電位差をＶ、流れる電流をｉ、充電時間をｔとすると、Ｑ＝Ｃ・Ｖ＝ｉ・ｔで表される。したがって、充電時間ｔは、ｔ＝（Ｃ・Ｖ）／ｉで表される。例えば、Ｃ＝６．６μＦ、Ｖ＝１０Ｖ、ｉ＝１μＡとすると、充電時間ｔはｔ＝６６ｓｅｃとなる。つまり、リセット時間は６６秒である。このリセット時間は第２コンデンサ３２に充電される時間で決まるので、第２コンデンサ３２の容量を調節することによりリセット時間を調節することができる。 That is, the time from when charging of the second capacitor 32 is started until the potential V C2 becomes V−V CE −V BE is a so-called reset time. In general, the charge Q of a capacitor is expressed as Q = C · V = i · t, where C is a capacitance, V is a potential difference, i is a flowing current, and t is a charging time. Therefore, the charging time t is represented by t = (C · V) / i. For example, if C = 6.6 μF, V = 10 V, and i = 1 μA, the charging time t is t = 66 sec. That is, the reset time is 66 seconds. Since the reset time is determined by the time during which the second capacitor 32 is charged, the reset time can be adjusted by adjusting the capacitance of the second capacitor 32.

そして、第１トランジスタ２１および第４トランジスタ２４がオフすると、電流が電源端子６０から定電流回路１０を経由してグランド６１に流れる経路が遮断されるため、定電流回路１０に一定電流Ｉが流れなくなる。これにより、定電流回路１０にカレントミラー接続された第５トランジスタ２５がオフする。また、第５トランジスタ２５のオフに伴って第６トランジスタ２６もオフするので、出力端子６２からハイレベルのリセット信号が出力される。したがって、図２に示されるように、一定電流Ｉと同じタイミングでリセット信号が生成されることとなる。   When the first transistor 21 and the fourth transistor 24 are turned off, the path through which current flows from the power supply terminal 60 through the constant current circuit 10 to the ground 61 is interrupted, and thus the constant current I flows through the constant current circuit 10. Disappear. As a result, the fifth transistor 25 connected to the constant current circuit 10 as a current mirror is turned off. Further, since the sixth transistor 26 is also turned off as the fifth transistor 25 is turned off, a high level reset signal is output from the output terminal 62. Therefore, as shown in FIG. 2, the reset signal is generated at the same timing as the constant current I.

このように、第３トランジスタ２３のオフが最終的に定電流回路１０を停止させることになるから、第３トランジスタ２３は第２コンデンサ３２が充電されたときにオフしてリセットを解除するタイミングを決めるものであると言える。   As described above, since the constant current circuit 10 is finally stopped when the third transistor 23 is turned off, the third transistor 23 is turned off when the second capacitor 32 is charged, and the reset is released. It can be said that it is a decision.

一定電流Ｉと同じ波形のリセットパルスが生成された後では、上述のように第１トランジスタ２１および第４トランジスタ２４は共にオフしているため、定電流回路１０に一定電流Ｉは流れない。したがって、リセット信号が出力された後では、定電流回路１０における電流消費はなくなる。   After the reset pulse having the same waveform as that of the constant current I is generated, the first transistor 21 and the fourth transistor 24 are both turned off as described above, so that the constant current I does not flow through the constant current circuit 10. Therefore, current consumption in the constant current circuit 10 is eliminated after the reset signal is output.

以上説明したように、本実施形態では、電源端子６０に電源電圧が入力されたときに定電流回路１０を起動し、パワーオンリセット回路からリセット信号が出力された後では、定電流回路１０の動作を停止させることが特徴となっている。これにより、リセット信号が出力された後に定電流回路１０に一定電流Ｉが流れ続けないようにすることができる。したがって、リセット信号を出力した後のパワーオンリセット回路の消費電流を低減することができる。   As described above, in the present embodiment, the constant current circuit 10 is activated when the power supply voltage is input to the power supply terminal 60, and after the reset signal is output from the power-on reset circuit, the constant current circuit 10 It is characterized by stopping the operation. Thereby, it is possible to prevent the constant current I from continuing to flow through the constant current circuit 10 after the reset signal is output. Therefore, the current consumption of the power-on reset circuit after outputting the reset signal can be reduced.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、パワーオンリセット回路では、電源端子６０に電源電圧が入力されたときにリセット信号が生成されていたが、本実施形態では、リセット完了後の電源電圧の変動に対してもリセット信号を生成できるようにしたことが特徴となっている。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In the first embodiment, in the power-on reset circuit, the reset signal is generated when the power supply voltage is input to the power supply terminal 60. In the present embodiment, however, the power-on reset circuit responds to fluctuations in the power supply voltage after the reset is completed. Is also characterized in that a reset signal can be generated.

図３は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、パワーオンリセット回路は、図１に示される回路に第７トランジスタ２７と、第５〜第７抵抗４５〜４７とが追加されたものになっている。このうち第７トランジスタ２７はｎｐｎ型のものである。   FIG. 3 is a circuit diagram of the power-on reset circuit according to the present embodiment. As shown in this figure, the power-on reset circuit is obtained by adding a seventh transistor 27 and fifth to seventh resistors 45 to 47 to the circuit shown in FIG. Of these, the seventh transistor 27 is of the npn type.

図３に示されるように、第７トランジスタ２７のコレクタは第３トランジスタ２３のベースと第２コンデンサ３２との間に接続され、エミッタはグランド６１に接続されている。この第７トランジスタ２７のベースとグランド６１との間には第５抵抗４５が接続されている。第５抵抗４５は、第７トランジスタ２７のベース電位をプルダウンさせるものである。   As shown in FIG. 3, the collector of the seventh transistor 27 is connected between the base of the third transistor 23 and the second capacitor 32, and the emitter is connected to the ground 61. A fifth resistor 45 is connected between the base of the seventh transistor 27 and the ground 61. The fifth resistor 45 pulls down the base potential of the seventh transistor 27.

また、第１トランジスタ２１のベースと第１コンデンサ３１との間には第６抵抗４６が接続され、第６抵抗４６と第１コンデンサ３１との間と第７トランジスタ２７のベースとの間には第７抵抗４７が接続されている。言い換えると、第６抵抗４６は、第１コンデンサ３１と第７抵抗４７との間と第１トランジスタ２１のベースとの間に接続されている。これら第６抵抗４６および第７抵抗４７は、第１トランジスタ２１と第７トランジスタ２７とを同時にオンさせるためのドロップ用の抵抗である。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。   A sixth resistor 46 is connected between the base of the first transistor 21 and the first capacitor 31, and between the sixth resistor 46 and the first capacitor 31 and between the base of the seventh transistor 27. A seventh resistor 47 is connected. In other words, the sixth resistor 46 is connected between the first capacitor 31 and the seventh resistor 47 and between the base of the first transistor 21. The sixth resistor 46 and the seventh resistor 47 are drop resistors for turning on the first transistor 21 and the seventh transistor 27 simultaneously. The above is the overall configuration of the power-on reset circuit according to the present embodiment.

次に、本実施形態に係るパワーオンリセット回路の作動について、図４に示されるタイミングチャートを参照して説明する。図３に示されるパワーオンリセット回路は、第１実施形態と同様に、第２コンデンサ３２が満充電となったところでリセット解除されて機能を停止する。   Next, the operation of the power-on reset circuit according to the present embodiment will be described with reference to the timing chart shown in FIG. As in the first embodiment, the power-on reset circuit shown in FIG. 3 is reset when the second capacitor 32 is fully charged and stops functioning.

そして、図４に示されるノイズ６３が電源端子６０に入力されると、電源端子６０の電位Ｖが変動する。このため、該電圧Ｖの変動に応じた電流ＩＣ１が第１コンデンサ３１に流れる。これにより、第６抵抗４６を介して第１トランジスタ２１のベースにベース電流が流れ込み、第７抵抗４７を介して第７トランジスタ２７のベースにベース電流が流れ込む。このため、電位ＶＲ１が上昇して第１トランジスタ２１がオンし、再び、定電流回路１０に一定電流Ｉが流れる。 When the noise 63 shown in FIG. 4 is input to the power supply terminal 60, the potential V of the power supply terminal 60 varies. For this reason, a current I C1 corresponding to the fluctuation of the voltage V flows through the first capacitor 31. As a result, a base current flows into the base of the first transistor 21 via the sixth resistor 46, and a base current flows into the base of the seventh transistor 27 via the seventh resistor 47. For this reason, the potential VR1 rises, the first transistor 21 is turned on, and the constant current I flows through the constant current circuit 10 again.

一方、第７トランジスタ２７がオンすると第２コンデンサ３２に溜められた電荷が第７トランジスタ２７を介してグランド６１に放出される。この第２コンデンサ３２の放電は、ノイズ６３によって電源電圧が一瞬乱れたことによって第１コンデンサ３１に電流ＩＣ１が流れる間だけ起こる。したがって、電源端子６０の電位Ｖが再び安定すると、第１トランジスタ２１および第７トランジスタ２７は再びオフし、第２コンデンサ３２の放電も終了する。 On the other hand, when the seventh transistor 27 is turned on, the electric charge stored in the second capacitor 32 is discharged to the ground 61 via the seventh transistor 27. The discharge of the second capacitor 32 occurs only while the current I C1 flows through the first capacitor 31 due to a momentary disturbance of the power supply voltage due to the noise 63. Therefore, when the potential V of the power supply terminal 60 is stabilized again, the first transistor 21 and the seventh transistor 27 are turned off again, and the discharge of the second capacitor 32 is also terminated.

図４に示されるように、第２コンデンサ３２で放電が起こったことにより、電位ＶＣ２が下がる。つまり、第３トランジスタ２３のベース電位が下がるため、第３トランジスタ２３が再びオンする。これにより、電源端子６０から第２トランジスタ２２を介して第３トランジスタ２３に電流が流れるので、第４トランジスタ２４がオンする。すなわち、第１トランジスタ２１がオフしても、定電流回路１０には一定電流Ｉが流れ続ける。 As shown in FIG. 4, the electric potential V C2 drops due to the occurrence of discharge in the second capacitor 32. That is, since the base potential of the third transistor 23 is lowered, the third transistor 23 is turned on again. As a result, a current flows from the power supply terminal 60 to the third transistor 23 via the second transistor 22, so that the fourth transistor 24 is turned on. That is, even when the first transistor 21 is turned off, the constant current I continues to flow through the constant current circuit 10.

上述のように、定電流回路１０が起動すれば、定電流回路１０にカレントミラー接続された第５トランジスタ２５もオンするため、第６トランジスタ２６もオンする。したがって、出力端子６２からローレベルのリセット信号が出力される。   As described above, when the constant current circuit 10 is activated, the fifth transistor 25 connected to the constant current circuit 10 in a current mirror connection is also turned on, so the sixth transistor 26 is also turned on. Therefore, a low level reset signal is output from the output terminal 62.

この後、第２コンデンサ３２が充電されていき、第３トランジスタ２３が再びオフすると、第４トランジスタ２４もオフする。このため、第１トランジスタ２１および第４トランジスタ２４が共にオフになる。したがって、定電流回路１０に一定電流Ｉが流れなくなり、第５トランジスタ２５および第６トランジスタ２６もオフするため、出力端子６２から再びハイレベルのリセット信号が出力される。このときのリセット時間は第２コンデンサ３２の放電量に応じた時間になる。   Thereafter, when the second capacitor 32 is charged and the third transistor 23 is turned off again, the fourth transistor 24 is also turned off. For this reason, both the first transistor 21 and the fourth transistor 24 are turned off. Accordingly, the constant current I does not flow through the constant current circuit 10 and the fifth transistor 25 and the sixth transistor 26 are also turned off, so that a high level reset signal is output from the output terminal 62 again. The reset time at this time is a time corresponding to the discharge amount of the second capacitor 32.

以上説明したように、本実施形態では、電源端子６０に電源電圧が入力されたときにリセット信号を出力し、この後に電源端子６０にノイズ６３が入力されたとき、再びリセット信号を出力することが特徴となっている。   As described above, in this embodiment, a reset signal is output when a power supply voltage is input to the power supply terminal 60, and a reset signal is output again when noise 63 is input to the power supply terminal 60 thereafter. Is a feature.

これにより、最初のリセット信号が出力された後に定電流回路１０の機能が停止していても、ノイズ６３による電源端子６０の電圧変動によって定電流回路１０を再び起動させ、再度のリセット信号を出力することができる。このように、常に定電流回路１０に電流を流し続けていなくても良く、パワーオンリセット回路における消費電流を低減することができる。   Thereby, even if the function of the constant current circuit 10 is stopped after the first reset signal is output, the constant current circuit 10 is started again by the voltage fluctuation of the power supply terminal 60 due to the noise 63, and the reset signal is output again can do. In this way, it is not always necessary to keep the current flowing through the constant current circuit 10, and the current consumption in the power-on reset circuit can be reduced.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、リセット信号のパルス幅や発生タイミングを調整できることが特徴となっている。 (Third embodiment)
In the present embodiment, only different parts from the first embodiment will be described. This embodiment is characterized in that the pulse width and generation timing of the reset signal can be adjusted.

図５は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、図１に示される回路に第８〜第１１抵抗４８〜５１と、第８トランジスタ２８と、第９トランジスタ２９とが追加されたものになっている。このうち第８トランジスタ２８および第９トランジスタ２９はｐｎｐ型のものである。   FIG. 5 is a circuit diagram of the power-on reset circuit according to the present embodiment. As shown in this figure, eighth to eleventh resistors 48 to 51, an eighth transistor 28, and a ninth transistor 29 are added to the circuit shown in FIG. Of these, the eighth transistor 28 and the ninth transistor 29 are of the pnp type.

なお、第３実施形態の記載と特許請求の範囲の記載との対応関係については、第８トランジスタ２８が特許請求の範囲の第７トランジスタに対応し、第９トランジスタ２９が特許請求の範囲の第８トランジスタに相当する。また、第８抵抗４８が特許請求の範囲の第４抵抗に相当し、第９抵抗４９が特許請求の範囲の第５抵抗に相当する。さらに、第１０抵抗５０が特許請求の範囲の第６抵抗に相当し、第１１抵抗５１が特許請求の範囲の第７抵抗に相当する。   As for the correspondence between the description of the third embodiment and the description of the claims, the eighth transistor 28 corresponds to the seventh transistor of the claims, and the ninth transistor 29 corresponds to the number of the claims. This corresponds to 8 transistors. The eighth resistor 48 corresponds to the fourth resistor in the claims, and the ninth resistor 49 corresponds to the fifth resistor in the claims. Further, the tenth resistor 50 corresponds to the sixth resistor in the claims, and the eleventh resistor 51 corresponds to the seventh resistor in the claims.

また、第５トランジスタ２５に対する第６トランジスタ２６の接続形態が図１に示されるものと異なる。具体的には、第６トランジスタ２６のコレクタが第５トランジスタ２５のコレクタおよび出力端子６２に接続され、エミッタがグランド６１に接続されている。   Further, the connection form of the sixth transistor 26 to the fifth transistor 25 is different from that shown in FIG. Specifically, the collector of the sixth transistor 26 is connected to the collector of the fifth transistor 25 and the output terminal 62, and the emitter is connected to the ground 61.

一方、第８トランジスタ２８のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第８トランジスタ２８のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。   On the other hand, the emitter of the eighth transistor 28 is connected to the power supply terminal 60, and the base is connected to the constant current circuit 10 as a current mirror. That is, the base of the eighth transistor 28 is common to the bases of the pnp transistors 11 and 12 of the constant current circuit 10.

第３トランジスタ２３のベースには、第８抵抗４８が接続されている。この第８抵抗４８とグランド６１との間には、第２コンデンサ３２が接続されている。また、第８トランジスタ２８のコレクタには、ダイオード素子７０が接続されている。このダイオード素子７０は、ドロップ電圧を発生させるものである。そして、第９トランジスタ２９のエミッタがダイオード素子７０に接続されている。なお、ダイオード素子７０は、本発明の電圧降下素子に相当する。   An eighth resistor 48 is connected to the base of the third transistor 23. A second capacitor 32 is connected between the eighth resistor 48 and the ground 61. A diode element 70 is connected to the collector of the eighth transistor 28. The diode element 70 generates a drop voltage. The emitter of the ninth transistor 29 is connected to the diode element 70. The diode element 70 corresponds to the voltage drop element of the present invention.

第９抵抗４９は、第８抵抗４８と第２コンデンサ３２との間と第９トランジスタ２９のベースとの間に接続されている。第１０抵抗５０は、第６トランジスタ２６のベースと第９トランジスタ２９のコレクタとの間に接続されている。また、第１１抵抗５１は、第６トランジスタ２６のベースとエミッタとの間に接続されている。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。   The ninth resistor 49 is connected between the eighth resistor 48 and the second capacitor 32 and between the base of the ninth transistor 29. The tenth resistor 50 is connected between the base of the sixth transistor 26 and the collector of the ninth transistor 29. The eleventh resistor 51 is connected between the base and emitter of the sixth transistor 26. The above is the overall configuration of the power-on reset circuit according to the present embodiment.

次に、本実施形態に係るパワーオンリセット回路の作動について、図６に示されるタイミングチャートを参照して説明する。なお、本実施形態では、第８抵抗４８と第２コンデンサ３２との接続点の電位をＶＣ２とする。 Next, the operation of the power-on reset circuit according to the present embodiment will be described with reference to the timing chart shown in FIG. In the present embodiment, the potential at the connection point between the eighth resistor 48 and the second capacitor 32 is V C2 .

まず、電源端子６０に電源電圧が入力されると、第１実施形態と同様に、第１トランジスタ２１がオンして定電流回路１０に一定電流Ｉが流れる。これにより、定電流回路１０にカレントミラー接続された第２トランジスタ２２、第５トランジスタ２５、および第８トランジスタ２８がオンする。   First, when a power supply voltage is input to the power supply terminal 60, the first transistor 21 is turned on and a constant current I flows through the constant current circuit 10 as in the first embodiment. As a result, the second transistor 22, the fifth transistor 25, and the eighth transistor 28 that are current-mirror connected to the constant current circuit 10 are turned on.

そして、第２コンデンサ３２が満充電の状態でなければ、図６に示されるように第３トランジスタ２３にベース電流が流れて第３トランジスタ２３がオンする。この第３トランジスタ２３のオンに伴って、第４トランジスタ２４および第９トランジスタ２９もオンする。   If the second capacitor 32 is not fully charged, a base current flows through the third transistor 23 as shown in FIG. 6, and the third transistor 23 is turned on. As the third transistor 23 is turned on, the fourth transistor 24 and the ninth transistor 29 are also turned on.

この第９トランジスタ２９のオンにより、第６トランジスタ２６もオンする。これにより、第５トランジスタ２５および第６トランジスタ２６に流れる電流はグランド６１に流れるから、図６に示されるように出力端子６２からローレベルのリセット信号が出力される。   When the ninth transistor 29 is turned on, the sixth transistor 26 is also turned on. As a result, since the current flowing through the fifth transistor 25 and the sixth transistor 26 flows to the ground 61, a low-level reset signal is output from the output terminal 62 as shown in FIG.

そして、第１実施形態と同様に、第１コンデンサ３１に電流が流れなくなると、第１トランジスタ２１がオフする。また、第３トランジスタ２３および第９トランジスタ２９にベース電流が流れ込むことで第２コンデンサ３２に電流が流れ込み、第２コンデンサ３２が充電されていく。   As in the first embodiment, when the current stops flowing through the first capacitor 31, the first transistor 21 is turned off. In addition, when the base current flows into the third transistor 23 and the ninth transistor 29, the current flows into the second capacitor 32, and the second capacitor 32 is charged.

ここで、第８トランジスタ２８のエミッタ−コレクタ間の電位をＶＣＥ８、第９トランジスタ２９のベース−エミッタ間の電位をＶＢＥ９とし、ダイオード素子７０の順方向電圧をＶＤとすると、第９トランジスタ２９は電位ＶＣ２がＶ−ＶＣＥ８−ＶＢＥ９−ＶＤになったところでオフする。これは、ダイオード素子７０によって第３トランジスタ２３よりもエミッタ電位が低くされているからである。このため、第９トランジスタ２９は第３トランジスタ２３よりも先にオフする。すなわち、ダイオード素子７０は第９トランジスタ２９オフタイミングを第３トランジスタ２３よりも早める役割を果たす。 Here, when the potential between the emitter and the collector of the eighth transistor 28 is V CE8 , the potential between the base and the emitter of the ninth transistor 29 is V BE9, and the forward voltage of the diode element 70 is V D , the ninth transistor 29 is turned off when the potential V C2 becomes V−V CE8 −V BE9 −V D. This is because the emitter potential is made lower than that of the third transistor 23 by the diode element 70. For this reason, the ninth transistor 29 is turned off before the third transistor 23. That is, the diode element 70 plays a role of making the ninth transistor 29 off timing earlier than the third transistor 23.

この第９トランジスタ２９のオフに伴って第６トランジスタ２６がオフするが、第５トランジスタ２５はオンし続けている。これにより、図６に示されるように出力端子６２からハイレベルのリセット信号が出力される。   As the ninth transistor 29 is turned off, the sixth transistor 26 is turned off, but the fifth transistor 25 is kept on. As a result, a high level reset signal is output from the output terminal 62 as shown in FIG.

この後、第２コンデンサ３２が満充電の状態、すなわち電位ＶＣ２がＶ−ＶＣＥ−ＶＢＥになると、第１実施形態と同様に、第３トランジスタ２３がオフし、第３トランジスタ２３のオフに伴って第４トランジスタ２４がオフする。そして、第１トランジスタ２１および第４トランジスタ２４が共にオフしたことによって定電流回路１０に一定電流Ｉが流れなくなり、定電流回路１０にカレントミラー接続された第５トランジスタ２５がオフする。これにより、第５トランジスタ２５および第６トランジスタ２６が共にオフになるので、図６に示されるように出力端子６２からローレベルのリセット信号が出力される。 Thereafter, when the second capacitor 32 is fully charged, that is, when the potential V C2 becomes V−V CE −V BE , the third transistor 23 is turned off and the third transistor 23 is turned off as in the first embodiment. Accordingly, the fourth transistor 24 is turned off. Since both the first transistor 21 and the fourth transistor 24 are turned off, the constant current I does not flow through the constant current circuit 10, and the fifth transistor 25 connected to the constant current circuit 10 as a current mirror is turned off. As a result, both the fifth transistor 25 and the sixth transistor 26 are turned off, so that a low level reset signal is output from the output terminal 62 as shown in FIG.

上記のパワーオンリセット回路の作動によると、第９トランジスタ２９がオフしてから第３トランジスタ２３がオフするまでの間がリセット信号のリセット時間となる。このリセット時間は、第９トランジスタ２９がオフするタイミングを変更することにより調節可能となる。上述のように、リセット時間はｔ＝（Ｃ・Ｖ）／ｉで表されるから、Ｖを調節すれば良い。すなわち、第９トランジスタ２９がオフする電位ＶＣ２をダイオード素子７０の順方向電圧ＶＤ等により変更することで、リセット時間を調節することができる。 According to the operation of the above power-on reset circuit, the reset signal reset time is from when the ninth transistor 29 is turned off to when the third transistor 23 is turned off. This reset time can be adjusted by changing the timing at which the ninth transistor 29 is turned off. As described above, since the reset time is represented by t = (C · V) / i, V may be adjusted. That is, the reset time can be adjusted by changing the potential V C2 at which the ninth transistor 29 is turned off by the forward voltage V D of the diode element 70 or the like.

以上説明したように、本実施形態では第９トランジスタ２９がオフするタイミングを調節することでリセット信号のパルス幅を調節できることが特徴となっている。これにより、パワーオンリセット回路に接続される外部回路の目的に応じたリセット信号を生成することが可能となる。   As described above, the present embodiment is characterized in that the pulse width of the reset signal can be adjusted by adjusting the timing at which the ninth transistor 29 is turned off. As a result, it is possible to generate a reset signal according to the purpose of the external circuit connected to the power-on reset circuit.

もちろん、第１実施形態と同様に、ローレベルのリセット信号を出力した後では、定電流回路１０に電流が流れないようにすることができ、リセット信号を出力した後の消費電流を低減することができる。   Of course, as in the first embodiment, after a low level reset signal is output, it is possible to prevent a current from flowing through the constant current circuit 10 and to reduce current consumption after the reset signal is output. Can do.

（他の実施形態）
上記各実施形態で示された定電流回路１０の回路構成は一例を示すものであって、他の回路構成になっていても良い。 (Other embodiments)
The circuit configuration of the constant current circuit 10 shown in each of the above embodiments is an example, and may be another circuit configuration.

第３実施形態では、ドロップ電圧を発生させるためにダイオード素子７０が採用されていたが、抵抗素子が用いられても良い。また、ダイオード素子７０が複数段直列に接続されていても良い。もちろん、複数の抵抗素子が組み合わされたものでも良い。   In the third embodiment, the diode element 70 is employed to generate the drop voltage, but a resistance element may be used. Moreover, the diode element 70 may be connected in multiple stages in series. Of course, a combination of a plurality of resistance elements may be used.

上記第１実施形態で示された回路形態は一例を示すものである。例えば、パワーオンリセット回路を、電源端子６０に接続された定電流回路１０と、トリガ回路と、充電回路と、出力回路とを備えた構成とすることもできる。   The circuit configuration shown in the first embodiment is an example. For example, the power-on reset circuit may include a constant current circuit 10 connected to the power supply terminal 60, a trigger circuit, a charging circuit, and an output circuit.

このうち、トリガ回路は、電源端子６０に電源電圧が入力されたことに伴う電源端子６０の電位の変化をトリガとして、定電流回路１０に電流を流すものである。該トリガ回路は、例えば、第１トランジスタ２１、第１コンデンサ３１、および第１抵抗４１で構成される回路に相当する。もちろん、他の素子の組み合わせによってトリガ回路が構成されても良い。   Among these, the trigger circuit causes a current to flow through the constant current circuit 10 using a change in the potential of the power supply terminal 60 as a power supply voltage is input to the power supply terminal 60 as a trigger. The trigger circuit corresponds to, for example, a circuit including the first transistor 21, the first capacitor 31, and the first resistor 41. Of course, the trigger circuit may be configured by a combination of other elements.

充電回路は、定電流回路１０に電流が流れたことをトリガとしてコンデンサへの充電を開始し、該コンデンサが満充電になったら定電流回路１０に流れる電流を遮断するものである。該充電回路は、例えば、第２トランジスタ２２、第３トランジスタ２３、第４トランジスタ２４、第２コンデンサ３２、第２抵抗４２、および第３抵抗４３で構成される回路に相当する。もちろん、他の素子の組み合わせによって充電回路が構成されても良い。   The charging circuit starts charging the capacitor triggered by the current flowing through the constant current circuit 10, and interrupts the current flowing through the constant current circuit 10 when the capacitor is fully charged. The charging circuit corresponds to, for example, a circuit including the second transistor 22, the third transistor 23, the fourth transistor 24, the second capacitor 32, the second resistor 42, and the third resistor 43. Of course, the charging circuit may be configured by a combination of other elements.

出力回路は、定電流回路１０に電流が流れたことをトリガとして、上記充電回路によって定電流回路１０に流れる電流が遮断されるまでリセット信号を出力するものである。該出力回路は、例えば、第５トランジスタ２５、第６トランジスタ２６、および第４抵抗４４で構成される回路に相当する。もちろん、他の素子の組み合わせによって出力回路が構成されても良い。このような構成によってパワーオンリセット回路を実現しても良い。   The output circuit is configured to output a reset signal until the current flowing through the constant current circuit 10 is interrupted by the charging circuit, triggered by the current flowing through the constant current circuit 10. The output circuit corresponds to, for example, a circuit including the fifth transistor 25, the sixth transistor 26, and the fourth resistor 44. Of course, the output circuit may be configured by a combination of other elements. A power-on reset circuit may be realized by such a configuration.

同等に、第２実施形態で示された回路形態も一例を示すものである。すなわち、パワーオンリセット回路は再起動回路が追加された構成であっても良い。この再起動回路は、電源端子６０にノイズ６３が入力されたとき、満充電の状態のコンデンサに放電を起こし、充電回路によって再び定電流回路に電流を流させ、コンデンサが満充電になるまでの間、出力回路から再びリセット信号を出力させる。該再起動回路は、例えば、第７トランジスタ２７、および第５〜第７抵抗４５〜４７で構成される回路に相当する。もちろん、他の素子の組み合わせによって再起動回路が構成されても良い。   Equivalently, the circuit form shown in the second embodiment is also an example. That is, the power-on reset circuit may have a configuration in which a restart circuit is added. When the noise 63 is input to the power supply terminal 60, the restarting circuit discharges the fully charged capacitor, causes the charging circuit to cause the current to flow again through the constant current circuit, and until the capacitor is fully charged. Meanwhile, the reset signal is output again from the output circuit. The restart circuit corresponds to, for example, a circuit including the seventh transistor 27 and the fifth to seventh resistors 45 to 47. Of course, the restart circuit may be configured by a combination of other elements.

同様に、第３実施形態で示された回路形態も一例を示すものである。例えば、パワーオンリセット回路を、電源端子６０に接続された定電流回路１０と、トリガ回路と、第１充電回路と、第２充電回路と、出力回路とを備えた構成とすることもできる。トリガ回路は上記と同じものである。   Similarly, the circuit configuration shown in the third embodiment also shows an example. For example, the power-on reset circuit may include a constant current circuit 10 connected to the power supply terminal 60, a trigger circuit, a first charging circuit, a second charging circuit, and an output circuit. The trigger circuit is the same as described above.

第１充電回路は、定電流回路１０に電流が流れたことをトリガとしてコンデンサへの充電を開始し、該コンデンサが満充電になったら定電流回路１０に流れる電流を遮断するものである。該第１充電回路は、例えば、第２トランジスタ２２、第３トランジスタ２３、第４トランジスタ２４、第２コンデンサ３２、第２抵抗４２、第３抵抗４３、および第８抵抗４８で構成される回路に相当する。もちろん、他の素子の組み合わせによって第１充電回路が構成されても良い。   The first charging circuit starts charging the capacitor triggered by the current flowing through the constant current circuit 10, and cuts off the current flowing through the constant current circuit 10 when the capacitor is fully charged. The first charging circuit is, for example, a circuit including a second transistor 22, a third transistor 23, a fourth transistor 24, a second capacitor 32, a second resistor 42, a third resistor 43, and an eighth resistor 48. Equivalent to. Of course, the first charging circuit may be configured by a combination of other elements.

第２充電回路は、定電流回路１０に電流が流れたことをトリガとして第１充電回路と共にコンデンサへの充電を開始する。また、第２充電回路は、コンデンサが満充電よりも少なくとも電圧降下素子７０の電圧降下分だけ低い電圧まで充電されたら第１充電回路よりも先にコンデンサへの充電を停止するものである。該第２充電回路は、例えば第８トランジスタ２８、第９トランジスタ２９、第９抵抗４９、および第１０抵抗５０で構成される回路に相当する。もちろん、他の素子の組み合わせによって第２充電回路が構成されても良い。   The second charging circuit starts charging the capacitor together with the first charging circuit, triggered by the current flowing through the constant current circuit 10. The second charging circuit stops charging the capacitor before the first charging circuit when the capacitor is charged to a voltage lower than the full charge by at least the voltage drop of the voltage drop element 70. The second charging circuit corresponds to a circuit including, for example, the eighth transistor 28, the ninth transistor 29, the ninth resistor 49, and the tenth resistor 50. Of course, the second charging circuit may be configured by a combination of other elements.

出力回路は、第２充電回路が停止してから第１充電回路が停止するまでの間、リセット信号を出力するものである。該出力回路は、例えば、第５トランジスタ２５、第６トランジスタ２６、および第１１抵抗５１で構成される回路に相当する。もちろん、他の素子の組み合わせによって出力回路が構成されても良い。以上のような構成によってパワーオンリセット回路を実現しても良い。   The output circuit outputs a reset signal from when the second charging circuit is stopped until the first charging circuit is stopped. The output circuit corresponds to, for example, a circuit including the fifth transistor 25, the sixth transistor 26, and the eleventh resistor 51. Of course, the output circuit may be configured by a combination of other elements. A power-on reset circuit may be realized with the above configuration.

本発明の第１実施形態に係るパワーオンリセット回路の回路図である。1 is a circuit diagram of a power-on reset circuit according to a first embodiment of the present invention. 図１に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the power-on reset circuit shown in FIG. 1. 本発明の第２実施形態に係るパワーオンリセット回路の回路図である。It is a circuit diagram of the power-on reset circuit which concerns on 2nd Embodiment of this invention. 図３に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining the operation of the power-on reset circuit shown in FIG. 3. 本発明の第３実施形態に係るパワーオンリセット回路の回路図である。FIG. 6 is a circuit diagram of a power-on reset circuit according to a third embodiment of the present invention. 図５に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the power-on reset circuit shown in FIG. 5.

符号の説明Explanation of symbols

１０ 定電流回路
２１〜２９ 第１〜第９トランジスタ
３１ 第１コンデンサ
３２ 第２コンデンサ
４１〜５１ 第１〜第１１抵抗
６０ 電源端子
６１ グランド
６２ 出力端子 DESCRIPTION OF SYMBOLS 10 Constant current circuit 21-29 1st-9th transistor 31 1st capacitor 32 2nd capacitor 41-51 1st-11th resistance 60 Power supply terminal 61 Ground 62 Output terminal

Claims (8)

電源端子（６０）に接続された定電流回路（１０）と、
前記電源端子（６０）に電源電圧が入力されたことに伴う前記電源端子（６０）の電位の変化をトリガとして、前記定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、
前記定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら前記定電流回路（１０）に流れる電流を遮断する充電回路（２２〜２４、３２、４２、４３）と、
前記定電流回路（１０）に電流が流れたことをトリガとして、前記充電回路（２２〜２４、３２、４２、４３）によって前記定電流回路（１０）に流れる電流が遮断されるまでリセット信号を出力する出力回路（２５、２６、４４）とを備えていることを特徴とするパワーオンリセット回路。 A constant current circuit (10) connected to the power supply terminal (60);
Trigger circuits (21, 31, 41) for causing a current to flow through the constant current circuit (10), triggered by a change in the potential of the power supply terminal (60) accompanying the input of a power supply voltage to the power supply terminal (60) When,
Charging of the capacitor (32) is started with the current flowing through the constant current circuit (10) as a trigger, and when the capacitor (32) is fully charged, the current flowing through the constant current circuit (10) is cut off. Charging circuit (22-24, 32, 42, 43),
Triggered by the current flowing through the constant current circuit (10), a reset signal is output until the current flowing through the constant current circuit (10) is interrupted by the charging circuit (22-24, 32, 42, 43). A power-on reset circuit comprising an output circuit (25, 26, 44) for outputting. 前記電源端子（６０）にノイズ（６３）が入力されたとき、満充電の状態の前記コンデンサ（３２）に放電を起こし、前記充電回路（２２〜２４、３２、４２、４３）によって再び前記定電流回路（１０）に電流を流させ、前記コンデンサ（３２）が満充電になるまでの間、前記出力回路（２５、２６、４４）から再びリセット信号を出力させる再起動回路（２７、４５〜４７）を備えていることを特徴とする請求項１に記載のパワーオンリセット回路。   When noise (63) is input to the power supply terminal (60), the capacitor (32) in a fully charged state is discharged, and the charging circuit (22-24, 32, 42, 43) again performs the determination. A restart circuit (27, 45 to 45) that outputs a reset signal again from the output circuit (25, 26, 44) until a current is passed through the current circuit (10) and the capacitor (32) is fully charged. 47. The power-on reset circuit according to claim 1, further comprising: 47). 電源端子（６０）に接続された定電流回路（１０）と、
前記電源端子（６０）に電源電圧が入力されたことに伴う前記電源端子（６０）の電位の変化をトリガとして、前記定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、
前記定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら前記定電流回路（１０）に流れる電流を遮断する第１充電回路（２２〜２４、３２、４２、４３、４８）と、
前記定電流回路（１０）に電流が流れたことをトリガとして前記第１充電回路（２２〜２４、３２、４２、４３、４８）と共に前記コンデンサ（３２）への充電を開始し、前記コンデンサ（３２）が満充電よりも少なくとも電圧降下素子（７０）の電圧降下分だけ低い電圧まで充電されたら前記第１充電回路（２２〜２４、３２、４２、４３、４８）よりも先に前記コンデンサ（３２）への充電を停止する第２充電回路（２８、２９、４９、５０）と、
前記第２充電回路（２８、２９、４９、５０）が停止してから前記第１充電回路（２２〜２４、３２、４２、４３、４８）が停止するまでの間、リセット信号を出力する出力回路（２５、２６、５１）とを備えていることを特徴とするパワーオンリセット回路。 A constant current circuit (10) connected to the power supply terminal (60);
Trigger circuits (21, 31, 41) for causing a current to flow through the constant current circuit (10), triggered by a change in the potential of the power supply terminal (60) accompanying the input of a power supply voltage to the power supply terminal (60) When,
Charging of the capacitor (32) is started with the current flowing through the constant current circuit (10) as a trigger, and when the capacitor (32) is fully charged, the current flowing through the constant current circuit (10) is cut off. A first charging circuit (22-24, 32, 42, 43, 48),
The capacitor (32) is started to be charged together with the first charging circuit (22-24, 32, 42, 43, 48) triggered by a current flowing through the constant current circuit (10). 32) is charged to a voltage lower than the full charge by at least the voltage drop of the voltage drop element (70), the capacitor (22-24, 32, 42, 43, 48) is prior to the first charging circuit (22-24, 32, 42, 43, 48). 32) a second charging circuit (28, 29, 49, 50) for stopping charging to
Output that outputs a reset signal from the time when the second charging circuit (28, 29, 49, 50) is stopped to the time when the first charging circuit (22-24, 32, 42, 43, 48) is stopped. A power-on reset circuit comprising a circuit (25, 26, 51). 電源端子（６０）に接続された定電流回路（１０）と、
コレクタが前記定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、
前記第１トランジスタ（２１）のベースと前記電源端子（６０）との間に接続された第１コンデンサ（３１）と、
前記第１トランジスタ（２１）のベースと前記グランド（６１）との間に接続された第１抵抗（４１）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、
エミッタが前記第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、
前記第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、
前記第３トランジスタ（２３）のベースと前記グランド（６１）との間に接続された第２コンデンサ（３２）と、
前記第３トランジスタ（２３）のコレクタと前記グランド（６１）との間に接続された第３抵抗（４３）と、
ベースが前記第３トランジスタ（２３）のコレクタと前記第３抵抗（４３）との間に接続され、コレクタが前記第１トランジスタ（２１）のコレクタおよび前記定電流回路（１０）に接続され、エミッタが前記第１トランジスタ（２１）のエミッタおよび前記グランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、
前記第５トランジスタ（２５）のコレクタと前記グランド（６１）との間に接続された第４抵抗（４４）と、
ベースが前記第５トランジスタ（２５）のコレクタと前記第４抵抗（４４）との間に接続され、エミッタが前記グランド（６１）に接続され、コレクタが出力端子（６２）に接続されたｎｐｎ型の第６トランジスタ（２６）とを備え、
前記電源端子（６０）に電源電圧が入力されると、前記電源端子（６０）の電位の立ち上がり変化に応じた電流が前記第１コンデンサ（３１）を通じて前記第１抵抗（４１）に流れることで、前記第１トランジスタ（２１）のベース電位が上昇することにより前記第１トランジスタ（２１）がオンし、
前記第１トランジスタ（２１）のオンに伴って前記定電流回路（１０）に電流が流れると、前記定電流回路（１０）にカレントミラー接続された前記第２トランジスタ（２２）および前記第５トランジスタ（２５）がオンし、
前記第５トランジスタ（２５）のオンに伴って前記第６トランジスタ（２６）がオンすることにより、前記出力端子（６２）からハイレベルのリセット信号が出力されるようになっており、
前記第２コンデンサ（３２）が満充電の状態でなければ、前記第３トランジスタ（２３）のベースに電流が流れて前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）がオンし、
前記電源端子（６０）の電位が一定値に安定した後、前記第１コンデンサ（３１）に電流が流れなくなることに伴い、前記第１トランジスタ（２１）にベース電流が流れなくなることで前記第１トランジスタ（２１）がオフするようになっており、
前記第３トランジスタ（２３）のベースに電流が流れ込むことで前記第２コンデンサ（３２）に電流が流れ込み、前記第２コンデンサ（３２）が充電されることで前記第３トランジスタ（２３）のベース電位が上昇し、前記ベース電位が閾値を超えると前記第３トランジスタ（２３）がオフし、前記第３トランジスタ（２３）のオフに伴って前記第４トランジスタ（２４）がオフし、
前記第１トランジスタ（２１）および前記第４トランジスタ（２４）がオフしたことによって前記定電流回路（１０）に電流が流れなくなり、前記定電流回路（１０）にカレントミラー接続された前記第５トランジスタ（２５）がオフすると共に前記第６トランジスタ（２６）がオフすることで、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とするパワーオンリセット回路。 A constant current circuit (10) connected to the power supply terminal (60);
An npn-type first transistor (21) having a collector connected to the constant current circuit (10) and an emitter connected to the ground (61);
A first capacitor (31) connected between a base of the first transistor (21) and the power supply terminal (60);
A first resistor (41) connected between a base of the first transistor (21) and the ground (61);
A pnp-type second transistor (22) having an emitter connected to the power supply terminal (60) and a base connected to the constant current circuit (10) as a current mirror;
A pnp-type third transistor (23) having an emitter connected to the collector of the second transistor (22);
A second resistor (42) connected between the base and emitter of the third transistor (23);
A second capacitor (32) connected between the base of the third transistor (23) and the ground (61);
A third resistor (43) connected between the collector of the third transistor (23) and the ground (61);
The base is connected between the collector of the third transistor (23) and the third resistor (43), the collector is connected to the collector of the first transistor (21) and the constant current circuit (10), and the emitter An npn-type fourth transistor (24) connected to the emitter of the first transistor (21) and the ground (61);
A pnp-type fifth transistor (25) having an emitter connected to the power supply terminal (60) and a base connected to the constant current circuit (10) as a current mirror;
A fourth resistor (44) connected between the collector of the fifth transistor (25) and the ground (61);
An npn type having a base connected between the collector of the fifth transistor (25) and the fourth resistor (44), an emitter connected to the ground (61), and a collector connected to the output terminal (62) A sixth transistor (26),
When a power supply voltage is input to the power supply terminal (60), a current corresponding to a rising change in the potential of the power supply terminal (60) flows to the first resistor (41) through the first capacitor (31). As the base potential of the first transistor (21) increases, the first transistor (21) is turned on.
When a current flows through the constant current circuit (10) as the first transistor (21) is turned on, the second transistor (22) and the fifth transistor connected in a current mirror to the constant current circuit (10) (25) turns on,
As the fifth transistor (25) is turned on, the sixth transistor (26) is turned on, so that a high level reset signal is output from the output terminal (62).
If the second capacitor (32) is not fully charged, a current flows through the base of the third transistor (23) to turn on the third transistor (23) and turn on the fourth transistor (24). And
After the potential of the power supply terminal (60) is stabilized at a constant value, the base current does not flow to the first transistor (21) as the current does not flow to the first capacitor (31). The transistor (21) is turned off,
When current flows into the base of the third transistor (23), current flows into the second capacitor (32), and when the second capacitor (32) is charged, the base potential of the third transistor (23). When the base potential exceeds a threshold value, the third transistor (23) is turned off, and when the third transistor (23) is turned off, the fourth transistor (24) is turned off.
Since the first transistor (21) and the fourth transistor (24) are turned off, no current flows through the constant current circuit (10), and the fifth transistor is connected to the constant current circuit (10) as a current mirror. A low-level reset signal is output from the output terminal (62) by turning off the sixth transistor (26) while turning off (25). . コレクタが前記第３トランジスタ（２３）のベースと前記第２コンデンサ（３２）との間に接続され、エミッタが前記グランド（６１）に接続されたｎｐｎ型の第７トランジスタ（２７）と、
前記第７トランジスタ（２７）のベースと前記グランド（６１）との間に接続された第５抵抗（４５）と、
前記第１トランジスタ（２１）のベースと前記第１コンデンサ（３１）との間に接続された第６抵抗（４６）と、
前記第６抵抗（４６）と前記第１コンデンサ（３１）との間と前記第７トランジスタ（２７）のベースとの間に接続された第７抵抗（４７）とを備え、
前記電源端子（６０）に入力されるノイズ（６３）によって、満充電の状態の前記第２コンデンサ（３２）で放電が起こったとき、該放電に伴って前記第３トランジスタ（２３）のベース電位が下がり、前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）がオンすることで、前記定電流回路（１０）に再び電流が流れ、前記出力端子（６２）からハイレベルのリセット信号が出力され、
この後、前記第２コンデンサ（３２）が充電され、前記第３トランジスタ（２３）が再びオフすることにより、前記出力端子（６２）から再びローレベルのリセット信号が出力されるようになっていることを特徴とする請求項４に記載のパワーオンリセット回路。 An npn-type seventh transistor (27) having a collector connected between the base of the third transistor (23) and the second capacitor (32) and an emitter connected to the ground (61);
A fifth resistor (45) connected between the base of the seventh transistor (27) and the ground (61);
A sixth resistor (46) connected between the base of the first transistor (21) and the first capacitor (31);
A seventh resistor (47) connected between the sixth resistor (46) and the first capacitor (31) and a base of the seventh transistor (27);
When the second capacitor (32) in a fully charged state is discharged by the noise (63) input to the power supply terminal (60), the base potential of the third transistor (23) is accompanied by the discharge. When the third transistor (23) is turned on and the fourth transistor (24) is turned on, a current flows again through the constant current circuit (10), and a high level is output from the output terminal (62). A reset signal is output,
Thereafter, when the second capacitor (32) is charged and the third transistor (23) is turned off again, a low level reset signal is output from the output terminal (62). The power-on reset circuit according to claim 4. 電源端子（６０）に接続された定電流回路（１０）と、
コレクタが前記定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、
前記第１トランジスタ（２１）のベースと前記電源端子（６０）との間に接続された第１コンデンサ（３１）と、
前記第１トランジスタ（２１）のベースと前記グランド（６１）との間に接続された第１抵抗（４１）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、
エミッタが前記第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、
前記第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、
前記第３トランジスタ（２３）のコレクタと前記グランド（６１）との間に接続された第３抵抗（４３）と、
ベースが前記第３トランジスタ（２３）のコレクタと前記第３抵抗（４３）との間に接続され、コレクタが前記第１トランジスタ（２１）のコレクタおよび前記定電流回路（１０）に接続され、エミッタが前記第１トランジスタ（２１）のエミッタおよび前記グランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、
コレクタが前記第５トランジスタ（２５）のコレクタおよび出力端子（６２）に接続され、エミッタが前記グランド（６１）に接続されたｎｐｎ型の第６トランジスタ（２６）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第７トランジスタ（２８）と、
前記第３トランジスタ（２３）のベースに接続された第４抵抗（４８）と、
前記第４抵抗（４８）と前記グランド（６１）との間に接続された第２コンデンサ（３２）と、
前記第７トランジスタ（２８）のコレクタに接続された電圧降下素子（７０）と、
エミッタが前記電圧降下素子（７０）に接続されたｐｎｐ型の第８トランジスタ（２９）と、
前記第４抵抗（４８）と前記第２コンデンサ（３２）との間と前記第８トランジスタ（２９）のベースとの間に接続された第５抵抗（４９）と、
前記第６トランジスタ（２６）のベースと前記第８トランジスタ（２９）のコレクタとの間に接続された第６抵抗（５０）と、
前記第６トランジスタ（２６）のベースとエミッタとの間に接続された第７抵抗（５１）とを備え、
前記電源端子（６０）に電源電圧が入力されると、前記電源端子（６０）の電位の立ち上がり変化に応じた電流が前記第１コンデンサ（３１）を通じて前記第１抵抗（４１）に流れることで、前記第１トランジスタ（２１）のベース電位が上昇することにより前記第１トランジスタ（２１）がオンし、
前記第１トランジスタ（２１）のオンに伴って前記定電流回路（１０）に電流が流れると、前記定電流回路（１０）にカレントミラー接続された前記第２トランジスタ（２２）、前記第５トランジスタ（２５）、および前記第７トランジスタ（２８）がオンし、
前記第２コンデンサ（３２）が満充電の状態でなければ、前記第３トランジスタ（２３）にベース電流が流れて前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）および前記第８トランジスタ（２９）がオンし、
前記第８トランジスタ（２９）のオンに伴って前記第６トランジスタ（２６）がオンすることにより、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっており、
前記電源端子（６０）の電源電圧が一定値に安定した後、前記第１コンデンサ（３１）に電流が流れなくなることに伴い、前記第１トランジスタ（２１）にベース電流が流れなくなることで前記第１トランジスタ（２１）がオフするようになっており、
記第３トランジスタ（２３）および前記第８トランジスタ（２９）にベース電流が流れ込むことで前記第２コンデンサ（３２）に電流が流れ込み、前記第２コンデンサ（３２）が充電されていくと、前記電圧降下素子（７０）によって前記第３トランジスタ（２３）よりもエミッタ電位が低くされている前記第８トランジスタ（２９）が前記第３トランジスタ（２３）よりも先にオフし、
前記第８トランジスタ（２９）のオフに伴って前記第６トランジスタ（２６）がオフし、前記第５トランジスタ（２５）がオンしていることにより、前記出力端子（６２）からハイレベルのリセット信号が出力され、
前記第２コンデンサ（３２）が満充電の状態になると、前記第３トランジスタ（２３）がオフし、前記第３トランジスタ（２３）のオフに伴って前記第４トランジスタ（２４）がオフし、
前記第１トランジスタ（２１）および前記第４トランジスタ（２４）がオフしたことによって前記定電流回路（１０）に電流が流れなくなり、前記定電流回路（１０）にカレントミラー接続された前記第５トランジスタ（２５）がオフすることで、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とするパワーオンリセット回路。 A constant current circuit (10) connected to the power supply terminal (60);
An npn-type first transistor (21) having a collector connected to the constant current circuit (10) and an emitter connected to the ground (61);
A first capacitor (31) connected between a base of the first transistor (21) and the power supply terminal (60);
A first resistor (41) connected between a base of the first transistor (21) and the ground (61);
A pnp-type second transistor (22) having an emitter connected to the power supply terminal (60) and a base connected to the constant current circuit (10) as a current mirror;
A pnp-type third transistor (23) having an emitter connected to the collector of the second transistor (22);
A second resistor (42) connected between the base and emitter of the third transistor (23);
A third resistor (43) connected between the collector of the third transistor (23) and the ground (61);
The base is connected between the collector of the third transistor (23) and the third resistor (43), the collector is connected to the collector of the first transistor (21) and the constant current circuit (10), and the emitter An npn-type fourth transistor (24) connected to the emitter of the first transistor (21) and the ground (61);
A pnp-type fifth transistor (25) having an emitter connected to the power supply terminal (60) and a base connected to the constant current circuit (10) as a current mirror;
An npn-type sixth transistor (26) having a collector connected to the collector and output terminal (62) of the fifth transistor (25) and an emitter connected to the ground (61);
A pnp-type seventh transistor (28) having an emitter connected to the power supply terminal (60) and a base connected to the constant current circuit (10) in a current mirror;
A fourth resistor (48) connected to the base of the third transistor (23);
A second capacitor (32) connected between the fourth resistor (48) and the ground (61);
A voltage drop element (70) connected to the collector of the seventh transistor (28);
A pnp-type eighth transistor (29) having an emitter connected to the voltage drop element (70);
A fifth resistor (49) connected between the fourth resistor (48) and the second capacitor (32) and the base of the eighth transistor (29);
A sixth resistor (50) connected between the base of the sixth transistor (26) and the collector of the eighth transistor (29);
A seventh resistor (51) connected between the base and emitter of the sixth transistor (26);
When a power supply voltage is input to the power supply terminal (60), a current corresponding to a rising change in the potential of the power supply terminal (60) flows to the first resistor (41) through the first capacitor (31). As the base potential of the first transistor (21) increases, the first transistor (21) is turned on.
When a current flows through the constant current circuit (10) as the first transistor (21) is turned on, the second transistor (22) and the fifth transistor connected in a current mirror connection to the constant current circuit (10) (25) and the seventh transistor (28) is turned on,
If the second capacitor (32) is not fully charged, a base current flows through the third transistor (23) to turn on the third transistor (23) and to turn on the fourth transistor (24) and the second transistor. 8 transistor (29) is turned on,
When the sixth transistor (26) is turned on as the eighth transistor (29) is turned on, a low level reset signal is output from the output terminal (62).
After the power supply voltage of the power supply terminal (60) is stabilized at a constant value, the current does not flow to the first capacitor (31), and the base current does not flow to the first transistor (21). 1 transistor (21) is turned off,
When a base current flows into the third transistor (23) and the eighth transistor (29), a current flows into the second capacitor (32), and the second capacitor (32) is charged. The eighth transistor (29) whose emitter potential is lower than that of the third transistor (23) by the lowering element (70) is turned off before the third transistor (23),
When the eighth transistor (29) is turned off, the sixth transistor (26) is turned off and the fifth transistor (25) is turned on, so that a high level reset signal is output from the output terminal (62). Is output,
When the second capacitor (32) is fully charged, the third transistor (23) is turned off, and the fourth transistor (24) is turned off as the third transistor (23) is turned off.
Since the first transistor (21) and the fourth transistor (24) are turned off, no current flows through the constant current circuit (10), and the fifth transistor is connected to the constant current circuit (10) as a current mirror. The power-on reset circuit is characterized in that a low level reset signal is output from the output terminal (62) when (25) is turned off. 前記電圧降下素子（７０）はダイオード素子であることを特徴とする請求項３または６に記載のパワーオンリセット回路。   The power-on reset circuit according to claim 3 or 6, wherein the voltage drop element (70) is a diode element. 前記電圧降下素子（７０）は抵抗であることを特徴とする請求項３または６に記載のパワーオンリセット回路。   The power-on reset circuit according to claim 3 or 6, wherein the voltage drop element (70) is a resistor.
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