JP5637096B2 - Band gap reference voltage circuit and power-on reset circuit using the same - Google Patents

Band gap reference voltage circuit and power-on reset circuit using the same Download PDF

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Description

本発明は、バンドギャップ基準電圧回路及びこれを用いたパワーオンリセット回路に関するものである。   The present invention relates to a bandgap reference voltage circuit and a power-on reset circuit using the same.

従来のパワーオンリセット回路では、特許文献１の図１に示すように、基準電圧生成部１ａ、基準電圧制御部２ａ、およびコンパレータ３から構成されるものがある。   Some conventional power-on reset circuits include a reference voltage generation unit 1a, a reference voltage control unit 2a, and a comparator 3, as shown in FIG.

基準電圧生成部１ａは、バンドギャップ基準電圧回路を構成するものであって、トランジスタＰ１、Ｐ２が互いのゲート端子をトランジスタＰ２のドレイン端子に接続して第１のカレントミラー回路を構成し、トランジスタＮ１、Ｎ２が互いのゲート端子をトランジスタＮ１のドレイン端子に接続して第２のカレントミラー回路を構成する。   The reference voltage generator 1a constitutes a bandgap reference voltage circuit, in which the transistors P1 and P2 form a first current mirror circuit by connecting the gate terminals of the transistors P1 and P2 to the drain terminal of the transistor P2. N1 and N2 connect each other's gate terminal to the drain terminal of the transistor N1 to form a second current mirror circuit.

トランジスタＰ３は、電源とグランドとの間に配置されている。トランジスタＰ３、Ｐ２は、互いのゲート端子がトランジスタＰ２のドレイン端子に接続されて第３のカレントミラー回路を構成している。抵抗素子Ｒ２とダイオードＤ１とがトランジスタＰ３とグランドとの間において直列接続されている。トランジスタＰ４は、電源とトランジスタＮ１、Ｎ２のゲート端子との間に配置されている。   The transistor P3 is disposed between the power supply and the ground. The gate terminals of the transistors P3 and P2 are connected to the drain terminal of the transistor P2 to form a third current mirror circuit. A resistance element R2 and a diode D1 are connected in series between the transistor P3 and the ground. The transistor P4 is disposed between the power supply and the gate terminals of the transistors N1 and N2.

基準電圧制御部２ａは、電源とグランドとの間に配置されてトランジスタＰ１とともに第４のカレントミラー回路を構成するトランジスタＰ５と、電源からトランジスタＰ５を通して流れ込むドレイン電流に基づいて電荷を蓄えるコンデンサＣ１と、トランジスタＰ５とグランドとの間で直列接続される抵抗素子Ｒ３、Ｒ４とを備える。   The reference voltage control unit 2a includes a transistor P5 that is disposed between the power supply and the ground and constitutes a fourth current mirror circuit together with the transistor P1, and a capacitor C1 that stores electric charge based on a drain current flowing from the power supply through the transistor P5. The resistor elements R3 and R4 are connected in series between the transistor P5 and the ground.

ここで、電源がオンされて、コンデンサＣ１のプラス電極の電位がトランジスタＰ４のゲート端子の電位の閾値よりも低いときには、トランジスタＰ４がオンして電源からトランジスタＰ４を通してトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第２のカレントミラー回路の作動を開始させる。これに伴い、第１のカレントミラー回路が作動を開始する。つまり、トランジスタＰ４がオンすることにより、第１、第２のカレントミラー回路をスタートアップさせることになる。   Here, when the power supply is turned on and the potential of the positive electrode of the capacitor C1 is lower than the threshold value of the potential of the gate terminal of the transistor P4, the transistor P4 is turned on and is connected from the power supply to the gate terminals of the transistors N1 and N2 through the transistor P4. The operation of the second current mirror circuit is started by supplying a startup current. Along with this, the first current mirror circuit starts operating. That is, when the transistor P4 is turned on, the first and second current mirror circuits are started up.

このため、第１、第２のカレントミラー回路の作動に基づき、電源からトランジスタＰ１、Ｎ１に流れる第１電流と電源からトランジスタＰ２、Ｎ２に流れる第２電流とが平衡状態となる。これに伴い、第３のカレントミラー回路の作動に基づき、電源からトランジスタＰ３、抵抗素子Ｒ２、およびダイオードＤ１も流れる第３電流の値を一定に近づけることができる。これにより、トランジスタＰ３のドレイン端子と抵抗素子Ｒ２との間の共通接続端子から一定の基準電圧ｒｅｆが出力される。   Therefore, based on the operation of the first and second current mirror circuits, the first current flowing from the power source to the transistors P1 and N1 and the second current flowing from the power source to the transistors P2 and N2 are in an equilibrium state. Accordingly, based on the operation of the third current mirror circuit, the value of the third current that also flows from the power source through the transistor P3, the resistor element R2, and the diode D1 can be made closer to a constant value. As a result, a constant reference voltage ref is output from the common connection terminal between the drain terminal of the transistor P3 and the resistance element R2.

コンパレータ３は、抵抗素子Ｒ３、Ｒ４の間の共通接続端子Ａから出力される電圧と基準電圧ｒｅｆとを比較する。そして、抵抗素子Ｒ３、Ｒ４の間の共通接続端子から出力される分圧電圧が基準電圧ｒｅｆよりも高くなると、コンパレータ３は、他の装置をリセットするために、他の装置に出力する出力信号レベルをハイレベルからローレベルに変化する。   The comparator 3 compares the voltage output from the common connection terminal A between the resistance elements R3 and R4 with the reference voltage ref. When the divided voltage output from the common connection terminal between the resistance elements R3 and R4 becomes higher than the reference voltage ref, the comparator 3 outputs an output signal output to the other device in order to reset the other device. The level changes from high level to low level.

また、トランジスタＰ１、Ｐ５は、上述の如く、第３のカレントミラー回路を構成する。このため、第１のカレントミラー回路の作動の開始に伴って、トランジスタＰ５がコンデンサＣ１に向けて電流を流し始める。その後、電源からトランジスタＰ５を通してコンデンサＣ１に流れる電流によりコンデンサＣ１が充電されて、コンデンサＣ１のプラス電極の電位がトランジスタＰ５のゲート端子の電位の閾値よりも高くなると、トランジスタＰ４がオフする。このため、第１、第２のカレントミラー回路をスタートアップさせた後に、所定期間経過すると、トランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことを停止させることができる。   Transistors P1 and P5 constitute a third current mirror circuit as described above. For this reason, with the start of the operation of the first current mirror circuit, the transistor P5 starts to flow current toward the capacitor C1. Thereafter, when the capacitor C1 is charged by the current flowing from the power source to the capacitor C1 through the transistor P5 and the potential of the positive electrode of the capacitor C1 becomes higher than the threshold value of the potential of the gate terminal of the transistor P5, the transistor P4 is turned off. For this reason, when a predetermined period elapses after the first and second current mirror circuits are started up, it is possible to stop the start-up current from flowing through the gate terminals of the transistors N1 and N2.

特許第３０７１６５４号明細書Japanese Patent No. 3071654

上記特許文献１では、基準電圧制御部２ａのトランジスタＰ４がオンして電源からトランジスタＰ４を通してトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第２のカレントミラー回路をスタートアップさせることができるものの、一旦、第２のカレントミラー回路をスタートアップさせた後には、トランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第１、第２のカレントミラー回路が第１電流と第２電流とを平衡状態にすることを阻害する。このため、トランジスタＰ３と抵抗素子Ｒ２との間の共通接続端子から出力される基準電圧ｒｅｆの値を安定化させることを阻害する恐れがある。   In Patent Document 1, the second current mirror circuit can be started up by turning on the transistor P4 of the reference voltage control unit 2a and causing a startup current to flow from the power source to the gate terminals of the transistors N1 and N2 through the transistor P4. However, once the second current mirror circuit is started up, a startup current is passed through the gate terminals of the transistors N1 and N2, thereby causing the first and second current mirror circuits to generate the first current and the second current. Is not allowed to equilibrate. For this reason, there is a possibility that the stabilization of the value of the reference voltage ref output from the common connection terminal between the transistor P3 and the resistance element R2 may be hindered.

そこで、第２のカレントミラー回路をスタートアップさせた後に、トランジスタＰ４を短期間でオフする必要がある。すなわち、トランジスタＰ４をオン後にて、短期間で、コンデンサＣ１のプラス電極の電位をトランジスタＰ４の閾値よりも高くする必要がある。トランジスタＰ４の閾値は、トランジスタＰ４をオンからオフに移行するためのゲート端子の電位の閾値である。このため、トランジスタＰ５のドレイン電流を増大してコンデンサＣ１を短期間で充電させる必要がある。したがって、トランジスタＰ５においてドレイン電流を流すことができる電流能力を大きくする必要があり、トランジスタＰ５としては、素子サイズ（素子の面積）が大きなものが必要になる。   Therefore, it is necessary to turn off the transistor P4 in a short period after starting up the second current mirror circuit. That is, it is necessary to make the potential of the positive electrode of the capacitor C1 higher than the threshold value of the transistor P4 in a short period after the transistor P4 is turned on. The threshold value of the transistor P4 is a threshold value of the potential of the gate terminal for shifting the transistor P4 from on to off. For this reason, it is necessary to increase the drain current of the transistor P5 to charge the capacitor C1 in a short period of time. Therefore, it is necessary to increase the current capability of allowing the drain current to flow in the transistor P5, and the transistor P5 needs to have a large element size (element area).

ここで、トランジスタＰ５の素子サイズの縮小を狙って、トランジスタＰ５のチャネル長およびチャネル幅を小さくすると、トランジスタＰ５においてオフからオンに移行させるためのゲート電圧の閾値と、トランジスタＰ１においてオフからオンに移行させるためのゲート電圧の閾値とが異なるものとなってしまうことがある。   Here, when the channel length and the channel width of the transistor P5 are reduced with the aim of reducing the element size of the transistor P5, the threshold value of the gate voltage for switching from off to on in the transistor P5 and from off to on in the transistor P1. The threshold value of the gate voltage for shifting may be different.

この場合、トランジスタＰ１がオフしてトランジスタＰ５がオンする状態が生じることがある。このため、電源のオン、オフを繰り返してコンデンサＣ１に十分な電荷が残った状態で、零よりも高い中間電圧から電源電圧が起動したとき、トランジスタＰ５からドレイン電流がコンデンサＣ１に流れ込む。このため、コンデンサＣ１のプラス電極の電位がトランジスタＰ４の閾値よりも高い状態を維持して、第２のカレントミラー回路がスタートアップする前に、トランジスタＰ４がオフした状態になる。したがって、スタートアップ電流によって基準電圧生成部１ａをスタートアップさせることができない。   In this case, the transistor P1 may be turned off and the transistor P5 may be turned on. For this reason, when the power supply is started from an intermediate voltage higher than zero in a state where sufficient power remains in the capacitor C1 by repeatedly turning on and off the power supply, a drain current flows from the transistor P5 into the capacitor C1. Therefore, the potential of the positive electrode of the capacitor C1 is maintained higher than the threshold value of the transistor P4, and the transistor P4 is turned off before the second current mirror circuit starts up. Therefore, the reference voltage generator 1a cannot be started up by the startup current.

これに伴い、パワーオンリセット回路では、トランジスタＰ３と抵抗素子Ｒ２との間の共通接続端子から、本来出力すべき正しい電圧値の基準電圧ｒｅｆを出力することができない。このため、コンパレータ３は、抵抗素子Ｒ３、Ｒ４の間の共通接続端子から出力される分圧電圧と基準電圧ｒｅｆとを正確に比較することができない。このため、トランジスタＰ１がオフしてトランジスタＰ５がオンする状態では、コンパレータ３の出力信号レベルの変化によって他の装置をリセットさせることができない恐れがある。   Accordingly, the power-on reset circuit cannot output the reference voltage ref having the correct voltage value that should be output from the common connection terminal between the transistor P3 and the resistor element R2. For this reason, the comparator 3 cannot accurately compare the divided voltage output from the common connection terminal between the resistance elements R3 and R4 with the reference voltage ref. For this reason, when the transistor P1 is turned off and the transistor P5 is turned on, there is a possibility that other devices cannot be reset due to a change in the output signal level of the comparator 3.

本発明は上記点に鑑みて、電源電圧が中間電圧から起動したときでも、確実にスタートアップできるようにしたバンドギャップ基準電圧回路を提供することを第１の目的とし、電源電圧が中間電圧から起動したときでも、他の装置をリセットするようにしたパワーオンリセット回路を提供することを第２の目的とする。   In view of the above, the present invention has as its first object to provide a band gap reference voltage circuit that can reliably start up even when the power supply voltage starts from the intermediate voltage. A second object of the present invention is to provide a power-on reset circuit that resets other devices even when the device is reset.

上記目的を達成するため、請求項１に記載の発明では、第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタのゲート端子が前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
前記電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子と前記電源との間を接続或いは開放するスイッチ素子（Ｐ６）を備え、前記電源から出力される電源電圧が第２閾値未満であるときには前記スイッチ素子（Ｐ６）により前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を開放させ、前記電源電圧が第２閾値以上になると前記スイッチ素子により前記電源と前記第１、第２、第５、第６のトランジスタの電源側端子との間を接続させる電源電圧判定回路（１３０、１３０ａ）とを備え、
前記第２閾値は、前記第１のトランジスタ（Ｐ１）においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とする。 In order to achieve the above object, in the first aspect of the present invention, the first and second transistors (P1, P2) have their gate terminals connected to the ground-side terminal of the second transistor (P2). A first current mirror circuit (10);
A third transistor (N1) disposed between the first transistor (P1) and the ground, and a fourth transistor (N2) disposed between the second transistor (P2) and the ground. A second current mirror circuit (11) in which the gate terminals of the third and fourth transistors are connected to the power supply side terminal of the third transistor (N1),
A voltage generation circuit (110) that outputs a constant reference voltage (VREF) based on the operation of the first and second current mirror circuits;
A fifth transistor (P4) disposed between the power source and the gate terminals of the third and fourth transistors (N1, N2), and the first transistor disposed between the power source and the ground. A sixth transistor (P5) that constitutes a third current mirror circuit (14) together with the second transistor (P1), and is arranged between the sixth transistor and the ground and from the power source through the sixth transistor. A capacitor (C1) that is charged with electric charge based on a flowing current, and a first resistance element (R3a) that is arranged in parallel with the capacitor between the sixth transistor and the ground to discharge the electric charge from the capacitor. )
When the positive electrode side potential of the capacitor is less than the first threshold due to discharge by the first resistance element, the fifth transistor (P4) is turned on based on the positive electrode side potential and the power supply 5, a startup current is passed through the gate terminals of the third and fourth transistors (N 1, N 2) through the transistor (P 4) to start the operation of the first and second current mirror circuits. A startup circuit (120) that turns off the fifth transistor (P4) based on the positive electrode side potential when the positive electrode side potential of the first electrode is equal to or higher than the first threshold;
A switch element (P6) for connecting or opening between the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5) and the power supply is provided, and output from the power supply. When the power supply voltage to be applied is lower than the second threshold, the switch element (P6) causes the power supply and the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5) to When the power supply voltage is equal to or higher than the second threshold, the switch element connects the power supply to the power supply side terminals of the first, second, fifth, and sixth transistors. Circuit (130, 130a),
The second threshold value is set to be equal to or higher than a threshold value of a gate voltage for shifting from off to on in the first transistor (P1).

ここで、第１のトランジスタ（Ｐ１）のゲート電圧とは、第１のトランジスタ（Ｐ１）のゲート端子とグランドとの間の電圧のことである。   Here, the gate voltage of the first transistor (P1) is a voltage between the gate terminal of the first transistor (P1) and the ground.

請求項１に記載の発明によれば、電源電圧が第２閾値に到達する前には、スイッチ素子（Ｐ６）により電源と第６のトランジスタ（Ｐ５）の電源側端子との間を開放させている。このため、電源電圧が第２閾値に到達する前に、第１の抵抗素子（Ｒ３）によってコンデンサから電荷を放出させてコンデンサのプラス電極側電位を第１閾値未満にすることができる。   According to the first aspect of the present invention, before the power supply voltage reaches the second threshold value, the switch element (P6) opens the power supply and the power supply side terminal of the sixth transistor (P5). Yes. For this reason, before the power supply voltage reaches the second threshold value, the first resistor element (R3) can discharge the charge from the capacitor to make the positive electrode side potential of the capacitor less than the first threshold value.

これにより、電源電圧が第２閾値に到達して、スイッチ素子が電源と第５のトランジスタ（Ｐ４）の電源側端子との間を接続すると、第５のトランジスタ（Ｐ４）がオンして、電源から第５のトランジスタ（Ｐ４）を通してスタートアップ電流を第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流すことができる。したがって、第１、第２のカレントミラー回路の作動を確実に起動させることができる。このため、バンドギャップ基準電圧回路を確実に起動させることできる。   As a result, when the power supply voltage reaches the second threshold value and the switch element connects between the power supply and the power supply side terminal of the fifth transistor (P4), the fifth transistor (P4) is turned on and the power supply Through the fifth transistor (P4), a start-up current can flow to the gate terminals of the third and fourth transistors (N1, N2). Therefore, the operation of the first and second current mirror circuits can be reliably started. For this reason, a band gap reference voltage circuit can be started reliably.

請求項２に記載の発明では、前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に直列接続される第２、第３の抵抗素子（Ｒ７、Ｒ６）を備え、前記電源電圧を前記第２、第３の抵抗素子により分圧した分圧電圧を前記第２、第３の抵抗素子の間の共通接続端子（５０）から前記第８のトランジスタ（Ｎ５）のゲート端子に与える分圧回路（１５）とを備え、
前記電源電圧が前記第２閾値以上になると、前記第８のトランジスタ（Ｎ５）が前記分圧回路（１５）の出力電圧に基づきオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする。 In the invention according to claim 2, the switch element (P6) is a seventh transistor (P6),
The power supply voltage determination circuit (130)
An eighth transistor (N5) disposed between the power supply and the ground, the power supply side terminal being connected to the gate terminal of the seventh transistor (P6);
Second and third resistance elements (R7, R6) connected in series between the power supply and the ground, and the divided voltage obtained by dividing the power supply voltage by the second and third resistance elements is A voltage dividing circuit (15) for supplying from the common connection terminal (50) between the second and third resistance elements to the gate terminal of the eighth transistor (N5),
When the power supply voltage becomes equal to or higher than the second threshold, the eighth transistor (N5) is turned on based on the output voltage of the voltage dividing circuit (15), so that the gate terminal of the seventh transistor (P6) is turned on. The potential is lowered and the seventh transistor (P6) connects between the power supply and the power supply side terminals of the first, second, fifth, and sixth transistors (P1, P2, P4, P5). It is characterized by that.

請求項３に記載の発明では、前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０ａ）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）とグランドとの間に配置される第２の抵抗素子（Ｒ６）とを備え、
前記電源電圧が前記第２閾値以上になると前記第９のトランジスタ（Ｐ１’）がオンして、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第２の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする。 In the invention according to claim 3, the switch element (P6) is a seventh transistor (P6),
The power supply voltage determination circuit (130a)
An eighth transistor (N5) disposed between the power supply and the ground, the power supply side terminal being connected to the gate terminal of the seventh transistor (P6);
A ninth transistor (P1 ′) disposed between the power source and the ground and having a gate terminal connected to the ground;
A second resistance element (R6) disposed between the ninth transistor (P1 ′) and the ground;
When the power supply voltage becomes equal to or higher than the second threshold value, the ninth transistor (P1 ′) is turned on, and the ground side terminal of the ninth transistor (P1 ′) and the second resistance element (R6) are turned on. When the eighth transistor (N5) is turned on in accordance with the voltage output from the common connection terminal (50), the potential of the gate terminal of the seventh transistor (P6) is decreased, and the seventh transistor (P6) is reduced. The transistor (P6) connects between the power supply and the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5).

請求項４に記載の発明では、前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。   According to a fourth aspect of the present invention, the threshold value of the gate voltage for shifting the first transistor (P1) from off to on and the ninth transistor (P1 ′) for shifting from the off state to the on state. The threshold values of the gate voltages are the same as each other.

請求項５に記載の発明では、前記第１、第９のトランジスタ（Ｐ１、Ｐ１’）は、互いにトラジスタサイズが同一に設定されることにより、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値と前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。   In the invention described in claim 5, the first and ninth transistors (P1, P1 ′) are set to have the same transistor size, whereby the gate voltage of the first transistor (P1) is set. And the gate voltage threshold value of the ninth transistor (P1 ′) are the same.

請求項５に記載の発明によれば、第１、第９のトランジスタは、互いにトラジスタサイズが同一に設定されている。このため、第１、第９のトランジスタは、互いに同様な特性となる。このため、第１、第９のトランジスタのゲート電圧の閾値は、温度変化により、それぞれ変化するものの、第１、第９のトランジスタのゲート電圧の閾値は、同様に変化する。このため、電源電圧が第２閾値以上であるか否かの判定において、温度変化が影響され難くすることができる。   According to the fifth aspect of the present invention, the first and ninth transistors are set to have the same transistor size. For this reason, the first and ninth transistors have the same characteristics. For this reason, although the threshold values of the gate voltages of the first and ninth transistors change due to temperature changes, the threshold values of the gate voltages of the first and ninth transistors change similarly. For this reason, it can be made hard to be influenced by a temperature change in determination whether a power supply voltage is more than a 2nd threshold value.

請求項６に記載の発明では、第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタがそれぞれのゲート端子を前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記電源から出力される電源電圧を第２、第３の抵抗素子（Ｒ８、Ｒ９）で分圧した分圧電圧を出力する分圧回路を備え、
前記電圧生成回路から出力される基準電圧（ＶＲＥＦ）よりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路（２１）と、
前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路（１３０ｂ）と、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路（２２）と、を備えることを特徴とする。 In a sixth aspect of the present invention, the first and second transistors (P1, P2) are connected to the ground-side terminal of the second transistor (P2) by the first current mirror circuit (P1, P2). 10) and
A third transistor (N1) disposed between the first transistor (P1) and the ground, and a fourth transistor (N2) disposed between the second transistor (P2) and the ground. And the third and fourth transistors each include a second current mirror circuit (11) having a gate terminal connected to a power supply side terminal of the third transistor (N1),
A voltage generation circuit (110) that outputs a constant reference voltage (VREF) based on the operation of the first and second current mirror circuits;
A fifth transistor (P4) disposed between a power source and the gate terminals of the third and fourth transistors (N1, N2), and the first transistor disposed between the power source and the ground. A sixth transistor (P5) that constitutes a third current mirror circuit (14) together with the transistor (P1), and is arranged between the sixth transistor and the ground, and flows from the power supply through the sixth transistor. A capacitor (C1) that is charged based on the current, and a first resistance element (R3a) that is arranged in parallel with the capacitor between the sixth transistor and the ground to discharge the charge from the capacitor. And
When the positive electrode side potential of the capacitor is less than the first threshold due to discharge by the first resistance element, the fifth transistor (P4) is turned on based on the positive electrode side potential and the power supply 5, a startup current is passed through the gate terminals of the third and fourth transistors (N 1, N 2) through the transistor (P 4) to start the operation of the first and second current mirror circuits. A startup circuit (120) that turns off the fifth transistor (P4) based on the positive electrode side potential when the positive electrode side potential of the first electrode is equal to or higher than the first threshold;
A voltage dividing circuit for outputting a divided voltage obtained by dividing the power supply voltage output from the power supply by the second and third resistance elements (R8, R9);
When the divided voltage output from the voltage dividing circuit becomes larger than the reference voltage (VREF) output from the voltage generating circuit, the output signal level output to the other circuit device to reset the other circuit device A comparison circuit (21) that changes from one of the high level and the low level to the other;
A power supply voltage determination circuit (130b) for determining whether or not the power supply voltage is larger than a threshold value of a gate voltage for shifting the first transistor (P1) from off to on;
When the power supply voltage determination circuit determines that the power supply voltage is smaller than the threshold value of the gate voltage of the first transistor (P1), the change in the output signal level of the comparison circuit is masked, and the first transistor (P1) And a mask control circuit (22) that stops masking a change in the output signal level of the comparison circuit when the power supply voltage determination circuit determines that the power supply voltage is larger than a gate voltage threshold value of To do.

請求項６に記載の発明によれば、第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも電源電圧が小さいときには、比較回路の出力信号レベルの変化をマスクし、第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも電源電圧が大きいときには比較回路の出力信号レベルの変化のマスクを停止するので、比較回路の出力信号レベルの変化により他の回路装置を確実にリセットすることができる。   According to the sixth aspect of the present invention, when the power supply voltage is smaller than the threshold voltage of the gate voltage of the first transistor (P1), the change of the output signal level of the comparison circuit is masked, and the first transistor (P1) Since the masking of the change in the output signal level of the comparison circuit is stopped when the power supply voltage is larger than the gate voltage threshold value, the other circuit device can be reliably reset by the change in the output signal level of the comparison circuit.

請求項７に記載の発明では、前記電源電圧判定回路（１３０ｂ）は、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、
前記基準電圧（ＶＲＥＦ）よりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、
前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをＯＲ演算するＯＲ回路であり、
前記電源電圧判定回路からハイレベル信号が出力されているときには前記ＯＲ回路の出力信号レベルを維持し、
前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記ＯＲ回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記ＯＲ回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする。 In the invention according to claim 7, the power supply voltage determination circuit (130b) outputs a high level signal when the power supply voltage is smaller than a threshold voltage of the gate voltage of the first transistor (P1), and A low level signal is output when the power supply voltage is larger than a threshold voltage of the gate voltage of one transistor (P1),
When the power supply voltage becomes larger than the reference voltage (VREF), the comparison circuit changes the level of the output signal from a high level to a low level in order to reset the other circuit device.
The mask control circuit is an OR circuit that performs an OR operation on the output signal of the power supply voltage determination circuit and the output signal of the comparison circuit,
When a high level signal is output from the power supply voltage determination circuit, the output signal level of the OR circuit is maintained,
When a low level signal is output from the power supply voltage determination circuit and the output signal level of the comparison circuit changes from high level to low level, the OR circuit changes the output signal level from high level to low level. The changed output signal of the OR circuit is output to the other circuit device.

請求項８に記載の発明では、前記電源電圧判定回路（１３０ｂ）は、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、
前記判定回路からハイレベル信号が出力されるときローレベル信号を前記ＯＲ回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記ＯＲ回路に出力するＮＯＴ回路（２０）とを備えることを特徴とする。 In the invention according to claim 8, the power supply voltage determination circuit (130b)
When it is determined that the power supply voltage is smaller than the gate voltage threshold of the first transistor (P1), a low level signal is output, and the power supply voltage is higher than the gate voltage threshold of the first transistor (P1). A determination circuit that outputs a high level signal when it is determined to be large;
A NOT circuit (20) for outputting a low level signal to the OR circuit when a high level signal is output from the determination circuit, and outputting a high level signal to the OR circuit when a low level signal is output from the determination circuit It is characterized by providing.

請求項９に記載の発明では、前記判定回路は、前記電源とグランドとの間を配置される第７のトランジスタ（Ｐ６）と、
前記第７のトランジスタ（Ｐ６）とグランドとの間を配置される第４の抵抗素子（Ｒ４ａ）と、
前記電源とグランドとの間を配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）のグランド側端子とグランドとの間に配置される第５の抵抗素子（Ｒ６）とを備え、
前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値以上になっており、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）のゲート電圧の閾値未満であるときには、前記第９のトランジスタ（Ｐ１’）がオフし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオフすることにより前記第７のトランジスタ（Ｐ６）をオフして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第２の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からローレベル信号が前記ＮＯＴ回路に出力され、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値以上になると、前記第９のトランジスタ（Ｐ１’）がオンし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位を低下させて前記第７のトランジスタ（Ｐ６）をオンして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第４の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からハイレベル信号が前記ＮＯＴ回路に出力されることを特徴とする。 In the invention according to claim 9, the determination circuit includes a seventh transistor (P6) disposed between the power source and the ground;
A fourth resistance element (R4a) disposed between the seventh transistor (P6) and the ground;
An eighth transistor (N5) disposed between the power source and the ground, the power source side terminal being connected to the gate terminal of the seventh transistor (P6);
A ninth transistor (P1 ′) disposed between the power source and the ground and having a gate terminal connected to the ground;
A fifth resistance element (R6) disposed between the ground side terminal of the ninth transistor (P1 ′) and the ground;
The threshold value of the gate voltage for shifting the ninth transistor (P1 ′) from OFF to ON is equal to or higher than the threshold value of the gate voltage of the first transistor (P1).
When the power supply voltage is less than the threshold voltage of the gate voltage of the ninth transistor (P1 ′), the ninth transistor (P1 ′) is turned off, and the ground side terminal of the ninth transistor (P1 ′) The seventh transistor (P6) is turned off by turning off the eighth transistor (N5) according to the voltage output from the common connection terminal (50) to the fifth resistor element (R6). Then, a low level signal is output from the common connection terminal (52) between the ground side terminal of the seventh transistor (P6) and the second resistance element (R4a) to the NOT circuit,
When the power supply voltage becomes equal to or higher than the threshold value of the gate voltage of the ninth transistor (P1 ′), the ninth transistor (P1 ′) is turned on, and the ground side terminal of the ninth transistor (P1 ′) The eighth transistor (N5) is turned on according to the voltage output from the common connection terminal (50) between the fifth resistor element (R6) and the seventh transistor (P6). A common connection terminal between the ground side terminal of the seventh transistor (P6) and the fourth resistance element (R4a) is turned on by lowering the potential of the gate terminal to turn on the seventh transistor (P6). A high level signal is output to the NOT circuit from (52).

請求項１０に記載の発明では、前記電圧生成回路（１１０）は、
前記電源とグランドとの間に配置されて、前記第２のトランジスタ（Ｐ２）とともに第４のカレントミラー回路（１３）を構成する第１０のトランジスタ（Ｐ３）と、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間に配置される第７の抵抗素子（Ｒ２）と、
前記第７の抵抗素子（Ｒ２）とグランドとの間に配置されるダイオード（Ｄ１）と、を備え、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間の共通接続端子（６２）から前記基準電圧（ＶＲＥＦ）が出力されることを特徴とする。 In the invention according to claim 10, the voltage generation circuit (110) includes:
A tenth transistor (P3) disposed between the power source and the ground and constituting a fourth current mirror circuit (13) together with the second transistor (P2);
A seventh resistance element (R2) disposed between the ground-side terminal of the tenth transistor (P3) and the ground;
A diode (D1) disposed between the seventh resistance element (R2) and the ground;
The reference voltage (VREF) is output from a common connection terminal (62) between the ground side terminal of the tenth transistor (P3) and the ground.

ここで、第１、第２、第６、第９、第１０のトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ１’、Ｐ３）は、電源側端子に対するゲート端子の電位を低くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。   Here, the first, second, sixth, ninth, and tenth transistors (P1, P2, P5, P1 ′, and P3) move from the power supply side terminal as the potential of the gate terminal with respect to the power supply side terminal is lowered. It operates so as to increase the current flowing to the ground side.

第３、第４のトランジスタ（Ｎ１、Ｎ２）は、グランド側端子に対するゲート端子の電位を高くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。   The third and fourth transistors (N1, N2) operate so as to increase the current flowing from the power supply side terminal to the ground side as the potential of the gate terminal with respect to the ground side terminal is increased.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態におけるバンドギャップ基準電圧回路の電気回路構成を示す図である。It is a figure which shows the electric circuit structure of the band gap reference voltage circuit in 1st Embodiment of this invention. 第１実施形態におけるバンドギャップ基準電圧回路の作動を説明するためのタイミングチャートである。It is a timing chart for demonstrating the action | operation of the band gap reference voltage circuit in 1st Embodiment. 第１実施形態におけるバンドギャップ基準電圧回路の作動を説明するためのタイミングチャートである。It is a timing chart for demonstrating the action | operation of the band gap reference voltage circuit in 1st Embodiment. 本発明の第２実施形態におけるバンドギャップ基準電圧回路の電気回路構成を示す図である。It is a figure which shows the electric circuit structure of the band gap reference voltage circuit in 2nd Embodiment of this invention. 本発明の第３実施形態におけるパワーオンリセット回路の電気回路構成を示す図である。It is a figure which shows the electric circuit structure of the power-on reset circuit in 3rd Embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.

（第１実施形態）
図１に本発明のバンドギャップ基準電圧回路１００の第１実施形態の電気回路構成を示す。 (First embodiment)
FIG. 1 shows an electric circuit configuration of a first embodiment of a bandgap reference voltage circuit 100 of the present invention.

図１のバンドギャップ基準電圧回路１００は、一定の基準電圧ＶＲＥＦを出力するもので、電圧生成回路１１０、スタートアップ回路１２０、および電源電圧判定回路１３０を備える。   The band gap reference voltage circuit 100 in FIG. 1 outputs a constant reference voltage VREF, and includes a voltage generation circuit 110, a startup circuit 120, and a power supply voltage determination circuit 130.

電圧生成回路１１０は、ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、抵抗素子Ｒ１、Ｒ２、およびダイオードＤ１から構成される。   The voltage generation circuit 110 includes pMOS transistors P1, P2, and P3, nMOS transistors N1, N2, N3, and N4, resistance elements R1 and R2, and a diode D1.

ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ３、およびｎＭＯＳトランジスタＮ１とは、電源Ｖｄｄとグランドとの間で直列接続されている。   The pMOS transistor P1, the nMOS transistor N3, and the nMOS transistor N1 are connected in series between the power supply Vdd and the ground.

ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ４、ｎＭＯＳトランジスタＮ１、および抵抗素子Ｒ１は、電源Ｖｄｄとグランドと間で直列接続されている。   The pMOS transistor P2, the nMOS transistor N4, the nMOS transistor N1, and the resistance element R1 are connected in series between the power supply Vdd and the ground.

ｐＭＯＳトランジスタＰ１、Ｐ２は、互いのゲート端子がｐＭＯＳトランジスタＰ２のドレイン端子に共通接続されて、カレントミラー回路１０を構成している。   The gate terminals of the pMOS transistors P1 and P2 are connected in common to the drain terminal of the pMOS transistor P2, thereby forming a current mirror circuit 10.

ｎＭＯＳトランジスタＮ１、Ｎ２は、互いのゲート端子がｎＭＯＳトランジスタＮ１のドレイン端子に共通接続されてカレントミラー回路１１を構成している。   The nMOS transistors N1 and N2 form a current mirror circuit 11 with their gate terminals connected in common to the drain terminal of the nMOS transistor N1.

ｎＭＯＳトランジスタＮ３、Ｎ４は、互いのゲート端子がｎＭＯＳトランジスタＮ３のドレイン端子に共通接続されてカレントミラー回路１２を構成している。   The nMOS transistors N3 and N4 form a current mirror circuit 12 with their gate terminals commonly connected to the drain terminal of the nMOS transistor N3.

ｐＭＯＳトランジスタＰ３、抵抗素子Ｒ２、およびダイオードＤ１は、電源Ｖｄｄとグランドとの間で直列に接続されている。ｐＭＯＳトランジスタＰ３およびｐＭＯＳトランジスタＰ２は、カレントミラー回路１３を構成している。   The pMOS transistor P3, the resistance element R2, and the diode D1 are connected in series between the power supply Vdd and the ground. The pMOS transistor P3 and the pMOS transistor P2 form a current mirror circuit 13.

また、スタートアップ回路１２０は、カレントミラー回路１１をスタートアップするためのものであって、ｐＭＯＳトランジスタＰ４、Ｐ５、コンデンサＣ１、および抵抗素子Ｒ３ａを備える。   The startup circuit 120 is for starting up the current mirror circuit 11, and includes pMOS transistors P4 and P5, a capacitor C1, and a resistance element R3a.

ｐＭＯＳトランジスタＰ４は、電源ＶｄｄとｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子との間に配置されている。   The pMOS transistor P4 is arranged between the power supply Vdd and the gate terminals of the nMOS transistors N1 and N2.

ｐＭＯＳトランジスタＰ５は、電源ＶｄｄとｐＭＯＳトランジスタＰ４のゲート端子との間に配置されている。ｐＭＯＳトランジスタＰ５は、電圧生成回路１１０のｐＭＯＳトランジスタＰ１とともに、カレントミラー回路１４を構成している。   The pMOS transistor P5 is disposed between the power supply Vdd and the gate terminal of the pMOS transistor P4. The pMOS transistor P5 forms a current mirror circuit 14 together with the pMOS transistor P1 of the voltage generation circuit 110.

コンデンサＣ１および抵抗素子Ｒ３ａは、ｐＭＯＳトランジスタＰ４のゲート端子とグランドとの間にて並列に接続されている。   The capacitor C1 and the resistance element R3a are connected in parallel between the gate terminal of the pMOS transistor P4 and the ground.

さらに、電源電圧判定回路１３０は、ｐＭＯＳトランジスタＰ６、ｎＭＯＳトランジスタＮ５、抵抗素子Ｒ４ａ、Ｒ５、Ｒ６、Ｒ７から構成される。   Further, the power supply voltage determination circuit 130 includes a pMOS transistor P6, an nMOS transistor N5, and resistance elements R4a, R5, R6, and R7.

ｐＭＯＳトランジスタＰ６は、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を開放或いは接続するスイッチ素子である。   The pMOS transistor P6 is a switch element that opens or connects between the power supply Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5.

ｎＭＯＳトランジスタＮ５は、ｐＭＯＳトランジスタＰ６のゲート端子とグランドとの間に配置されている。抵抗素子Ｒ５は、電源ＶｄｄとｎＭＯＳトランジスタＮ５のドレイン端子との間に配置されている。抵抗素子Ｒ４ａは、ｐＭＯＳトランジスタＰ６のドレイン端子とグランドとの間に配置されている。   The nMOS transistor N5 is disposed between the gate terminal of the pMOS transistor P6 and the ground. The resistance element R5 is disposed between the power supply Vdd and the drain terminal of the nMOS transistor N5. The resistance element R4a is disposed between the drain terminal of the pMOS transistor P6 and the ground.

抵抗素子Ｒ６、Ｒ７は、電源Ｖｄｄとグランドとの間に直列接続されて分圧回路１５を構成する。分圧回路１５は、電源Ｖｄｄの出力電圧（以下、電源電圧という）を抵抗素子Ｒ６、Ｒ７により分圧した分圧電圧を抵抗素子Ｒ６、Ｒ７の間の共通接続端子５０から出力する。   The resistance elements R6 and R7 are connected in series between the power supply Vdd and the ground to constitute the voltage dividing circuit 15. The voltage dividing circuit 15 outputs a divided voltage obtained by dividing the output voltage of the power supply Vdd (hereinafter referred to as power supply voltage) by the resistance elements R6 and R7 from the common connection terminal 50 between the resistance elements R6 and R7.

ここで、ｐＭＯＳトランジスタＰ１においてオンからオフに移行するゲート電圧の閾値をＶｔｐ１とし、ｎＭＯＳトランジスタＮ５においてオンからオフに移行するゲート電圧の閾値をＶｔｎ３し、抵抗素子Ｒ６の抵抗値をｒａとし、抵抗素子Ｒ７の抵抗値をｒｂとすると、Ｖｔｎ３は、Ｖｔｐ１を抵抗素子Ｒ６、Ｒ７により分圧した電圧｛＝（Ｖｔｐ１×ｒａ）／（ｒａ＋ｒｂ）｝になる。ｐＭＯＳトランジスタＰ１のゲート電圧は、ゲート端子とグランドとの間の電圧である。ｎＭＯＳトランジスタＮ５のゲート電圧はゲート端子とグランドとの間の電圧である。   Here, the threshold value of the gate voltage that shifts from on to off in the pMOS transistor P1 is Vtp1, the threshold value of the gate voltage that shifts from on to off in the nMOS transistor N5 is Vtn3, the resistance value of the resistance element R6 is ra, and the resistance When the resistance value of the element R7 is rb, Vtn3 becomes a voltage {= (Vtp1 × ra) / (ra + rb)} obtained by dividing Vtp1 by the resistance elements R6 and R7. The gate voltage of the pMOS transistor P1 is a voltage between the gate terminal and the ground. The gate voltage of the nMOS transistor N5 is a voltage between the gate terminal and the ground.

このため、本実施形態では、後述するように、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）に到達すると、ｎＭＯＳトランジスタＮ５がオンして、このｎＭＯＳトランジスタＮ５のオンがｐＭＯＳトランジスタＰ６をオフからオンに導くことになる。   Therefore, in this embodiment, as will be described later, when the power supply voltage reaches the threshold Vtp1 (second threshold) of the gate voltage of the pMOS transistor P1, the nMOS transistor N5 is turned on, and the nMOS transistor N5 is turned on. The transistor P6 is led from off to on.

次に、本実施形態のバンドギャップ基準電圧回路１００の作動について説明する。   Next, the operation of the band gap reference voltage circuit 100 of this embodiment will be described.

電源Ｖｄｄがオンされると、電源電圧が徐々に上昇する。これに伴い、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）に到達すると、電源電圧判定回路１３０ｂでは、分圧回路１５の共通接続端子５０の出力電圧によってｎＭＯＳトランジスタＮ５がオンする。このため、電源Ｖｄｄから抵抗素子Ｒ５およびｎＭＯＳトランジスタＮ５を通してグランドに電流が流れる。   When the power supply Vdd is turned on, the power supply voltage gradually increases. Accordingly, when the power supply voltage reaches the threshold voltage Vtp1 (second threshold) of the gate voltage of the pMOS transistor P1, the power supply voltage determination circuit 130b turns on the nMOS transistor N5 by the output voltage of the common connection terminal 50 of the voltage dividing circuit 15. To do. For this reason, a current flows from the power supply Vdd to the ground through the resistance element R5 and the nMOS transistor N5.

これに伴い、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１の電位が低下する。したがって、ｐＭＯＳトランジスタＰ６がオンする。すなわち、電源電圧が閾値Ｖｔｐ１（第２閾値）に到達したと判定することになる。このため、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。よって、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧（＝電源電圧−オン電圧）が共通接続端子５２とグランドとの間に与えられることになる。共通接続端子５２は、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間の共通接続端子である。   As a result, the potential of the common connection terminal 51 between the drain terminal of the nMOS transistor N5 and the resistance element R5 decreases. Therefore, the pMOS transistor P6 is turned on. That is, it is determined that the power supply voltage has reached the threshold value Vtp1 (second threshold value). For this reason, the power source Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5 are connected. Therefore, a voltage obtained by subtracting the ON voltage of the pMOS transistor P6 from the power supply voltage (= power supply voltage−ON voltage) is applied between the common connection terminal 52 and the ground. The common connection terminal 52 is a common connection terminal between the power supply Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5.

このとき、スタートアップ回路１２０のコンデンサＣ１の電荷が抵抗素子Ｒ３ａによりグランド側に放出された状態でコンデンサＣ１のプラス電極の電位がｐＭＯＳトランジスタＰ４の閾値よりも低くなっていると、ｐＭＯＳトランジスタＰ４がオンする。ｐＭＯＳトランジスタＰ４の閾値は、ｐＭＯＳトランジスタＰ４においてオフからオンに移行するゲート端子の電位である。   At this time, if the potential of the positive electrode of the capacitor C1 is lower than the threshold value of the pMOS transistor P4 while the electric charge of the capacitor C1 of the startup circuit 120 is discharged to the ground side by the resistor element R3a, the pMOS transistor P4 is turned on. To do. The threshold value of the pMOS transistor P4 is the potential of the gate terminal that shifts from off to on in the pMOS transistor P4.

このようにｐＭＯＳトランジスタＰ４がオンすると、電源ＶｄｄからｐＭＯＳトランジスタＰ４、Ｐ６を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流が流れる。これに伴い、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子の電位が上昇する。このため、ｎＭＯＳトランジスタＮ１、Ｎ２がそれぞれオンする。   When the pMOS transistor P4 is turned on in this way, a startup current flows from the power supply Vdd to the gate terminals of the nMOS transistors N1 and N2 through the pMOS transistors P4 and P6. Along with this, the potentials of the gate terminals of the nMOS transistors N1 and N2 rise. Therefore, the nMOS transistors N1 and N2 are turned on.

ここで、ｎＭＯＳトランジスタＮ１のオンに伴って、ｎＭＯＳトランジスタＮ３がオンし、ｎＭＯＳトランジスタＮ２のオンに伴って、ｎＭＯＳトランジスタＮ４がオンする。   Here, the nMOS transistor N3 is turned on as the nMOS transistor N1 is turned on, and the nMOS transistor N4 is turned on as the nMOS transistor N2 is turned on.

さらに、ｎＭＯＳトランジスタＮ３のオンに伴って、ｐＭＯＳトランジスタＰ１がオンし、ｎＭＯＳトランジスタＮ４のオンに伴って、ｐＭＯＳトランジスタＰ２がオンする。   Further, when the nMOS transistor N3 is turned on, the pMOS transistor P1 is turned on, and when the nMOS transistor N4 is turned on, the pMOS transistor P2 is turned on.

このようにｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４がオンすることにより、カレントミラー回路１０、１１、１２がそれぞれ作動する。   Thus, the pMOS transistors P1, P2 and the nMOS transistors N1, N2, N3, N4 are turned on, whereby the current mirror circuits 10, 11, 12 are operated.

カレントミラー回路１０は、電流Ｉ1が電流Ｉ2に対する一定比率で流れるように作動する。カレントミラー回路１１は、電流Ｉ2が電流Ｉ1に対する一定比率で流れるように作動する。 The current mirror circuit 10 operates so that the current I 1 flows at a constant ratio with respect to the current I 2 . The current mirror circuit 11 operates so that the current I 2 flows at a constant ratio with respect to the current I 1 .

電流Ｉ2は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ２、ｎＭＯＳトランジスタＮ４、Ｎ２、および抵抗素子Ｒ１を通してグランドに流れる電流である。電流Ｉ1は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ１、およびｎＭＯＳトランジスタＮ３、Ｎ１を通してグランドに流れる電流である。 The current I 2 is a current that flows from the power supply Vdd to the ground through the pMOS transistors P6 and P2, the nMOS transistors N4 and N2, and the resistance element R1. The current I 1 is a current that flows from the power supply Vdd to the ground through the pMOS transistors P6 and P1 and the nMOS transistors N3 and N1.

このようなカレントミラー回路１０、１１の作動により、電流Ｉ1の電流値と電流Ｉ2の電流値とが平衡状態になる。このため、電源電圧が変動しても、電流Ｉ2の値は一定値に近づくことになる。 By such operations of the current mirror circuits 10 and 11, the current value of the current I 1 and the current value of the current I 2 are in an equilibrium state. For this reason, even if the power supply voltage fluctuates, the value of the current I 2 approaches a constant value.

ここで、ｐＭＯＳトランジスタＰ２、Ｐ３は、カレントミラー回路１３を構成している。このため、ｐＭＯＳトランジスタＰ３によって、電流Ｉ3の値を一定値に近づけるように作動する。電流Ｉ3は、電源ＶｄｄからｐＭＯＳトランジスタＰ３、抵抗素子Ｒ２およびダイオードＤ１を通してグランドに流れる電流である。 Here, the pMOS transistors P 2 and P 3 constitute a current mirror circuit 13. For this reason, the pMOS transistor P3 operates to bring the value of the current I 3 close to a constant value. The current I 3 is a current that flows from the power supply Vdd to the ground through the pMOS transistor P3, the resistance element R2, and the diode D1.

ここで、抵抗素子Ｒ２は、温度上昇に伴って抵抗値が高くなる特性を有する。ダイオードＤ１は、温度上昇に伴って順方向電圧が低くなる特性を有する。このため、抵抗素子Ｒ２およびダイオードＤ１を直列接続することにより、温度による電流Ｉ3の変動を抑制することができる。しかし、抵抗素子Ｒ２は、温度と抵抗値との間の特性が電流Ｉ3によって異なる。電流Ｉ1と電流Ｉ3とは、カレントミラー回路１３の作動によって一定比率で流れる。そこで、温度による電流Ｉ3の変動を抑制するために、抵抗素子Ｒ１の抵抗値の設定によって電流Ｉ3を調整することにより、抵抗素子Ｒ２における温度と抵抗値との間の特性を適正な特性に近づける。 Here, the resistance element R2 has a characteristic that the resistance value increases as the temperature rises. The diode D1 has a characteristic that the forward voltage decreases as the temperature rises. Therefore, the resistance element R2 and diode D1 by serial connection, it is possible to suppress the variation of the current I 3 according to temperatures. However, the resistance element R2 has different characteristics between temperature and resistance value depending on the current I 3 . The current I 1 and the current I 3 flow at a constant ratio by the operation of the current mirror circuit 13. Therefore, in order to suppress the fluctuation of the current I 3 due to the temperature, the current I 3 is adjusted by setting the resistance value of the resistance element R1, and thus the characteristic between the temperature and the resistance value in the resistance element R2 is an appropriate characteristic. Move closer to.

このように、抵抗素子Ｒ１、Ｒ２およびダイオードＤ１によって、温度変化に関わらず、電流Ｉ3の値は一定になる。このため、ｐＭＯＳトランジスタＰ３のドレイン端子と抵抗素子Ｒ２との間の共通接続端子６０から一定の基準電圧ＶＲＥＦが出力される。 As described above, the value of the current I 3 becomes constant regardless of the temperature change by the resistance elements R1 and R2 and the diode D1. Therefore, a constant reference voltage VREF is output from the common connection terminal 60 between the drain terminal of the pMOS transistor P3 and the resistance element R2.

一方、ｐＭＯＳトランジスタＰ１、Ｐ５がカレントミラー回路１４として作動する。このため、トランジスタＰ５のドレイン電流が電流Ｉ1に対する一定比率で流れる。トランジスタＰ５のドレイン電流は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ５を通してコンデンサＣ１のプラス電極側に流れる電流である。 On the other hand, the pMOS transistors P 1 and P 5 operate as the current mirror circuit 14. For this reason, the drain current of the transistor P5 flows at a constant ratio with respect to the current I 1 . The drain current of the transistor P5 is a current that flows from the power supply Vdd to the positive electrode side of the capacitor C1 through the pMOS transistors P6 and P5.

このようなドレイン電流がコンデンサＣ１のプラス電極側に流れるので、コンデンサＣ１のプラス電極の電位が時間経過に伴って徐々に上昇する。その後、コンデンサＣ１のプラス電極の電位がｐＭＯＳトランジスタＰ４の閾値以上になると、ｐＭＯＳトランジスタＰ４がオフする。   Since such a drain current flows to the positive electrode side of the capacitor C1, the potential of the positive electrode of the capacitor C1 gradually increases with time. Thereafter, when the potential of the positive electrode of the capacitor C1 becomes equal to or higher than the threshold value of the pMOS transistor P4, the pMOS transistor P4 is turned off.

次いで、電源Ｖｄｄがオフされると、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間が開放される。   Next, when the power supply Vdd is turned off, the pMOS transistor P6 opens between the power supply Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5.

このような電源Ｖｄｄのオン、オフを繰り返して、コンデンサＣ１に十分な電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動する。このとき、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いときには、分圧回路１５の共通接続端子５０から出力電圧によってｎＭＯＳトランジスタＮ５がオフして、共通接続端子５１の電位がｐＭＯＳトランジスタＰ６のゲート端子の電位の閾値よりも高い状態にある。ｐＭＯＳトランジスタＰ６のゲート端子の電位の閾値は、ｐＭＯＳトランジスタＰ６においてオフからオンに移行するゲート端子の電位である。このため、ｐＭＯＳトランジスタＰ６がオフする。すなわち、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）未満であると判定されることになる。よって、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間が開放されている。   Such power supply Vdd is repeatedly turned on and off, and the power supply Vdd is started from the intermediate voltage in a state where sufficient charge is stored in the capacitor C1. At this time, when the power supply voltage is lower than the threshold voltage of the gate voltage of the pMOS transistor P1, the nMOS transistor N5 is turned off by the output voltage from the common connection terminal 50 of the voltage dividing circuit 15, and the potential of the common connection terminal 51 becomes pMOS transistor P6. It is in a state higher than the threshold value of the potential of the gate terminal. The threshold value of the potential of the gate terminal of the pMOS transistor P6 is the potential of the gate terminal that shifts from off to on in the pMOS transistor P6. For this reason, the pMOS transistor P6 is turned off. That is, it is determined that the power supply voltage is lower than the threshold voltage Vtp1 (second threshold) of the gate voltage of the pMOS transistor P1. Therefore, the power source Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5 are opened by the pMOS transistor P6.

このため、コンデンサＣ１に電荷が蓄えられた状態で電源Ｖｄｄが起動しても、その起動後にてコンデンサＣ１からの電荷が抵抗素子Ｒ３ａを介してグランドに放出される。よって、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。   For this reason, even if the power supply Vdd is started in a state where the electric charge is stored in the capacitor C1, the electric charge from the capacitor C1 is discharged to the ground through the resistance element R3a after the start-up. Therefore, the potential of the positive electrode of the capacitor C1 can be made lower than the threshold value of the pMOS transistor P4 before the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1.

したがって、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達して、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続すると、共通接続端子５２とグランドとの間において、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧が与えられる。   Therefore, when the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1, and the pMOS transistor P6 connects between the power supply Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5, the common connection terminal 52 A voltage obtained by subtracting the on-voltage of the pMOS transistor P6 from the power supply voltage is applied to the ground.

これに伴い、ｐＭＯＳトランジスタＰ４がオンして、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ４を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流が流れる。このため、カレントミラー回路１０が起動する。よって、カレントミラー回路１１、１２、１３がそれぞれ起動することになる。このため、共通接続端子６０から一定の基準電圧ＶＲＥＦが出力される。   Accordingly, the pMOS transistor P4 is turned on, and a startup current flows from the power supply Vdd to the gate terminals of the nMOS transistors N1 and N2 through the pMOS transistors P6 and P4. For this reason, the current mirror circuit 10 is activated. Therefore, the current mirror circuits 11, 12, and 13 are activated. For this reason, the constant reference voltage VREF is output from the common connection terminal 60.

以上説明した本実施形態によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前には、ｐＭＯＳトランジスタＰ６により電源ＶｄｄとｐＭＯＳトランジスタＰ５のソース端子との間を開放させている。このため、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、抵抗素子Ｒ３ａによってコンデンサＣ１から電荷を放出させて、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。   According to the present embodiment described above, the power supply Vdd and the source terminal of the pMOS transistor P5 are opened by the pMOS transistor P6 before the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1. For this reason, before the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1, the electric charge is discharged from the capacitor C1 by the resistor element R3a so that the potential of the positive electrode of the capacitor C1 is less than the threshold value of the pMOS transistor P4. Can do.

ここで、電源電圧判定回路１３０を用いていない特許文献１のパワーオンリセット回路では、上述の如く、コンデンサＣ１に十分に電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動すると、ｐＭＯＳトランジスタＰ４のオフ状態が維持されてスタートアップ電流をｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子に流すことができない場合がある。このため、カレントミラー回路１０、１１、１２、１３の起動に遅れが生じる。このため、共通接続端子６０から基準電圧ＶＲＥＦの値が一定値（目標値）に到達するのに遅れが生じることになる（図２参照）。   Here, in the power-on reset circuit of Patent Document 1 that does not use the power supply voltage determination circuit 130, as described above, when the power supply Vdd is started from the intermediate voltage in a state where charges are sufficiently stored in the capacitor C1, the pMOS transistor P4 In some cases, the OFF state is maintained, and the startup current cannot flow to the gate terminals of the nMOS transistors N1 and N2. For this reason, a delay occurs in the activation of the current mirror circuits 10, 11, 12, and 13. For this reason, there is a delay for the value of the reference voltage VREF to reach a constant value (target value) from the common connection terminal 60 (see FIG. 2).

これに対して、本実施形態では、上述の如く、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、抵抗素子Ｒ３ａによってコンデンサＣ１から電荷を放出させて、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。これにより、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達してｐＭＯＳトランジスタＰ６が電源ＶｄｄとｐＭＯＳトランジスタＰ４のソース端子との間を接続すると、ｐＭＯＳトランジスタＰ４がオンして、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ４を通してスタートアップ電流をｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子に流すことができる。よって、カレントミラー回路１０、１１、１２、１３を起動させることができる。これにより、電圧発生回路１１０を確実に起動させることできる。
以上により、電源Ｖｄｄのオン、オフを繰り返して、コンデンサＣ１に十分な電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動しても、バンドギャップ基準電圧回路１００を確実に起動させることができる（図３参照）。
図３には、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値（図中Ｐ１の閾値電圧と記す）以上になると、ｐＭＯＳトランジスタＰ６がオフからオンに変化して、共通接続端子５２とグランドとの間の電圧が上昇し始めるとともに、共通接続端子６０から出力される基準電圧ＶＲＥＦが上昇し始める例が示されている。 On the other hand, in the present embodiment, as described above, before the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1, charges are discharged from the capacitor C1 by the resistor element R3a, and the positive electrode of the capacitor C1 The potential can be made lower than the threshold value of the pMOS transistor P4. As a result, when the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1 and the pMOS transistor P6 connects between the power supply Vdd and the source terminal of the pMOS transistor P4, the pMOS transistor P4 is turned on, and the pMOS transistor is turned on from the power supply Vdd. A startup current can be passed through the transistors P6 and P4 to the gate terminals of the nMOS transistors N1 and N2. Therefore, the current mirror circuits 10, 11, 12, and 13 can be activated. Thereby, the voltage generation circuit 110 can be started reliably.
As described above, the bandgap reference voltage circuit 100 can be reliably started even when the power supply Vdd is turned on and off repeatedly and the power supply Vdd is started from the intermediate voltage in a state where sufficient charge is stored in the capacitor C1. (See FIG. 3).
In FIG. 3, when the power supply voltage becomes equal to or higher than the threshold voltage of the gate voltage of the pMOS transistor P1 (denoted as the threshold voltage of P1 in the figure), the pMOS transistor P6 changes from off to on, and the common connection terminal 52 and the ground An example is shown in which the reference voltage VREF output from the common connection terminal 60 starts to rise as the voltage between them starts to rise.

本実施形態では、カレントミラー回路１０、１１の間において、ｎＭＯＳトランジスタＮ３、Ｎ４から構成されるカレントミラー回路１２を用いている。このため、ｐＭＯＳトランジスタＰ１、Ｐ２のドレイン端子の電位を一定に近づけることができる。このため、電流Ｉ1と電流Ｉ2とがより高精度な平衡状態になるので、共通接続端子６０から出力される基準電圧ＶＲＥＦの値をより高精度に安定化させることができる。 In the present embodiment, a current mirror circuit 12 including nMOS transistors N3 and N4 is used between the current mirror circuits 10 and 11. For this reason, the potentials of the drain terminals of the pMOS transistors P1 and P2 can be made nearly constant. For this reason, since the current I 1 and the current I 2 are in a more accurate balanced state, the value of the reference voltage VREF output from the common connection terminal 60 can be stabilized with higher accuracy.

（第２実施形態）
上述の第１実施形態では、ｎＭＯＳトランジスタＮ５がオンすることにより、ｐＭＯＳトランジスタＰ６をオフからオンに導くようにした例について説明したが、これに代えて、本第２実施形態では、ｐＭＯＳトランジスタＰ１と同一のトランジスタサイズであるｐＭＯＳトランジスタＰ１’がオンすることにより、ｎＭＯＳトランジスタＮ５およびｐＭＯＳトランジスタＰ６をオフからオンに導くようにする例について説明する。 (Second Embodiment)
In the first embodiment described above, the example in which the pMOS transistor P6 is guided from the off state to the on state by turning on the nMOS transistor N5 has been described, but instead, in the second embodiment, the pMOS transistor P1. An example in which the nMOS transistor N5 and the pMOS transistor P6 are led from OFF to ON by turning on the pMOS transistor P1 ′ having the same transistor size as will be described.

図４に本実施形態のバンドギャップ基準電圧回路１００の回路構成を示す。   FIG. 4 shows a circuit configuration of the bandgap reference voltage circuit 100 of the present embodiment.

バンドギャップ基準電圧回路１００は、電圧生成回路１１０、スタートアップ回路１２０、および電源電圧判定回路１３０ａを備える。   The band gap reference voltage circuit 100 includes a voltage generation circuit 110, a startup circuit 120, and a power supply voltage determination circuit 130a.

ここで、図４の電圧生成回路１１０は、図１の電圧生成回路１１０と同一であり、図４のスタートアップ回路１２０は、図１のスタートアップ回路１２０と同一である。そこで、電圧生成回路１１０、およびスタートアップ回路１２０の説明を省略する。   Here, the voltage generation circuit 110 of FIG. 4 is the same as the voltage generation circuit 110 of FIG. 1, and the startup circuit 120 of FIG. 4 is the same as the startup circuit 120 of FIG. Therefore, the description of the voltage generation circuit 110 and the startup circuit 120 is omitted.

図４の電源電圧判定回路１３０ａは、ｐＭＯＳトランジスタＰ１’とともに、ｐＭＯＳトランジスタＰ６、ｎＭＯＳトランジスタＮ５、抵抗素子Ｒ４ａ、Ｒ５、Ｒ６を備える。   The power supply voltage determination circuit 130a of FIG. 4 includes a pMOS transistor P6, an nMOS transistor N5, and resistance elements R4a, R5, and R6 along with the pMOS transistor P1 '.

ｐＭＯＳトランジスタＰ１’は、図１の電源電圧判定回路１３０ａの抵抗素子Ｒ７に代えて配置されている。   The pMOS transistor P1 'is arranged in place of the resistance element R7 of the power supply voltage determination circuit 130a of FIG.

ｐＭＯＳトランジスタＰ１’はそのゲート端子がグランドに接続されている。ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いに同一のトランジスタサイズのトランジスタである。このため、ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いにゲート電圧の閾値が同一である。   The gate terminal of the pMOS transistor P1 'is connected to the ground. The pMOS transistors P1 and P1 'are transistors having the same transistor size. Therefore, the pMOS transistors P1 and P1 'have the same gate voltage threshold value.

ここで、ゲート電圧とは、ｐＭＯＳトランジスタＰ１（Ｐ１’）においてゲート端子とグランドとの間の電圧である。ゲート電圧の閾値とは、ｐＭＯＳトランジスタＰ１（Ｐ１’）においてオフからオンに移行するためのゲート電圧の閾値である。このため、ｐＭＯＳトランジスタＰ１’は、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１よりも高いか否かを判定する役割を果たすことになる。   Here, the gate voltage is a voltage between the gate terminal and the ground in the pMOS transistor P1 (P1 '). The threshold value of the gate voltage is a threshold value of the gate voltage for shifting from off to on in the pMOS transistor P1 (P1 '). For this reason, the pMOS transistor P1 'plays a role of determining whether or not the power supply voltage is higher than the threshold voltage Vtp1 of the gate voltage of the pMOS transistor P1.

次に、本実施形態のバンドギャップ基準電圧回路１００の作動について説明する。   Next, the operation of the band gap reference voltage circuit 100 of this embodiment will be described.

まず、電源Ｖｄｄがオンされて、電源電圧がｐＭＯＳトランジスタＰ１の閾値Ｖｔｐ１（第２閾値）よりも高くなると、ｐＭＯＳトランジスタＰ１’がオンする。このため、電源ＶｄｄからｐＭＯＳトランジスタＰ１’および抵抗素子Ｒ６を通してグランドに電流が流れる。したがって、抵抗素子Ｒ６とｎＭＯＳトランジスタＮ５のゲート端子との間の共通接続端子５０の電位が上昇する。よって、ｎＭＯＳトランジスタＮ５がオンして、ｎＭＯＳトランジスタＮ５のドレイン端子とｐＭＯＳトランジスタＰ６のゲート端子との間の共通接続端子５１の電位が低下する。これに伴い、ｐＭＯＳトランジスタＰ６がオンする。このため、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。よって、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧（＝電源電圧−オン電圧）が共通接続端子５２とグランドとの間に与えられることになる。以降、上述の第１本実施形態と同様に作動する。   First, when the power supply Vdd is turned on and the power supply voltage becomes higher than the threshold value Vtp1 (second threshold value) of the pMOS transistor P1, the pMOS transistor P1 'is turned on. Therefore, a current flows from the power supply Vdd to the ground through the pMOS transistor P1 'and the resistance element R6. Therefore, the potential of the common connection terminal 50 between the resistance element R6 and the gate terminal of the nMOS transistor N5 increases. Therefore, the nMOS transistor N5 is turned on, and the potential of the common connection terminal 51 between the drain terminal of the nMOS transistor N5 and the gate terminal of the pMOS transistor P6 is lowered. Along with this, the pMOS transistor P6 is turned on. For this reason, the power source Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5 are connected. Therefore, a voltage obtained by subtracting the ON voltage of the pMOS transistor P6 from the power supply voltage (= power supply voltage−ON voltage) is applied between the common connection terminal 52 and the ground. Thereafter, the operation is the same as in the first embodiment described above.

以上説明した本実施形態によれば、ｐＭＯＳトランジスタＰ１’はそのゲート端子がグランドに接続されている。これに加えて、ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いにゲート電圧の閾値が同一である。このため、電源Ｖｄｄがオンされて電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１’、ｎＭＯＳトランジスタＮ５、およびｐＭＯＳトランジスタＰ６がオンする。このため、ｐＭＯＳトランジスタＰ６が電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。これにより、上述の第１本実施形態と同様の効果が得られる。   According to the present embodiment described above, the gate terminal of the pMOS transistor P1 'is connected to the ground. In addition, the pMOS transistors P1 and P1 'have the same gate voltage threshold. Therefore, when the power supply Vdd is turned on and the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, the pMOS transistor P1 ', the nMOS transistor N5, and the pMOS transistor P6 are turned on. Therefore, the pMOS transistor P6 connects between the power supply Vdd and the source terminals of the pMOS transistors P1, P2, P4, and P5. Thereby, the same effect as the first embodiment described above can be obtained.

上述の第１本実施形態では、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｎＭＯＳトランジスタＮ５がオンする。すなわち、ｎＭＯＳトランジスタＮ５のオン、オフにより、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高いか否かを判定することになる。このため、電源電圧の判定精度がｎＭＯＳトランジスタＮ５のゲート電圧の閾値の精度により大きく依存する。   In the first embodiment described above, when the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, the nMOS transistor N5 is turned on. That is, whether or not the power supply voltage is higher than the threshold value of the gate voltage of the pMOS transistor P1 is determined by turning on and off the nMOS transistor N5. For this reason, the determination accuracy of the power supply voltage greatly depends on the accuracy of the threshold value of the gate voltage of the nMOS transistor N5.

ここで、温度変化により、ｎＭＯＳトランジスタＮ５はその閾値が変化する。このため、温度変化が電源電圧の判定精度に大きく影響することになる。   Here, the threshold value of the nMOS transistor N5 changes due to the temperature change. For this reason, the temperature change greatly affects the determination accuracy of the power supply voltage.

これに対して、本実施形態では、電源電圧がｐＭＯＳトランジスタＰ１の閾値よりも高いか否かを判定するために、ｐＭＯＳトランジスタＰ１と同一のトランジスタサイズであるｐＭＯＳトランジスタＰ１’を用いる。   On the other hand, in this embodiment, in order to determine whether or not the power supply voltage is higher than the threshold value of the pMOS transistor P1, the pMOS transistor P1 'having the same transistor size as the pMOS transistor P1 is used.

このため、ｐＭＯＳトランジスタＰ１、Ｐ１’に対して温度変化により同様の影響が加わる。よって、温度変化によりｐＭＯＳトランジスタＰ１のゲート電圧の閾値が変動しても、ｐＭＯＳトランジスタＰ１’のゲート電圧の閾値もｐＭＯＳトランジスタＰ１と同様に変動する。このため、電源電圧の判定精度が温度変化により影響されることを抑制することができる。   For this reason, the pMOS transistors P1 and P1 'are similarly affected by the temperature change. Therefore, even if the gate voltage threshold of the pMOS transistor P1 varies due to temperature change, the gate voltage threshold of the pMOS transistor P1 'also varies in the same manner as the pMOS transistor P1. For this reason, it can suppress that the determination precision of a power supply voltage is influenced by the temperature change.

（第３実施形態）
図５に本発明のパワーオンリセット回路１００Ａの第３実施形態を示す。図５はパワーオンリセット回路１００Ａの回路構成を示す回路図である。 (Third embodiment)
FIG. 5 shows a third embodiment of the power-on reset circuit 100A of the present invention. FIG. 5 is a circuit diagram showing a circuit configuration of the power-on reset circuit 100A.

パワーオンリセット回路１００Ａは、電圧生成回路１１０、スタートアップ回路１２０、電源電圧判定回路１３０ｂ、コンパレータ２１、ＯＲ回路２２、および抵抗素子Ｒ８、Ｒ９を備える。   The power-on reset circuit 100A includes a voltage generation circuit 110, a startup circuit 120, a power supply voltage determination circuit 130b, a comparator 21, an OR circuit 22, and resistance elements R8 and R9.

図５の電圧生成回路１１０は、図４（図１）の電圧生成回路１１０と同一であり、図５のスタートアップ回路１２０は、図４（図１）のスタートアップ回路１２０と同一である。そこで、電圧生成回路１１０、およびスタートアップ回路１２０の説明を省略する。これに加えて、図５の電源電圧判定回路１３０ｂは、図４の電源電圧判定回路１３０ａにＮＯＴ回路２０を追加したものである。   The voltage generation circuit 110 in FIG. 5 is the same as the voltage generation circuit 110 in FIG. 4 (FIG. 1), and the startup circuit 120 in FIG. 5 is the same as the startup circuit 120 in FIG. 4 (FIG. 1). Therefore, the description of the voltage generation circuit 110 and the startup circuit 120 is omitted. In addition, the power supply voltage determination circuit 130b in FIG. 5 is obtained by adding a NOT circuit 20 to the power supply voltage determination circuit 130a in FIG.

ＮＯＴ回路２０は、共通接続端子５２の出力信号をＮＯＴ演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。   The NOT circuit 20 performs a NOT operation on the output signal of the common connection terminal 52 and outputs a high level signal or a low level signal as a result of the operation.

抵抗素子Ｒ８、Ｒ９は、電源Ｖｄｄとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、電源電圧を抵抗素子Ｒ８、Ｒ９により分圧した分圧電圧を抵抗素子Ｒ８、Ｒ９の共通接続端子７０から出力する。   The resistance elements R8 and R9 are connected in series between the power supply Vdd and the ground to constitute a voltage dividing circuit. The voltage dividing circuit outputs a divided voltage obtained by dividing the power supply voltage by the resistance elements R8 and R9 from the common connection terminal 70 of the resistance elements R8 and R9.

コンパレータ２１は、その非反転入力端子（＋）に入力される基準電圧ＶＲＥＦと反転入力端子（−）に入力される電圧との比較に応じて、ハイレベル信号、或いはローレベル信号を出力する。コンパレータ２１の反転入力端子（−）には、
共通接続端子７０から出力される分圧電圧が付与される。 The comparator 21 outputs a high level signal or a low level signal according to the comparison between the reference voltage VREF input to the non-inverting input terminal (+) and the voltage input to the inverting input terminal (−). The inverting input terminal (−) of the comparator 21 is connected to
A divided voltage output from the common connection terminal 70 is applied.

ＯＲ回路２２は、コンパレータ２１の出力信号とＮＯＴ回路２０の出力信号とを用いてＯＲ演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。   The OR circuit 22 performs an OR operation using the output signal of the comparator 21 and the output signal of the NOT circuit 20, and outputs a high level signal or a low level signal as the calculation result.

次に、本実施形態のパワーオンリセット回路１００Ａの作動について説明する。   Next, the operation of the power-on reset circuit 100A of this embodiment will be described.

まず、電源Ｖｄｄがオンされて、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、ｐＭＯＳトランジスタＰ１’がオフする。すると、共通接続端子５０の電位は、ｎＭＯＳトランジスタＮ５のゲート電圧の閾値よりも低くなる。   First, when the power supply Vdd is turned on and the power supply voltage is lower than the threshold value of the gate voltage of the pMOS transistor P1, the pMOS transistor P1 'is turned off. Then, the potential of the common connection terminal 50 becomes lower than the threshold value of the gate voltage of the nMOS transistor N5.

よって、ｎＭＯＳトランジスタＮ５がオフして、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１の電位がｐＭＯＳトランジスタＰ６の閾値よりも高くなる。これに伴い、ｐＭＯＳトランジスタＰ６がオフする。このため、ｐＭＯＳトランジスタＰ６と抵抗素子Ｒ４ａとの間の共通接続端子５２からローレベル信号がＮＯＴ回路２０に出力される。これに伴い、ＮＯＴ回路２０はハイレベル信号をＯＲ回路２２に出力する。   Therefore, the nMOS transistor N5 is turned off, and the potential of the common connection terminal 51 between the drain terminal of the nMOS transistor N5 and the resistance element R5 becomes higher than the threshold value of the pMOS transistor P6. Along with this, the pMOS transistor P6 is turned off. Therefore, a low level signal is output to the NOT circuit 20 from the common connection terminal 52 between the pMOS transistor P6 and the resistance element R4a. Accordingly, the NOT circuit 20 outputs a high level signal to the OR circuit 22.

このとき、電圧生成回路１１０およびスタートアップ回路１２０には、電源電圧が加わるものの、上述の如く、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いため、ｐＭＯＳトランジスタＰ１がオフする。このため、カレントミラー回路１０、１１、１２、１３の作動が停止している。これに伴い、電圧生成回路１１０の共通接続端子６０から、本来出力されるべき一定の基準電圧ＶＲＥＦが出力されない。   At this time, although the power supply voltage is applied to the voltage generation circuit 110 and the startup circuit 120, the pMOS transistor P1 is turned off because the power supply voltage is lower than the threshold value of the gate voltage of the pMOS transistor P1 as described above. For this reason, the operation of the current mirror circuits 10, 11, 12, 13 is stopped. Accordingly, the constant reference voltage VREF that should be output is not output from the common connection terminal 60 of the voltage generation circuit 110.

このため、コンパレータ２１は、抵抗素子Ｒ８、Ｒ９の間の共通接続端子７０から出力される電圧と共通接続端子６２から出力される電圧との比較に応じてハイレベル或いはローレベルを出力する。   For this reason, the comparator 21 outputs a high level or a low level according to a comparison between the voltage output from the common connection terminal 70 between the resistance elements R8 and R9 and the voltage output from the common connection terminal 62.

これに対して、ＯＲ回路２２には、上述の如く、ＮＯＴ回路２０からハイレベル信号が与えられるので、コンパレータ２１の出力信号レベルに関係なく、ＯＲ回路２２はハイレベル信号を出力する。このため、コンパレータ２１の出力信号レベルがハイレベルからローベル信号に変化しても、ＯＲ回路２２の出力信号のレベルがハイレベルを維持する。   On the other hand, since the high level signal is given to the OR circuit 22 from the NOT circuit 20 as described above, the OR circuit 22 outputs a high level signal regardless of the output signal level of the comparator 21. For this reason, even if the output signal level of the comparator 21 changes from the high level to the low level signal, the level of the output signal of the OR circuit 22 maintains the high level.

その後、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１’がオンする。このため、共通接続端子５０から出力される電圧は、ｎＭＯＳトランジスタＮ５のゲート電圧の閾値よりも高くなる。   Thereafter, when the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, the pMOS transistor P1 'is turned on. For this reason, the voltage output from the common connection terminal 50 becomes higher than the threshold value of the gate voltage of the nMOS transistor N5.

よって、ｎＭＯＳトランジスタＮ５がオンして、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１から出力される電圧がｐＭＯＳトランジスタＰ６のゲート電圧の閾値よりも低くなる。これに伴い、ｐＭＯＳトランジスタＰ６がオンする。このため、ｐＭＯＳトランジスタＰ６と抵抗素子Ｒ４ａとの間の共通接続端子５２からハイレベル信号がＮＯＴ回路２０に出力される。これに伴い、ＮＯＴ回路２０はローレベル信号をＯＲ回路２２に出力する。   Therefore, the nMOS transistor N5 is turned on, and the voltage output from the common connection terminal 51 between the drain terminal of the nMOS transistor N5 and the resistance element R5 becomes lower than the threshold value of the gate voltage of the pMOS transistor P6. Along with this, the pMOS transistor P6 is turned on. Therefore, a high level signal is output to the NOT circuit 20 from the common connection terminal 52 between the pMOS transistor P6 and the resistance element R4a. Accordingly, the NOT circuit 20 outputs a low level signal to the OR circuit 22.

ここで、本実施形態の電圧生成回路１１０のｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子は、電源Ｖｄｄに直接接続されている。このため、コンデンサＣ１のプラス電極の電位がトランジスタＰ４のゲート端子の閾値よりも低い場合には、電源電圧の上昇に伴って、トランジスタＰ４がオンするので、電源ＶｄｄからｐＭＯＳトランジスタＰ４、Ｐ６を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことができる。このため、カレントミラー回路１０、１１、１２の作動が開始される。   Here, the source terminals of the pMOS transistors P1, P2, P4, and P5 of the voltage generation circuit 110 of the present embodiment are directly connected to the power supply Vdd. Therefore, when the potential of the positive electrode of the capacitor C1 is lower than the threshold value of the gate terminal of the transistor P4, the transistor P4 is turned on as the power supply voltage rises. A startup current can be supplied to the gate terminals of the transistors N1 and N2. For this reason, the operation of the current mirror circuits 10, 11, and 12 is started.

一方、コンデンサＣ１のプラス電極の電位がトランジスタＰ４の閾値よりも高くてトランジスタＰ４がオフしている場合でも、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１、Ｐ２がオンする。このため、電源ＶｄｄからｐＭＯＳトランジスタＰ１を通してｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子の電位が上昇する。よって、ｎＭＯＳトランジスタＮ３、Ｎ４がオンする。   On the other hand, even when the potential of the positive electrode of the capacitor C1 is higher than the threshold value of the transistor P4 and the transistor P4 is turned off, if the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, the pMOS transistors P1 and P2 Turn on. Therefore, a current flows from the power supply Vdd to the gate terminals of the nMOS transistors N3 and N4 through the pMOS transistor P1. For this reason, the potentials of the gate terminals of the nMOS transistors N3 and N4 rise. Therefore, the nMOS transistors N3 and N4 are turned on.

すると、電源ＶｄｄからｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ３を通してｎＭＯＳトランジスタＮ１のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子の電位が上昇する。よって、ｎＭＯＳトランジスタＮ１、Ｎ２がオンする。   Then, a current flows from the power supply Vdd to the gate terminal of the nMOS transistor N1 through the pMOS transistor P1 and the nMOS transistor N3. For this reason, the potentials of the gate terminals of the nMOS transistors N1 and N2 rise. Therefore, the nMOS transistors N1 and N2 are turned on.

このように、ｐＭＯＳトランジスタＰ１、Ｐ２、ｎＭＯＳトランジスタＮ３、Ｎ４、Ｎ１、Ｎ２がオンすることにより、カレントミラー回路１０、１１、１２の作動が開始される。   As described above, when the pMOS transistors P1 and P2 and the nMOS transistors N3, N4, N1, and N2 are turned on, the operations of the current mirror circuits 10, 11, and 12 are started.

このようにカレントミラー回路１０、１１、１２の作動が開始されるので、カレントミラー回路１３が作動を開始する。このため、共通接続端子６２から一定の基準電圧ＶＲＥＦがコンパレータ２１に出力される。   Since the operation of the current mirror circuits 10, 11, and 12 is thus started, the current mirror circuit 13 starts to operate. Therefore, a constant reference voltage VREF is output from the common connection terminal 62 to the comparator 21.

ここで、コンパレータ２１は、共通接続端子６２から一定の基準電圧ＶＲＥＦと抵抗素子Ｒ８、Ｒ９の間の共通接続端子７０から出力される分圧電圧とを比較する。   Here, the comparator 21 compares the constant reference voltage VREF from the common connection terminal 62 and the divided voltage output from the common connection terminal 70 between the resistance elements R8 and R9.

ここで、抵抗素子Ｒ８、Ｒ９の間の共通接続端子６２から出力される分圧電圧が基準電圧ＶＲＥＦによりも高くなると、コンパレータ２１の出力信号レベルがハイレベルからローレベルに移行する。これに伴い、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルがハイレベルからローレベルに移行する。すなわち、ＯＲ回路２２は、他の装置をリセットするためにリセット信号を他の装置に出力することになる。   Here, when the divided voltage output from the common connection terminal 62 between the resistance elements R8 and R9 becomes higher than the reference voltage VREF, the output signal level of the comparator 21 shifts from the high level to the low level. Accordingly, the output signal level of the OR circuit 22 shifts from a high level to a low level in order to reset another device. That is, the OR circuit 22 outputs a reset signal to another device in order to reset the other device.

以上説明した本実施形態によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、コンパレータ２１の出力信号レベルがハイレベルからローベル信号に変化しても、ＯＲ回路２２の出力信号レベルがハイレベルを維持する。このことにより、ＯＲ回路２２はその出力信号レベルがハイレベルからローレベルに移行することをマスクすることになる。   According to the present embodiment described above, when the power supply voltage is lower than the threshold value of the gate voltage of the pMOS transistor P1, even if the output signal level of the comparator 21 changes from the high level to the low level signal, the output signal of the OR circuit 22 The level remains high. As a result, the OR circuit 22 masks the transition of the output signal level from the high level to the low level.

その後、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなり、コンパレータ２１の出力信号レベルがハイレベルからローレベルに移行すると、ＯＲ回路２２の出力信号レベルがハイレベルからローレベルに移行する。このことにより、ＯＲ回路２２は、その出力信号レベルがハイレベルからローレベルへの移行をマスクすることを停止することになる。   Thereafter, when the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, and the output signal level of the comparator 21 shifts from the high level to the low level, the output signal level of the OR circuit 22 shifts from the high level to the low level. . As a result, the OR circuit 22 stops masking the transition of the output signal level from the high level to the low level.

以上によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、ＯＲ回路２２からリセット信号を他の装置に出力されることがＯＲ回路２２によりマスクされる。そして、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ＯＲ回路２２がリセット信号の出力のマスクを停止することになる。これにより、ＯＲ回路２２の出力信号の変化により、他の装置を確実にリセットすることができる。   According to the above, when the power supply voltage is lower than the threshold value of the gate voltage of the pMOS transistor P1, the OR circuit 22 masks the output of the reset signal from the OR circuit 22 to another device. When the power supply voltage becomes higher than the threshold value of the gate voltage of the pMOS transistor P1, the OR circuit 22 stops masking the output of the reset signal. Thereby, other devices can be reliably reset by the change in the output signal of the OR circuit 22.

（他の実施形態）
上述の第１の実施形態では、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達すると、ｐＭＯＳトランジスタＰ６がオンする例について説明したが、これに代えて、ｐＭＯＳトランジスタＰ１の閾値Ｖｔｐ１よりも所定電圧ΔＶだけ高い電圧（＝Ｖｔｐ１＋ΔＶ）に電源電圧が到達すると、ｐＭＯＳトランジスタＰ６がオンするようにしてもよい。 (Other embodiments)
In the first embodiment described above, the example in which the pMOS transistor P6 is turned on when the power supply voltage reaches the threshold value of the gate voltage of the pMOS transistor P1 has been described, but instead of this, the threshold voltage Vtp1 of the pMOS transistor P1 is predetermined. When the power supply voltage reaches a voltage (= Vtp1 + ΔV) higher by the voltage ΔV, the pMOS transistor P6 may be turned on.

上述の第２、第３の実施形態では、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値とｐＭＯＳトランジスタＰ１’のゲート電圧の閾値とそれぞれを同一にした例について説明したが、これに代えて、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値に比べてｐＭＯＳトランジスタＰ１’のゲート電圧の閾値を大きくするようにしてもよい。例えば、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１よりも所定電圧ΔＶだけ高い電圧（＝Ｖｔｐ１＋ΔＶ）をｐＭＯＳトランジスタＰ１’のゲート電圧の閾値としたときには、電源電圧が電圧（＝Ｖｔｐ１＋ΔＶ）に到達すると、ｐＭＯＳトランジスタＰ１’、ｎＭＯＳトランジスタＮ５、およびｐＭＯＳトランジスタＰ６がそれぞれオンすることになる。   In the above-described second and third embodiments, the example in which the threshold value of the gate voltage of the pMOS transistor P1 and the threshold value of the gate voltage of the pMOS transistor P1 ′ are set to be the same has been described, but instead, the pMOS transistor P1. The threshold voltage of the gate voltage of the pMOS transistor P1 ′ may be made larger than the threshold voltage of the gate voltage. For example, when a voltage (= Vtp1 + ΔV) that is higher than the threshold voltage Vtp1 of the gate voltage of the pMOS transistor P1 by a predetermined voltage ΔV is used as the threshold voltage of the gate voltage of the pMOS transistor P1 ′, when the power supply voltage reaches the voltage (= Vtp1 + ΔV) The transistor P1 ′, the nMOS transistor N5, and the pMOS transistor P6 are turned on.

上述の第１、第２の実施形態では、スイッチ素子としてｐＭＯＳトランジスタＰ６を用いた例について説明したが、これに限らず、スイッチ素子として、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの各種の半導体スイッチ素子を用いてもよく、或いは機械式リレースイッチを用いてもよい。   In the first and second embodiments described above, the example in which the pMOS transistor P6 is used as the switching element has been described. However, the present invention is not limited to this, and various semiconductors such as a thyristor and an insulated gate bipolar transistor (IGBT) are used as the switching element. A switch element may be used, or a mechanical relay switch may be used.

上述の第３の実施形態では、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルをハイレベルからローレベルに変化させる例について説明したが、これに代えて、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルをローレベルからハイレベルに変化させるようにしてもよい。   In the third embodiment described above, an example in which the output signal level of the OR circuit 22 is changed from a high level to a low level in order to reset another device has been described. Instead, the other device is reset. Therefore, the output signal level of the OR circuit 22 may be changed from a low level to a high level.

上述の第１、第２、第３の実施形態では、第１、第２、第１０、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ５）として、ｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）として、ＰＮＰ型トランジスタを用いてよい。   In the first, second, and third embodiments described above, examples in which pMOS transistors are used as the first, second, tenth, and sixth transistors (P1, P2, P3, and P5) have been described. Not limited to this, PNP transistors may be used as the first, second, fifth, and sixth transistors (P1, P2, P4, and P5).

上述の第１、第２、第３の実施形態では、第３、第４のトランジスタ（Ｎ１、Ｎ２）としてｎＭＯＳトランジスタを用いた例について説明したが、これに限らず、第３、第４のトランジスタ（Ｎ１、Ｎ２）としてＮＰＮ型トランジスタを用いてもよい。   In the first, second, and third embodiments described above, the example in which nMOS transistors are used as the third and fourth transistors (N1, N2) has been described. However, the present invention is not limited to this, and the third, fourth, NPN transistors may be used as the transistors (N1, N2).

上述の第３の実施形態では、第９のトランジスタ（Ｐ１’）としてｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、第９のトランジスタ（Ｐ１’）としてＰＮＰ型トランジスタを用いてよい。   In the third embodiment described above, an example in which a pMOS transistor is used as the ninth transistor (P1 ′) has been described. However, the present invention is not limited to this, and a PNP transistor may be used as the ninth transistor (P1 ′). .

上述の第３の実施形態では、バンドギャップ基準電圧回路をパワーオンリセット回路に適用した例について説明したが、これに代えて、バンドギャップ基準電圧回路をパワーオンリセット回路以外の回路に適用してもよい。   In the third embodiment described above, the example in which the bandgap reference voltage circuit is applied to the power-on reset circuit has been described. Instead, the bandgap reference voltage circuit is applied to a circuit other than the power-on reset circuit. Also good.

（各実施形態および特許請求の範囲の対応関係）
次に、上記第１、第２の実施形態の構成要素と請求項１〜５に記載の特許請求の範囲との対応関係について説明する。 (Correspondence relationship between each embodiment and claims)
Next, the correspondence between the constituent elements of the first and second embodiments and the scope of claims of claims 1 to 5 will be described.

まず、ｐＭＯＳトランジスタＰ１は、第１のトランジスタに対応し、ｐＭＯＳトランジスタＰ２は、第２のトランジスタに対応し、ｎＭＯＳトランジスタＮ１は、第３のトランジスタに対応し、ｎＭＯＳトランジスタＮ２は、第４のトランジスタに対応し、ｐＭＯＳトランジスタＰ４は、第５のトランジスタに対応し、ｐＭＯＳトランジスタＰ５は、第６のトランジスタに対応し、ｐＭＯＳトランジスタＰ６は、スイッチ素子（或いは、第７のトランジスタ）に対応し、ｎＭＯＳトランジスタＮ５は、第８のトランジスタに対応する。   First, the pMOS transistor P1 corresponds to the first transistor, the pMOS transistor P2 corresponds to the second transistor, the nMOS transistor N1 corresponds to the third transistor, and the nMOS transistor N2 corresponds to the fourth transistor. The pMOS transistor P4 corresponds to the fifth transistor, the pMOS transistor P5 corresponds to the sixth transistor, the pMOS transistor P6 corresponds to the switch element (or the seventh transistor), and the nMOS The transistor N5 corresponds to the eighth transistor.

また、カレントミラー回路１０は、第１のカレントミラー回路に対応し、カレントミラー回路１１は、第２のカレントミラー回路に対応する。さらに、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、抵抗素子Ｒ６は、第２の抵抗素子に対応し、抵抗素子Ｒ７は、第３の抵抗素子に対応する。   The current mirror circuit 10 corresponds to the first current mirror circuit, and the current mirror circuit 11 corresponds to the second current mirror circuit. Further, the resistance element R3a corresponds to the first resistance element, the resistance element R6 corresponds to the second resistance element, and the resistance element R7 corresponds to the third resistance element.

次に、上記第３実施形態の構成要素との構成と請求項６〜１０に記載の特許請求の範囲との対応関係について説明する。   Next, the correspondence relationship between the configuration of the third embodiment and the claims of claims 6 to 10 will be described.

まず、ｐＭＯＳトランジスタＰ１は、第１のトランジスタに対応し、ｐＭＯＳトランジスタＰ２は、第２のトランジスタに対応し、ｎＭＯＳトランジスタＮ１は、第３のトランジスタに対応し、ｎＭＯＳトランジスタＮ２は、第４のトランジスタに対応し、ｐＭＯＳトランジスタＰ４は、第５のトランジスタに対応し、ｐＭＯＳトランジスタＰ５は、第６のトランジスタに対応し、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、ｐＭＯＳトランジスタＰ６は、第７のトランジスタに対応し、ｎＭＯＳトランジスタＮ５は、第８のトランジスタに対応し、ｐＭＯＳトランジスタＰ１’は、第９のトランジスタに対応し、ｐＭＯＳトランジスタＰ３は、第１０のトランジスタに対応する。   First, the pMOS transistor P1 corresponds to the first transistor, the pMOS transistor P2 corresponds to the second transistor, the nMOS transistor N1 corresponds to the third transistor, and the nMOS transistor N2 corresponds to the fourth transistor. PMOS transistor P4 corresponds to the fifth transistor, pMOS transistor P5 corresponds to the sixth transistor, resistance element R3a corresponds to the first resistance element, and pMOS transistor P6 corresponds to the first transistor. 7 corresponds to the eighth transistor, the nMOS transistor N5 corresponds to the eighth transistor, the pMOS transistor P1 ′ corresponds to the ninth transistor, and the pMOS transistor P3 corresponds to the tenth transistor.

また、カレントミラー回路１０は、第１のカレントミラー回路に対応し、カレントミラー回路１１は、第２のカレントミラー回路に対応し、カレントミラー回路１４は、第３のカレントミラー回路に対応し、カレントミラー回路１３は、第４のカレントミラー回路に対応する。   The current mirror circuit 10 corresponds to the first current mirror circuit, the current mirror circuit 11 corresponds to the second current mirror circuit, the current mirror circuit 14 corresponds to the third current mirror circuit, The current mirror circuit 13 corresponds to a fourth current mirror circuit.

さらに、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、抵抗素子Ｒ８は、第２の抵抗素子に対応し、抵抗素子Ｒ９は、第３の抵抗素子に対応し、抵抗素子Ｒ４ａは、第４の抵抗素子に対応し、抵抗素子Ｒ６は、第５の抵抗素子に対応し、抵抗素子Ｒ２は、第７の抵抗素子に対応する。   Furthermore, the resistance element R3a corresponds to the first resistance element, the resistance element R8 corresponds to the second resistance element, the resistance element R9 corresponds to the third resistance element, and the resistance element R4a corresponds to the first resistance element. 4 corresponds to the fifth resistance element, the resistance element R6 corresponds to the fifth resistance element, and the resistance element R2 corresponds to the seventh resistance element.

次に、特許請求の範囲のトランジスタの端子と上記第１〜第３の実施形態のトランジスタの端子との対応関係について説明する。   Next, the correspondence relationship between the terminal of the transistor in the claims and the terminal of the transistor in the first to third embodiments will be described.

ここで、特許請求の範囲における第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子は、それぞれ対応するｐＭＯＳトランジスタのソース端子に相当し、第１のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ１のドレイン端子に相当し、第２のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ２のドレイン端子に対応し、第３のトランジスタの電源側端子は、ｎＭＯＳトランジスタＮ１のドレイン端子に対応し、第７のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ６のドレイン端子に対応し、第８のトランジスタの電源側端子は、ｎＭＯＳトランジスタＮ５のドレイン端子に対応し、第９のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ１’のドレイン端子に対応する。   Here, the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5) in the claims correspond to the source terminals of the corresponding pMOS transistors, respectively. The ground side terminal of the transistor corresponds to the drain terminal of the pMOS transistor P1, the ground side terminal of the second transistor corresponds to the drain terminal of the pMOS transistor P2, and the power source side terminal of the third transistor is the nMOS transistor. N7 corresponds to the drain terminal, the ground terminal of the seventh transistor corresponds to the drain terminal of the pMOS transistor P6, the power supply side terminal of the eighth transistor corresponds to the drain terminal of the nMOS transistor N5, The transistor ground side terminal is the drain terminal of the pMOS transistor P1 ′. Corresponding.

１００ バンドギャップ基準電圧回路
１００Ａ パワーオンリセット回路
１１０ 電圧生成回路
１２０ スタートアップ回路
１３０ 電源電圧判定回路
１３０ａ 電源電圧判定回路
１３０ｂ 電源電圧判定回路
１０ カレントミラー回路
１１ カレントミラー回路
１２ カレントミラー回路
１３ カレントミラー回路
１４ カレントミラー回路
１５ カレントミラー回路
２０ ＮＯＴ回路
２１ コンパレータ
２２ ＯＲ回路
５０ 共通接続端子
５１ 共通接続端子
５２ 共通接続端子
Ｐ１ ｐＭＯＳトランジスタ
Ｐ１’ ｐＭＯＳトランジスタ
Ｐ２ ｐＭＯＳトランジスタ
Ｐ３ ｐＭＯＳトランジスタ
Ｐ４ ｐＭＯＳトランジスタ
Ｐ５ ｐＭＯＳトランジスタ
Ｐ６ ｐＭＯＳトランジスタ
Ｎ１ ｎＭＯＳトランジスタ
Ｎ２ ｎＭＯＳトランジスタ
Ｎ３ ｎＭＯＳトランジスタ
Ｎ４ ｎＭＯＳトランジスタ
Ｎ５ ｎＭＯＳトランジスタ
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｒ３ａ 抵抗素子
Ｒ４ａ 抵抗素子
Ｒ５ 抵抗素子
Ｒ６ 抵抗素子
Ｒ７ 抵抗素子
Ｒ８ 抵抗素子
Ｒ９ 抵抗素子
Ｄ１ ダイオード
Ｃ１ コンデンサ DESCRIPTION OF SYMBOLS 100 Band gap reference voltage circuit 100A Power-on reset circuit 110 Voltage generation circuit 120 Start-up circuit 130 Power supply voltage determination circuit 130a Power supply voltage determination circuit 130b Power supply voltage determination circuit 10 Current mirror circuit 11 Current mirror circuit 12 Current mirror circuit 13 Current mirror circuit 14 Current mirror circuit 15 Current mirror circuit 20 NOT circuit 21 Comparator 22 OR circuit 50 Common connection terminal 51 Common connection terminal 52 Common connection terminal P1 pMOS transistor P1 ′ pMOS transistor P2 pMOS transistor P3 pMOS transistor P4 pMOS transistor P5 pMOS transistor P6 pMOS transistor N1 nMOS transistor N2 nMOS transistor N3 nMOS transistor Transistor N4 nMOS transistor N5 nMOS transistor R1 resistor element R2 resistor element R3a resistor element R4a resistor element R5 resistor element R6 resistor element R7 resistor element R8 resistor element R9 resistor element D1 diode C1 capacitor

Claims (10)

第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタのゲート端子が前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子と前記電源との間を接続或いは開放するスイッチ素子（Ｐ６）を備え、前記電源から出力される電源電圧が第２閾値未満であるときには前記スイッチ素子（Ｐ６）により前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を開放させ、前記電源電圧が第２閾値以上になると前記スイッチ素子により前記電源と前記第１、第２、第５、第６のトランジスタの電源側端子との間を接続させる電源電圧判定回路（１３０、１３０ａ）とを備え、
前記第２閾値は、前記第１のトランジスタ（Ｐ１）においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とするバンドギャップ基準電圧回路。 A first current mirror circuit (10) in which the first and second transistors (P1, P2) have their gate terminals connected to the ground-side terminal of the second transistor (P2);
A third transistor (N1) disposed between the first transistor (P1) and the ground, and a fourth transistor (N2) disposed between the second transistor (P2) and the ground. A second current mirror circuit (11) in which the gate terminals of the third and fourth transistors are connected to the power supply side terminal of the third transistor (N1),
A voltage generation circuit (110) that outputs a constant reference voltage (VREF) based on the operation of the first and second current mirror circuits;
A fifth transistor (P4) disposed between a power source and the gate terminals of the third and fourth transistors (N1, N2), and the first transistor disposed between the power source and the ground. A sixth transistor (P5) that constitutes a third current mirror circuit (14) together with the transistor (P1), and is arranged between the sixth transistor and the ground, and flows from the power supply through the sixth transistor. A capacitor (C1) that is charged based on the current, and a first resistance element (R3a) that is arranged in parallel with the capacitor between the sixth transistor and the ground to discharge the charge from the capacitor. And
When the positive electrode side potential of the capacitor is less than the first threshold due to discharge by the first resistance element, the fifth transistor (P4) is turned on based on the positive electrode side potential and the power supply 5, a startup current is passed through the gate terminals of the third and fourth transistors (N 1, N 2) through the transistor (P 4) to start the operation of the first and second current mirror circuits. A startup circuit (120) that turns off the fifth transistor (P4) based on the positive electrode side potential when the positive electrode side potential of the first electrode is equal to or higher than the first threshold;
A switch element (P6) for connecting or opening between the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5) and the power supply is provided, and output from the power supply. When the power supply voltage to be applied is lower than the second threshold, the switch element (P6) causes the power supply and the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5) to When the power supply voltage is equal to or higher than the second threshold, the switch element connects the power supply to the power supply side terminals of the first, second, fifth, and sixth transistors. Circuit (130, 130a),
The band gap reference voltage circuit according to claim 1, wherein the second threshold value is set to be equal to or higher than a threshold value of a gate voltage for shifting from off to on in the first transistor (P1). 前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に直列接続される第２、第３の抵抗素子（Ｒ７、Ｒ６）を備え、前記電源電圧を前記第２、第３の抵抗素子により分圧した分圧電圧を前記第２、第３の抵抗素子の間の共通接続端子（５０）から前記第８のトランジスタ（Ｎ５）のゲート端子に与える分圧回路（１５）とを備え、
前記電源電圧が前記第２閾値以上になると、前記第８のトランジスタ（Ｎ５）が前記分圧回路（１５）の出力電圧に基づきオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする請求項１に記載のバンドギャップ基準電圧回路。 The switch element (P6) is a seventh transistor (P6),
The power supply voltage determination circuit (130)
An eighth transistor (N5) disposed between the power supply and the ground, the power supply side terminal being connected to the gate terminal of the seventh transistor (P6);
Second and third resistance elements (R7, R6) connected in series between the power supply and the ground, and the divided voltage obtained by dividing the power supply voltage by the second and third resistance elements is A voltage dividing circuit (15) for supplying from the common connection terminal (50) between the second and third resistance elements to the gate terminal of the eighth transistor (N5),
When the power supply voltage becomes equal to or higher than the second threshold, the eighth transistor (N5) is turned on based on the output voltage of the voltage dividing circuit (15), so that the gate terminal of the seventh transistor (P6) is turned on. The potential is lowered and the seventh transistor (P6) connects between the power supply and the power supply side terminals of the first, second, fifth, and sixth transistors (P1, P2, P4, P5). The band gap reference voltage circuit according to claim 1. 前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０ａ）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）とグランドとの間に配置される第２の抵抗素子（Ｒ６）とを備え、
前記電源電圧が前記第２閾値以上になると前記第９のトランジスタ（Ｐ１’）がオンして、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第２の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする請求項１に記載のバンドギャップ基準電圧回路。 The switch element (P6) is a seventh transistor (P6),
The power supply voltage determination circuit (130a)
An eighth transistor (N5) disposed between the power supply and the ground, the power supply side terminal being connected to the gate terminal of the seventh transistor (P6);
A ninth transistor (P1 ′) disposed between the power source and the ground and having a gate terminal connected to the ground;
A second resistance element (R6) disposed between the ninth transistor (P1 ′) and the ground;
When the power supply voltage becomes equal to or higher than the second threshold value, the ninth transistor (P1 ′) is turned on, and the ground side terminal of the ninth transistor (P1 ′) and the second resistance element (R6) are turned on. When the eighth transistor (N5) is turned on in accordance with the voltage output from the common connection terminal (50), the potential of the gate terminal of the seventh transistor (P6) is decreased, and the seventh transistor (P6) is reduced. The transistor (P6) connects between the power supply and the power supply side terminals of the first, second, fifth and sixth transistors (P1, P2, P4, P5). A band gap reference voltage circuit according to claim 1. 前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項３に記載のバンドギャップ基準電圧回路。   The threshold of the gate voltage for shifting the first transistor (P1) from off to on and the threshold of the gate voltage for shifting the ninth transistor (P1 ′) from off to on are mutually different. 4. The band gap reference voltage circuit according to claim 3, wherein the reference voltage circuits are the same. 前記第１、第９のトランジスタ（Ｐ１、Ｐ１’）は、互いにトラジスタサイズが同一に設定されることにより、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値と前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項４に記載のバンドギャップ基準電圧回路。   The first and ninth transistors (P1, P1 ′) are set to have the same transistor size so that the threshold voltage of the gate voltage of the first transistor (P1) and the ninth transistor ( 5. The bandgap reference voltage circuit according to claim 4, wherein threshold values of the gate voltage of P1 ′) are the same. 第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタがそれぞれのゲート端子を前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記電源から出力される電源電圧を第２、第３の抵抗素子（Ｒ８、Ｒ９）で分圧した分圧電圧を出力する分圧回路を備え、
前記電圧生成回路から出力される基準電圧（ＶＲＥＦ）よりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路（２１）と、
前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路（１３０ｂ）と、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路（２２）と、を備えることを特徴とするパワーオンリセット回路。 A first current mirror circuit (10) in which the first and second transistors (P1, P2) have their gate terminals connected to the ground-side terminal of the second transistor (P2);
A third transistor (N1) disposed between the first transistor (P1) and the ground, and a fourth transistor (N2) disposed between the second transistor (P2) and the ground. And the third and fourth transistors each include a second current mirror circuit (11) having a gate terminal connected to a power supply side terminal of the third transistor (N1),
A voltage generation circuit (110) that outputs a constant reference voltage (VREF) based on the operation of the first and second current mirror circuits;
A fifth transistor (P4) disposed between a power source and the gate terminals of the third and fourth transistors (N1, N2), and the first transistor disposed between the power source and the ground. A sixth transistor (P5) that constitutes a third current mirror circuit (14) together with the transistor (P1), and is arranged between the sixth transistor and the ground, and flows from the power supply through the sixth transistor. A capacitor (C1) that is charged based on the current, and a first resistance element (R3a) that is arranged in parallel with the capacitor between the sixth transistor and the ground to discharge the charge from the capacitor. And
When the positive electrode side potential of the capacitor is less than the first threshold due to discharge by the first resistance element, the fifth transistor (P4) is turned on based on the positive electrode side potential and the power supply 5, a startup current is passed through the gate terminals of the third and fourth transistors (N 1, N 2) through the transistor (P 4) to start the operation of the first and second current mirror circuits. A startup circuit (120) that turns off the fifth transistor (P4) based on the positive electrode side potential when the positive electrode side potential of the first electrode is equal to or higher than the first threshold;
A voltage dividing circuit for outputting a divided voltage obtained by dividing the power supply voltage output from the power supply by the second and third resistance elements (R8, R9);
When the divided voltage output from the voltage dividing circuit becomes larger than the reference voltage (VREF) output from the voltage generating circuit, the output signal level output to the other circuit device to reset the other circuit device A comparison circuit (21) that changes from one of the high level and the low level to the other;
A power supply voltage determination circuit (130b) for determining whether or not the power supply voltage is larger than a threshold value of a gate voltage for shifting the first transistor (P1) from off to on;
When the power supply voltage determination circuit determines that the power supply voltage is smaller than the threshold value of the gate voltage of the first transistor (P1), the change in the output signal level of the comparison circuit is masked, and the first transistor (P1) And a mask control circuit (22) that stops masking a change in the output signal level of the comparison circuit when the power supply voltage determination circuit determines that the power supply voltage is larger than a gate voltage threshold value of Power-on reset circuit. 前記電源電圧判定回路（１３０ｂ）は、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、
前記基準電圧（ＶＲＥＦ）よりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、
前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをＯＲ演算するＯＲ回路であり、
前記電源電圧判定回路からハイレベル信号が出力されているときには前記ＯＲ回路の出力信号レベルを維持し、
前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記ＯＲ回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記ＯＲ回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする請求項６に記載のパワーオンリセット回路。 The power supply voltage determination circuit (130b) outputs a high level signal when the power supply voltage is lower than a threshold voltage of the gate voltage of the first transistor (P1), and the gate voltage of the first transistor (P1). Output a low level signal when the power supply voltage is larger than the threshold of
When the power supply voltage becomes larger than the reference voltage (VREF), the comparison circuit changes the level of the output signal from a high level to a low level in order to reset the other circuit device.
The mask control circuit is an OR circuit that performs an OR operation on the output signal of the power supply voltage determination circuit and the output signal of the comparison circuit,
When a high level signal is output from the power supply voltage determination circuit, the output signal level of the OR circuit is maintained,
When a low level signal is output from the power supply voltage determination circuit and the output signal level of the comparison circuit changes from high level to low level, the OR circuit changes the output signal level from high level to low level. The power-on reset circuit according to claim 6, wherein the changed output signal of the OR circuit is output to the other circuit device. 前記電源電圧判定回路（１３０ｂ）は、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、
前記判定回路からハイレベル信号が出力されるときローレベル信号を前記ＯＲ回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記ＯＲ回路に出力するＮＯＴ回路（２０）とを備えることを特徴とする請求項７に記載のパワーオンリセット回路。 The power supply voltage determination circuit (130b)
When it is determined that the power supply voltage is smaller than the gate voltage threshold of the first transistor (P1), a low level signal is output, and the power supply voltage is higher than the gate voltage threshold of the first transistor (P1). A determination circuit that outputs a high level signal when it is determined to be large;
A NOT circuit (20) for outputting a low level signal to the OR circuit when a high level signal is output from the determination circuit, and outputting a high level signal to the OR circuit when a low level signal is output from the determination circuit The power-on reset circuit according to claim 7. 前記判定回路は、
前記電源とグランドとの間を配置される第７のトランジスタ（Ｐ６）と、
前記第７のトランジスタ（Ｐ６）とグランドとの間を配置される第４の抵抗素子（Ｒ４ａ）と、
前記電源とグランドとの間を配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）のグランド側端子とグランドとの間に配置される第５の抵抗素子（Ｒ６）とを備え、
前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値以上になっており、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）のゲート電圧の閾値未満であるときには、前記第９のトランジスタ（Ｐ１’）がオフし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオフすることにより前記第７のトランジスタ（Ｐ６）をオフして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第２の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からローレベル信号が前記ＮＯＴ回路に出力され、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値以上になると、前記第９のトランジスタ（Ｐ１’）がオンし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位を低下させて前記第７のトランジスタ（Ｐ６）をオンして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第４の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からハイレベル信号が前記ＮＯＴ回路に出力されることを特徴とする請求項８に記載のパワーオンリセット回路。 The determination circuit includes:
A seventh transistor (P6) disposed between the power source and the ground;
A fourth resistance element (R4a) disposed between the seventh transistor (P6) and the ground;
An eighth transistor (N5) disposed between the power source and the ground, the power source side terminal being connected to the gate terminal of the seventh transistor (P6);
A ninth transistor (P1 ′) disposed between the power source and the ground and having a gate terminal connected to the ground;
A fifth resistance element (R6) disposed between the ground side terminal of the ninth transistor (P1 ′) and the ground;
The threshold value of the gate voltage for shifting the ninth transistor (P1 ′) from OFF to ON is equal to or higher than the threshold value of the gate voltage of the first transistor (P1).
When the power supply voltage is less than the threshold voltage of the gate voltage of the ninth transistor (P1 ′), the ninth transistor (P1 ′) is turned off, and the ground side terminal of the ninth transistor (P1 ′) The seventh transistor (P6) is turned off by turning off the eighth transistor (N5) according to the voltage output from the common connection terminal (50) to the fifth resistor element (R6). Then, a low level signal is output from the common connection terminal (52) between the ground side terminal of the seventh transistor (P6) and the second resistance element (R4a) to the NOT circuit,
When the power supply voltage becomes equal to or higher than the threshold value of the gate voltage of the ninth transistor (P1 ′), the ninth transistor (P1 ′) is turned on, and the ground side terminal of the ninth transistor (P1 ′) The eighth transistor (N5) is turned on according to the voltage output from the common connection terminal (50) between the fifth resistor element (R6) and the seventh transistor (P6). A common connection terminal between the ground side terminal of the seventh transistor (P6) and the fourth resistance element (R4a) is turned on by lowering the potential of the gate terminal to turn on the seventh transistor (P6). 9. The power-on reset circuit according to claim 8, wherein a high level signal is output to the NOT circuit from (52). 前記電圧生成回路（１１０）は、
前記電源とグランドとの間に配置されて、前記第２のトランジスタ（Ｐ２）とともに第４のカレントミラー回路（１３）を構成する第１０のトランジスタ（Ｐ３）と、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間に配置される第７の抵抗素子（Ｒ２）と、
前記第７の抵抗素子（Ｒ２）とグランドとの間に配置されるダイオード（Ｄ１）と、を備え、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間の共通接続端子（６２）から前記基準電圧（ＶＲＥＦ）が出力されることを特徴とする請求項６ないし９のいずれか１つに記載のパワーオンリセット回路。 The voltage generation circuit (110) includes:
A tenth transistor (P3) disposed between the power source and the ground and constituting a fourth current mirror circuit (13) together with the second transistor (P2);
A seventh resistance element (R2) disposed between the ground-side terminal of the tenth transistor (P3) and the ground;
A diode (D1) disposed between the seventh resistance element (R2) and the ground;
10. The reference voltage (VREF) is output from a common connection terminal (62) between the ground side terminal of the tenth transistor (P3) and the ground. The power-on reset circuit described in 1.
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