JP4875148B2

JP4875148B2 - 情報処理装置および記憶メディアドライブ

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Publication number: JP4875148B2
Application number: JP2009506849A
Authority: JP
Inventors: 剛彦蔵重
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-03-07
Filing date: 2008-11-14
Publication date: 2012-02-15
Anticipated expiration: 2028-11-14
Also published as: WO2009110143A1; JP2010521717A

Description

本発明は、情報処理装置および記憶メディアドライブに関する。

従来の技術として、トレース書き込み回路およびトレーサメモリを有し、マスタ側とスレーブ側とで同じ構造で同じ動作を行う２つのプロセッサを備えた情報処理装置がある（例えば、特許文献１参照）。

この情報処理装置によると、通常動作時には各プロセッサで同じトレース情報をトレースして二重チェックを行う一方、デバック時ないしは障害発生時には２つのプロセッサで異なる態様でのトレースを実行する。

マスタであるトレーサ書き込み回路は、通常のマイクロプログラムで指示されたトレース情報をトレーサメモリに書き込む。一方、スレーブであるトレーサ書き込み回路は、例えば、トレーサ制御信号による分岐命令のみの書き込みが指示されると、トレーサ情報の中の分岐命令のみを抽出してトレーサメモリに書き込む。このことにより、障害解析等の目的内容に応じたトレース情報を得ることができるという効果を有する。

ところで、問題発生時にトレース情報を抽出する際にも、トレース情報の採取は行われる。そのため、従来の情報処理装置では、（トレース情報を抽出する際に採取されるトレース情報が上書きされてしまって）問題解析に欠かせない重要なトレース情報が残らないおそれがあった。

この発明は、このような事情を考慮してなされたものであり、トレース情報を確実に残して問題解析を行うことを実現する情報処理装置および記憶メディアドライブを提供することを目的とする。

特開平９−１１４６９５号公報

一例によれば、この発明の情報処理装置は、情報処理装置本体と、情報処理装置本体に収容される記憶メディアドライブとを有する。情報処理装置本体は、電源操作部の電源投入操作に基づいて記憶メディアドライブの電源投入を制御する主制御手段を有する。記憶メディアドライブは、情報の書込みおよび情報の読出しが可能な複数の記憶領域を有する記憶メモリと、電源投入時にカウント値がインクリメントされるカウンタと、記憶メモリへのアクセス要求があった場合、カウンタの値に基づいて定まる記憶メモリ上の記憶領域に当該アクセス要求の内容を格納するメモリ制御手段とを有する。

図１は、本発明の実施形態に係る情報処理装置の外観を示す概略図である。図２は、同実施形態に係る情報処理装置の概略構成を示すブロック図である。図３は、同実施形態に係るＳＳＤ（Solid State Drive）の概略構成を示すブロック図である。図４は、同実施形態に係るＳＳＤの記憶容量および記憶領域を示す概略図である。図５は、同実施形態に係るＮＡＮＤメモリの概略構成図である。図６は、同実施形態に係る情報処理装置におけるコマンドトレースを示すフローチャートである。

以下、図面を参照して、本発明の実施形態を説明する。

（情報処理装置の構成）
図１は、本発明の実施の形態に係る情報処理装置１の外観を示す概略図である。この情報処理装置１は、図１に示すように、本体２と、本体２に取り付けられた表示ユニット３とから構成されている。

本体２は、箱状の筐体４を有し、その筐体４は、上壁４ａ、周壁４ｂ、および下壁（図示せず）を備える。筐体４の上壁４ａは、情報処理装置１を操作するユーザに近い側から順にフロント部４０、中央部４１およびバック部４２を有する。下壁は、上壁４ａの反対側に位置し、この情報処理装置１が置かれる設置面に対向する。周壁４ｂは、前壁４ｂａ、後壁４ｂｂおよび左右の側壁４ｂｃ、４ｂｄを有する。

フロント部４０は、ポインティングデバイスであるタッチパッド２０と、パームレスト２１と、情報処理装置１の各部の動作に連動して点灯するＬＥＤ（Liquid Crystal Display）２２とを備える。

中央部４１は、文字情報等を入力可能なキーボード２３ａが取り付けられるキーボード載置部２３を備える。

バック部４２は、着脱可能に取り付けられたバッテリパック２４と、バッテリパック２４の右側に情報処理装置１の電源を投入するための電源スイッチ２５と、バッテリパック２４の左右に表示ユニット３を回転可能に支持する一対のヒンジ部２６ａ、２６ｂとを備える。

筐体４の左の側壁４ｂｃには、筐体４内から外部に対して風Ｗを排出する排出口２９（図示せず）が設けられている。また、右の側壁４ｂｄには、例えば、ＤＶＤ等の光記憶媒体にデータを読み書き可能なＯＤＤ（Optical Disc Drive）２７と、各種のカードが出し入れされるカードスロット２８とが配置されている。

筐体４は、周壁４ｂの一部および上壁４ａを含む筐体カバーと、周壁４ｂの一部および下壁を含む筐体ベースとにより形成されている。筐体カバーは、筐体ベースに対して着脱自在に組み合わされ、筐体ベースとの間に収容空間を形成する。この収容空間には、不揮発性半導体メモリドライブとしてのＳＳＤ（Solid State Drive）１０等が収容される。なお、ＳＳＤ１０の詳細は後述する。

表示ユニット３は、開口部３０ａを有するディスプレイハウジング３０と、表示画面３１ａに画像を表示可能なＬＣＤ等からなる表示部３１とを備える。表示部３１はディスプレイハウジング３０に収容され、表示画面３１ａは開口部３０ａを通じてディスプレイハウジング３０の外部に露出している。

筐体４内には、上述のＳＳＤ１０、バッテリパック２４、ＯＤＤ２７およびカードスロット２８の他に、図示しないメイン回路基板、拡張モジュールおよびファン等が収容されている。

図２は、本発明の実施の形態に係る情報処理装置１の概略構成を示すブロック図である。

この情報処理装置１は、図２に示すように、上述のＳＳＤ１０、拡張モジュール１２、ファン１３、タッチパッド２０、ＬＥＤ２２、キーボード２３ａ、電源操作部としての電源スイッチ２５、ＯＤＤ２７、カードスロット２８および表示部３１の他に、各部を制御する組込システムであるＥＣ（Embedded Controller）１１１と、ＢＩＯＳ（Basic Input Output System）１１２ａを格納するフラッシュメモリ１１２と、ＬＳＩ（Large Scale Integration）チップであり各種バスコントローラおよびＩ／Ｏコントローラとして機能するサウスブリッジ１１３と、ＬＳＩチップであり後述するＣＰＵ（Central Processing Unit）１１５、ＧＰＵ（Graphic Processing Unit）１１６、メインメモリ１１７および各種バスとの接続を制御するノースブリッジ１１４と、各種信号を演算処理する主制御部としてのＣＰＵ１１５と、映像信号を演算処理して表示制御するＧＰＵ１１６と、ＣＰＵ１１５により読み書きされるメインメモリ１１７とを有する。

電源スイッチ２５は、電源投入操作において、ユーザの押下操作に基づいて情報処理装置１および情報処理装置１に内蔵されたＳＳＤ１０の電源を投入する。また、電源遮断操作を行うには、例えば、キーボード２３ａのキー操作に基づいて表示部３の表示画面３１ａに画面表示される終了画面をタッチパッド２０等で操作することで情報処理装置１および情報処理装置１に内蔵されたＳＳＤ１０の電源が遮断される。このような電源操作において、タッチパッド２０、キーボード２３ａ、および電源スイッチ２５は電源操作部を構成する。

拡張モジュール１２は、拡張回路基板と、拡張回路基板に設けられたカードソケットと、カードソケットに挿入された拡張モジュール基板とを備える。カードソケットは、例えば、Ｍｉｎｉ−ＰＣＩ等の規格に基づいており、拡張モジュール基板は、例えば、３Ｇ（3rd Generation）モジュール、テレビチューナー、ＧＰＳモジュール、およびＷｉｍａｘ(登録商標)モジュール等が挙げられる。

ファン１３は、筐体４内を送風に基づいて冷却する冷却部であり、筐体４内の空気を排出口２９（図示せず）を介して風Ｗとして外部に排出する。

なお、ＥＣ１１１、フラッシュメモリ１１２、サウスブリッジ１１３、ノースブリッジ１１４、ＣＰＵ１１５、ＧＰＵ１１６およびメインメモリ１１７は、メイン回路基板に実装された電子部品である。

（ＳＳＤの構成）
図３は、本発明の実施の形態に係るＳＳＤ１０の概略構成を示すブロック図である。ＳＳＤ１０は、図３に示すように、温度センサ１０１と、コネクタ１０２と、制御部１０３と、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈと、ＤＲＡＭ１０５と、電源回路１０６と、を備えて概略構成されており、データやプログラムを記憶し、電源を供給しなくても記録が消えない外部記憶装置である。従来のハードディスクドライブのような磁気ディスクやヘッド等の駆動機構を持たないが、ＮＡＮＤメモリの記憶領域に、ＯＳ（Operating System）等のプログラム、ユーザやソフトウエアの実行に基づいて作成されたデータ等を従来のハードディスクドライブと同様に読み書き可能に長期的に保存でき、情報処理装置１の起動ドライブとして動作することのできる不揮発性半導体メモリからなるドライブである。

メモリコントローラとしての制御部１０３は、コネクタ１０２、８個のＮＡＮＤメモリ１０４Ａ〜１０４Ｈ、ＤＲＡＭ１０５、および電源回路１０６にそれぞれ接続されている。

また、制御部１０３は、コネクタ１０２を介してホスト装置８に接続され、必要に応じて外部装置９に接続される。また、制御部１０３には、ＳＳＤ１０の電源投入回数をカウントするＰｏｗｅｒＣｙｃｌｅＣｏｕｎｔｅｒ（以下「ＰＣＣ」という。）１０３Ａが設けられている。

電源７は、バッテリパック２４または図示しないＡＣアダプタであり、例えば、ＤＣ３．３Ｖがコネクタ１０２を介して電源回路１０６に供給される。また、電源７は、情報処理装置１全体に対して電力を供給する。

ホスト装置８は、本実施の形態ではメイン回路基板であり、メイン回路基板に実装されたサウスブリッジ１１３と制御部１０３との間が接続されている。サウスブリッジ１１３と制御部１０３との間は、例えば、シリアルＡＴＡ等の規格に基づいてデータの送受信が行われる。

外部装置９は、情報処理装置１とは異なる他の情報処理装置である。外部装置９は、情報処理装置１から取り外されたＳＳＤ１０に対して、例えば、ＲＳ−２３２Ｃ等の規格に基づいて制御部１０３に接続され、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されたデータを読み出す機能を有する。

ＳＳＤ１０が実装される基板は、例えば、１．８インチタイプまたは２．５インチタイプのＨＤＤ（Hard disk drive）と同等の外形サイズを有する。なお、本実施の形態では、１．８インチタイプと同等である。

制御部１０３は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対する動作を制御する。具体的には、制御部１０３は、ホスト装置８からの要求に応じて、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読出しおよびデータの書込みを制御する。データの転送速度は、例えば、データ読出し時で１００ＭＢ／Ｓｅｃ、書込み時で４０ＭＢ／Ｓｅｃである。

ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、１つの記憶容量が、例えば、１６ＧＢの不揮発性の半導体メモリであって、例えば、１つのメモリセルに２ビットを記録可能なＭＬＣ（Multi Level Cell）−ＮＡＮＤメモリ（多値ＮＡＮＤメモリ）である。ＭＬＣ−ＮＡＮＤメモリは、ＳＬＣ（Single Level Cell）−ＮＡＮＤメモリに比較して、一般に書き換え可能回数は劣るが、記憶容量の大容量化は容易である。

ＤＲＡＭ１０５は、制御部１０３の制御によりＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読出しおよびデータの書込みが行われる際に一時的にデータが格納されるバッファである。

コネクタ１０２は、シリアルＡＴＡ等の規格に基づいた形状を有する。なお、制御部１０３および電源回路１０６は、別々のコネクタによりホスト装置８および電源７にそれぞれ接続されていてもよい。

電源回路１０６は、電源７から供給されたＤＣ３．３Ｖを、例えば、ＤＣ１．８Ｖ、１．２Ｖ等に変換するとともに、それら３種類の電圧をＳＳＤ１０の各部の駆動電圧に合わせて各部に供給する。

（ＳＳＤの記憶容量について）
図４は、本発明の実施の形態に係るＳＳＤ１０の記憶容量および記憶領域を示す概略図である。ＳＳＤ１０の記憶容量は、図４に示すように、記憶容量１０４ａ〜１０４ｇで構成される。

記憶容量１０４ａは、ＮＡＮＤＣａｐａｃｉｔｙであり、すべてのＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶領域を用いた最大の記憶容量である。例えば、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶容量がそれぞれ１６ＧＢであるとき、記憶容量１０４ａは、１２８ＧＢである。また、記憶容量１０４ａは、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）の製造情報書込みコマンドのＮＡＮＤ構成情報で与えられる。

記憶容量１０４ｂは、ＭａｘＬｏｇｉｃａｌＣａｐａｃｉｔｙであり、ＬＢＡ（Logical Block Addressing）でアクセスできる最大の記憶容量である。

記憶容量１０４ｃは、Ｓ．Ｍ．Ａ．Ｒ．Ｔ（Self-Monitoring Analysis and Reporting Technology）ログ領域開始ＬＢＡであり、記憶容量１０４ｂと以下に説明する記憶容量１０４ｄとを分割するために設けられる。詳細は後述する。

記憶容量１０４ｄは、ＶｅｎｄｏｒＮａｔｉｖｅＣａｐａｃｉｔｙであり、ユーザ使用領域として与えられる最大の記憶容量である。ＡＴＡ特殊コマンドの初期ＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータで与えられる。また、記憶容量１０４ｄは、ＩＤＥＭＡ（The International Disk Drive Equipment and Materials Association）標準に基づき、製造元（Ｖｅｎｄｅｒ）においてＳＳＤ１０の設計段階で決定され、以下の数１で表される。

LBA = 97,696,368 + (1,953,504 × ((Capacity in GB) - 50)) … 数１
記憶容量１０４ｅは、ＯＥＭＮａｔｉｖｅＣａｐａｃｉｔｙであり、ＯＥＭ（Original Equipment Manufacturer）の要求により製造時に決定する記憶容量である。ＡＴＡ特殊コマンドの固有情報書込みで与えられる。また、記憶容量１０４ｅは、ＤｅｖｉｃｅＣｏｎｆｉｇｕｒａｔｉｏｎＯｖｅｒｌａｙＦｅａｔｕｒｅＳｅｔがサポートされたとき、ＤｅｖｉｃｅＣｏｎｆｉｇｕｒａｔｉｏｎＩｄｅｎｔｉｆｙコマンドで返される値である。

記憶容量１０４ｆは、ＮａｔｉｖｅＣａｐａｃｉｔｙであり、初期値は記憶容量１０４ｅと同値である。ＦｅａｔｕｒｅＳｅｔがサポートされたときは、ＤｅｖｉｃｅＣｏｎｆｉｇｕｒａｔｉｏｎＳｅｔコマンドで変更することができる値である。また、記憶容量１０４ｆは、ＲｅａｄＮａｔｉｖｅＭａｘＡｄｄｒｅｓｓ（ＥＸＴ）コマンドで返される値である。

記憶容量１０４ｇは、ＣｕｒｒｅｎｔＣａｐａｃｉｔｙであり、ユーザの使用中における記憶容量で、初期値は記憶容量１０４ｆと同値である。ＳｅｔＭａｘＡｄｄｒｅｓｓコマンドで変更することができる。ＩｄｅｎｔｉｆｙＤｅｖｉｃｅコマンドのＷｏｒｄ６１：６０、Ｗｏｒｄ１０３：１００で返される値である。

また、ＳＳＤ１０の記憶領域は、各記憶容量１０４ａ〜１０４ｇの間にそれぞれ存在する。

記憶容量１０４ａと１０４ｂとの間の記憶領域には、ＳＳＤ１０を動作させるための管理データ（管理情報）１０７ａと、ＬＢＡから変換されたデータの論理アドレスをＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶単位であるセクタに対応する物理アドレスに変換するための論理／物理テーブル１０８ａとが格納される。また、管理データ１０７ａおよび論理／物理テーブル１０８ａは、ＬＢＡをキーとしてアクセスできず、固定アクセスパスによって、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈ内の固定領域に記録されるデータである。

記憶容量１０４ｂと１０４ｃとの間の記憶領域には、上述した温度情報等の統計情報であるＳ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂが格納される。また、Ｓ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂは、ファームウエア内部で記録される際、ＬＢＡをキーにしてアクセスされるものであり、ホスト装置８から通常のＲｅａｄコマンドまたはＷｒｉｔｅコマンドでアクセスされることはない。

Ｓ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂのログ管理領域ヘッダ１０７ｃには、ＰＣＣ１０３Ａでカウントされた電源投入に基づくカウント値と、コマンドトレース時にトレース結果を記憶する記憶領域を示すコマンドトレースポインタ０およびコマンドトレースポインタ１とが設けられている。

記憶容量１０４ｃと１０４ｄとの間の記憶領域には、例えば、記憶容量２ＭＢの未使用の記憶領域が設定される。これは、ＬＢＡの最小記憶単位が８セクタであり、４ＫＢに相当する記憶単位（大きな記憶単位は１ＭＢ）であるのに対して、実際のデータの最小記録単位は当然１セクタであるため、１ＭＢ以上の記憶容量の空き記憶領域を設けることで、Ｓ．Ｍ．Ａ．Ｒ．Ｔ．ログデータ１０７ｂと、記憶容量１０４ｄ以下に記録されるデータとをそれぞれ独立して扱うためである。

記憶容量１０４ｄと１０４ｅとの間の記憶領域は、未使用であり、特別な場合を除いて記憶容量１０４ｄと１０４ｅは同値である。

記憶容量１０４ｅと１０４ｆとの間の記憶領域は、ＯＥＭに使用される記憶領域であり、上述したようにＯＥＭの要求で決定される固有情報１０７ｅが書き込まれる。

記憶容量１０４ｆと１０４ｇとの間の記憶領域は、ＯＥＭまたはユーザに使用される記憶領域であり、ＯＥＭまたはユーザの設定によりデータの書込みが行われる。

記憶容量１０４ｇの記憶領域は、ユーザに使用される記憶領域であり、ユーザの設定によりデータの書込みが行われる。

なお、記憶容量１０４ａ〜１０４ｇは、以下の数２で表される関係を満たす。

記憶容量１０４ａ＞記憶容量１０４ｂ＞記憶容量１０４ｃ＞記憶容量１０４ｄ
≧記憶容量１０４ｅ≧記憶容量１０４ｆ≧記憶容量１０４ｇ … 数２
製造元（Ｖｅｎｄｅｒ）からの出荷時、記憶容量１０４ｄ〜１０４ｇは同値となる。

（ＮＡＮＤメモリの構成）
図５は、本発明の実施の形態に係るＮＡＮＤメモリの概略構成図である。ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、同じ機能および構成を有しているのでＮＡＮＤメモリ１０４Ａについて説明する。なお、一例として、セクタ１０４２の左に付された０〜７の番号は、セクタ番号を示すものとする。

ＮＡＮＤメモリ１０４Ａは、複数のブロック１０４０から構成されている。また、ブロック１０４０は、１０２４個のクラスタ１０４１から構成されており、クラスタ１０４１は、さらに８個のセクタ１０４２から構成されている。

（動作）
図６は、本発明の実施の形態に係る情報処理装置１におけるコマンドトレースを示すフローチャートである。以下に、図１から図５の図面を参照しつつ、情報処理装置１の動作について説明する。

まず、ユーザが情報処理装置１の電源スイッチ２５を操作することによって電源をＯＮすることにより（Ｓ１）、サウスブリッジ１１３からＳＳＤ１０に対して起動の指示が与えられ（Ｓ２）、ＳＳＤ１０のＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているＯＳが情報処理装置１に読込まれて起動する。ＳＳＤ１０では、まず、制御部１０３でＰＣＣ１０３Ａがインクリメントされ（Ｓ３）、温度センサ１０１、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈ、ＤＲＡＭ１０５に通電される。次に、制御部１０３では、ＳＳＤ１０の管理データ１０７ａに含まれるブートローダがＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されているファームウエア（ＦＷ）をＤＲＡＭ１０５に読込んで展開する。ＤＲＡＭ１０５に展開されたファームウエアは、更にＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されている記
憶状態を読込む。この後、ＳＳＤ１０は通常動作を行う（Ｓ４）。

ＳＳＤ１０の制御部１０３は、情報処理装置１において、例えば、ユーザによるキーボード２３ａからの入力操作に基づいてＮＡＮＤメモリ１０４Ａ〜１０４Ｈへのアクセス要求としてのコマンドを受信すると、ログ管理領域ヘッダ１０７ｃに含まれるＰＣＣ１０３Ａのカウント値が偶数であるか、あるいは奇数であるかを確認する（Ｓ６）。ここで、ＰＣＣ１０３Ａのカウント値が偶数であるとき（Ｓ６のＹｅｓ）、第１の記憶領域としてＮＡＮＤメモリ１０４Ａ〜１０４Ｈに予め定義された記憶領域にトレースされたコマンドを記憶する。このコマンドトレースでは、読込み以外のコマンドおよびリセットをトレースする。１レコードは３２バイトで、コマンドトレース実行に際し、直近の２５６コマンドを記憶領域に記憶する。

また、ＰＣＣ１０３Ａのカウント値が奇数であるとき（Ｓ６のＮｏ）、第２の記憶領域としてＮＡＮＤメモリ１０４Ａ〜１０４Ｈに予め定義された記憶領域にトレースされたコマンドを記憶する。

ＳＳＤ１０は、コマンドトレースが終了した後、例えば、ユーザによるキーボード２３ａからの入力操作に基づいて情報処理装置１の動作を終了するコマンド（例えば、ｓｔａｎｄｂｙコマンド）を受信すると、表示部３１の表示画面３１ａに情報処理装置１の終了画面を表示するとともに、現在の状態をＮＡＮＤメモリ１０４Ａ〜１０４Ｈに保存する（Ｓ９）。ここで「状態」とは、ＳＳＤ１０の動作に伴ってＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶される情報の記憶状態をいう。

次に、ユーザが表示画面３１ａに表示された終了画面に基づいて、例えば、キーボード２３ａによる電源遮断操作を行うと、サウスブリッジ１１３を介してＣＰＵ１１５に電源遮断要求信号が出力される。ＣＰＵ１１５は、電源遮断要求信号に基づいて情報処理装置１の各部の動作を終了させるとともに、ＳＳＤ１０への電力の供給を遮断し、動作終了する。

このように、コマンドトレースの結果をＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶する際にＰＣＣ１０３Ａのカウント値を参照し、カウント値が偶数のときはＮＡＮＤメモリ１０４Ａ〜１０４Ｈの第１の記憶領域に記憶し、カウント値が奇数のときはＮＡＮＤメモリ１０４Ａ〜１０４Ｈの第２の記憶領域に記憶することで、前回起動時に実行したコマンドトレースの結果を保存することができる。

つまり、コマンドトレースの結果を前回起動時におけるコマンドトレースの結果を記憶した記憶領域とは異なる別の記憶領域に記憶させることで、障害解析を確実に行えるようにする。

なお、上述したコマンドトレースにおいては、ＰＣＣ１０３Ａのカウント値が偶数であるか奇数であるかに基づいて第１の記憶領域または第２の記憶領域にコマンドトレースのトレース結果を記憶させるようにしたが、記憶領域については上述した内容に限定されず、例えば、第１から第ｎの複数の記憶領域に所定の順序で記憶させるものとしてもよい。

また、記憶方法についても、ＰＣＣ１０３Ａのカウント値が偶数であるときは第１の記憶領域として設けられる複数の記憶領域にコマンドトレースのトレース結果をそれぞれ記憶し、ＰＣＣ１０３Ａのカウント値が奇数であるときは第２の記憶領域として設けられる複数の記憶領域にコマンドトレースのトレース結果をそれぞれ記憶させるというように、同一のトレース結果を複数の記憶領域に記憶させるようにしても良い。このようにすることで、コマンドトレースのトレース結果をより確実に保存することができる。

また、上述したＰＣＣ１０３Ａのカウント値に基づく記憶領域の選択については、コマンドトレースのトレース結果を記憶するものに限定されず、イベントログの記憶等の他の情報の記憶方法に適用することも可能である。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

この発明によれば、ウェアレベリングを行っている記憶領域のデバッグや障害解析を確実かつ容易に行うことができる。

Claims

情報処理装置であって、
情報処理装置本体と、
前記情報処理装置本体に収容される記憶メディアドライブと、
を具備し、
前記情報処理装置本体は、電源操作部の電源投入操作に基づいて前記記憶メディアドライブの電源投入を制御する主制御手段を有し、
前記記憶メディアドライブは、
情報の書込みおよび前記情報の読出しが可能な複数の記憶領域を有する記憶メモリと、
電源投入時にカウント値がインクリメントされるカウンタと、
前記記憶メモリへのアクセス要求があった場合、前記カウンタの値に基づいて定まる前記記憶メモリの記憶領域に当該アクセス要求の内容を格納するメモリ制御手段と、
を有する、
情報処理装置。
前記記憶メディアドライブは、不揮発性半導体メモリドライブである請求項１記載の情報処理装置。
前記記憶メディアドライブの前記メモリ制御手段は、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が偶数である場合、前記アクセス要求の内容を前記記憶メモリの第１の記憶領域に記憶し、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が奇数である場合、前記アクセス要求の内容を前記記憶メモリの第２の記憶領域に記憶させる請求項１記載の情報処理装置。
前記記憶メディアドライブの前記メモリ制御手段は、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が偶数である場合、前記アクセス要求の内容を前記記憶メモリの第１の記憶領域として設けられる複数の記憶領域にぞれぞれ記憶し、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が奇数である場合、前記アクセス要求の内容を前記記憶メモリの第２の記憶領域として設けられる複数の記憶領域にそれぞれ記憶させる請求項１記載の情報処理装置。
情報処理装置本体に収容される記憶メディアドライブであって、
情報の書込みおよび情報の読出しが可能な複数の記憶領域を有する記憶メモリと、
電源投入時にカウント値がインクリメントされるカウンタと、
前記記憶メモリへのアクセス要求があった場合、前記カウントの値に基づいて定まる前記記憶メモリの記憶領域に前記アクセス要求の内容を格納するメモリ制御手段と、
を具備する記憶メディアドライブ。
前記記憶メディアドライブは、不揮発性半導体メモリドライブである請求項５記載の記憶メディアドライブ。
前記メモリ制御手段は、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が偶数である場合、前記アクセス要求の内容を前記記憶メモリの第１の記憶領域に記憶し、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が奇数である場合、前記アクセス要求の内容を前記記憶メモリの第２の記憶領域に記憶させる請求項５記載の記憶メディアドライブ。
前記メモリ制御手段は、前記記憶メモリへのアクセス要求を受けた際の前記カウンタの値が偶数である場合、前記アクセス要求の内容を前記記憶メモリの第１の記憶領域として設けられる複数の記憶領域にぞれぞれ記憶し、前記記憶メモリへのアクセス要求を受けた際の前記カウント値が奇数である場合、前記アクセス要求の内容を前記記憶メモリの第２の記憶領域として設けられる複数の記憶領域にそれぞれ記憶させる請求項５記載の記憶メディアドライブ。