JP4873918B2 - Electric circuit including direct charge type switched capacitor circuit - Google Patents

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Description

本発明は、寄生容量の影響を抑制したダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路に関する。   The present invention relates to an electric circuit including a direct charge type switched capacitor circuit in which the influence of parasitic capacitance is suppressed.

フィルタ回路、アナログメモリ回路及び信号切替回路等として、キャパシタにスイッチング素子を組み合わせたスイッチト・キャパシタ回路が用いられている。   As a filter circuit, an analog memory circuit, a signal switching circuit, and the like, a switched capacitor circuit in which a switching element is combined with a capacitor is used.

スイッチト・キャパシタ回路としては、電圧バッファ型、電荷転送型及びダイレクトチャージ型が知られている。図８に電圧バッファ型のスイッチト・キャパシタ回路１００、図９に電荷転送型のスイッチト・キャパシタ回路１０２及び図１０にダイレクトチャージ型のスイッチト・キャパシタ回路１０４を示す。   As the switched capacitor circuit, a voltage buffer type, a charge transfer type, and a direct charge type are known. FIG. 8 shows a voltage buffer type switched capacitor circuit 100, FIG. 9 shows a charge transfer type switched capacitor circuit 102, and FIG. 10 shows a direct charge type switched capacitor circuit 104.

電圧バッファ型のスイッチト・キャパシタ回路１００は、図８に示すように、一端を入力端子ＴＩＮとオペアンプ１０の非反転入力端子Ｔ（＋）とに切り替えて接続可能とするスイッチング素子１２に接続され、他端を接地（基準電位）されたキャパシタ１４を並列に設けた回路構成を有する。オペアンプ１０の出力端子ＴＯＵＴと非反転入力端子Ｔ（−）とは負帰還回路となるように接続される。スイッチング素子１２を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ１４に蓄え、所望のタイミングにおいて蓄えられた電荷に応じた電圧をオペアンプ１０の出力端子ＴＯＵＴから出力させることができる。 Voltage buffer type switched-capacitor circuit 100, as shown in FIG. 8, connected to the switching element 12 to be connected to switch at one end to the non-inverting input terminal T of the input terminal T IN and the operational amplifier 10 (+) In addition, the capacitor 14 having the other end grounded (reference potential) is provided in parallel. The output terminal T OUT of the operational amplifier 10 and the non-inverting input terminal T (−) are connected to form a negative feedback circuit. By switching the switching element 12 as appropriate, stored charges corresponding to the voltage of the signal input from the input terminal T IN to the capacitor 14, the output terminal T OUT of the operational amplifier 10 a voltage corresponding to the charge stored in the desired timing Can be output from.

電荷転送型のスイッチト・キャパシタ回路１０２は、図９に示すように、一端を入力端子ＴＩＮと接地（基準電位）とに切り替えて接続可能とするスイッチング素子１６に接続され、他端をオペアンプ１８の反転入力端子Ｔ（−）と接地（基準電位）とに切り替えて接続可能なスイッチング素子２０に接続されたキャパシタ２２を並列に設けた構成を有する。オペアンプ１８の非反転入力端子Ｔ（＋）は接地（基準電位）に接続され、オペアンプ１８の出力端子ＴＯＵＴと反転入力端子Ｔ（−）とは電荷転送用のキャパシタ２４を介して接続される。スイッチング素子１６，２０を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ２２に蓄え、所望のタイミングにおいて蓄えられた電荷に応じた電圧をオペアンプ１８の出力端子ＴＯＵＴから出力させることができる。 As shown in FIG. 9, the charge transfer type switched capacitor circuit 102 has one end connected to a switching element 16 that can be connected to an input terminal TIN and ground (reference potential), and the other end connected to an operational amplifier. The capacitor 22 connected in parallel to the switching element 20 that can be switched between 18 inverting input terminals T (−) and ground (reference potential) is provided in parallel. The non-inverting input terminal T (+) of the operational amplifier 18 is connected to the ground (reference potential), and the output terminal T OUT and the inverting input terminal T (−) of the operational amplifier 18 are connected via a capacitor 24 for charge transfer. . By switching the switching elements 16 and 20 as appropriate, stored charges corresponding to the voltage of the signal input from the input terminal T IN to the capacitor 22, the output terminal of a voltage corresponding to the charge stored in the desired timing operational amplifier 18 It can be output from TOUT .

ダイレクトチャージ型のスイッチト・キャパシタ回路１０４は、図１０に示すように、一端を入力端子ＴＩＮとオペアンプ２５の出力端子ＴＯＵＴとに切り替えて接続可能とするスイッチング素子２６に接続され、他端をオペアンプ２５の反転入力端子Ｔ（−）と接地（基準電位）とに切り替えて接続可能なスイッチング素子２８に接続されたキャパシタ３０を並列に設けた構成を有する。オペアンプ２５の非反転入力端子Ｔ（＋）は接地（基準電位）に接続される。スイッチング素子２６，２８を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ３０に蓄え、所望のタイミングにおいてキャパシタ３０をオペアンプ２５の出力端子ＴＯＵＴと反転入力端子Ｔ（−）との間に接続することによって、キャパシタ３０に蓄えられた電荷に応じた電圧を出力端子ＴＯＵＴから出力させることができる。 As shown in FIG. 10, the direct charge type switched capacitor circuit 104 is connected to a switching element 26 that can be connected by switching one end to an input terminal T IN and an output terminal T OUT of the operational amplifier 25, and the other end. Is provided in parallel with a capacitor 30 connected to a switching element 28 that can be switched between the inverting input terminal T (−) of the operational amplifier 25 and the ground (reference potential). The non-inverting input terminal T (+) of the operational amplifier 25 is connected to the ground (reference potential). By switching the switching elements 26 and 28 as appropriate, stored charges corresponding to the voltage of the signal input from the input terminal T IN to the capacitor 30, the capacitor 30 and the output terminal T OUT of the operational amplifier 25 at a desired timing inverting input terminal By connecting to T (−), a voltage corresponding to the electric charge stored in the capacitor 30 can be output from the output terminal T OUT .

電圧バッファ型のスイッチト・キャパシタ回路１００は他のタイプに比べて回路構成が簡単であるが、オペアンプ１０の非反転入力端子Ｔ（＋）と接地との間に生ずる寄生容量の影響を受けやすい欠点がある。また、電荷転送型のスイッチト・キャパシタ回路１０２は、キャパシタ２２に一旦蓄積された電荷を電荷転送用のキャパシタ２４に転送する必要があるため、他のタイプのスイッチト・キャパシタ回路と同等のサンプリング速度を得るためには約２倍の周波数で駆動する必要がある。   The voltage buffer type switched capacitor circuit 100 has a simpler circuit configuration than other types, but is easily affected by parasitic capacitance generated between the non-inverting input terminal T (+) of the operational amplifier 10 and the ground. There are drawbacks. Further, since the charge transfer type switched capacitor circuit 102 needs to transfer the charge once accumulated in the capacitor 22 to the charge transfer capacitor 24, the sampling is equivalent to other types of switched capacitor circuits. In order to obtain speed, it is necessary to drive at about twice the frequency.

一方、ダイレクトチャージ型のスイッチト・キャパシタ回路１０４は、電荷転送型のスイッチト・キャパシタ回路１０２に比べて動作周波数を高める必要がないという利点がある。また、素子構造を工夫することによって、電圧バッファ型のスイッチト・キャパシタ回路１００に比べて寄生容量の影響を受け難くすることができる。しかしながら、ダイレクトチャージ型のスイッチト・キャパシタ回路１０４であっても実際の素子の構造によっては寄生容量の影響を受けやすくなる。   On the other hand, the direct charge type switched capacitor circuit 104 has an advantage that the operating frequency does not need to be increased as compared with the charge transfer type switched capacitor circuit 102. Further, by devising the element structure, it is possible to make it less susceptible to parasitic capacitance than the voltage buffer type switched capacitor circuit 100. However, even the direct charge type switched capacitor circuit 104 is susceptible to the influence of parasitic capacitance depending on the actual element structure.

そこで、本発明は、寄生容量の影響を抑制したダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路を提供することを目的とする。   Therefore, an object of the present invention is to provide an electric circuit including a direct charge type switched capacitor circuit in which the influence of parasitic capacitance is suppressed.

本発明は、ダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路において、スイッチト・キャパシタ回路に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、回路構成に応じて前記電極層及び前記ウェルを前記キャパシタのいずれの端子として使用するかを規定することを特徴とする。   The present invention relates to an electric circuit including a direct charge type switched capacitor circuit, wherein the capacitor included in the switched capacitor circuit includes a well formed in a semiconductor substrate, an insulating film formed on the well, and the insulating film The electrode layer is formed on the electrode layer, and the electrode layer and the well are used as terminals of the capacitor according to a circuit configuration.

具体的には、電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第１の端子をオペアンプの出力端子に接続し、前記キャパシタの第２の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、前記電極層を前記キャパシタの第１の端子とし、前記ウェルを前記キャパシタの第２の端子とすることを特徴とする。   Specifically, a capacitor for holding electric charge, and an input signal is supplied to the first terminal of the capacitor at the time of sampling, and the second terminal of the capacitor is maintained at a reference potential to be input to the capacitor. A first mode for accumulating charges according to the intensity of the signal; and at the time of output, the first terminal of the capacitor is connected to the output terminal of the operational amplifier, and the second terminal of the capacitor is connected to the inverting input terminal of the operational amplifier. An electric circuit including a switched capacitor circuit including at least one memory unit including a switching element capable of selecting a second mode to be connected. The capacitor included in the memory unit is formed on a semiconductor substrate. Consists of a formed well, an insulating film formed on the well, and an electrode layer formed on the insulating film Is, the electrode layer and the first terminal of said capacitor, characterized in that the wells and the second terminal of the capacitor.

すなわち、前記キャパシタにサンプリングされた電圧を反転させずに前記オペアンプから出力させるダイレクトチャージ型のスイッチト・キャパシタ回路を含む場合、前記キャパシタを構成する２つの電極のうち、寄生容量が大きい方の電極を前記キャパシタの第２の端子として使用し、寄生容量が小さい方の電極を前記キャパシタの第１の端子として使用する。   That is, in the case of including a direct charge type switched capacitor circuit that outputs from the operational amplifier without inverting the voltage sampled in the capacitor, the electrode having the larger parasitic capacitance among the two electrodes constituting the capacitor Is used as the second terminal of the capacitor, and the electrode with the smaller parasitic capacitance is used as the first terminal of the capacitor.

また、電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第２の端子をオペアンプの出力端子に接続し、前記キャパシタの第１の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、前記電極層を前記キャパシタの第２の端子とし、前記ウェルを前記キャパシタの第１の端子とすることを特徴とする。   In addition, a capacitor for holding electric charge, and an input signal is supplied to the first terminal of the capacitor at the time of sampling, and the second terminal of the capacitor is maintained at a reference potential, whereby the input signal strength is supplied to the capacitor And a second mode of connecting the second terminal of the capacitor to the output terminal of the operational amplifier and connecting the first terminal of the capacitor to the inverting input terminal of the operational amplifier. An electric circuit including a switched capacitor circuit including at least one memory unit including a switching element capable of selecting two modes, wherein the capacitor included in the memory unit is formed on a semiconductor substrate. A well, an insulating film formed on the well, and an electrode layer formed on the insulating film; The serial electrode layer as a second terminal of said capacitor, characterized in that the wells and the first terminal of the capacitor.

すなわち、前記キャパシタにサンプリングされた電圧を反転させて前記オペアンプから出力させるダイレクトチャージ型のスイッチト・キャパシタ回路を含む場合、前記キャパシタを構成する２つの電極のうち、寄生容量が大きい方の電極を前記キャパシタの第２の端子として使用し、寄生容量が小さい方の電極を前記キャパシタの第１の端子として使用する。   That is, in the case of including a direct charge type switched capacitor circuit that inverts the voltage sampled in the capacitor and outputs the inverted voltage from the operational amplifier, the electrode having the larger parasitic capacitance among the two electrodes constituting the capacitor is selected. It is used as the second terminal of the capacitor, and the electrode with the smaller parasitic capacitance is used as the first terminal of the capacitor.

これによって、ダイレクトチャージ型のスイッチト・キャパシタ回路を含む電気回路において寄生容量の影響を小さくすることができ、電気回路の入力電圧と出力電圧との相間関係の歪みを小さくし、高周波特性等を向上させることができる。   As a result, the influence of parasitic capacitance can be reduced in an electric circuit including a direct charge type switched capacitor circuit, distortion in the interphase relation between the input voltage and the output voltage of the electric circuit can be reduced, and high frequency characteristics can be improved. Can be improved.

また、前記オペアンプの入力端子に接続される配線と前記オペアンプの出力端子に接続される配線との間にダミー配線を形成し、前記ダミー配線を基準電位に維持することが好適である。   Further, it is preferable that a dummy wiring is formed between a wiring connected to the input terminal of the operational amplifier and a wiring connected to the output terminal of the operational amplifier, and the dummy wiring is maintained at a reference potential.

これによって、配線間の寄生容量の影響を低減でき、電気回路の入力電圧と出力電圧との相間関係の歪みを小さくし、高周波特性等を向上させることができる。   Thereby, the influence of the parasitic capacitance between the wirings can be reduced, the distortion of the interphase relationship between the input voltage and the output voltage of the electric circuit can be reduced, and the high frequency characteristics and the like can be improved.

本発明の信号選択回路を用いれば、ダイレクトチャージ型のスイッチト・キャパシタ回路を含む電気回路において寄生容量の影響を小さくすることができる。これによって、電気回路の入力電圧と出力電圧との対応及び高周波特性等を向上させることができる。   By using the signal selection circuit of the present invention, the influence of parasitic capacitance can be reduced in an electric circuit including a direct charge type switched capacitor circuit. As a result, the correspondence between the input voltage and the output voltage of the electric circuit, the high frequency characteristics, and the like can be improved.

本発明の実施の形態における電気回路に含まれるダイレクトチャージ型のスイッチト・キャパシタ回路２００は、図１に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。スイッチト・キャパシタ回路２００は、プレーナー技術等を用いて半導体基板上に集積回路として形成される。   As shown in FIG. 1, a direct charge type switched capacitor circuit 200 included in an electric circuit according to an embodiment of the present invention includes operational amplifiers 50a and 50b, a plurality of memory units 52-1 to 52-m, and a shift register. 54 can be configured. The switched capacitor circuit 200 is formed as an integrated circuit on a semiconductor substrate using a planar technique or the like.

メモリ単位５２は、入力信号に対して必要とされるサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、スイッチト・キャパシタ回路２００にはｍ＝９１１個のメモリ単位５２が設けられる。これによって、スイッチト・キャパシタ回路２００は１水平ライン分のビデオ信号をサンプリングして保持することができる。   The memory units 52 are provided as many as the sampling number m required for the input signal. For example, when a composite video signal on which a color difference signal (C) having a center frequency of 3.58 MHz is superimposed is sampled at a sampling frequency four times that of the color difference signal (C), the NTSC video signal has a horizontal scanning frequency. Since the frequency is 15.734 kHz, m = 911 memory units 52 are provided in the switched capacitor circuit 200. As a result, the switched capacitor circuit 200 can sample and hold the video signal for one horizontal line.

オペアンプ５０ａの反転入力端子Ｔａ（−）と出力端子ＴａＯＵＴとは短絡される。オペアンプ５０ａは、その非反転入力端子Ｔａ（＋）に入力信号を受けて、入力信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。 The inverting input terminal Ta (−) and the output terminal Ta OUT of the operational amplifier 50a are short-circuited. The operational amplifier 50a functions as a buffer that receives an input signal at its non-inverting input terminal Ta (+) and outputs the input signal to the memory units 52-1 to 52-m.

メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。   Each of the memory units 52-1 to 52-m has a capacitor, a switching element for holding the voltage according to the voltage value of the video signal from the operational amplifier 50a, and both ends of the capacitor as a feedback circuit of the operational amplifier 50b. And a switching element for connection.

メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子ＴａＯＵＴ若しくはオペアンプ５０ｂの出力端子ＴｂＯＵＴに接続することが可能なスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｉａ，Ｔｏａのゲートが共にローレベルになると、キャパシタＣの第１端子はフローティングとなる。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地、又は、オペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続することが可能なスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。また、トランジスタＴｉｂ，Ｔｏｂのゲートが共にローレベルになると、キャパシタＣの第２端子はフローティングとなる。 The memory unit 52-1 will be described as an example. The memory unit 52-1 can include transistors Tia, Toa, Tib, Tob and a capacitor C. Each of the transistors Tia, Toa, Tib, and Tob functions as a switching element that becomes conductive between the drain and the source when the gate becomes a high level. The transistors Tia and Toa constitute a switching element capable of connecting one end (first terminal) of the capacitor C to the output terminal Ta OUT of the operational amplifier 50a or the output terminal Tb OUT of the operational amplifier 50b. When the gate of the transistor Tia becomes high level, the output terminal of the operational amplifier 50a and the first terminal of the capacitor C are connected via the drain-source of the transistor Tia. Further, when the gate of the transistor Toa becomes high level, the output terminal of the operational amplifier 50b and the first terminal of the capacitor C are connected via the drain-source of the transistor Toa. When the gates of the transistors Tia and Toa are both low, the first terminal of the capacitor C is in a floating state. The transistors Tib and Tob constitute a switching element that can connect the other end (second terminal) of the capacitor C to the ground or the inverting input terminal Tb (−) of the operational amplifier 50b. When the gate of the transistor Tib becomes high level, the second terminal of the capacitor C is grounded via the drain-source of the transistor Tib. When the gate of the transistor Tob becomes high level, the inverting input terminal of the operational amplifier 50b and the second terminal of the capacitor C are connected via the drain-source of the transistor Tob. When the gates of the transistors Tib and Tob are both low, the second terminal of the capacitor C is in a floating state.

メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。   The memory units 52-2 to 52-m have the same configuration as the memory unit 52-1. The gates of the transistors Tia and Tib of the memory unit 52-1 are short-circuited and connected in common to the gates of the transistors Toa and Tob of the next memory unit 52-2. Similarly, the memory unit 52-i (i is a natural number of 1 to m) is also connected to the next-stage memory unit 52- (i + 1).

シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中から入力信号を記憶させるメモリ単位とキャパシタＣの端子電圧を出力させるメモリ単位とを順に選択するために設けられる。シフトレジスタ５４は、メモリ単位５２−１〜５２−ｍと等しいｍ個のフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。   The shift register 54 is provided to sequentially select a memory unit that stores an input signal and a memory unit that outputs a terminal voltage of the capacitor C from among the plurality of memory units 52-1 to 52-m. The shift register 54 includes a series circuit of m flip-flops FF1 to FFm that are equal to the memory units 52-1 to 52-m.

フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、所定の同期信号（例えば、ビデオ信号の水平同期信号等）に同期して同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。   The output terminal (Q terminal) of the flip-flop FF1 is connected to the data terminal (D terminal) of the next flip-flop FF2. Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is connected to the D terminal of the next flip-flop FFi + 1. A synchronization pulse is input to the data terminal (D terminal) of the first flip-flop FF1 in synchronization with a predetermined synchronization signal (for example, a horizontal synchronization signal of a video signal). A clock pulse synchronized with the sampling period is input to the clock terminals (C terminals) of the flip-flops FF1 to FFm in common.

また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。   Further, the Q terminal of the flip-flop FF1 is commonly connected to the gates of the transistors Tia and Tib of the first-stage memory unit 52-1 and the gates of the transistors Toa and Tob of the second-stage memory unit 52-2. . Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is connected to the gates of the transistors Tia and Tib of the i-th memory unit 52-i and the memory unit 52- (i + 1) of the i + 1-th memory unit 52-i. Commonly connected to the gates of the transistors Toa and Tob. However, the Q terminal of the flip-flop FFm is connected to the gates of the transistors Toa and Tob of the memory unit 52-1 in the first stage.

以下、スイッチト・キャパシタ回路２００において入力信号を遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。   Hereinafter, a process of delaying and outputting an input signal in the switched capacitor circuit 200 will be described. In the initial state, the flip-flops FF1 to FFm of the shift register 54 are reset, and the capacitor C of each memory unit 52-1 to 52-m is in a floating state.

オペアンプ５０ａの非反転入力端子に入力される入力信号の同期信号に対応して同期パルスがシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されている入力信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されている入力信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位５２−２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子ＴｂＯＵＴからその端子電圧と等しい電圧が出力される。 A synchronization pulse is input to the D terminal of the first-stage flip-flop FF1 of the shift register 54 corresponding to the synchronization signal of the input signal input to the non-inverting input terminal of the operational amplifier 50a. Further, when a clock pulse synchronized with the sampling period is input to the C terminal of the flip-flop FF1, the flip-flop FF1 is set, and the Q terminal of the flip-flop FF1 is held at a high level. As a result, the transistors Tia and Tib of the memory unit 52-1 become conductive, and the terminal voltage of the capacitor C of the memory unit 52-1 becomes equal to the voltage of the input signal output from the operational amplifier 50a. Therefore, electric charges corresponding to the voltage of the input signal output from the operational amplifier 50a are accumulated in the capacitor C of the memory unit 52-1. That is, the voltage value of the video signal is sampled and held in the memory unit 52-1. The transistors of the memory units 52-2 Toa, Tob is turned, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) and is connected via a capacitor C of the memory units 52-2. Thereby, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) terminal voltage of the capacitor C of the memory units 52-2 between is applied, equal to the terminal voltage from the output terminal Tb OUT of the operational amplifier 50b Voltage is output.

次のクロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されている入力信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２に入力信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。 When the next clock pulse is input, the flip-flop FF1 is reset, the Q terminal of the flip-flop FF1 becomes low level, the flip-flop FF2 is set, and the Q terminal of the flip-flop FF2 is held at high level. Is done. As a result, the transistors Tia and Tib of the memory unit 52-2 become conductive, and charges corresponding to the voltage value of the input signal output from the operational amplifier 50a are accumulated in the capacitor C of the memory unit 52-2. That is, the voltage value of the input signal is sampled and held in the memory unit 52-2. The transistors of the memory units 52-3 Toa, Tob is turned, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) and is connected via a capacitor C of the memory units 52-3. As a result, the terminal voltage of the capacitor C of the memory unit 52 is applied between the output terminal Tb OUT and the inverting input terminal Tb (−) of the operational amplifier 50b, and the non-inverting input terminal of the operational amplifier 50b is grounded. A voltage equal to the terminal voltage is output from the output terminal 50b.

以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。   Similarly, every time a clock pulse is input, the shift register 54 shifts the pulse to the next stage. When the clock pulse is input n times (n is a natural number of 1 to m), the Q terminal of the flip-flop FFn is maintained at a high level, and the input signal is newly sampled and held in the capacitor C of the memory unit 52-n. Then, a voltage corresponding to the sampling value held in the capacitor C of the memory unit 52- (n + 1) is output from the operational amplifier 50b. However, for the m-th clock pulse, the Q terminal of the flip-flop FFm is maintained at a high level, the input signal is newly sampled and held in the capacitor C of the memory unit 52-m, and the memory unit 52-1. A voltage corresponding to the sampling value held in the capacitor C is output from the operational amplifier 50b.

シフトレジスタ５４の段数及びメモリ単位５２の個数は必要なサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってスイッチト・キャパシタ回路２００において所望の時間だけ入力信号を遅延させて出力させることができる。   Since the number of stages of the shift register 54 and the number of the memory units 52 are set to the required sampling number m, the input signal is supplied for a desired time in the switched capacitor circuit 200 by matching the frequency of the clock pulse to the sampling frequency. Output can be delayed.

図２及び図３に、スイッチト・キャパシタ回路２００のキャパシタＣの素子構造の平面図及び断面図を示す。図３は、図２のＡ−Ａラインに沿った断面図である。   2 and 3 are a plan view and a cross-sectional view of the element structure of the capacitor C of the switched capacitor circuit 200. FIG. 3 is a cross-sectional view taken along line AA in FIG.

ｐ型の半導体基板６０の表面領域にｎ型の不純物が高濃度に添加されたｎウェル６２が形成される。半導体基板６０（ｎウェル６２）の表面上には熱酸化膜等の絶縁膜６４が形成される。さらに、絶縁膜６４の表面上には導電性の電極層６６が形成される。ｎウェル６２がキャパシタＣの第２端子となる下部電極となり、電極層６６がキャパシタＣの第１端子となる上部電極となる。   An n well 62 to which an n type impurity is added at a high concentration is formed in the surface region of the p type semiconductor substrate 60. An insulating film 64 such as a thermal oxide film is formed on the surface of the semiconductor substrate 60 (n well 62). Further, a conductive electrode layer 66 is formed on the surface of the insulating film 64. The n-well 62 serves as a lower electrode serving as the second terminal of the capacitor C, and the electrode layer 66 serves as an upper electrode serving as the first terminal of the capacitor C.

また、電極層６６の表面上には層間絶縁膜６８が形成され、その層間絶縁膜６８の表面上に導電性の配線層７０が形成される。キャパシタＣの上部電極となる電極層６６と下部電極となるｎウェル６２は、図１に示した回路のように、半導体基板６０の他の領域に形成された電界効果型トランジスタやバイポーラトランジスタ等に接続される。そして、配線層７０を介して半導体基板６０の他の領域に形成されたオペアンプ５０ａ，５０ｂに接続される。   An interlayer insulating film 68 is formed on the surface of the electrode layer 66, and a conductive wiring layer 70 is formed on the surface of the interlayer insulating film 68. The electrode layer 66 serving as the upper electrode of the capacitor C and the n-well 62 serving as the lower electrode are formed in a field effect transistor, a bipolar transistor, or the like formed in another region of the semiconductor substrate 60 as in the circuit shown in FIG. Connected. Then, it is connected to operational amplifiers 50 a and 50 b formed in other regions of the semiconductor substrate 60 through the wiring layer 70.

キャパシタＣをこのような素子構造とした場合、ｎウェル６２の下部電極には寄生容量Ｃｐ１が発生し、電極層６６の上部電極には寄生容量Ｃｐ２が発生する。一般的に、寄生容量Ｃｐ１は寄生容量Ｃｐ２よりも大きな容量値となる。 When the capacitor C has such an element structure, a parasitic capacitance Cp 1 is generated in the lower electrode of the n-well 62, and a parasitic capacitance Cp 2 is generated in the upper electrode of the electrode layer 66. In general, the parasitic capacitance Cp 1 has a larger capacitance value than the parasitic capacitance Cp 2 .

そこで、本実施の形態のように、ｎウェル６２をキャパシタＣの第２端子となる下部電極とし、電極層６６をキャパシタＣの第１端子となる上部電極とすることが好適である。すなわち、キャパシタＣの第２端子はスイッチング素子によって接地電位（−）に接続されたときに寄生容量Ｃｐ１によって低周波のノイズ成分がカットされ、ノイズの重畳等による接地電位（基準電位）の変動を抑制して安定したスイッチト・キャパシタ回路２００を構成することができる。すなわち、接地電位（基準電位）に対するノイズ等の影響を抑えたスイッチト・キャパシタ回路２００を実現することができる。 Therefore, it is preferable that the n-well 62 is a lower electrode serving as the second terminal of the capacitor C and the electrode layer 66 is an upper electrode serving as the first terminal of the capacitor C as in the present embodiment. That is, when the second terminal of the capacitor C is connected to the ground potential (−) by the switching element, the low-frequency noise component is cut by the parasitic capacitance Cp 1 , and the ground potential (reference potential) varies due to noise superposition or the like. Thus, a stable switched capacitor circuit 200 can be configured. That is, the switched capacitor circuit 200 in which the influence of noise or the like on the ground potential (reference potential) is suppressed can be realized.

また、第１の変形例として、図４に示すようなダイレクトチャージ型のスイッチト・キャパシタ回路２０２の構成も考えられる。   As a first modification, a configuration of a direct charge type switched capacitor circuit 202 as shown in FIG. 4 is also conceivable.

メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。   Each of the memory units 72-1 to 72-m has a capacitor, a switching element for holding the voltage corresponding to the voltage value of the video signal from the operational amplifier 50a, and both ends of the capacitor as a feedback circuit of the operational amplifier 50b. And a switching element for connection.

メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子ＴａＯＵＴ若しくはオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続することが可能なスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子ＴａＯＵＴとキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子Ｔｂ（−）とキャパシタＣの第１端子が接続される。また、トランジスタＴｉａ，Ｔｏａのゲートが共にローレベルになると、キャパシタＣの第１端子はフローティングとなる。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地、又は、オペアンプ５０ｂの出力端子ＴｂＯＵＴに接続することが可能なスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの出力端子ＴｂＯＵＴとキャパシタＣの第２端子が接続される。また、トランジスタＴｉｂ，Ｔｏｂのゲートが共にローレベルになると、キャパシタＣの第２端子はフローティングとなる。 The memory unit 72-1 will be described as an example. The memory unit 72-1 can include transistors Tia, Toa, Tib, Tob and a capacitor C. Each of the transistors Tia, Toa, Tib, and Tob functions as a switching element that becomes conductive between the drain and the source when the gate becomes a high level. The transistors Tia and Toa constitute a switching element capable of connecting one end (first terminal) of the capacitor C to the output terminal Ta OUT of the operational amplifier 50a or the inverting input terminal Tb (−) of the operational amplifier 50b. When the gate of the transistor Tia becomes high level, the output terminal Ta OUT of the operational amplifier 50a and the first terminal of the capacitor C are connected via the drain-source of the transistor Tia. Further, when the gate of the transistor Toa becomes high level, the inverting input terminal Tb (−) of the operational amplifier 50b and the first terminal of the capacitor C are connected via the drain-source of the transistor Toa. When the gates of the transistors Tia and Toa are both low, the first terminal of the capacitor C is in a floating state. Transistors Tib and Tob is grounded and the other end of the capacitor C (second terminal), or constitute a switching device which can be connected to the output terminal Tb OUT of the operational amplifier 50b. When the gate of the transistor Tib becomes high level, the second terminal of the capacitor C is grounded via the drain-source of the transistor Tib. The gate of the transistor Tob becomes high level, the drain of the transistor Tob - second terminal of the output terminal Tb OUT and capacitor C of the operational amplifier 50b through the source is connected. When the gates of the transistors Tib and Tob are both low, the second terminal of the capacitor C is in a floating state.

このように、本変形例では、上記実施の形態と比べて、オペアンプ５０ｂの反転入力端子Ｔｂ（−）と出力端子ＴｂＯＵＴとにキャパシタＣの向きが反転されて接続される。 As described above, in this modification, the direction of the capacitor C is inverted and connected to the inverting input terminal Tb (−) and the output terminal Tb OUT of the operational amplifier 50b as compared with the above embodiment.

メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位７２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。   The memory units 72-2 to 72-m have the same configuration as the memory unit 72-1. The gates of the transistors Tia and Tib of the memory unit 72-1 are short-circuited, and are commonly connected to the gates of the transistors Toa and Tob of the memory unit 72-2 in the next stage. Similarly, the memory unit 72-i (i is a natural number of 1 to m) is also connected to the next-stage memory unit 72- (i + 1), respectively.

メモリ単位７２−１〜７２−ｍは、上記実施の形態と同様に、シフトレジスタ５４と接続される。シフトレジスタ５４は、複数のメモリ単位７２−１〜７２−ｍの中から入力信号を記憶させるメモリ単位とキャパシタＣの端子電圧を出力させるメモリ単位とを順に選択するために設けられる。   The memory units 72-1 to 72-m are connected to the shift register 54 as in the above embodiment. The shift register 54 is provided to sequentially select a memory unit that stores an input signal and a memory unit that outputs a terminal voltage of the capacitor C from among the plurality of memory units 72-1 to 72-m.

以下、スイッチト・キャパシタ回路２０２において入力信号を遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。   Hereinafter, a process of delaying and outputting an input signal in the switched capacitor circuit 202 will be described. In the initial state, the flip-flops FF1 to FFm of the shift register 54 are reset, and the capacitor C of each memory unit 72-1 to 72-m is in a floating state at both ends.

オペアンプ５０ａの非反転入力端子に入力される入力信号の同期信号に対応して同期パルスがシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位７２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されている入力信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されている入力信号の電圧に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。   A synchronization pulse is input to the D terminal of the first-stage flip-flop FF1 of the shift register 54 corresponding to the synchronization signal of the input signal input to the non-inverting input terminal of the operational amplifier 50a. Further, when a clock pulse synchronized with the sampling period is input to the C terminal of the flip-flop FF1, the flip-flop FF1 is set, and the Q terminal of the flip-flop FF1 is held at a high level. As a result, the transistors Tia and Tib of the memory unit 72-1 become conductive, and the terminal voltage of the capacitor C of the memory unit 72-1 becomes equal to the voltage of the input signal output from the operational amplifier 50a. Therefore, the electric charge according to the voltage of the input signal output from the operational amplifier 50a is accumulated in the capacitor C of the memory unit 72-1. That is, the voltage value of the video signal is sampled and held in the memory unit 72-1.

また、メモリ単位７２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位７２−２のキャパシタＣを介して接続される。このとき、サンプリング時にオペアンプ５０ａの出力端子ＴａＯＵＴに接続されたキャパシタＣの第１端子がオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続され、サンプリング時に接地されたキャパシタＣの第２端子がオペアンプ５０ｂの出力端子ＴｂＯＵＴに接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位７２−２のキャパシタＣの端子電圧を反転させた電圧が印加され、オペアンプ５０ｂの出力端子ＴｂＯＵＴからその電圧と等しい電圧が出力される。 The transistors of the memory units 72-2 Toa, Tob is turned, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) and is connected via a capacitor C of the memory units 72-2. At this time, the first terminal of the capacitor C connected to the output terminal Ta OUT of the operational amplifier 50a at the time of sampling is connected to the inverting input terminal Tb (−) of the operational amplifier 50b, and the second terminal of the capacitor C grounded at the time of sampling is the operational amplifier. The output terminal Tb OUT of 50b is connected. Thereby, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) voltage obtained by inverting the terminal voltage of the capacitor C of the memory units 72-2 between is applied from the output terminal Tb OUT of the operational amplifier 50b A voltage equal to that voltage is output.

次のクロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されている入力信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２に入力信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位７２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位７２−３のキャパシタＣの端子電圧が反転されて印加され、オペアンプ５０ｂの非反転入力端子Ｔｂ（＋）は接地されているので、オペアンプ５０ｂの出力端子からその電圧と等しい電圧が出力される。 When the next clock pulse is input, the flip-flop FF1 is reset, the Q terminal of the flip-flop FF1 becomes low level, the flip-flop FF2 is set, and the Q terminal of the flip-flop FF2 is held at high level. Is done. As a result, the transistors Tia and Tib of the memory unit 72-2 become conductive, and charges corresponding to the voltage value of the input signal output from the operational amplifier 50a are accumulated in the capacitor C of the memory unit 72-2. That is, the voltage value of the input signal is sampled and held in the memory unit 72-2. The transistors of the memory units 72-3 Toa, Tob is turned, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) and is connected via a capacitor C of the memory units 72-3. Thereby, the output terminal Tb OUT and the inverting input terminal Tb of the operational amplifier 50b (-) terminal voltage of the capacitor C of the memory units 72-3 is applied is inverted between the non-inverting input terminal Tb of the operational amplifier 50b (+ ) Is grounded, a voltage equal to the voltage is output from the output terminal of the operational amplifier 50b.

以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたサンプリング電圧の反転値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていたサンプリング電圧の反転値に応じた電圧がオペアンプ５０ｂから出力される。   Similarly, every time a clock pulse is input, the shift register 54 shifts the pulse to the next stage. When the clock pulse is input n times (n is a natural number of 1 to m), the Q terminal of the flip-flop FFn is maintained at a high level, and the input signal is newly sampled and held in the capacitor C of the memory unit 72-n. Then, a voltage corresponding to the inverted value of the sampling voltage held in the capacitor C of the memory unit 72- (n + 1) is output from the operational amplifier 50b. However, with respect to the m-th clock pulse, the Q terminal of the flip-flop FFm is maintained at a high level, and the input signal is newly sampled and held in the capacitor C of the memory unit 72-m. A voltage corresponding to the inverted value of the sampling voltage held in the capacitor C is output from the operational amplifier 50b.

シフトレジスタ５４の段数及びメモリ単位７２の個数は必要なサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってスイッチト・キャパシタ回路２０２において所望の時間だけ入力信号を遅延かつ反転させた出力信号を得ることができる。   Since the number of stages of the shift register 54 and the number of the memory units 72 are set to the required sampling number m, the input signal is supplied to the switched capacitor circuit 202 for a desired time by matching the frequency of the clock pulse with the sampling frequency. A delayed and inverted output signal can be obtained.

スイッチト・キャパシタ回路２０２のキャパシタＣも、図２及び図３の平面図及び断面図に示したように構成することができる。   The capacitor C of the switched capacitor circuit 202 can also be configured as shown in the plan and sectional views of FIGS.

スイッチト・キャパシタ回路２０２の回路構成の場合、メモリ単位７２−１〜７２−ｍに含まれるキャパシタＣは、オペアンプ５０ｂに接続されたときに第１端子が反転入力端子Ｔｂ（−）に接続され、第２端子が出力端子ＴｂＯＵＴに接続される。このとき、オペアンプ５０ｂの反転入力端子Ｔｂ（−）に対する寄生容量が大きければ、その寄生容量の影響を受けてキャパシタＣにサンプリングされていた入力信号の電圧値に応じた出力信号の電圧を得ることができなくなる。 In the case of the circuit configuration of the switched capacitor circuit 202, the capacitor C included in the memory units 72-1 to 72-m has a first terminal connected to the inverting input terminal Tb (−) when connected to the operational amplifier 50b. The second terminal is connected to the output terminal Tb OUT . At this time, if the parasitic capacitance with respect to the inverting input terminal Tb (−) of the operational amplifier 50b is large, the voltage of the output signal corresponding to the voltage value of the input signal sampled in the capacitor C is obtained under the influence of the parasitic capacitance. Can not be.

そこで、スイッチト・キャパシタ回路２０２の場合、ｎウェル６２をキャパシタＣの第２端子となる下部電極とし、電極層６６をキャパシタＣの第１端子となる上部電極とすることが好適である。これによって、オペアンプ５０ｂにキャパシタＣを接続した際に、寄生容量Ｃｐ１よりも小さな寄生容量Ｃｐ２が反転入力端子Ｔｂ（−）側に接続され、寄生容量Ｃｐ１が出力端子ＴｂＯＵＴ側に接続されることとなり、ｎウェル６２をキャパシタＣの第１端子とし、電極層６６をキャパシタＣの第２端子とした場合に比べて出力信号に対する素子構成上の寄生容量の影響を小さくすることができる。 Therefore, in the case of the switched capacitor circuit 202, it is preferable that the n-well 62 is a lower electrode that becomes the second terminal of the capacitor C, and the electrode layer 66 is an upper electrode that becomes the first terminal of the capacitor C. Thereby, when connecting the capacitor C to the operational amplifier 50b, the parasitic capacitance small parasitic capacitance than Cp 1 Cp 2 is the inverting input terminal Tb (-) is connected to the side, the parasitic capacitance Cp 1 is connected to the output terminal Tb OUT side As a result, the influence of the parasitic capacitance on the element structure on the output signal can be reduced as compared with the case where the n-well 62 is the first terminal of the capacitor C and the electrode layer 66 is the second terminal of the capacitor C. .

なお、図１に示すスイッチト・キャパシタ回路２００の回路構成では、図５に示すように出力側のオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続される配線と出力端子ＴｂＯＵＴに接続される配線との間に生ずる寄生容量Ｃｐ３の影響を受ける。寄生容量Ｃｐ３は、メモリ単位５２−１〜５２−ｍに含まれるキャパシタＣに並列に接続されることになるので、入力信号と出力信号との相関関係に歪みを生じさせたり、入力信号がサンプリング周波数に近づくほど特性が低下する原因となる。そこで、第２の変形例として、図６に示すようなスイッチト・キャパシタ回路２０４の回路構成とすることも好適である。 In the circuit configuration of the switched capacitor circuit 200 shown in FIG. 1, as shown in FIG. 5, the wiring connected to the inverting input terminal Tb (−) of the operational amplifier 50b on the output side and the output terminal Tb OUT are connected. It is affected by the parasitic capacitance Cp 3 generated between the wiring. Parasitic capacitance Cp 3, it means that is connected in parallel to the capacitor C included in the memory unit 52-1 to 52-m, or cause distortion of the correlation between the input signal and the output signal, the input signal The closer to the sampling frequency, the lower the characteristics. Therefore, as a second modification, it is also preferable to adopt a circuit configuration of a switched capacitor circuit 204 as shown in FIG.

スイッチト・キャパシタ回路２０４は、その主構成は図１に示したスイッチト・キャパシタ回路２００と同様であるが、出力側のオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続される配線と出力端子ＴｂＯＵＴに接続される配線との間にダミー配線８０が設けられている点に特徴を有する。 The main configuration of the switched capacitor circuit 204 is the same as that of the switched capacitor circuit 200 shown in FIG. 1, but the wiring and output terminal connected to the inverting input terminal Tb (−) of the operational amplifier 50b on the output side. It is characterized in that a dummy wiring 80 is provided between the wiring connected to Tb OUT .

図７に、スイッチト・キャパシタ回路２０４のオペアンプ５０ｂの周辺の構造の平面図を示す。なお、図７において、オペアンプ５０ｂの具体的な構成については省略して図示している。   FIG. 7 shows a plan view of the structure around the operational amplifier 50b of the switched capacitor circuit 204. FIG. In FIG. 7, the specific configuration of the operational amplifier 50b is not shown.

半導体基板の表面上に絶縁膜が形成され、その絶縁膜上にオペアンプ５０ｂの非反転入力端子Ｔｂ（＋）、反転入力端子Ｔｂ（−）及び出力端子ＴｂＯＵＴにそれぞれ接続される配線８２，８４及び８６が形成される。ダミー配線８０は、反転入力端子Ｔｂ（−）と出力端子ＴｂＯＵＴとが並列に延伸される領域において反転入力端子Ｔｂ（−）に接続される配線８４と出力端子ＴｂＯＵＴに接続される配線８６との間に配置される。配線８０は、コンタクトホール（図示しない）等を用いて接地電位（基準電位）に保持される。なお、ダミー配線８０及び配線８２，８４及び８６は、フォトリソグラフィ技術及びエッチング技術等の既存の技術を利用して形成することができる。 An insulating film is formed on the surface of the semiconductor substrate, and wirings 82 and 84 connected to the non-inverting input terminal Tb (+), the inverting input terminal Tb (−), and the output terminal Tb OUT of the operational amplifier 50b, respectively, on the insulating film. And 86 are formed. The dummy wiring 80 includes a wiring 84 connected to the inverting input terminal Tb (−) and a wiring 86 connected to the output terminal Tb OUT in a region where the inverting input terminal Tb (−) and the output terminal Tb OUT extend in parallel. Between. The wiring 80 is held at the ground potential (reference potential) using a contact hole (not shown) or the like. The dummy wiring 80 and the wirings 82, 84, and 86 can be formed using an existing technique such as a photolithography technique and an etching technique.

このように、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間にダミー配線８０を設け、ダミー配線８０を接地電位（基準電位）に維持することによって、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間に発生する寄生容量Ｃｐ３を小さくし、寄生容量Ｃｐ３による悪影響を低減することができる。 As described above, the dummy wiring 80 is provided between the wiring 82 (or wiring 84) connected to the input terminal of the operational amplifier 50b and the wiring 86 connected to the output terminal, and the dummy wiring 80 is connected to the ground potential (reference potential). Thus, the parasitic capacitance Cp 3 generated between the wiring 82 (or wiring 84) connected to the input terminal of the operational amplifier 50b and the wiring 86 connected to the output terminal is reduced, and the parasitic capacitance Cp 3 is reduced. The adverse effect due to can be reduced.

なお、第２の変形例におけるダミー電極は、第１の変形例におけるスイッチト・キャパシタ回路２０２にも同様に適用することができる。この場合も、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間にダミー配線８０を設け、ダミー配線８０を接地電位（基準電位）に維持することによって、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間に発生する寄生容量Ｃｐ３を小さくし、寄生容量Ｃｐ３による悪影響を低減することができる。 The dummy electrode in the second modification can be similarly applied to the switched capacitor circuit 202 in the first modification. Also in this case, the dummy wiring 80 is provided between the wiring 82 (or wiring 84) connected to the input terminal of the operational amplifier 50b and the wiring 86 connected to the output terminal, and the dummy wiring 80 is connected to the ground potential (reference potential). Thus, the parasitic capacitance Cp 3 generated between the wiring 82 (or wiring 84) connected to the input terminal of the operational amplifier 50b and the wiring 86 connected to the output terminal is reduced, and the parasitic capacitance Cp 3 is reduced. The adverse effect due to can be reduced.

本発明の実施の形態におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。It is a figure which shows the structure of the electric circuit containing the direct charge type | mold switched capacitor circuit in embodiment of this invention. 本発明の実施の形態におけるメモリ回路のキャパシタＣの素子構造を示す平面図である。It is a top view which shows the element structure of the capacitor C of the memory circuit in embodiment of this invention. 本発明の実施の形態におけるメモリ回路のキャパシタＣの素子構造を示す断面図である。It is sectional drawing which shows the element structure of the capacitor C of the memory circuit in embodiment of this invention. 第１の変形例におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。It is a figure which shows the structure of the electric circuit containing the direct charge type | mold switched capacitor circuit in a 1st modification. 配線間に発生する寄生容量を説明する図である。It is a figure explaining the parasitic capacitance which generate | occur | produces between wiring. 第２の変形例におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。It is a figure which shows the structure of the electric circuit containing the direct charge type | mold switched capacitor circuit in a 2nd modification. 第２の変形例における回路構造を示す平面図である。It is a top view which shows the circuit structure in a 2nd modification. 従来の電圧バッファ型のスイッチト・キャパシタ回路を示す図である。It is a figure which shows the conventional voltage buffer type switched capacitor circuit. 従来の電荷転送型のスイッチト・キャパシタ回路を示す図である。It is a figure which shows the conventional charge transfer type switched capacitor circuit. 従来のダイレクトチャージ型のスイッチト・キャパシタ回路を示す図である。It is a figure which shows the conventional direct charge type switched capacitor circuit.

符号の説明Explanation of symbols

１０ オペアンプ、１２ スイッチング素子、１４ キャパシタ、１６，２０ スイッチング素子、１８ オペアンプ、２２ キャパシタ、２４ キャパシタ、２５ オペアンプ、２６，２８ スイッチング素子、３０ 転送用キャパシタ、５０ａ，５０ｂ オペアンプ、５２ メモリ単位、５４ シフトレジスタ、６０ 半導体基板、６２ Ｎウェル、６４ 絶縁膜、６６ 電極層、６８ 層間絶縁膜、７０ 配線層、７２ メモリ単位、８０ ダミー配線、８２，８４，８６ 配線、１００，１０２，１０４，２００，２０２，２０４ スイッチト・キャパシタ回路。   10 operational amplifiers, 12 switching elements, 14 capacitors, 16, 20 switching elements, 18 operational amplifiers, 22 capacitors, 24 capacitors, 25 operational amplifiers, 26, 28 switching elements, 30 transfer capacitors, 50a, 50b operational amplifiers, 52 memory units, 54 shifts Register, 60 Semiconductor substrate, 62 N well, 64 Insulating film, 66 Electrode layer, 68 Interlayer insulating film, 70 Wiring layer, 72 Memory unit, 80 Dummy wiring, 82, 84, 86 Wiring, 100, 102, 104, 200, 202, 204 Switched capacitor circuit.

Claims (3)

電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第１の端子をオペアンプの出力端子に接続し、前記キャパシタの第２の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、
を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、
前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、
前記電極層を前記キャパシタの第１の端子とし、前記ウェルを前記キャパシタの第２の端子とすることを特徴とする電気回路。 A capacitor for holding electric charge;
A first mode in which an input signal is supplied to the first terminal of the capacitor at the time of sampling, and a charge corresponding to the intensity of the input signal is accumulated in the capacitor by maintaining the second terminal of the capacitor at a reference potential And a second mode in which the first terminal of the capacitor is connected to the output terminal of the operational amplifier and the second terminal of the capacitor is connected to the inverting input terminal of the operational amplifier at the time of output. When,
An electrical circuit comprising a switched capacitor circuit comprising at least one memory unit comprising:
The capacitor included in the memory unit includes a well formed in a semiconductor substrate, an insulating film formed on the well, and an electrode layer formed on the insulating film.
An electric circuit comprising the electrode layer as a first terminal of the capacitor and the well as a second terminal of the capacitor. 電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第２の端子をオペアンプの出力端子に接続し、前記キャパシタの第１の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、
を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、
前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、
前記電極層を前記キャパシタの第２の端子とし、前記ウェルを前記キャパシタの第１の端子とすることを特徴とする電気回路。 A capacitor for holding electric charge;
A first mode in which an input signal is supplied to the first terminal of the capacitor at the time of sampling, and a charge corresponding to the intensity of the input signal is accumulated in the capacitor by maintaining the second terminal of the capacitor at a reference potential And a second mode in which the second terminal of the capacitor is connected to the output terminal of the operational amplifier and the first terminal of the capacitor is connected to the inverting input terminal of the operational amplifier at the time of output. When,
An electrical circuit comprising a switched capacitor circuit comprising at least one memory unit comprising:
The capacitor included in the memory unit includes a well formed in a semiconductor substrate, an insulating film formed on the well, and an electrode layer formed on the insulating film.
An electric circuit comprising the electrode layer as a second terminal of the capacitor and the well as a first terminal of the capacitor. 請求項１又は２に記載の電気回路であって、
前記オペアンプの入力端子に接続される配線と前記オペアンプの出力端子に接続される配線との間にダミー配線を形成し、前記ダミー配線を基準電位に維持することを特徴とする電気回路。 The electric circuit according to claim 1 or 2,
An electric circuit, wherein a dummy wiring is formed between a wiring connected to the input terminal of the operational amplifier and a wiring connected to the output terminal of the operational amplifier, and the dummy wiring is maintained at a reference potential.
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