JP4868265B2 - 垂直アクセスデバイスを持つメモリ - Google Patents
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Description
［関連出願］
本特許出願は2007年1月22日出願の米国特許出願No. 11/656,125の優先権の利益を主張し、同出願は引用により本明細書に組み込まれる。
本特許出願は2007年1月22日出願の米国特許出願No. 11/656,125の優先権の利益を主張し、同出願は引用により本明細書に組み込まれる。
［技術分野］
本明細書に開示の情報は、半導体メモリデバイスと、そうしたデバイスの形成方法とを含む、集積回路デバイスとその製造方法とに概して関連する。
本明細書に開示の情報は、半導体メモリデバイスと、そうしたデバイスの形成方法とを含む、集積回路デバイスとその製造方法とに概して関連する。
パーソナルコンピュータ、ワークステーション、コンピュータサーバ、メインフレーム、ならびに、プリンタ、スキャナ、およびハードディスクドライブなどの他のコンピュータ関連機器といった、多くの電子デバイスは、低消費電力でありながら大容量データ記憶能力を提供するメモリデバイスを必要とする。上述のデバイスでの使用に適したメモリデバイスの一種は、ダイナミックランダムアクセスメモリ（DRAM）である。
簡単かつ大まかに言えば、DRAMは行と列に適切に配置される複数のメモリセルを持つメモリアレイを含む。各行においてセルを結合するために複数の導電性“ワード線”がアレイの行に沿って位置し、一方、複数の導電性“ビット線”がアレイの列に沿って位置し、各列においてセルに結合する。アレイ内のメモリセルは、トランジスタなどのアクセスデバイスと、キャパシタなどの蓄積デバイスを含む。アクセスデバイスと蓄積デバイスは動作可能に結合され、蓄積デバイスを所定の荷電状態（選択される論理状態に対応）にすることにより、メモリセル内に情報が記憶され、記憶された情報を読み出すために、アクセスデバイスを通して荷電状態にアクセスするようになっている。
メモリアレイ内の個々のメモリセルは、ビット線のうちの特定の一つを活性化しながら、ワード線のうちの特定の一つを活性化することによって選択される。従って、メモリセルに書き込むためには、選択されたビット線がハイ（high）もしくはロー（low）の論理状態に駆動され、かつ、蓄積デバイスをハイもしくはローの論理状態に荷電するために充分な時間にわたって、アクセスデバイスがオン（on）にされる。アクセスデバイスはその後オフ（off）にされ、選択された論理状態を蓄積デバイス上に残す。一般的に漏れ電流（リーク電流）が生じるため、蓄積デバイス内で所望の論理状態を維持するために蓄積デバイスは定期的にリフレッシュされる。メモリセル内に記憶された論理状態を読み出す、もしくはリフレッシュするために、アクセスデバイスがオンのとき、ビット線は浮遊してもよく、ビット線上のわずかな電位差が感知され、適切に増幅され得るようになっている。電位差が所定の閾値を超えると、セルがリフレッシュされる。
DRAMデバイスのメモリ容量を増加するために、半導体基板上のメモリセルの実装密度が増加され得るよう、メモリセルの構成要素によって占められる表面積は着実に減少されてきた。表面積の削減と、その結果生じる実装密度の増加は、メモリセル構成要素のフィーチャサイズの全体的な減少によって実現され、また、メモリセル構成要素が概して基板の表面に広がるだけでなく、基板の中に及ぶように、著しく三次元化されたメモリセル構成要素を形成することによって、実現されてきた。
メモリデバイス内のメモリセルの実装密度を顕著に増加する有用な構造の一つは、垂直（縦型）アクセスデバイスである。一般的に、垂直アクセスデバイスは基板内にエッチングされる凹部内に形成される。そうして一対の垂直側壁が形成され、垂直側壁の間に水平な底部がのびる。一般的に誘電体層が凹部の内側に設けられ、側壁領域に所望の導電性を与えるために選択的ドーピングが利用される。ゲート構造は典型的には側壁領域に隣接して位置付けられる。当該技術分野で周知の通り、その後垂直アクセスデバイスの様々な部分が、メモリデバイスの様々な他の部分に動作可能に結合される。
垂直アクセスデバイスは一般的に実装密度を増加するが、従来の垂直アクセスデバイスにおいては、角領域が比較的高い静電電位を生じ得るという重大な欠点が存在し、これは角領域における局所的な絶縁破壊につながる可能性がある。角領域における絶縁破壊は、誘電体絶縁層の厚さの増加によって少なくとも部分的に抑制され得るが、この方法からはいくつかの欠点が生じる。例えば、選択された誘電体層の厚さが増加すると、デバイスにおけるゲート静電容量が削減され、デバイスのスイッチングタイムに悪影響を与える可能性がある。
本明細書に発明の概要に該当する記載なし。
本発明の様々な実施形態は、以下の図面を参照して下記に詳細に記載される。
本発明の様々な実施形態に従うメモリデバイスの概略ブロック図である。
図１に示されるメモリアレイの部分概略図である。
図２のメモリアレイのメモリセルの概略図である。
本発明の実施形態のいくつかに従って形成される複数の垂直アクセスデバイスを示すメモリデバイスの部分等角図である。
本発明の実施形態のいくつかに従うアクセスデバイスの部分側面立面図である。
本発明の実施形態のいくつかに従うアクセスデバイスの別の部分側面立面図である。
本発明の実施形態のいくつかに従うアクセスデバイスのさらに別の部分側面立面図である。
本発明の実施形態のいくつかに従うアクセスデバイスのさらに別の部分側面立面図である。
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本発明の実施形態のいくつかに従うメモリデバイスの部分上面図である。
本発明の別の実施形態に従う処理システムの概略ブロック図である。
開示される様々な実施形態の多くは、メモリデバイスと、そうしたデバイスを製造する方法とに関し、特にメモリデバイス用の垂直（縦型）アクセスデバイスに関する。そうした実施形態の完全な理解を提供するために、本発明の特定の実施形態の具体的な詳細が、以下の説明と図１から図１６に示される。しかしながら当業者は、以下の説明に記載される詳細の一部がなくとも、実施が可能であり、多くの実施形態が実践され得ることを理解するだろう。
図１は、本発明の一実施形態に従うメモリデバイス10の概略ブロック図である。メモリデバイス10は、選択的マスキング、フォトリソグラフィ、エッチング、材料堆積、選択的ドーピング、平坦化、および他の既知の製造方法を含む様々な製造方法によって、半導体基板12上に作製される。複数のメモリセル（図１には不図示）を持つメモリアレイ14が、前述の製造方法の選択的適用によって半導体基板12上に配置される。メモリアレイ14内に含まれるメモリセルの各々は、本発明の実施形態に従って構築されるアクセスデバイス（下記でより詳細に述べる）を含む。メモリデバイス10はまた、一つ以上の周辺回路16をも含み、これは複数の制御線18によってメモリアレイ14に動作可能に結合する。周辺回路16は一般的に、情報が記憶されアクセスされ得るように、メモリアレイ14内のメモリセルをアドレス指定するように構成される回路を含む。従って、メモリデバイス10内の周辺回路16は、センス増幅器、適切な多重化回路および逆多重化回路、ラッチ回路、バッファ回路、ならびに、外部デバイスと通信するように構成される入力回路と出力回路を含み得る。周辺回路16はまた、メモリデバイス10への電力を供給および／または制御するように動作可能な様々な回路をも含み得る。
図２は、図１に示される実施形態に従うメモリアレイ14の部分概略図である。メモリアレイ14は、ほぼ直交するワード線20とビット線22に結合する複数のメモリセル18を含む。ワード線20とビット線22は共同して複数のアドレス線を形成し、これは図１の周辺回路16に結合し得る。メモリセル18はそれぞれ、各ワード線20とビット線22に動作可能に結合するアクセスデバイスと蓄積デバイス（図２には不図示）を含む（下記でより詳細に述べる）。特に、アクセスデバイスは本発明の実施形態に従って構築され、これについても下記でより詳細に述べる。単一のメモリアレイ14が示されるが、当然のことながらメモリアレイ14は複数のバンクに分離されてもよく、各バンクは専用の入力ポートと出力ポートを持ち、これらはさらに共通の内部バスに結合し、異なるバンクから連続的にもしくは同時に情報が書き込まれ、アクセスされ得るようになっていてもよい。
図３は、図２に示される実施形態に従うメモリセル18の概略図である。メモリセル18はアクセスデバイス30を含み、これは金属酸化膜半導体電界効果トランジスタ（MOSFET）であってよい。従って、アクセスデバイス30は、チャネル領域がn型半導体材料から成る場合にはp-MOSFET、あるいは、チャネル領域がp型半導体材料から成る場合にはn-MOSFETであり得る。いずれの場合にも、アクセスデバイス30は一般的に半導体基板12（図１）を適切にドープすることによって形成され、これはシリコンもしくはシリコンゲルマニウム（SiGe）などの半導体材料の混合物から成るバルク基板であってよい。あるいは、基板12はシリコンオンサファイア基板などのシリコンオンインシュレータ構造を含んでもよい。適切にドープされた領域は、その後ドープ領域を相互接続することによってメモリセル18の他の部分に動作可能に結合し得る。相互接続は選択された金属から形成されてもよく、あるいはポリシリコンなどの他の導電性材料から形成されてもよい。繰り返すが、アクセスデバイス30は本発明の実施形態に従って構築され、これについては下記でより詳細に述べる。メモリセル18はまた、アクセスデバイス30に結合する蓄積デバイス38をも含む。蓄積デバイス38は適切に大きな静電容量を持つ容量性構造であってよく、適切な信号がアクセスデバイス30によって周辺回路16（図１）に通信され得るようになっている。従って容量性構造は、トレンチ型やスタック型のキャパシタ構造のような三次元容量構造を含み得る。例えば容量性構造は、DeBoerらの米国特許No. 6,635,540、表題“DRAM Capacitor Formulation Using a Double-Sided Electrode”に開示されているような三次元容量性デバイスを含んでよく、この特許は引用により本明細書に組み込まれる。
図４は、メモリデバイス40の部分斜視図であり、図１の半導体基板12上に位置する複数の垂直（縦型）アクセスデバイス42を示している。なお、図１は、様々な実施形態を説明するために使用される。図示を明確にするため、メモリデバイス40の一部分は省略され得るが、その部分は2004年9月1日出願のWerner Juenglingの米国特許出願公開No. US 2006/0046407 A1、表題“DRAM Cells with Vertical Transistors”に詳細に開示され得、この出願は引用により本明細書に組み込まれる。垂直アクセス構造42の各々は、選択された距離d1だけx方向に互いに間隔を開けて配置され得る。垂直アクセス構造42はそれぞれ、相対する一対のほぼ平行な側壁45を画定するために、基板12から外側にのびる相対する一対の柱状部分44を含み、側壁45はその間にのびる底部47を持つ。柱状部分44は選択された距離d2だけy方向に間隔を開けて配置される。柱状部分44は、ソース／ドレイン領域、およびチャネル領域をそれぞれ提供することによって、共同して垂直アクセスデバイス42を形成する（下記でより詳細に述べる）。複数の互いに整列した第一のトレンチ50は、構造42に沿ってその間にのび、様々な方法によって第一のトレンチ50内に堆積され得る導電性ワード線（図４には不図示）に適応するように構成される（以下で詳細に述べる）。第一のトレンチ50にほぼ垂直である、複数の互いに整列した第二のトレンチ52は、側壁45と底部47によって画定される。比較的深い第三のトレンチ53もまたデバイス40内に形成され、これらは第二のトレンチ52とほぼ位置整合されており、垂直アクセス構造42の間に位置する。
ここで図５から１１を用いて、様々な実施形態に従う垂直アクセスデバイス42を持つメモリデバイス40を形成する方法を図示する。まず図５を参照すると、図４に示される構造の形成中に基板12に適用される誘電体層60を含む、基板12の部分側面立面図が示される。半導体基板12は、半導体表面を持ついかなる半導体ベース構造を含んでもよく、シリコン、シリコンオンインシュレータ（SOI）、およびシリコンオンサファイア（SOS）構造を含んでもよい。さらに基板12は、ドープおよび非ドープの半導体材料、および／または半導体ベース上に支持されるシリコンのエピタキシャル層を含んでもよい。さらに、半導体基板12を構成する材料は完全にシリコンベースである必要はない。例えば基板12は、完全にゲルマニウムから成る部分、もしくはシリコンとゲルマニウムの組み合わせから成る部分、もしくはヒ化ガリウムから成る部分も含んでもよい。実施形態に従うドープ構造については、下記でより詳細に述べる。誘電体層60は任意の適切な誘電材料を含んでよく、それは化学蒸着（CVD）を用いて表面上に堆積される比較的厚い二酸化シリコン層を含んでもよい。あるいは、誘電体層60は、基板12を高温で酸素雰囲気に晒すことによって形成される熱成長層であってもよい。
垂直アクセス構造42は、深さd3まで基板12を適切にエッチングすることによって形成される第二のトレンチ52を含む。トレンチ52はウェットエッチングプロセスを用いてエッチングされてもよく、もしくは、プラズマエッチング、イオンミリング、および反応性イオンエッチング（RIE）を含み得るドライエッチングプロセスを用いてエッチングされてもよい。トレンチ50とトレンチ53は、一般的に深さd3よりも深い深さまで形成され、これらもまたウェットエッチングプロセスもしくはドライエッチングプロセスを用いて形成され得る。トレンチ50はおよそ約1.5Fの深さまでエッチングされ、Fはデバイス40の関連垂直フィーチャサイズである。一般的に関連フィーチャサイズは、デバイス40を形成するために使用されるフォトマスク上の解像可能な最小フィーチャによって決定される。様々な実施形態では、トレンチ50は深さおよそ1750オングストローム（Å）であるが、トレンチ50はこの深さよりも浅くても深くてもよい、他の適切な深さまで形成されてもよい。
ここで図６を参照すると、トレンチ52を少なくとも部分的に充填する誘電性充填材49がトレンチ52の中に堆積され得る。様々な誘電材料が使用され得るが、様々な実施形態では、誘電性充填材49は例えば、低圧化学蒸着（LPCVD）、プラズマ増強化学蒸着（PECVD）、もしくは他の同様の堆積法を用いるオルトケイ酸テトラエチル（TEOS）の熱分解によって形成される、二酸化シリコンによって形成されてもよい。トレンチ53は誘電材料55で充填され得、これは、例えば化学蒸着（CVD）を用いて、もしくは他の既知の方法によって堆積される二酸化シリコンを含んでよい。
図７は図４のメモリデバイス40の部分側面立面図であり、これを用いて形成方法をさらに説明する。トレンチ誘電体層62は、トレンチ50の側壁46と底部48に堆積され得る。トレンチ誘電体層62は、側壁46と底部48上に成長もしくは堆積され得る任意の適切な誘電材料であってよいが、トレンチ誘電体層62は熱成長二酸化シリコン（SiO2）層を含んでもよい。一般的に、熱成長SiO2層は基板12の結晶配向によって支配される厚さを生じる。従って、熱成長SiO2層は側壁46上に所望の厚さまで形成され、一方、底部48上に成長される二酸化シリコン層は、側壁46上に成長されるSiO2層の厚さよりも比較的薄くなり得る。あるいは、トレンチ誘電体層62は窒化シリコン（Si3N4）層を含んでもよい。その後導電性膜64が、少なくともトレンチ50の側壁46と底部48に所望の厚さまで堆積され得る。導電性膜64は遷移金属などの金属を含んでもよく、もしくは、窒化チタン（TiN）および窒化タンタル（TaN）などの他の導電材料、ならびにケイ化コバルト（CoSi）およびケイ化ニッケル（NiSi）などの様々なケイ化物を含んでもよい。膜64を構成する導電材料は、ドープもしくは非ドープであってもよく、ポリシリコンも含んでもよい。導電性膜64は、低圧化学蒸着（LPCVD）を含んでもよい化学蒸着（CVD）を用いて堆積され得る。様々な実施形態では、導電性膜64はおよそ0.25Fからおよそ0.5Fの範囲の厚さまで側壁46と底部48上に堆積され得、ここでFはデバイス40の関連フィーチャサイズである。導電性膜64はまた、およそ150Åからおよそ350Åの範囲の厚さまで形成されてもよい。補助層66が少なくともトレンチ50に適用されてもよく、これはSiO2層もしくはSi3N4層を含んでよく、CVDもしくは他の適切な方法を用いて堆積され得る。加えて、他の適切な材料が層66用に使用されてもよく、これは導電材料を含んでもよい。
ここで図８を参照すると、補助層66と導電性膜64の一部分を除去するために補助層66が選択的にエッチングされ得る。様々な実施形態では、トレンチ50の底68は、底68に隣接する補助層66が除去されるようにスペーサーエッチングされ得る。加えて、底68に隣接する導電性膜64の一部分もスペーサーエッチングによって同様に除去され得、導電性膜64の残存部分が互いに電気的に分離されるようになっている。様々な実施形態では、トレンチ50の底68は、補助層66と導電性膜64を通してトレンチ誘電体層62の中へ下方にスペーサーエッチングされ得る。図８に示されるように、トレンチ50の底68に向けられるスペーサーエッチングは、トレンチ50の外側にある補助層66の一部分をも除去する。トレンチ50の底68における補助層66と導電性膜64のスペーサーエッチングは、プラズマエッチング、イオンビームエッチング、および反応性イオンエッチング（RIE）などの異方性ドライエッチング法を用いて行われ得る。
図８は補助層66と導電性膜64に向けられるスペーサーエッチングを示すが、当然のことながらスペーサーエッチングは開示された構造の他の部分に向けられてもよい。例えばスペーサーエッチングは下層のシリコン材料の大部分をエッチングしてもよく、もしくはスペーサエッチングは、適切なエッチング技術を選択しながら、層66、膜64および下層のシリコン材料の削減をもたらしてもよい。
図８に示されるスペーサーエッチング手順に続いて、ここで図９を参照すると、導電性膜64が補助層66をアンダーカットするように、導電性膜64がさらにエッチングされ得る。従って、導電性膜64の下縁70はトレンチ50の中に深さd4までのび、これは概してトレンチ52の深さd3（図５）よりも深く、下縁70が側壁46と底部48の交わる部分から離れて位置するようになっている。導電性膜64はまた、上縁72がトレンチ50の中に深さd5までのびるように、導電性膜64をアンダーカットするためにもエッチングされ得る。下縁70と上縁72の位置は、デバイス42に所望の特性を与えるためにウェットおよび／またはドライエッチング法を用いて適切に位置付けられ得る。例えば、下縁70と上縁72の位置は、デバイス42内に所望のゲート静電容量をもたらすように、もしくは、デバイス42に所望の閾値電圧をもたらすなど、他の所望の動作特性を与えるように、適切に構成され得る。図９に示されるアンダーカット手順の最中、導電性膜64の所望の厚さtが維持されるように、補助層66は導電性膜64の長手方向表面を保護する。補助層66の残存部分は、図１０に示されるように導電性膜64から随意に選択的に除去され得る。除去に対する層66（図９）の選択性は、層66を高密度化することによって増進され得る。例えば、誘電体層66が、堆積されたSi3N4層を含む際には、一定期間にわたって所定条件に維持される窒化雰囲気に層66を晒すことによって、層66が高密度化され得る。
図１１に移ると、垂直アクセス構造42は、柱状部分44内に少なくとも部分的にのびる第一のドープ領域74と、基板12内にのびる第二のドープ領域76とを含む。図１１において図示を明確にするため、デバイス42の前面部分上の導電性膜64は除去されるが、デバイス42の後方部分上の導電性膜64は保持される。しかし当然のことながら、導電性膜64は垂直アクセスデバイス42の対向側面上に存在してもよい。第一のドープ領域74は、領域74に所望の導電性が与えられるように、イオン注入プロセスによって選択的に形成され得る。様々な実施形態では、イオン注入プロセスは、イオン注入がトレンチ52内に及ぶことがないよう、選択された化学種の角度イオン注入を含んでもよい。イオン注入のために適切な化学種は、例えばリン、ヒ素、およびホウ素イオンを含み得るが、他の適切な化学種もまた使用され得る。
様々な実施形態では、第一のドープ領域74はn+導電性をもたらすためにドープされ得、一方第二のドープ領域76はp-導電性をもたらすためにドープされ得る。様々な実施形態のさらに別のものにおいては、第一のドープ領域74はp+導電性をもたらすために選択的にドープされ得、一方第二のドープ領域76はn-導電性をもたらすために選択的にドープされ得る。他の様々な実施形態では、第一のドープ領域74と第二のドープ領域76は他の導電性をもたらすために選択的にドープされ得る。例えば、第一のドープ領域74は第一の導電性をもたらすためにドープされ得、これはp型もしくはn型の導電性のいずれであってもよく、第二のドープ領域76は第二の導電性をもたらすためにドープされ得、これもまたp型もしくはn型の導電性のいずれであってもよいが、第一の導電性は第二の導電性とは異なる。様々な実施形態のさらに別のものにおいては、トレンチ誘電体層62と、トレンチ50の底部48に隣接する基板12の部分の絶縁特性を改良するために、追加のイオン注入プロセスがトレンチ50（図１０）内に向けられ得る。
なおも図１１を参照すると、第一のドープ領域74は基板12の中に深さd6まで形成され得る。深さd6は深さd5よりも深くてもよいが、深さd4よりも浅く、導電性膜64が第一のドープ領域74を超えてのびるようになっている。しかし様々な実施形態の他のものにおいては、深さd6は深さd4まで下方にのびてもよく、もしくはさらに深さd4を超えてのびてもよい。
図１２は、様々な実施形態に従って形成される少なくとも一つの垂直（縦型）アクセスデバイスを含むメモリデバイス100の部分側面図である。メモリデバイス100は支持基板102を含み、これはドープもしくは非ドープの半導体材料を含んでよく、シリコンのバルク基板であってよい。あるいは、バルク基板はシリコンゲルマニウム（SiGe）などの半導体材料の混合物から構成されてもよい。基板102はまた、シリコンオンインシュレータ構造などの他の既知の半導体構造も含んでもよい。メモリデバイス100はまた、上述の方法に従って形成される少なくとも一つの垂直アクセスデバイス104も含み、これは誘電材料106に隣接する。誘電材料106は、二酸化シリコンなどの前述の誘電材料のうちのいずれを含んでもよい。デバイス100のための導電性ワード線を形成するために、垂直アクセスデバイス104の活性領域上を横切ってのびる導電性膜106がメモリデバイス100上に形成される。前述の通り、導電性膜106は、導電性金属膜、ドープもしくは非ドープのポリシリコンまたはケイ化物などの半導体材料から構成され得る。導電性膜106はデバイス100の末端部分108にまでのびてもよく、この末端部分は先に開示された誘電材料のうちのいずれかなどの誘電材料から構成され得る。末端部分108に沿ってのびる導電性膜106の一部分は、末端部分108の実質的な側面部分に隣接し得る。導電性膜106はまた、末端部分108の周囲、および末端部分108の互いに反対側の面上にも途切れることなくのび得る。ここで図１３も参照すると、導電性膜106が、末端部分108の互いに反対側の面上に配置された導電性膜106に結合するように、導電性膜106が末端部分108の周囲にのびる様がメモリデバイス100の背面図に示される。導電性膜106は末端部分108の周囲にのびるように示されるが、当然のことながら末端部分108の各側面上の導電性膜106は、各側面上の膜106の間にのびるコンタクト構造110を提供することによって電気的に結合され得る（下記でより詳細に述べる）。
なおも図１２を参照すると、導電性膜106はコンタクト構造110に結合し得、コンタクト構造もまた、末端部分108の上部に広がるように適切に形成され得、末端部分108の互いに反対側の面に沿ってのびる導電性膜106の一部分もコンタクト構造110に結合するようになっている。コンタクト構造110は、既知の金属堆積法によって末端部分108上に配置される金属から構成され得る。コンタクト構造110はまた、ドープもしくは非ドープのポリシリコン、またはさらにケイ化物材料などの、導電性非金属材料から構成され得る。デバイス100が不揮発性メモリデバイスとして動作することを可能にするために、メモリデバイス100内に他の構造が含まれてもよい。一つ以上の導電性構造112が、アクセスデバイス104に動作可能に結合してもよく、これはデバイス100の導電性ビット線を形成する。導電性構造112はまた、既知の方法によってアクセスデバイス104に配置される金属から構成され得る。導電性構造112はまた、ドープもしくは非ドープのポリシリコン、またはさらにケイ化物材料などの、導電性非金属材料から構成され得る。蓄積デバイス114もまた、所定の論理状態のための蓄積手段を提供するためにアクセスデバイス104に動作可能に結合し得る。蓄積デバイス114は、一般的にデバイス100の製造中に形成される、コンテナキャパシタ、もしくは他の類似構造を含んでもよい。
図１４はメモリデバイス100の別の側面図である。メモリデバイス100は、導電性膜106とアクセスデバイス104の間に位置する誘電体層116をさらに含む。誘電体層116は上述の方法に従って形成され得、先に開示された誘電材料のいずれから構成されてもよい。
図１５はメモリデバイス100の部分上面図である。その中に示されるように、導電性膜106と導電性構造112はほぼ直交するワード線とビット線のネットワークを共同して形成し、これらはそれぞれアクセスデバイス104に結合し、ひいては、蓄積デバイス114に動作可能に結合して、メモリデバイス100を形成し得る。メモリアレイの一部分のみが図１２から図１５に示されるが、当然のことながらメモリデバイス100は、当該技術分野で既知の通り、異なるメモリバンクに分離されてもよい。さらにメモリデバイス100は、図１５に示されていない、センス増幅器、アドレス回路、ラッチ回路、多重化回路、および他の既知の回路をも含んでもよい。
図１６は本発明の別の実施形態に従う処理システム200の概略ブロック図である。処理システム200は中央処理装置（CPU）202を含み、これはデータおよびプログラム命令を受信することができる任意のデジタルデバイスを含んでもよく、さらにプログラム命令に従ってデータを処理するように構成される。従って、CPU202は汎用シングルチップもしくはマルチチップマイクロプロセッサなどのマイクロプロセッサを含んでよく、またはデジタル信号処理装置、もしくは他の同様のプログラム可能な処理装置を含んでもよい。CPU202は通信バス206を介してメモリユニット204と通信するように構成される。メモリユニット204は、図１２に示される垂直アクセスデバイス104など、本発明の上述の実施形態に従って構築される垂直アクセスデバイスを含む。処理システム200はまた、バス206に結合する様々な他のデバイスも含んでもよく、これらはCPU202とメモリユニット204と共同して情報をやりとりするように動作可能である。例えば、処理システム200は、プリンタ、表示装置、キーボード、マウス、もしくは他の既知の入力／出力デバイスといった、一つ以上の入力／出力（I/O）デバイス208を含んでもよい。処理システム200は大容量記憶デバイス210も含んでもよく、これはハードディスクドライブ、フロッピー（登録商標）ディスクドライブ、光ディスクデバイス（CD-ROM）、もしくは他の類似デバイスを含んでもよい。
本発明の様々な実施形態が図示され記載されてきたが、上述の通り、本発明の趣旨と範囲から逸脱することなく多くの変更がなされ得る。例えば、垂直アクセスデバイスのいくつかの実施形態はDRAMメモリデバイスに関連して説明されるが、当然のことながらいくつかの実施形態は、ダイナミックランダムアクセスメモリ（DRAM）、EDO（extended data out）DRAM、同期ダイナミックランダムアクセスメモリ、ダブルデータレート同期ダイナミックランダムアクセスメモリ（DDR SDRAM）、同期リンクダイナミックランダムアクセスメモリ（SLDRAM）、ビデオランダムアクセスメモリ（VRAM）、RAMBUSダイナミックランダムアクセスメモリ（RDRAM）、スタティックランダムアクセスメモリ（SRAM）、フラッシュメモリといった、スタティックメモリ、ダイナミックメモリなど、および他の既知のメモリデバイスなど、幅広い他のメモリデバイスにも、大幅な変更なく組み込まれ得る。
本明細書の一部を成す添付の図面は、限定ではなく例示として、発明の主題が実践され得る具体的実施形態を示す。図示された実施形態は、当業者が本明細書に開示される教示を実践できるように十分詳細に記載される。他の実施形態がそこから派生して利用されてもよく、本開示の範囲から逸脱することなく、構造的、論理的置換や変更がなされてもよい。従って「発明を実施するための形態」は、限定的な意味でとられるものではなく、様々な実施形態の範囲は、添付の請求項と、それら請求項が権利付与される均等物の全範囲を伴ってのみ、規定される。
従って、本明細書には特定の実施形態が図示され記載されているが、同じ目的を実現するように計算された任意の構成が、示された特定の実施形態と置き換えられてもよいことを理解すべきである。本開示は、様々な実施形態のいかなる、また全ての改作もしくは変形をも包含することを意図する。上記の実施形態の組み合わせ、および本明細書に具体的に記載されていない他の実施形態は、上記説明を考察することで当業者に明らかとなるだろう。
「要約」は、読者が技術的開示の本質を迅速に理解することを可能にする要約を必要とする、37 C.F.R. §1.72(b)に従うように提供される。これは請求項の範囲もしくは意味を解釈もしくは限定するためには使用されないという理解と共に提出される。加えて、前述の「発明を実施するための形態」では、開示の合理化を目的として、様々な特徴が一つの実施形態にまとめられてもよいことがわかるだろう。この開示方法は、請求された実施形態が、各請求項で明示的に列挙されている特徴よりも多くの特徴を必要とするという意図を反映するものと解釈されるべきではない。むしろ、以降の請求項が反映するように、本発明の主題は単一の開示された実施形態の全特徴よりも少ない特徴の内にある。従って以降の請求項は本明細書の「発明を実施するための形態」に組み込まれ、各請求項は別々の実施形態として独立する。
Claims (17)
- 半導体基板上に形成された複数のメモリセルであって、前記半導体基板上に形成された互いに直交するワード線及びビット線に結合された複数のメモリセルを含む、メモリアレイにおいて、
前記複数のメモリセルの各々は、
蓄積キャパシタと、
前記半導体基板内に形成されたＭＯＳトランジスタであって、前記蓄積キャパシタと、前記ワード線のうちの選択された一つと、前記ビット線のうちの選択された一つとに結合されたＭＯＳトランジスタと、
を含み、
前記メモリアレイは、
前記半導体基板内に形成された複数の凹部（５０）であって、該複数の凹部の各々が、一対の対向する側壁部（４６）とその間にのびる底部（４８）とを含む、複数の凹部（５０）と、
前記凹部の前記対向する側壁部のそれぞれの壁面上に部分的に配置された、前記ワード線の一部であるゲート導電性膜（６４）と、
前記対向する側壁部のそれぞれの壁面と前記ゲート導電性膜との間に配置されたゲート誘電体層（６２）と、
前記複数の凹部のうちの互いに隣接する凹部の間に形成された複数の第１のトレンチ（５３）であって、前記複数の凹部の前記一対の対向する側壁部（４６）の壁面に対して垂直な方向にのび、かつ、前記凹部の深さより深い深さを有する複数の第１のトレンチ（５３）と、
前記複数の凹部の前記対向する側壁部（４６）内に、前記対向する側壁部の壁面に対して垂直な方向に形成された複数の第２のトレンチ（５２）であって、該複数の第２のトレンチの各々が、一対の対向する側壁部（４５）とその間にのびる底部（４７）とを含み、かつ、前記凹部の深さより浅い深さを有し、前記第２のトレンチの前記一対の対向する側壁部（４５）のうちの一方が前記ＭＯＳトランジスタの一対のソース／ドレイン領域のうちの一方を含み、かつ、前記第２のトレンチの前記一対の対向する側壁部（４５）のうちの他方が前記ＭＯＳトランジスタの一対のソース／ドレイン領域のうちの他方を含み、前記第２のトレンチの前記一対の対向する側壁部（４５）の間の前記底部（４７）が前記ＭＯＳトランジスタのチャネル領域を含む、複数の第２のトレンチ（５２）と、
をさらに含むことを特徴とするメモリアレイ。 - 前記凹部は前記半導体基板の中に第一の深さまでのび、前記ゲート導電性膜は前記凹部の各側壁部の壁面に沿って前記第一の深さよりも浅い第二の深さまでのびている、請求項１に記載のメモリアレイ。
- 前記ソース／ドレイン領域は、前記第２のトレンチの前記側壁部の中に、前記半導体基板に対して垂直下方方向に第一の深さまでのび、前記ゲート導電性膜は前記凹部の前記側壁部の壁面に沿って前記第一の深さよりも深い第二の深さまでのびている、請求項１に記載のメモリアレイ。
- 前記ゲート導電性膜は上縁をさらに含み、前記上縁は、前記第一の深さ及び前記第二の深さよりも浅い第三の深さまで前記凹部内で陥凹される、請求項３に記載のメモリアレイ。
- 前記ゲート導電性膜は、前記凹部の前記側壁部と前記底部とが交わる部分から離れてのびる下縁をさらに含む、請求項１に記載のメモリアレイ。
- 前記ゲート誘電体層は、前記凹部の前記底部と前記一対の対向する側壁部とを覆っている、請求項１に記載のメモリアレイ。
- 前記ソース／ドレイン領域は、n+およびp-の導電性のうちの少なくとも一方を前記ソース／ドレイン領域に与えるようドープされている、請求項１に記載のメモリアレイ。
- 前記蓄積キャパシタはトレンチ型又はスタック型のキャパシタを含む、請求項１に記載のメモリアレイ。
- 半導体基板上に形成された複数のメモリセルであって、前記半導体基板上に形成された互いに直交するワード線及びビット線に結合された複数のメモリセルを含む、メモリアレイにおいて、
前記複数のメモリセルの各々は、
複数の蓄積キャパシタと、
前記半導体基板内に形成された複数のＭＯＳトランジスタであって、前記蓄積キャパシタと、前記ワード線のうちの選択された一つと、前記ビット線のうちの選択された一つとに結合された複数のＭＯＳトランジスタと、
を含み、
前記メモリアレイは、
前記半導体基板内に形成された複数の凹部（５０）であって、該複数の凹部の各々が、前記ＭＯＳトランジスタの間にのび、一対の対向する側壁部（４６）とその間にのびる底部（４８）とを含む、複数の凹部（５０）と、
前記凹部の前記対向する側壁部のそれぞれの壁面上に部分的に配置された、前記ワード線の一部であるゲート導電性膜と、
前記対向する側壁部のそれぞれの壁面と前記ゲート導電性膜との間に配置されたゲート誘電体層と、
前記複数の凹部のうちの互いに隣接する凹部の間に形成された複数の第１のトレンチ（５３）であって、前記複数の凹部の前記一対の対向する側壁部（４６）の壁面に対して垂直な方向にのび、かつ、前記凹部の深さより深い深さを有する複数の第１のトレンチ（５３）と、
前記複数の凹部の前記対向する側壁部（４６）内に、前記対向する側壁部の壁面に対して垂直な方向に形成された複数の第２のトレンチ（５２）であって、該複数の第２のトレンチの各々が、一対の対向する側壁部（４５）とその間にのびる底部（４７）とを含み、かつ、前記凹部の深さより浅い深さを有し、前記第２のトレンチの前記一対の対向する側壁部（４５）のうちの一方が前記ＭＯＳトランジスタの一対のソース／ドレイン領域のうちの一方を含み、かつ、前記第２のトレンチの前記一対の対向する側壁部（４５）のうちの他方が前記ＭＯＳトランジスタの一対のソース／ドレイン領域のうちの他方を含み、前記第２のトレンチの前記一対の対向する側壁部（４５）の間の前記底部（４７）が前記ＭＯＳトランジスタのチャネル領域を含む、複数の第２のトレンチ（５２）と、
をさらに含むことを特徴とするメモリアレイ。 - 前記凹部は前記基板の中に第一の深さまでのび、前記ゲート導電性膜は前記凹部の各側壁部の壁面に沿って前記第一の深さよりも浅い第二の深さまでのびている、請求項９に記載のメモリアレイ。
- 前記ソース／ドレイン領域は、前記第２のトレンチの前記側壁部の中に、前記半導体基板に対して垂直下方方向に第一の深さまでのび、前記ゲート導電性膜は前記凹部の各側壁部の壁面に沿って前記第一の深さよりも深い第二の深さまでのびている、請求項９に記載のメモリアレイ。
- 前記ゲート導電性膜は上縁をさらに含み、前記上縁は前記第一の深さ及び前記第二の深さよりも浅い第三の深さまで前記凹部内で陥凹される、請求項１１に記載のメモリアレイ。
- 前記ゲート導電性膜は、前記凹部の前記側壁部と前記底部とが交わる部分から離れてのびる下縁をさらに含む、請求項９に記載のメモリアレイ。
- 前記ゲート誘電体層は、前記凹部の前記底部と前記一対の対向する側壁部とを覆っている、請求項９に記載のメモリアレイ。
- 前記ソース／ドレイン領域は、n+およびp-の導電性のうちの少なくとも一方を前記ソース／ドレイン領域に与えるようドープされている、請求項９に記載のメモリアレイ。
- 前記蓄積キャパシタはトレンチ型又はスタック型のキャパシタを含む、請求項９に記載のメモリアレイ。
- 前記ゲート導電性膜に結合されたコンタクト構造をさらに含む、請求項９に記載のメモリアレイ。
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